CN109599336A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底上具有鳍部材料层，所述衬底包括有源区和与所述有源区相邻的空白区；刻蚀所述鳍部材料层，形成位于所述有源区上的鳍部和位于所述空白区上的伪鳍部；相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。通过使相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距，从而达到扩大工艺窗口、降低工艺难度、提高制造良率的目的；并且提高后续形成隔离层之后所述鳍部宽度的均匀性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
为了进一步缩小MOS器件的尺寸，现有技术发展了多面栅场效应晶体管结构，以提高MOS器件栅极的控制能力，抑制短沟道效应。其中鳍式场效应晶体管就是一种常见的多面栅结构晶体管。
鳍式场效应晶体管为立体结构，包括衬底，所述衬底上形成有一个或多个凸出的鳍，鳍之间设置有绝缘隔离部件；栅极横跨于鳍上且覆盖所述鳍的顶部和侧壁。由于这种立体结构与传统平面结构的晶体管具有较大区别，部分工艺如果操作不当可能对形成器件的电学性能造成很大影响。
鳍式场效应晶体管的源区、漏区和沟道均位于鳍部内，鳍部的形成质量以及对半导体结构的性能具有重要的影响。当衬底上仅有部分区域形成有鳍部时，为了改善刻蚀过程中的负载效应(Loading Effect)，提高所形成鳍部的均匀性，现有技术往往采用后切割鳍部(Fin cut last)工艺形成鳍部。
但是引入后切割鳍部工艺之后，形成半导体结构的工艺窗口较小，工艺难度较高，从而影响了所形成半导体结构的性能和良率。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以扩大工艺窗口，降低工艺难度。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底上具有鳍部材料层，所述衬底包括有源区和与所述有源区相邻的空白区；刻蚀所述鳍部材料层，形成位于所述有源区上的鳍部和位于所述空白区上的伪鳍部；相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。
可选的，形成所述鳍部和所述伪鳍部的步骤包括：形成位于所述有源区上的多个鳍部图形和位于所述空白区上的多个伪鳍图形，相邻的所述鳍部图形和所述伪鳍图形之间间距大于相邻所述鳍部图形之间间距；以所述多个鳍部图形和所述多个伪鳍图形为掩膜，刻蚀所述鳍部材料层，以形成所述鳍部和所述伪鳍部。
可选的，通过双重图形化的方式形成所述鳍部图形和所述伪鳍图形。
可选的，形成所述鳍部图形和所述伪鳍图形的步骤包括：在所述鳍部材料层上形成多个核心图形，所述多个核心图形位于所述有源区和所述空白区上；当所述有源区和所述空白区交界位置与一个所述核心图形位置对应时，位于所述有源区和所述空白区交界位置上核心图形的线宽大于所述有源区上核心图形的线宽；当所述有源区和所述空白区交界位置与一个相邻所述核心图形之间间隔的位置对应时，位于所述有源区和所述空白区交界位置上相邻核心图形之间间隔的宽度大于有源区上相邻核心图形之间间隔的宽度；形成位于所述有源区上核心图形侧壁的所述鳍部图形和位于所述空白区上核心图形侧壁的所述伪鳍图形；去除所述核心图形。
可选的，形成所述多个核心图形的步骤包括：在所述鳍部材料层上形成核心材料层和位于所述核心材料层上的多个光刻图形；以所述多个光刻图形为掩膜，对所述核心材料层进行图形化，以形成所述核心图形。
可选的，相邻的所述鳍部和所述伪鳍部之间间距与相邻所述鳍部之间间距的比值在1到2范围内。
可选的，相邻的所述鳍部和所述伪鳍部之间间距在25nm到50nm范围内。
可选的，相邻所述鳍部之间间距在25nm到30nm范围内。
可选的，形成所述核心材料层之后，形成所述多个光刻图形之前，还包括：形成位于所述核心材料层上的第一抗反射层。
可选的，提供衬底之后，形成所述鳍部图形和所述伪鳍图形之前，还包括：在所述鳍部材料层上形成硬掩膜层；形成所述鳍部和所述伪鳍部的步骤包括：以所述多个鳍部图形和所述多个伪鳍图形为掩膜，依次刻蚀所述硬掩膜层和所述鳍部材料层，形成所述鳍部和所述伪鳍部。
可选的，形成所述鳍部和所述伪鳍部之后，还包括：去除所述伪鳍部，露出所述空白区的衬底；在所述鳍部露出的衬底上形成介质层；去除所述介质层的部分厚度，露出所述鳍部的部分侧壁表面。
可选的，去除所述伪鳍部的步骤包括：形成填充层，所述填充层填充于所述鳍部和所述伪鳍部露出的衬底上；形成保护层，所述保护层位于所述有源区上的填充层表面；以所述保护层为掩膜，刻蚀去除所述伪鳍部，露出所述空白区的衬底。
可选的，通过流体化学气相沉积的方式形成所述介质层。
可选的，形成所述介质层的步骤包括：在所述鳍部露出的衬底上形成具有流动性的前驱材料；对所述前驱材料进行退火处理以固化，经固化的所述前驱材料用于形成所述介质层。
可选的，所述退火处理的退火温度在400℃到1050℃范围内，退火时间在 30min到300min范围内。
相应的，本发明还提供一种半导体结构，包括：
衬底，所述衬底包括有源区和与所述有源区相邻的空白区；鳍部，位于所述有源区的衬底上；伪鳍部，位于所述空白区的衬底上；相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。
可选的，相邻的所述鳍部和所述伪鳍部之间间距与相邻所述鳍部之间间距的比值在1到2范围内。
可选的，相邻的所述鳍部和所述伪鳍部之间间距在25nm到50nm范围内。
可选的，相邻所述鳍部之间间距在25nm到30nm范围内。
与现有技术相比，本发明的技术方案具有以下优点：
相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。相邻的所述鳍部和所述伪鳍部之间较大的间距，能够有效降低后续去除所述伪鳍部工艺过程中对套刻精度的要求，有利于工艺窗口的扩大、工艺难度的降低、制造良率的提高；此外，由于刻蚀负载效应，相邻的所述鳍部和所述伪鳍部之间更大的间距能够使最靠近空白区鳍部的宽度大于其余所述鳍部的宽度，从而能够一定程度上抵消后续隔离层形成过程中，氧化而引起的宽度变小的问题，能够有效提高形成隔离层之后所述鳍部宽度的均匀性；所以本发明技术方案，能够实现扩大工艺窗口和改善鳍部均匀性的兼顾。
本发明可选方案中，形成所述鳍部图形和所述伪鳍图形之前，还包括：在所述鳍部材料层上形成硬掩膜层；形成所述鳍部和所述伪鳍部的过程中，依次刻蚀所述硬掩膜层和所述鳍部材料层。与直接刻蚀所述鳍部材料层的技术方案相比，利用所述鳍部图形和所述伪鳍图形，先刻蚀所述硬掩膜层的做法，能够使所述硬掩膜层先形成更接近原设计的图形，从而能够有效提高后续对所述鳍部材料层的刻蚀精度，能够使所形成鳍部和所形成伪鳍部的尺寸和位置更接近于原设计，有利于降低刻蚀误差、提高工艺精度，有利于改善所形成鳍部和所形成伪鳍部的图形质量。
本发明可选方案中，所述硬掩膜层为叠层结构，包括氮化物硬掩膜层和位于所述氮化物硬掩膜层上的氧化物硬掩膜层。所以形成所述鳍部和所述伪鳍部之后，所述鳍部和所述伪鳍部上至少还留有部分氮化物硬掩膜层。所述鳍部上剩余的部分氮化物硬掩膜层，能够在后续工艺过程中保护所述鳍部，至少在去除所述伪鳍部的工艺过程中，降低所述鳍部受损的可能，有利于提高所形成半导体结构中鳍部的质量，有利于制造良率、器件性能的改善。
附图说明
图1至图3是一种半导体结构形成方法各个步骤对应的剖面结构示意图；
图4是一种半导体结构形成方法中鳍部受损问题的结构示意图；
图5至图7是另一种半导体结构形成方法各个步骤的剖面结构示意图；
图8至图17是本发明半导体结构形成方法一实施例各个步骤所对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术引入后切割鳍部工艺的形成方法存在工艺窗口小、工艺难度大的问题。现结合半导体结构的形成方法分析其工艺窗口小、工艺难度大问题的原因：
参考图1至图3，示出了一种半导体结构形成方法各个步骤对应的剖面结构示意图。
参考图1，提供衬底11，所述衬底11包括有源区11a和空白区11b，所述有源区11a和所述空白区11b相邻设置，所述衬底11上具有鳍部12，所述鳍部12位于所述有源区11a和所述空白区11b上。
参考图2，去除所述空白区11b上的鳍部12，露出所述空白区11b的衬底11，保留所述有源区11a上的鳍部12。
参考图3，在剩余所述鳍部12露出的衬底10上形成隔离层13，所述隔离层13的顶部低于所述鳍部12的顶部，露出所述鳍部12的部分侧壁。
由于所述半导体结构是通过后切割鳍部工艺的方式形成的，所以首先，在在所述有源区11a和所述空白区11b上均形成所述鳍部12；之后，再去除所述空白区11b上的鳍部12，保留有源区11a上的鳍部12，从而为后续工艺的进行提供基础。
随着器件尺寸的减小，相邻鳍部12之间的间距越来越小；相邻鳍部12 之间间距的减小，会造成去除所述空白区11b上鳍部12的工艺窗口过小：如图4所示，在去除所述空白区11b上鳍部12的过程中，如果套刻精度(Overlay) 不足，可能会造成所述有源区11a上剩余鳍部12受损(如图4中圈24中结构所示)的问题，也可能会造成所述空白区11b上鳍部12的残留(如图4中圈 25中结构所示)。
而且随着相邻鳍部12之间间距的减小，使所形成隔离层13填充满相邻鳍部12之间间隙的难度越来越大；所以通常采用流体化学气相沉积的方式形成所述隔离层13，从而可能会引起最靠近所述空白区11b的鳍部12被氧化，进而可能会引起形成所述隔离层13之后，鳍部12厚度不均匀的问题。
参考图5至图7，示出了另一种半导体结构形成方法各个步骤的剖面结构示意图。
参考图5，在去除所述空白区31b上鳍部32之后，形成线性氧化层34，所述线性氧化层34覆盖剩余的所述鳍部32的表面以及所述衬底31的表面；在所述线性氧化层34上形成硅牺牲层35。
之后，如图6所示，形成所述硅牺牲层35之后，通过流体化学气相沉积的方式形成具有流动性的前驱层36，并通过退火处理37对所述前驱层36进行固化；如图7所示，去除部分厚度经固化的所述前驱层36(如图6所示)，以形成所述隔离层33。
所述硅牺牲层35能够吸收退火处理37过程中，所述前驱层36中扩散的氧元素，能够改善所述鳍部32被氧化而引起的不均匀的问题；但是由于所述硅牺牲层35是在去除所述空白区31b上鳍部32之后形成的，因此所述硅牺牲层35并不能对去除所述空白区31b上鳍部32的工艺过程造成影响，也就是说，去除所述空白区11b上鳍部12的工艺窗口依旧过小，无法解决工艺窗口过小、工艺难度高的问题。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，通过使相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距，从而达到扩大工艺窗口、降低工艺难度、提高制造良率的目的；并且提高后续形成隔离层之后所述鳍部宽度的均匀性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图8至图17，示出了本发明半导体结构形成方法一实施例各个步骤所对应的剖面结构示意图。
参考图8，提供衬底110，所述衬底110上具有鳍部材料层120，所述衬底110包括有源区111和与所述有源区111相邻的空白区112。
所述衬底110用于为后续步骤提供工艺操作平台，也用于在所述半导体结构中提供机械支撑。
所述有源区111用于形成具有鳍部的半导体结构，所述空白区112用于形成平面半导体结构，即所述空白区112所形成半导体结构中不具有鳍部。
本实施例中，所述空白区112的数量为2个，分别位于所述有源区111 的两侧。本发明其他实施例中，所述衬底也可以仅包括一个与所述有源区相邻的空白区；或者，所述衬底包括多个有源区和多个空白区，多个有源区和多个空白区相邻间隔设置。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部材料层110用于经刻蚀形成鳍部。
本实施例中，所述鳍部材料层110和所述衬底100材料相同，同为单晶硅。本发明其他实施例中，所述鳍部材料层的材料也可以与所述衬底的材料不同。所述鳍部材料层的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
而且所述鳍部材料层110和所述衬底100为一体结构，即所述衬底100和所述鳍部材料层110之间没有明显的界限。本发明其他实施例中，所述鳍部材料层和所述衬底也可以具有明显的界限。
提供衬底110之后，所述形成方法还包括：在所述鳍部材料层120上形成硬掩膜层130。所述硬掩膜层130的设置，能够在后续刻蚀工艺中获得与原设计更接近的图像，而且还能够起到保护所形成鳍部顶部的作用。
本实施例中，所述硬掩膜层130为叠层结构，包括：氮化物硬掩膜131和位于所述氮化物硬掩膜131上的氧化物硬掩膜132。具体的，所述氮化物硬掩膜131的材料为氮化硅，所述氧化物硬掩膜132的材料为氧化硅；所述氮化物硬掩膜131和所述氧化物硬掩膜层132均可以通过化学气相沉积、物理气相沉积以及原子层沉积等方法形成。
需要说明的是，本实施例中，为了提高所形成硬掩膜层130的质量，特别是提高所形成氮化物硬掩膜131的质量，提供衬底110之后，形成所述硬掩膜层130之前，所述形成方法还包括：在所述鳍部材料层120上形成垫氧化层(图中未标示)。
所述垫氧化层能够保护所述鳍部材料层120，降低后续工艺中所述鳍部材料层120受损的可能；还可以修复所述鳍部材料层120表面的缺陷，并且为所述硬掩膜层130的形成提供良好的生长表面，从而改善所形成半导体结构的性能。
结合参考图9至图13，刻蚀所述鳍部材料层120(如图8所示)，形成位于所述有源区111上的鳍部121(如图13所示)和位于所述空白区112上的伪鳍部 122(如图13所示)。
所述鳍部121用于提供所形成半导体结构的沟道；所述伪鳍部122后续需被去除，以形成不具有鳍部的半导体结构。
具体的，相邻的所述鳍部121和所述伪鳍部122之间间距D2(如图13所示) 大于相邻所述鳍部121之间间距D1(如图13所示)。
需要说明的是，相邻的所述鳍部121和所述伪鳍部122之间间距D2是指，在平行衬底110表面的平面内，垂直所述鳍部121延伸方向，最靠近所述空白区112的鳍部121和最靠近所述有源区111的伪鳍部122之间间隙的宽度；相邻所述鳍部121之间间距D1是指，在平行衬底110表面的平面内，垂直所述鳍部 121延伸方向，相邻鳍部121之间间隙的宽度。
相邻的所述鳍部121和所述伪鳍部122之间较大的间距D2，能够有效降低后续去除所述伪鳍部122工艺过程中对套刻精度(Overlay)的要求，有利于工艺窗口的扩大、工艺难度的降低、制造良率的提高。
此外，由于刻蚀负载(etch loading)效应，相邻的所述鳍部121和所述伪鳍部122之间更大的间距D2能够使最靠近空白区112鳍部122的宽度W2大于其余所述鳍部121的宽度W1，从而能够一定程度上抵消后续隔离层形成过程中，氧化而引起的宽度变小的问题，能够有效提高形成隔离层之后所述鳍部121宽度的均匀性；所以本发明技术方案，能够实现扩大工艺窗口和改善鳍部均匀性的兼顾。
本实施例中，相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)在1到2范围内。
相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)不宜太大也不宜太小。相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)如果太大，则相邻的所述鳍部121和所述伪鳍部122之间间距D2过大，相邻所述鳍部121之间间距D1过小，由于刻蚀负载效应，可能会使最靠近所述空白区112 的鳍部121具有过大的宽度，从而影响所形成鳍部121的均匀性；相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值 (D2/D1)如果太小，则相邻的所述鳍部121和所述伪鳍部122之间间距D2过小，相邻所述鳍部121之间间距D1过大，不利于对套刻精度要求的降低，不利于扩大工艺窗口。
具体的，相邻的所述鳍部121和所述伪鳍部122之间间距D2在25nm到50nm 范围内；相邻所述鳍部121之间间距D1在25nm到30nm范围内。将所述鳍部121 和所述伪鳍部122之间间距设置在合理范围内，既能够维持所形成半导体结构的器件密度，保证所形成半导体结构的集成度；又能够有效扩大工艺窗口、降低工艺难度，从而保证形成所述半导体结构的制造良率；还能够使相邻的所述鳍部121和所述伪鳍部122的宽度相对较大，从而能够抵消后续工艺中所述鳍部121宽度的损失，有利于改善所形成半导体结构中鳍部121的宽度均匀性。
本实施例中，形成所述鳍部121和所述伪鳍部122的步骤包括：如图8至图 12，形成位于所述有源区111上的多个鳍部图形151(如图12所示)和位于所述空白区122上的多个伪鳍图形152(如图12所示)，相邻的所述鳍部图形151 和所述伪鳍图形152之间间距L2大于相邻所述鳍部图形151之间间距L1；如图 12和图13所示，以所述多个鳍部图形151和所述多个伪鳍图形152为掩膜，刻蚀所述鳍部材料层120，以形成所述鳍部121和所述伪鳍部122。
所述鳍部图形151和所述伪鳍图形152在后续工艺中作为刻蚀掩膜，所述鳍部图形151用于定义所述有源区111上所形成鳍部的尺寸和位置，所述伪鳍图形152用于定义所述空白区112上所形成伪鳍部的尺寸和位置。
如图12所示，相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2是指，在平行衬底110表面的平面内，垂直所述鳍部图形151延伸方向，最靠近所述空白区112的鳍部图形151和最靠近所述有源区111的伪鳍图形152之间间隙的宽度；相邻所述鳍部图形151之间间距L1是指，在平行衬底110表面的平面内，垂直所述鳍部图形151延伸方向，相邻鳍部图形151之间间隙的宽度。
相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2大于相邻所述鳍部图形151之间间距L1的设置方式，才能够使所形成鳍部121之间间距小于相邻的所述鳍部121和所述伪鳍部122之间间距。
本实施例中，所述鳍部图形151和所述伪鳍图形152的材料为氮化硅，以获得提高所述鳍部图形151和所述伪鳍图形152的质量。本发明其他实施例中，所述鳍部图形151和所述伪鳍图形152还可以是其他致密度较高，适宜于作为刻蚀掩膜的材料。
本实施例中，通过双重图形化的方式形成所述鳍部图形151和所述伪鳍图形152，以提高所形成鳍部图形151和所形成伪鳍图形152的质量和密度，从而保证所形成半导体结构中鳍部121的质量和器件集成度。
具体的，形成所述鳍部图形151和所述伪鳍图形152的步骤包括：如图8至图10所示，在所述鳍部材料层121上形成多个核心图形140，所述多个核心图形140位于所述有源区111和所述空白区112上；当所述有源区111和所述空白区112交界位置与一个所述核心图形140位置对应时(如图10中虚线A所示)，位于所述有源区111和所述空白区112交界位置上核心图形140的线宽A2大于所述有源区111上核心图形140的线宽A1；当所述有源区111和所述空白区112 交界位置与一个相邻所述核心图形140之间间隔的位置对应时(如图10中虚线B所示)，位于所述有源区111和所述空白区112交界位置上相邻核心图形140 之间间隔的宽度B2大于有源区111上相邻核心图形140之间间隔的宽度B1；如图11和图12，形成位于所述有源区111上核心图形140侧壁的所述鳍部图形151 和位于所述空白区112上核心图形140侧壁的所述伪鳍图形152；如图12所示，去除所述核心图形140(如图11所示)。
所述核心图形140用于为所述鳍部图形151和所述伪鳍图形152的形成提供支撑，所述鳍部图形151和所述伪鳍图形152形成于所述核心图形140的侧壁上，通过去除所述核心图形140，使所述鳍部图形151和所述伪鳍图形152之间形成间隙。
由于所述鳍部图形151和所述伪鳍图形152均形成于所述核心图形140的侧壁，因此所述核心图形140不仅为所述鳍部图形151和所述伪鳍图形152的形成提供支撑，还能够定义相邻所述鳍部图形151和所述伪鳍图形152之间的间距大小。
当所述有源区111和所述空白区112交界位置与一个所述核心图形140位置对应时(如图10中虚线A所示)，即在平行衬底110表面的平面内，所述有源区111和所述空白区112交界线的投影位于一个核心图形140投影的范围内时，也就是说，一个所述核心图形140横跨所述有源区111和所述空白区112的交界线时，相邻的所述鳍部图形151和所述伪鳍图形152位于与所述有源区111 和所述空白区112交界位置相对应的核心图形140侧壁上，因此所述核心图形 140的线宽A2即为相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2，即垂直延伸方向，与所述有源区111和所述空白区112交界位置相对应的核心图形140的尺寸与相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2相等。
当所述有源区111和所述空白区112交界位置与一个相邻所述核心图形 140之间间隔的位置对应时(如图10中虚线B所示)，即在平行衬底110表面的平面内，所述有源区111和所述空白区112交界线的投影位于一个相邻核心图形140之间间隙的投影范围内时，也就是说，一个相邻核心图形140之间间隙横跨所述有源区111和所述空白区112的交界线时，相邻的所述鳍部图形151和所述伪鳍图形152位于与所述有源区111和所述空白区112交界位置相对应的间隙的侧壁上，因此与所述有源区111和所述空白区112交界位置相对应的间隙宽度B2与相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2相关，即与所述有源区111和所述空白区112交界位置相对应的间隙宽度B2等于相邻的所述鳍部图形151和所述伪鳍图形152之间间距L2与所述鳍部图形151和所述伪鳍图形152的宽度总和。
当所述有源区111和所述空白区112交界位置与一个所述核心图形140位置对应时，位于所述有源区111和所述空白区112交界位置上核心图形140线宽 A2与所述有源区111上核心图形140线宽A1的比值在1到2范围内；当所述有源区111和所述空白区112交界位置与一个相邻所述核心图形140之间间隔的位置对应时，位于所述有源区111和所述空白区112交界位置上相邻核心图形140 之间间隔宽度B2与有源区111上相邻核心图形140之间间隔宽度B1的比值在 50nm到65nm范围内，从而使相邻的所述鳍部121和所述伪鳍部122之间间距D2 与相邻所述鳍部121之间间距D1的比值(D2/D1)能够在1到2范围内，以符合工艺和性能要求。
具体的，当所述有源区111和所述空白区112交界位置与一个所述核心图形140位置对应时，位于所述有源区111和所述空白区112交界位置上核心图形 140的线宽A2在30nm到65nm范围内，所述有源区111上核心图形140的线宽A1 在30nm到45nm范围内；当所述有源区111和所述空白区112交界位置与一个相邻所述核心图形140之间间隔的位置对应时，位于所述有源区111和所述空白区112交界位置上相邻核心图形140之间间隔的宽度B2在50nm到85nm范围内，所述有源区111上相邻核心图形140之间间隔的宽度B1在50nm到55nm范围内。
由于所述核心图形140后续需要被去除，所以所述核心图形140的材料为易于被去除的材料，且去除所述核心图形140的工艺对所述硬掩膜层130和所述鳍部材料层120造成损伤的可能性较小。
本实施例中，所述核心图形140的材料为无定形硅。本发明其他实施例中，所述核心图形140的材料还可以为有机介电层(Organic Dielectric Layer，ODL) 材料、介电抗反射层(Dielectric Anti-reflective Coating，DARC)材料或者底部抗反射层(BottomAnti-reflective Coating，BARC)材料。
需要说明的是，本实施例中，所述核心图形140的厚度在80nm到120nm范围内，即垂直所述衬底110表面的方向上，所述核心图形140的尺寸在80nm到 120nm范围内。
由于所述鳍部图形151和所述伪鳍图形152形成于所述核心图形140的侧壁上，所以所述核心图形140的厚度不宜太小也不宜太大。所述核心图形140 的厚度如果太小，则所形成鳍部图形151和所形成伪鳍图形152的高度过小，可能会影响后续鳍部和伪鳍部的形成质量；所述核心图形140的厚度如果太大，则可能会引起材料浪费、工艺难度增大的问题，可能会引起不必要的工艺风险。
具体的，形成所述多个核心图形140的步骤包括：如图8和图9所示，在所述鳍部材料层120上形成核心材料层141和位于所述核心材料层141上的多个光刻图形155；如图10所示，以所述多个光刻图形155为掩膜，对所述核心材料层141进行图形化，以形成所述核心图形140。
所述核心材料层141用于形成所述核心图形140。具体的，本实施例中，所述核心图形140的材料为非晶硅，所述核心材料层141也为非晶硅层。
所述光刻图形155用于对所述核心材料层141进行图形化，从而定义所述核心图形140的尺寸和位置。
所述光刻图形155的材料为光刻胶。因此形成所述光刻图形155的步骤包括：如图8所示，通过旋涂的方式在所述间隙处核心材料层141上形成所述光刻胶层154；通过曝光显影的方式对所述光刻胶层154进行图形化，以形成所述光刻图形155。
需要说明的是，本实施例中，形成所述核心材料层141之后，形成所述多个光刻图形155之前，所述形成方法还包括：形成位于所述核心材料层141 上的第一抗反射层153。
所述第一抗反射层153的设置能够有效防止曝光显影过程中曝光光线的反射，避免反射光线与入射光线相互干涉，从而能够有效提高曝光的均匀性。具体的，本实施例中，所述第一抗反射层153为含硅的抗反射层。本发明其他实施例中，所述第一抗反射层153还可以为其他材料的抗反射层。
需要说明的是，由于所述光刻图形155定义了所述核心图形140的尺寸和位置，所以与之相对应，当所述有源区111和所述空白区112交界位置与一个所述光刻图形155的位置对应时(如图9中虚线a所示)，位于所述有源区 111和所述空白区112交界位置上光刻图形155的线宽a2大于所述有源区111 上光刻图形155的线宽a1；当所述有源区111和所述空白区112交界位置与一个相邻光刻图形155之间间隔的位置对应时(如图9中虚线b所示)，位于所述有源区111和所述空白区112交界位置上相邻光刻图形155之间间隔的宽度b2大于有源区111上相邻光刻图形155之间间隔的宽度b1。
本实施例中，形成所述光刻图形155之后，以所述光刻图形155为掩膜，刻蚀所述核心材料层141，从而形成所述核心图形140。
需要说明的是，本实施例中，所述光刻图形155和所述第一抗反射层153 在形成所述核心图形140的过程中被消耗殆尽。本发明其他实施例中，形成所述核心图形之后，所述光刻图形和所述抗反射层尚有残留，所以在形成所述核心图形之后，所述形成方法还包括：去除剩余的所述光刻图形和所述抗反射层。具体的，可以通过灰化或者湿法去胶的方式去除剩余的所述光刻图形和所述抗反射层。
结合参考图11和图12，形成所述核心图形140之后，在所述衬底110和所述核心图形140上形成图形材料层154，所述图形材料层154保形覆盖于所述核心图形140和所述硬掩膜层130的表面，即所述图形材料层154位于所述核心图形140顶部和侧壁以及所述核心图形140露出的所述硬掩膜层130 上；去除所述硬掩膜层130以及所述核心图形140顶部上的所述图形材料层 154，所述核心图形140侧壁上剩余的图形材料层154用于形成所述鳍部图形 151和所述伪鳍图形152。
形成所述鳍部图形151和所述伪鳍图形152之后，如图11和图12所示，去除所述核心图形140，使所述鳍部图形151和所述伪鳍图形152相互间隔设置。
如图13所示，形成所述鳍部图形151和所述伪鳍图形152之后，以所述鳍部图形151和所述伪鳍图形152为掩膜，刻蚀所述鳍部材料层120，形成凸起于所述衬底110的所述鳍部121和所伪鳍部122。
刻蚀所述鳍部材料层120的步骤，用于形成所述鳍部121和所述伪鳍部 122。
相邻的所述鳍部121和所述伪鳍部122之间间距D2大于相邻所述鳍部121 之间间距D1，能够有效降低后续去除所述伪鳍部122工艺过程中对套刻精度的要求，有利于工艺窗口的扩大、工艺难度的降低、制造良率的提高；而且根据刻蚀负载效应，还可以使所形成最靠近空白区112鳍部122的宽度W2大于其余所述鳍部121的宽度W1，从而能够一定程度上抵消后续隔离层形成过程中，氧化而引起的宽度变小的问题，有利于提高形成隔离层之后所述鳍部121宽度的均匀性。
本实施例中，所述鳍部材料层120上还形成有包括所述氮化物硬掩膜131 和所述氧化物硬掩膜132的所述硬掩膜层130，所以形成所述鳍部121和所述伪鳍部122的步骤包括：以所述多个鳍部图形151和所述多个伪鳍图形152 为掩膜，依次刻蚀所述硬掩膜层130和所述鳍部材料层120，形成所述鳍部 121和所述伪鳍部122。
与直接刻蚀所述鳍部材料层120的技术方案相比，利用所述鳍部图形151 (如图12所示)和所述伪鳍图形152(如图12所示)，先刻蚀所述硬掩膜层 130的做法，能够使所述硬掩膜层130先形成更接近原设计的图形，从而能够有效提高对所述鳍部材料层120的刻蚀精度，能够使形成的所述鳍部121和所述伪鳍部122的尺寸和位置更接近于原设计，有利于降低刻蚀误差、提高工艺精度，有利于改善所述鳍部121和所述伪鳍部122的图形质量。
而且所述硬掩膜层130包括所述氮化物硬掩膜131和所述氧化物硬掩膜层132。由于所述氮化物硬掩膜131的致密度相对较高；所以，如图13所示，形成所述鳍部121和所述伪鳍部122之后，所述鳍部121和所述伪鳍部122 上至少还留有部分氮化物硬掩膜131。所述鳍部121上剩余的部分氮化物硬掩膜131，能够在后续工艺过程中保护所述鳍部121，至少在后续去除所述伪鳍部122的工艺过程中，降低所述鳍部121受损的可能，有利于提高所形成半导体结构中鳍部121的质量，有利于制造良率、器件性能的改善。
本实施例中，形成所述鳍部121和所述伪鳍部122之后，参考图14和图 15，去除所述伪鳍部122(如图14所示)，露出所述空白区112的衬底110。
由于所述空白区112所形成半导体结构中不具有鳍部，所以去除所述伪鳍部122的步骤用于露出所述空白区122的衬底110，从而为后续工艺提供良好的操作表面。
具体的，去除所述伪鳍部的步骤包括：如图14所示，形成填充层123，所述填充层123填充于所述鳍部121和所述伪鳍部122露出的衬底110上；形成保护层124，所述保护层124位于所述有源区111上的填充层123表面；如图15所示，以所述保护层124为掩膜，刻蚀去除所述伪鳍部122(如图14 所示)，露出所述空白区112的衬底110。
所述填充层123填充满相临所述鳍部121之间以及相邻所述伪鳍部122 之间的间隙，而且所述填充层123的顶部高于所述鳍部121和所述伪鳍部122 的顶部。
需要说明的是，本实施例中，所述鳍部121和所述伪鳍部122上还具有剩余的所述氮化物硬掩膜131，所以所述填充层123还覆盖剩余的所述氮化物硬掩膜131。
具体的，所述填充层123为有机介电层(Organic Dielectric Layer，ODL)，可以通过旋涂的方式形成，以提高所述填充层123的填隙能力，减少空洞的形成，而且能够提供平整的工艺表面。
所述保护层124用于定义去除所述伪鳍部122的区域位置和尺寸，并且保护所述鳍部121。本实施例中，所述保护层124为光刻胶层，可以通过旋涂以及曝光显影的方式形成。
需要说明的是，为了提高所形成保护层124的精度，以保证所述伪鳍部122 去除步骤的工艺质量，本实施例中，形成所述填充层123之后，形成所述保护层124之前，所述形成方法还包括：在所述填充层123上形成第二抗反射层(图中未示出)，以提高所述保护层123曝光质量，改善所述保护层123的形成精度。
由于所述第二距离L2(如图12所示)大于所述第一距离L1(如图12所示)，因此相邻的所述鳍部121和所述伪鳍部122之间间隔距离较大，所以形成所述保护层124曝光步骤对套刻精度的工艺要求较低，工艺窗口较大，从而能够有效改善制造良率和器件性能。
形成所述保护层124之后，通过干法刻蚀的方式去除所述保护层124露出的所述第二抗反射层、所述填充层123以及所述伪鳍部122，露出所述空白区 112的衬底110。
需要说明的是，本实施例中，去除所述伪鳍部122之后，所述形成方法还包括：如图16所示，在所述鳍部121露出的衬底110上形成介质层161；如图17 所示，去除所述介质层161的部分厚度，露出所述鳍部121的部分侧壁表面。
所述介质层161用于形成隔离层，以实现相邻鳍部121和相邻半导体结构之间的电隔离。
本实施例中，所述介质层161的材料为氧化硅。为了提高所述介质层161 的填充性能，减少空洞的形成，本实施例中，通过流体化学气相沉积的方式形成所述介质层161。
具体的，形成所述介质层的步骤包括：在所述鳍部121露出的衬底110上形成具有流动性的前驱材料；对所述前驱材料进行退火处理162以固化，经固化的所述前驱材料用于形成所述介质层161。
所述前驱材料具有流动性，因此所述前驱材料能够在流体或半流体的状态下流动到需要填充的各种结构中，且进行自下而上的填充，从而实现充分填充，因此所述前驱材料固化后所形成的介质层161能够实现充分填充，形成空洞的几率较小。
本实施例中，所述前驱材料为三甲基硅烷胺(Trisilylamine，TSA)。本发明其他实施例中，所述前驱材料还可以为其他呈流体或半流体的材料，例如括聚乙硅烷和环戊硅烷等聚硅烷材料。具体的，所述前驱材料可以通过旋涂的方式形成。
所述退火处理162用于提高所述前驱材料的致密度并固化以形成所述介质层161。
本实施例中，所述退火处理162过程中，所述前驱材料内的N和O会因为发生反应而释出；所述前驱材料中的O向所述鳍部121的扩散，会氧化所述鳍部121部分厚度的材料，从而使所述鳍部121的厚度减小。
如图16所示，所述鳍部121仅位于所述有源区111的衬底110上，所述空白区112的衬底110上并没有形成鳍部；因此形成所述前驱材料之后，所述空白区112衬底110上前驱材料的宽度较大，所述有源区111的衬底110 上相邻鳍部121之间前驱材料的宽度较小；所以在所述退火处理162过程中，对于所述有源区111上的多个鳍部121而言，最靠近所述空白区112的所述鳍部121，朝向所述空白区112的侧壁内被氧化的材料厚度较大，大于朝向所述有源区111的侧壁内被氧化材料的厚度，也大于位于其余所述鳍部121的侧壁内被氧化材料的厚度；侧壁内被氧化材料厚度的差异，造成了退火处理162 之后，最靠近所述空白区112的所述鳍部121厚度减小较大，大于其余所述鳍部121。
但是，由于最靠近所述空白区112鳍部121具有更大的宽度，能够抵消退火处理162过程中，最靠近所述空白区112鳍部121过多的被氧化厚度；因此在所述退火处理162之后，最靠近所述空白区112鳍部121剩余的厚度与其余鳍部121剩余的厚度相近，所以退火处理162之后，所述鳍部121的厚度均匀性较好。
需要说明的是，所述退火处理162的退火温度在400℃到1050℃范围内，退火时间在30min到300min范围内。
所述退火处理162的退火温度不宜太高不宜太低，退火时间不宜太长也不宜太短。所述退火处理162的退火温度如果太高，退火时间如果太长，则会增大工艺过程中的热预算，可能造成所形成半导体结构电学性能的退化，引起不必要的工艺风险；所述退火处理162的退火温度如果太低，退火时间如果太短，则不利于所述前驱材料的固化，可能会影响所形成介质层161的质量。
形成所述介质层161之后，参考图7，通过去除所述介质层161的部分厚度，以露出所述鳍部121部分侧壁，从而为后续工艺提供基础，剩余的所述介质层用于形成所述隔离层160。
本实施例中，由于所述介质层161的材料为氧化硅，所述鳍部121被氧化后的材料也为氧化硅，所以去除所述介质层161部分厚度之后，所露出的鳍部121厚度均匀性较好，能够为后续工艺提供更好的基础，有利于提高所形成半导体结构的性能。
参考图13，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：
衬底110，所述衬底110包括有源区111和与所述有源区111相邻的空白区 112；鳍部121，位于所述有源区111的衬底110上；伪鳍部122，位于所述空白区112的衬底110上；相邻的所述鳍部121和所述伪鳍部122之间间距D2大于相邻所述鳍部121之间间距D1。
需要说明的是，相邻的所述鳍部121和所述伪鳍部122之间间距D2是指，在平行衬底110表面的平面内，垂直所述鳍部121延伸方向，最靠近所述空白区112的鳍部121和最靠近所述有源区111的伪鳍部122之间间隙的宽度；相邻所述鳍部121之间间距D1是指，在平行衬底110表面的平面内，垂直所述鳍部 121延伸方向，相邻鳍部121之间间隙的宽度。
相邻的所述鳍部121和所述伪鳍部122之间较大的间距D2，能够有效降低后续去除所述伪鳍部122工艺过程中对套刻精度(Overlay)的要求，有利于工艺窗口的扩大、工艺难度的降低、制造良率的提高。
此外，由于刻蚀负载(etch loading)效应，相邻的所述鳍部121和所述伪鳍部122之间更大的间距D2能够使最靠近空白区112鳍部122的宽度W2大于其余所述鳍部121的宽度W1，从而能够一定程度上抵消后续隔离层形成过程中，氧化而引起的宽度变小的问题，能够有效提高形成隔离层之后所述鳍部121宽度的均匀性；所以本发明技术方案，能够实现扩大工艺窗口和改善鳍部均匀性的兼顾。
所述衬底110用于为后续步骤提供工艺操作平台，也用于在所述半导体结构中提供机械支撑。
所述有源区111用于形成具有鳍部的半导体结构，所述空白区112用于形成平面半导体结构，即所述空白区112所形成半导体结构中不具有鳍部。
本实施例中，所述空白区112的数量为2个，分别位于所述有源区111 的两侧。本发明其他实施例中，所述衬底也可以仅包括一个与所述有源区相邻的空白区；或者，所述衬底包括多个有源区和多个空白区，多个有源区和多个空白区相邻间隔设置。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部121用于提供所形成半导体结构的沟道；所述伪鳍部122后续需被去除，以形成不具有鳍部的半导体结构。
本实施例中，所述鳍部121和所述伪鳍部122的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部和所述伪鳍部的材料也可以与所述衬底的材料不同。所述鳍部和所述伪鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
需要说明的是，本实施例中，所述鳍部121和所述伪鳍部122与所述衬底 110为一体结构，即所述衬底100与所述鳍部121和所述伪鳍部122之间没有明显的界限。本发明其他实施例中，所述鳍部和所述伪鳍部与所述衬底也可以具有明显的界限。
相邻的所述鳍部121和所述伪鳍部122之间间距D2(如图13所示)大于相邻所述鳍部121之间间距D1(如图13所示)，从而降低后续去除所述伪鳍部122工艺过程中对套刻精度的要求，有利于工艺窗口的扩大、工艺难度的降低、制造良率的提高；而且使所形成最靠近空白区112鳍部122的宽度 W2大于其余所述鳍部121的宽度W1，一定程度上抵消后续隔离层形成过程中，氧化而引起的宽度变小的问题，有利于提高形成隔离层之后所述鳍部121 宽度的均匀性。
本实施例中，相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)在1到2范围内。
相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)不宜太大也不宜太小。相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值(D2/D1)如果太大，则相邻的所述鳍部121和所述伪鳍部122之间间距D2过大，相邻所述鳍部121之间间距D1过小，由于刻蚀负载效应，可能会使最靠近所述空白区112 的鳍部121具有过大的宽度，从而影响所形成鳍部121的均匀性；相邻的所述鳍部121和所述伪鳍部122之间间距D2与相邻所述鳍部121之间间距D1的比值 (D2/D1)如果太小，则相邻的所述鳍部121和所述伪鳍部122之间间距D2过小，相邻所述鳍部121之间间距D1过大，不利于对套刻精度要求的降低，不利于扩大工艺窗口。
具体的，相邻的所述鳍部121和所述伪鳍部122之间间距D2在25nm到50nm 范围内；相邻所述鳍部121之间间距D1在25nm到30nm范围内。将所述鳍部121 和所述伪鳍部122之间间距设置在合理范围内，既能够维持所形成半导体结构的器件密度，保证所形成半导体结构的集成度；又能够有效扩大工艺窗口、降低工艺难度，从而保证形成所述半导体结构的制造良率；还能够使相邻的所述鳍部121和所述伪鳍部122的宽度相对较大，从而能够抵消后续工艺中所述鳍部121宽度的损失，有利于改善所形成半导体结构中鳍部121的宽度均匀性。
需要说明的是，本实施例中，所述鳍部121和所述伪鳍部122上还具有剩余的硬掩膜层，以获得更接近原设计的图形并保护所述鳍部121的顶部。具体的，所剩余的硬掩膜层为剩余的氮化物硬掩膜131。
此外，剩余的氮化物硬掩膜131和所述鳍部121之间还具有剩余的垫氧化层，以修复所述鳍部121顶部的缺陷、保护所述鳍部121顶部并且为所述氮化物硬掩膜131提供良好的表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部材料层，所述衬底包括有源区和与所述有源区相邻的空白区；
刻蚀所述鳍部材料层，形成位于所述有源区上的鳍部和位于所述空白区上的伪鳍部；相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。
2.如权利要求1所述的形成方法，其特征在于，形成所述鳍部和所述伪鳍部的步骤包括：
形成位于所述有源区上的多个鳍部图形和位于所述空白区上的多个伪鳍图形，相邻的所述鳍部图形和所述伪鳍图形之间间距大于相邻所述鳍部图形之间间距；
以所述多个鳍部图形和所述多个伪鳍图形为掩膜，刻蚀所述鳍部材料层，以形成所述鳍部和所述伪鳍部。
3.如权利要求2所述的形成方法，其特征在于，通过双重图形化的方式形成所述鳍部图形和所述伪鳍图形。
4.如权利要求3所述的形成方法，其特征在于，形成所述鳍部图形和所述伪鳍图形的步骤包括：
在所述鳍部材料层上形成多个核心图形，所述多个核心图形位于所述有源区和所述空白区上；
当所述有源区和所述空白区交界位置与一个所述核心图形位置对应时，位于所述有源区和所述空白区交界位置上核心图形的线宽大于所述有源区上核心图形的线宽；
当所述有源区和所述空白区交界位置与一个相邻所述核心图形之间间隔的位置对应时，位于所述有源区和所述空白区交界位置上相邻核心图形之间间隔的宽度大于有源区上相邻核心图形之间间隔的宽度；
形成位于所述有源区上核心图形侧壁的所述鳍部图形和位于所述空白区上核心图形侧壁的所述伪鳍图形；
去除所述核心图形。
5.如权利要求4所述的形成方法，其特征在于，形成所述多个核心图形的步骤包括：
在所述鳍部材料层上形成核心材料层和位于所述核心材料层上的多个光刻图形；
以所述多个光刻图形为掩膜，对所述核心材料层进行图形化，以形成所述核心图形。
6.如权利要求1～5任意一项权利要求所述的形成方法，其特征在于，相邻的所述鳍部和所述伪鳍部之间间距与相邻所述鳍部之间间距的比值在1到2范围内。
7.如权利要求1～5任意一项权利要求所述的形成方法，其特征在于，相邻的所述鳍部和所述伪鳍部之间间距在25nm到50nm范围内。
8.如权利要求1～5任意一项权利要求所述的形成方法，其特征在于，相邻所述鳍部之间间距在25nm到30nm范围内。
9.如权利要求5所述的形成方法，其特征在于，形成所述核心材料层之后，形成所述多个光刻图形之前，还包括：形成位于所述核心材料层上的第一抗反射层。
10.如权利要求2所述的形成方法，其特征在于，提供衬底之后，形成所述鳍部图形和所述伪鳍图形之前，还包括：在所述鳍部材料层上形成硬掩膜层；
形成所述鳍部和所述伪鳍部的步骤包括：以所述多个鳍部图形和所述多个伪鳍图形为掩膜，依次刻蚀所述硬掩膜层和所述鳍部材料层，形成所述鳍部和所述伪鳍部。
11.如权利要求2所述的形成方法，其特征在于，形成所述鳍部和所述伪鳍部之后，还包括：
去除所述伪鳍部，露出所述空白区的衬底；
在所述鳍部露出的衬底上形成介质层；
去除所述介质层的部分厚度，露出所述鳍部的部分侧壁表面。
12.如权利要求11所述的形成方法，其特征在于，去除所述伪鳍部的步骤包括：
形成填充层，所述填充层填充于所述鳍部和所述伪鳍部露出的衬底上；
形成保护层，所述保护层位于所述有源区上的填充层表面；
以所述保护层为掩膜，刻蚀去除所述伪鳍部，露出所述空白区的衬底。
13.如权利要求11所述的形成方法，其特征在于，通过流体化学气相沉积的方式形成所述介质层。
14.如权利要求11或13所述的形成方法，其特征在于，形成所述介质层的步骤包括：
在所述鳍部露出的衬底上形成具有流动性的前驱材料；
对所述前驱材料进行退火处理以固化，经固化的所述前驱材料用于形成所述介质层。
15.如权利要求14所述的形成方法，其特征在于，所述退火处理的退火温度在400℃到1050℃范围内，退火时间在30min到300min范围内。
16.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括有源区和与所述有源区相邻的空白区；
鳍部，位于所述有源区的衬底上；
伪鳍部，位于所述空白区的衬底上；
相邻的所述鳍部和所述伪鳍部之间间距大于相邻所述鳍部之间间距。
17.如权利要求16所述的半导体结构，其特征在于，相邻的所述鳍部和所述伪鳍部之间间距与相邻所述鳍部之间间距的比值在1到2范围内。
18.如权利要求16所述的半导体结构，其特征在于，相邻的所述鳍部和所述伪鳍部之间间距在25nm到50nm范围内。
19.如权利要求16所述的半导体结构，其特征在于，相邻所述鳍部之间间距在25nm到30nm范围内。
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