CN109841503A - 自对准双重图形化半导体结构的制作方法 - Google Patents
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Abstract
本发明公开了一种自对准双重图形化半导体结构的制作方法，包括：提供依次形成有待刻蚀薄膜、核心图形薄膜和图案化的第一光刻胶层的半导体衬底，以第一光刻胶层为掩膜对核心图形薄膜进行刻蚀，形成第一尺寸核心图形层和第二尺寸核心图形层，分别在第一尺寸和第二尺寸核心图形层的两侧形成侧墙。形成覆盖第二尺寸核心图形层的第二光刻胶层。去除第一尺寸核心图形层和第二光刻胶层。以侧墙和述第二尺寸核心图形层为掩膜刻蚀待刻蚀薄膜；以及去除侧墙和第二尺寸核心图形层，形成自对准双重图形。本发明具有工艺步骤简单，且解决了在第二尺寸核心图形层对准第一尺寸核心图形层时套层精度难以控制，最终导致自对准双重图形的形貌难以控制的问题。
Description
技术领域
本发明涉及半导体制造技术领域，尤其是涉及一种自对准双重图形化半导体结构的制作方法。
背景技术
在半导体集成电路中，随着半导体工艺的特征尺寸的不断缩小，为了提高半导体器件的集成度，业界已经提出了多种双层图形工艺，其中，自对准双重图形(Self-AlignedDouble Patterning，SADP)工艺即为其中的一种。
现有技术中，对于半导体器件中的同一核心层上形成两种不同尺寸的核心图形层时，其小尺寸的核心图形和大尺寸的核心图形要经过前后两次曝光工艺，即，在形成小尺寸的核心图形和大尺寸的核心图形时，需要先后分开采用两个光罩(mask)形成，但由于带有大尺寸的核心图形的光罩精度较低，在对准临近带有小尺寸的核心图形的半导体器件薄膜层时，会出现将所述不需要覆盖的小尺寸的核心图形的区域的重叠(overlay)现象，即大尺寸的核心图形对准小尺寸的核心图形时套层精度难以控制，进而导致后期形成的自主对准双层图形的形貌难以控制的问题。
发明内容
本发明的目的在于提供一种自对准双重图形化半导体结构的制作方法，以解决现有自对准双重图形化半导体结构的制作方法前后需要两次曝光，最终导致后期形成的自主对准双层图形的形貌难以控制的问题。
为了解决上述问题，本发明通过以下技术方案实现：
一种自对准双重图形化半导体结构的制作方法，包括：
提供一半导体衬底，所述半导体衬底上从下至上依次形成有待刻蚀薄膜、核心图形薄膜、图案化的第一光刻胶层，所述图案化的第一光刻胶层定义了第一尺寸的核心图形和第二尺寸的核心图形。
以所述图案化的第一光刻胶层为掩膜对所述核心图形薄膜进行刻蚀，将所述第一尺寸的核心图形和第二尺寸的核心图形的图案转移至所述核心图形薄膜上，形成具有第一尺寸的核心图形形貌的第一尺寸核心图形层和第二尺寸核心图形层。
分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙。
形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层。
去除所述第一尺寸核心图形层。
去除所述第二光刻胶层。
以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜；以及
去除所述侧墙和所述第二尺寸核心图形层，以形成自对准双重图形。
进一步的，所述第一尺寸小于所述第二尺寸。
进一步的，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层和位于所述第二尺寸核心图形层两侧的侧墙。
进一步的，在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙的步骤包括：
在所述第一尺寸核心图形层和所述第二尺寸核心图形层上形成侧墙介质层，所述侧墙介质层覆盖所述第一尺寸核心图形层和所述第二尺寸核心图形层以及所述待刻蚀薄膜的表面；
进行刻蚀工艺，将所述待刻蚀薄膜的表面以及所述第一尺寸核心图形层和所述第二尺寸核心图形层上方的侧墙介质层去除，分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层两侧形成侧墙。
进一步的，所述侧墙介质层利用原子层沉积工艺形成。
进一步的，采用干法刻蚀工艺刻蚀所述侧墙介质层，去除第一尺寸核心图形层及所述第二尺寸核心图形层上的所述侧墙介质层以及所述待刻蚀薄膜上所述侧墙介质层。
进一步的，相邻两个所述侧墙相互分离。
进一步的，采用干法或湿法刻蚀工艺去除所述第一尺寸核心图形层、第二光刻胶层及第二尺寸核心图形层。
本发明具有以下技术效果：
本发明通过提供一从下至上依次形成有待刻蚀薄膜、核心图形薄膜、图案化的第一光刻胶层的半导体衬底，图案化的第一光刻胶层定义了第一尺寸的核心图形和第二尺寸的核心图形。以所述图案化的第一光刻胶层为掩膜对所述核心图形薄膜进行刻蚀，将所述第一尺寸的核心图形和第二尺寸的核心图形的图案转移至所述核心图形薄膜上，形成具有第一尺寸的核心图形形貌的第一尺寸核心图形层和第二尺寸核心图形层，分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙。形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层。去除所述第一尺寸核心图形层。去除所述第二光刻胶层。以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜，以及去除所述侧墙和所述第二尺寸核心图形层，以形成自对准双重图形。通过以所述侧墙和所述第二尺寸的核心图形为掩膜刻蚀所述待刻蚀薄膜解决了第二尺寸核心图形层对准第一尺寸核心图形层时套层精度难以控制，最终导致所形成的自对准双重图形的形貌难以控制的问题，并且实现降低了对第二尺寸图形光刻工艺的精度要求，降低了生产成本，提高了芯片良品率的目的。
附图说明
图1为本发明实施例提供的自对准双重图形化半导体结构的制作方法的流程示意图；
图2a～2h为本发明实施例提供的自对准双重图形化半导体结构的制作过程中的半导体器件剖面结构示意图。
具体实施方式
承如背景技术所述，通过现有的自对准双重图形工艺需要经过两次曝光，最终导致后期形成的自主对准双层图形的形貌难以控制的问题。现有的自对准双重图形工艺中，首先提供一半导体衬底，在所述半导体衬底上从下至上依次形成有待刻蚀薄膜、核心图形薄膜及形成在所述第一尺寸的核心图形的光刻胶层A；以所述图案化的光刻胶层A为掩膜刻蚀所述核心图形薄膜，得到第一尺寸核心图形层；在所述第一尺寸核心图形层的两侧形成侧墙，并去除所述第一尺寸核心图形层；在所述待刻蚀薄膜上形成具有第二尺寸的光刻图形的光刻胶层B，以所述侧墙、光刻胶层B为掩膜，刻蚀所述待刻蚀薄膜，以及去除所述侧墙和光刻胶层B，形成自对准双重图形。第一尺寸小于第二尺寸，但由于用于形成光刻胶层B的光罩尺寸大，精度较低，因此在形成具有第二尺寸的光刻图形的光刻胶层B时，由于光罩会覆盖第一尺寸核心图形层的两侧的侧墙区域，进而形成所述图案化的光刻胶层B时，光刻胶层B会覆盖部分第一尺寸核心图形层的两侧的侧墙区域，导致在后续以所述图案化的光刻胶层B为掩膜对待刻蚀薄膜进行刻蚀时，得不到所需要的具有预设形貌的自对准双重图形，降低芯片良品率。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，本实施例提供的自对准双重图形化半导体结构的制作方法，包括：步骤S1、提供一半导体衬底，所述半导体衬底上从下至上依次形成有待刻蚀薄膜、核心图形薄膜、图案化的第一光刻胶层，所述图案化的第一光刻胶层定义了第一尺寸的核心图形和第二尺寸的核心图形。
步骤S2、以所述图案化的第一光刻胶层为掩膜对所述核心图形薄膜进行刻蚀，将所述第一尺寸的核心图形和第二尺寸的核心图形的图案转移至所述核心图形薄膜上，形成具有第一尺寸的核心图形形貌的第一尺寸核心图形层和第二尺寸核心图形层。
步骤S3、分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙。
步骤S4、形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层。
步骤S5、去除所述第一尺寸核心图形层。
步骤S6、去除所述第二光刻胶层。
步骤S7、以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜。以及，
步骤S8、去除所述侧墙和所述第二尺寸核心图形层，以形成自对准双重图形。
在本实施例中，通过光刻工艺形成带有第一尺寸的核心图形和带有第二尺寸的核心图形的第一光刻层，以所述第一光刻胶层为掩膜刻蚀所述核心图形薄膜，得到第一尺寸核心图形层和第二尺寸核心图形层。通过以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜解决了由于覆盖大尺寸的核心图形层的光罩精度较低，使得第二尺寸核心图形层对准第一尺寸核心图形层时套层精度难以控制的问题，进而解决了最终导致所形成的自对准双重图形的形貌难以控制的问题，即实现降低对第二尺寸图形光刻工艺的精度要求，降低生产成本，提高芯片良品率的目的。
上述第一尺寸和第二尺寸是指形成在衬底上的第一尺寸核心图形层和第二尺寸核心图形层的实际尺寸即特征尺寸。
具体请参阅图2a～图2h，其中示出了本发明实施例中自对准双重图形化半导体结构的制作方法各步骤对应的半导体器件剖面结构示意图。
如图2a所示，提供一半导体衬底100，所述半导体衬底上从下至上依次形成有待刻蚀薄膜200和核心图形薄膜300。
其中，所述半导体衬底100的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。所述半导体衬底100可以包括取决于存储器或其他半导体器件的设计要求的各种掺杂区域。所述待刻蚀薄膜200包括。进一步的，所述待刻蚀薄膜200采用多晶硅或金属材质或氧化物(oxide)。所述核心图形薄膜300为无定形碳、电介质薄膜、金属薄膜中的任意一种或任意多种的组合。
继续参考图2a，在所述核心图形薄膜300上形成图案化的第一光刻胶层400。形成图案化的第一光刻胶层400包括以下步骤：首先，在所述核心图形薄膜300上涂覆第一光刻胶薄膜(图中未示出)，采用具有第一尺寸的核心图形和第二尺寸的核心图形的形貌的第一光罩500为掩膜，利用现有的光刻工艺将所述第一尺寸的核心图形和第二尺寸的核心图形转移至所述第一光刻胶薄膜上形成图案化的第一光刻胶层400。所述第一尺寸小于所述第二尺寸。所述第一尺寸和第二尺寸是指形成在衬底上的第一尺寸核心图形层和第二尺寸核心图形层的实际尺寸即特征尺寸。
如图2b所示，以所述图案化的第一光刻胶层400为第一掩膜对所述核心图形薄膜300进行刻蚀，将第一光刻胶层400定义的第一尺寸和第二尺寸的核心图形的图案转移至所述核心图形薄膜300上，所述核心图形薄膜300上形成第一尺寸核心图形层300’和第二尺寸核心图形层300”。
如图2c所示，在所述第一尺寸核心图形层300’和所述第二尺寸核心图形层300”的两侧形成侧墙600。
具体的，在所述半导体衬底100的全局表面上沉积侧墙介质层(图2c中未示出)。所述侧墙介质层覆盖所述第一尺寸核心图形层300’、第二尺寸核心图形层300”和刻蚀所述核心图形薄膜后暴露出的所述待刻蚀薄膜200的表面。采用四氟化碳气体干法刻蚀工艺对所述侧墙介质层进行刻蚀，将待刻蚀薄膜200以及位于所述第一尺寸核心图形层300’和第二尺寸核心图形层300”上方的侧墙介质层去除，并形成位于所述第一尺寸核心图形层300’和第二尺寸核心图形层300”两侧的侧墙介质层形成侧墙600。所述侧墙介质层的材料为氮化硅。所述侧墙介质层利用原子层沉积工艺形成。相邻两个所述侧墙600相互分离。
如图2d所示，在所述第二尺寸核心图形层300”上形成图案化的第二光刻胶层410。
形成图案化的第二光刻胶层410包括以下步骤：首先，在所述衬底的全局表面上涂覆第二光刻胶薄膜(图中未示出)，采用具有第二光罩510为掩膜，利用现有的光刻工艺在所述第二光刻胶薄膜上形成图案化的第二光刻胶层410。
所述第二光罩510覆盖所述第二尺寸核心图形层300”，进而使得形成的图案化的第二光刻胶层410覆盖所述第二尺寸核心图形层300”。本实施例中，由于所述图案化的第二光刻胶层的作用是用于防止所述第二尺寸核心图形层300”不会在后续的去除第一尺寸核心图形层300’时候被去除，因此当所述第二光罩510完全覆盖或部分覆盖相邻的所述第一尺寸核心图形层300’的侧墙600与第二尺寸核心图形层300”的侧墙600之间的空间(space)，但不覆盖与所述第二尺寸核心图形层300”的侧墙相邻的所述第一尺寸核心图形层300’的侧墙600时，或者，所述第二光罩510部分覆盖了所述第二尺寸核心图形层的两侧侧墙600时，均不会对后续的对所述待刻蚀层的刻蚀形成的自对准双重图形的形貌以及对其后续布局造成影响。将现有技术中的套层规格(overlay spec)从原先的a增大至a+b，其中，a表示现有技术中的overlay spec，即要小于相邻的第一尺寸核心图形的侧墙与第二尺寸核心图形的侧墙间的距离。b表示第二尺寸核心图形的单侧侧墙(spacer)的宽度，从而降低了对第二尺寸核心图形的光刻工艺的精度要求，降低了生产成本。
如图2e所示，去除所述第一尺寸核心图形层300’，采用刻蚀工艺去除所述第一尺寸核心图形层300’。
如图2f所示，去除所述第二光刻胶层410，采用湿法刻蚀工艺去除所述第二光刻胶层410。
如图2g所示，以所述侧墙600和所述第二尺寸核心图形层300”为第二掩膜刻蚀所述待刻蚀薄膜200。
如图2h所示，去除所述侧墙600和所述第二尺寸核心图形层300”，得到图形化的待刻蚀薄层200’(自对准双重图形)。采用刻蚀工艺去除所述第二尺寸核心图形层300”。
综上所述，本发明一方面通过提供一从下至上依次形成有待刻蚀薄膜、核心图形薄膜、图案化的第一光刻胶层的半导体衬底，图案化的第一光刻胶层定义了第一尺寸的核心图形和第二尺寸的核心图形。以所述图案化的第一光刻胶层为掩膜对所述核心图形薄膜进行刻蚀，将所述第一尺寸的核心图形和第二尺寸的核心图形的图案转移至所述核心图形薄膜上，形成具有第一尺寸的核心图形形貌的第一尺寸核心图形层和第二尺寸核心图形层，另一方面，分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙。形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层。去除所述第一尺寸核心图形层。去除所述第二光刻胶层。以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜，以及去除所述侧墙和所述第二尺寸核心图形层，以形成自对准双重图形。通过以所述侧墙和所述第二尺寸的核心图形为掩膜刻蚀所述待刻蚀薄膜解决了由于覆盖大尺寸的核心图形的光罩精度较低，使得第二尺寸核心图形层对准第一尺寸核心图形层时套层精度难以控制的问题，进而解决了最终导致所形成的自对准双重图形的形貌难以控制的问题，即实现降低对第二尺寸图形光刻工艺的精度要求，降低生产成本，提高芯片良品率的目的。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (8)
1.一种自对准双重图形化半导体结构的制作方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上从下至上依次形成有待刻蚀薄膜、核心图形薄膜、图案化的第一光刻胶层，所述图案化的第一光刻胶层定义了第一尺寸的核心图形和第二尺寸的核心图形；
以所述图案化的第一光刻胶层为掩膜对所述核心图形薄膜进行刻蚀，将所述第一尺寸的核心图形和第二尺寸的核心图形的图案转移至所述核心图形薄膜上，形成具有第一尺寸的核心图形形貌的第一尺寸核心图形层和第二尺寸核心图形层；
分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙；
形成图案化的第二光刻胶层，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层；
去除所述第一尺寸核心图形层；
去除所述第二光刻胶层；
以所述侧墙和所述第二尺寸核心图形层为掩膜刻蚀所述待刻蚀薄膜；以及
去除所述侧墙和所述第二尺寸核心图形层，以形成自对准双重图形。
2.如权利要求1所述的自对准双重图形化半导体结构的制作方法，其特征在于，所述第一尺寸小于所述第二尺寸。
3.如权利要求1所述的自对准双重图形化半导体结构的制作方法，其特征在于，所述图案化的第二光刻胶层覆盖所述第二尺寸核心图形层和位于所述第二尺寸核心图形层两侧的侧墙。
4.如权利要求1所述的自对准双重图形化半导体结构的制作方法，其特征在于，在所述第一尺寸核心图形层和所述第二尺寸核心图形层的两侧形成侧墙的步骤包括：
在所述第一尺寸核心图形层和所述第二尺寸核心图形层上形成侧墙介质层，所述侧墙介质层覆盖所述第一尺寸核心图形层和所述第二尺寸核心图形层以及所述待刻蚀薄膜的表面；
进行刻蚀工艺，将所述待刻蚀薄膜的表面以及所述第一尺寸核心图形层和所述第二尺寸核心图形层上方的侧墙介质层去除，分别在所述第一尺寸核心图形层和所述第二尺寸核心图形层两侧形成侧墙。
5.如权利要求4所述的自对准双重图形化半导体结构的制作方法，其特征在于，所述侧墙介质层利用原子层沉积工艺形成。
6.如权利要求4所述的自对准曝光半导体结构制作方法方法，其特征在于，采用干法刻蚀工艺刻蚀所述侧墙介质层，去除第一尺寸核心图形层及所述第二尺寸核心图形层上的所述侧墙介质层以及所述待刻蚀薄膜上所述侧墙介质层。
7.如权利要求4所述的自对准双重图形化半导体结构的制作方法，其特征在于，相邻两个所述侧墙相互分离。
8.如权利要求1所述的自对准双重图形化半导体结构的制作方法，其特征在于，采用干法或湿法刻蚀工艺去除所述第一尺寸核心图形层、第二光刻胶层及第二尺寸核心图形层。
Priority Applications (1)
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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