TW201320192A - 半導體結構之製作方法 - Google Patents

Abstract

一種半導體結構之製作方法，包含提供一定義有一第一區域與一第二區域之基底、於該第一區域與該第二區域內分別形成複數個第一圖案與至少一第二圖案、於該等第一圖案與該第二圖案之側壁分別形成複數個第一側壁子與至少一第二側壁子、於該第二區域內形成一圖案化保護層、移除該第一區域內之該等第一圖案以於該第一區域內與該第二區域內形成複數個第一遮罩圖案與至少一第二遮罩圖案、之後轉移該等第一遮罩圖案與該第二遮罩圖案至該基底。

Description

半導體結構之製作方法

本發明有關於一種半導體結構之製作方法，尤指一種可同時完成不同尺寸的半導體結構之製作方法。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。

請參閱第1圖，第1圖係為一習知FinFET元件之立體示意圖。如第1圖所示，習知FinFET元件100係先利用蝕刻等方式圖案化一矽覆絕緣(silicon-on-insulator，SOI)基板102表面之單晶矽層，以於矽覆絕緣基板102中形成一鰭片狀的矽薄膜(圖未示)，並於矽薄膜上形成包覆部分矽薄膜的絕緣層104，而閘極106係包覆絕緣層104與矽薄膜上，最後再藉由離子佈植製程與回火製程等步驟於未被閘極106包覆之鰭片狀的矽薄膜中形成源極/汲極108。由於FinFET元件100的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。此外，當FinFET元件100設置於如第1圖所示之SOI基底102上時，傳統隔離技術如淺溝隔離(shallow trench isolation)等係可省卻。更重要的是，由於FinFET元件100的立體結構增加了閘極106與鰭片狀之矽基體的接觸面積，因此可增加閘極106對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件100中同樣長度的閘極106具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。

雖然FinFET元件100可獲得較高的汲極驅動電流，但FinFET元件100仍然面對許多待解決的問題。舉例來說，基底102上可能包含各種尺寸大小不同的半導體結構，而構成精細圖案(fine pattern)(如FinFET元件的鰭片結構)或大圖案(large pattern)，但在習知技術中該等不同尺寸的圖案必需以不同的製程完成。因此，目前仍需要可於基底上同時製作尺寸不同的半導體結構之製作方法，亦即仍需要可將精細圖案與大圖案整合的製作方法。

因此，本發明之一目的係在於提供一可整合具有不同尺寸的半導體結構的製作方法。

根據本發明所提供之申請專利範圍，係提供一種半導體結構之製作方法，該製作方法首先提供一基底，該基底上定義有一第一區域與一第二區域。隨後，於該第一區域內形成複數個第一圖案，同時於該第二區域內形成至少一個第二圖案。而在形成該等第一圖案與該第二圖案之後，於該等第一圖案之側壁與該第二圖案之側壁分別形成複數個第一側壁子與至少一第二側壁子。接下來，於該第二區域內形成一圖案化保護層。之後移除該第一區域內之該等第一圖案，以於該第一區域內形成複數個第一遮罩圖案與於該第二區域內形成至少一第二遮罩圖案。在形成該等第一遮罩圖案與該第二遮罩圖案之後，係轉移該等第一遮罩圖案與該第二遮罩圖案至該基底，而於該第一區域內形成複數個第一半導體結構與於該第二區域內形成至少一個第二半導體結構。

根據本發明所提供的半導體結構之製作方法，係於預定形成大圖案的第二區域內形成圖案化保護層，用以保護寬度較大的第二遮罩圖案。因此在製作寬度較小的第一遮罩圖案時，第二遮罩圖案係受到圖案化保護層的保護而不致受到影響。待第一遮罩圖案製作完成之後，係將具有較小寬度的第一遮罩圖案與具有較大寬度的第二遮罩圖案同時轉移至該基底上，是以可同時完成具有較小尺寸的第一半導體結構與具有較大尺寸的第二半導體結構。換句話說，本發明所提供之半導體結構之製作方法可在不增加製程複雜度的前提下，成功地將不同尺寸的半導體結構整合製作。

請參閱第2圖至第9圖，第2圖至第9圖係為本發明所提供之一半導體結構之製作方法之一第一較佳實施例之示意圖。如第2圖所示，本較佳實施例首先提供一基底200，基底200可包含一矽覆絕緣(SOI)基底或一塊矽(bulk silicon)基底。基底200上定義有一第一區域202與一第二區域204，用以形成不同的半導體元件。另外基底200至少包含一含矽層206，例如一單晶矽層，但不限於此。接下來，於基底202上，尤其是含矽層206上形成一遮罩層210。遮罩層210可包含一單一膜層，或如第2圖所示之一複合膜層，且由下而上至少包含一第一單層212與一第二單層214。另外遮罩層210或可如本較佳實施例所示，較佳更包含一第三單層216，且第一單層212係設置於第三單層216與第二單層214之間。第一單層212、第二單層214、與第三單層216之蝕刻率係不同於彼此。舉例來說，第一單層212可採用先進圖膜(advanced patterning film，APF)、第二單層214可包含氮化矽(silicon nitride)、而第三單層216則可包含氧化矽(silicon oxide)，但皆不限於此。

請繼續參閱第2圖。接下來於遮罩層210上形成一圖案化光阻(圖未示)，用以圖案化遮罩層210。在本較佳實施例中，圖案化步驟係僅圖案化遮罩層210的第一單層212與第二單層214，而不影響第三單層216。在圖案化遮罩層210之後，係於第一區域202中形成複數個第一圖案222，同時於第二區域204中形成至少一個第二圖案224，且第一圖案222與第二圖案224即可包含不同的寬度。

請參閱第3圖。在形成第一圖案222與第二圖案224之後，係於基底200上，尤其是遮罩層210上形成另一遮罩層230，且遮罩層230係覆蓋第一圖案222與第二圖案224。遮罩層230可包含與第二單層214相同或不同的材料，舉例來說，當第二單層214包含氮化矽時，遮罩層230可包含氮化矽、氧化矽或其組合，且遮罩層230可為單一膜層或為一複合膜層。此外需注意的是，遮罩層230之厚度，係可等於所欲形成的半導體結構，例如多閘極電晶體之鰭片部分的預期寬度。舉例來說，當多閘極電晶體之鰭片部分之寬度為20奈米(nanometer，nm)時，遮罩層230之厚度較佳即約等於20nm。

請參閱第4圖。接下來進行一回蝕刻製程，以移除部分遮罩層230，而於第一圖案222之側壁與第二圖案224之側壁分別形成複數個第一側壁子232與至少一第二側壁子234。而在形成第一側壁子232與第二側壁子234之後，係於第二區域204內形成一圖案化保護層236。圖案化保護層236可包含光阻，但不限於此。此外需注意的是，第二區域204內的圖案化保護層236係覆蓋第二圖案224與第二側壁子234。

請參閱第5圖。在形成圖案化保護層236後，係移除第一區域202內的第一圖案222。而移除第一圖案222之步驟又可細分如下：首先，先移除第一圖案222的第二單層214。需注意的是，若遮罩層230包含與第二單層214相同之材料，則第一區域202內的部分第一側壁子232亦可能於此步驟中如第5圖所示被消耗；此外第二區域204內的圖案化保護層236亦可能如第5圖所示於此步驟中消耗。

請參閱第6圖。在移除第二單層214之後，係立即移除第一單層212，即將第一圖案222全部移除，以於第一區域202中形成複數個第一遮罩圖案242。如第6圖所示，第一遮罩圖案242分別包含一第一側壁子232。值得注意的是，由於第一單層212與遮罩層230的材料並不相同，因此在移除第一單層212時，並不影響第一側壁子232的圖案輪廓。而在形成第一遮罩圖案242後，係移除剩餘的圖案化保護層236，而於第二區域204內形成至少一個第二遮罩圖案244。如第6圖所示，各第二遮罩圖案244係包含一第二圖案224(包含第一單層212與第二單層214)與形成於其側壁之第二側壁子234。由第6圖可知，第二遮罩圖案244與第一遮罩圖案242具有不同的寬度，且第二遮罩圖案244之寬度大於第一遮罩圖案242之寬度。舉例來說，第二遮罩圖案244之寬度與第一遮罩圖案242之寬度具有一比值，且該比值大於等於2。

請參閱第7圖。接下來進行一第一蝕刻製程，以將第一遮罩圖案242與第二遮罩圖案244轉移至第三單層216中。然而需注意的是，在無第三單層216設置的變化型中，第一蝕刻製程係可直接將第一遮罩圖案242與第二遮罩圖案244轉移至基底200，尤其是基底200上的含矽層206。

請參閱第8圖與第9圖。接下來，移除第一側壁子232、第二圖案224、與第二側壁子234，隨後進行一第二蝕刻製程，以將第一遮罩圖案242與第二遮罩圖案244由第三單層216轉移至基底200，尤其是基底200上的含矽層206，而於基底200上形成複數個第一半導體結構252與至少一個第二半導體結構254。最後如第9圖所示，移除第一遮罩圖案242與第二遮罩圖案244。值得注意的是，第一半導體結構252之寬度與第二半導體結構254之寬度分別與第一遮罩圖案242之寬度與第二遮罩圖案244之寬度相同，因此第一半導體結構252之寬度係小於第二半導體結構254之寬度。如第9圖所示，第一區域202內形成包含第一半導體結構252的精細圖案；而第二區域204內係形成包含第二半導體結構254的大圖案。具有不同寬度的第一半導體結構252與第二半導體結構254具有不同的功用，舉例來說，具有較小寬度的第一半導體結構252可作為多閘極電晶體元件的鰭片部分；而具有大寬度的第二半導體結構254則可因應不同的產品要求作為其他元件的構成單元。

根據本較佳實施例所提供的半導體結構之製作方法，係於預定形成大圖案的第二區域204內形成圖案化保護層236，用以保護寬度較大的第二遮罩圖案244。因此在製作寬度較小的第一遮罩圖案242時，第二遮罩圖案244係受到圖案化保護層236的保護而不致受到影響。而待第一遮罩圖案242與第二遮罩圖案244製作完之後，係將具有較小寬度的第一遮罩圖案242與具有較大寬度的第二遮罩圖案244同時轉移至基底200上，是以可同時完成具有較小尺寸的第一半導體結構252與具有較大尺寸的第二半導體結構254。換句話說，本發明所提供之半導體結構之製作方法係可在不增加製程複雜度的前提下，同時於基底200上同時完成具有不同尺寸的半導體結構252/254的製作。

接下來請參閱第10圖，第10圖為本發明所提供之一半導體結構之製作方法之一第二較佳實施例之示意圖。值得注意的是，第二較佳實施例中與第一較佳實施例相同之元件係沿用相同的元件符號說明，且第二較佳實施例中與第一較佳實施例相同之步驟係於此省略而不贅述。第二較佳實施例與第一較佳實施例不同之處在於：在形成第一遮罩圖案242與第二遮罩圖案244之後，本較佳實施例係藉由一道蝕刻製程直接將第一遮罩圖案242與第二遮罩圖案244轉移至第三單層216與基底200，尤其是基底200上的含矽層206。當然，在不具第三單層216的變化型中，第一遮罩圖案242與第二遮罩圖案244係可直接轉移至含矽層206。

最後，移除第一遮罩圖案242(包含第一側壁子232)、第二遮罩圖案(包含第二圖案224與第二側壁子234)與第三單層216，而如第9圖所示，於基底200上形成複數個第一半導體結構252與至少一個第二半導體結構254。如前所述，第一半導體結構252之寬度與第二半導體結構254之寬度分別與第一遮罩圖案242之寬度與第二遮罩圖案244之寬度相同，因此第一半導體結構252之寬度係小於第二半導體結構254之寬度，且具有不同寬度的第一半導體結構252與第二半導體結構254具有不同的功用。

綜上所述，根據本發明所提供的半導體結構之製作方法，係於預定形成大圖案的第二區域內形成圖案化保護層，用以保護寬度較大的第二遮罩圖案。因此在製作寬度較小的第一遮罩圖案時，第二遮罩圖案係受到圖案化保護層的保護而不致受到影響。而待第一遮罩圖案製作完之後，係將具有較小寬度的第一遮罩圖案與具有較大寬度的第二遮罩圖案同時轉移至該基底上，是以可同時完成具有較小尺寸的第一半導體結構與具有較大尺寸的第二半導體結構。換句話說，本發明所提供之半導體結構之製作方法係可在不增加製程複雜度的前提下，成功地將不同尺寸的半導體結構整合製作。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．鰭式場效電晶體元件

102．．．矽覆絕緣基板

104．．．高介電常數絕緣層

106．．．閘極

108．．．源極/汲極

200．．．基底

202．．．第一區域

204．．．第二區域

206．．．含矽層

210．．．遮罩層

212．．．第一單層

214．．．第二單層

216．．．第三單層

222．．．第一圖案

224．．．第二圖案

230．．．遮罩層

232．．．第一側壁子

234．．．第二側壁子

236．．．圖案化保護層

242．．．第一遮罩圖案

244．．．第二遮罩圖案

252．．．第一半導體結構

254．．．第二半導體結構

第1圖係為一習知FinFET元件之立體示意圖。

第2圖至第9圖係為本發明所提供之一半導體結構之製作方法之一第一較佳實施例之示意圖。

第10圖為本發明所提供之一半導體結構之製作方法之一第二較佳實施例之示意圖。

200．．．基底

202．．．第一區域

204．．．第二區域

206．．．含矽層

210．．．遮罩層

212．．．第一單層

214．．．第二單層

216．．．第三單層

222．．．第一圖案

224．．．第二圖案

232．．．第一側壁子

234．．．第二側壁子

236．．．圖案化保護層

Claims (15)

1. 一種半導體結構之製作方法，包含有：提供一基底，該基底上定義有一第一區域與一第二區域；於該第一區域形成複數個第一圖案，同時於該第二區域內形成至少一第二圖案；於該等第一圖案之側壁與該第二圖案之側壁分別形成複數個第一側壁子與至少一第二側壁子；於該第二區域內形成一圖案化保護層；移除該第一區域內之該等第一圖案，以於該第一區域內形成複數個第一遮罩圖案與於該第二區域內形成至少一第二遮罩圖案；以及轉移該等第一遮罩圖案與該第二遮罩圖案至該基底，以於該第一區域內形成複數個第一半導體結構與於該第二區域內形成至少一個第二半導體結構。
2. 如申請專利範圍第1項所述之半導體結構之製作方法，其中該第一圖案與該第二圖案包含一複合膜層。
3. 如申請專利範圍第2項所述之半導體結構之製作方法，其中該複合膜層由下而上至少包含一第一單層與一第二單層。
4. 如申請專利範圍第3項所述之半導體結構之製作方法，其中該第一單層之蝕刻率不同於該第二單層之蝕刻率。
5. 如申請專利範圍第3項所述之半導體結構之製作方法，其中移除該第一區域內之該等第一圖案之步驟更包含：移除該第一區域內之該等第二單層；以及移除該第一區域內之該等第一單層。
6. 如申請專利範圍第3項所述之半導體結構之製作方法，其中該複合膜層更包含一第三單層，且該第一單層係設置於該第三單層與該第二單層之間。
7. 如申請專利範圍第6項所述之半導體結構之製作方法，其中該第三單層之蝕刻率不同於該第一單層之蝕刻率。
8. 如申請專利範圍第6項所述之半導體結構之製作方法，其中形成該等第一半導體結構與該第二半導體結構之步驟更包含：進行一第一蝕刻製程，以將該等第一遮罩圖案與該第二遮罩圖案轉移至該第三單層；進行一第二蝕刻製程，以將該等第一遮罩圖案與該第二遮罩圖案由該第三單層轉移至該基底，形成該等第一半導體結構與該第二半導體結構；以及移除該第三單層。
9. 如申請專利範圍第1項所述之半導體結構之製作方法，其中形成該等第一側壁子與該第二側壁子之步驟更包含：於該基底上形成一遮罩層，且該遮罩層係覆蓋該等第一圖案與該第二圖案；以及進行一回蝕刻製程，以於該等第一圖案之側壁與該第二圖案之側壁分別形成該等第一側壁子與該第二側壁子。
10. 如申請專利範圍第1項所述之半導體結構製作方法，其中該第一遮罩圖案分別包含一第一側壁子，該第二遮罩圖案包含該第二圖案與該第二側壁子。
11. 如申請專利範圍第10項所述之半導體結構製作方法，其中該第二遮罩圖案之寬度大於該第一遮罩圖案之寬度。
12. 如申請專利範圍第11項所述之半導體結構之製作方法，其中該第二遮罩圖案之寬度與該第一遮罩圖案之寬度具有一比值，且該比值大於等於2。
13. 如申請專利範圍第1項所述之半導體結構之製作方法，其中該圖案化保護層係覆蓋該第二圖案與該第二側壁子。
14. 如申請專利範圍第1項所述之半導體結構之製作方法，更包含一移除該圖案化保護層之步驟，進行於形成該等第一遮罩圖案之後。
15. 如申請專利範圍第1項所述之半導體結構之製作方法，更包含於形成該等第一半導體結構與該第二半導體結構之後，移除該第一遮罩圖案與該第二遮罩圖案。