WO2024105515A1 - 半導体装置、及びその作製方法 - Google Patents
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Abstract
微細化が容易な半導体装置を提供する。寄生容量が低減された半導体装置を提供する。 半導体装置は、トランジスタ、第１の絶縁層、第２の絶縁層、を有する。トランジスタは第１の導電層、第２の導電層、第３の導電層、半導体層及び第３の絶縁層を有する。第１の絶縁層は第１の導電層の上方に位置し、且つ、第１の導電層に達する第１の開口を有する。第２の導電層は第１の絶縁層の上方に位置する。半導体層は第２の導電層、ならびに第１の開口における第１の絶縁層の側面及び第１の導電層の上面に接する。第３の絶縁層は第１の絶縁層の上面及び第１の開口内における半導体層と接する。第２の絶縁層は第３の絶縁層の上方に位置し、且つ、第１の開口と重なる位置に第３の絶縁層に達する第２の開口を有する。第３の導電層は第２の開口及び第１の開口を埋めるように設けられる。
Description
本発明の一態様は、トランジスタ、半導体装置、記憶装置、表示装置、および電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
近年、半導体装置の開発が進められ、ＣＰＵ、メモリ、またはこれら以外のＬＳＩが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＣＰＵ、メモリ、またはこれら以外のＬＳＩの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路、及び画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態におけるリーク電流が極めて小さいことが知られている。例えば、特許文献１には、リーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４には、酸化物半導体の側面がゲート絶縁体を介してゲート電極に覆われている縦型のトランジスタが開示されている。
Ｍ．Ｏｏｔａ ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ ＦＥＴｓ ｗｉｔｈ Ｇａｔｅ Ｌｅｎｇｔｈ ｏｆ ７２ｎｍ"，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
本発明の一態様は、微細化が容易な半導体装置を提供することを課題の一とする。または、高集積化が可能な半導体装置を提供することを課題の一とする。または、寄生容量が低減された半導体装置を提供することを課題の一とする。または、配線の負荷が低減された半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、良好な電気特性を示す半導体装置を提供することを課題の一とする。または、動作速度が高い半導体装置を提供することを課題の一とする。
本発明の一態様は、新規な構成を有する半導体装置、記憶装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、少なくとも軽減することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、トランジスタと、第１の絶縁層と、第２の絶縁層と、を有する半導体装置である。トランジスタは、第１の導電層、第２の導電層、第３の導電層、半導体層、及び第３の絶縁層を有する。第１の絶縁層は第１の導電層の上方に位置し、且つ、第１の導電層に達する第１の開口を有する。第２の導電層は第１の絶縁層の上方に位置する。半導体層は第２の導電層、ならびに第１の開口における第１の絶縁層の側面及び第１の導電層の上面に接する。第３の絶縁層は第１の開口内における半導体層と接する。第２の絶縁層は第３の絶縁層の上方に位置し、且つ、第１の開口と重なる位置に第３の絶縁層に達する第２の開口を有する。第３の導電層は第２の開口、及び第１の開口を埋めるように設けられる。
また、上記において、第２の絶縁層は、第３の絶縁層よりも厚い部分を有することが好ましい。
また、上記において、第３の導電層の上面と接し、且つ、第２の絶縁層を介して半導体層または第２の導電層と重なる部分を有する配線を有することが好ましい。
また、上記において、第２の開口は一方向に延伸する部分を有することが好ましい。このとき、第３の導電層の、第２の開口内に位置する部分は、配線として機能することが好ましい。
また、上記において、第１の開口は、下端の開口径よりも、上端の開口径が大きいことが好ましい。
また、本発明の他の一態様は、第１の開口を有する第１の絶縁層を形成し、第１の絶縁層の第１の開口における側面に接して半導体層を形成し、第１の絶縁層及び半導体層を覆って第３の絶縁層を形成し、第３の絶縁層上であって第１の開口と重なる位置にダミー層を形成し、第３の絶縁層及びダミー層を覆う第２の絶縁層を形成し、第２の絶縁層の上部をエッチングしてダミー層の上面を露出させ、ダミー層を除去して第２の絶縁層に第１の開口と重なり、且つ、第３の絶縁層に達する第２の開口を形成し、第２の開口内に導電層を形成する、半導体装置の作製方法である。
また、上記において、ダミー層の除去は、ウェットエッチング法を用いて行うことが好ましい。
また、上記いずれかにおいて、さらに、第２の絶縁層上に導電層と接する配線を形成することが好ましい。
本発明の一態様によれば、微細化が容易な半導体装置を提供できる。または、高集積化が可能な半導体装置を提供できる。または、寄生容量が低減された半導体装置を提供できる。または、配線の負荷が低減された半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、良好な電気特性を示す半導体装置を提供できる。または、動作速度が高い半導体装置を提供できる。
本発明の一態様によれば、新規な構成を有する半導体装置、記憶装置、表示装置、または電子機器を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を、少なくとも軽減できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ及び図１Ｂは、半導体装置の構成例である。
図２Ａ乃至図２Ｃは、半導体装置の構成例である。
図３Ａ及び図３Ｂは、半導体装置の構成例である。
図４Ａ乃至図４Ｄは、半導体装置の構成例である。
図５Ａ乃至図５Ｄは、半導体装置の構成例である。
図６Ａ乃至図６Ｄは、半導体装置の構成例である。
図７Ａ乃至図７Ｃは、半導体装置の構成例である。
図８Ａ乃至図８Ｄは、半導体装置の構成例である。
図９Ａ乃至図９Ｄは、半導体装置の構成例である。
図１０Ａ及び図１０Ｄは、半導体装置の作製方法例を説明する図である。
図１１Ａ及び図１１Ｃは、半導体装置の作製方法例を説明する図である。
図１２Ａ及び図１２Ｂは、半導体装置の作製方法例を説明する図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法例を説明する図である。
図１４Ａ乃至図１４Ｃは、記憶装置の構成例である。
図１５Ａ及び図１５Ｂは、記憶装置の構成例である。
図１６Ａ及び図１６Ｂは、記憶装置の構成例である。
図１７Ａ及び図１７Ｂは、記憶装置の構成例である。
図１８は、記憶装置の構成例である。
図１９は、記憶装置の構成例である。
図２０Ａ及び図２０Ｂは、記憶装置の構成例である。
図２１Ａ乃至図２１Ｄは、記憶装置の構成例である。
図２２は、記憶装置の構成例である。
図２３Ａ及び図２３Ｂは、表示装置の構成例である。
図２４は、表示装置の構成例である。
図２５は、表示装置の構成例である。
図２６は、表示装置の構成例である。
図２７Ａ乃至図２７Ｃは、表示装置の構成例である。
図２８Ａ及び図２８Ｂは、表示装置の構成例である。
図２９Ａ乃至図２９Ｄは、電子機器の構成例である。
図３０Ａ乃至図３０Ｆは、電子機器の構成例である。
図３１Ａ乃至図３１Ｇは、電子機器の構成例である。
図３２Ａ及び図３２Ｂは、電子部品の構成例である。
図３３Ａ乃至図３３Ｃは、大型計算機の構成例である。
図３４Ａは、宇宙用機器の構成例である。図３４Ｂは、ストレージシステムの構成例である。
図２Ａ乃至図２Ｃは、半導体装置の構成例である。
図３Ａ及び図３Ｂは、半導体装置の構成例である。
図４Ａ乃至図４Ｄは、半導体装置の構成例である。
図５Ａ乃至図５Ｄは、半導体装置の構成例である。
図６Ａ乃至図６Ｄは、半導体装置の構成例である。
図７Ａ乃至図７Ｃは、半導体装置の構成例である。
図８Ａ乃至図８Ｄは、半導体装置の構成例である。
図９Ａ乃至図９Ｄは、半導体装置の構成例である。
図１０Ａ及び図１０Ｄは、半導体装置の作製方法例を説明する図である。
図１１Ａ及び図１１Ｃは、半導体装置の作製方法例を説明する図である。
図１２Ａ及び図１２Ｂは、半導体装置の作製方法例を説明する図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法例を説明する図である。
図１４Ａ乃至図１４Ｃは、記憶装置の構成例である。
図１５Ａ及び図１５Ｂは、記憶装置の構成例である。
図１６Ａ及び図１６Ｂは、記憶装置の構成例である。
図１７Ａ及び図１７Ｂは、記憶装置の構成例である。
図１８は、記憶装置の構成例である。
図１９は、記憶装置の構成例である。
図２０Ａ及び図２０Ｂは、記憶装置の構成例である。
図２１Ａ乃至図２１Ｄは、記憶装置の構成例である。
図２２は、記憶装置の構成例である。
図２３Ａ及び図２３Ｂは、表示装置の構成例である。
図２４は、表示装置の構成例である。
図２５は、表示装置の構成例である。
図２６は、表示装置の構成例である。
図２７Ａ乃至図２７Ｃは、表示装置の構成例である。
図２８Ａ及び図２８Ｂは、表示装置の構成例である。
図２９Ａ乃至図２９Ｄは、電子機器の構成例である。
図３０Ａ乃至図３０Ｆは、電子機器の構成例である。
図３１Ａ乃至図３１Ｇは、電子機器の構成例である。
図３２Ａ及び図３２Ｂは、電子部品の構成例である。
図３３Ａ乃至図３３Ｃは、大型計算機の構成例である。
図３４Ａは、宇宙用機器の構成例である。図３４Ｂは、ストレージシステムの構成例である。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。
なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例、及び作製方法例について説明する。以下では、半導体装置の一例として、トランジスタについて説明する。
本実施の形態では、本発明の一態様の半導体装置の構成例、及び作製方法例について説明する。以下では、半導体装置の一例として、トランジスタについて説明する。
本発明の一態様のトランジスタは、ソース電極とドレイン電極とが異なる高さ（例えばトランジスタが設けられる基板面または絶縁平面に対して垂直な方向における高さ）に位置し、半導体層を流れる電流は高さ方向に流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様は、縦型トランジスタ、縦型チャネルトランジスタなどとも呼ぶことができる。
より具体的には、トランジスタのソース電極及びドレイン電極の一方である下部電極と、他方である上部電極との間に第１のスペーサとして機能する絶縁層が設けられ、当該絶縁層に設けられた第１の開口の内部において、下部電極と上部電極を繋ぐように、チャネルが形成される半導体層が設けられる。第１の開口の内部には、半導体層と重ねてゲート絶縁層と、ゲート電極とが設けられる。ソース電極、半導体層、及びドレイン電極を重ねて設けることが可能なため、半導体層を平面上に配置した、いわゆるプレーナ型のトランジスタと比較して、大幅に占有面積を縮小することができる。
さらに、ゲート電極と電気的に接続するゲート配線を設けることが好ましい。このとき、ゲート配線と上部電極との間に、第２のスペーサとして機能する絶縁層を設ける。例えば、第２のスペーサはゲート絶縁層よりも厚いことが好ましい。また、第２のスペーサは、酸化シリコン、酸化窒化シリコンなどの低誘電率材料を用いることが好ましい。これにより、ゲート配線と上部電極との寄生容量を効果的に低減することができる。
ゲート電極は、第２のスペーサに設けられた第２の開口、及び第１のスペーサに設けられた第１の開口のそれぞれの内部に設けられる。ゲート電極は、その上面が第２のスペーサ上に設けられるゲート配線と接する構成とすることができる。
または、ゲート電極自体をゲート配線として用いてもよい。例えば、第２のスペーサに設ける第２の開口を配線と同様の形状とし、当該第２の開口に埋め込まれるようにゲート電極を形成する。これにより、ゲート配線を別途設ける必要がないため工程を簡略化できる。
半導体装置の作製方法としては、まず第１のスペーサの第１の開口に位置する側面に沿って半導体層とゲート絶縁層を形成し、その上に第２のスペーサを形成した後に、ゲート電極を埋め込むための第２の開口を形成する。なおこの方法では、第２の開口の形成時、第２のスペーサの一部をゲート絶縁層に達するまでエッチングする必要がある。このときゲート絶縁層がエッチングダメージを受けると、トランジスタの信頼性が低下してしまう恐れがある。そこで、第２のスペーサを形成する前に、後にゲート電極が設けられる位置にダミーパターン（ダミーゲートともいう）を形成し、ダミーゲートを覆うように第２のスペーサを形成する。続いて、第２のスペーサの上部をエッチングしてダミーゲートの上面を露出させた後にダミーゲートを除去し、当該ダミーゲートを除いた後の窪みを埋めるように、ゲート電極を形成する。このような方法により、信頼性の高いトランジスタを実現することができる。
ここで、トランジスタのチャネル長は、第１のスペーサとして機能する絶縁層の厚さによって精密に制御することが可能となるため、プレーナ型のトランジスタと比較して、チャネル長のばらつきを極めて小さくできる。さらには、当該絶縁層を薄くすることで、極めてチャネル長の短いトランジスタも作製することができる。例えばチャネル長が２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下であって、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上のトランジスタを作製することができる。そのため、量産用の露光装置では実現できなかった、極めて小さいチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
本発明の一態様のトランジスタは、チャネル長を極めて小さくでき、占有面積を縮小することができ、大きな電流を流すことができ、寄生容量を小さくでき、高速に動作させることができる。本発明の一態様のトランジスタは、様々な半導体装置に適用することができる。例えば、記憶装置、演算装置、表示装置、撮像装置などがある。
以下では、より具体的な例について図面を参照して説明する。
［構成例］
図１Ａ、図１Ｂに、それぞれトランジスタ１０の斜視概略図を示す。図１Ｂは、図１Ａの一部を切り欠いた斜視図である。また、図１Ａ、図１Ｂでは一部の構成要素（層間絶縁層など）については輪郭のみ破線で示している。
図１Ａ、図１Ｂに、それぞれトランジスタ１０の斜視概略図を示す。図１Ｂは、図１Ａの一部を切り欠いた斜視図である。また、図１Ａ、図１Ｂでは一部の構成要素（層間絶縁層など）については輪郭のみ破線で示している。
図１Ａ及び図１Ｂでは、Ｘ方向、Ｙ方向、及びＺ方向を矢印で示している。なお、図１Ａと図１Ｂとで同じＸ、Ｙ、Ｚの符号で示しているが、必ずしもこれらの間で方向が一致しなくてもよい。
また、図２Ａにトランジスタ１０の平面図を、図２Ｂ、図２Ｃにはそれぞれ図２Ａ中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２に対する断面概略図を示している。なお図２Ａでは、一部の構成要素（絶縁層など）を省略している。
トランジスタ１０は、基板（図示しない）上に設けられる絶縁層１１上に設けられる。トランジスタ１０は、ソース電極及びドレイン電極の一方として機能する導電層３１と、半導体層２１と、ゲート絶縁層として機能する絶縁層２２と、ゲート電極として機能する導電層２３と、ソース電極及びドレイン電極の他方として機能する導電層３２と、を有する。導電層３１、及び導電層３２は配線としても機能する。
絶縁層１１上に導電層３１が設けられ、導電層３１上に絶縁層４１が設けられる。絶縁層４１上には導電層３２が設けられる。絶縁層４１は導電層３１に達する開口２０ａを有する。半導体層２１は、絶縁層４１の開口２０ａの内壁（側面、側壁ともいう）に接して設けられ、導電層３１の上面、ならびに導電層３２の上面及び側面とそれぞれ接する。絶縁層２２は、絶縁層４５、導電層３２、及び半導体層２１を覆って設けられる。絶縁層２２の開口２０ａの内側に位置する部分は、半導体層２１の上面に沿って設けられる。
絶縁層２２上に、絶縁層４２が設けられる。絶縁層４２は、開口２０ａと重なり、且つ絶縁層２２に達する開口２０ｂを有する。導電層２３は、開口２０ａ及び開口２０ｂ内に埋め込まれるように、絶縁層２２の表面に接して設けられる。
絶縁層４２及び導電層２３は、それぞれ上面が平坦化され、上面の高さが概略一致している。絶縁層４２上には、配線として機能する導電層３３が設けられる。導電層３３は、導電層２３の上面に接して設けられる。導電層３３は、例えばゲート配線として機能する。
ここで、導電層３１は絶縁層４４に埋め込まれ、導電層３２は絶縁層４５に埋め込まれ、導電層３３は絶縁層４６に埋め込まれている。さらにこれらは、上面が平坦化されており、導電層と絶縁層の上面の高さが概略一致している。このような構成とすることで、段差の影響を無くすことができるため好ましい。絶縁層４４、絶縁層４５、及び絶縁層４６は層間絶縁層として機能する。例えば酸化シリコン、酸化窒化シリコンなどの低誘電率の無機絶縁材料を用いることが好ましい。
上記のような構成のトランジスタ１０は、ソース電極とドレイン電極とが、異なる高さに位置しているため、半導体を流れる電流は高さ方向に流れることとなる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様のトランジスタは、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、などとも呼ぶことができる。トランジスタ１０は、ソース電極、半導体、及びドレイン電極を、それぞれ重ねて設けることが可能となるため、半導体を平面上に配置した、いわゆるプレーナ型のトランジスタ（横型トランジスタ、ＬＦＥＴ（Ｌａｔｅｒａｌ ＦＥＴ）などとも呼ぶことができる）と比較して、大幅に占有面積を縮小することができる。
また、トランジスタ１０のチャネル長は、スペーサとして機能する絶縁層４１の厚さによって精密に制御することが可能となるため、プレーナ型のトランジスタと比較して、チャネル長のばらつきを極めて小さくできる。さらには、絶縁層４１を薄くすることで、極めてチャネル長の短いトランジスタも作製することができる。例えばチャネル長が５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下であって、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上のトランジスタを作製することができる。そのため、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、従来の量産用の露光装置であっても、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
半導体層２１には様々な半導体材料を用いることができるが、特に金属酸化物を含む酸化物半導体を用いることが好ましい。適切な条件で形成された酸化物半導体を用いることで、高いオン電流と極めて低いオフ電流を兼ね備えたトランジスタを低コストで実現することができる。以下では特に断りのない場合、半導体層２１に酸化物半導体を用いた場合の好適な構成例について説明する。
導電層３１及び導電層３２は、それぞれ上面に半導体層２１が接する構成となる。そのため半導体層２１に酸化物半導体を用いた場合、半導体層２１となる半導体膜の成膜工程またはその後にかかる熱の影響などにより導電層３１及び導電層３２の露出した表面近傍が酸化し、半導体層２１との間に絶縁性の酸化物膜が形成され、接触抵抗が増大してしまう恐れがある。そこで、導電層３１及び導電層３２の少なくとも最上部には導電性の酸化物を含む酸化物導電体を用いることが好ましい。これにより、導電層３１及び導電層３２の表面の酸化による接触抵抗の上昇を防止することができる。導電層３１及び導電層３２は、酸化物層、金属酸化物層、または酸化物導電体層などとも呼ぶことができる。
導電層３１は、ソース配線及びドレイン配線の一方として用いることができる。また導電層３２は、ソース配線及びドレイン配線の他方として用いることができる。このように、導電層３１及び導電層３２の一方または双方を配線として用いる場合、電気抵抗が低いことが好ましい。そのため、金属、合金、またはこれらの窒化物など、酸化物導電体と比較して導電性の高い材料を用いることが好ましい。特に、導電層３１及び導電層３２の一方または双方を当該導電性の高い材料の層を含む積層構造とし、少なくとも最上部には上述した酸化物導電体を用いることが好ましい。
ここで、トランジスタ１０は、ゲート配線として機能する導電層３３と、ソース配線またはドレイン配線として機能する導電層３２の交差部に設けられる。そのため、導電層３３と導電層３２の交差部において、これらが重畳する部分には寄生容量が生じることとなる。しかしながら、本発明の一態様では、導電層３３と導電層３２との間には絶縁層４２が設けられているため、絶縁層４２を設けない場合（例えば導電層３３と導電層３２とが絶縁層２２を介して重なる場合）と比較して、寄生容量が大幅に低減されている。
さらに、絶縁層４２の厚さを厚くすることにより、導電層３３と導電層３２との間の寄生容量を低減することができる。例えば、絶縁層４２は、絶縁層２２よりも厚くすることができる。また、絶縁層４２を、絶縁層４４、絶縁層４５、または絶縁層４６の少なくとも一つよりも厚くすることがより好ましい。絶縁層４２は厚いほど、導電層３３と導電層３２との寄生容量を減らすことができるため好ましいが、生産性を考慮した厚さとすればよい。例えば絶縁層４１の厚さの２倍以下、または３倍以下とすることができる。
図２Ｂ、図２Ｃには、図１Ａ、図１Ｂにおける絶縁層４１として、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃの積層膜を用いた場合を示している。また、図３Ａには、図２Ｂの拡大図を示している。
半導体層２１は、絶縁層４１ｂの開口２０ａ内の内壁と接して設けられる。絶縁層４１ｂには酸化物絶縁膜を用いることが好ましい。特に、加熱により酸素を放出する酸化物絶縁膜を用いることが好ましい。また、絶縁層４１ｂを酸素に対するバリア性を有する絶縁層４１ａ及び４１ｃで挟み込む構造とすることが好ましい。これにより、絶縁層４１ｂに含まれる酸素は、絶縁層４１ａ、絶縁層４１ｃ、及び半導体層２１に囲まれた領域に閉じ込めることが可能で、絶縁層４１ｂ中の酸素が工程中に脱離し、減少することを防ぐことができるため、より効率的に半導体層２１に酸素を供給することができる。
半導体層２１のうち、絶縁層４１ｂと接する部分は酸素欠損が低減された領域であり、ｉ型の領域と言える。一方、絶縁層４１ｂと接しない部分はキャリアを多く含むｎ型の領域とすることが好ましい。すなわち、半導体層２１の絶縁層４１ｂと接する部分をチャネル形成領域、それよりも外側の領域を低抵抗領域（ソース領域、またはドレイン領域ともいう）と呼ぶことができる。図３Ａでは、半導体層２１のチャネル形成領域２１ｉと、低抵抗領域２１ｎとに異なるハッチングパターンを付して示している。
このとき、トランジスタ１０のチャネル長Ｌは、図３Ａに示すように、半導体層２１の導電層３１と接する部分と導電層３２と接する部分とを最短距離でつなぐ経路上であって、絶縁層４１ｂと接する部分の長さということができる。絶縁層４１ｂの開口２０ａの側壁の角度（θ）が９０度のとき、チャネル長Ｌは絶縁層４１ｂの厚さと一致する。θを９０度よりも小さく（または大きく）することで、チャネル長Ｌを絶縁層４１ｂの厚さよりも大きくすることができる。
一方、トランジスタ１０のチャネル幅Ｗは、開口２０ａの形状に依存する。図３Ｂは、図３Ａ中の絶縁層４１ｂが設けられる高さに位置する切断線Ｃ１−Ｃ２で切断したときの切断面を、Ｚ方向から見た時の平面図である。ここでは、開口２０ａを円筒状の形状とした場合について示している。開口２０ａの輪郭が直径Ｒの円であるとき、チャネル幅Ｗは、開口２０ａの円周（すなわち、＝π×Ｒ）とみなすことができる。ここで、絶縁層４１ｂの開口２０ａの側壁の角度θが９０度からずれる場合には、高さに応じて開口２０ａの円周が異なる。その場合には、開口２０ａの径が最も小さい高さの円周をチャネル幅Ｗとみなしてもよいし、開口２０ａの上端の高さにおける円周をチャネル幅Ｗとみなしてもよい。
半導体層２１及び絶縁層２２は、絶縁層４１ｂの開口２０ａの内壁に沿って形成されるため、成膜方法によっては、この部分の厚さが薄くなる場合がある。例えばスパッタリング法、またはプラズマＣＶＤ法などの成膜方法では、基板面に対して平行な面に成膜される膜と比較して、基板面に対して傾斜している面又は垂直な面に成膜される膜が薄くなる傾向がある。一方、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法または熱ＣＶＤ法などの成膜方法では、被形成面の角度に寄らず厚さの均一な膜を成膜することができる。例えば、絶縁層４１ｂの開口２０ａの側壁の角度θが７５度以上、８０度以上、または８５度以上の場合には、ＡＬＤ法を用いて半導体層２１及び絶縁層２２を形成することが好ましい。
絶縁層４２に設けられる開口２０ｂの径は、絶縁層４１ｂに設けられる開口２０ａと同じ、またはこれよりも大きい方が好ましい。開口２０ｂを開口２０ａよりも大きくすることで、開口２０ｂを形成する際の位置ずれなどにより開口２０ａと開口２０ｂが重ならず、開口２０ａが塞がってしまうことを防ぐことができる。
ここで、絶縁層４２の厚さは、チャネル長Ｌ以上としてもよい。例えば、絶縁層４２の厚さを、絶縁層４１ｂの厚さ以上とすることにより、より効果的に寄生容量を低減することができる。
［構成要素について］
〈基板〉
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などを用いることもできる。さらには、絶縁体基板に導電層または半導体層が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
〈基板〉
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などを用いることもできる。さらには、絶縁体基板に導電層または半導体層が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
〈半導体層〉
半導体層２１は、金属酸化物（酸化物半導体）を有することが好ましい。
半導体層２１は、金属酸化物（酸化物半導体）を有することが好ましい。
半導体層２１に用いることができる金属酸化物として、例えば、Ｉｎ酸化物、Ｇａ酸化物、及びＺｎ酸化物が挙げられる。金属酸化物は、少なくともＩｎまたはＺｎを含むことが好ましい。また、金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがＩｎよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、特に、Ａｌ、Ｇａ、Ｙ、及びＳｎから選ばれた一種または複数種であることが好ましく、Ｇａがより好ましい。なお、Ｉｎと、Ｍと、Ｚｎと、を有する金属酸化物を、以降ではＩｎ−Ｍ−Ｚｎ酸化物と呼ぶ場合がある。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、またはこれらの近傍の組成等が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の組成等が挙げられる。金属酸化物中のＭの原子数比を大きくすることで、酸素欠損の生成を抑制することができる。
半導体層２１は、例えば、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｇａ−Ａｌ酸化物、Ｉｎ−Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物などを用いることができる。また、Ｇａ−Ｚｎ酸化物を用いてもよい。
なお、金属酸化物は、Ｉｎに代えて、又は、Ｉｎに加えて、周期の数が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期の数が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期の数が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、Ｙ、Ｚｒ、Ａｇ、Ｃｄ、Ｓｎ、Ｓｂ、Ｂａ、Ｐｂ、Ｂｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕなどが挙げられる。なお、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
金属酸化物の形成は、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。
本明細書等において、金属酸化物のある金属元素の含有率とは、金属酸化物に含まれる金属元素の原子数の総数に対する、その元素の原子数の割合をいう。例えば金属酸化物が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該金属酸化物に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、金属酸化物中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。
例えば、Ｉｎを含む金属酸化物の場合、Ｉｎの含有率を高くすることにより、オン電流の大きいトランジスタを実現することができる。
半導体層２１にＧａを含まない、またはＧａの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、Ｇａを含む金属酸化物を用いる場合は、Ｉｎの含有率よりも、Ｇａの含有率を低くすることが好ましい。これにより、高移動度で且つ信頼性の高いトランジスタを実現することができる。
一方、Ｇａの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、Ｇａの原子数比がＩｎの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。
また、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
半導体層２１は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層２１が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。なお、異なる組成の酸化物半導体層を２以上積層した積層構造としてもよい。また、ＡＬＤ法を用いることで、組成が厚さ方向に連続的に異なる金属酸化物層を形成することもできる。これにより、決まった組成の膜を用いる場合と比較して設計の選択の幅が広がるだけでなく、組成の異なる２層の間に生じる界面準位などの生成を防ぐことができるため、電気特性及び信頼性を高めることができる。
半導体層２１を２層構造とする場合、二層目、すなわちゲート電極に近い側に一層目よりも高移動度の材料（導電性の高い材料）を用いることが好ましい。これによりノーマリオフであり、且つオン電流の大きいトランジスタとすることができる。そのため低い消費電力と高い性能を両立することができる。または、一層目、すなわちソース電極及びドレイン電極と接する側に、二層目よりも高移動度の材料を用いてもよい。これにより半導体層２１とソース電極またはドレイン電極との接触抵抗を小さくできるため、寄生抵抗が低減され、オン電流の大きいトランジスタとすることができる。
また、半導体層２１を３層構造とする場合、二層目に一、三層目よりも高移動度の材料を用いることが好ましい。これにより、オン電流が高く、且つ信頼性の高いトランジスタを実現できる。
上述した移動度の高さ、導電性の高さの違いは、例えばインジウムの含有率の高さに置き換えることができる。そのほか、インジウムの他に導電性の向上に寄与する元素を含むか否か、またはその含有量なども移動度および導電性に影響する。高移動度の材料の一例としては、例えばＩｎ：Ｇａ：Ｚｎ＝４：３：２［原子数比］及びその近傍の材料、Ｉｎ：Ｚｎ＝１：１［原子数比］及びその近傍の材料、Ｉｎ：Ｚｎ＝４：１［原子数比］及びその近傍の材料、Ｉｎ：Ｓｎ：Ｚｎ＝４０：Ｘ：１０［原子数比］（Ｘは０．１以上５以下、代表的にはＸ＝１）及びその近傍の材料などが挙げられる。一方、上述した材料と比較して移動度または導電性の低い材料としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］及びその近傍の材料、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］及びその近傍の材料などが挙げられる。
半導体層２１は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層２１に用いることにより、半導体層２１中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
半導体層２１に用いる金属酸化物層の結晶性が高いほど、半導体層２１中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
本発明の一態様である半導体装置は、例えば、表示装置に適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタと記す）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。
トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタにＯＳトランジスタを適用することで、発光デバイスに流れる電流量を細かく制御することができる。このため、画素回路における階調を大きくすることができる。また、発光デバイスの電気特性（例えば抵抗）の変動、または電気特性のばらつきが生じたとしても、安定した電流を流すことができる。
上記のとおり、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光デバイスの製造ばらつきの影響の抑制」などを図ることができる。
ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
なお、半導体層２１に用いることができる半導体材料は、酸化物半導体に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体としては、シリコン（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンを含む）またはゲルマニウムなどが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、有機半導体、窒化物半導体、または酸化物半導体等が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
または、半導体層２１は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
半導体層２１に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶性半導体、または単結晶以外の結晶性を有する半導体（多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
〈ゲート絶縁層〉
絶縁層２２はトランジスタのゲート絶縁層として機能し、容量素子の誘電層としても機能する。半導体層２１に酸化物半導体を用いた場合、絶縁層２２の少なくとも半導体層２１と接する膜には、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。このほか、絶縁層２２として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜を用いることもできる。また、絶縁層２２は積層構造を有していてもよく、例えば酸化物絶縁膜と窒化物絶縁膜とをそれぞれ１以上有する積層構造としてもよい。
絶縁層２２はトランジスタのゲート絶縁層として機能し、容量素子の誘電層としても機能する。半導体層２１に酸化物半導体を用いた場合、絶縁層２２の少なくとも半導体層２１と接する膜には、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。このほか、絶縁層２２として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜を用いることもできる。また、絶縁層２２は積層構造を有していてもよく、例えば酸化物絶縁膜と窒化物絶縁膜とをそれぞれ１以上有する積層構造としてもよい。
なお、本明細書等において、酸化窒化物は窒素よりも酸素の含有量が多い材料を指す。窒化酸化物は酸素よりも窒素の含有量が多い材料を指す。
また、絶縁層２２は、ｈｉｇｈ−ｋ材料からなる絶縁材料を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層２２として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜（ＺＡＺともいう）を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜（ＺＡＺＡともいう）を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子の静電破壊を抑制できる。
また、絶縁層２２として、強誘電性を示す材料を用いてもよい。強誘電性を示す材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。
〈導電層〉
導電層３１及び導電層３２は、それぞれ上面が半導体層２１と接する。ここで、半導体層２１として酸化物半導体を用いた場合、導電層３１または導電層３２の上部に例えばアルミニウムなどの酸化しやすい金属を用いると、導電層３１または導電層３２と半導体層２１との間に絶縁性の酸化物（例えば酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層３１及び導電層３２の少なくとも最上部には、酸化しにくい導電材料、酸化しても電気抵抗が低く保たれる導電材料、または酸化物導電性材料を用いることが好ましい。
導電層３１及び導電層３２は、それぞれ上面が半導体層２１と接する。ここで、半導体層２１として酸化物半導体を用いた場合、導電層３１または導電層３２の上部に例えばアルミニウムなどの酸化しやすい金属を用いると、導電層３１または導電層３２と半導体層２１との間に絶縁性の酸化物（例えば酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層３１及び導電層３２の少なくとも最上部には、酸化しにくい導電材料、酸化しても電気抵抗が低く保たれる導電材料、または酸化物導電性材料を用いることが好ましい。
導電層３１及び導電層３２としては、例えばチタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。これらは、酸化されにくい導電性材料、または、酸化しても導電性を維持する材料であるため、好ましい。
または、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｇａ−Ｚｎ酸化物などの導電性酸化物を用いることができる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。または、上記半導体層２１に適用できるＩｎ−Ｇａ−Ｚｎ酸化物などの酸化物材料も、キャリア濃度を高めることで導電層として用いることができる。
導電層２３はゲート電極として機能し、様々な導電性材料を用いることができる。導電層２３としては、例えばアルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、当該金属元素を成分とする合金を用いることが好ましい。また、上記金属または合金の窒化物、もしくは上記金属または合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また導電層２３には、上記導電層３１及び導電層３２に用いることができる、窒化物、及び酸化物を適用してもよい。
導電層３１及び導電層３２は、配線としても機能するため、低抵抗な導電性材料を積層して用いることもできる。また導電層３３は低抵抗であるほど好ましい。導電層３１、導電層３２、及び導電層３３としては、上記導電層２３と同様の導電性材料を用いることができる。
〈絶縁層〉
絶縁層４１（又は絶縁層４１ｂ）は、半導体層２１と接する部分を有する。半導体層２１に酸化物半導体を用いた場合、半導体層２１と絶縁層４１との界面特性を向上させるため、絶縁層４１の少なくとも半導体層２１と接する部分には酸化物を用いることが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
絶縁層４１（又は絶縁層４１ｂ）は、半導体層２１と接する部分を有する。半導体層２１に酸化物半導体を用いた場合、半導体層２１と絶縁層４１との界面特性を向上させるため、絶縁層４１の少なくとも半導体層２１と接する部分には酸化物を用いることが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
また、絶縁層４１には、加熱により酸素を放出する膜を用いるとより好ましい。これにより、トランジスタ１０の作製工程中にかかる熱により半導体層２１に酸素が供給され、半導体層２１中の酸素欠損の低減を図ることができ、信頼性を高めることができる。絶縁層４１に酸素を供給する方法としては、酸素雰囲気下における加熱処理、酸素雰囲気下におけるプラズマ処理などが挙げられる。また、絶縁層４１の上面に対してスパッタリング法により、酸素雰囲気下で酸化物膜を成膜することで酸素を供給してもよい。その後、当該酸化物膜を除去してもよい。
絶縁層４１は、スパッタリング法、またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用い、成膜ガスに水素ガスを用いない成膜方法で成膜することで、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層２１に水素が供給されることを抑制し、トランジスタ１０の電気特性の安定化を図ることができる。
絶縁層４１ａ及び絶縁層４１ｃは、酸素が拡散しにくい膜を用いることが好ましい。これにより、絶縁層４１ｂに含まれる酸素が、加熱により絶縁層４１ａを介して絶縁層１１側に透過すること、及び、絶縁層４１ｃを介して絶縁層２２側に透過することを防ぐことができる。言い換えると、酸素が拡散しにくい絶縁層４１ａ及び絶縁層４１ｃで絶縁層４１ｂの上下を挟むことで、絶縁層４１ｂに含まれる酸素を閉じ込めることができる。これにより、半導体層２１に効果的に酸素を供給することができる。
絶縁層４１ａ及び絶縁層４１ｃとしては、例えば窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。特に窒化シリコン及び、窒化酸化シリコンは自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層４１ａ及び絶縁層４１ｃとして好適に用いることができる。
［変形例］
以下では、上記構成例とは一部の構成が異なる例について説明する。なお、上記と重複する部分については説明を省略する場合がある。
以下では、上記構成例とは一部の構成が異なる例について説明する。なお、上記と重複する部分については説明を省略する場合がある。
〈変形例１〉
図４Ａ、図４Ｂに、トランジスタ１０ａの断面概略図を示す。図４Ａは図２Ｂと同様に、導電層３２の延伸方向に平行な切断面における断面図であり、図４Ｂは図２Ｃと同様に、導電層３３の延伸方向に平行な切断面における断面図である。トランジスタ１０ａは、上記トランジスタ１０と比較して開口２０ｂの形状が主に異なる。
図４Ａ、図４Ｂに、トランジスタ１０ａの断面概略図を示す。図４Ａは図２Ｂと同様に、導電層３２の延伸方向に平行な切断面における断面図であり、図４Ｂは図２Ｃと同様に、導電層３３の延伸方向に平行な切断面における断面図である。トランジスタ１０ａは、上記トランジスタ１０と比較して開口２０ｂの形状が主に異なる。
トランジスタ１０ａでは、半導体層２１の端部が開口２０ｂの内側に位置している。また図４Ａに示すように、開口２０ｂの径は導電層３３の幅よりも大きい。
このように、開口２０ｂの径を大きくすることで、導電層２３と導電層３３との接触面積を大きくできるため、これらの接触抵抗を低減することができる。
〈変形例２〉
図４Ｃ、図４Ｄに示すトランジスタ１０ｂは、開口２０ａの側壁がテーパ形状である場合の例である。トランジスタ１０ｂでは、開口２０ａの下端の径（開口径）よりも、上端の径（開口径）の方が大きい。
図４Ｃ、図４Ｄに示すトランジスタ１０ｂは、開口２０ａの側壁がテーパ形状である場合の例である。トランジスタ１０ｂでは、開口２０ａの下端の径（開口径）よりも、上端の径（開口径）の方が大きい。
開口２０ａの側壁をテーパ形状とすることで、半導体層２１、絶縁層２２などの被覆性が向上し、スパッタリング法などの成膜方法を用いても、膜中の低密度な領域などの欠陥の生成を抑制できる。例えば角度θは、４５度以上９０度以下、または６０度以上９０度未満、または７０度以上９０度未満とすることができる。なお、ＡＬＤ法などの被覆性が極めて高い成膜方法を用いる場合には、角度θが９０度よりも大きくてもよい。
開口２０ａの側壁がテーパ形状である場合、トランジスタ１０ｃのチャネル幅に対応する開口２０ａの径は導電層３１側から導電層３２側に向かって大きくなる。このとき、トランジスタ１０ｃに流れる電流の大きさは最も小さい径である部分に制限される。したがって、トランジスタ１０ｃのチャネル幅は、最も小さい径の部分の周長とみなすことができる。したがって、開口２０ａの側壁をテーパ形状とすることで、開口２０ａの上端の径よりも小さいチャネル幅のトランジスタを作製することができる。
また、図５Ａ、図５Ｂに示すトランジスタ１０ｃと、図５Ｃ、図５Ｄに示すトランジスタ１０ｄは、開口２０ａだけでなく開口２０ｂも、側壁の角度が９０度からずれている場合の例である。特に図５Ｃ、図５Ｄに示すように、開口２０ｂの上端の径が下端の径よりも大きいことで、導電層２３と導電層３３との接触面積を大きくできるため好ましい。
〈変形例３〉
図６Ａ、図６Ｂに示すトランジスタ１０ｅは、主に導電層２６及び絶縁層２７を有する点で上記トランジスタ１０と相違している。
図６Ａ、図６Ｂに示すトランジスタ１０ｅは、主に導電層２６及び絶縁層２７を有する点で上記トランジスタ１０と相違している。
導電層２６は第２のゲート電極（またはバックゲート電極）として機能する。また絶縁層２７は導電層２６と半導体層２１との間に位置し、第２のゲート絶縁層（またはバックゲート絶縁層）として機能する。導電層２６には、固定電位、または任意の信号を与えることができる。導電層２６を設け、導電層２６に適当な電位を与えることにより、半導体層２１のバックチャネル側の電位を固定することができるため、電気特性のばらつきを減らすことができる。また、導電層２６は、導電層３１、導電層３２、または導電層２３のいずれか一つと電気的に接続され、同一の電位が与えられてもよい。
導電層２６は絶縁層４１ｂに埋め込まれている。そのため導電層２６は絶縁層４１ａと絶縁層４１ｃの間に設けられている。絶縁層２７は、導電層３２、絶縁層４１ｃ、導電層２６、及び絶縁層４１ａの側面に沿って設けられている。例えば絶縁層２７は、導電層３２、絶縁層４１ｃ、導電層２６、及び絶縁層４１ａに開口を形成し、被覆性の高い成膜方法により当該開口を覆う絶縁膜を成膜したのちに、異方性のエッチングを行うことで形成することができる。
〈変形例４〉
図６Ｃ、図６Ｄに示すトランジスタ１０ｆは、主に導電層３１の形状が異なる点で、トランジスタ１０、トランジスタ１０ａなどと相違している。
図６Ｃ、図６Ｄに示すトランジスタ１０ｆは、主に導電層３１の形状が異なる点で、トランジスタ１０、トランジスタ１０ａなどと相違している。
導電層３１には凹部が設けられ、当該凹部に沿って半導体層２１、絶縁層２２、及び導電層２３が設けられている。このとき、導電層２３の下端の高さが、導電層３１の上面の高さよりも低いことが好ましい。
トランジスタ１０ｆにおいて、半導体層２１の導電層３１と接する部分はチャネル形成領域よりも低抵抗な領域となる。したがって、導電層２３の下端の高さが導電層３１の上面よりも低く位置することで、半導体層２１のチャネル形成領域全体に均一にゲート電界を与えることができ、半導体層２１中にゲート電界が届きにくいために高抵抗な領域（オフセット領域）ができることを防ぐことができる。そのため、オン電流が高められたトランジスタを実現することができる。このような構成を実現するためには、例えば導電層３１の厚さを、少なくとも半導体層２１の厚さと絶縁層２２の厚さの総和よりも厚くすることが好ましい。
〈変形例５〉
上記では、導電層３３と導電層３２との寄生容量を低減可能な構成について説明したが、例えば高速動作が求められない回路など、配線容量に求められる要求が厳しくない場合には、導電層２３がゲート電極とゲート配線を兼ねる構成とし、導電層３３を設けない構成としてもよい。これにより、作製工程を大幅に削減することができる。
上記では、導電層３３と導電層３２との寄生容量を低減可能な構成について説明したが、例えば高速動作が求められない回路など、配線容量に求められる要求が厳しくない場合には、導電層２３がゲート電極とゲート配線を兼ねる構成とし、導電層３３を設けない構成としてもよい。これにより、作製工程を大幅に削減することができる。
図７Ａ、図７Ｂ、図７Ｃに示すトランジスタ１０ｇは、導電層３３を有さない点、及び導電層２３の形状が一部異なる点で、トランジスタ１０と主に相違している。
トランジスタ１０ｇでは、絶縁層４２に設けられる開口２０ｂの形状（すなわち導電層２３の形状）が、円筒形ではなく、一方向に延伸した形状となっている。トランジスタ１０ｇでは、開口２０ｂおよび導電層２３がＹ方向に延伸した形状である場合の例を示している。
このとき、開口２０ｂの延伸方向と直交する方向の径（図７Ｂにおける開口２０ｂの径）が小さいほど、すなわち、導電層２３の幅が細いほど、導電層２３と導電層３２とが交差する面積を縮小でき、これらの間の寄生容量を低減できるため好ましい。例えば、当該径を、半導体層２１の幅以下、もしくは、開口２０ａの径と同等またはそれ以下とすることが好ましい。
図８Ａ、図８Ｂに示すトランジスタ１０ｈでは、開口２０ｂの延伸方向と直交する方向の径が、半導体層２１の幅よりも大きい場合の例を示している。このように、導電層２３の幅を広げることで、導電層２３の配線抵抗を低減することができる。
図８Ｃ、図８Ｄに示すトランジスタ１０ｉは、上記トランジスタ１０ｂの変形例であり、導電層２３が配線を兼ねる構成である。また同様に、図９Ａ、図９Ｂに示すトランジスタ１０ｊは、上記トランジスタ１０ｅの変形例であり、図９Ｃ、図９Ｄに示すトランジスタ１０ｋは、上記トランジスタ１０ｆの変形例である。
以上が、変形例についての説明である。
［作製方法例］
続いて、本発明の一態様の半導体装置の作製方法について説明する。ここでは、上記トランジスタ１０の作製方法の一例について説明する。
続いて、本発明の一態様の半導体装置の作製方法について説明する。ここでは、上記トランジスタ１０の作製方法の一例について説明する。
図１０Ａ乃至図１３Ｂは、以下で例示する半導体装置の作製方法の各工程における断面概略図である。各図において、左側に図２Ｂに対応する断面を、右側に図２Ｃに対応する断面をそれぞれ並べて示している。
以下において、絶縁層を形成するための絶縁性材料、導電層を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能である。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
ＣＶＤ法およびＡＬＤ法はスパッタリング法とは異なり、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。またＣＶＤ法と同様に、組成が連続的に変化した膜を成膜することができる。
まず、基板（図示しない）を準備し、当該基板上に絶縁層１１を形成する。絶縁層１１としては、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。絶縁層１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層１１の被形成面が平坦でない場合には、絶縁層１１の成膜後に絶縁層１１の上面が平坦となるように平坦化処理を行うことが好ましい。
続いて、絶縁層１１上に導電層３１となる導電膜を形成する。続いて当該導電膜上にフォトリソグラフィ法等によりレジストマスクを形成し、導電膜の当該レジストマスクに覆われない部分をエッチングにより除去したのち、レジストマスクを除去する。これにより、導電層３１を形成することができる。続いて、絶縁層４４となる絶縁膜を成膜し、導電層３１と重なる部分を除去することで、絶縁層４４と、絶縁層４４に埋め込まれた導電層３１とを形成することができる（図１０Ａ）。絶縁層４４となる絶縁膜の加工は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いることが好ましく、例えば導電層３１の上面が露出するまで当該絶縁膜を加工することで、図１０Ａに示す絶縁層４４を形成することができる。
なお、絶縁層４４となる絶縁膜を先に形成したのち、当該絶縁膜に開口を形成し、当該開口を埋めるように導電膜を形成し、絶縁膜の上面が露出するまでＣＭＰ法を用いた研磨処理（平坦化処理）を行うことで、絶縁層４４と導電層３１とを形成してもよい。
絶縁層４４と導電層３１の上面の高さが一致するように平坦化処理を行うことで、続いて形成する絶縁層４１の上面を平坦にすることができる。なお、絶縁層４４を設けず、導電層３１を覆って絶縁層４１を設けてもよく、その場合には絶縁層４１の上面に対してＣＭＰ法による平坦化処理を行なって上面を平坦化させることが好ましい。
続いて、導電層３１及び絶縁層４４上に、絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃ（以下、これらをまとめて絶縁層４１と呼ぶ場合がある）を形成する（図１０Ｂ）。絶縁層４１ａ、絶縁層４１ｂ、及び絶縁層４１ｃはそれぞれスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。
ここで、絶縁層４１の厚さがトランジスタのチャネル長に影響するため、絶縁層４１の厚さにばらつきが生じないようにすることが重要である。
また、絶縁層４１ｂを、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、膜中の多くの酸素を含む絶縁層４１ｂを形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層４１ｂ中の水素濃度を低減できる。このように、絶縁層４１ｂを成膜することで、絶縁層４１ｂから半導体層２１のチャネル形成領域に酸素を供給し、酸素欠損の低減を図ることができる。
続いて絶縁層４１上に、導電層３２及び絶縁層４５を形成する（図１０Ｃ）。導電層３２と絶縁層４５とは、導電層３１及び絶縁層４４と同様の方法で形成することができる。
続いて、導電層３２及び絶縁層４１に、導電層３１に達する開口２０ａを形成する（図１０Ｄ）。
開口２０ａの側壁は、導電層３１の上面に対して垂直であることが好ましい。このような構成とすることで、占有面積の小さなトランジスタを作製することができる。または、開口２０ａの側壁はテーパ形状としてもよい。テーパ形状とすることで、開口２０ａの内部に形成する膜の被覆性を高めることができる。
開口２０ａの最大幅（平面視において開口２０ａが円形である場合は最大径）は、できるだけ微細であることが好ましい。例えば、開口２０ａの最大幅は、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、１５０ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、又は２０ｎｍ以下であって、５ｎｍ以上であることが好ましい。特に、開口２０ａを微細に加工するには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィー法を用いることが好ましい。
開口２０ａはアスペクト比が大きいため、異方性エッチングを用いて形成することが好ましい。特に、ドライエッチング法による加工は微細加工に適しているため好ましい。また、当該加工におけるエッチングの条件は、導電層３２、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａのそれぞれで異なってもよい。なお、導電層３２、絶縁層４１ｃ、絶縁層４１ｂ、及び絶縁層４１ａのそれぞれで開口２０ａの側壁の角度が異なっていてもよい。
また、絶縁層４１のエッチング時に、導電層３１の上部の一部がエッチングされ、開口２０ａの底部における導電層３１が薄くなる場合がある。または、開口２０ａの形成後に続けて導電層３１の上部の一部をエッチングし、導電層３１を薄くしてもよい。
続いて、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行なってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。以上のような加熱処理を行うことで、半導体層となる酸化物半導体膜の成膜前に、絶縁層４１などに含まれる、水、水素などの不純物を低減できる。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層４１などに水分等が取り込まれることを可能な限り防ぐことができる。
続いて、絶縁層４１、導電層３１、導電層３２、開口２０ａ、絶縁層４５などを覆って半導体層２１となる半導体膜を成膜し、不要な部分をエッチングにより除去することで半導体層２１を形成する（図１１Ａ）。
当該半導体膜としては、酸化物半導体膜を用いることができる。当該酸化物半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて行えばよい。ここで、当該酸化物半導体膜は、アスペクト比の大きい開口２０ａの底部及び側壁に接して形成されることが好ましい。よって、当該酸化物半導体膜の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、当該酸化物半導体膜として、ＡＬＤ法を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜すればよい。なお、開口２０ａがテーパ形状である場合には、酸化物半導体膜を、スパッタリング法を用いて成膜することができる。
また、酸化物半導体膜の成膜中、または成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことで、当該酸化物半導体膜中の不純物濃度を低減させる処理を行うと好ましい。なお、不純物としては、特に、水素、及び炭素が挙げられる。また、マイクロ波処理を行うことで、酸化物半導体膜の結晶性を高めることができる場合がある。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。また、酸化物半導体に作用する酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。なお、酸化物半導体に作用する酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。
また、上述の酸素を含む雰囲気でマイクロ波処理を行う際に、基板を加熱することで、酸化物半導体膜中の不純物濃度を、さらに低減させることができるため好適である。上述の基板を加熱する温度としては、１００℃以上６５０℃以下、好ましくは２００℃以上６００℃以下、さらに好ましくは３００℃以上４５０℃以下で行えばよい。
上述の酸素を含む雰囲気でマイクロ波処理を行う際に基板を加熱することで、ＳＩＭＳにより得られる酸化物半導体膜中の炭素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。
なお、上記においては、酸化物半導体膜に対して、酸素を含む雰囲気でマイクロ波処理を行う構成について例示したが、これに限定されない。例えば、酸化物半導体膜近傍に位置する、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波処理を行なってもよい。これにより、当該酸化シリコン膜中に含まれる水素をＨ２Ｏとして、外部に放出させることができる。酸化物半導体膜近傍に位置する、酸化シリコン膜から水素を放出させることで、信頼性の高い半導体装置を提供することができる。
また、半導体層２１を積層構造とする場合、各層の成膜方法は同じであってもよいし、異なってもよい。例えば、半導体層２１を２層の積層構造とする場合、酸化物半導体膜の下層をスパッタリング法で成膜し、酸化物半導体膜の上層をＡＬＤ法で成膜してもよい。スパッタリング法を用いて成膜された酸化物半導体膜は結晶性を有しやすい。そこで、結晶性を有する酸化物半導体膜を酸化物半導体膜の下層として設けることで、酸化物半導体膜の上層の結晶性を高めることができる。また、スパッタリング法で成膜した酸化物半導体膜の下層にピンホールまたは段切れなどが形成されたとしても、それらと重畳する部分を、被覆性の良好なＡＬＤ法で成膜した酸化物半導体膜の上層で塞ぐことができる。
ここで、酸化物半導体膜は、開口２０ａにおける導電層３１上面、開口２０ａにおける絶縁層４１の側面、及び絶縁層４１上の導電層３２の側面及び上面に接して形成されることが好ましい。
酸化物半導体膜の成膜後、加熱処理を行うことが好ましい。加熱処理は、上記酸化物半導体膜が多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行なってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、上記酸化物半導体膜などに水分等が取り込まれることを可能な限り防ぐことができる。
ここで、半導体膜が、多くの酸素を含む絶縁層４１ｂと接した状態で、上記加熱処理を行うことが好ましい。これにより絶縁層４１ｂから半導体膜のチャネル形成領域となる部分に酸素を供給し、酸素欠損の低減を図ることができる。
なお、上記においては、上記酸化物半導体膜の成膜後に加熱処理を行ったが、本発明はこれに限られるものではない。さらに後の工程で加熱処理を行ってもよい。
続いて、絶縁層４５、導電層３２、及び半導体層２１を覆って、絶縁層２２を形成する（図１１Ｂ）。絶縁層２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いることができる。
絶縁層２２は、開口２０ａ内における半導体層２１の側面に、出来るだけ均一な厚さで設けることが好ましい。そのため被覆性に極めて優れた成膜方法であるＡＬＤ法により、絶縁層２２を形成することが特に好ましい。なお、開口２０ａの側壁がテーパ形状である場合には、絶縁層２２を、スパッタリング法などの成膜方法を用いて成膜することができる。
続いて、絶縁層２２上であって、開口２０ａと重なる位置に、ダミー層３５を形成する（図１１Ｃ）。
ダミー層３５は、後に導電層２３が設けられる位置に形成する。そのため、ダミー層３５の一部は、開口２０ａに埋め込まれるように設ける。またダミー層３５は、その上部が、絶縁層２２の導電層３２及び半導体層２１と重なる部分の上面よりも上側に突出するように形成する。当該突出部の高さが高いほど、後に形成する絶縁層４２の厚さを厚くできるため好ましい。
ダミー層３５は、後の工程で除去する層であるため、ダミー層３５が接する膜（絶縁層２２、絶縁層４２など）とエッチングの選択比を大きくとれる材料を用いることが好ましい。例えば、ダミー層３５は、絶縁層２２及び絶縁層４２と組成の異なる膜を用いることができる。より具体的には、ダミー層３５は、絶縁層２２及び絶縁層４２とは異なる構成元素を含む膜、絶縁層２２及び絶縁層４２と同じ構成元素を含むが組成が異なる膜、絶縁層２２及び絶縁層４２とは密度の異なる膜などを用いることができる。また、絶縁層２２及び絶縁層４２のいずれか一方または双方に、ダミー層３５とは異なる構成元素を含む膜を用いてもよい。
特に、ダミー層３５は、絶縁層２２への成膜ダメージができるだけ小さい成膜方法、または条件で成膜することが好ましい。スパッタリング法、ＣＶＤ法で成膜する場合には、電源電圧を下げるなど、できるだけ被形成面に対してダメージの小さな条件で成膜することが好ましい。また、真空蒸着法、ＡＬＤ法、または湿式法などの成膜方法は、被形成面へのダメージが非常に小さいため、ダミー層３５の形成に適している。ダミー層３５の形成に用いることのできる湿式法としては、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等が挙げられる。
また、ダミー層３５は、ウェットエッチング法により除去可能な材料を用いることが好ましい。これにより、ダミー層３５のエッチング時の絶縁層２２へのダメージを、ドライエッチング法を用いた場合と比較して、著しく軽減することができる。
ダミー層３５としては、絶縁層２２及び絶縁層４７と組成の異なる膜であれば、様々な材料を用いることができる。例えば、シリコン、ゲルマニウムなどの半導体膜、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウムなどの無機絶縁膜、アルミニウム、銅、モリブデン、タングステンなどの金属膜、酸化インジウム、酸化亜鉛などの酸化物導電体膜などが挙げられる。
また、ダミー層３５として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体などの、有機膜を用いることもできる。このような有機絶縁膜は、被形成面に対する成膜ダメージの小さな成膜方法（例えば湿式法、または真空蒸着法）で形成可能で、且つ、ウェットエッチング可能な薬液（エッチャント）の選択の自由度が高いため、好ましい。
ダミー層３５の形成後、等方性のエッチングを行うことで、ダミー層３５を縮小（シュリンクともいう）させてもよい。これにより、フォトリソグラフィ法で微細なパターンの形成が困難な材料を用いた場合であっても、ダミー層３５の微細化が可能となる。
続いて、絶縁層２２及びダミー層３５を覆って絶縁層４２を形成する（図１２Ａ）。絶縁層４２は絶縁層４１ｂなどと同様の方法で形成することができる。このとき、絶縁層４２の上面には、ダミー層３５の形状を反映した凹凸が形成される。
続いて、絶縁層４２に対しＣＭＰ法を用いた研磨処理（平坦化処理）を行い、ダミー層３５の上面を露出させる（図１２Ｂ）。このとき同時に、絶縁層４２の上面を平坦化することができる。
続いて、ダミー層３５をエッチングにより除去する（図１３Ａ）。上述のように、ダミー層３５は、絶縁層２２及び絶縁層４２とエッチングの選択比の高い方法によりエッチングすることが好ましい。特に、ダミー層３５はウェットエッチング法により除去することが好ましい。このとき、絶縁層２２及び絶縁層４２に対してエッチングの選択比の高いエッチャント及びエッチング条件を用いてエッチングすることが重要である。
例えば、ダミー層３５に有機膜を用いた場合では、エッチャントに有機溶剤を用いたウェットエッチング法を用いることにより、絶縁層２２へのエッチングダメージを限りなく小さくすることができる。
または、ダミー層３５に有機物を用いた場合では、酸素を含む雰囲気下でのプラズマ処理（アッシングともいう）により、ダミー層３５をエッチングしてもよい。
ダミー層３５を除去することにより、絶縁層４２に開口２０ｂを形成することができる。
ダミー層３５の除去後、加熱処理を行ってもよい。特にダミー層３５のエッチングにウェットエッチングを用いた場合には、加熱処理により絶縁層４２及び絶縁層２２の表面に吸着した水を除去することができるため好ましい。加熱処理の方法については上記の記載を参照できる。
続いて、絶縁層４２上に後に導電層２３となる導電膜を形成する。導電膜は、その一部が開口２０ａ及び開口２０ｂに埋め込まれるように設ける。当該導電膜は、被覆性または埋め込み性の高い成膜方法で成膜されることが好ましく、例えばＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。なお、開口２０ａ及び開口２０ｂの側壁がテーパ形状である場合には、当該導電膜を、スパッタリング法を用いて成膜することができる。
続いて、ＣＭＰ法、ドライエッチング法などにより、絶縁層４２の上面が露出するまで導電膜の上部をエッチングすることで、開口２０ａ及び開口２０ｂに埋め込まれた導電層２３を形成する（図１３Ｂ）。
最後に、絶縁層４２及び導電層２３上に導電層３３及び絶縁層４６を形成する。導電層３３及び絶縁層４６は、導電層３１及び絶縁層４４と同様の方法で形成することができる。
以上の工程により、トランジスタ１０を作製することができる。
本発明の一態様の作製方法により、ゲート絶縁層が受けるダメージを軽減することができるため、信頼性の高い半導体装置を実現することができる。また、ゲート配線と、ソース配線及びドレイン配線の一方との間に、厚い層間絶縁層を形成することが可能なため、寄生容量が低減され、高速動作が求められる回路に適用可能なトランジスタを実現できる。
以上が作製方法例についての説明である。
［応用例］
以下では、トランジスタと容量素子を用いた記憶装置の構成について説明する。
以下では、トランジスタと容量素子を用いた記憶装置の構成について説明する。
図１４Ａには、メモリセル３０の回路図を示している。メモリセル３０は、一つのトランジスタＴｒ１と、一つの容量素子Ｃにより構成され、１Ｔｒ１Ｃとも表記することができる。トランジスタＴｒ１は、ゲートが配線ＷＬに、ソース及びドレインの一方が配線ＢＬに、他方が容量素子Ｃの一方の電極に、それぞれ接続されている。容量素子Ｃは、他方の電極が配線ＰＬに接続されている。
メモリセル３０は、トランジスタＴｒ１を介して配線ＢＬから入力されるデータ電位を容量Ｃに保持することで、データを格納することができる。またトランジスタＴｒ１を非導通状態とすることで、データを保持することができる。またトランジスタＴｒ１を導通状態とすることで、保持されたデータに対応した電位が配線ＢＬに出力され、データを読み出すことができる。配線ＷＬには、トランジスタＴｒ１の導通、非導通を制御する信号が与えられる。また配線ＰＬには、所定の電位（例えば固定電位）が与えられる。
図１４Ｂ、図１４Ｃには、メモリセル３０の断面図を示す。図１４Ｂは導電層３２の延伸方向に沿った断面図であり、図１４Ｃは導電層３１及び導電層３３の延伸方向に沿った断面図である。メモリセル３０は、容量素子５０上にトランジスタ１０が積層された構成を有する。トランジスタ１０が上記トランジスタＴｒ１に、容量素子５０が上記容量素子Ｃに、それぞれ対応する。
トランジスタ１０の構成は、上記記載を参照できるため、説明を省略する。なお、ここではトランジスタ１０を用いた場合の例を示すが、トランジスタ１０に限られず、上記で説明した各種トランジスタに置き換えることができる。
容量素子５０は、導電層５１と、導電層５２、と、これらの間に挟持された絶縁層５３と、を有する。容量素子５０は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
容量素子５０は絶縁層１１上に設けられる。絶縁層１１上には、導電層３４と、導電層３４上に絶縁層４７が設けられている。絶縁層４７には導電層３４に達する開口２０ｃが設けられる。開口２０ｃの内部において、絶縁層４７の側面及び導電層３４の上面に接して導電層５１が設けられる。また絶縁層４７及び導電層５１を覆って、絶縁層５３が設けられる。絶縁層５３上には絶縁層４８が設けられ、絶縁層４８には開口２０ｃと重なる開口２０ｄが設けられる。導電層５２は、開口２０ｄ及び開口２０ｃに埋め込まれるように設けられる。
導電層５２と絶縁層４８は、上面が平坦化され、上面の高さが概略一致する。導電層５２及び絶縁層４８上には絶縁層４４と導電層３１が設けられる。導電層３１は、導電層５２の上面に接して設けられる。
図１４Ｂ、図１４Ｃにおいて、導電層３２は配線ＢＬに対応し、導電層３３は配線ＷＬに対応し、導電層３４は上記配線ＰＬに対応する。
導電層３４、導電層５１、及び導電層５２には、低抵抗な導電性材料を用いることができる。例えば、上記導電層２３に用いることのできる材料を適用できる。
絶縁層５３は、容量素子５０の誘電体層として機能する。絶縁層５３は厚さが薄く、比誘電率が高いほど、容量素子５０の容量を大きくできる。例えば、上記絶縁層２２に用いることのできるｈｉｇｈ−ｋ材料を用いることが好ましい。
図１５Ａ、図１５Ｂには、２個のメモリセル３０を共通の配線に接続する記憶装置の例を示している。図１５Ａは記憶装置の上面概略図であり、図１５Ｂは、図１５Ａ中の切断線Ａ３−Ａ４における断面概略図である。
配線ＷＬとして機能する導電層３３は、２つのメモリセル３０に個別に設けられる。配線ＢＬとして機能する導電層３２は、２つのメモリセル３０に共通して設けられる。
また、配線ＢＬとして機能する導電層３２は、各層間絶縁層に埋め込まれ、プラグ（接続電極ともいう）として機能する導電層６１、及び導電層６２と電気的に接続されている。導電層６１は、絶縁層１１の下方に設けられたセンスアンプ（図示しない）に電気的に接続される構成としてもよい。また導電層６１は、絶縁層６５よりも上に積層されたメモリセルの導電層３２と電気的に接続される構成としてもよい。
絶縁層６５は、バリア層として機能し、外部から水、水素などの不純物が記憶装置に拡散することを防ぐ機能を有する。
また、メモリセル３０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図１６Ａ及び図１６Ｂに、Ｘ方向、Ｙ方向、及びＺ方向に、４個×２個×４個のメモリセル３０を配置した記憶装置の例を示す。図１６Ａは記憶装置の平面図であり、図１６Ｂは図１６Ａ中の切断線Ａ３−Ａ４で切断した断面図である。
４つのメモリセル３０からなる群をメモリユニット６０と呼ぶことができる。図１６Ａ、図１６Ｂでは、８つのメモリユニット（メモリユニット６０［１，１］乃至メモリユニット６０［２，４］）を示している。メモリユニット６０［ａ，ｂ］（ａ、ｂはそれぞれ正の整数）において、ａはＹ方向のアドレスを、ｂはＺ方向のアドレスをそれぞれ示している。
メモリユニット６０は、導電層６１または導電層６２を中心にして、２つずつメモリセル３０が対称に配置されている。導電層６２により、Ｚ方向に積層される各メモリユニット６０の導電層３２同士が電気的に接続されている。このように、複数のメモリユニット６０を積層することで、単位面積当たりの記憶容量を大きくすることができ、微細化または高集積化が可能な記憶装置を提供できる。
図１７Ａ、図１７Ｂでは、接続部をメモリユニットの端に配置した場合の例を示している。図１７Ａは記憶装置の平面図であり、図１７Ｂは断面図である。ここでは、メモリセルアレイの一例として、３個×３個×ｍ個（ｍは２以上の整数）のメモリセル３０を配置した記憶装置の例を示す。メモリセル３０を有する層のうち、１層目を層７０［１］、ｍ層目（最も上）を層７０［ｍ］と表記する。
導電層６３はメモリユニットの外側に設けられる。導電層６３は、導電層６３を含む層７０よりも上部の層の配線と接続されていてもよい。例えば、層７０［１］に設けられる導電層６３は、層７０［２］に設けられる配線と電気的に接続されている。なお、これに限られず、導電層６３は、自身を含む層７０よりも下に位置する層７０の配線と電気的に接続される構成としてもよい。
図１８に、センスアンプを含む駆動回路が設けられる層上に、メモリセル３０を有する層が積層して設けられた記憶装置の断面構成例を示す。
図１８では、トランジスタ９０の上方に容量素子５０と、その上にトランジスタ１０と、が積層されている例を示している。トランジスタ９０は、センスアンプが有するトランジスタの一つである。
メモリセル３０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線の負荷が小さくなるため、センスアンプでの読み出しの感度を向上させることができる。そのため、メモリセルの保持容量を低減することができる。
トランジスタ９０は、基板９１上に設けられ、ゲートとして機能する導電層９４と、ゲート絶縁層として機能する絶縁層９３と、基板９１の一部からなる半導体領域９２と、ソース領域またはドレイン領域として機能する低抵抗領域９５ａ及び低抵抗領域９５ｂと、を有する。トランジスタ９０は、ｐチャネル型またはｎチャネル型のいずれでもよい。
ここで、図１８に示すトランジスタ９０はチャネルが形成される半導体領域９２（基板９１の一部）が凸形状を有する。また、半導体領域９２の側面及び上面を、絶縁層９３を介して、導電層９４が覆うように設けられている。このようなトランジスタ９０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。
トランジスタ９０が設けられる層とメモリセル３０が設けられる層との間には、層間絶縁層と配線層とが交互に積層された構成（多層配線層ともいう）を有することが好ましい。図１８では、トランジスタ９０の低抵抗領域９５ｂが、配線及びプラグを介してメモリセル３０のビット線として機能する導電層３２と電気的に接続されている例を示している。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置について図１９乃至図２２を用いて説明する。本実施の形態では、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の構成例について説明する。
本実施の形態では、本発明の一態様の記憶装置について図１９乃至図２２を用いて説明する。本実施の形態では、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の構成例について説明する。
＜記憶装置の構成例＞
図１９に、本発明の一態様に係る記憶装置４８０の構成例を示すブロック図を示す。図１９に示す記憶装置４８０は、層４２０と、積層された層４７０と、を有する。
図１９に、本発明の一態様に係る記憶装置４８０の構成例を示すブロック図を示す。図１９に示す記憶装置４８０は、層４２０と、積層された層４７０と、を有する。
層４２０は、Ｓｉトランジスタを有する層である。層４７０では、素子層４３０［１］乃至４３０［ｍ］（ｍは２以上の整数。）が積層して設けられる。素子層４３０［１］乃至４３０［ｍ］は、ＯＳトランジスタを有する層である。ＯＳトランジスタを有する層が積層して設けられる層４７０は、層４２０上に積層して設けることができる。
素子層４３０［１］乃至４３０［ｍ］が有するＯＳトランジスタ及び容量素子といった素子は、メモリセルを構成する。図１９では、素子層４３０［１］乃至４３０［ｍ］において、ｍ行ｎ列（ｎは２以上の整数）のマトリクス状に配置された複数のメモリセル４３２を有する例を示している。
図１９では、１行１列目のメモリセル４３２をメモリセル４３２［１，１］と示し、ｍ行ｎ列目のメモリセル４３２をメモリセル４３２［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル４３２をメモリセル４３２［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
また図１９では、一例として、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を図示している。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。なお素子層４３０［１］乃至４３０［ｍ］の層数と、配線ＷＬ（及び配線ＰＬ）の本数は、同じでなくてもよい。
ｉ行目に設けられた複数のメモリセル４３２は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル４３２は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
配線ＢＬは、データの書き込み及び読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、キャパシタに接続される定電位線としての機能を有する。なおバックゲート電位を伝える配線を別途設けることができる。
素子層４３０［１］乃至４３０［ｍ］がそれぞれ有するメモリセル４３２は、配線ＢＬを介してセンスアンプ４４６（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）に接続される。配線ＢＬは、層４２０が設けられる基板表面の平行方向及び垂直方向に配置することができる。素子層４３０［１］乃至４３０［ｍ］が有するメモリセル４３２から延びて設けられる配線ＢＬを、基板表面の水平方向に配置される配線に加え、垂直方向に配置される配線で構成することで、素子層４３０とセンスアンプ４４６との間の配線の長さを短くできる。メモリセルとセンスアンプとの間の信号伝搬距離を短くでき、ビット線の抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。そのため、記憶装置４８０の消費電力及び信号遅延の低減が実現できる。またメモリセル４３２が有するキャパシタの容量を小さくしても動作させることが可能となる。そのため、記憶装置４８０の小型化が実現できる。
層４２０は、ＰＳＷ４７１（パワースイッチ）、ＰＳＷ４７２、及び周辺回路４２２を有する。周辺回路４２２は、駆動回路４４０、コントロール回路４７３（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、及び電圧生成回路４７４を有する。なお層４２０が有する各回路は、Ｓｉトランジスタを有する回路である。
記憶装置４８０において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路４７３で生成してもよい。
コントロール回路４７３は、記憶装置４８０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置４８０の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４７３は、この動作モードが実行されるように、駆動回路４４０の制御信号を生成する。
電圧生成回路４７４は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路４７４への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４７４へ入力され、電圧生成回路４７４は負電圧を生成する。
駆動回路４４０は、メモリセル４３２に対するデータの書き込み及び読み出しをするための回路である。駆動回路４４０は、行デコーダ４４２、列デコーダ４４４、行ドライバ４４３、列ドライバ４４５、入力回路４４７、出力回路４４８に加え、前述したセンスアンプ４４６を有する。
行デコーダ４４２及び列デコーダ４４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４２は、アクセスする行を指定するための回路であり、列デコーダ４４４は、アクセスする列を指定するための回路である。行ドライバ４４３は、行デコーダ４４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４４５は、データをメモリセル４３２に書き込む機能、メモリセル４３２からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４４７は、信号ＷＤＡを保持する機能を有する。入力回路４４７が保持するデータは、列ドライバ４４５に出力される。入力回路４４７の出力データが、メモリセル４３２に書き込むデータ（Ｄｉｎ）である。列ドライバ４４５がメモリセル４３２から読み出したデータ（Ｄｏｕｔ）は、出力回路４４８に出力される。出力回路４４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４４８は、Ｄｏｕｔを記憶装置４８０の外部に出力する機能を有する。出力回路４４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ４７１は周辺回路４２２へのＶＤＤの供給を制御する機能を有する。ＰＳＷ４７２は、行ドライバ４４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置４８０の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ４７１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ４７２のオン・オフが制御される。図１９では、周辺回路４２２において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
素子層４３０［１］乃至４３０［ｍ］は、層４２０上に重ねて設けることができる。図２０Ａに、層４２０上に５層（ｍ＝５）の素子層４３０［１］乃至４３０［５］を重ねて設けられる様子を示す記憶装置４８０の斜視図を示している。
図２０Ａでは、１層目に設けられた素子層４３０を素子層４３０［１］と示し、２層目に設けられた素子層４３０を素子層４３０［２］と示し、５層目に設けられた素子層４３０を素子層４３０［５］と示している。また図２０Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、及び配線ＰＬと、Ｙ方向及びＺ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬ及び配線ＢＬＢと、を図示している。配線ＢＬＢは、反転ビット線である。なお、図面を見やすくするため、素子層４３０それぞれが有する配線ＷＬ及び配線ＰＬの記載を一部省略している。
図２０Ｂに、図２０Ａで図示した配線ＢＬ及び配線ＢＬＢに接続されたセンスアンプ４４６、及び配線ＢＬ及び配線ＢＬＢに接続された素子層４３０［１］乃至４３０［５］が有するメモリセル４３２の構成例を説明する模式図を示す。なお、１つの配線ＢＬ及び配線ＢＬＢに複数のメモリセル（メモリセル４３２）が電気的に接続される構成を「メモリストリング」ともいう。
図２０Ｂでは、配線ＢＬＢに接続されるメモリセル４３２の回路構成の一例を図示している。メモリセル４３２は、トランジスタ４３７及び容量素子４３８を有する。トランジスタ４３７、容量素子４３８、及び各配線（ＢＬ、及びＷＬなど）についても、例えば配線ＢＬ［１］及び配線ＷＬ［１］を配線ＢＬ及び配線ＷＬなどのようにいう場合がある。メモリセル４３２には、例えば、先の実施の形態で例示したメモリセル３０を適用することができる。つまり、トランジスタ４３７として、トランジスタ１０を用い、容量素子４３８として、容量素子５０を用いることができる。また、センスアンプ４４６が有するトランジスタとしては、トランジスタ９０（図１８参照）を用いることができる。
メモリセル４３２において、トランジスタ４３７のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ４３７のソースまたはドレインの他方は容量素子４３８の一方の電極に接続される。容量素子４３８の他方の電極は、配線ＰＬに接続される。トランジスタ４３７のゲートは配線ＷＬに接続される。
配線ＰＬは、容量素子４３８の電位を保持するための定電位を与える配線である。複数の配線ＰＬ同士を接続して１つの配線として用いることで配線数を削減することができる。
本発明の一態様では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、層４２０が設けられる基板表面の垂直方向に配置する。加えて、メモリセル４３２が有するトランジスタ４３７及び容量素子４３８を、層４２０が設けられる基板表面の垂直方向に並べて配置する。各素子及び各配線を基板表面の垂直方向に設けることで、素子層間の配線の長さを短くできるとともに、単位面積当たりに設けられる素子の密度を高めることができる。そのため、記憶容量及び消費電力の低減に優れた記憶装置とすることができる。
［メモリセル４３２、センスアンプ４４６の構成例］
図２１Ａ及び図２１Ｂには、上述したメモリセル４３２に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。図２１Ａ及び図２１Ｂに図示するように、メモリセル４３２は図面等においてブロックとして表す場合がある。なお図２１Ａ及び図２１Ｂに図示する配線ＢＬは、配線ＢＬＢに置き換えた場合も同様に表すことができる。
図２１Ａ及び図２１Ｂには、上述したメモリセル４３２に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。図２１Ａ及び図２１Ｂに図示するように、メモリセル４３２は図面等においてブロックとして表す場合がある。なお図２１Ａ及び図２１Ｂに図示する配線ＢＬは、配線ＢＬＢに置き換えた場合も同様に表すことができる。
また、図２１Ｃ及び図２１Ｄには、上述したセンスアンプ４４６に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。センスアンプ４４６は、スイッチ回路４８２、プリチャージ回路４８３、プリチャージ回路４８４、増幅回路４８５を図示している。また、配線ＢＬ、配線ＢＬＢの他、読み出される信号を出力する配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢを図示している。
スイッチ回路４８２は、図２１Ｃに図示するように、例えばｎチャネル型のトランジスタ４８２＿１、４８２＿２を有する。トランジスタ４８２＿１、４８２＿２は、信号ＣＳＥＬに応じて、配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢの配線対と、配線ＢＬ、配線ＢＬＢの配線対と、の導通状態を切り替える。
プリチャージ回路４８３は、図２１Ｃに図示するように、ｎチャネル型のトランジスタ４８３＿１乃至４８３＿３で構成される。プリチャージ回路４８３は、信号ＥＱに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
プリチャージ回路４８４は、図２１Ｃに図示するように、ｐチャネル型のトランジスタ４８４＿１乃至４８４＿３で構成される。プリチャージ回路４８４は、信号ＥＱＢに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
増幅回路４８５は、図２１Ｃに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ４８５＿１、４８５＿２及びｎチャネル型のトランジスタ４８５＿３、４８５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ４８５＿１乃至４８５＿４は、インバータループを構成するトランジスタである。
また、図２１Ｄには図２１Ｃ等で説明したセンスアンプ４４６に対応する回路ブロック図を示す。図２１Ｄに図示するように、センスアンプ４４６は図面等においてブロックとして表す場合がある。
図２２は、図１９の記憶装置４８０の回路図である。図２２では、図２１Ａ乃至図２１Ｄで説明した回路ブロックを用いて図示している。
図２２に図示するように素子層４３０［ｍ］を含む層４７０は、メモリセル４３２を有する。図２２に図示するメモリセル４３２は、一例として、対になる配線ＢＬ［１］及び配線ＢＬＢ［１］、または配線ＢＬ［２］及び配線ＢＬＢ［２］に接続される。配線ＢＬに接続されるメモリセル４３２は、データの書き込みまたは読み出しがされるメモリセルである。
配線ＢＬ［１］及び配線ＢＬＢ［１］は、センスアンプ４４６［１］に接続され、配線ＢＬ［２］及び配線ＢＬＢ［２］は、センスアンプ４４６［２］に接続される。センスアンプ４４６［１］及びセンスアンプ４４６［２］は、図２１Ｃで説明した各種信号に応じてデータの読み出しを行うことができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを適用することのできる表示装置の構成例について説明する。
本実施の形態では、本発明の一態様のトランジスタを適用することのできる表示装置の構成例について説明する。
本発明の一態様のトランジスタは、極めて微細なものとすることができるため、本発明の一態様のトランジスタを適用する表示装置は、極めて高精細な表示装置とすることができる。例えば、本発明の一態様の表示装置は、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能な機器（ＨＭＤ：Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）の表示部に用いることができる。
［表示モジュール］
図２３Ａに、表示モジュール２８０の斜視図を示す。表示モジュール２８０は、表示装置２００Ａと、ＦＰＣ２９０と、を有する。なお、表示モジュール２８０が有する表示パネルは表示装置２００Ａに限られず、後述する表示装置２００Ｂまたは表示装置２００Ｃであってもよい。
図２３Ａに、表示モジュール２８０の斜視図を示す。表示モジュール２８０は、表示装置２００Ａと、ＦＰＣ２９０と、を有する。なお、表示モジュール２８０が有する表示パネルは表示装置２００Ａに限られず、後述する表示装置２００Ｂまたは表示装置２００Ｃであってもよい。
表示モジュール２８０は、基板２９１及び基板２９２を有する。表示モジュール２８０は、表示部２８１を有する。表示部２８１は、画像を表示する領域である。
図２３Ｂに、基板２９１側の構成を模式的に示した斜視図を示している。基板２９１上には、回路部２８２と、回路部２８２上の画素回路部２８３と、画素回路部２８３上の画素部２８４と、が積層されている。また、基板２９１上の画素部２８４と重ならない部分に、ＦＰＣ２９０と接続するための端子部２８５が設けられている。端子部２８５と回路部２８２とは、複数の配線により構成される配線部２８６により電気的に接続されている。
画素部２８４は、周期的に配列した複数の画素２８４ａを有する。図２３Ｂの右側に、１つの画素２８４ａの拡大図を示している。画素２８４ａは、赤色の光を発する発光素子１１０Ｒ、緑色の光を発する発光素子１１０Ｇ、及び、青色の光を発する発光素子１１０Ｂを有する。
画素回路部２８３は、周期的に配列した複数の画素回路２８３ａを有する。１つの画素回路２８３ａは、１つの画素２８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路２８３ａには、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路２８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示パネルが実現されている。
回路部２８２は、画素回路部２８３の各画素回路２８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。また、回路部２８２に設けられるトランジスタが画素回路２８３ａの一部を構成してもよい。すなわち、画素回路２８３ａが、画素回路部２８３が有するトランジスタと、回路部２８２が有するトランジスタと、により構成されていてもよい。
ＦＰＣ２９０は、外部から回路部２８２にビデオ信号及び電源電位等を供給するための配線として機能する。また、ＦＰＣ２９０上にＩＣが実装されていてもよい。
表示モジュール２８０は、画素部２８４の下側に画素回路部２８３及び回路部２８２の一方または双方が重ねて設けられた構成とすることができるため、表示部２８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部２８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素２８４ａを極めて高密度に配置することが可能で、表示部２８１の精細度を極めて高くすることができる。例えば、表示部２８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素２８４ａが配置されることが好ましい。
このような表示モジュール２８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール２８０の表示部を視認する構成の場合であっても、表示モジュール２８０は極めて高精細な表示部２８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール２８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。
［表示装置２００Ａ］
図２４に示す表示装置２００Ａは、基板３３１、発光素子１１０Ｒ、発光素子１１０Ｇ、発光素子１１０Ｂ、容量２４０、及びトランジスタ３２０を有する。
図２４に示す表示装置２００Ａは、基板３３１、発光素子１１０Ｒ、発光素子１１０Ｇ、発光素子１１０Ｂ、容量２４０、及びトランジスタ３２０を有する。
基板３３１は、図２３Ａにおける基板２９１に相当する。
トランジスタ３２０は、チャネルが形成される半導体層に酸化物半導体が適用された、縦チャネル型のトランジスタである。トランジスタ３２０は、半導体層３２１、絶縁層３２３、導電層３２４、導電層３２５、及び導電層３２６等を有する。
トランジスタ３２０には、実施の形態１で例示した各種トランジスタを適用できる。
基板３３１上に、絶縁層３３２が設けられている。絶縁層３３２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層３２１から絶縁層３３２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３３２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
絶縁層３３２上に導電層３２７が設けられ、導電層３２７上に導電層３２５が設けられている。また導電層３２５上に絶縁層３３４と、絶縁層３３４上に導電層３２６が設けられている。絶縁層３３４及び導電層３２６には開口が設けられ、当該開口内に、半導体層３２１が設けられている。半導体層３２１及び導電層３２６を覆って絶縁層３２３と、絶縁層３２３上に絶縁層２６４が設けられ、絶縁層２６４に設けられた開口内に、導電層３２４が設けられている。また絶縁層２６４及び導電層３２４上に絶縁層２６５及び導電層３２８が設けられている。また絶縁層２６５及び導電層３２８上に絶縁層２６６が設けられている。
絶縁層２６４、絶縁層２６５、及び絶縁層２６６は、層間絶縁層として機能する。絶縁層２６６と絶縁層２６５との間に、トランジスタ３２０に絶縁層２６６等から水または水素などの不純物が拡散することを防ぐバリア層を設けてもよい。バリア層としては、絶縁層３３２と同様の絶縁膜を用いることができる。
導電層３２６の一方と電気的に接続するプラグ２７４は、絶縁層２６６、絶縁層２６５、及び絶縁層２６４に埋め込まれるように設けられている。ここで、プラグ２７４は、絶縁層２６６、絶縁層２６５及び絶縁層２６４のそれぞれの開口の側面、及び導電層３２６の上面の一部を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを有することが好ましい。このとき、導電層２７４ａとして、水素及び酸素が拡散しにくい導電材料を用いることが好ましい。
また、絶縁層２６６上に容量２４０が設けられている。容量２４０は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を有する。導電層２４１は、容量２４０の一方の電極として機能し、導電層２４５は、容量２４０の他方の電極として機能し、絶縁層２４３は、容量２４０の誘電体として機能する。
導電層２４１は絶縁層２６６上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、プラグ２７４によってトランジスタ３２０の導電層３２６と電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。
容量２４０を覆って、絶縁層２５５ａが設けられ、絶縁層２５５ａ上に絶縁層２５５ｂが設けられ、絶縁層２５５ｂ上に絶縁層２５５ｃが設けられている。
絶縁層２５５ａ、絶縁層２５５ｂ、及び絶縁層２５５ｃには、それぞれ無機絶縁膜を好適に用いることができる。例えば、絶縁層２５５ａ及び絶縁層２５５ｃに酸化シリコン膜を用い、絶縁層２５５ｂに窒化シリコン膜を用いることが好ましい。これにより、絶縁層２５５ｂは、エッチング保護膜として機能させることができる。本実施の形態では、絶縁層２５５ｃの一部がエッチングされ、凹部が形成されている例を示すが、絶縁層２５５ｃに凹部が設けられていなくてもよい。
絶縁層２５５ｃ上に発光素子１１０Ｒ、発光素子１１０Ｇ、及び、発光素子１１０Ｂが設けられている。発光素子１１０Ｒ、発光素子１１０Ｇ、及び、発光素子１１０Ｂの詳細は、実施の形態４で説明する。
発光素子１１０Ｒは、画素電極１１１Ｒ、有機層１１２Ｒ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１Ｇ、有機層１１２Ｇ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１Ｂ、有機層１１２Ｂ、共通層１１４、及び共通電極１１３を有する。共通層１１４と共通電極１１３は、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通に設けられる。
発光素子１１０Ｒが有する有機層１１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１１０Ｇが有する有機層１１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１１０Ｂが有する有機層１１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。
表示装置２００Ａは、発光色ごとに、発光デバイスを作り分けているため、低輝度での発光と高輝度での発光で色度の変化が小さい。また、有機層１１２Ｒ、１１２Ｇ、１１２Ｂがそれぞれ離隔しているため、高精細な表示パネルであっても、隣接する副画素間におけるクロストークの発生を抑制することができる。したがって、高精細であり、かつ、表示品位の高い表示パネルを実現することができる。
隣り合う発光素子の間の領域には、絶縁層１２５、樹脂層１２６、及び層１２８が設けられる。
発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂは、絶縁層２５５ａ、絶縁層２５５ｂ、及び、絶縁層２５５ｃに埋め込まれたプラグ２５６、絶縁層２５４に埋め込まれた導電層２４１、及びプラグ２７４によってトランジスタ３２０の導電層３２６と電気的に接続されている。絶縁層２５５ｃの上面の高さと、プラグ２５６の上面の高さは、一致または概略一致している。プラグには各種導電材料を用いることができる。
また、発光素子１１０Ｒ、１１０Ｇ、及び１１０Ｂ上には保護層１２１が設けられている。保護層１２１上には、接着層１７１によって基板１７０が貼り合わされている。
隣接する２つの画素電極１１１間には、画素電極１１１の上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。
［表示装置２００Ｂ］
以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。
以下では、上記とは一部の構成が異なる表示装置について説明する。なお、上記と共通する部分はこれを参照し、説明を省略する場合がある。
図２５に示す表示装置２００Ｂは、半導体層が平面上に形成されたプレーナ型のトランジスタであるトランジスタ３２０Ａと、縦チャネル型トランジスタであるトランジスタ３２０Ｂとが積層された例を示している。トランジスタ３２０Ｂは、上記表示装置２００Ａにおけるトランジスタ３２０と同様の構成を有する。
トランジスタ３２０Ａは、半導体層３５１、絶縁層３５３、導電層３５４、一対の導電層３５５、絶縁層３５６、及び、導電層３５７を有する。
基板３３１上に、絶縁層３５２が設けられている。絶縁層３５２は、基板３３１から水または水素などの不純物がトランジスタ３２０に拡散すること、及び半導体層３５１から絶縁層３５２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３５２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
絶縁層３５２上に導電層３５７が設けられ、導電層３５７を覆って絶縁層３５６が設けられている。導電層３５７は、トランジスタ３２０Ａの第１のゲート電極として機能し、絶縁層３５６の一部は、第１のゲート絶縁層として機能する。絶縁層３５６の少なくとも半導体層３５１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３５６の上面は、平坦化されていることが好ましい。
半導体層３５１は、絶縁層３５６上に設けられる。半導体層３５１は、半導体特性を示す金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。一対の導電層３５５は、半導体層３５１上に接して設けられ、ソース電極及びドレイン電極として機能する。
一対の導電層３５５の上面及び側面、並びに半導体層３５１の側面等を覆って絶縁層３５８、絶縁層３５０が設けられている。絶縁層３５８は、半導体層３５１に水または水素などの不純物が拡散すること、及び半導体層３５１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３５８としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
絶縁層３５８及び絶縁層３５０に、半導体層３５１に達する開口が設けられている。当該開口の内部に、半導体層３５１の上面に接する絶縁層３５３と、導電層３５４とが埋め込まれている。導電層３５４は、第２のゲート電極として機能し、絶縁層３５３は第２のゲート絶縁層として機能する。
導電層３５４の上面、絶縁層３５３の上面、及び絶縁層３５０の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３５９が設けられている。絶縁層３５９は、トランジスタ３２０に水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３５９としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
トランジスタ３２０には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
［表示装置２００Ｃ］
図２６に示す表示装置２００Ｃは、半導体基板にチャネルが形成されるトランジスタ３１０と、縦チャネル型トランジスタであるトランジスタ３２０とが積層された構成を有する。
図２６に示す表示装置２００Ｃは、半導体基板にチャネルが形成されるトランジスタ３１０と、縦チャネル型トランジスタであるトランジスタ３２０とが積層された構成を有する。
トランジスタ３１０は、基板３０１にチャネル形成領域を有するトランジスタである。基板３０１としては、例えば単結晶シリコン基板などの半導体基板を用いることができる。トランジスタ３１０は、基板３０１の一部、導電層３１１、低抵抗領域３１２、絶縁層３１３、及び、絶縁層３１４を有する。導電層３１１は、ゲート電極として機能する。絶縁層３１３は、基板３０１と導電層３１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域３１２は、基板３０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層３１４は、導電層３１１の側面を覆って設けられる。
また、基板３０１に埋め込まれるように、隣接する２つのトランジスタ３１０の間に素子分離層３１５が設けられている。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを用いて作製される表示装置に適用可能な、表示装置の構成例について説明する。以下で例示する表示装置は、上記実施の形態３の画素部２８４などに適用することができる。
本実施の形態では、本発明の一態様のトランジスタを用いて作製される表示装置に適用可能な、表示装置の構成例について説明する。以下で例示する表示装置は、上記実施の形態３の画素部２８４などに適用することができる。
本発明の一態様は、発光素子（発光デバイスともいう）を有する表示装置である。表示装置は、発光色の異なる２つ以上の画素を有する。画素は、それぞれ発光素子を有する。発光素子は、それぞれ一対の電極と、その間にＥＬ層を有する。発光素子は、有機ＥＬ素子（有機電界発光素子）であることが好ましい。発光色の異なる２つ以上の発光素子は、それぞれ異なる発光材料を含むＥＬ層を有する。例えば、それぞれ赤色（Ｒ）、緑色（Ｇ）、または青色（Ｂ）の光を発する３種類の発光素子を有することで、フルカラーの表示装置を実現できる。
発光色がそれぞれ異なる複数の発光素子を有する表示装置を作製する場合、少なくとも発光材料を含む層（発光層）をそれぞれ島状に形成する必要がある。ＥＬ層の一部または全部を作り分ける場合、メタルマスクなどのシャドーマスクを用いた蒸着法により島状の有機膜を形成する方法が知られている。しかしながらこの方法では、メタルマスクの精度、メタルマスクと基板との位置ずれ、メタルマスクのたわみ、及び蒸気の散乱などによる成膜される膜の輪郭の広がりなど、様々な影響により、島状の有機膜の形状及び位置に設計からのずれが生じるため、表示装置の高精細化、及び高開口率化が困難である。また、蒸着の際に、層の輪郭がぼやけて、端部の厚さが薄くなることがある。つまり、島状の発光層は場所によって厚さにばらつきが生じることがある。また、大型、高解像度、または高精細な表示装置を作製する場合、メタルマスクの寸法精度の低さ、及び熱などによる変形により、製造歩留まりが低くなる懸念がある。そのため、ペンタイル配列などの特殊な画素配列方式を採用することなどにより、疑似的に精細度（画素密度ともいう）を高める対策が取られていた。
なお、本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
本発明の一態様は、ＥＬ層をファインメタルマスク（ＦＭＭ）などのシャドーマスクを用いることなく、フォトリソグラフィにより、微細なパターンに加工する。これにより、これまで実現が困難であった高い精細度と、大きな開口率を有する表示装置を実現できる。さらに、ＥＬ層を作り分けることができるため、極めて鮮やかで、コントラストが高く、表示品位の高い表示装置を実現できる。なお、例えば、ＥＬ層をメタルマスクと、フォトリソグラフィと、の双方を用いて微細なパターンに加工してもよい。
また、ＥＬ層の一部または全部を物理的に分断することができる。これにより、隣接する発光素子間で共通に用いる層（共通層ともいう）を介した、発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。特に、低輝度における電流効率の高い表示装置を実現できる。
本発明の一態様は、白色発光の発光素子と、カラーフィルタとを組み合わせた表示装置とすることもできる。この場合、異なる色の光を呈する画素（副画素）に設けられる発光素子に、それぞれ同じ構成の発光素子を適用することができ、全ての層を共通層とすることができる。さらに、それぞれのＥＬ層の一部または全部を、フォトリソグラフィにより分断してもよい。これにより、共通層を介したリーク電流が抑制され、コントラストの高い表示装置を実現できる。特に、導電性の高い中間層を介して、複数の発光層を積層したタンデム構造を有する素子では、当該中間層を介したリーク電流を効果的に防ぐことができるため、高い輝度、高い精細度、及び高いコントラストを兼ね備えた表示装置を実現できる。
ＥＬ層をフォトリソグラフィ法により加工する場合、発光層の一部が露出し、劣化の要因となる場合がある。そのため、少なくとも島状の発光層の側面を覆う絶縁層を設けることが好ましい。当該絶縁層は、島状のＥＬ層の上面の一部を覆う構成としてもよい。当該絶縁層としては、水及び酸素に対してバリア性を有する材料を用いることが好ましい。例えば、水または酸素を拡散しにくい、無機絶縁膜を用いることができる。これにより、ＥＬ層の劣化を抑制し、信頼性の高い表示装置を実現できる。
さらに、隣接する２つの発光素子間には、いずれの発光素子のＥＬ層も設けられない領域（凹部）を有する。当該凹部を覆って共通電極、または共通電極及び共通層を形成する場合、共通電極がＥＬ層の端部の段差により分断されてしまう現象（段切れともいう）が生じ、ＥＬ層上の共通電極が絶縁してしまう場合がある。そこで、隣接する２つの発光素子間に位置する局所的な段差を、平坦化膜として機能する樹脂層により埋める構成（ＬＦＰ：Ｌｏｃａｌ Ｆｉｌｌｉｎｇ Ｐｌａｎａｒｉｚａｔｉｏｎともいう）とすることが好ましい。当該樹脂層は、平坦化膜としての機能を有する。これにより、共通層または共通電極の段切れを抑制し、信頼性の高い表示装置を実現できる。
以下では、本発明の一態様の表示装置の、より具体的な構成例について、図面を参照して説明する。
［構成例１］
図２７Ａに、本発明の一態様の表示装置１００の上面概略図を示す。表示装置１００は、基板１０１上に、赤色を呈する発光素子１１０Ｒ、緑色を呈する発光素子１１０Ｇ、及び青色を呈する発光素子１１０Ｂをそれぞれ複数有する。図２７Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。
図２７Ａに、本発明の一態様の表示装置１００の上面概略図を示す。表示装置１００は、基板１０１上に、赤色を呈する発光素子１１０Ｒ、緑色を呈する発光素子１１０Ｇ、及び青色を呈する発光素子１１０Ｂをそれぞれ複数有する。図２７Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。
発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂは、それぞれマトリクス状に配列している。図２７Ａは、一方向に同一の色の発光素子が配列する、いわゆるストライプ配列を示している。なお、発光素子の配列方法はこれに限られず、Ｓストライプ配列、デルタ配列、ベイヤー配列、ジグザグ配列などの配列方法を適用してもよいし、ペンタイル配列、ダイヤモンド配列などを用いることもできる。
発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂとしては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、またはＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いることが好ましい。ＥＬ素子が有する発光物質としては、例えば蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、及び熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ ａｃｔｉｖａｔｅｄ ｄｅｌａｙｅｄ ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）が挙げられる。ＥＬ素子が有する発光物質としては、有機化合物だけでなく、無機化合物（量子ドット材料など）を用いることができる。
また、図２７Ａには、共通電極１１３と電気的に接続する接続電極１１１Ｃを示している。接続電極１１１Ｃは、共通電極１１３に供給するための電位（例えばアノード電位、またはカソード電位）が与えられる。接続電極１１１Ｃは、発光素子１１０Ｒなどが配列する表示領域の外に設けられる。
接続電極１１１Ｃは、表示領域の外周に沿って設けることができる。例えば、表示領域の外周の一辺に沿って設けられていてもよいし、表示領域の外周の２辺以上にわたって設けられていてもよい。すなわち、表示領域の上面形状が長方形である場合には、接続電極１１１Ｃの上面形状は、帯状（長方形）、Ｌ字状、コの字状（角括弧状）、または四角形などとすることができる。
図２７Ｂ、図２７Ｃはそれぞれ、図２７Ａ中の一点鎖線Ａ１−Ａ２、一点鎖線Ａ３−Ａ４に対応する断面概略図である。図２７Ｂには、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂの断面概略図を示し、図２７Ｃには、接続電極１１１Ｃと共通電極１１３とが接続される接続部１４０の断面概略図を示している。
発光素子１１０Ｒは、画素電極１１１Ｒ、有機層１１２Ｒ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１Ｇ、有機層１１２Ｇ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１Ｂ、有機層１１２Ｂ、共通層１１４、及び共通電極１１３を有する。共通層１１４と共通電極１１３は、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通に設けられる。
発光素子１１０Ｒが有する有機層１１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１１０Ｇが有する有機層１１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１１０Ｂが有する有機層１１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。
以下では、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通する事項を説明する場合には、発光素子１１０と呼称して説明する場合がある。同様に、有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂなど、アルファベットで区別する構成要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。
有機層１１２、及び共通層１１４は、それぞれ独立に電子注入層、電子輸送層、正孔注入層、及び正孔輸送層のうち、一以上を有することができる。例えば、有機層１１２が、画素電極１１１側から正孔注入層、正孔輸送層、発光層、電子輸送層の積層構造を有し、共通層１１４が電子注入層を有する構成とすることができる。
画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂは、それぞれ発光素子毎に設けられている。また、共通電極１１３及び共通層１１４は、各発光素子に共通な一続きの層として設けられている。各画素電極と共通電極１１３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。各画素電極を透光性、共通電極１１３を反射性とすることで、下面射出型（ボトムエミッション型）の表示装置とすることができ、反対に各画素電極を反射性、共通電極１１３を透光性とすることで、上面射出型（トップエミッション型）の表示装置とすることができる。なお、各画素電極と共通電極１１３の双方を透光性とすることで、両面射出型（デュアルエミッション型）の表示装置とすることもできる。
共通電極１１３上には、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂを覆って、保護層１２１が設けられている。保護層１２１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。
画素電極１１１の端部はテーパ形状を有することが好ましい。画素電極１１１の端部がテーパ形状を有する場合、画素電極１１１の端部に沿って設けられる有機層１１２も、テーパ形状とすることができる。画素電極１１１の端部をテーパ形状とすることで、画素電極１１１の端部を乗り越えて設けられる有機層１１２の被覆性を高めることができる。また、画素電極１１１の側面をテーパ形状とすることで、作製工程中の異物（例えば、ゴミ、またはパーティクルなどともいう）を、洗浄などの処理により除去することが容易となり好ましい。
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（テーパ角ともいう）が９０°未満である領域を有すると好ましい。
有機層１１２は、フォトリソグラフィ法により島状に加工されている。そのため、有機層１１２は、その端部において、上面と側面との成す角が９０度に近い形状となる。一方、ＦＭＭ（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ）などを用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば端部まで１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
隣接する２つの発光素子間には、絶縁層１２５、樹脂層１２６及び層１２８を有する。
隣接する２つの発光素子間において、互いの有機層１１２の側面が樹脂層１２６を挟んで対向して設けられている。樹脂層１２６は、隣接する２つの発光素子の間に位置し、それぞれの有機層１１２の端部、及び２つの有機層１１２の間の領域を埋めるように設けられている。樹脂層１２６は、滑らかな凸状の上面形状を有しており、樹脂層１２６の上面を覆って、共通層１１４及び共通電極１１３が設けられている。
樹脂層１２６は、隣接する２つの発光素子間に位置する段差を埋める平坦化膜として機能する。樹脂層１２６を設けることにより、共通電極１１３が有機層１１２の端部の段差により分断されてしまう現象（段切れともいう）が生じ、有機層１１２上の共通電極が絶縁してしまうことを防ぐことができる。樹脂層１２６は、ＬＦＰ（Ｌｏｃａｌ Ｆｉｌｌｉｎｇ Ｐｌａｎａｒｉｚａｔｉｏｎ）層ともいうことができる。
樹脂層１２６としては、有機材料を有する絶縁層を好適に用いることができる。例えば、樹脂層１２６として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を適用することができる。また、樹脂層１２６として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂などの有機材料を用いてもよい。
また、樹脂層１２６として、感光性の樹脂を用いることができる。感光性の樹脂としてはフォトレジストを用いてもよい。感光性の樹脂は、ポジ型の材料、またはネガ型の材料を用いることができる。
樹脂層１２６は、可視光を吸収する材料を含んでいてもよい。例えば、樹脂層１２６自体が可視光を吸収する材料により構成されていてもよいし、樹脂層１２６が、可視光を吸収する顔料を含んでいてもよい。樹脂層１２６としては、例えば、赤色、青色、または緑色の光を透過し、他の光を吸収するカラーフィルタとして用いることのできる樹脂、またはカーボンブラックを顔料として含み、ブラックマトリクスとして機能する樹脂などを用いることができる。
絶縁層１２５は、有機層１１２の側面に接して設けられている。また絶縁層１２５は、有機層１１２の上端部を覆って設けられている。また絶縁層１２５の一部は、基板１０１の上面に接して設けられている。
絶縁層１２５は、樹脂層１２６と有機層１１２との間に位置し、樹脂層１２６が有機層１１２に接することを防ぐための保護膜として機能する。有機層１１２と樹脂層１２６とが接すると、樹脂層１２６の形成時に用いられる有機溶媒などにより有機層１１２が溶解する可能性がある。そのため、有機層１１２と樹脂層１２６との間に絶縁層１２５を設ける構成とすることで、有機層１１２の側面を保護することが可能となる。
絶縁層１２５としては、無機材料を有する絶縁層とすることができる。絶縁層１２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜などの無機絶縁膜を用いることができる。絶縁層１２５は単層構造であってもよく積層構造であってもよい。酸化絶縁膜としては、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、インジウムガリウム亜鉛酸化物膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、及び酸化タンタル膜などが挙げられる。窒化絶縁膜としては、窒化シリコン膜及び窒化アルミニウム膜などが挙げられる。酸化窒化絶縁膜としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜などが挙げられる。窒化酸化絶縁膜としては、窒化酸化シリコン膜、窒化酸化アルミニウム膜などが挙げられる。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜などの酸化金属膜、または酸化シリコン膜などの無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。
なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁層１２５の形成は、スパッタリング法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層１２５は、被覆性が良好なＡＬＤ法を用いて形成することが好ましい。
また、絶縁層１２５と、樹脂層１２６との間に、反射膜（例えば、銀、パラジウム、銅、チタン、及びアルミニウムなどの中から選ばれる一または複数を含む金属膜）を設け、発光層から射出される光を上記反射膜により反射させる構成としてもよい。これにより、光取り出し効率を向上させることができる。
層１２８は、有機層１１２のエッチング時に、有機層１１２を保護するための保護層（マスク層、犠牲層ともいう）の一部が残存したものである。層１２８には、上記絶縁層１２５に用いることのできる材料を用いることができる。特に、層１２８と絶縁層１２５とに同じ材料を用いると、加工のための装置等を共通に用いることができるため、好ましい。
特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜などの酸化金属膜、または酸化シリコン膜などの無機絶縁膜はピンホールが少ないため、ＥＬ層を保護する機能に優れ、絶縁層１２５及び層１２８に好適に用いることができる。
保護層１２１としては、例えば、少なくとも無機絶縁膜を含む単層構造または積層構造とすることができる。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物膜または窒化物膜が挙げられる。または、保護層１２１としてインジウムガリウム酸化物、インジウム亜鉛酸化物、インジウムスズ酸化物、インジウムガリウム亜鉛酸化物などの半導体材料または導電性材料を用いてもよい。
保護層１２１としては、無機絶縁膜と、有機絶縁膜の積層膜を用いることもできる。例えば、一対の無機絶縁膜の間に、有機絶縁膜を挟んだ構成とすることが好ましい。さらに有機絶縁膜が平坦化膜として機能することが好ましい。これにより、有機絶縁膜の上面を平坦なものとすることができるため、その上の無機絶縁膜の被覆性が向上し、バリア性を高めることができる。また、保護層１２１の上面が平坦となるため、保護層１２１の上方に構造物（例えばカラーフィルタ、タッチセンサの電極、またはレンズアレイなど）を設ける場合に、下方の構造に起因する凹凸形状の影響を軽減できるため好ましい。
図２７Ｃには、接続電極１１１Ｃと共通電極１１３とが電気的に接続する接続部１４０を示している。接続部１４０では、接続電極１１１Ｃ上において、絶縁層１２５及び樹脂層１２６に開口部が設けられる。当該開口部において、接続電極１１１Ｃと共通電極１１３とが電気的に接続されている。
なお、図２７Ｃには、接続電極１１１Ｃと共通電極１１３とが電気的に接続する接続部１４０を示しているが、接続電極１１１Ｃ上に共通層１１４を介して共通電極１１３が設けられていてもよい。特に共通層１１４にキャリア注入層を用いた場合などでは、当該共通層１１４に用いる材料の電気抵抗率が十分に低く、且つ厚さも薄く形成できるため、共通層１１４が接続部１４０に位置していても問題は生じない場合が多い。これにより、共通電極１１３と共通層１１４とを同じ遮蔽マスクを用いて形成することができるため、製造コストを低減できる。
［構成例２］
以下では、上記構成例１とは一部の構成が異なる表示装置について説明する。なお、上記構成例１と共通する部分はこれを参照し、説明を省略する場合がある。
以下では、上記構成例１とは一部の構成が異なる表示装置について説明する。なお、上記構成例１と共通する部分はこれを参照し、説明を省略する場合がある。
図２８Ａに、表示装置１００ａの断面概略図を示す。表示装置１００ａは、発光素子の構成が異なる点、及び着色層を有する点で、上記表示装置１００と主に相違している。
表示装置１００ａは、白色光を呈する発光素子１１０Ｗを有する。発光素子１１０Ｗは、画素電極１１１、有機層１１２Ｗ、共通層１１４、及び共通電極１１３を有する。有機層１１２Ｗは、白色発光を呈する。例えば、有機層１１２Ｗは、発光色が補色の関係となる２種類以上の発光材料を含む構成とすることができる。例えば、有機層１１２Ｗは、赤色の光を発する発光性の有機化合物と、緑色の光を発する発光性の有機化合物と、青色の光を発する発光性の有機化合物と、を有する構成とすることができる。また、青色の光を発する発光性の有機化合物と、黄色の光を発する発光性の有機化合物と、を有する構成としてもよい。
隣接する２つの発光素子１１０Ｗ間において、それぞれの有機層１１２Ｗは分断されている。これにより、有機層１１２Ｗを介して隣接する発光素子１１０Ｗ間に流れるリーク電流を抑制することができ、当該リーク電流に起因したクロストークを抑制できる。そのため、コントラスト、及び色再現性の高い表示装置を実現できる。
保護層１２１上には、平坦化膜として機能する絶縁層１２２が設けられ、絶縁層１２２上には着色層１１６Ｒ、着色層１１６Ｇ、及び着色層１１６Ｂが設けられている。
絶縁層１２２としては、有機樹脂膜、または上面が平坦化された無機絶縁膜を用いることができる。絶縁層１２２は、着色層１１６Ｒ、着色層１１６Ｇ、及び着色層１１６Ｂの被形成面を成すため、絶縁層１２２の上面が平坦であることで、着色層１１６Ｒ等の厚さを均一にできるため、色純度を高めることができる。なお、着色層１１６Ｒ等の厚さが不均一であると、光の吸収量が着色層１１６Ｒの場所によって変わるため、色純度が低下してしまう恐れがある。
［構成例３］
図２８Ｂに、表示装置１００ｂの断面概略図を示す。
図２８Ｂに、表示装置１００ｂの断面概略図を示す。
発光素子１１０Ｒは、画素電極１１１、導電層１１５Ｒ、有機層１１２Ｗ、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１、導電層１１５Ｇ、有機層１１２Ｗ、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１、導電層１１５Ｂ、有機層１１２Ｗ、及び共通電極１１３を有する。導電層１１５Ｒ、導電層１１５Ｇ、及び導電層１１５Ｂはそれぞれ透光性を有し、光学調整層として機能する。
画素電極１１１に、可視光を反射する膜を用い、共通電極１１３に、可視光に対して反射性と透過性の両方を有する膜を用いることにより、微小共振器（マイクロキャビティ）構造を実現することができる。このとき、導電層１１５Ｒ、導電層１１５Ｇ、及び導電層１１５Ｂの厚さをそれぞれ、最適な光路長となるように調整することで、白色発光を呈する有機層１１２を用いた場合であっても、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂからは、それぞれ異なる波長の光が強められた光を得ることができる。
さらに、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂの光路上には、それぞれ着色層１１６Ｒ、着色層１１６Ｇ、着色層１１６Ｂが設けられることで、色純度の高い光を得ることができる。
また、画素電極１１１及び導電層１１５の端部を覆う絶縁層１２３が設けられている。絶縁層１２３は、端部がテーパ形状を有していることが好ましい。絶縁層１２３を設けることで、その上に形成される有機層１１２Ｗ、共通電極１１３、及び保護層１２１などによる被覆性を高めることができる。
有機層１１２Ｗ及び共通電極１１３は、それぞれ一続きの膜として、各発光素子に共通して設けられている。このような構成とすることで、表示装置の作製工程を大幅に簡略化できるため好ましい。
ここで、画素電極１１１は、その端部が垂直に近い形状であることが好ましい。これにより、絶縁層１２３の表面に傾斜が急峻な部分を形成することができ、この部分を被覆する有機層１１２Ｗの一部に厚さの薄い部分を形成すること、または有機層１１２Ｗの一部を分断することができる。そのため、フォトリソグラフィ法などによる有機層１１２Ｗの加工を行うことなく、隣接する発光素子間に生じる有機層１１２Ｗを介したリーク電流を抑制することができる。
以上が、表示装置の構成例についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様の電子機器について、図２９乃至図３１を用いて説明する。
本実施の形態では、本発明の一態様の電子機器について、図２９乃至図３１を用いて説明する。
本実施の形態の電子機器は、表示部に本発明の一態様のトランジスタが適用された表示パネル（表示装置）を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易であり、また、高い表示品位を実現できる。したがって、様々な電子機器の表示部に用いることができる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
特に、本発明の一態様の表示パネルは、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
本発明の一態様の表示パネルは、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示パネルにおける画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示パネルを用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示パネルの画面比率（アスペクト比）については、特に限定はない。例えば、表示パネルは、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図２９Ａ乃至図２９Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、及びＶＲのコンテンツを表示する機能の一方または双方を有する。なお、これらウェアラブル機器は、ＡＲ、ＶＲの他に、ＳＲまたはＭＲのコンテンツを表示する機能を有していてもよい。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどのうち少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
図２９Ａに示す電子機器７００Ａ、及び、図２９Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
表示パネル７５１には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。
電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
また、電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
タッチセンサモジュールとしては、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
光学方式のタッチセンサを用いる場合には、受光デバイス（受光素子ともいう）として、光電変換デバイス（光電変換素子ともいう）を用いることができる。光電変換デバイスの活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。
図２９Ｃに示す電子機器８００Ａ、及び、図２９Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
表示部８２０には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図２９Ｃなどにおいては、メガネのつる（テンプルなどともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
電子機器８００Ａは、骨伝導イヤホンとして機能する振動機構を有していてもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドホン、イヤホン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有していてもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
本発明の一態様の電子機器は、イヤホン７５０と無線通信を行う機能を有していてもよい。イヤホン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤホン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図２９Ａに示す電子機器７００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。また、例えば、図２９Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。
また、電子機器がイヤホン部を有していてもよい。図２９Ｂに示す電子機器７００Ｂは、イヤホン部７２７を有する。例えば、イヤホン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤホン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。
同様に、図２９Ｄに示す電子機器８００Ｂは、イヤホン部８２７を有する。例えば、イヤホン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤホン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤホン部８２７と装着部８２３とがマグネットを有していてもよい。これにより、イヤホン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
なお、電子機器は、イヤホンまたはヘッドホンなどを接続することができる音声出力端子を有していてもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有していてもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
このように、本発明の一態様の電子機器としては、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。
図３０Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８及び制御装置６５０９などを有する。表示部６５０２はタッチパネル機能を備える。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。
表示部６５０２に、本発明の一態様の表示パネルを適用することができる。
図３０Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図３０Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
図３０Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
図３０Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４、制御装置７２１６等を有する。筐体７２１１に、表示部７０００が組み込まれている。制御装置７２１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部７０００、制御装置７２１６などに適用することができる。本発明の一態様の半導体装置を制御装置７２１６に用いることで、消費電力を低減させることができるため好適である。
図３０Ｅ及び図３０Ｆに、デジタルサイネージの一例を示す。
図３０Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図３０Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図３０Ｅ及び図３０Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
図３０Ｃ乃至図３０Ｆにおいて、表示部７０００に、本発明の一態様の表示パネルを適用することができる。
図３１Ａ乃至図３１Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図３１Ａ乃至図３１Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３１Ａ乃至図３１Ｇに示す電子機器の詳細について、以下説明を行う。
図３１Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図３１Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
図３１Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
図３１Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
図３１Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図３１Ｅ乃至図３１Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３１Ｅは携帯情報端末９２０１を展開した状態、図３１Ｇは折り畳んだ状態、図３１Ｆは図３１Ｅと図３１Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
本発明の一態様の半導体装置が適用された電子部品等は、実施の形態５で例示した電子機器に適用することができる。
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３２Ａに示す。図３２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３２Ａに示す。図３２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
次に、電子部品７３０の斜視図を図３２Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路に用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
大型計算機５６００の斜視図を図３３Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
大型計算機５６００の斜視図を図３３Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
図３３Ｂに計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３３ＣにＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９などを有する。なお、図３３Ｃには、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を電気的に接続することができる。
電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置などが挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含んでもよい。
図３４Ａには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３４Ａにおいては、宇宙空間に惑星６８０４を例示している。
また、図３４Ａには、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
図３４Ｂにデータセンターに適用可能なストレージシステムを示す。図３４Ｂに示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０ａ：トランジスタ、１０ｂ：トランジスタ、１０ｃ：トランジスタ、１０ｄ：トランジスタ、１０ｅ：トランジスタ、１０ｆ：トランジスタ、１０ｇ：トランジスタ、１０ｈ：トランジスタ、１０ｉ：トランジスタ、１０ｊ：トランジスタ、１０ｋ：トランジスタ、１０：トランジスタ、１１：絶縁層、２０ａ：開口、２０ｂ：開口、２０ｃ：開口、２０ｄ：開口、２１ｉ：チャネル形成領域、２１ｎ：低抵抗領域、２１：半導体層、２２：絶縁層、２３：導電層、２６：導電層、２７：絶縁層、３０：メモリセル、３１：導電層、３２：導電層、３３：導電層、３４：導電層、３５：ダミー層、４１ａ：絶縁層、４１ｂ：絶縁層、４１ｃ：絶縁層、４１：絶縁層、４２：絶縁層、４４：絶縁層、４５：絶縁層、４６：絶縁層、４７：絶縁層、４８：絶縁層、５０：容量素子、５１：導電層、５２：導電層、５３：絶縁層、６０［１，１］：メモリユニット、６０［２，４］：メモリユニット、６０［ａ，ｂ］：メモリユニット、６０：メモリユニット、６１：導電層、６２：導電層、６３：導電層、６５：絶縁層、７０［１］：層、７０［２］：層、７０［ｍ］：層、７０：層、９０：トランジスタ、９１：基板、９２：半導体領域、９３：絶縁層、９４：導電層、９５ａ：低抵抗領域、９５ｂ：低抵抗領域
Claims (8)
- トランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、
前記トランジスタは、第１の導電層、第２の導電層、第３の導電層、半導体層、及び第３の絶縁層を有し、
前記第１の絶縁層は、前記第１の導電層の上方に位置し、且つ、前記第１の導電層に達する第１の開口を有し、
前記第２の導電層は、前記第１の絶縁層の上方に位置し、
前記半導体層は、前記第２の導電層、ならびに前記第１の開口における前記第１の絶縁層の側面及び前記第１の導電層の上面に接し、
前記第３の絶縁層は、前記第１の開口内における前記半導体層と接し、
前記第２の絶縁層は、前記第３の絶縁層の上方に位置し、且つ、前記第１の開口と重なる位置に、前記第３の絶縁層に達する第２の開口を有し、
前記第３の導電層は、前記第２の開口、及び前記第１の開口を埋めるように設けられる、
半導体装置。 - 請求項１において、
前記第２の絶縁層は、前記第３の絶縁層よりも厚い部分を有する、
半導体装置。 - 請求項１において、
配線を有し、
前記配線は、前記第３の導電層の上面と接し、且つ、前記第２の絶縁層を介して前記半導体層または前記第２の導電層と重なる部分を有する、
半導体装置。 - 請求項１において、
前記第２の開口は、一方向に延伸する部分を有し、
前記第３の導電層の、前記第２の開口内に位置する部分は、配線として機能する、
半導体装置。 - 請求項１において、
前記第１の開口は、下端の開口径よりも、上端の開口径が大きい、
半導体装置。 - 第１の開口を有する第１の絶縁層を形成し、
前記第１の絶縁層の、前記第１の開口における側面に接して、半導体層を形成し、
前記第１の絶縁層及び前記半導体層を覆って、第３の絶縁層を形成し、
前記第３の絶縁層上であって、前記第１の開口と重なる位置に、ダミー層を形成し、
前記第３の絶縁層及び前記ダミー層を覆う第２の絶縁層を形成し、
前記第２の絶縁層の上部をエッチングして、前記ダミー層の上面を露出させ、
前記ダミー層を除去して、前記第２の絶縁層に、前記第１の開口と重なり、且つ、前記第３の絶縁層に達する第２の開口を形成し、
前記第２の開口内に導電層を形成する、
半導体装置の作製方法。 - 請求項６において、
前記ダミー層の除去は、ウェットエッチング法を用いて行う、
半導体装置の作製方法。 - 請求項６または請求項７において、
さらに、前記第２の絶縁層上に、前記導電層と接する配線を形成する、
半導体装置の作製方法。
Applications Claiming Priority (2)
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|---|---|
| WO2024105515A1 true WO2024105515A1 (ja) | 2024-05-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/IB2023/061349 WO2024105515A1 (ja) | 2022-11-17 | 2023-11-10 | 半導体装置、及びその作製方法 |
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Citations (5)
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|---|---|---|---|---|
| JP2005236290A (ja) * | 2004-02-19 | 2005-09-02 | Samsung Electronics Co Ltd | ゲート構造物、これを有する半導体装置及びその形成方法 |
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-
2023
- 2023-11-10 WO PCT/IB2023/061349 patent/WO2024105515A1/ja unknown
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