JP2005236290A - ゲート構造物、これを有する半導体装置及びその形成方法 - Google Patents

ゲート構造物、これを有する半導体装置及びその形成方法 Download PDF

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Abstract


【課題】 半導体基板から垂直方向に延びられたゲート構造物を有するＭＯＳトランジスタが開示されている。
【解決手段】 前記ゲート構造物は、半導体基板から垂直方向に延びられるゲート電極と、前記ゲート電極を囲むように配置されたゲート絶縁膜を含む。チャンネルパターンは、ゲート絶縁膜を囲むように配置され、第１導電パターンはチャンネルパターンの下部から第１水平方向に延びられ、第２導電パターンはチャンネルパターンから第２水平方向に延びられる。したがって、前記ＭＯＳトランジスタのチャンネル長さは前記第１導電パターンと第２導電パターンとの距離によって決定することができ、チャンネル幅は前記ゲート構造物の直径によって決定することができる。
【選択図】 図９

Description

本発明は半導体装置とその製造方法に係わり、より詳細には、ゲート構造物とこれを有するＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ半導体装置及び前記ゲート構造物と前記ＭＯＳトランジスタの製造方法に関する。
半導体装置が高集積化することによって、素子形成領域即ちアクティブ領域の大きさが減少するようになって、アクティブ領域に形成されるＭＯＳトランジスタのチャンネルの長さが減少するようになった。ＭＯＳトランジスタのチャンネル長さが減少すると、チャンネル領域での電界や電位に及ぼすソース及びドレインの影響が顕著になるものの、このような現象を短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）と称する。また、アクティブ領域の縮小によってチャンネルの幅も減少するようになり、しきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が増加する狭チャンネル効果（ｎａｒｒｏｗ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）又は狭幅効果（ｎａｒｒｏｗ ｗｉｄｔｈ ｅｆｆｅｃｔ）が示される。
したがって、基板上に形成される素子の大きさを縮小しかつ、素子の性能を極大化するための多様な方法を研究開発しつつある。その代表的なものとして、フィン（ｆｉｎ）構造、ＤＥＬＴＡ（ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｌｅａｎ−ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）構造、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造のような垂直型トランジスタ（ｖｅｒｔｉｃａｌ ｔｒａｎｓｉｓｔｏｒ）構造を挙げることができる。
例えば、特許文献１には、平行な複数の薄いチャンネルフィンがソース/ドレイン領域の間に提供され、前記チャンネルの上面及び側壁上にゲート電極が拡張される構造のフィン型ＭＯＳトランジスタが開示されている。前記フィン型ＭＯＳトランジスタによると、チャンネルフィンの両側面上にゲート電極が形成され、前記両側面からゲート制御が行われることによって短チャンネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を減少させることができる。しかし、フィン型ＭＯＳトランジスタは複数のチャンネルフィンがゲートの幅方向に沿って平行に形成されるので、チャンネル領域及びソース/ドレイン領域が占める面積が大きくなり、チャンネル数が増加することによってソース/ドレイン接合キャパシタンス（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）が増加する問題がある。
ＤＥＬＴＡ構造のＭＯＳトランジスタの例は、特許文献２などに開示している。ＤＥＬＴＡ構造では、チャンネルを形成するアクティブ層が一定幅を有し、垂直に突出するように形成される。また、ゲート電極が垂直に突出したチャンネル領域を囲むように形成する。したがって、突出した部分の高さがチャンネルの幅を形成し、突出した部分の幅がチャンネル層の厚さとして形成される。このように形成されたチャンネルでは、突出した部分の両面を全て用いることができるので、チャンネル幅が二倍になる効果を得ることができるので、狭チャンネル効果を防止することができる。また、突出した部分の幅を減少させる場合、両面に形成されるチャンネルの空乏層が互いに重なるようにしてチャンネル導電性を増加させることができる。
しかし、このようなＤＥＬＴＡ構造のＭＯＳトランジスタをバルク型シリコン基板に具現する場合、基板にチャンネルを形成するようになる部分が突出するように基板を加工し、突出した部分を酸化防止膜で覆った状態で、基板の酸化を実施する。ここで、酸化を過度に実施すると、チャンネルを形成するようになる突出部と基板本体を連結する部分が酸化防止膜で保護されてない部分から側面拡散された酸素によって酸化することによって、チャンネルと基板本体が隔離される。このように、過度な酸化によってチャンネル隔離が行われて連結部側のチャンネルの厚さが狭くなり、単結晶層が酸化過程で応力を受けて損傷する問題が発生する。
反面、このようなＤＥＬＴＡ構造のＭＯＳトランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）型基板に形成する場合にはＳＯＩ層を狭い幅を有するようにエッチングしてチャンネル領域を形成するので、バルク型基板を用いるときの過度な酸化による問題が発生しない。しかし、ＳＯＩ型基板を用いると、チャンネルの幅がＳＯＩ層の厚さによって制限されるものの、完全空乏方式（ｆｕｌｌｙ ｄｅｐｌｅｎｔｉｏｎ ｔｙｐｅ）のＳＯＩ型基板はＳＯＩ層の厚さが数百Åに過ぎないので、使用において制限を伴うようになる。
一方、ＧＡＡ構造のＭＯＳトランジスタの例は特許文献３などに開示されている。前記ＧＡＡ構造のＭＯＳトランジスタでは、一般的にＳＯＩ層でアクティブパターンを形成し、その表面がゲート絶縁膜で覆われたアクティブパターンのチャンネル領域をゲート電極が囲むように形成する。したがって、ＤＥＬＴＡ構造で説明した効果と類似な効果を得ることができる。
しかし、ＧＡＡ構造を具現するためには、ゲート電極がチャンネル領域でアクティブパターンを囲むように形成するために、アクティブパターンの下側の埋没酸化膜を等方性エッチングのアンダーカット現象を用いてエッチングする。ここで、前記ＳＯＩ層がそのままチャンネル領域及びソース/ドレイン領域として用いられるため、このような等方性エッチング過程の期間、チャンネル領域の下部だけでなく、ソース/ドレイン領域の下部も相当部分除去される。したがって、ゲート電極用導電膜を蒸着するとき、チャンネル領域だけでなく、ソース/ドレイン領域の下部にもゲート電極が形成されることによって寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が大きくなる問題がある。
また、等方性エッチング過程において、チャンネル領域の下部が水平エッチングされ、後続工程でゲート電極に埋め立てられるトンネルの水平長さ（又は幅）が大きくなる。即ち、この方法によると、チャンネル幅より小さいゲート長さを有するＭＯＳトランジスタを製造することが不可能になり、ゲート長さを縮小するのに限界がある。
米国特許第６、４１３、８０２号明細書 米国特許公報第４、９９６、５７４号明細書 米国特許公報第５、４９７、０１９号明細書
前記のような問題点を解決するための本発明の第１目的は、半導体装置の集積度増加による短チャンネル効果及び狭チャンネル効果を効果的に抑制可能なゲート構造物を提供することにある。
本発明の第２目的は、前述したようなゲート構造物を有する半導体装置を提供することにある。
本発明の第３目的は、前述したようなゲート構造物の形成方法を提供することにある。
本発明の第４目的は、前述したような半導体装置の形成方法を提供することにある。
前記第１目的を達成するための本発明によると、ゲート構造物は、基板上に形成され、導電物質からなるゲート電極と、前記ゲート電極の側面を囲むように形成されたゲート絶縁膜を含む。
前記第２目的を達成するために、本発明の一側面によると、半導体装置は、基板上に形成され、導電物質からなるゲート電極及び前記ゲート電極の側面を囲むように形成されたゲート絶縁膜を含むゲート構造物と、前記ゲート絶縁膜の側面を囲むように形成されたチャンネルパターンと、前記チャンネルパターンの下部から延びられた第１導電パターンと、前記チャンネルパターンの上部から延びられた第２導電パターンとを含む。
前記第２目的を達成するための本発明の他の側面によると、半導体装置は、基板に対して垂直方向に延びられた柱（ｐｉｌｌａｒ）形状を有するゲート電極と、前記導電パターンの側面上に形成されたゲート絶縁膜を含むゲート構造物と、内側面と外側面とを有するシリンダー形状を有し、前記内側面が前記ゲート絶縁膜の外側面と接するように配置され、エピタキシャル成長工程を通じて形成された単結晶シリコンからなるチャンネルパターンと、前記チャンネルパターンの下部を囲み、前記チャンネルパターンに対して垂直する第１方向に延びられる不純物ドーピングされた第１導電パターンと、
前記チャンネルパターンの上部を囲み、前記チャンネルパターンに対して垂直する第２方向に延びる不純物ドーピングされた第２導電パターンとを含む。
前記第１導電パターンと第２導電パターンは、ＭＯＳ電界効果トランジスタのソースとドレインとして機能し、不純物ドーピングされた単結晶シリコンからなることが望ましい。前記ＭＯＳトランジスタのチャンネル領域は、前記第１導電パターンと第２導電パターンとの間のチャンネルパターンで形成される。したがって、前記ＭＯＳトランジスタのチャンネル長さは、前記第１導電パターンと第２導電パターンとの距離によって決定することができるので、短チャンネル効果によって発生される問題点に対して効果的に対応することができる。また、前記ＭＯＳトランジスタのチャンネル幅は前記チャンネルパターンの直径によって決定することができるので、狭チャンネル効果によって発生する問題点を効果的に解決することができる。
前記第３目的を達成するための本発明の一実施例によると、ゲート構造物の形成方法は、基板上に内側面と外側面とを有するゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階を含む。
前記第４目的を達成するための本発明の他の実施例によると、半導体装置の形成方法は、基板上に第１導電パターンを形成する段階と、前記第１導電パターンから垂直方向に離隔された第２導電パターンを形成する段階と、前記第1導電パターン及び前記第２導電パターンと接し、内側面と外側面とを有するチャンネルパターンを形成する段階と、前記チャンネルパターンの内側面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階を含む。
前記第４目的を達成するための本発明のまた他の実施例によると、半導体装置の形成方法は、基板上に第１導電層を形成する段階と、 第１導電パターンを形成するために前記第１導電層をパターンニングする段階と、前記基板及び前記第１導電パターン上に犠牲層を形成する段階と、前記犠牲層上に第２導電層を形成する段階と、前記第２導電層及び前記犠牲層を通過して前記第1導電パターンと接し、環形柱形状を有するチャンネルパターンを形成する段階と、前記チャンネルパターンの内側面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階と、前記チャンネルパターンと接する第２導電パターンを形成ために前記第２導電層をパターニングする段階とを含む。
前述したように、本発明のＭＯＳ電界効果トランジスタ半導体装置は、チャンネル長さ及び幅を適切に調節することができるので、短チャンネル効果に起因するパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）、チャンネルキャリア移動度（ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）などを改善することができ、狭チャンネル効果に起因するしきい電圧を減少させることができる。前記のような短チャンネル効果及び狭チャンネル効果を効率的に抑制することができるので、ＭＯＳトランジスタの動作性能を改善することができる。また、前記第１導電パターン及び第２導電パターンの延長方向の間の角度を多様に調節することができるので、ＭＯＳトランジスタ半導体装置を含むデータ保存又は処理装置のレイアウトを改善することができる。
以下、本発明による望ましい実施例を添付した図面を参照して詳細に説明するものの、本発明が下記の実施例によって制限されたり、限定されることはない。
図１乃至図９は、本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図であり、図１０は図９に示したゲート構造物を説明するための斜視図である。
図１を参照すると、シリコンウエハー（ｓｉｌｉｃｏｎ ｗａｆｅｒ）１００のような半導体基板上に犠牲層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）１０２を形成する。前記犠牲層１０２は、シリコンゲルマニウムからなることが望ましく、化学気相蒸着工程又はエピタキシャル成長工程を通じて形成することができる。具体的に、ＳｉＨ４ガスのようなシリコンソースガスと、ＧｅＨ４ガスのようなゲルマニウムソースガス及びＨ２ガスのようなキャリアガスを用いる超高真空化学気相蒸着ＵＶＣＶＤ （ｕｌｔｒａ ｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程又は低圧化学気相蒸着ＬＰＣＶＤ （ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を通じて形成することができる。また、前記犠牲層１０２は、気体原料分子線蒸着ＧＳ−ＭＢＥ（ｇａｓ ｓｏｕｒｓｅ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）工程を通じて形成することもできる。
図２を参照すると、前記犠牲層１０２上にバッファ酸化膜１０４及びキャッピング層１０６を順次形成する。前記キャッピング層１０６は、シリコン窒化物からなることができ、ＳｉＨ２Ｃｌ２ガス、ＳｉＨ４ガス、ＮＨ３ガスなどを用いるＬＰＣＶＤ工程又はプラズマ強化化学気相蒸着ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を通じて形成することができる。前記バッファ酸化膜１０４は、熱酸化工程又は化学気相蒸着工程を通じて形成することができる。
図３を参照すると、前記キャッピング層１０６上に前記犠牲層１０２を部分的に露出させるフォトレジストパターン１０８を一般のフォト工程を通じて形成し、前記フォトレジストパターン１０８をエッチングマスクとして、前記キャッピング層１０６及びバッファ酸化膜１０４をエッチングして前記犠牲層１０２を露出する第１開口部１１０を形成する。例えば、前記第１開口部１１０は、前記フォトレジストパターン１０８をエッチングマスクとして用いるプラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程又は反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）工程などを通じて形成することができる。
図４を参照すると、前記フォトレジストパターン１０８をアッシング工程とストリップ工程を通じて除去し、前記キャッピング層１０６をエッチングマスクとして用いて前記基板１００を露出する第２開口部１１２を形成するために前記犠牲層１０２をエッチングする。前記第２開口部１１２を形成する間、前記第２開口部１１２の底面１１２ａが前記基板１００の表面１００ａより低く位置するように前記基板１００の一部も共にエッチングされる。具体的に、前記第２開口部１１２を形成するための前記エッチング工程は、エッチング時間を制御することで、前記半導体基板１００の表面の一部が過エッチングされるようにすることが望ましい。
図５を参照すると、前記第２開口部１１２の内側面上に均一な厚さを有する単結晶シリコンパターン１１４を形成する。前記短結晶シリコンパターン１１４は、上部が開放されたシリンダー形状を有し、シリコンソースガスを用いる選択的エピタキシャル成長工程を通じて形成することができる。即ち、前記選択的エピタキシャル成長工程を遂行する期間、前記単結晶シリコンパターン１１４は、シリコンを含有する基板１００及び犠牲層１０２から成長されるので、前記キャッピング層１０６の上部面及び前記第１開口部１１０の内側面を除いた前記第２開口部１１２の内側面上にのみ形成される。前記単結晶シリコンパターン１１４の厚さは１００Å〜３００Å程度に形成することが望ましい。
図６を参照すると、前記単結晶シリコンパターン１１４の内側面及び上部面上にゲート絶縁膜１１６を形成する。前記ゲート絶縁膜１１６は、シリコン酸化膜又はシリコン酸窒化膜であることができる。前記ゲート絶縁膜１１６は、Ｏ２ガス又はＮ２Ｏガスを用いる急速熱処理工程ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）を通じて形成することができ、厚さは１０Å〜７０Å程度に形成されることが望ましい。
図７を参照すると、前記ゲート絶縁膜１１６の内部及び前記第１開口部１１０（図６）の内部を充填する（ｆｉｌｌｉｎｇ）導電層１１８を形成する。前記導電層１１８は、ドーピングされたポリシリコンからなることができる。具体的に、ＬＰＣＶＤ工程を通じてポリシリコン層を形成する期間、インシチュ工程で不純物ドーピング工程を同時に遂行することで、ドーピングされたポリシリコンからなる導電層１１８を形成することができる。本発明の他の実施例によると、ＬＰＣＶＤ工程を通じて前記ゲート絶縁膜１１６の内部及び前記第１開口部１１０の内部を充填するポリシリコン層を形成し、不純物ドーピング工程を通じて前記ポリシリコン層を前記導電層１１８で形成することができる。前記不純物ドーピング工程は、一般的なイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程又は不純物拡散（ｉｍｐｕｒｉｔｙ ｄｉｆｆｕｓｉｏｎ）工程であることができる。
本発明の他の実施例によると、前記導電層１１８は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニケル（Ｎｉ）、ルテニウム（Ｒｕ）などのような金属からなることができる。前記のような金属からなる導電層１１８は、金属前駆体を用いる金属有機化学気相蒸着ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程、物理気相蒸着ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程又は原子層ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を通じて形成することができる。
図８を参照すると、前記導電層１１８（図７）はエッチバック（ｅｔｃｈ ｂａｃｋ）工程又は化学的機械的研磨ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程のような平坦化工程を通じてゲート電極１２０に形成される。前記平坦化工程は、前記キャッピング層１０６の上部面が露出されるように前記導電層１１８の上部を除去するように遂行される。
図９及び図１０を参照すると、前記キャッピング層１０６（図８）、バッファ酸化膜１０４（図８）及び犠牲層１０２（図８）を一般の乾式エッチング工程及び湿式エッチング工程を通じて除去する。ここで、前記キャッピング層１０６及びバッファ酸化膜１０４は乾式エッチング工程によって除去することができ、前記犠牲層１０２はシリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有する湿式エッチング工程によって除去することができる。
図９及び図１０に示したようなゲート構造物１０は、全体的に円形柱形状を有し、ゲート構造物１０の下部は、半導体基板１００の表面に埋め立てられている。また、前記ゲート構造物１０は前記半導体基板１００から垂直する方向に形成された柱形状のゲート電極１２０と、前記ゲート電極１２０の側面を囲むように形成されたゲート絶縁膜１１６を含む。
具体的に、前記ゲート構造物１０のゲート電極１２０は、第１直径を有する下部の第１柱１２０ａと、前記第１柱１２０ａの上部面上に形成され、前記第１直径１２０ａより大きい第２直径を有する上部の第２柱１２０ｂを含む。前記第１柱１２０ａと第２柱１２０ｂは導電層蒸着工程を通じて一体に形成される。前記ゲート構造物１０のゲート絶縁膜１１６は、前記第１柱１２０ａの側面と下部面及び前記第２柱１２０ｂの下部面上に形成されている。
前記のようなゲート構造物１０を有するＭＯＳトランジスタ（図示せず）のチャンネル領域は、前記ゲート絶縁膜１１６と接する単結晶シリコンパターン１１４に形成することができる。具体的に、前記ＭＯＳトランジスタのソース/ドレイン領域が前記ゲート構造物１０の上部及び下部にそれぞれ連結される場合、前記ＭＯＳトランジスタのチャンネル領域は環形柱又は円形チューブ（ｃｉｒｃｕｌａｒ ｔｕｂｅ）形状を有する単結晶シリコンパターン１１４の中央部位に形成される。
したがって、前記ＭＯＳトランジスタチャンネル長さは、ゲート絶縁膜１１６の高さによって決定することができ、前記ＭＯＳトランジスタのチャンネル幅は前記ゲート絶縁膜１１６の外径によって決定することができる。因みに、前記ＭＯＳトランジスタのチャンネル長さは前記犠牲層１０２の厚さによって決定することができ、ＭＯＳトランジスタのチャンネル幅は、前記第２開口部１１２（図６）の内径と前記単結晶シリコンパターン１１４の厚さによって決定することができる。
図１１乃至図１５は、本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図であり、図１６は、図１５に示したゲート構造物を説明するための斜視図である。
図１１を参照すると、半導体基板１００上に形成された犠牲層２０２とバッファ酸化膜２０４及びキャッピング層２０６を通過する開口部２０８を形成し、前記開口部２０８を限定する犠牲層１０２の内側面と半導体基板１００の表面上に単結晶シリコンパターン２１０及び開口部２０８は図１乃至図５を参照して既に説明した方法と類似に形成することができる。
図１２を参照すると、前記単結晶シリコンパターン２１０が形成された開口部２０８の内側面及び前記キャッピング層２０６上にゲート絶縁膜２１２を形成する。前記ゲート絶縁膜２１２はシリコン酸化膜、シリコン酸窒化膜、金属酸化膜又はこれらの複合膜であることができる。前記シリコン酸化膜及びシリコン酸窒化膜はＬＰＣＶＤ工程を通じて形成することができ、前記金属酸化膜はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができる。前記金属酸化膜の例としては、Ｔａ２Ｏ５膜、ＴａＯＮ膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜などがある。
図１３を参照すると、前記開口部２０８（図１２）を充填する導電層２１４を前記ゲート絶縁膜２１２上に形成する。前記導電層２１４は、ドーピングされたポリシリコン層又は金属層であることができる。前記ドーピングされたポリシリコン層はＬＰＣＶＤ工程及び不純物ドーピング工程を通じて形成することができ、前記金属層はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができる。前記金属層の例としては、タングステン層、チタン層、タンタル層、コバルト層、モリブデン層、ニケル層、ルテニウム層などがある。
図１４を参照すると、前記導電層２１４（図１３）をゲート電極２１６として形成するために、前記導電層２１４の上部を除去する。前記導電層２１４の上部はエッチバック工程又は化学的機械的研磨工程のような平坦化工程を通じて除去することができ、前記平坦化工程は前記キャッピング層２０６の上部面が露出されるように導電層２１４の上部と前記キャッピング層２０６上に形成されたゲート絶縁膜２１２の一部を除去するために遂行される。
図１５及び図１６を参照すると、前記キャッピング層２０６（図１４）、バッファ酸化膜２０４（図１４）、及び犠牲層２０２（図１４）を一般の乾式エッチング工程及び湿式エッチング工程を通じて除去する。前記キャッピング層２０６及びバッファ酸化膜２０４は、乾式エッチング工程によって除去することができ、前記犠牲層２０２はシリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有するエッチャントを用いる湿式エッチング工程によって除去することができる。
図１５及び図１６に示したようなゲート構造物２０は、全体的に円形柱形状を有し、ゲート構造物２０の下部は半導体基板１００の表面に埋め立てられている。前記ゲート構造物２０のゲート電極２１６は、第１直径を有する下部の第１柱２１６ａと、前記第１柱２１６ａの上部面上に形成され、前記第１直径より大きい第２直径を有する上部の第２柱２１６ｂを含む。前記第１柱２１５ａと第２柱２１６ｂは、導電層蒸着工程を通じて一体に形成される。前記ゲート構造物２０のゲート絶縁膜２１２は前記ゲート電極２１６の上部面を除いた残りの表面に全体的に形成されている。
図１７乃至図２０を本発明の第３実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。
図１７を参照すると、半導体基板１００上に形成された犠牲層３０２とバッファ酸化膜３０４及びキャッピング層３０６を通過する開口部３０８を形成し、前記開口部３０８を限定する犠牲層３０２の内側面と半導体基板１００の表面上に単結晶シリコンパターン３１０を形成する。前記単結晶シリコンパターン３１０上にゲート絶縁膜３１２を形成し、前記開口部３０８を充填するゲート電極３１４を形成する。前記単結晶シリコンパターン３１０、ゲート絶縁膜３１２及びゲート電極３１４は、図１乃至図８又は図１１乃至図１４を参照して既に説明された発明と類似な方法で形成することができる。
図１８を参照すると、前記キャッピング層３０６及びゲート電極上に金属層３１６を形成する。前記金属層３１６はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができ、前記金属層３１６はタングステン、チタン、タンタル、コバルト、ニケル、ルテニウムなどからなることができる。
図１９を参照すると、前記金属層３１６が形成された半導体基板１００を熱処理することで、前記金属層３１６とドーピングされたポリシリコンからなるゲート電極３１４を反応させ、前記ゲート電極３１４の上部面上に金属シリサイド層３１８を形成する。
図２０を参照すると、前記金属層３１６（図１９）、キャッピング層３０６（図１９）、バッファ酸化膜３０４（図１９）、及び犠牲層３０２（図１９）を一般の乾式エッチング工程及び湿式エッチング工程を通じて除去する。前記金属層３１６と金属シリサイド層３１８に対してエッチング選択比を有するエッチャントを用いる湿式エッチング工程を通じて前記金属層３１６を除去することができ、一般の乾式エッチング工程を通じて前記キャッピング層３０６及びバッファ酸化膜３０４を除去することができる。また、シリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有するエッチャントを用いる湿式エッチング工程を通じて前記犠牲層３０２を除去することができる。
図２１乃至図２６を本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。
図２１を参照すると、半導体基板１００上に形成された犠牲層４０２とバッファ酸化膜４０４及びキャッピング層４０６を通過する開口部４０８を形成し、前記開口部４０８の内側面上に単結晶シリコンパターン４１０及びゲート絶縁膜４１２を形成する。前記単結晶シリコンパターン４１０及びゲート絶縁膜４１２は図１乃至図６又は図１１及び図１２を参照して既に説明した方法と類似な方法で形成することができる。
図２２を参照すると、前記ゲート絶縁膜４１２が形成された開口部４０８の内側面と前記キャッピング層４０６上に均一な厚さを有する導電層４１４を形成する。前記導電層４１４はドーピングされたポリシリコンからなることが望ましく、前記導電層４１４はＬＰＣＶＤ工程及び不純物ドーピング工程を通じて形成することができる。
図２３を参照すると、前記導電層４１４によって限定される開口部４０８（図２２）の内部を充填する金属層４１６を前記導電層４１４上に形成する。前記金属層４１６はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができ、タングステン、チタン、タンタル、コバルト、ニケル、ルテニウムなどからなることができる。
図２４を参照すると、熱処理工程を用いて前記金属層４１６（図２３）を金属シリサイド層４１８として形成する。前記金属層４１６は、前記熱処理工程の期間、ドーピングされたポリシリコンと反応して金属シリサイド層４１８に変換される。
図２５を参照すると、ゲート電極４２０を形成するために、化学的機械的研磨工程又はエッチバック工程のような平坦化工程を通じて金属シリサイド層４１８（図２４）の上部及び導電層４１４（図２４）の上部を除去する。ここで、前記平坦化工程はキャッピング層４０６の上部面が露出するように遂行されることが望ましい。
図２６を参照すると、一般の乾式エッチング工程及び湿式エッチング工程を通じて前記キャッピング層４０６（図２５）及び犠牲層４０２（図２５）を除去する。ここで、前記湿式エッチング工程では、シリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有するエッチャントが用いることができる。
前述したように形成されたゲート構造物４０は、ゲート電極４２０とゲート絶縁膜４１２を含む。具体的に、前記ゲート電極４２０は第１外径を有する下部の第１シリンダー４２２ａ部位と前記第１外径より大きい第２外径を有する上部の第２シリンダー４２２ｂ部位で構成される導電パターン４２２及び前記導電パターン４２２の内部を充填する金属シリサイドプラグ４２４を含む。前記ゲート絶縁膜４１２は前記第１シリンダー４２２ａ部位の側面と下部面及び前記第２シリンダー４２２ｂ部位の下部面上に形成される。本発明の他の実施例によると、前記ゲート絶縁膜４１２は前記ゲート電極４２０の上部面を除いた残りの表面上に全体的に形成することもできる。
前記ゲート絶縁膜４１２は、シリコン酸化物、シリコン酸窒化物又は金属酸化物からなることができ、前記金属酸化物の例としてはＴａ２Ｏ５、ＴａＯＮ、ＴｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＢａＴｉＯ３、ＳｒＴｉＯ３などがある。
図２７及び図２８は、ゲート構造物の他の例を説明するための概略的な断面図である。
図２７を参照すると、第１実施例によるゲート構造物の形成方法において、前記平坦化工程は前記犠牲層１０２（図７及び図８参照）が露出されるように遂行することができる。即ち、前記平坦化工程を遂行する間、導電層１１８の上部とキャッピング層１０６及びバッファ酸化膜１０４が除去される場合、図２７に示したように、ゲート構造物１２は柱形状を有するゲート電極１４と、前記ゲート電極１４の側面と接して前記ゲート電極１４を囲むように形成されたゲート絶縁膜１６を含む。ここで、前記犠牲層１０２は湿式エッチング工程を通じて除去される。
図２８を参照すると、第４実施例によるゲート構造物の形成方法において、前記平坦化工程は前記犠牲層４０２（図２４及び図２５参照）が露出されるように遂行することができる。前記平坦化工程を通じて金属シリサイド層４１８の上部、ドーピングされたポリシリコンからなる導電層４１４の上部、キャッピング層４０６及びバッファ酸化膜４０４が除去される場合、ゲート構造物４２のゲート電極４４はシリンダー形状を有してドーピングされたポリシリコンからなる導電パターン４４ａと、柱形状を有して前記導電パターン４４ａの内部を充填する金属シリサイドプラグ４４ｂを含み、ゲート絶縁膜４６は導電パターン４４の側面を囲むように前記導電パターン４４の側面上に形成される。
図２９乃至図５４は、本発明の第５実施例によるＭＯＳトランジスタのような半導体装置の形成方法を説明するための断面図である。図２９を参照すると、半導体基板１００上に第１犠牲層５０２を形成する。前記第１犠牲層５０２はシリコンゲルマニウムからなることができ、一般のエピタキシャル成長工程、化学気相蒸着又は超高真空化学蒸着工程を通じて形成することができる。前記第1犠牲層５０２は４００Å〜６００Å程度に形成することができ、望ましくは、５００Å程度に形成することができる。ここで、前記第１犠牲層５０２を形成する前に半導体基板１００の表面に不純物ドーピング領域（図示せず）を形成することができる。即ち、イオン注入工程又は拡散工程を通じてＮ型ウェル（ｗｅｌｌ）又はＰ型ウェルを形成することができる。
前記第１犠牲層５０２を形成するための工程ガスは、シリコンソースガスと、ゲルマニウムソースガス及びキャリアガスを含む。前記シリコンソースガスの例としては、シラン（ＳｉＨ４）、ジシラン（Ｓｉ３Ｈ８）、トリシラン（Ｓｉ２Ｈ６）、モノクロロシラン（ＳｉＨ３Ｃｌ）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）などがある。前記ゲルマニウムソースガスの例としては、ジャーメイン（ＧｅＨ４）、ジジャーメイン（Ｇｅ２Ｈ４）、モノクロロジャーメイン（ＧｅＨ３Ｃｌ）、ジクロロジャーメイン（Ｇｅ２Ｈ２Ｃｌ２）、トリクロロジャーメイン（Ｇｅ３ＨＣｌ３）などがある。前記キャリアガスの例としては塩素（Ｃｌ２）、水素（Ｈ２）、塩化水素（ＨＣｌ）などがある。
図３０を参照すると、前記第１犠牲層５０２上にＳｉＨ４ガス、Ｓｉ２Ｈ２Ｃｌ２ガスのようなシリコンガスソースと水素（Ｈ２）ガス、塩素（Ｃｌ２）ガスのような反応ガスを含む工程ガスを用いる一般のエピタキシャル成長工程、化学気相蒸着工程又は超高真空化学気相蒸着工程を通じて第１単結晶シリコン層５０４を形成する。前記第１単結晶シリコン層５０４は、４００Å〜６００Å程度に形成することができ、望ましくは、５００Å程度に形成することができる。しかし、前記第１単結晶シリコン層５０４の厚さは多様に変更することができ、本発明の範囲を限定することはない。
図３１を参照すると、前記第１単結晶シリコン層５０４（図３０）を第１導電層５０６として形成するために前記第１単結晶シリコン層５０４をＮ型不純物又はＰ型不純物でドーピングする。前記第１単結晶シリコン層５０４に対する不純物ドーピング工程はイオン注入工程又は拡散工程であることができる。
これとは対照的に、前記第１導電層５０６は、ＳｉＨ４ガスのようなシリコンガスと前記第１単結晶シリコン層５０４をインシチュドーピングするためのドーパントソースを含む工程ガスを用いるエピタキシャル成長工程又は化学気相蒸着工程を通じて形成することもできる。前記ドーパントソースガス画素としてはホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）などのようなＮ型ドーピングガス及びジボラン（Ｂ２Ｈ６）のようなＰ型ドーピングガスを用いることができる。
図３２を参照すると、第１導電パターン５０８を形成するために、一般の乾式エッチング工程（例えば、プラズマエッチング工程、反応性イオンエッチング工程など）を通じて前記第１導電層５０６（図３１）をパターニングする。図示していないが、前記乾式エッチング工程にはフォトレジストパターン（図示せず）がエッチングマスクとして用いることができ、前記フォトレジストパターンは一般のフォトリソグラフィ工程を通じて前記第１導電層５０６上に形成され、アッシング工程又はストリップ工程を通じて除去される。
図３３を参照すると、前記第１導電パターン５０８及び第１犠牲層５０２上に第２犠牲層５１０を形成する。前記第２犠牲層５１０はシリコンソースガスとゲルマニウムソースガス及びキャリアガスを用いる一般のエピタキシャル成長工程、ＣＶＤ工程又はＵＶＣＶＤ工程を通じて形成され、シリコンゲルマニウムからなる。前記第２犠牲層５１０は前記第１導電パターン５０８の厚さと実質的に同じであったり、前記第１導電パターン５０８より厚く形成されることが望ましい。
図３４を参照すると、前記第２犠牲層５１０を平坦化するための平坦化工程を遂行する。前記平坦化工程としてはＣＭＰ工程を採用することができ、前記平坦化工程は前記第１導電パターン５０８の上部面が露出されるように遂行される。
一方、図示していないが、前記第１単結晶シリコン層５０４（図３０）上には、第１バッファ酸化膜が更に形成することができ、前記第１バッファ酸化膜は、前記第１単結晶シリコン層５０４に対するドーピング工程後に除去することができ、また、前記第２犠牲層５１０に対する平坦化工程を遂行する間、除去することもできる。
図３５を参照すると、前記第１導電パターン５０８及び第２犠牲層５１０上に一般のエピタキシャル成長工程又はＵＶＣＶＤ工程を通じて第３犠牲層５１２を形成する。前記第３犠牲層５１２はシリコンゲルマニウムからなり、前記第３犠牲層５１２を形成するための工程ガスは、シリコンソースガスとゲルマニウムソースガス及びキャリアガスを含む。前記第３犠牲層５１２の厚さは１０００Å程度に形成することが望ましい。しかし、第３犠牲層５１２の厚さは目的とするＭＯＳトランジスタのチャンネル長さによって多様に変更することができる。
図３６を参照すると、前記第３犠牲層５１２上に第２単結晶シリコン層５１４及び第２バッファ酸化膜５１６を形成する。前記第２単結晶シリコン層５１４は、ＳｉＨ４ガス、Ｓｉ２Ｈ２Ｃｌ２ガスのようなシリコンソースガスと水素（Ｈ２）ガス、塩素（Ｃｌ２）ガスのような反応ガスを含む工程ガスを用いる一般のエピタキシャル成長工程、化学気相蒸着工程又は超高真空化学気相蒸着工程を通じて形成することができる。前記第２単結晶シリコン層５１４は４００Å〜６００Å程度の厚さに形成することができ、目的とするＭＯＳトランジスタの特徴によって多様に変更することができるので、前記２単結晶シリコン層５１４の厚さが本発明の範囲を限定することはない。
図３７を参照すると、前記第２単結晶シリコン層５１４（図３６）を第２導電層５１８として形成するために、前記第２単結晶シリコン層５１４をＮ型不純物又はＰ型不純物でドーピングする。前記第２単結晶シリコン層５１４に対する不純物ドーピング工程は、イオン注入工程又は拡散工程であることができる。
これとは対照的に、前記第２導電層５１８はシリコンソースガスと反応ガス及び前記第２単結晶シリコン層５１４をインシチュドーピングするためのドーパントソースを含む工程ガスを用いるエピタキシャル成長工程又は化学気相蒸着工程を通じて形成することもできる。前記ドーパントソースガスとしては、ＰＨ３ガス、ＡｓＨ３ガスなどのようなＮ型ドーピングガス及びＢ２Ｈ６ガスのようなＰ型ガスを用いることができる。
図３８を参照すると、第２導電パターン５２０を形成するために、一般の乾式エッチング工程（例えば、プラズマエッチング工程、反応性イオンエッチング工程など）を通じて前記第２バッファ酸化膜５１６と第２導電層５１８（図３７）をパターニングする。図示していないが、前記乾式エッチング工程では、フォトレジストパターン（図示せず）がエッチングマスクとして用いることができ、前記フォトレジストパターンは一般のフォトリソグラフィ工程を通じて前記バッファ酸化膜５１６上に形成され、第２導電パターン５２０が形成された後、アッシング工程又はストリップ工程を通じて除去される。ここで、前記第２導電パターン５２０は、前記第１導電パターン５０８と部分的に重なるように形成されることが望ましい。しかし、前記第２バッファ酸化膜５１６は、前記第２単結晶シリコン層５１４（図３６）に対するドーピング工程を遂行した後、一般のエッチング工程によって除去することもできる。
図３９を参照すると、前記第３犠牲層５１２及び前記第２バッファ酸化膜５１６上にキャッピング層５２２を形成する。前記キャッピング層５２２はシリコン窒化物からなることができ、ＳｉＨ２Ｃｌ２ガス、ＳｉＨ４ガス、ＮＨ３ガスなどを用いるＬＰＣＶＤ工程又はＰＥＣＶＤ工程を通じて形成することができる。
図４０を参照すると、前記キャッピング層５２２を平坦化するために化学的研磨工程又はエッチバック工程のような平坦化工程を遂行する。
図４１を参照すると、前記第２導電パターン５２０を露出する第１開口部５２４を形成するために平坦化されたキャッピング層５２２及び第２バッファ酸化膜５１６を部分的にエッチングする。前記第１開口部５２４は、前記キャッピング層５２２上に前記フォトレジストパターン（図示せず）を一般のフォトリソグラフィ工程を通じて形成し、前記フォトレジストパターンをエッチングマスクとして用いる一般の異方性エッチング工程（例えば、プラズマエッチング工程）を通じて形成される。前記第１開口部５２４は前記第１導電パターン５０８と重なった前記第２導電パターン５２０の一部分を露出するように形成することが望ましい。前記フォトレジストパターンは、アッシング工程又はストリップ工程を通じて除去される。
図４２を参照すると、前記第１開口部５２４を有するキャッピング層５２２をエッチングマスクとして用いる一般の異方性エッチング工程を通じて前記半導体基板１００の表面を露出する第２開口部５２６を形成する。前記第２開口部５２６は、前記第２導電パターン５２０、第３犠牲層５１２、第１導電パターン５０８及び第１犠牲層５０２を通じて形成され、前記第２開口部５２６を形成するのに所要されるエッチング時間は前記半導体基板１００の表面を過エッチングするように制御することが望ましい。即ち、前記第２開口部５２６の底面５２６ａは、過エッチングによって前記半導体基板１００の表面１００ａより低く形成されることが望ましい。
図４３を参照すると、前記第２開口部２５６を限定する表面上に単結晶シリコンからなるチャンネルパターン５２８を形成する。前記パネルパターン５２８は、ＳｉＨ４ガス、Ｓｉ２Ｈ２Ｃｌ２ガスのようなシリコンソースガスと、水素（Ｈ２）ガス、塩素（Ｃｌ２）ガスのような反応ガスを含む工程ガスを用いる一般のエピタキシャル成長工程、化学気相蒸着工程又は超高真空化学気相蒸着工程を通じて形成することができる。具他的に、前記チャンネルパターン５２８は、前記第２開口部５２６の内部に露出された半導体基板１００の表面、第１犠牲層５０２、第１導電パターン５０８、第３犠牲層５１２及び第２導電パターン５２０上に均一に形成されることが望ましい。
前記チャンネルパターン５２８の厚さは、１００Å〜３００Å程度の厚さに形成することができ、望ましくは１５０Å〜２００Å程度の厚さに形成することができる。しかし、チャンネルパターン５２８の厚さは、目的とするＭＯＳトランジスタの特性によって多様に変更することができるので、前記チャンネルパターン５２８の厚さが本発明の範囲を限定することはない。
一方、前記チャンネルパターン５２８を形成するための工程ガスには、前記チャンネルパターン５２８をインシチュ工程で不純物ドーピングするためのＮ型ドーピングガス又はＰ型ドーピングガスを添加することができる。
図４４を参照すると、前記チャンネルパターン５２８の表面上にゲート絶縁膜５３０を形成する。前記ゲート絶縁膜５３０はシリコン酸化物又はシリコン酸窒化物からなることができ、Ｏ２ガス、ＮＯガス又はＮ２Ｏガスを用いる急速熱処理工程（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ；ＲＴＰ）を通じて形成することができる。前記ゲート絶縁膜５３０の厚さは１０Å〜７０Å程度に形成することが望ましい。
図４５を参照すると、前記ゲート絶縁膜５３０の内部及び前記第１開口部５２４（図４４）の内部を充填する（ｆｉｌｌｉｎｇ）第３導電層５３２を形成する。前記第３導電層５３２は、ドーピングされたポリシリコンからなることができる。具体的に、ＬＰＣＶＤ工程を通じてポリシリコン層を形成する期間、インシチュ工程で不純物ドーピング工程を同時に遂行することで、ドーピングされたポリシリコンからなる第３導電層５３２を形成することができる。本発明の他の実施例によると、ＬＰＣＶＤ工程を通じて前記ゲート絶縁膜５３０の内部及び前記第１開口部の内部を充填するポリシリコン層を形成し、不純物ドーピング工程を通じて前記ポリシリコン層を前記第３導電層５３２で形成することができる。前記不純物ドーピング工程は一般的なイオン注入工程又は不純物拡散工程であることができる。
また、前記第３導電層５３２は、タングステン、チタン、タンタル、コバルト、モリブデン、ニケル、ルテニウムなどのような金属からなることができる。前記のような金属からなる第３導電層５３２は金属前駆体を用いるＭＯＣＶＤ工程、ＰＶＤ工程又はＡＬＤ工程を通じて形成することができる。
前記第３導電層５３２の材質は、目的とするＭＯＳトランジスタのゲート電極が有する仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）によって多様に変更することができる。即ち、前記ＭＯＳトランジスタのしきい電圧（Ｖｔｈ）は、前記ゲート電極の仕事関数によって変化するので、前記第３導電層５３２の材質は前記目的とするＭＯＳトランジスタの動作特性を考慮して適切に選択することができる。
前記ゲート電極がドーピングされたポリシリコンからなる場合、前記ゲート電極の仕事関数は、前記ポリシリコン層に注入される不純物の濃度によって変化する。したがって、前記不純物ドーピング工程を遂行する間、前記不純物の濃度を適切に調節することで、前記ゲート電極の仕事関数を調節することができる。
また、前記ゲート電極が金属からなる場合、イオン注入工程を通じて窒素又はアルゴンを注入することで、ゲート電極の仕事関数を調節することができる。一般的に、ゲート電極の仕事関数は窒素の濃度に比例して増加する。
一方、前記ゲート電極の仕事関数を調節するために遂行されるイオン注入工程は、後続する第３導電層５３２に対する平坦化工程以後に前記キャッピング層５２２をイオン注入マスクを用いて遂行することもできる。
図４６を参照すると、前記第３導電層５３２（図４５）は、エッチバック（ｅｔｃｈ ｂａｃｋ）工程又は化学的機械的研磨工程のような平坦化工程を通じてゲート電極５３４として形成される。前記平坦化工程は、前記キャッピング層５２２の上部面が露出されるように前記第３導電層５３２の上部を除去するために遂行される。
図４７を参照すると、前記ゲート電極５３４及びキャッピング層５２２上に前記第２導電パターン５２０と対応するハードマスク５３６を形成する。前記ハードマスク５３６は、前記ゲート電極５３４とキャッピング層５２２上にハードマスク層（図示せず）と前記第２導電パターン５２０と対応するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをエッチングマスクとして前記ハードマスク層を異方性エッチングすることで形成することができる。前記ハードマスク層は、シリコン窒化物又はシリコン酸化物からなることができ、一般の化学気相蒸着工程、ＬＰＣＶＤ工程又はＰＥＣＶＤ工程を通じて形成することができ、前記フォトレジストパターンは一般のフォト工程を通じて形成することができる。
図４８を参照すると、前記ハードマスク５３６をエッチングマスクとして用いる一般の異方性エッチング工程を通じて前記キャッピング層５２２をエッチングする。前記キャッピング層５２２に対するエッチング工程は、前記シリコンゲルマニウムからなる第３犠牲層５１２を露出させるために遂行される。前記キャッピング層５２２に対するエッチング工程時間は前記第３犠牲層５１２を過エッチングするために適切に調節することができる。
図４９を参照すると、前記第１儀性層５０２、第２犠牲層５１０及び第３犠牲層５１２（図４８）を湿式エッチング方法で除去する。前記第１儀性層５０２、第２犠牲層５１０及び第３犠牲層５１２のエッチング工程には、シリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有するエッチャントを用いることができる。ここで、前記ハードマスク５３６とキャッピング層５２２はゲート電極５３４を前記エッチャントから保護する保護層で用いられる。
図５０を参照すると、 前記第１儀性層５０２、第２犠牲層５１０及び第３犠牲層５１２（図４８）が除去することで、形成された空間を充填する層間絶縁層５３８を形成する。前記層間絶縁層５３８は、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）又はＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物からなることができる。前記層間絶縁層５３８は、図４９に示したＭＯＳトランジスタ構造物が完全に埋没するように形成されることが望ましい。
図５１を参照すると、前記層間絶縁層５３８の上部及びハードマスク５３６（図５０）をエッチバック工程又は化学的機械的研磨工程のような平坦化工程を通じて除去する。前記平坦化工程は、ゲート電極５３４の上部面が露出されるように遂行することが望ましい。
図示していないが、前記ゲート電極５３４がドーピングされたポリシリコンからなる場合、前記ゲート電極５３４上には金属シリサイド層を更に形成することができる。前記金属シリサイド層は、金属層を形成するための蒸着工程と前記金属層を金属シリサイド層として形成するためのシリサイデーション工程と、前記金属層を除去するためのエッチング工程によって形成することができる。
また、前述したことによると、前記層間絶縁層５３８は、前記犠牲層５０２、５１０、５１２（図４８）を除去した後に形成される。しかし、前記層間絶縁層５３８は、前記犠牲層５０２、５１０、５１２、第２バッファ酸化膜５１６、キャッピング層５２２及びハードマスク５３６を全て除去した後に形成することもできる。
図５２を参照すると、前記第１導電パターン５０８と第２導電パターン５２０をそれぞれ露出するコンタクトホール５４０ａ、５４０ｂを形成する。前記コンタクトホール５４０ａ、５４０ｂは、前記層間絶縁層５３８上に形成されたフォトレジストパターン（図示せず）をエッチングマスクとして用いる一般のプラズマエッチング又は反応性イオンエッチング工程を通じて形成することができる。前記フォトレジストパターンは、一般のフォト工程を通じて形成することができ、前記コンタクトホール５４０ａ、５４０ｂを形成するためのエッチング工程の後に除去される。
図５３を参照すると、前記コンタクトホール５４０ａ、５４０ｂ（図５２）を充填する金属層５４２を前記層間絶縁層５３８、キャッピング層５２２及びゲート電極５３４上に形成する。前記金属層５４２はＭＯＣＶＤ又はＰＶＤ方法で形成することができ、アルミニウム、銅、タングステン、タンタル、チタニウムなどからなることができる。
図５４を参照すると、前記金属層５４２（図５３）を前記第１導電パターン５０８、第２導電パターン５２０及びゲート電極５３４とそれぞれ連結される金属配線５４４ａ、５４４ｂ、５４４ｃで形成する。前記金属配線５４４ａ、５４４ｂ、５４４ｃは、一般のフォトリソグラフィ工程と一般の異方性エッチング工程によって形成することができる。
図５５は、本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタを説明するための斜視図である。
図５４と図５５を参照すると、前記ＭＯＳトランジスタ５０は、半導体基板１００から垂直方法に延びられたゲート構造物５２と、前記ゲート構造物５２を囲むように前記ゲート構造物５２の外側面に接するチャンネルパターン５２８と、前記チャンネルパターン５２８の下部から第１水平方向に延びられた第１導電パターン５０８と、前記チャンネルパターン５２８の上部から延びられた第２水平方向に延びられた第２導電パターン５２０を含む。
前記第１導電パターン５０８と第２導電パターン５２０は、ソース又はドレインとして機能し、前記チャンネルパターン５２８を囲むように形成され、前記チャンネルパターン５２８から互いに反対方向に延びられる。
前記ゲート構造物５２は、円形断面を有する柱形状を有し、導電性物質からなるゲート電極５３４と、前記ゲート電極５３４の外側面上に形成されたゲート絶縁膜５３０を含む。前記チャンネルパターン５２８は、前記ゲート絶縁膜５３０の外径と対応する内径を有する上部が開放されたシリンダー形状を有して前記ゲート絶縁膜５３０の外側面上に形成されている。また、チャンネルパターン５２８は、前記ゲート絶縁膜５３０の外側面と接する外側面を有し、前記第１導電パターン５０８及び第２導電パターン５２０と接する外側面を有する。
具体的に、前記ゲート電極５３４は、第１直径を有する下部の第１柱５３４ａと、前記第１直径より大きい第２直径を有する上部の第２柱５３４ｂを含む。前記チャンネルパターン５２８の外径は、前記第２直径と同じであり、前記第１柱５３４ａを囲むように形成され、前記ゲート絶縁膜５３０は前記第１柱５３４ａとチャンネルパターン５２８との間に形成される。
前記ＭＯＳトランジスタ５０のチャンネル領域は、前記第１導電パターン５０８と第２導電パターン５２０との間に位置するチャンネルパターン５２８の一部形成され、円形チューブ形状又は環形柱形状を有する。したがって、前記ＭＯＳトランジスタ５０のチャンネルの長さは第１導電パターン５０８と第２導電パターン５２０との距離によって決定することができる。即ち、前記ＭＯＳトランジスタ５０のチャンネルの長さは第３犠牲層５１２（図３５参照）の厚さによって決定することができる。
一方、前記ＭＯＳトランジスタ５０のチャンネル幅は、前記ゲート電極５３４の第１直径によって決定することができる。即ち、ＭＯＳトランジスタ５０のチャンネル幅は前記第２開口部５２６（図４２参照）の内径及び前記チャンネルパターン５２８の厚さによって決定することができる。
したがって、前記チャンネル長さ及び幅を適切に調節することで、短チャンネル効果及び狭チャンネル効果を効果的に抑制することができ、半導体装置の高集積化によるチャンネルサイズの減少による短チャンネル効果及び狭チャンネル効果に用意に対応することができる。
一方、図示したように、前記ゲート電極５３４は円形断面を有する。しかし、前記ゲート電極５３４の断面形状は多様に変形することができ、断面形状を変化することで、チャンネル幅を調節することができる。
図５６は、本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタの他の例を説明するための斜視図である。
図５６を参照すると、示したＭＯＳトランジスタ５５０は、柱形状を有するゲート構造物５５２と、前記ゲート構造物５５２の側面を囲むように形成されたチャンネルパターン５５４及び前記チャンネルパターン５５４の下部と、上部からそれぞれ延びられる第１導電パターン５５６及び第２導電パターン５５８を含む。
図示したものによると、前記第１導電パターン５５６と第２導電パターン５５８はそれぞれ第１水平方向及び第２水平方向に延びられ、第１水平方向及び第２水平方向の間の角度は約９０°である。しかし、前記角度は、多様に変更することができる。即ち、第１導電パターン５５６及び第２導電パターン５５８が延びられる方向を適切に調節することで、前記ＭＯＳトランジスタ５５０を含むデータ保存又は処理装置のレイアウトを改善することができる。
図５７及び図５８は、本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタの他の例を説明するための断面図及び斜視図である。
図５７及び図５８を参照すると、示したＭＯＳトランジスタ５６０は柱形状を有するゲート構造物５６２と、前記ゲート構造物５６２の側面を囲むように形成されたチャンネルパターン５６４及び前記チャンネルパターン５６４の下部と上部からそれぞれ延びられる第１導電パターン５６６及び第２導電パターン５６８を含む。
図示したものによると、前記第１導電パターン５６６と第２導電パターン５６８は、前記チャンネルパターン５６４から同じ水平方向にそれぞれ延びられる。前記第１導電パターン５６６は前記第２導電パターン５６８より長い延長長さを有する。
前記のように、第１導電パターン５６６と第２導電パターン５６８の方向と長さを適切に調節することで、前記ＭＯＳトランジスタ５６０を含むデータ保存又は処理装置のレイアウトを改善することができる。
図５９及び図６０は、本発明の第５実施例による半導体装置の形成方法を用いて形成された複数のＭＯＳトランジスタを説明するための斜視図である。
図１２を参照すると、ＭＯＳトランジスタ５７０ａ、５７０ｂは、柱形状のゲート構造物５７２ａ、５７２ｂと、前記ゲート構造物５７２ａ、５７２ｂを囲むように形成されたチャンネルパターン５７４ａ、５７４ｂと、前記チャンネルパターン５７４ａ、５７４ｂの上部を囲むように形成される第２導電パターン５７８ａ、５７８ｂを含む。前記第２導電パターン５７８ａ、５７８ｂは互いに異なる水平方向にそれぞれ延びられる。第１ＭＯＳトランジスタ５７０ａと第２ＭＯＳトランジスタ５７０ｂは、前記チャンネルパターン５７４ａ、５７４ｂの下部を互いに連結する第１導電パターン５７６ａを共通に用いている。前記のように第１導電パターン５７６ａを共通に用いることで複数のＭＯＳトランジスタ５７０ａ、５７０ｂを直列に連結することができ、データ保存又は処理装置のレイアウトを改善することができる。
図示したものによると、チャンネルパターン５７４ａ、５７４ｂの下部と連結された第１導電パターン５７６ａが二つのＭＯＳトランジスタの間に共通に用いられているが、これとは違って、第２導電パターン５７８ａ、５７８ｂのうち、一つを共通に用いることもできる。
図６０を参照すると、ＭＯＳトランジスタ５７０ｃ、５７０ｄはゲート構造物５７２ｃ、５７２ｄと、チャンネルパターン５７４ｃ、５７４ｄと、第２導電パターン５７８ｃ、５７８ｄを含む。前記第２導電パターン５７８ｃ、５７８ｄは、互いに平行な方向にそれぞれ延びられる。第１ＭＯＳトランジスタ５７０ｃと第２ＮＭＯＳトランジスタ５７０ｄは、前記チャンネルパターン５７４ｃ、５７４ｄの下部を互いに連結する第１導電パターン５７６ｂを共通に用いている。
前記のような構成要素に対する追加的な詳細説明は、図５９を参照して既に説明されたＭＯＳトランジスタ５７０ａ、５７０ｂと類似であるので、省略する。
図６１乃至図７１は、本発明の第６実施例による半導体装置の形成方法を説明するための断面図である。
図６１を参照すると、半導体基板１００上にシリコンゲルマニウムからなる第１犠牲層６０２を形成する。前記第１犠牲層６０２上にドーピングされた単結晶シリコンからなる第１導電パターン６０８とシリコンゲルマニウムからなる第２犠牲層６１０を形成する。前記第１導電パターン６０８及び前記第２犠牲層６１０上にシリコンゲルマニウムからなる第３犠牲層６１２を形成し、前記第３犠牲層６１２上に第２シリコン単結晶層（図示せず）を形成する。前記第２シリコン単結晶層上に第２バッファ酸化膜６１６を形成し、前記第２シリコン単結晶層を第２導電層６１８として形成するための不純物ドーピング工程を遂行する。前記のような構成要素は、図２９乃至図３７を参照して既に説明された方法と類似な方法を通じて形成することができる。
図６２を参照すると、前記第２バッファ酸化膜６１６上にキャッピング層６２０を形成する。前記キャッピング層６２０はシリコン窒化物からなることができ、ＳｉＨ２Ｃｌ２ガス、ＳｉＨ４ガス、ＮＨ３ガスなどを用いるＬＰＣＶＤ工程又はプラズマ強化化学気相蒸着 ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を通じて形成することができる。
図６３を参照すると、前記第２導電層６１８を露出する第１開口部６２２を形成するために、前記キャッピング層６２０及び第２バッファ酸化膜６１６をエッチングする。前記第１開口部６２２は、前記キャッピング層６２０上に形成されたフォトレジストパターン（図示せず）をエッチングマスクとして用いる一般の異方性エッチング工程によって形成することができる。前記フォトレジストパターンはアッシング工程及びストリップ工程を通じて除去することができる。
図６４を参照すると、前記第１開口部６２２を有するキャッピング層６２０をエッチングマスクとして用いる一般の異方性エッチング工程を通じて前記半導体基板１００の表面を露出する第２開口部６２４を形成する。前記第２開口部６２４は、第２導電層６１８、第３犠牲層６１２、第１導電パターン６０８及び第１犠牲層６０２を通じて形成されることが望ましく、前記第２開口部６２４を形成するのに所要されるエッチング時間は前記半導体基板１００の表面を過エッチングするように制御されることが望ましい。したがって、前記第２開口部６２４の底面６２４ａは、過エッチングによって前記半導体基板１００の表面１００ａより低く形成することができる。
図６５を参照すると、前記第２開口部６２４を限定する表面上に単結晶シリコンからなるチャンネルパターン６２６を形成する。前記チャンネルパターン６２６は、ＳｉＨ４ガス、Ｓｉ２Ｈ２Ｃｌ２ガスのようなシリコンソースガスと水素（Ｈ２）ガス、塩素（Ｃｌ２）ガスのような反応ガスを含む工程ガスを用いる一般のエピタキシャル成長工程、化学気相蒸着工程又は超高真空化学気相蒸着工程を通じて形成することができる。具体的に、前記チャンネルパターン６２６は、前記第２開口部６２４の内部に露出された半導体基板１００の表面、第１犠牲層６０２、第１導電パターン６０８、第３犠牲層６１２及び第２導電層６１８上に均一に形成されることが望ましい。
前記チャンネルパターン６２６の厚さは、１００Å〜３００Å程度の厚さに形成することができ、望ましくは１５０Å〜２００Å程度の厚さに形成することができる。しかし、チャンネルパネル６２６の厚さは目的とするＭＯＳトランジスタの特性によって多様に変更することができるので、前記チャンネル６２６の厚さが本発明の範囲を限定することはない。
一方、前記チャンネルパターン６２６を形成するための工程ガスでは、前記チャンネルパターン６２６をインシチュ工程で不純物ドーピングするためのＮ型ドーピングガス又はＰ型ドーピングガスを添加することができる。
図６６を参照すると、前記チャンネルパターン６２６の表面上にゲート絶縁膜６２８を形成する。前記ゲート絶縁膜６２８はシリコン酸化物又はシリコン酸窒化物からなることができ、Ｏ２ガス、ＮＯガス、Ｎ２Ｏガスを用いる急速熱処理工程（ＲＴＰ）を通じて形成することができる。前記ゲート絶縁膜６２８の厚さは１０Å〜７０Å程度に形成されることが望ましい。
図６７を参照すると、前記ゲート絶縁膜６２８の内部及び前記第１開口部６２２（図６６）の内部を充填する第３導電層６３０を形成する。前記第３導電層６３０は、ドーピングされたポリシリコンからなることができる。具体的に、ＬＰＣＶＤ工程を通じてポリシリコン層を形成する期間、インシチュ工程で不純物ドーピング工程を同時に遂行することで、前記ドーピングされたポリシリコンからなる第３導電層６３０を形成することができる。これとは違って、ＬＰＣＶＤ工程を通じて前記ゲート絶縁膜６２８の内部及び前記第１開口部６２２の内部を充填するポリシリコン層を形成し、不純物ドーピング工程を通じて前記ポリシリコン層を前記第３導電層６３０として形成することができる。前記不純物ドーピング工程は、一般的なイオン注入工程又は不純物拡散工程であることができる。
また、前記第３導電層６３０は、タングステン、チタン、タンタル、コバルト、モリブデン、ニケル、ルテニウムなどのような金属からなることができる。前記のような金属からなる第３導電層６３０は金属前駆体を用いるＭＯＣＶＤ工程、ＰＶＤ工程又はＡＬＤ工程を通じて形成することができる。
前記第３導電層６３０の材質は目的とするＭＯＳトランジスタのゲート電極が有する仕事関数によって多様に変更することができる。前記ゲート電極が金属からなる場合、イオン注入工程を通じてアルゴン又は窒素を注入することでゲート電極の仕事関数を調節することができる。
また、前記ゲート電極がドーピングされたポリシリコンからなる場合、前記ゲート電極の仕事関数は前記ポリシリコン層に注入される不純物の濃度によって変化される。したがって、前記不純物ドーピング工程を遂行する間、前記不純物の濃度を適切に調節することで、前記ゲート電極の仕事関数を調節することができる。
一方、前記ゲート電極の仕事関数を調節するために遂行されるイオン注入工程は、後続する第３導電層６３０に対する平坦化工程の後に前記キャッピング層６２０をイオン注入マスクとして用いて遂行することもできる。
図６８を参照すると、前記第３導電層６３０（図６７）はエッチバック工程又は化学的機械的研磨工程のような平坦化工程を通じてゲート電極６３２として形成される。前記平坦化工程は、前記キャッピング層６２０の上部面が露出されるように前記第３導電層６３０の上部を除去するために遂行される。
図６９を参照すると、前記ゲート電極６３２の上部面及び前記ゲート電極６３２と隣接する前記キャッピング層６２０の一部分上にハードマスク６３４を形成する。前記ハードマスク６３４は前記ゲート電極６３２とキャッピング層６２０上にハードマスク層（図示せず）と対応するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをエッチングマスクとして前記ハードマスク層を異方性エッチングすることで形成することができる。前記ハードマスク６３４は、前記第１導電パターン６０８と部分的に重なるように形成されることが望ましく、前記ハードマスク層は、シリコン窒化物又はシリコン酸化物からなることができる。一般の化学気相蒸着工程、ＬＰＣＶＤ工程又はＰＥＣＶＤ工程を通じて形成することができ、前記フォトレジストパターンは一般のフォト工程を通じて形成することができる。
図７０を参照すると、第２導電パターン６３６を形成ために、前記ハードマスク６３４をエッチングマスクとして用いる一般の異方性エッチング工程を通じて前記キャッピング層６２０、第２バッファ酸化膜６１６及び第２導電層６１８（図６９）をエッチングする。前記第２導電パターン６３６を形成するためのエッチング工程は、前記シリコンゲルマニウムからなる第３犠牲層６１２を露出するように遂行され、前記第３犠牲層６１２が過エッチングされるようにエッチング時間を適切に調節することができる。
図７１を参照すると、前記第１犠牲層６０２、第２犠牲層６１０、及び第３犠牲層６１２（図７０）を湿式エッチング方法に除去する。前記第１犠牲層６０２、第２犠牲層６１０、及び第３犠牲層６１２のエッチング工程には、シリコンゲルマニウムと単結晶シリコンに対して約５０：１以上のエッチング選択比を有するエッチャントを用いることができる。ここで、前記ハードマスク６３４とキャッピング層６２０はゲート電極６３２を前記エッチャントから保護する保護層として用いられる。
その後、前記第１犠牲層６０２、第２犠牲層６１０、及び第３犠牲層６１２が除去されることによって形成された空間を充填する層間絶縁層（図示せず）を形成し、前記第1導電パターン６０８、ゲート電極６３２及び第２導電パターン６３６と連結される金属配線（図示せず）を形成する。前記層間絶縁層と金属配線は図５０乃至図５４を参照して既に説明された半導体装置の形成方法と類似な方法を用いて形成することができる。
図７２乃至図７６は、本発明の第７実施例による半導体装置の形成方法を説明するための断面図である。
図７２を参照すると、半導体基板１００の表面に不純物ドーピング領域１００ｂを形成する。具体的に、半導体基板１００上にバッファ酸化膜（図示せず）を形成し、イオン注入工程又は拡散工程を通じてＮ型ウェル又はＰ型ウェルを形成する。
図７３を参照すると、前記半導体基板１００上に第１単結晶シリコン層７０２を形成する。前記第１単結晶シリコン層７０２は、ＳｉＨ４ガス、Ｓｉ２Ｈ２Ｃｌ２ガスのようなシリコンソースガスと水素Ｈ２ガス、塩素（Ｃｌ２）ガスのような反応ガスを含む工程ガスを用いる一般のエピタキシャル成長工程、化学気相蒸着工程又は超高真空化学気相蒸着工程を通じて形成することができる。前記第１単結晶シリコン層７０２は、４００Å〜６００Å程度に形成することができ、望ましくは５００Å程度に形成することができる。しかし、前記第１結晶シリコン層７０２の厚さは多様に変更することができ、本発明の範囲を限定することはない。一方、前記半導体基板１００の表面上に形成されたバッファ酸化膜は、前記第１単結晶シリコン層７０２を形成する前に除去されることが望ましい。
図７４を参照すると、前記第１単結晶シリコン層７０２（図７３）を第１導電層７０４に形成するために前記第１単結晶シリコン層７０２をＮ型不純物又はＰ型不純物でドーピングする。前記第１単結晶シリコン層７０２に対する不純物ドーピング工程はイオン注入工程又は拡散工程であることができる。
これと対照的に、前記第１導電層７０４は、ＳｉＨ４ガスのようなシリコンソースガスと前記第1単結晶シリコン層７０２をインシチュドーピングするためのドーパントソースを含む工程ガスを用いるエピタキシャル成長工程又は化学気相蒸着工程を通じて形成することもできる。前記ドーパントソースガスとしては、ホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）などのようなＮ型ドーピングガス及びジボラン（Ｂ２Ｈ６）のようなＰ型ドーピングガスを用いることができる。
図７５を参照すると、第１導電パターン７０６を形成するために、一般の乾式エッチング工程を通じて前記第１導電層７０４（図７４）をパターニングする。図示していないが、前記乾式エッチング工程にはフォトレジストパターン（図示せず）がエッチングマスクとして用いることができ、前記フォトレジストパターンは一般のフォト工程を通じて前記第１導電層７０４上に形成され、アッシング工程又はストリップ工程を通じて除去される。
図７６を参照すると、図３３乃至図５４を参照して既に説明された半導体装置の形成方法又は図６１乃至図７１を参照して既に説明された半導体装置の形成方法と類似な方法で前記半導体基板１００上にＭＯＳトランジスタのような半導体装置７０を形成することができる。
前記半導体装置７０は、半導体基板から垂直方向に延びられたゲート構造物７２と、前記ゲート構造物７２を囲むように形成されたチャンネルパターン７２８と、前記チャンネルパターン７２８の下部を囲むように前記半導体基板１００上に形成された第１導電パターン７０６と、前記チャンネルパターン７２８の上部を囲むように形成された第２導電パターン７２０を含む。また、層間絶縁層７３８は前記チャンネルパターン７２８、第１導電パターン７０６及び第２導電パターン７２０を囲むように形成され、金属配線７４４ａ、７４４ｂ、７４４ｃは、ゲート電極７３４、第１導電パターン７０６及び第２導電パターン７２０と連結されるように形成される。
前記ゲート構造物７２は、ゲート電極７３４とゲート絶縁膜７３０を含む。前記ゲート電極７３４は、第１直径を有する下部の第１柱７３４ａと前記第１直径より大きい第２直径を有する上部の第２柱７３４ｂを含み、前記ゲート絶縁膜７３０は、前記第１柱７３４ａの側面と下部面及び前記第２柱７３４ｂの下部面上に形成される。前記チャンネルパターン７２８は、前記第２柱７３４ｂの直径と同じ外径を有するシリンダー形状を有し、前記ゲート絶縁膜７３０の側面及び下部面を囲むように配置される。
図７７乃至図８１は、本発明の第８実施例による半導体装置の形成方法を説明するための断面図である。
図７７を参照すると、半導体基板１００上にシリコンゲルマニウムからなる第１犠牲層８０２を形成する。前記第１犠牲層８０２上にドーピングされた単結晶シリコンからなる第１導電パターン８０８とシリコンゲルマニウムからなる第２犠牲層８１０を形成する。前記第１導電パターン８０８及び前記第２犠牲層８１０上にシリコンゲルマニウムからなる第３犠牲層８１２を形成し、前記第３犠牲層８１２上に第２シリコン単結晶層（図示せず）を形成する。前記第２シリコン単結晶層上に第２バッファ酸化膜８１６を形成し、前記第２シリコン単結晶層を第２導電層８１８として形成するための不純物ドーピング工程を遂行する。前記第２バッファ酸化膜８１６上に第１開口部８２２を有するキャッピング層８２０を形成し、前記キャッピング層８２０をエッチングマスクとして用いて前記半導体基板１００の表面を露出する第２開口部８２４を形成する。前記第２開口部８２４の内側面上に単結晶シリコンからなるチャンネルパターン８２６を形成する。前記のような工程要素は図６１乃至図６５を参照して既に説明された半導体装置の形成方法と類似な方法を用いて形成することができる。
図７８を参照すると、前記チャンネルパターン８２６の内側面、前記第１開口部８２２の内側面及び前記キャッピング層８２０上にゲート絶縁膜８２８を形成する。前記ゲート絶縁膜８２８は、シリコン酸化膜、シリコン酸窒化膜、金属酸化膜又はこれの複合膜であることができる。前記シリコン酸化膜及びシリコン酸窒化膜はＬＰＣＶＤ工程を通じて形成することができ、前記金属酸化膜はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができる。前記金属酸化膜の例としては、Ｔａ２Ｏ５膜、ＴａＯＮ膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜などがある。
図７９を参照すると、前記ゲート絶縁膜８２８上に前記第１開口部８２２（図７８）及び第２開口部８２４（図７８）の内部を充填する第３導電層８３０を形成する。前記第３導電層８３０は、ドーピングされたポリシリコン又は金属からなることができる。具体的に、ＬＰＣＶＤ工程を通じてポリシリコン層を形成する期間、インシチュ工程で不純物ドーピング工程を同時に遂行することで、前記ドーピングされたポリシリコンからなる第３導電層８３０を形成することができる。これとは違って、ＬＰＣＶＤ工程を通じて前記ポリシリコン層を形成し、不純物ドーピング工程を通じて前記ポリシリコン層を前記第３導電層として形成することができる。
前記金属の例としては、タングステン、チタン、タンタル、コバルト、モリブデン、ニケル、ルテニウムなどがあり、前記のように金属からなる第３導電層８３０は、金属前駆体を用いるＭＯＣＶＤ工程、ＰＶＤ工程、又はＡＬＤ工程を通じて形成することができる。
図８０を参照すると、前記第３導電層８３０（図７９）は、エッチバック工程又は化学的機械的研磨工程のような平坦化工程を通じてゲート電極８３２として形成される。前記平坦化工程は、前記キャッピング層８２０の上部面が露出されるように前記第３導電層８３０の上部及び前記キャッピング層８２０上のゲート絶縁膜８２８の一部を除去するために遂行される。
図８１を参照すると、図６９乃至図７１を参照して既に説明された半導体装置の形成方法と類似な方法で前記半導体基板上にＭＯＳトランジスタのような半導体装置８０を形成することができる。
前記半導体装置８０は、半導体基板１００から垂直方向に延びられたゲート構造物８２と、前記ゲート構造物８２を囲むように形成されたチャンネルパターン８２６と、前記チャンネルパターン８２６の下部を囲むように前記半導体基板１００から垂直方向に離隔されて形成された第１導電パターン８０８と、前記チャンネルパターン８２６の上部を囲むように形成された第２導電パターン８３６を含む。また、層間絶縁層８３８は、前記チャンネルパターン８２６、第１導電パターン８０８及び第２導電パターン８３６を囲むように形成され、金属配線８４４ａ、８４４ｂ、８４４ｃは、前記ゲート電極８３２、第１導電パターン８０８及び第２導電パターン８３６と連結されるように形成される。
前記ゲート構造物８２は、ゲート電極８３２とゲート絶縁膜８２８を含む。前記ゲート電極８３２は、第１直径を有する下部の第１柱部位８３２ａと前記第１直径より大きい第２直径を有する上部の第２柱部位８３２ｂを含み、前記ゲート絶縁膜８２８は、前記第１柱部位８３２ａの側面と下部面及び前記第２柱部位８３２ｂの側面と下部面上に形成される。前記チャンネルパターン８２６は前記第２柱部位８３２ｂの直径と同じ外径を有するシリンダー形状を有し、前記ゲート電極８３２の第１柱部位８３２ａを囲むゲート絶縁膜８２８の一部分及び下部面を囲むように配置される。
図８２乃至図８７は、本発明の第９実施例による半導体装置の形成方法を説明するための断面図である。
図８２を参照すると、半導体基板１００上にシリコンゲルマニウムからなる第１犠牲層９０２を形成する。前記第１犠牲層９０２上にドーピングされた単結晶シリコンからなる第１導電パターン９０８とシリコンゲルマニウムからなる第２犠牲層９１０を形成する。前記第１導電パターン９０８及び前記第２犠牲層９１０上にシリコンゲルマニウムからなる第３犠牲層９１２を形成し、前記第３犠牲層９１２上に第２シリコン単結晶層（図示せず）を形成する。前記第２シリコン単結晶層上に第２バッファ酸化膜９１６を形成し、前記第２シリコン単結晶層を第２導電層９１８として形成するための不純物ドーピング工程を遂行する。前記第２バッファ酸化膜９１６上に第１開口部９２２を有するキャッピング層９２０を形成し、前記キャッピング層９２０をエッチングマスクとして用いて前記半導体基板１００の表面を露出する第２開口部９２４を形成する。前記第２開口部９２４の内側面上に単結晶シリコンからなるチャンネルパターン９２６を形成し、前記チャンネルパターン９２６上にゲート絶縁膜９２８を形成する。前記のような構成要素は、図６１乃至図６６を参照して既に説明された半導体装置の形成方法と類似な方法を用いて形成することができる。
図８３を参照すると、前記ゲート絶縁膜９２８及び前記第１開口部９２４（図８２）を有するキャッピング層９２０上に均一な厚さを有する第３導電層９３０を形成する。前記第３導電層９３０は、ドーピングされたポリシリコンからなることが望ましく、前記第３導電層９３０はＬＰＣＶＤ工程及び不純物ドーピング工程を通じて形成することができる。
図８４を参照すると、前記第３導電層９３０によって限定される第１開口部９２２（図８２）及び第２開口部９２４（図８２）の内部を充填する金属層９３２を前記導電層９３０上に形成される。前記金属層９３２はＭＯＣＶＤ工程又はＡＬＤ工程を通じて形成することができ、タングステン、チタン、タンタル、コバルト、ニケル、ルテニウムなどからなることができる。
図８５を参照すると、熱処理工程を用いて前記金属層９３２（図８４）を金属シリサイド層９３４として形成する。前記金属層９３２は前記熱処理工程の期間にドーピングされたポリシリコンと反応して金属シリサイド層９３４に変換される。
図８６を参照すると、ゲート電極９３６を形成するために、化学的機械的研磨工程又はエッチバック工程のような平坦化工程を通じて金属シリサイド層９３４（図８５）の上部及び第３導電層９３０の上部を除去する。ここで、前記平坦化工程は、キャッピング層９２０の上部面が露出されるように遂行することが望ましい。
図８７を参照すると、図６９乃至図７１を参照して既に説明された半導体装置の形成方法と類似な方法で前記半導体基板上にＭＯＳトランジスタのような半導体装置９０を形成することができる。
前記半導体装置９０は、半導体基板１００から垂直方向に延びられたゲート構造物９２と、前記ゲート構造物９２を囲むように形成されたチャンネルパターン９２６と、前記チャンネルパターン９２６の下部を囲むように前記半導体基板１００から垂直方法に離隔されて形成された第１導電パターン９０８と、前記チャンネルパターン９２６の上部を囲むように形成された第２導電パターン９４２を含む。また、層間絶縁層９４４は、前記チャンネルパターン９２６、第１導電パターン９０８及び第２導電パターン９４２を囲むように形成され、金属配線９４６ａ、９４６ｂ、９４６ｃは、前記ゲート電極９３６、第１導電パターン９０８及び第２導電パターン９４２と連結されるように形成される。
前記ゲート構造物９２は、ゲート電極９３６とゲート絶縁膜９２８を含む。具体的に、前記ゲート電極９３６は、第１外径を有する下部の第１シリンダー９３８ａ部位と前記第１外径より大きい第２外径を有する上部の第２シリンダー９３８ｂ部位で構成される第３導電パターン９３８及び前記第３導電パターン９３８の内部を充填する金属シリサイドプラグ９４０を含む。前記ゲート絶縁膜９２８は、前記第１シリンダー９３８ａ部位の側面と下部面及び前記第２シリンダー９３８ｂ部位の下部面上に形成される。これとは違って、前記ゲート絶縁膜９２８は前記ゲート電極９３６の上部面を除いた残りの表面上に全体的に形成することもできる。
前記のような本発明の実施例によると、前記チャンネルパターンはシリンダー形状を有し、半導体基板から垂直方向に形成されたゲート構造物の側面を囲むように形成される。前記チャンネルパターンの下部と上部からそれぞれ延びられる前記第１導電パターンと第２導電パターンはＭＯＳトランジスタのソースとドレインとして機能する。
前記ＭＯＳトランジスタのチャンネル長さは、第１導電パターンと第２導電パターンとの距離によって決定することができ、チャンネル幅は前記ゲート構造物の直径によって決定することができる。したがって、短チャンネル効果によって発生される問題点と狭チャンネル効果によって発生される問題点を効果的に解決することができる。
具体的に、本発明のＭＯＳ電界効果トランジスタ半導体装置は、チャンネル長さ及び幅を適切に調節することができるので、短チャンネル効果に起因するパンチスルー、チャンネルキャリア移動度などを改善することができ、狭チャンネル効果に起因するしきい電圧を減少することができる。
前述したように、短チャンネル効果及び狭チャンネル効果を効率的に抑制することができるので、ＭＯＳトランジスタの動作性能を改善することができる。また、前記第１導電パターン及び第２導電パターンの延長方向の間の角度を多様に調節することができるので、ＭＯＳトランジスタ半導体装置を含むデータ保存又は処理装置のレイアウトを改善することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第１実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 図９に示したゲート構造物を説明するための斜視図である。 本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第２実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 図１５に示したゲート構造物を説明するための斜視図である。 本発明の第３実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第３実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第３実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第３実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 本発明の第４実施例によるゲート構造物の形成方法を説明するための概略的な断面図である。 ゲート構造物の他の例を説明するための概略的な断面図である。 ゲート構造物の他の例を説明するための概略的な断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例によるＭＯＳトランジスタ半導体装置の形成方法を説明するための断面図である。 本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタを説明するための斜視図である。 本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタの他の例を説明するための斜視図である。 本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタの他の例を説明するための断面図である。 本発明の第５実施例による半導体装置の形成方法を用いて形成されたＭＯＳトランジスタの他の例を説明するための斜視図である。 本発明の第５実施例よる半導体装置の形成方法を用いて形成された複数のＭＯＳトランジスタを説明するための斜視図である。 本発明の第５実施例よる半導体装置の形成方法を用いて形成された複数のＭＯＳトランジスタを説明するための斜視図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第６実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第７実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第７実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第７実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第７実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第７実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第８実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第８実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第８実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第８実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第８実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。 本発明の第９実施例よる半導体装置の形成方法を説明するための断面図である。
符号の説明
１００ 半導体基板
５０２ 第１犠牲層
５０４ 第１単結晶シリコン層
５０６ 第１導電層
５０８ 第１導電パターン
５１０ 第２犠牲層
５１２ 第３犠牲層
５１４ 第２単結晶シリコン層
５１８、５２０ 第２導電層
５２２ キャッピング層
５２４ 第１開口部
５２６ 第２開口部
５２８ チャンネルパターン
５３０ ゲート絶縁膜
５３２ 第３導電層
５３４ ゲート電極
５３６ ハードマスク
５３８ 層間絶縁層
５４０ａ、５４０ｂ コンタクトホール
５４２ 金属層
５４４ａ、５４４ｂ、５４４ｃ 金属配線

Claims (103)

  1. 基板上に形成され、導電物質からなるゲート電極と、
    前記ゲート電極の側面を囲むように形成されたゲート絶縁膜と、を含むことを特徴とするゲート構造物。
  2. 前記ゲート電極は、前記基板から垂直方向に延びた柱形状を有することを特徴とする請求項１記載のゲート構造物。
  3. 前記ゲート絶縁膜は、環形柱形状を有し、前記ゲート電極の側面と全体的に接するように形成されることを特徴とする請求項２記載のゲート構造物。
  4. 前記ゲート絶縁膜は、シリンダー形状を有し、前記ゲート電極の側面及び下部面と全体的に接するように形成されたことを特徴とする請求項２記載のゲート構造物。
  5. 前記ゲート電極は、第１直径を有する第１柱と、前記第１柱の上部面に前記第１直径より大きい第２直径を有する第２柱を含み、前記第１柱と第２柱は、一体に形成されることを特徴とする請求項１記載のゲート構造物。
  6. 前記ゲート絶縁膜は、前記第１柱の側面と下部面、及び前記第２柱の側面と下部面上に形成されることを特徴とする請求項５記載のゲート構造物。
  7. 前記ゲート電極の下部は、前記基板に埋め立てられていることを特徴とする請求項１記載のゲート構造物。
  8. 前記ゲート電極は、ドーピングされたポリシリコンからなることを特徴とする請求項１記載のゲート構造物。
  9. 前記ゲート電極の上部面上に形成された金属シリサイド層を更に含むことを特徴とする請求項８記載のゲート構造物。
  10. 前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、コバルトシリサイド及びニケルシリサイドからなる群から選択されたいずれか一つで形成されることを特徴とする請求項９記載のゲート構造物。
  11. 前記ゲート電極は、前記ゲート絶縁膜の内側面上に形成され、ドーピングされたポリシリコンからなる導電パターンと、前記導電パターンの内部を充填する金属シリサイドプラグを含むことを特徴とする請求項１記載のゲート構造物。
  12. 前記ゲート電極は、タングステン、チタン、タンタル、コバルト、ニケル、モリブデン及びルテニウムからなる群から選択された少なくとも一つで形成されることを特徴とする請求項１記載のゲート構造物。
  13. 前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、Ｔａ２Ｏ５膜、ＴａＯＮ膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜又はこれの複合膜であることを特徴とする請求項１記載のゲート構造物。
  14. 基板上に形成され、導電物質からなるゲート電極及び前記ゲート電極の側面を囲むように形成されたゲート絶縁膜を含むゲート構造物と、
    前記ゲート絶縁膜の側面を囲むように形成されたチャンネルパターンと、
    前記チャンネルパターンの下部から延びた第１導電パターンと、
    前記チャンネルパターンの上部から延びた第２導電パターンと、を含むことを特徴とする半導体装置。
  15. 前記ゲート電極は、前記基板から垂直方向に形成された柱形状を有し、前記ゲート絶縁膜は環形柱形状を有し、前記ゲート電極の側面と全体的に接するように形成されることを特徴とする請求項１４記載の半導体装置。
  16. 前記チャンネルパターンは、環形柱形状を有し、前記ゲート絶縁膜は、前記チャンネルパターンの内側面上に形成され、前記ゲート電極は、前記ゲート絶縁膜の内側面と接する柱形状を有することを特徴とする請求項１４記載の半導体装置。
  17. 前記チャンネルパターンは内側面と外側面を有し、上部が開放されたシリンダー形状を有し、前記ゲート電極は柱形状を有してチャンネルパターンの内部に収容され、前記ゲート絶縁膜は前記ゲート電極と前記チャンネルパターンと接するように、前記チャンネルパターンと前記ゲート電極との間に配置されることを特徴とする請求項１４記載の半導体装置。
  18. 前記チャンネルパターンは、エピタキシャル成長工程を通じて形成された単結晶シリコンで形成されることを特徴とする請求項１４記載の半導体装置。
  19. 前記チャンネルパターンは、エピタキシャル成長工程を遂行する期間、インシチュ工程でドーピングされることを特徴とする請求項１４記載の半導体装置。
  20. 前記第１導電パターン及び前記第２導電パターンは、前記チャンネルパターンの下部及び上部をそれぞれ囲むように形成されることを特徴とする請求項１４記載の半導体装置。
  21. 前記第１導電パターン及び前記第２導電パターンは、前記チャンネルパターンから互いに異なる方向に延びられることを特徴とする請求項１４記載の半導体装置。
  22. 前記第１導電パターン及び前記第２導電パターンは、前記ゲート構造物から水平方向に延びられたことを特徴とする請求項１４記載の半導体装置。
  23. 前記第１導電パターン及び前記第２導電パターンは、前記ゲート構造物から同じ水平方向に延びられ、前記第１導電パターンの延長長さが前記第２導電パターンの延長長さより長いことを特徴とする請求項１４記載の半導体装置。
  24. 前記第１導電パターン及び前記第２導電パターンは、エピタキシャル成長工程及び不純物ドーピング工程を通じて形成された単結晶シリコンからなることを特徴とする請求項１４記載の半導体装置。
  25. 前記ゲート構造物の下段部には、前記基板に埋め立てられたことを特徴とする請求項１４記載の半導体装置。
  26. 前記第１導電パターンは、前記基板の表面上に形成されたことを特徴とする請求項１４記載の半導体装置。
  27. 前記基板の表面には、不純物ドーピング領域が形成されていることを特徴とする請求項２６記載の半導体装置。
  28. 前記第１導電パターンは、前記基板の表面から離隔されて形成されたことを特徴とする請求項１４記載の半導体装置。
  29. 前記第１導電パターンと前記基板の表面のと間に形成された層間絶縁層を更に含むことを特徴とする請求項２８記載の半導体装置。
  30. 前記基板の表面には、不純物ドーピング領域が形成されていることを特徴とする請求項２９記載の半導体装置。
  31. 基板に対して垂直方向に延びられた柱形状を有するゲート電極と、前記導電パターンの側面上に形成されたゲート絶縁膜を含むゲート構造物と、
    内側面と外側面とを有するシリンダー形状を有し、前記内側面が前記ゲート絶縁膜の外側面と接するように配置され、エピタキシャル成長工程を通じて形成された単結晶シリコンからなるチャンネルパターンと、
    前記チャンネルパターンの下部を囲み、前記チャンネルパターンに対して垂直する第１方向に延びられる不純物ドーピングされた第１導電パターンと、
    前記チャンネルパターンの上部を囲み、前記チャンネルパターンに対して垂直する第２方向に延びる不純物ドーピングされた第２導電パターンと、を含むことを特徴とする半導体装置。
  32. 前記チャンネルパターンの厚さは、１００Å〜３００Åであることを特徴とする請求項３１記載の半導体装置。
  33. 前記チャンネルパターンを囲むように前記第１導電パターンと第２導電パターンとの間に形成された層間絶縁層を更に含むことを特徴とする請求項３１記載の半導体装置。
  34. 前記ゲート電極は、第１直径を有する第１柱と、前記第１柱の上部面上に形成され、前記第１直径より大きい第２直径を有する第２柱を含み、前記第１柱と第２柱は一体に形成されることを特徴とする請求項３１記載の半導体装置。
  35. 前記チャンネルパターンは、前記第１柱を囲むように形成されたことを特徴とする請求項３４記載の半導体装置。
  36. 前記ゲート絶縁膜は、前記第１柱と前記チャンネルパターンとの間、及び前記第２柱と前記チャンネルパターンとの間に形成されたことを特徴とする請求項３５記載の半導体装置。
  37. 前記第２柱を囲むように形成されたキャッピング層を更に含むことを特徴とする請求項３５記載の半導体装置。
  38. 前記ゲート絶縁膜は、前記チャンネルパターンと前記ゲート電極との間、及び前記キャッピング層と前記ゲート電極との間に形成されたことを特徴とする請求項３７記載の半導体装置。
  39. 前記キャッピング層は、シリコン窒化物からなることを特徴とする請求項３７記載の半導体装置。
  40. 基板上に内側面と外側面とを有するゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階と、を含むことを特徴とするゲート構造物の形成方法。
  41. 前記基板上に犠牲層を形成する段階と、
    前記基板を露出する開口部を形成するために、前記犠牲層をエッチングする段階と、
    前記開口部の内側面上に単結晶シリコン層を形成する段階と、を更に含み、
    前記ゲート絶縁膜は、前記単結晶シリコン層の内側面及び上部面上に形成されることを特徴とする請求項４０記載のゲート構造物の形成方法。
  42. 前記犠牲層上に前記犠牲層の表面を露出する第２開口部を有するキャッピング層を形成する段階を更に含み、前記犠牲層をエッチングする段階は、前記キャッピング層をエッチングマスクとして遂行されることを特徴とする請求項４１記載のゲート構造物の形成方法。
  43. 前記犠牲層をエッチングする段階は、前記開口部の底面が前記基板の表面より低く位置するように遂行されることを特徴とする請求項４２記載のゲート構造物の形成方法。
  44. 前記ゲート電極を形成する段階は、
    前記開口部及び第２開口部を充填する導電層を形成する段階と、
    前記キャッピング層の表面が露出されるように前記導電層の上部をエッチングする段階と、を含むことを特徴とする請求項４３記載のゲート構造物の形成方法。
  45. 前記犠牲層は、エピタキシャル成長工程を通じて形成されたシリコンゲルマニウム層であることを特徴とする請求項４１記載のゲート構造物の形成方法。
  46. 前記単結晶シリコン層は、エピタキシャル成長工程を通じて形成されることを特徴とする請求項４１記載のゲート構造物の形成方法。
  47. 前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、Ｔａ２Ｏ５膜、ＴａＯＮ膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜又はこれの複合膜であることを特徴とする請求項４０記載のゲート構造物の形成方法。
  48. 前記ゲート絶縁膜の厚さは、１０Å〜７０Å程度であることを特徴とする請求項４０記載のゲート構造物の形成方法。
  49. 前記ゲート電極は、不純物ドーピングされたポリシリコンからなることを特徴とする請求項４０記載のゲート構造物の形成方法。
  50. 前記ゲート電極の上部面上に金属シリサイド層を形成する段階を更に含むことを特徴とする請求項４９記載のゲート構造物の形成方法。
  51. 前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、コバルトシリサイド及びニケルシリサイドからなる群から選択されたいずれか一つで形成されることを特徴とする請求項５０記載のゲート構造物の形成方法。
  52. 前記ゲート電極を形成する段階は、
    前記ゲート絶縁膜の内側面上にシリンダー形状を有するドーピングされたポリシリコンパターンを形成する段階と、
    前記ポリシリコンパターンの内部を充填する金属シリサイドプラグを形成する段階と、を含むことを特徴とする請求項４０記載のゲート構造物の形成方法。
  53. 前記ゲート電極は、タングステン、チタン、タンタル、コバルト、ニケル、モリブデン及びルテニウムからなる群から選択された少なくとも一つで形成されることを特徴とする請求項４０記載のゲート構造物の形成方法。
  54. 基板上に第１導電パターンを形成する段階と、
    前記第１導電パターンから垂直方向に離隔された第２導電パターンを形成する段階と、
    前記第１導電パターン及び前記第２導電パターンと接し、内側面と外側面とを有するチャンネルパターンを形成する段階と、
    前記チャンネルパターンの内側面上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階と、を含むことを特徴とする半導体装置の形成方法。
  55. 前記第１導電パターンと前記第２導電パターンは、部分的に重なるように形成されることを特徴とする請求項５４記載の半導体装置の形成方法。
  56. 前記チャンネルパターンは、前記基板に対して垂直方向に延びられた環形柱形状を有することを特徴とする請求項５５記載の半導体装置の形成方法。
  57. 前記チャンネルパターンは、前記基板に対して垂直方向に延びた環形柱形状を有し、前記第１導電パターンと前記第２導電パターンを通じて形成されることを特徴とする請求項５６記載の半導体装置の形成方法。
  58. 前記第１導電パターンと前記第２導電パターンは、互いに異なる水平方向に延びることを特徴とする請求項５５記載の半導体装置の形成方法。
  59. 前記第１導電パターンと前記第２導電パターンは、同じ水平方向に延び、前記第１導電パターンの延長長さが前記第２導電パターンの延長長さより長いことを特徴とする請求項５５記載の半導体装置の形成方法。
  60. 前記第１導電パターンを形成する段階は、
    前記基板上に単結晶シリコン層をエピタキシャル成長工程を通じて形成する段階と、
    前記単結晶シリコン層を第１導電層として形成するために、前記単結晶シリコン層を不純物でドーピングする段階と、
    前記第１導電パターンを形成するために、前記第１導電層をパターニングする段階と、を含むことを特徴とする請求項５４記載の半導体装置の形成方法。
  61. 前記単結晶シリコン層上にバッファ酸化膜を形成する段階を更に含むことを特徴とする請求項６０記載の半導体装置の形成方法。
  62. 前記ドーピング段階は、イオン注入工程によって遂行されることを特徴とする請求項６１記載の半導体装置の形成方法。
  63. 前記単結晶シリコン層の厚さは、４００Å〜６００Å程度であることを特徴とする請求項６０記載の半導体装置の形成方法。
  64. 前記単結晶シリコン層を形成する段階前に形成され、前記第１導電層に含まれた不純物と異なるタイプの不純物を用いて前記基板の表面をドーピングする段階を更に含むことを特徴とする請求項６０記載の半導体装置の形成方法。
  65. 前記第１導電パターンを形成する段階は、
    前記半導体基板上にシリコンゲルマニウム層をエピタキシャル成長方法で形成する段階と、
    前記シリコンゲルマニウム層上に単結晶シリコン層をエピタキシャル成長方法で形成する段階と、
    前記単結晶シリコン層を第１導電層として形成するために、前記単結晶シリコン層を不純物でドーピングする段階と、
    前記第１導電パターンを形成するために、前記第１導電層をパターニングする段階と、を含むことを特徴とする請求項５４記載の半導体装置の形成方法。
  66. 前記第１導電パターンを形成する段階前に遂行され、前記第１導電パターンに含まれた不純物と異なるタイプの不純物を用いて前記基板の表面をドーピングする段階を更に含むことを特徴とする請求項６５記載の半導体装置の形成方法。
  67. 前記第１導電パターンが形成された基板上に、犠牲層を形成する段階を更に含むことを特徴とする請求項５４記載の半導体装置の形成方法。
  68. 前記犠牲層は、シリコンゲルマニウム層であり、前記シリコンゲルマニウム層は、エピタキシャル成長工程を通じて形成されることを特徴とする請求項６７記載の半導体装置の形成方法。
  69. 前記犠牲層を平坦化する段階を更に含むことを特徴とする請求項６７記載の半導体装置の形成方法。
  70. 前記犠牲層を形成する段階は、
    前記第1導電パターンが形成された基板上に第１犠牲層を形成する段階と、
    前記第１犠牲層を平坦化する段階と、
    前記第１犠牲層上に第２犠牲層を形成する段階と、を含むことを特徴とする請求項６７記載の半導体装置の形成方法。
  71. 前記第1犠牲層を平坦化する段階は、化学的機械的研磨方法によって遂行されることを特徴とする請求項７０記載の半導体装置の形成方法。
  72. 前記第１犠牲層を平坦化する段階は、前記第１導電パターンが露出されるまで遂行することを特徴とする請求項７０記載の半導体装置の形成方法。
  73. 前記第２犠牲層の厚さは、１０００Åであることを特徴とする請求項７０記載の半導体装置の形成方法。
  74. 前記第２導電パターンを形成する段階は、
    前記犠牲層上に単結晶シリコン層をエピタキシャル成長方法で形成する段階と、
    前記単結晶シリコン層を第２導電層として形成するために、前記単結晶シリコン層を不純物でドーピングする段階と、
    前記第２導電パターンを形成するために、前記第２導電層をパターニングする段階と、を含むことを特徴とする請求項６７記載の半導体装置の形成方法。
  75. 前記単結晶シリコン層の厚さは、４００Å〜６００Åであることを特徴とする請求項７４記載の半導体装置の形成方法。
  76. 前記単結晶シリコン層上に、バッファ酸化膜を形成する段階を更に含むことを特徴とする請求項７４記載の半導体装置の形成方法。
  77. 前記犠牲層及び前記第２導電パターン上にキャッピング層を形成する段階を更に含むことを特徴とする請求項６７記載の半導体装置の形成方法。
  78. 前記キャッピング層は、シリコン窒化物からなることを特徴とする請求項７７記載の半導体装置の形成方法。
  79. 前記キャッピング層を平坦化する段階を更に含むことを特徴とする請求項７７記載の半導体装置の形成方法。
  80. 前記キャッピング層の上部面から前記第２導電パターン、前記犠牲層及び前記第１導電パターンを通じて通過する開口部を形成する段階を更に含み、前記チャンネルパターンは前記開口部の内側面上に形成されることを特徴とする請求項７７記載の半導体装置の形成方法。
  81. 前記チャンネルパターンは、前記第１導電パターン、前記犠牲層及び前記第１導電パターンによって限定される開口部の内側面上に選択的エピタキシャル成長工程を通じて形成されることを特徴とする請求項８０記載の半導体装置の形成方法。
  82. 前記チャンネルパターンは、単結晶シリコンからなることを特徴とする請求項８１記載の半導体装置の形成方法。
  83. 前記チャンネルパターンは、前記選択的エピタキシャル成長工程を遂行する期間、インシチュ工程でドーピングされることを特徴とする請求項８２記載の半導体装置の形成方法。
  84. 前記ゲート電極を形成する段階は、
    前記開口部を充填する第３導電層を形成する段階と、
    前記ゲート電極を形成するために前記キャッピング層の上部面が露出されるように前記第３導電層の上部を除去する段階と、を含むことを特徴とする請求項８１記載の半導体装置の形成方法。
  85. 前記第３導電層の上部は、化学的機械的研磨工程を通じて除去されることを特徴とする請求項８４記載の半導体装置の形成方法。
  86. 前記キャッピング層上に前記第２ドーピングパターンと対応するハードマスクを形成する段階と、
    前記ハードマスクを用いて前記第２ドーピングパターンの上部に位置する前記キャッピング層の第１部位を除いた第２部位を除去する段階と、
    前記犠牲層を除去する段階と、
    前記ハードマスクを除去する段階と、
    前記犠牲層及び前記キャッピング層の第２部位が除去された空間に層間絶縁層を充填する段階と、を更に含むことを特徴とする請求項８４記載の半導体装置の形成方法。
  87. 前記犠牲層を除去する段階は、前記犠牲層と前記チャンネルパターンに対するエッチング選択比が５０：１であるエッチャントを用いる湿式エッチング方向を用いて除去されることを特徴とする請求項８６記載の半導体装置の形成方法。
  88. 前記開口部を形成する段階は、前記開口部の底面が前記基板の表面より低く位置するように遂行されることを特徴とする請求項８０記載の半導体装置の形成方法。
  89. 前記チャンネルパターンの厚さは、１００Å〜３００Å程度であることを特徴とする請求項５４記載の半導体装置の形成方法。
  90. 前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、Ｔａ２Ｏ５膜、ＴａＯＮ膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜又はこれの複合膜であることを特徴とする請求項５４記載の半導体装置の形成方法。
  91. 前記ゲート電極は、不純物ドーピングされたポリシリコンからなることを特徴とする請求項５４記載の半導体装置の形成方法。
  92. 前記ゲート電極の上部面上に金属シリサイド層を形成する段階を更に含むことを特徴とする請求項９１記載の半導体装置の形成方法。
  93. 前記ゲート電極を形成する段階は、
    前記ゲート絶縁膜の内側面上にシリンダー形状を有するドーピングされたポリシリコンパターンを形成する段階と、
    前記ポリシリコンパターンの内部を充填する金属シリサイドプラグを形成する段階と、を含むことを特徴とする請求項５４記載の半導体装置の形成方法。
  94. 前記ゲート電極は、タングステン、チタン、タンタル、コバルト、ニケル、モリブデン、及びルテニウムからなる群から選択された少なくとも一つで形成されることを特徴とする請求項５４記載の半導体装置の形成方法。
  95. 基板上に第１導電層を形成する段階と、
    第１導電パターンを形成するために前記第１導電層をパターンニングする段階と、
    前記基板及び前記第１導電パターン上に犠牲層を形成する段階と、
    前記犠牲層上に第２導電層を形成する段階と、
    前記第２導電層及び前記犠牲層を通過して前記第1導電パターンと接し、環形柱形状を有するチャンネルパターンを形成する段階と、
    前記チャンネルパターンの内側面上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の内部を充填するゲート電極を形成する段階と、
    前記チャンネルパターンと接する第２導電パターンを形成ために前記第２導電層をパターニングする段階と、を含むことを特徴とする半導体装置の形成方法。
  96. 前記第１導電パターン及び前記第２導電パターンは、前記チャンネルパターンの下部と上部をそれぞれ囲むように形成されることを特徴とする請求項９５記載の半導体装置の形成方法。
  97. 前記第２導電層上にキャッピング層を形成する段階を更に含むことを特徴とする請求項９５記載の半導体装置の形成方法。
  98. 前記チャンネルパターンを形成する段階は、
    前記キャッピングの上部面から前記第２導電層、前記犠牲層及び前記第１導電パターンを通過する開口部を形成する段階と、
    前記開口部の内側面上にエピタキシャル成長方法を用いて単結晶シリコンからなる前記チャンネルパターンを形成する段階と、を含むことを特徴とする請求項９７記載の半導体装置の形成方法。
  99. 前記ゲート電極を形成する段階は、
    前記開口部を充填する第３導電層を形成する段階と、
    前記ゲート電極を形成するために、前記キャッピング層の上部面が露出されるように前記第３導電層の上部を除去する段階と、を含むことを特徴とする請求項９８記載の半導体装置の形成方法。
  100. 前記第２導電層をパターニングする段階は、
    前記第２導電パターンを形成するためのハードマスクを前記キャッピング層上に形成する段階と、
    前記ハードマスクを用いて前記キャッピング層及び前記第２導電層をパターンニングする段階と、を含むことを特徴とする請求項９７記載の半導体装置の形成方法。
  101. 前記犠牲層と前記チャンネルパターンに対して５０：１以上のエッチング選択比を有するエッチャントを用いて前記犠牲層を除去する段階と、
    前記犠牲層が除去された空間と、前記第２導電層をパターニングする段階を遂行する間、前記キャッピング層及び第２導電層が除去された空間を充填する層間絶縁層を形成する段階と、
    前記ハードマスクを除去する段階と、を更に含むことを特徴とする請求項１００記載の半導体装置の形成方法。
  102. 前記犠牲層と前記チャンネルパターンに対して、５０：１以上のエッチング選択比を有するエッチャントを用いて前記犠牲層を除去する段階と、
    前記ハードマスク及び前記第２導電パターン上のキャッピングを除去する段階と、
    前記犠牲層が除去された空間と、前記第２導電層をパターニングする段階を遂行する期間、前記第２導電層が除去された空間と、前記キャッピング層が除去された空間を充填する層間絶縁層を形成する段階と、を更に含むことを特徴とする請求項１００記載の半導体装置の形成方法。
  103. 前記第１導電層及び前記第２導電層は、シリコンソースガスとドーパントソースを含む工程ガスを用いるエピタキシャル成長工程を通じて形成されることを特徴とする請求項９５記載の半導体装置の形成方法。
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