TW200529304A - Gate structure, semiconductor device having the same and methods of fomring the gate structure and the semiconductor device - Google Patents

Gate structure, semiconductor device having the same and methods of fomring the gate structure and the semiconductor device Download PDF

Info

Publication number
TW200529304A
TW200529304A TW094104597A TW94104597A TW200529304A TW 200529304 A TW200529304 A TW 200529304A TW 094104597 A TW094104597 A TW 094104597A TW 94104597 A TW94104597 A TW 94104597A TW 200529304 A TW200529304 A TW 200529304A
Authority
TW
Taiwan
Prior art keywords
layer
item
patent application
conductive
pattern
Prior art date
Application number
TW094104597A
Other languages
English (en)
Inventor
Jae-Man Youn
Dong-Gun Park
Choong-Ho Lee
Makoto Yoshida
Chul Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200529304A publication Critical patent/TW200529304A/zh

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B26HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26DCUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D1/00Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor
    • B26D1/01Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor involving a cutting member which does not travel with the work
    • B26D1/12Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor involving a cutting member which does not travel with the work having a cutting member moving about an axis
    • B26D1/14Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor involving a cutting member which does not travel with the work having a cutting member moving about an axis with a circular cutting member, e.g. disc cutter
    • B26D1/157Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor involving a cutting member which does not travel with the work having a cutting member moving about an axis with a circular cutting member, e.g. disc cutter rotating about a movable axis
    • B26D1/18Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor involving a cutting member which does not travel with the work having a cutting member moving about an axis with a circular cutting member, e.g. disc cutter rotating about a movable axis mounted on a movable carriage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B26HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26DCUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D7/00Details of apparatus for cutting, cutting-out, stamping-out, punching, perforating, or severing by means other than cutting
    • B26D7/01Means for holding or positioning work
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Forests & Forestry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

200529304 16162pif.doc 九、發明說明: 【發明^之技術領域】 本發半導體裝置及其製造方法。更特別是, 電晶體,及形構與具有該閘極結構的一金氧半導體 【先紐術】閘極結構與該金氧半導體電晶體的方法。 氧半導體電晶2電結構被定位,且在該主動區域中該金 度減少時,ι^ΐ;:通道長度也已經被縮短。#該通道長 區域中在乳半導體電晶體的—源極或;及極在一通道 效應。另外,:,兒壓上有更多的效應’此稱為短通道 晶i的-通道區域的尺寸減少,該金氧半導體電 的臣:界屯堡,此稱為窄通道效應或窄寬度效應。 、、口此二近來的研究及發展已經專注於在一半 中減乂 ¥電結構的尺寸而不減少該半導 =垂直,晶體,如—鰭結構…完全空乏薄通道結構及 閘極環繞結構係一常見的範例。 美國專利第6,413,〇82號舉例地揭露一 ·續結構金 導體電晶體’其中多數個薄通道_定位介於該源極/沒極 區域之間’且-閘極電極延伸至該等通道的—頂部表面及 邊牆。根據韻結構金氧半導體電晶體,該閘極電極係形 成在該通道鰭的兩個邊牆上’且該閘極可被控制在里兩個 邊牆處’藉此減少触通道效應。然而,關結構金氧半 6 200529304 16162pif.doc 導體電晶體是不好的,在於多數個通道鰭係沿著該閘極的 一寬度方向平行配置,如此在該金氧半導體電晶體中择大 該通道區域與該源極/汲極區域。另外,該鰭結構=氧^ 體電晶體也有在當該通道數目增加時,介於該源沒與沒極 之間的一接合電容增加的問題。 Π 该完全空乏薄通道結構金氧半導體電晶體舉例地揭示 ,美國專利第4,996,574號。根據該完全空乏薄通道結構金 φ 氧半導體電晶體,一主動層在一垂直方向以一預定寬度突 出而通道形成在其上,及一閘極電極圍繞該突出通道 ,域。如此,一突出高度對應該通道的一寬度,而一突出 見度對應該通道的-厚度。因此,該突出部分的兩側係做 為該金氧半導體電晶體的一通道,如此該通道在寬度上係 習知通道的尺寸兩倍,藉此避免該窄寬度效應。另夕^,減 少該突出部分的寬度造成在該突出部分的兩側部分所形成 兩空乏區域的一重疊,藉此改善通道導電性。· ^ 然而,該完全空乏薄通道結構金氧半導體電晶體具有 _ ㈤下的缺點。當該完全空乏薄猶結構金氧半導體電晶體 形成在一大塊矽基底上時,該大塊矽基底首先經製程=得 其一部分突出,而在該部分上將形成該通道區域,然後在 該基底的突出部分以一抗氧化層覆蓋的條件下而氧化。如 果該基底過氧化,介於該突出部分與一非突出或平坦部分 之間的該基底的一脊狀部分也與從沒有覆蓋該抗氧化層的 該平坦部分側邊擴散的氧而氧化,如此在該基底的突二部 分上的該通道從該基底的平坦部分而分開。亦即,一過氧 7 200529304 16162pif.doc 化從該基底的平坦部分分 的-厚度。此外,在= ”少該基底的幾狀部分 力而被破壞。 心化製程期間,一單晶層由於壓 當違凡全空乏薄通道結構 絕緣體上有梦基底上時,_ 成於 , :蝕刻掉该基底上的絕緣體上有矽 二二‘ 一乍覓度的-通道區域。因此,相比於 ;ί =;:當使用該絕緣體上有石夕基底時,該過氧化
導體電晶體形成於該絕緣體上有㈣構孟乳+ a '體上有矽基底上,有一個問題是 定在糾賴上有料的厚度内。特別 口果毛生一完全空乏型絕緣體上 絕緣體上有料度是至少//土底雜底上 受限於該絕緣體二=百人,如此,該 閘極%繞金氧半導體電晶體揭示於美國專利第 ’497,019號。根據該閘極環繞金氧半導體電晶體,一 2案幵/成於錢、緣體上树層上,及―閘極絕緣層形成於 ^動圖_—全部表面上…通道區域形成於該該主動 f案上,且該閘極電極圍繞該通道區域,如此,避免該窄
I度放應,且該通道導電性類似該完全空乏薄通道結 氧半導體電晶體而改善。 I =而’該閘極環繞金氧半導體電晶體具有如下的缺點。 ^ 當該閘極電極圍繞對應該通道區域的主動區域時,在 ,刻製程期間,需要使用-下切現⑽刻在該絕緣體上 有矽層上的該主動區域下的一埋入氧化層。然而,因為該 8 200529304 16162pif.doc 等向_製:=::/沒極區 下部部分。所以,汲極區域和該通道區域的一 通道區域時,該於該開極電極的-導電層形成於該 道區域。因此:二L 電極形成於該等源極/汲‘域和該i 晶體中—雜生電題是在該問極環繞金氧半導體電 區域的-下部部:向程期間’水平地蝕刻掉該通道 增加,在-後續#中^ _的一水平長度(或一寬度) 即,根據該開極環極將該隨道埋入。亦 不能減少至該通道的寬^之豆電晶體’該間極長度幾乎 【發明内容】 窄寬二t發I,於有效地避免-短通道效應或-乍見度放應的一+導體裝置之-間極結構。 ,明也提供具有該上述閘極結構的—半導體。 2明進一步提供形成該上述閘極結構的一:法。 本毛明运進一步提供製造該 導體裝置之-方法。 …雜、,、口構的-丰 根據本發明的-特徵’提供一閘極結構,包含 極二包括導電材料的一間極電極’及包圍該閘極電 極的一側表面之一閘極絕緣層。 ,根據本發明的另—特徵,提供包括該上述閘極結構的 ;:ί體。該半導體裝置包括-閘極結構,-通道圖 “ 、弟一導電圖案。該閘極結構包括形成在-基底 9
200529304 16162pif.doc 側表面之一閘極絕緣層。該通^。及包圍该閘極電極的一 一表面。該第一導電圖案自今”、囷木復盍"亥閘極絕緣層的 伸,而該第二導電圖案自該通案的一下部部分延 根據本發明的另一特徵,的一上部部分延伸。 的另-半導體裝置。該半導卜^包括該上述閉極結構 通道圖案及第-與第二導電^ 包括—閘極結構,- 垂直方向從一基底延伸的—柱 枯,、有在一 側表面之1極絕緣層。 lU極電極的一 该通運圖案具有包括㈣與外部絲_ 而該通迢圖案的内部側表面與該閘極絕緣層的 觸。該通道圖案包含藉由—蟲晶製程生長的—單晶ς 摻入雜質的第一導電圖案在該通道圖案的一下部;分包圍〆 該通迢圖案的外部侧表面,且在垂直該通道圖案的一第一 方向延伸。該摻入雜質的第二導電圖案在該通道圖案的一 上部部分包圍該通道圖案的外部側表面,且在、, 圖案的一第二方向延伸。 〜、迢 、,該第一導電圖案與該第二導電圖案分別作用如該金氧 半導體電晶體的一源極與汲極,且範例地包含摻入雜質的 單晶矽。該金氧半導體電晶體的一通道區域形成在介二該 第一與該第二導電圖案之間的該通道圖案上。因此,該= 氧半導體電晶體的一通道長度可以根據介於該第一與該$ 二導電圖案之間的一距離而決定,如此,由於該短通道效 應的各種問題係有效地避免。另外,該金氧半導體電晶體 200529304 16162pif.doc 的-通《度可以藉由該通道圖案的—直徑而決定,如 此’由於該窄寬度效應的各種問題也是有效地避免。 姓槿的二ί本么明的另特徵’提供一種形成該上述閘極 、、。構的方法。-_絕緣層形成在—基底上 形成—閘極電極,俾使該閑極電』= 再根據本發明的另一特徵,提供一種製造一包含 述=結構的半導體裝置之方法。—第—導電圖案形· 一基底上m電圖案藉由在-垂直方向的-預定 距離與該第—導電圖案隔開。形成—包括内部及外部側表 面的通道圖案而與該第—及第二圖案接觸。—閘極絕緣芦 形成在该通這圖案的内部側表面上,以及形成1極電極 而與該閘極絕緣層接觸。 再根據本發明的另一特徵,也提供另一種製造—包含 ^述閘極結構料導體裝置之方法。—第—導電層形成 基底上,且圖案化以藉此形成一第一導電圖案。 生層形成在絲底及該第—導電圖案上,且—第二導電層 化成^犧牲層上。形成—具有_柱環狀的通道圖案而穿 過該第二導電層及該犧牲層,且與該第—導電圖案接觸。 一閘極絕緣層形成在料道圖_内部絲面上,以及形 成-閘極電極而與娜純緣層接觸。目案化該第二 層而與該通道圖案接觸。 ☆根據本發明,該金氧半導體電晶體巾該通道的_長度 及見度係容易控制的,因此各種問題,例如由於該短通道 π 200529304 16162pif.doc 的擊牙與載體移動性,或由於該窄寬度效應的臨界 電監的—減少,可以明顯地改善。亦即,有效的避免該短 ,迢效應及該窄寬度效應改善該金氧半導體電晶體的性 月匕外,该第一及第二在各種角度彼此延伸,如此包含 本^月勺°亥金氧半導體電晶體的該等應用,例如一資料儲 存衣置及資料製程裝置,在其設計中可以有多種的改變。 【實施方式]
二、,本务月將參照顯示本發明的實施例的所附圖式,做更 洋細的教述。 >、,^11係根據本發明的一第一實施例的橫截面圖, 、 成閘極結構的製程步驟,及圖2係一透視圖,說 明依照圖1A_U的該閘極結構。 Γ ° Α,一犧牲層102係形成在如一矽晶圓的一 且土底!〇〇上。該犧牲層1〇2,範例地,包含矽化鍺, 化予氣相沉積(CVD)製程或一磊晶生長製程而形 5…^地’使用如石夕烷氣(SiH4)的一矽源氣體,如鍺烷 ^直鍺源氣體,及如氫氣(¾)的載體氣體之一超 =i 學氣相沉積(UVCVD)製程或一低壓化學氣相沉 。貝 )巧程通常用以形成該犧牲層102。可替代地, :—氣體源極分子束磊晶(GS-MBE)製程用以形成 该犧牲層1〇2。 參照圖1B,一 pi ^ 7 、、友衝氧化層104及一頂蓋層106連續 地形成在該犧牡屛、 俄狂層102上。該頂蓋層106範例地包含氮化 石夕’且It由使用-备 文用一乳化矽烷(SiH2Cl2)氣體,單矽烷(SiH4) 12 200529304 16162pif.doc 氣體,及氨氣(NH3)的該低壓化學氣相沉積製程或一電漿增 強化學氣相沉積(PECVD)製程而形成。一熱氧化製程或該 化學氣相沉積製程形成該緩衝氧化層1〇4。 參照圖1C,用以部分暴露該犧牲層1〇2的一光阻圖 案108藉由一習知光微影製程形成在該頂蓋層106上,且 使用该光阻圖案做為一餘刻罩幕而|虫刻掉該頂蓋層川6及 该緩衝氧化層104,藉此形成一第二開口 no,透過該第二 開口部分暴露該犧牲層102。例如,藉由使用該光阻圖案 108做為一蝕刻罩幕的一電漿蝕刻製程或一反應離子蝕刻 製程形成該第二開口 110。 參照圖1D,使用一習知灰化製程或一剝除製程移除 泫光阻圖案108,且使用該頂蓋層106做為一蝕刻罩幕而 蝕刻掉該犧牲層1〇2,藉此形成一第一開口 112,透過該第 一開口部分暴露該基底100。在用以形成該第一開口 112 的該蝕刻製程期間也蝕刻掉該基底100的一部分,俾使該 第一開口 112的一底部表面112a係低於該基底1〇〇的一表 面100a亦即,该基底包括在其一頂部表面上的一凹陷部 =112b,以及該第一開口 112包括該基底1〇〇的一凹陷部 =112b。因此,該凹陷部分U2b的一底部表面對應於該 第一開口 112的底部表面112a。例如,延長用以形成該第 一開口 112的—蝕刻時間,如此在該第一開口 112的形成 期間過度蝕刻掉該基底100的一表面部分。 參照圖1E,一單晶矽層以一均勻的厚度形成在該第一 開口 112的一内部表面上,藉此形成一單晶矽圖案I〗#。 13 200529304 16162pif.doc 因此,該單晶秒,案114具有—圓柱狀,其—頂部表面是 開放的H如’ It由使用石夕源氣體的—選擇性蠢晶製程可 以〒成該單晶㈣t 114。亦即,藉由該選擇性蠢晶製程 該單晶石夕圖案114從包括石夕的該基底1〇〇及該犧牲層1〇2 而生長,如此’該單晶石夕圖案114只沿著該第一開口 112
,該内部側表面生長。料,該單晶㈣案114形成在該 第開口 112白勺底部表面及一内部側表面。因此,該單 晶硬圖案114不是形成在該頂蓋層應的一頂部表面盘該 第二開口 110的-内部側表面。鮮晶石夕圖案ιΐ4,範例 地,形成至大約100A至大約3〇〇A的一厚度。 芩照圖1F’ -閘極絕緣層116形成在該單晶石夕圖案 ^1的丁貝^表面與一内部表面,俾使該閘極絕緣層116 =蓋該單㈣圖案114。亦即’該閘極絕緣層Μ具有根 早晶卵案114的-圓柱狀,且因此該·絕緣層i 16 ^-外部表面與該單㈣圖案114的頂部表面及 二絕緣層116的一内部表面包圍藉由該第一開 勺乂界疋的一間隔。該閘極絕緣層116,範例地,可以 W乳切層或-氮氧切層,且藉由制氧⑼)氣,一 2鼠_)氣’或二氧化氮_)氣的—快逮敎 形成至大約10A至70A的一厚度。 一參照圖m,在該頂蓋層^上形成一導電層118至 足夠的厚度,俾使該導電層118覆蓋著藉由該 Π0界定的該間隔盥藉由哕閙極頌套 A 一汗 開口 in 4、^ 緣層16限制的該第一 1 112。4導電層118可以包含—摻人的多♦。尤其, 14 200529304 16162pif.doc ::入S::氣相沉積製程形成-多矽層’且雜質是臨 、、冗Mr.I1隔與藉由錢—健化學氣相 :二=娜絕緣層116而限制的該第—開口 ιΐ2,
协"二^错由—雜質摻人製程轉變成—導電層。該雜質 H可以是1知離子佈植製程或—摻人擴散製程。、 艮本發明的另一實施例,該導電層118可以包含一 金屬二該金屬的範例包括鎢、鈦、钽、鉛、鎳、_、釘等 等。這些可以單獨或以其組合而使用。如_範例實施例, 該金屬導電層118可以藉由使用一金屬前驅物的一沉積製 程,如一金屬有機化學氣相沉積(]^〇(:¥〇)製裎,一物理氣 相沉積(PVD)製程,或一原子層沉積(ALD)製程而形成。 參照圖1H,藉由使用一回蝕刻製程或一化學機械拋 光(CMP)製程平面化及移除該導電層118,直到.暴露出該頂 蓋層106的一頂部表面。因此,該導電層ι18只保留在該 第一及第二開口 112及110之内,藉此形成一閘極電極 120。 參照圖11及2 ’该頂盍層106 ’該緩衝氧化層1 〇4, 以及該犧牲層1〇2藉由一習知乾與濕姓刻製程從該基底 100完全地移除。例如,該頂蓋層106及該緩衝氧化層104 藉由一乾蚀刻製程而移除’以及耩由使用一餘刻劑的一濕 姓刻製程而移除该犧牲層1 〇2,该姓刻劑中該犧牲層1 〇2 的一蝕刻選擇對於該矽化鍺及該單晶矽是不小於大約 15 200529304 16162pif.doc 50 : 1 〇 如圖II及2所示,整體而言,根據該第一實施例的該 閘極結構10具有一柱狀,且該閘極結構10的一下部部分 形成在該基底100的凹陷部分上。此外,該閘極結構10 包括在一垂直方向從該基底100突出的該閘極電極120, 以及包圍住該閘極電極120的一側表面的該閘極絕緣層 116。 特別地,該閘極電極120包括具有一第一直徑的一第 一柱120a,及形成在該第一柱120a的一頂部表面上且具 有大於該第一直徑之一第二直徑的第二柱120b。如一範例 的實施例,在用以形成該導電層118的沉積製程期間,該 第一與第二柱係互相完整的形成。該閘極絕緣層116與該 第一柱120a的一側表面與一底部表面,及該第二柱120b 的一底部表面接觸。 包括該上述閘極結構10的一金氧半導體電晶體(未示 出)的一通道區域形成於與該閘極絕緣層116接觸的該單 晶矽圖案114上。特別地,當該金氧半導體電晶體的源極/ 汲極分別形成於該閘極結構10的上部及下部部分上時,該 金氧半導體電晶體的通道區域形成在具有一柱環狀或一圓 管的該單晶矽圖案114的一中間部分。 因此,該金氧半導體電晶體的通道長度藉由該閘極絕 緣層116的一高度而決定,且該金氧半導體電晶體的通道 寬度也藉由該閘極絕緣層116的一外部直徑而決定。亦 即,該金氧半導體電晶體的通道長度可以藉由該犧牲層 16 200529304 16162pif.doc 102的一厚度而決定,以及該金氧半導體電晶體的通道寬 度也可以同日守藉由该第二開口 112的一内部直徑與該單晶 矽圖案114的該厚度而決定。 圖3A-3E係根據本發明的一第二實施例的橫截面 圖,說明形成一閘極結構的製程步驟,及圖4係一透視圖, 說明根據經由圖3A_3E的製程步驟形成的該閘極結構。 參照圖3A,橫過一犧牲層202,一緩衝氧化層204, φ 及一頂蓋層206的一開口 208,形成一基底1〇〇上,以及 形成於該基底100的一表面與該犧牲層2〇2的一内部側表 面上的一單晶矽層,藉此在該開口 2〇8形成一單晶圖案 210。因此,该單晶矽圖案21〇部分包圍藉由該開口 2〇8 界定的一間隔。如一範例的實施例,該單晶矽圖案21〇及 該開口 208藉由芩照圖1A_1E所描述的相似方法而形成。 參妝圖3B,一閘極絕緣層212形成在該頂蓋層2〇6 的一頂部表面與該開口 208的一内部表面上,.俾使該閘極 絕緣層212形成在該頂蓋層206的該頂部表面及一側表面 • 上與在該單晶矽圖案210的側及底部表面上。如一範例的 實施例,該閘極絕緣層212可以是一氧化矽層,一氮氧化 石夕層,一金屬氧化層或其組合層。該氧化石夕層與該氮氧化 矽層可以藉由該低壓化學氣相沉積製程而形成,且該金屬 氧化層藉由該金屬有機化學氣相沉積製程或該原子層沉積 製程而形成。該金屬氧化層的範例包括一氧化钽層 (Ta205)、一氮氧化鈕層(Ta〇N)、一氧化鈦層(Ti〇2)、一氧 化鋁層(Al2〇3)、一氧化釔層(γ2〇3)、一氧化鍅層(Zr〇2)、 17 200529304 16162pif.doc 一氧化給層(Hf〇2)、一鈦酸 (SrTi〇3)等等。這些可以單獨 其中之二的一組合層)。 鋇層(BaTi〇3)、一鈦酸勰層 或以其組合使用(如包括至少 μ圖3C,一導電層214 钱,該導電層可以透過
:一氣::積==㈤ 一釕!=些可以如-單-層“二:銦層、 216 ^ ,移除該導電層214以形成一閘極電極 酬製程或一化學拋光製程平面化及移除該 =層m與該閘極絕緣層212直到暴露出該頂蓋層2〇6 的-頂孩面,因此該導電層2 i 4只保留在該開 口 208 中, 且人該閘極絕緣層212接觸,藉此形成該閘極電極216。 碰^^圖犯與4,藉由一 f知乾與濕钱刻製程從該基底 元王移除該頂蓋層2G6,該緩衝氧化層施,及該犧牲 層202。例如,該頂蓋層206及該緩衝氧化層2〇4藉由一 乾關製程而移除,且該犧牲層搬藉由使用一# 一濕蝕刻製程而移除,該蝕刻劑中關於該矽 曰 矽的該犧牲層202之蝕刻選擇係不小於大約5〇吾^厂早曰曰 如圖3E與4所示,整體而 根L .。 該問極結構2G具有-柱狀,且關極結 200529304 16162pif.doc 分以一相似該第一實施例的方法也形成在該基底100的凹 陷部分上。此外,該閘極結構20包括在一垂直方向從該基 底100突出的該閘極電極120,以及包圍住該閘極電極120 的該閘極絕緣層212。 特別地,該閘極電極216包括具有一第一直徑的一第 一柱216a及在該第一柱216a的一頂部表面上形成的一第 二柱216b,且該第二柱具有大於該第一直徑之一第二直 徑。如一範例的實施例,在用於形成該導電層214的該沉 積處理期間,該第一柱與第二柱係互相完整的形成在一主 體中。a亥閘極I巴緣層212與該閘極電極216的除了 一頂部 表面之所有外部表面接觸。 圖5A-5D係根據本發明的一第三實施例的橫截面 圖,說明形成一閘極結構的處理步驟。 參照圖5A,橫過一犧牲層302的一開口 308,一緩衝 氧化層304及形成一基底1〇〇上的一頂蓋層3〇6,以及形 成於該基底100的一表面與該犧牲層302的一内部側表面 上的一單晶石夕層’藉此在該開口 3〇8形成一單晶圖案31〇。 一閘極絕緣層312形成於該單晶矽圖案31〇的側及底部表 面,且該開口 308以一導電材料填滿以藉此形成一間極電 極314。該單晶矽圖案310,該閘極絕緣層312,及該閘極 電極314係藉由參照圖1A-1H或圖3A_3D所描述的相似 方法而形成。 參照圖5B,-金屬層316形成於該頂蓋層3〇6及該 閘極電極314上。该金屬層可以藉由該金屬有機化學汽化 19 200529304 16162pif.doc >儿積及原子層 >儿積處理而形成。 層、一鈦層、一组層、一録層、 等等。 該金屬層的範例包括一鎢 一銦層 一^臬層、一釘層 極314反應。因此,一金屬魏声3二夕的關極電
-頂部表面上,俾使該“電極31::= 屬矽化層318。 更匕括鑌至 蒼照圖5D,猎由-習知乾與祕刻製 完全移除該金屬層316、該頂菩μ >從及基底1〇〇 及該犧牲層逝。該4、 屬石夕化声318之㈣^ 用—具有關於該金 广,二μ惠;/、擇的钱刻劑的—濕餘刻製程而移 除。〜頁皿層306及該緩衝氧化層3〇4範例地藉由 刻衣程而移除,且藉由使用刻劑的_祕^製程 除該犧牲層2G2,該似彳射關於該 單 該犧牲層202 ^刻選擇係不小於大約%者^早日曰石夕的 ,、圖6八卻係根據本發明的一第四實施例的橫截面圖, 說明形成一閘極結構的製程步驟。 參,圖6A,橫過一犧牲層4〇2,一緩衝氧化層4〇4, 及一頂蓋層406的一開口 408,形成一基底1〇〇上,以及 形成於該基底100的一表面與該犧牲層4〇2的一内部側表 面上的一單晶矽層,藉此在該開口 408形成一單晶圖案 410。一閘極絕緣層412形成於該單晶圖案410的側及底部 表面部分。該單晶圖案410及該閘極絕緣層412藉由表曰^ 20 200529304 16162pif.doc 圖1A-1F或圖3A-3B所描述的相同方法而形成。 芩照圖6B,形成一導電層414以在該頂蓋層4〇6及 該開口 408的一内部表面上具有一均勻的厚度。範例地, 包含該摻入多矽的該導電層414可以透過該低壓化學氣相 沉積製程及摻入該雜質的一連續製程而形成。 參照圖6C,一金屬層416形成於該導電層414上, 如此該金屬層416覆蓋在該開口 4〇8中藉由該導電層414 界定的一間隔。該金屬層416可以藉由該金屬有機化學氣 相"L積製私或该原子層沉積製程而形成。該金屬層的範例 包括一鎢層、一鈦層、一鈕層、一鈷層、一鉬、一、 一釕層等等。 ”曰 芩照圖6D,在包括該金屬層416的基底1〇〇上執行 一熱處理,如此邊金屬層416與該摻入的多石夕反應。因此, S金屬層416係由於該熱處理轉換成一金屬矽化層4丨8。 參照圖6E,移除該金屬;g夕化層418及該導電層 以形成一閘極電極420。藉由一回蝕刻製程或一化學拋光 _ 製程平面化及移除該金屬矽化層418與該導電層414直到 暴露出該頂蓋層406的一頂部表面,因此該金屬矽化層418 與該導電層414只保留在該開口 408中,且與該閘極絕緣 石夕層412接觸,藉此形成該閘極電極420。 —八參照圖6F,藉由一習知乾與濕蝕刻製程從該基底1〇〇 兀王私除该頂蓋層406,該緩衝氧化層4〇4,及該犧牲層 4〇2。该濕蝕刻製程使用一蝕刻劑,該蝕刻劑中關於該矽化 鍺及該單晶矽的該犧牲層402之蝕刻選擇係不小於大約 21 200529304 16162pif.doc 50 : 1 〇 如上所述,根據本發明的該第四實施例的該閘極結構 40包括一閘極電極420及該閘極絕緣發層412。 特別地,該閘極電極420包括一導電圖案422及一金 化插塞424。該導電插塞包括具有一第二外部直徑二 第一圓柱422a,及形成在該第一圓柱422a的一頂部表 面上且具有大於該第一直徑之一第二直徑的第二圓柱 • 们孔。該金屬矽化插塞424填滿該導電圖案422的内部。 该閘極絕緣層412與該第一圓柱422a的側表面與一底部表 =一及邊第二圓柱422b的一底部表面接觸。如本實施例的 :範例變型,該閘極絕緣層412與該閘極電極42〇的除了 一頂部表面之所有外部表面接觸。 該閘極絕緣層412可以包含氧化矽、氮氧化矽、或金 —物。該金屬氧化物的範例包括一氧化鈕層(Ta2〇5)、 氮氧化鈕層(Ta〇N)、一氧化鈦層(Ti〇2)、一氧化鋁層 • ^l2〇3)、一氧化釔層(γ2〇;)、一氧化錘層(Zr02)、一氧化 :層(班〇2)、一鈦酸鋇層(BaTi03)、一鈦酸锶層(SrTi03)等 寺° 〜、圖7A係根據本發明的該第一實施例的一橫戴面圖, 改變的閘極結構,及圖7B係根據本發明的該第四 汽施例的一橫戴面圖,說明一改變的閘極結構。 — 參照圖7A ’與本發明的該第一實施例相比,可以進 1步平面化及移除圖1G中的該導電層118直到暴露出圖 中的該犧牲層1〇2的一頂部表面。因此,完全移除該導 22 200529304 I6162pif.doc 電層川,該頂蓋層1〇6,及該緩衝氧化層ι〇4,而一 結構12包括-閘極電極14及一包圍該閘極電極14且細亥 閘極電極14的-側表面接觸的閘極絕緣们6。如一範例: 該犧牲=102 §由使用一濕钱刻製程而钱刻掉。 二…、圖7B,與本發明的該第四實施例相比,可以進 -步平面化及移除圖巾的該金屬石夕化層川及該導電 層414直到暴露出圖6E中的該犧牲層4〇2的一頂部表面=
因此’完全移除該金屬魏層418,摻人該多料該導雷 層118,該頂蓋層條,及該緩衝氧化層4()4,而_間極姓 構42包括一具有形成一圓柱狀且摻入多矽的一導電; 4—4a的閘極電極14及填滿該導電圖案糾的一金屬魏插 基桃。該閘極絕緣層46包圍住且與導電圖案Μ的 表面接觸。 圖8A-8Z係根據本發明的一第一實施例的橫 圖’况明製造-半導體裝置,例如—金氧半導體電晶 的製程步驟。 _ f照=A,—第—犧牲層搬形成於—半導體基底 100上。戎第一犧牲層502範例地包含矽化鍺,且可以利 用-習知製程,如一磊晶製程’ 一化學氣相沉積製程,或 一超高真空化學氣相沉積製程,以形成該第一犧牲層 502。該第一犧牲層502形成至大約4〇〇人至大約6〇〇A二 一厚度,而在本實施例中,至大約500A的—厚度。如一 N型井或一 p型井的一雜質摻入區域(未顯示),^該第一 犧牲層502形成前,可以藉由使用一離子佈植製程或一擴 23 200529304 16162pif.doc 散製程形成在該基底100的一表面部分。 用於形成該第一犧牲層502的一製程氣體包括一矽源 氣體、一鍺源氣體、及一載體氣體。該矽源氣體的範例包 括石夕烧(SiH4)、二矽烷(Si2H6)、三矽烷(Si3H8)、單氣化矽烷 (SlH3C1)、二氣化矽烷(SiH2Cl2)、三氣化矽烷(SiHCl3)等等。 此外’該鍺源氣體的範例包括單鍺烷(GeH4)、二鍺烷
(0¾¾)、單氣化鍺烷(GeH3C1)、二氯化鍺烷(Ge2H2Cl2)、 二氯化鍺烧(Ge3HCl3)等等。該載體氣體可以是氯(ci2)氣、 氫(¾)氣、或氣化氫(HC1)氣。 麥照圖8B,藉由使用矽源氣體,例如矽烷(SiH4)氣或 二氣化矽烷(SiHWl2)氣,及載體氣體,例如氫(h2)氣或氣 (C12)氣的一習知製程,如一磊晶製程,一化學氣相沉積製 私,或一超高真空化學氣相沉積製程,以形成一第一單晶 石夕層504於該第一犧牲層502上。該第一單晶石夕層504形 成至大約400A到大約600A的一厚度,而在本實施例中〔 至大約500A的一厚度。然而,根據製程的狀態及環境, 该第一單晶矽層的厚度可以不同,且不會限制本發明的 請範圍。 參照圖8C,該第一單晶矽層504藉由一離子佈植製 程或一擴散製程摻入P型或N型雜質,如此該第一單晶石^ 層5〇4轉換成一第一導電層506。 ㈣ ,另一方面,使用包括如該矽烷(SiEO氣的矽源氣體之 製程氣體,及臨場摻入至該第一單晶矽層5〇4的一摻雜物 源的一磊晶製程或一化學氣相沉積製程,可以形成該第一 24 200529304 16162pif.doc 導電層506。磷化氫(PH3)氣體或砷化氫(Ash3)氣體可以利 用做為一 N型摻雜物源,而(B^6)氣體可以利用做為一 p 型摻雜物源。 參^圖8D,藉由如一電漿钱刻製程及一反應離子姓 刻製程的一習知乾蝕刻製程部分移除該第一導電層5〇6, 藉此形成一第一導電圖案508。雖然未顯示於圖中,一光 阻圖案(未示出)可以用於上述乾蝕刻製程作為一蝕刻罩 幕。一光阻層(未示出)形成於該第一導電層5〇6上,且藉 由一習知光微影製程圖案化成該光阻圖案。一習知灰化製 %或剝除製程可以從該第一導電層5〇6移除該光阻圖案。 參照圖8E,一第二犧牲層51〇形成在該第一導電層 508及该第一犧牲層502,俾使該第二犧牲層51〇覆蓋該第 一導電層508。該第二犧牲層51〇範例地包含矽化鍺,且 使用-石夕源氣體,一鍺源氣體,及—載體氣體的一習知製 程,如一磊晶製程,一化學氣相沉積製程,或一超高真空 化學氣相沉積製程,可以用以形成該第二犧牲層51〇了該 第二犧牲層510的一厚度可以實質上相同或大於該第一犧 牲層502的該厚度。 參照圖8F,平面化或移除該第二犧牲層51〇,直到範 例地藉由使用一化學機械拋光製程暴露出該第一導電層 508的一頂部表面。 曰 雖然圖8F中未顯示,一第一緩衝氧化層可以進一步 形成在圖8B中的該第一單晶矽層5〇4。在 第一 晶石夕層撕上的該摻人製程之後,或在該第t犧牲 25 200529304 16162pif.doc 上執行^平面化期間,可以移除該第一緩衝氧化層。 蒼8G ’ 一第三犧牲層512形成於該第一導電層 及該第二犧牲層S10上。該第三犧牲層512範例地包 ,石夕化錯’且可以利用使用矽源氣體,鍺源氣體,及載體 氣體的一習知製程,如一磊晶製程,一化學氣相沉積製程, 或一超南真空化學氣相沉積製程,以形成該第三犧牲層 512。該第三犧牲層512的厚度可以根據一金氧半導體電晶 體的一通道長度而不同,而在本實施例中,係大約1〇〇〇Α。 參照圖8Η,藉由使用矽源氣體,例如矽烷(siH4)氣或 二氣化矽烷(SiH2Cl2)氣,及載體氣體,例如氫(H2)氣或氣 (CD氣的一習知製程,如一磊晶製程,一化學氣相沉積製 程,或一超高真空化學氣相沉積製程,以連續地形成一第 二單晶矽層514及一第二緩衝氧化層516於該第三犧牲層 512上。該二單晶矽層514可以形成至大約400人至大約 600A的一厚度。然而,根據該金氧半導體電晶體的特性, 該第二單晶矽層的厚度可以不同,且不會限制本發明的申 請範圍。 參照圖81,圖8H中的該第二單晶矽層514藉由一離 子佈植製程或一擴散製程摻入P型或N型雜質,如此該第 一 口口 —早晶石夕層514轉換成一第二導電層518。 另一方面,使用包括如該矽烧(SiH4)氣的石夕源氣體之 處理氣體,及臨場摻入至該第一單晶矽層504的一摻雜物 源的一磊晶製程或一化學氣相沉積製程,可以形成該第二 導電層518。磷化氫(PH3)氣體或砷化氫(AsH3)氣體可以利 26 200529304 16162pif.doc 用為一 N型摻雜物源,而(B^6)氣體可以利用為一 P型摻 雜物源。 ,麥照圖幻,藉由如一電漿蝕刻製程及一反應離子蝕刻 製程的一習知乾蝕刻製程部分移除圖81中的該第二緩衝 氧化層516及該第二導電層518,藉此形成一第二導電圖 案520。雖然未顯示於圖中,一光阻圖案(未顯示)可以用於 上述乾蚀刻‘程作為一姓刻罩幕。一光阻層(未顯示)形成 於该第二緩衝氧化層516上,且藉由一習知光微影製程圖 案化成该光阻圖案。在形成該第二導電圖案52〇之後,一
習知灰化製程或剝除製程可以從該第二緩衝氧化層516移 除°亥光阻圖案。在本實施例中,該第二導電圖案520部分 地與該第^導電層谓重疊。在圖8H中的該第二單晶石夕 層514 ^入雜質之後,—習知姓刻製程可以移除該第二緩 衝氧化層516。 厂二、圖8K,一頂盍層形成於該第三犧牲層512 =第二緩衝氧化層516,俾使該頂蓋層522覆蓋該第二 案:,及該第二導電圖案5 20 1的該第二緩衝氧化 =一”了貝盖層522範例地包含氮化石夕,而使用石夕烧(腿4) 二沉;=石夕烧(SiH2Cl2)氣,及氨(簡減的一低壓化學氣 成該電漿增強化學氣相沉積製程’可以用以形 製程機械化學抛光㈣ 參照圖8Μ,部分移除該平面化的頂蓋層似及該第 27 200529304 16162pif.doc 二緩衝氧化層516,藉此以开彡七笙一叫 11 口吴He 成一弟1 口 524,透過該第 一開暴路该弟二導電圖案520 使用一習知非箄而,14紅亡丨制Y 工且稭田 姓刻罩幕的^程如使用該光阻圖案做為一 層522及該帛’持侧掉解面化的頂蓋 該第一導電層508重&白竹裳一道千^例的貝把例,與 透過m, 導電圖案520的-部分亦 ίί 1 暴露出。藉由使用該灰化製程或該剝 除‘程亦移除該光阻圖案。 / —
下一第一開口 526形成在該第二開口 524
Lt:開口 526暴露出該基底100的-表面。藉 =用包括該第二開口 524 $該頂蓋層切做為一钱刻罩 ^習知非等向性㈣製裎,連續地移除該第二導電圖 案相二犧牲層512 ’該第—導電層观,及該第一 2層502。此處’控制用以形成該第一開口 526的雜 刻衣程’俾使在上述侧製程期間過度朗該基底ι〇〇的 一表面,且形成比該基底的該表面低的該第—開口创 的-底部表面。亦即,該基底⑽包括在其—頂部表面上 的一凹陷部分526b,且該第一開口 526包括該基底1〇〇的 該凹陷部分526b。因此,該凹陷部分遍的一底部表面 對應於該第一開口 526的該底部表面52如。 參照圖80, 一通道圖案528’其範例地包含單晶矽, 係形成於該第一開口 526的内部側及底部表面。藉由使用 石夕源氣體’例如石夕烧(SiHO氣或二氣化石夕院(siH2Cl2)氣,及 28 200529304 16I62pif.doc 載體氣體’例如虱(¾)氣或氯(C〗2)氣的一習知制程,如一 屋晶製程,-化學氣相沉積製程,或—超高真空化學氣相 沉積製程’以形成該通道圖案528。特別地,兮通道图案 528形成在該基底1〇〇的一表面部分及該第羲牲層θ5〇2 的,表面上。該第一導電圖案508,該第三犧牲層,及 該第二導電圖案52〇,上述所有以界定該第—開口 的 一邊界。該通道圖案528形成至大約1〇〇A到 -厚度’而在本實施例中,至大約⑽到大約、入的一勺 厚度。然而,根據該金氧半導體電晶體的特性,該通道圖 案的厚度可以不同,且不會限制本發明㈣請範圍。 用以形成該通道圖案528的一製程氣體可以包括一 n 型或-P雜雜姉,„相卿_源 道圖案528中。 >圖8P,一閘極絕緣層53〇形成於該通道圖案 的上。"亥閘極絕緣I 530可以範例地包含氧化石夕層 ,一,氧巧層’且藉由使用氧(〇2)氣,—氧化氮(NO)氣, 氧化鼠(N〇2)氣的一快速熱製程(RTP),形成至大約 10A至大約70A的一厚度。 多…、圖8Q’在该頂蓋層522上形成一第三導電層532 至足夠的厚度,以覆蓋藉由該閘極絕緣層530包圍其内 的遠第-開口 526以及覆蓋該第二開口 524。該第 丁 ^電層532可以摻入多石夕。特別地,可以利用一低壓化 子^製程用以形成該第三導電層532,且在該低壓 化子m儿積製程期間’雜質係臨場掺人該第三導電層 29 200529304 16162pif.doc 532。 另
,在该頂蓋層522上形成一多石夕層至一足夠 的,度m絲娜❹—低壓化學氣相“製程填滿 該第一開口 526的該内部間隔與該第二開口 524,然後該 多石夕層藉由-習知離子佈植製程或―雜質擴散製程而換二 雜質。因此,該多矽層轉換成該第三導電層532。該第三 導電層532可以包含如鶴、欽、组、钻、翻、錄、及釘的 金屬,且可以藉由使用一金屬前驅物的一金屬有機化學氣 相沉積製程’物理IU目沉積製程,或原子層沉積製程而形 成。 、 該第三導電層532的一材料係根據將製造的一金氧半 導體電晶體的-:r_作功能而決定。亦即,因為通常該金氧 半導體電晶體的-臨限電壓Vth根據該閘極電極的=工作 功能而不同,所以該第三導電層532的該材料需要根據該 金氧半導體電晶體的操作特性而決定。 · 當該閘極電極包含摻入雜質的多矽時,該閘極電極的 該工作功能根據該雜質的濃度而不同。因此,在該摻入製 程中a玄雜貪辰度的该控制致能在該閘極電極的工作功能上 的該控制。 此外,當該閘極電極包含金屬時,氮(N)或氬(Ar)原子 的佈植可以控制該閘極電極的該工作功能。特別地,該閘 極電極的該工作功能與該氮原子的濃度成比例的增加。 如另一實施例,在該第三導電層532上的一隨後的平 面化製程之後,用於控制該閘極電極的該工作功能的該離 30 200529304 16162pif.doc 子佈植可以使用該頂蓋層522作為一離子佈植罩幕而執 行。 參照圖8R,藉由一回I虫刻製程或一化學機械拋光製 程平面化及移除圖8Q中的該導電層532,直到暴露出該頂 蓋層522的一頂部表面,如此,該導電層532只保留在該 第一開口 526及第二開口 524的該内部間隔,藉此形成該 閘極電極534。 參照圖8S,對應於該第二導電圖案520的一硬罩幕 536形成在該閘極電極534及該頂蓋層上。一硬罩幕層(未 心員示)形成在該閘極電極534及該頂蓋層上,且對應於該第 —導電圖案520的一光阻圖案(未顯示)藉由一習知光微影 製私形成於該硬罩幕層上。然後,使用該光阻圖案作為一 钱刻罩幕非等向性地触刻該硬罩幕層,藉此形成對應該第 —‘電圖案520的該硬罩幕536。該硬罩幕層範例地包含 ^匕矽或氮化矽,而使用一習知化學氣相沉積,一低壓化 二氣相沉積,或一電漿增強化學氣相沉積製程,可以用以 形成該硬罩幕層。 一羽參照圖8Τ,藉由使用該硬罩幕536做為一蝕刻罩幕的 知非等向性蝕刻製程,部分移除該頂蓋層522,俾使 ^含矽化鍺的該第三犧牲層512的—表面部分地暴露。少 里的過蝕刻該第三犧牲層512可以允許而沒有任何問題。 〇參照圖8U,範例地藉由使用—蝕刻劑的一濕蝕刻製 轾而私除圖8Τ中的第一、第二及第三犧牲層5〇2、51〇、 512,該蝕刻劑中該第一、第二及第三犧牲層5〇2、51〇、 31 200529304 16162pif.doc 512的一蝕刻選擇對於該矽化鍺及該單晶矽是不小於大約 50: 1。在該濕蝕刻製裎期間藉由該硬罩幕536及該頂蓋層 522而避免㈣該間極電極534。 芩照圖8V,一絕緣中間層538形成於該基底1〇〇上, 俾使该絕緣中間層538覆蓋著藉由圖8T中的第一、第二 及第二犧牲層502、510、512佔用的間隔。該絕緣中間層 538可以包含旋轉塗佈(SOG)或高密度電漿(HDP)氧化物, 且完全覆蓋顯示於圖8U中的該金氧半導體電晶體結構。 參照圖8W,範例地藉由一回蝕刻製程或一化學機械 拋光製程平面化及移除該絕緣中間層538及該硬罩幕 536 ’直到暴露出該閘極電極534的一頂部表面。 儘管未顯示於圖8W中,當該閘極電極534包含摻入 的多矽時,一金屬矽化層可以進一步形成在該摻入的多矽 層,如此該閘極電極534可以進一步包括該金屬矽化層。 藉由一習知沉積製程形成一金屬層(未顯示)於該閘極電極 534上,而該金屬層藉由一習知矽化反應製程轉換成一金 屬矽化層。在該矽化反應製程之後,使用一蝕刻製程移除 餘留的金屬層。 雖然該等上述範例的實施例討論該絕緣中間層形成 在移除該第一至第三犧牲層502、510、512之後,該絕緣 中間層亦可以形成在移除所有的該第一至第三犧牲層 502、510、512,該第二緩衝氧化層516,該頂蓋層522, 及該硬罩幕536之後,如該領域通常技藝者之一所知。 參照圖8X,形成第一及第二接觸孔540a及540b以 32 200529304 16162pif.doc 分別部分暴露該第一及第二導電圖案508及520。一光阻 圖案(未顯示)藉由一習知光微影製程形成在該絕緣中間層 538上’且藉由使用該光阻圖案做為一姓刻罩幕的一電聚 餘刻製程或一反應離子|虫刻製程部分移除該絕緣中間層 538,藉此形成該第一及第二接觸孔54如及54%。在用以 形成$亥弟一及第二接觸孔540a及540b的該钮刻製程之 後,移除該光阻圖案。 , 參照圖8Y,於該絕緣中間層538,該頂蓋層522,及 該閘極電極534上形成一金屬層至一足夠的厚度以覆蓋圖 8X中的該第一及第二接觸孔540a及540b。該金屬層542 範例地包含鋁、銅、鎢、钽、鈦,且藉由一金屬有機化學 氣相沉積或一物理氣相沉積製程而形成。 參A?、圖8Z,部分移除該金屬層542以藉此形成第一至 =三金屬導線544a、544b及544c。藉由使用一習知光微 影製程形成一光阻圖案(未顯示)於該金屬層542上,且藉 由使用該光阻圖案做為一蝕刻罩幕的一習知非等向性蝕刻 製程,部分移除該金屬層542,藉此形成該第一至第三金 屬導線544a、544b及544c。該第一金屬導線544a電性連 接至忒第一導電圖案508,且該第二金屬導線544b電性連 接至该閘極電極534。該第三金屬導線54如電性連接至該 第二導電圖案52〇。在用以形成該第一至第三金屬導線 544a、544b及544c的該蝕刻製程之後,移除該光阻圖案。 圖9係一透視圖,說明透過在圖8A_8Z中闡述的製程 步驟而形成的該金氧半導體電晶體。 33 200529304 16162pif.doc 芩照圖8Z及9,該金夤 直方向從-基底延伸的―柱¥—體電晶體50包括在—垂 極結構52且與該閘極結構52二,結構52 ’包圍該閑 528,在垂直料道 =面接_-通道圖案 通道圖案的-下部-方向從該 在垂直該通道圖案而與該基底平二广及 圖案的-上部部分延伸的一 弟-方向㈣通道
該第-及第二導電圖案508及二;用如該…… 體電晶體50的源極/汲極,且 '^至氧半導 部及上部心卜二^;詩及㈡;下 * 5〇1! 52VX^t 52S ^4" 柱Γ且::極結構52具有—包含-圓形橫戴表面的 :=,=有一問極電極534,包含配置於 面上的一 h材料及一開極絕緣層53〇。該通道圖案4 ^有一圓柱狀’其頂部部分是根據該閘極絕緣層530、的— 外型而打開。其頂部表面打開的該圓柱通道圖案似 對應於該閘極絕緣層53G的—外部直徑的一内部直徑j 该閘極絕緣層530接觸的一内部側表面,且與該第— 二導電圖案5〇8及52〇電性接觸的一外部側表面。 詳細地,該閘極電極534包括具有一第一直徑的一第 一柱534a,及形成在該第一柱534a的一頂部表面上且具 有大於該第一直徑之一第二直徑的第二柱534b。在本實施 例中,該第一與第二柱係完整地形成為一主體。該通道圖 案包圍該第一柱534a,且其外部直徑與該第二柱534b的 34 200529304 16162pif.doc 該第二直徑相同。誘閘極絕 與該通道圖案528之間。s 入於该第一柱534a 該金氧半導體雷曰粬ς -導電圖案駕與二ΓΓ道區域係配置於該第 528之-部分,且且有电圖案520之間的該通道圖案 金氧半導體電晶體;。的::柱環狀。因此,該 電圖案508與該第二導電^ :又係根據介於該第-導
亦即,該全氧丰導圖案520之間的該距離而決定。 亦ρ 〇至虱+ν體電晶體5〇的該通 8G中該第三犧牲層512的—厚度而決定。又緖據々圖 半ΐ體Γ曰體50的一通道寬度係根據該閘極 電極534的一弟一直徑而、、九中 仏向决疋。亦即,該金氧半導體電晶 體50的該通道寬度係根據如圖8Ν中該第二開口 =^一 内部直徑與該通道圖案528的一寬度而決定。如一範例的 實施例,該通道圖时以具有大約1GGA至大約3G()A的- 厚度。 因此,該通道的該長度及寬度的控制可以相當地避免 該金氧^導體電晶體巾該短通道效應及—窄寬度效應,如 此由於藉錄制度整合的—近來_趨勢的該通道尺寸 的減少所造成的触通道效應及該窄寬度效應係有效地避 免。 雖然該等上述範例的實關討論具有—圓形橫截表 面的㈣極電極’該閘極電極亦可以具有該領域通常技藝 者^所知的任何棱截狀。因此,該金氧半導體電晶體的 -最佳的通道寬度可以藉由改變該閘極電極的該橫截狀而 35 200529304 16162pif.doc 決定。 圖10係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的一第一修改的金氧半導體電晶體。 芩照圖10,藉由本發明的該第五實施例形成的該第一 修改的金氧半導體電晶體550包括在一垂直方向從一基底 延伸的一柱狀的一閘極結構552,包圍該閘極結構552的 一側表面的一通道圖案554,從該通道圖案554的下部及 上部部分延伸的第一及第二導電圖案556及558。 在本貝施例中,该第一導電圖案556在垂直該通道圖 案而與該基底平行的-第-方向延伸,而該第二導電圖案 558在垂直該通道圖案而與該基底平行的一第二方向延 伸。該第一導電圖案556範例地以相對於該第二導電圖案 5安58的—大約90度角度而延伸。介於該第—及第二^電圖 =之間的該角度可以根據該金氧半導體電晶 及卓導電圖案556及55δ之間的該角度的改變而改進。 圖UA係-透視圖,朗根據在圖9中顯 +導體電晶體的H改的金氧半導 = 改的金氧半導體電晶體。 ^弟一化 參照圖ha及im,該第二修改的金氧半導體 〇包括一柱狀的一閘極結構562,包圍兮 ^日日立 的-側表面的-通道圖案564,從該通道;二的下= 36 200529304 16162pif.doc 及上部部分延伸的第一及第二導電圖案566及568。
在本實施例中,該第一導電圖案566在垂直該通道圖 案而與該基底平行的一第一方向延伸,而該第二導電圖案 568在垂直該通道圖案而與該基底平行的一第二方向延 伸。該第一導電圖案556範例地以一相同的方向從該通道 圖案564而延伸,且該第一導電圖案556範例地較該第二 導電圖案568長。如包括該金氧半導體電晶體560的一資 料儲存系統及一資料處理系統的一半導體裝置的一佈局可 以藉由改變介於該第一及第二導電圖案556及558之間的 該角度而改進。 圖12係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的一第三修改的金氧半導體電晶體。 參照圖12, 一對該金氧半導體電晶體570a及570b保 有通常配置於一基底上的一導電圖案。該等金氧半導體電 晶體570a及570b包括一柱狀的閘極結構572a及572b, 分別包圍每個該等閘極結構572a及572b的通道圖案574a 及574b’分別包圍該等通道圖案57乜及57仆的上部部分 的第二導電圖案578a及578b,且以彼此不同而與該基底 平行的一方向延伸。 在本貫施例中’該等金氧半導體電晶體57〇&及57〇b 通苇保有一第一導電圖案576a,俾使該等通道圖案574a 及574b的下部部分彼此互相連接。 ^因此,複數個該等金氧半導體電晶體570a及570b通 常由於該第-導電圖案57如與其連接可以串聯連接。如包 200529304 16162pif.doc 括,此互相連接的該等金氧半導體電晶體”加及57〇b的 -貝料儲存系統及—資料處理系統的—半導體裝置的一佈 局可以相當地改進。 雖然該等上述範例的實施例討論用於在該等通道圖 案57^a及574b的下部部分互相連接該等金氧半導體電晶 體的第一導電圖案576a,該金氧半導體電晶體可以藉由使 用該第二導電圖案578a及5781)之一而互相連接,如具有 该領域通常技藝者之一所知。 “圖13係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的另一第三修改的金氧半導體電晶體。 茶照圖13, 一對該金氧半導體電晶體570c及570d保 有通常配置於一基底上的一導電圖案。該等金氧半導體電 晶體570c及570d包括一柱狀的閘極結構572c及572d, 分別包圍每個該等閘極結構572c及572d的通道圖案574c 及574d,分別包圍該等通道圖案574c及574d的上部部分 的第二導電圖案578c及578d,且以彼此相同而與該基底 平行的一方向延伸。 在本實施例中,該等金氧半導體電晶體570c及570d 通常保有一第一導電圖案576b,俾使該等通道圖案574c 及574d的下部部分彼此互相連接。 因此,複數個該等金氧半導體電晶體570a及570b通 常由於該第一導電圖案576a與其連接可以串聯連接。如包 括彼此互相連接的該等金氧半導體電晶體570a及570b的 一資料儲存系統及一資料處理系統的一半導體裝置的一佈 38 200529304 16162pif.doc 局可以相當地改進。 該金氧半導體電晶體的該元件的一詳細描述係與參 照圖12的該等金氧半導體電晶體570a及570b相同,而在 以下將不進一步敘述以避免重複。 圖14A-14K係根據本發明的一第二實施例的橫戴面 圖,說明製造一半導體裝置的製程步驟。 參照圖14A,一第一犧牲層602形成於一半導體基底 100上。一包含摻入單晶矽的一第一導電圖案608及一包 含石夕化鍺的第二犧牲層610形成於該第一犧牲層602上。 一包含矽化鍺的第三犧牲層612形成於該第一導電圖案 608及該第二犧牲層610上,以及一第二單晶矽層(未顯示) 形成於該第三犧牲層612上。一第二緩衝氧化層616形成 於該第二單晶矽層上,然後執行一雜質摻入製程以藉此轉 換該第二單晶石夕層成一第二導電層618。該上述製程步驟 以如根據參考圖8A-8I的該第一實施例的製造該半導體裝 置之一相似的方式而執行,如此該上述製程步驟的一詳細 描述將省略以避免重複。 參照圖14B,一頂蓋層620形成在該第二緩衝氧化層 616上。該頂蓋層620範例地包含氮化石夕,且藉由使用二 氯化矽烧(Sit^CU)氣體,單矽烷(SiH4)氣體,及氨氣(NH3) 的一低壓化學氣相沉積製程或一電漿增強化學氣相沉積製 程而形成。 參照圖14C,藉由使用一光阻圖案做為一蝕刻罩幕的 一習知非等向性蝕刻製程部分移除該頂蓋層62〇及該第二 39 200529304 16162pif.doc 缓衝氧化層616,藉此形成一第二開口幻2,透過該第二開 口暴露該第二導電圖案618。在紐刻製程之後使用一灰 化製程或一剝除製程移除該光阻圖案。 參照圖14D,藉由使用包括該第二開口 622的該頂蓋 層做為-⑽罩幕的-習知轉向性㈣製程,連續且部 分地移除該第二導電圖案618,該第三犧牲層612,該第一 導電圖案608,及該第一犧牲層6〇2,藉此以形成一第一開 口 624’透過該第一開口暴露該基底1〇〇。延長用以形成該 第一開口 624的該蝕刻製程,俾使過蝕刻該基底1〇〇的一 表面100a。因此,該第一開口 624的一底部表面624a較 該基底100的該表面l〇〇a低。亦即,該基底1〇〇包括在其 一頂部表面上的一凹陷部分624b,且該第一開口 624包括 该基底100的该凹陷部分624b。所以,該凹陷部分624b 的一底部表面對應於該第一開口 624的該底部表面624a。 參照圖14E,範例地包含單晶矽的一通道圖案626形成於 該第一開口 624的内部側及底部表面。可以利用使用矽源 氣體,例如矽烷(SiHU)氣及二氯化矽烷(SiH2Cl2)氣,及載體 氣體,例如氫(¾)氣及氯(CL)氣的一習知製程,如一磊晶 製程,一化學氣相沉積製程,或一超高真空化學氣相沉積 製程,而形成該通道圖案626。特別地,該通道圖案626 形成在該基底100的一表面及該第一犧牲層602,該第一 導電圖案608,該第三犧牲層612及該第二導電層618的 側表面上’上述所有界定該第一開口 624的一邊界。 該通道圖案626係形成至大約100人至大約3〇〇人的 200529304 I6162pif.doc
一厚度’在本實施例中,至大約15〇A至大約2〇〇A的一厚 度。然而,根據該金氧半導體電晶體的特性,該通道圖= 626的厚度可以不同,且不會限制本發明的申請範圍。/ 用以形成該通道圖案626的一製程氣體可以包括一 N 型或一 P型摻雜物源,雜質係以該摻雜物源臨場摻入該通 道圖案626中。 茶照圖14F,一閘極絕緣層628形成於該通道圖案626 的一表面上。該閘極絕緣層628可以範例地包含氧化石夕層 或一氮氧化矽層,且藉由使用氧(〇2)氣,一氧化氮(N〇)氣", 或二氧化氮(N〇2)氣的一快速熱製程(RTP),形成至大約 10A至大約70A的一厚度。 參照圖14G,在該頂蓋層620上形成一第三導電層630 至一足夠的厚度,以覆蓋藉由該閘極絕緣層628包圍其内 部間隔的該第一開口 624以及覆蓋該第二開口 622。該第 二導電層630可以摻入多石夕。特別地,可以利用一低壓化 學氣相沉積製程用以形成該第三導電層630,且在該低壓 化學氣相沉積製程期間,雜質係臨場摻入該第三導電層 630 〇 另一方面,在該頂蓋層620上形成一多石夕層至一足夠 的厚度,以藉由範例地使用一低壓化學氣相沉積製程覆蓋 該第一開口 624的該内部間隔與該第二開口 622,然後該 多矽層藉由一習知離子佈植製程或一雜質擴散製程而摻入 雜質。因此,該多矽層轉換成該第三導電層630。該第三 導電層630可以包含如鶴、欽、组、鉛、钥、錄及釕的金 200529304 16162pif.doc 屬’且可以藉由使用一金屬前驅物的— 沉積製程,物理氣相沉程,或原子層^有^學氣相 該第三導電層630的材料係根據 形成。 體電晶體的―工作功能而決定。亦即,因=::氣半導 綱晶體的—臨嶋Vth根據該閘拯電 此而不同’所以該第三導電層63〇 要;〜 氧半導體電晶體的操作特性而決定。〜要根據该金
當該閘極電極包含摻入雜質的多石夕時, 該:作功ΪΪ據該雜質的濃度而不同。因此,在該摻二製 私中该雜k度的該控制致能在朗極電極的工作功能: 的該控制。此外,當該閘極電極包含金屬時,邮)或氮㈣ 原子的佈植可啼職·雜的該卫作魏。特別地, 該閘極電極,該工作功能與該氮原子的濃度成比例的增 加。如另一貫施例,在該第三導電層63〇上的一隨後的平 面化製私之後’用於控制該閘極電極的該工作功能的該離 子佈植可以使㈣頂蓋層62〇做為—離子佈植罩幕而執 行0 以參照圖14H,藉由一回蝕刻製程或一化學機械拋光製 程平面化及移除圖14G中的該第三導電層630,直到暴露 出该頂蓋層620的一頂部表面,如此該第三導電層63〇只 保留在該第一開口 624及第二開口 622的該内部間隔,藉 此形成該閘極電極632。 參照圖141,一硬罩幕634形成在該閘極電極632及 42 200529304 16162pif.doc 該頂蓋層㈣上。一硬罩幕層(未顯示)形成在該間極電極 632及該頂盍層620上,且對應於—第二導電圖案的 阻圖針未顯示)藉由一習知光微影製程形成於該硬罩幕層 上。然後’使用該光阻圖案做為—敍刻罩幕非等向性ς 刻該硬科層,、藉此形成該硬罩幕634。該硬罩幕層範例 地包含氧化石夕或氮化石夕,而使用—習知化學氣相沉積,— 低壓化學氣相沉積,或一電漿增強化學氣相沉積製程,可 鲁以用以形成該硬罩幕層。該硬罩幕層634範例地與該第一 導電圖案608的一部分重疊。 芩照圖14J,藉由使用該硬罩幕634做為一蝕刻罩幕 的一習知非等向性蝕刻製程,部分移除圖141中的該頂蓋 層620,該第二緩衝氧化層616及該第二導電層618,直到 包含矽化ΐ的該第三犧牲層612的一表面部分地暴露,藉 此形成一第二導電圖案636。可以允許少量的過蝕刻該第 三犧牲層612而沒有任何問題,如該領域通常·技藝者之一 所知。 鲁 t照圖14Κ,藉由使用-钱刻劑的-濕姓刻製程而移 除圖141中的第-、第二及第三犧牲層602、610、612, f蝕刻劑中該第一、第二及第三犧牲層602、610、612的 蝕刻遠擇對於該矽化鍺及該單晶矽是不小於大約5〇 : 1。在该濕蝕刻製程期間藉由該硬罩幕634及該頂蓋層620 而避免姓刻該閘極電極632。 然後,一絕緣中間層(未顯示)形成於該基底100上, 俾使該絕緣中間層覆蓋著藉由第一至第三犧牲層002、 43 200529304 16162pif.doc 610、;612佔用的間隔。分別電性連接至該第_導電圖案 6曾08 閘極電極632及該第二導電圖案636的複數個金屬 ^線(未顯示)形成於該絕緣中間層上。該上述製程步驟以 :由如根據參考SI 8V-8Z的該第一實施例的製造該半導體 I置之一相似的方式而形成該絕緣中間層及該等金屬導 線,如此該上述製程步·驟的一詳細描述將省略以避免重複。 圖15A-15E係根據本發明的一第三實施例的橫截面 圖,說明製造一半導體裝置的製程步驟。 、參照圖15A,如-N型井或一 p型井的一雜質換入區 域100b ’在緩衝氧化層(未顯示)形成之後,藉由使用一 離子佈植製程或一擴散製程形成在該基底1〇〇的一表面 分。 參知圖15B ’ -第-單晶石夕層7〇2形成於該基底1〇〇 上。可以利用使用矽源氣體,例如矽烷(siH4)氣或二氣化 石夕烧(SiH2Cl2)氣,及載體氣體,例如氫(h2)氣·或氣(a)氣 的一習知製程,如一磊晶製程,一化學氣相沉積製程,或 一超高真空化學氣相沉積製程,以形成一第一單晶矽層 7〇2。該第一單晶矽層702形成至大約40〇a到大約6〇〇入 的一厚度,而在本實施例中,至大約50〇a的一厚度。然 而,根據该金氧半導體電晶體的特性,該第一單晶石夕層7〇2 的厚度可以不同,且不會限制本發明的申請範圍。在該第 一單晶矽層702形成之前,較佳地從該基底1〇〇移除該緩 衝氧化層。 參照圖15C,圖15B中的該第一單晶石夕層702使用一 44 200529304 16162pif.doc 離子佈植製程或一擴散製程摻入p型或N型雜質,俾 第一單晶矽層702轉換成一第一導電層704。 制括如該石夕烧卿4)氣的石夕源氣體之 衣矛王乳體,及g品%摻入至該第一單晶矽層7〇2的一 源的一磊晶製程或一化學氣相沉積製程,可以形=筮一
型摻雜物源。_物源,而_氣體可以利用做為^ ^ ?丨置圖HD,猎由使用—光阻^案(未顯示)做為一餘 刻罩幕的1知餘料分地 導電層7〇4,藉此形成一第—導電_7〇6。4=^ 由-習知光微影製程形成在該第_導電層上,^ 製程完成之後藉由灰化製程或制除製程移除。^ 然後’以如參考圖8E_8Z的兮哲 ^ ,則該第二實施例所描述 —金氧半導體f 底⑽上形成如 體裝^崎卿的-詳^ ==亥半導 藉由本發明的第三實施例形成的 略;^免重硬。 括在-垂直方向從—基底延伸的^=體衣置〇包 極結構72且與該間極結構72的構72,包圍該間 圖案728,在垂直該通道圖案 ^表面接觸的一通道 -方向從該通道圖案728的—與該基底平行的-第 圖案706,以及在垂直該通道_ =延伸的-第-導電 〃 728而與該基底平行的 45 200529304 16162pif.doc 一第二方向從該通道圖案728的一上部部分延伸的一第二 導電圖案720。 — 此外,該絕緣中間層738包圍該通道圖案728及該第 一與第二導電圖案706與720,且複數個金屬導線74知, 744b ’及744c分別電性連接至該閘極電極734,一第—導 電圖案706及一第二導電圖案720。 、 該閘極結構72包括一閘極電極734及一閘極絕緣; 730。該閘極電極734包括具有一第一直徑的一第一柱 734a,及形成在該第一柱734a的一頂部表面上且具有大於 该弟一直從之一弟二直徑的第二柱734b。在本實施例中, 該弟一與弟一柱734a與734b係完整地形成為一主體。該 閘極絕緣層730與該第一柱734a的側及底部表面與該第二 柱734b的一底部表面接觸。該通道圖案728包含具有一外 部直徑與該第二柱734b的一内部直徑相同的一圓柱狀,且 與該閘極絕緣層730接觸。 . 圖16A-16E係根據本發明的一第四實施例的橫截面 圖,說明製造一半導體裝置的製程步驟。 參照圖16A,範例地包含矽化鍺的一第一犧牲層802 形成於一基底100上。一包含摻入雜質的單晶矽的一第一 導電圖案808及一第二犧牲層81〇相繼地形成於該第一犧 牲層802上。一包含石夕化鍺的第三犧牲層812形成於該第 一導電圖案808及該第二犧牲層81〇上,以及一第二單晶 矽層(未顯示)形成於該第三犧牲層812上。一第二缓衝氧 化層816形成於該第二單晶矽層上,且該第二單晶矽層摻 46 200529304 16162pif.doc 入雜質丄俾使該第二單晶韻轉換成—第二導電層818。 u括第—開口 822的-頂盖層82〇形成在該第二緩衝氧 化層巧h使用該頂蓋層82〇做為一餘刻罩幕相繼地韻 刻掉該第二緩衝氧化層816,該第二導電層818,該第三犧 牲層812及該第一犧牲層802,藉此形成一第一開口 824, 透過該第一開口部分地暴露該基底100的-表面。包含單 晶矽的一通道圖案826形成於該第一開口 824的内部及底 • 部表面上。該上述製程步驟以如根據參考圖14A-14E的該 第二實施例的製造該半導體裝置之一相似的方式而執行, 因此該上述製程步驟的一詳細描述將省略以避免重複。 參知圖16B,一閘極絕緣層828形成於該頂蓋層82〇 的一頂部表面上,該第二開口 822的内部及底部表面上, 以及沿著該第一開口 824的輪廓形成的該通道圖案826 上。該閘極絕緣層828可以範例地是一氧化矽層,一氮氧 化石夕層,一金屬氧化層或其一組合層。一低壓化學氣相沉 積製程可以用以形成該氧化矽層及該氮氧化矽層,以及一 • 金屬有機化學氣相沉積製程或一原子層沉積製程可以用以 形成該金屬氧化層。該金屬氧化層的範例包括一氧化鈕層 (Ta205)、一氮氧化钽層(Ta0N)、一氧化鈦層(Ti〇2)、一氧 化鋁層(Al2〇3)、一氧化釔層(γ2〇3)、一氧化锆層(Zr〇2)、 一氧化給層(Hf〇2)、一鈦酸鋇層(BaTi03)、一鈦酸錄層 (SrTi03)等等。 參照圖16C,在該頂蓋層820上形成一第三導電層83〇 至一足夠的厚度,以覆蓋藉由該閘極絕緣層828包圍其内 47 200529304 16162pif.doc 部間隔的該第一開口 824以及覆蓋該第二開口 822。該第 二導電層830可以摻入多矽。特別地,一低壓化學氣相沉 積‘程可以用以形成該第三導電層830,且在該低壓化學 氣相沉積製程期間,雜質係臨場摻入該第三導電層83〇。
另一方面,在該頂蓋層820上形成一多矽層至一足夠 的尽度,以It由範例地使用一低壓化學氣相沉積製程覆蓋 該第一開口 824的該内部間隔與該第二開口 822,然後該 多石夕層藉由-習知離子佈植製程或一雜㈣散製程而換入 雜質。因此,該多石夕層轉換成該第三導電層830。該第三 =私層830 y以包含如鎢、鈦、组、銘、銦、錄及釘的金 屬’且可以藉由使用—金屬前驅物的—金屬有機化學氣相 沉積製=,物理氣相沉積製程,或原子層沉積製程而形成。 。芩照圖16D,藉由-回餘刻製程或一化學機械拋光製 程平面化及移除圖16C中的該第三導電層83〇及圖16C中 ,該頂蓋層820上的該閘極絕緣層828,直到暴露出該頂 盍層820的一頂部表面,如此該第三導電層83〇只保留在 该第-開口 824及第二開口 822的該内部間隔,藉此 該閘極電極832。 然後 μ如芩考圖14I_UK的該第二實施例所描述的 一相似的方式而執行各種的製程步驟,如此圖16E所示於 该基底100上形成如一金氧半導體電晶體的一半導體裝置 80。用於製造該半導體裝置⑽的該製程步驟的—詳細 將省略以避免重複。 、田% 48 200529304 16162pif.doc 發明的第四實施例形成的該半導體裝置包 ㈣構m向從—基底延伸的—服結構82,包圍該閘 ΐ、=6 1極結構82的—外部表面制的一通道 826的—τ部部分延伸的—第一導電 ,,以及在垂直該通道圖案826而與該基底平行的
該通道_ 826的—上部部分延伸的-第二 導電圖案836。 5外,該絕緣中間層838包圍該通道圖 案826及該第 -與第二導電圖案8()8與836,且複數個金屬導線_, 844b及844c刀別電性連接至該閘極電極㈣,一第一導 電圖案808及一第二導電圖案836。 該閘極結構82包括-閘極電極832及一閘極絕 828。該閘極電極832包括具有—第一直徑的—第 832a’及軸在該第—柱8仏的—頂部表面上且具有大於 該第-直徑之-第二直徑的第二柱㈣。在本實施例中、, 該第-與第二柱832a與832b係完整地形成為—主體 閘極絕緣層828與該第—柱8仏的側及底部表面與該第二 柱832b的一底部表面接觸。該通道圖案826包含具有一 部直徑與該第二柱832b的一内部直徑相同的一圓柱狀,且 與該閘極絕緣層828接觸。 圖17A-17F係根據本發明的一第五實施例的橫戴面 圖’説明製造一半導體裝置的製程步驟。 參照圖17A,範例地包含矽化鍺的一第一犧牲層9⑽ 49 200529304 16162pif.doc 形成於一基底100上。一包含摻入雜質的單晶矽的一第一 導電圖案908及一第二犧牲層91〇形成於該第一犧牲層 902上。一包含石夕化鍺的第三犧牲層9丨2形成於該第一導 電圖案908及該第二犧牲層91〇上,以及一第二單晶矽層 (未顯示)形成於該第三犧牲層912上。一第二緩衝氧化層 916形成於该第二單晶矽層上,而該該第二單晶矽層摻入 雜質,俾使遺第—單晶石夕層轉換成一第二導電層918。包 括一第二開口 922的一頂蓋層920形成在該第二緩衝氧化 層916上。使用该頂盍層920做為一餘刻罩幕相繼地钱刻 掉該第二緩衝氧化層916,該第二導電層918,該第三犧牲 層912,該第一導電圖案908及該第一犧牲層9〇2,^此形 成一第一開口 924,透過該第一開口部分地暴露該基底1〇〇 的一表面。包含単晶石夕的一通道圖案926形成於該第一開 口 924的内部及底部表面上。該上述製程步驟以如根據參 考圖14A-14F的該第二實施例的製造該半導體裝置之一相 似的方式而執彳亍’因此遠上述衣長步驟的^—詳細描述將省 略以避免重複。 參照圖17B,一第三導電層930均勻地形成在該頂蓋 層920與該第二緩衝氧化層916的頂部表面及藉由該閘極 絕緣層928包圍其内部間隔的该第一開口 924的内部表面 上。該第三導電層930可以摻入多矽。特別地,一低壓化 學氣相沉積製程可以用以形成該第三導電層930,且在該 低壓化學氣相沉積製程期間’雜質係臨場摻入該第三導電 層 930。 50 200529304 16162pif.doc 參照圖17C,在該第三導電層93〇上形成一金屬層932 至一足夠的厚度,以覆蓋圖17A中該第-及第二開口 924 及922的内部間隔。該金屬層932可以包含如鎢、鈦、鈕、 敍錄及釕的金屬,且可以藉由使用一金屬前驅物的一金 屬有機化學氣相沉積製㈣原子層沉㈣程而形成。 參照圖j7D,在包括圖17C中的該金屬層932的該基 底100上執行-熱處理,如此該金屬層932與該推入的多
矽反應。因此,由於該熱處理,該金屬層932轉換成一金 屬矽化層934。 〇芩妝圖PE,藉由一回蝕刻製程或一化學機械拋光製 程平面化及移除該金屬魏層934及該第三導電層93〇, ^到暴路出$頂蓋層92G的-頂部表面,如此該金屬石夕化 :934只保留在藉由該第三導電層謂限制的該第— 口 924 & 922的該内部間隔,藉此形成一閘極電極 然後’以如參考圖⑷嫂的該第二實施例所插 』似的方式而執行各種的製程步驟,如此圖π所示於 二土底1GG上形成如—金氧半導體電晶體的—半導體裝置 。用於製造該半導财置9()_餘步獅—詳 將省略以避免重複。 4 藉由本發明的第五實施例形成的該半導體裝置9 搞姓m垂直方向從—基底延伸的—閘極結構92,包圍該閑 图:92且與該閘極結構%的一外部表面接觸的— 案926,在垂直該通道圖案926而與該基底平行的 51 200529304 16162pif.doc 方向從該通道圖案926的一下部部分延伸的 第 第 導電圖案,,以及在垂直該通道圖案926而與該基底100 平行的第一方向從該通道圖案926的一上部部分延伸的 一第二導電圖案936。
,外’該絕緣中間層944包圍該通道圖案926及該第 一與第二導電圖案908與942,且複數個金屬導線946a, 946b,及946c分別電性連接至該閘極電極幻6,一 電圖案908及一第二導電圖案942。 、 该閘極結構92包括該閘極電極936及 _亥問極電極936包括一第三導電圖案938及^= 二導電圖案938的内部的—金屬魏插塞州 電圖f38包括具有—第-外部直徑的-第-圓柱^ 及具有/大於f第-圓柱938a _第—外部直徑的 外部直徑的第二圓柱938b。該閘極絕緣層928與該; 柱938a的側盘底部丰;β — 圓 而技縮另士 及該第二圓柱938b的一底部表 面接觸。另一方面,該閘極絕緣層928可以與該間極= 936的除了一頂部表面之所有外部表面接觸。紐 根據本發明,該通道圖案具有 ==導體基底延伸的該閘極結構的二: 伙㈣運圖案的一下部部分延伸的 通道圖案的-上部部分延伸的該第二導電 -金氧半導體電晶體的源極/汲極。 案刀別作用如 口亥至氧半導體電晶體的一入 與第二導電圖案之間的 、:二康’丨於該第- 巨離而決疋,该金氧半導體電晶 52 200529304 16162pif.doc 體的-通道寬度藉由該閘極電極的一直徑而決定。因此, 在-金氧半導體電晶體中有效地避免一短通道效應及—窄 寬度效應。 、、,特別地’因為在本發明的該金氧半導體電晶體中該通 C的長度及見度係谷易控制,由於該短通道效應的一擊 穿與載體移動性顯著地改善,且由於該窄寬度效應的該臨 限電壓係相當地減少。因此,由於該短通道效應及該窄寬 • 纟效應的有效避免可以改善該金氧半導體電晶體的性能。 此外n亥第-與第二導電圖案以各種角度延伸,如此 包括如-資料儲存裝置及一資料處理装置的本發明的該金 乳半導體電晶體之應用’在其—佈局中可以有各種的修改。 雖然本發明的範例的實施例已經敘述,應該了解本發 ^應被限制於這些範例的實施例,而可以藉由熟悉該技 ”在如本$明所主張的精神及範圍内做各種改變斑修 【圖式簡單說明】 鲁 本發明上述及其他特徵與優點藉由參照詳細說明並 考慮結合所附圖式時,將輕易地成為顯而易見,其中: 圖1A-1I係根據本發明的一第一實施例的橫截面圖, 况明形成一閘極結構的製程步驟。 圖2係一透視圖,說明依照圖1A-1I的該閘極結構。 圖3A3E係根據本發明的一第二實施例的橫截面 圖,說明形成一閘極結構的製程步驟。 圖4係-透視圖,說明根據本發明的該第二實施例的 53 200529304 16162pif.doc 該閘極結構。 圖5A-5D係根據本發明的一第三實施例的橫截面 圖,說明形成一閘極結構的製程步驟。 圖6A-6F係根據本發明的一第四實施例的橫截面圖, 說明形成一閘極結構的製程步驟。 圖7A係根據本發明的該第一實施例的一橫截面圖, 說明一修改的閘極結構。 ^ 圖7B係根據本發明的該第四實施例的一橫截面圖, 說明一修改的閘極結構。 圖8A-8Z係根據本發明的一第一實施例的橫截面 圖,說明製造一半導體裝置,例如一金氧半導體電晶體, 的製程步驟。 圖9係一透視圖,說明透過在圖8A-8Z中闡述的製程 步驟而形成的該金氧半導體電晶體。 圖10係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的一第一修改的金氧半導體電晶體。 • 圖11A係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的一第二修改的金氧半導體電晶體。 圖11B係一橫截面圖,說明根據在圖11A中顯示的該 第二修改的金氧半導體電晶體。 圖12係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的一第三修改的金氧半導體電晶體。 圖13係一透視圖,說明根據在圖9中顯示的該金氧 半導體電晶體的另一第三修改的金氧半導體電晶體。 54 200529304 16162pif.doc 圖14A-14K係根據本發明的一第二實施例的橫截面 圖,說明製造一半導體裝置的製程步驟。 圖15A-15E係根據本發明的一第三實施例的橫戴面 圖,說明製造一半導體裝置的製程步驟。 圖16A-16E係根據本發明的一第四實施例的橫截面 圖,說明製造一半導體裝置的製程步驟。 圖17A-17F係根據本發明的一第五實施例的橫截面 圖,說明製造一半導體裝置的製程步驟。 【主要元件符號說明】 10 :閘極結構 12 閘極結構 14 閘極電極 16 閘極絕緣層 20 閘極結構 42 閘極結構 44 導電圖案 44a 導電圖案 44b 金屬矽化插塞 50 金氧半導體電晶體 70 半導體裝置 72 閘極結構 80 半導體裝置 82 閘極結構 90 :半導體裝置 55 200529304 16162pif.doc
92 閘極結構 100 半導體基底 100b 雜質摻入區域 102 犧牲層 104 緩衝氧化層 106 頂蓋層 108 光阻圖案 110 第二開口 112 第一開口 114 單晶矽圖案 116 閘極絕緣層 118 導電層 120 閘極電極 120a 第一柱 120b 第二柱 202 犧牲層 204 緩衝氧化層 206 頂蓋層 208 開口 210 單晶矽圖案 212 閘極絕緣層 214 導電層 216 閘極電極 216a 第一柱 56 200529304 16162pif.doc
216b : 第二柱 302 犧牲層 304 緩衝氧化層 306 頂蓋層 308 開口 310 單晶矽圖案 312 閘極絕緣層 314 閘極電極 316 金屬層 318 金屬矽化層 402 犧牲層 404 緩衝氧化層 406 頂蓋層 408 開口 410 單晶矽圖案 412 閘極絕緣層 414 導電層 416 金屬層 418 金屬石夕化層 420 閘極電極 422 導電圖案 422a 第一圓柱 422b 第二圓柱 424 金屬矽化插塞 57 200529304 16162pif.doc
502 第一犧牲層 504 第一單晶石夕層 506 第一導電層 508 第一導電圖案 510 第二犧牲層 512 第三犧牲層 514 第二單晶矽層 516 第二緩衝氧化層 518 第二導電層 520 第二導電圖案 522 頂蓋層 524 第二開口 526 第一開口 526a 底部表面 526b 凹陷部分 528 通道圖案 530 閘極絕緣層 532 第三導電層 534 閘極電極 534a 第一柱 534b 第二柱 536 硬罩幕 538 絕緣中間層 540a 第一接觸孔 58 200529304 16162pif.doc
540b 第二接觸孔 542 金屬層 544a 第一金屬導線 544b 第二金屬導線 544c 第三金屬導線 550 金氧半導體電晶體 552 閘極結構 554 通道圖案 556 第一導電圖案 558 第二導電圖案 560 金氧半導體電晶體 562 閘極結構 564 通道圖案 566 第一導電圖案 568 第二導電圖案 570a 金氧半導體電晶體 570b 金氧半導體電晶體 570c 金氧半導體電晶體 570d 金氧半導體電晶體 572a 閘極結構 572b 閘極結構 572c 閘極結構 572d 閘極結構 574a 通道圖案 59 200529304 16162pif.doc 574b 574c 574d 576a 576b 576c 576d 578a _ 578b 578c 578d 602 608 610 612 616 _ 618 620 622 624 624a 624b 626 628 通道圖案 通道圖案 通道圖案 第一導電圖案 第一導電圖案 第一導電圖案 第一導電圖案 第二導電圖案 第二導電圖案 第二導電圖案 第二導電圖案 第一犧牲層 第一導電圖案 第二犧牲層 第三犧牲層 第二緩衝氧化層 第二導電圖案 頂蓋層 第二開口 第一開口 底部表面 凹陷部分 通道圖案 :閘極絕緣層 200529304 16162pif.doc 630 632 634 636 702 704 706 720 • 728 730 734 734a 734b 738 744a 744b • 744c 802 808 810 812 816 818 820 第三導電層 閘極電極 硬罩幕 第二導電圖案 第一單晶矽層 導電層 第一導電圖案 第二導電圖案 金屬層 閘極絕緣層 閘極電極 第一柱 第二柱 絕緣中間層 第一金屬導線 第二金屬導線 第三金屬導線 第一犧牲層 第一導電圖案 第二犧牲層 第三犧牲層 第二緩衝氧化層 第二導電層 :頂蓋層 61 200529304 16162pif.doc
822 第二開口 824 第一開口 826 通道圖案 828 閘極絕緣層 830 第三導電層 832 閘極電極 832a 第一柱 832b 第二柱 836 第二導電圖案 838 絕緣中間層 844a 第一金屬導線 844b 第二金屬導線 844c 第三金屬導線 902 第一犧牲層 908 第一導電圖案 910 第二犧牲層 912 第三犧牲層 916 第二緩衝氧化層 918 第二導電層 920 頂蓋層 922 第二開口 924 第一開口 926 通道圖案 928 閘極絕緣層 62 200529304 16162pif.doc
930 第三導電層 932 金屬層 934 金屬矽化層 936 閘極電極 938 第三導電圖案 938a 第一柱 938b 第二柱 942 第二導電圖案 944 絕緣中間層 946a 第一金屬導線 946b 第二金屬導線 946c 第三金屬導線
63

Claims (1)

  1. 200529304 16162pif.doc 十、申請專利範圍: 1· 一種閘極結構,包含·· 形成在-基底上的一閘極 電材料;以及 Θ閘極電極包括一導 -間極絕緣層包圍住該閘極 2·如申缚直剎鈐闽續, 侧表面。 極電極呈有在千Ϊ圍項所述的閘極結構,其中节Η 具有在—垂直方向從該基底突出的-_中相 3.如申請專利範圍第2項所述的間極結 極絕緣層具有一枝環此 冓其中該閘 4·如申,專游鬥望9 電極的該側表面接觸。 極絕緣層述的間極結構’其中該間 底部表面_。 且與該閘極電極的該側表面及— 5·如申請專利範圍第丨項所述的閘極結構, ,匕括具有一弟一直徑的一第一柱,及形成在該第一 #、一頂部表面上且具有大於該第一直徑之< 第二直徑的 弟二枝,而該第一柱與第二柱係互相完整的形成。 6·如申請專利範圍第5項所述的閘極結構,其中該閘 亟、、、巴緣層係形成於該第一柱的一側表面與一底部表面,及 該第二柱的一底部表面上。 7·如申請專利範圍第1項所述的閘極結構,其中該基 f包含在其上一頂部表面的一凹陷部分,及該閘極結構的 下邛部分係形成於該凹陷部分中。 8·如申請專利範圍第1項所述的閘極結構,其中該閘 極電極包括一摻入雜質的多矽層。 64 200529304 16162pif.doc 9·如申請專利範圍第8項所述的閘極結構,其中該閘 極電極進一步包含在該多矽層的一頂部表面上的一金屬矽 化層。 10·如申請專利範圍第9頊所述的閘極結構,其中該金 屬矽化層包含選自由矽化鎢、矽化鈦、矽化組、矽化鈷、 及矽化鎳組成的群組之至少之一。
    11·如申請專利範圍第1項所述的閘極結構,其中該閘 極電極包括在該閘極電極的一内部側表面上之—導電圖案 及一填入该導電圖案内部之一金屬石夕化插塞,且該導電圖 案包括摻入雜質的多石夕。 12·如申請專利範圍第1項所述的閘極結構,其中該閘 極電極包含選自由鎢、鈦、組、钻、鎳、翻、及釕組成的 群組之至少之一。 13·如申請專利範圍第1項所述的閘極結構,其中該閘 極絕緣層包括選自由氧化矽層(Six〇y,其中x*y係正數)、 氮氧化矽層(SiON)、氧化钽層(Τ&2〇5)、氮氧化釦層 (TaON)、氧化鈦層(Ti〇2)、氧化鋁層(A1 : 叫氧化結層_、氧化給層(Hf0:;、:= (BaTi〇3)、鈦酸锶層(SrTi〇3)、及其組合所組成的群组^ 少之一。 14· 一種半導體元件,包含: 一閘極結構,其包括形成在-基底上的-閘極電極且 具有-導電材料,及包圍住該閘極電極的—側 極絕緣層; 闲 65 200529304 16162pif.doc 一通道圖案,其霜 -第-導電圖宰,:閘極絕緣層的-表面; 分;以及 0亥通道圖案的一下部部 一弟二導電圖案,发 15. 如申請專利範圍中自該通道圖案的-上部部分。 該閘極電極具有在一垂吉 項所述的半導體元件,其中 及該閘極絕緣層具有―心“向從該基底突出的-柱狀,以 接觸。 衣大且與該閘極電極的該側表面 16. 如申請專利範圊笸 該通道圖案具有-柱環狀項所述的半導體元件,其中 圖案的-㈣側表面± 1極域層係形成於該通道 該閘極絕緣層的-内物表面=極電極具有—柱狀且與 ▲、17.如中請專利範圍第14項所述的 該通道圖案具有包細部與外部表面及、^中 柱狀,該閘極電極具有在_道_中部的-圓 及該閘極絕緣層係形成於該 =狀,以 俾使該__層與該極之間, 觸。 哀通道圖案兩者都接 18.如申請專利範圍第14 該通道圖案包含藉由一蟲晶製 2:-件’其中 Α如申請專利範圍第18項所述的二 该通迢圖案包含在該磊晶製裎至 五 八中 雜質。 功間稭由—臨場製程摻入的 2〇.如申請專利範圍第14項所述的半導體元件,其中 66 200529304 16162pif.doc 該第一及第二導電圖案分別覆蓋該通道圖案的下部與上部 部分。 21. 如申請專利範圍第14項所述的半導體元件,其中 該第一及第二導電圖案以不同的方向從彼此延伸。 22. 如申請專利範圍第14項所述的半導體元件,其中 該第一及第二導電圖案以水平的方向從該閘極結構延伸。 23. 如申請專利範圍第14項所述的半導體元件,其中 該第一及第二導電圖案分別以相同的方向水平地從該閘極 結構延伸,且該第一導電圖案較該第二導電圖案長。 21如申請專利範圍第14項所述的半導體元件,其中 該第一及第二導電圖案包含藉由一磊晶製程與一雜質摻入 製程形成經摻雜的單晶矽。 25. 如申請專利範圍第14項所述的半導體元件,其中 該基底具有在其一頂部表面上的一凹陷部分,且在該凹陷 部分中形成該閘極結構的一下部部分。 · 26. 如申請專利範圍第14項所述的半導體元件,其中 該第一導電圖案係形成在該基底的一表面上。 27. 如申請專利範圍第26項所述的半導體元件,其中 該基底包括在其一表面部分的一雜質摻入區域。 28. 如申請專利範圍第14項所述的半導體元件,其中 該第一導電圖案係藉由一預定的距離與該基底隔開。 29. 如申請專利範圍第28項所述的半導體元件,進一 步包含介於該第一導電圖案與該基底的一表面之間的絕緣 中間層。 67 200529304 16162pif.doc 3〇.如申請專利範圍帛μ項所述的 該基底包括在其一表面部分的—雜質摻入區Ξ牛其中 31· —種半導體元件,包含: -閘極結構’其包括具有以—垂直方 的一柱狀的一閘極電極,及包圍住該閘極電極的 之一閘極絕緣層; W表面 -通迢圖案’其包括藉由—蠢晶製程 及^含内部與外部側表面的一圓柱狀 二: 側表面與該閘極絕緣層的-表面接觸; 的内^ -換入雜質的第—導電圖案,該第—導電圖案在盆一 下部部分包圍住該通道圖案的外部二八 向垂直延伸至該通道圖案;以及 弟—方 -摻入雜質的第二導電圖案,該第二導電圖案在並一 上部部分包圍住該通道圖案的外部側表面,且以二第^ 向垂直延伸至該通道圖案。 . — 32. 如申請專利範圍第31項所述的半導體 該通道圖案具有-大約舰至大約3_的厚度。/、中 33. 如中請專利範圍第31項所述的半導體糾,進一 介於該第—及第二導電圖案之間的―絕緣中間層, 俾使該絕緣中間層覆蓋該通道圖案。 训Γ.如申請專利範圍第31項所述的半導體元件,其中 電極包括具有一第一直徑的-第-柱,及形成在該 的一頂部表面上且具有大於該第一直徑之一第二直 從、—柱,而該第—柱與第二柱係互相完整的形成。 68 200529304 16162pif.doc ,。月苛列乾圍第34項所述的半導 該通道圖案覆蓋該第一柱。 版7^仵 士申明專利範圍第35項所述的半導體元件,复 该閘極絕緣層_成介於該第—柱及 ^ 於該第二柱及該通道圖案之間。 ㈣之間與介 ^ 03巴固6亥弟二柱的頂蓋層。 38. 如申請專利範圍第”項所述的半導體 該閘極絕緣層係形成介 、中 介於該閘極電極及該縣層之間。&錢補案之間與 39. 如申料利範圍帛37項所 該頂蓋層包含氮化石夕。 牛冷體凡件,其中 40_種形成閘極結構的方法,包含· 在一基底上形成一閘極絕緣層,該3 部與外部表面;以及 Λ 3極、遇緣層包括内 形成與該閘極絕緣層的内部表· 法 41·如申請專利範圍第40項所述的、、—閘極電極。 在形成一閘極絕緣層之前,進—氺^成閘極結構的方 在該基底上形成一犧牲層;匕含: 在該犧牲層上藉由部分餘刻該 口,俾使該基底透過該第一開口而部八:形成一第一開 沿著該第-開口的一内部表面形二,,以及 根據該第一開口的一形狀形成一單晶矽:單晶矽層,藉此 其中該閘極絕緣層的一外部側表,案, 衣面與該單晶矽圖案的 69 200529304 16162pif.doc 内部側表面包 圍藉由該第一開口界定的一 上部及内部表面接觸,且該閘極絕緣層的 間隔 42.如申請專利範圍第4〇項所述 法’進-步包含在該犧牲層上形成1蓋=;構:方 有用於部分暴露該犧牲層的一表面的〜s 4頂_層具 用該頂蓋層作為—_罩幕以關掉犧其中使 43·如申請專利範圍第42項所述 :
    :::=r刻俾脚、的 法,===^__糊極結構的方 形成-導電層,以填滿該第一及第二開口;以及 —蝕刻該導電層的一上部部分,俾使該犧牲層的表 i各0 、 、45.如申請專利範圍第41項所述的形成閘極結構的方 法’其中形成該犧牲層包括藉由—蟲晶製程形成—砍化 層。 46·如申請專利範圍第41項所述的形成閘極結構的方 法,其中該藉單晶矽層係藉由一磊晶製程而形成。 47·如申請專利範圍第4〇項所述的形成閘極結構的方 法,其中該閘極絕緣層包括選自由氧化矽層(Six〇〆其中χ 和y係正數)、氮氧化矽層(si0N)、氧化鈕層(Ta2〇5)、氮氧 化鈕層(Ta0N)、氧化鈦層(Ti02)、氧化鋁層(A1203)、氧化 纪層(Y2〇3)、氧化鍅層(Zr02)、氧化铪層(Hf02)、鈦酸鋇層 200529304 16162pif.doc (BaTi〇3)、鈦酸锶層(SrTi〇3)、及其組合所組成的群組之至 少之一。 4 8.如申請專利範圍第4 〇項所述的形成問極結構的方 法,其中該閘極絕緣層係形成—大約献至大約魏的厚 度。 49.如^專利*圍第4Q項所述的形成閘極結構的方 法,其中形成該閘極電極包含形成—換入雜質的多石夕層。
    50.,〇^ 2進-步包含在該多料的—頂部表面上形成一 化層。 去^如^專利範圍第5〇項所述的形成問極結構的方 Γ 層包含選自—1、石夕化鈦、石夕化 I一、矽化鈷、及矽化鎳組成的群組之至少之一 52. 如申請專利範圍第4G項所述的ς朗極 法’其中形成該閘極電極包括: 冓勺方 在該閘極絕緣層的一内部側表面上 -圓柱狀’該多韻案係摻人雜f;以及夕夕圖案至 形成填滿該圓柱狀的多石夕圖案的一 53. 如申請專利範圍第4〇項 插塞。 法,其中該閘極電極包含選自由^^f閘極結構的方 及釕組成的群組之至少之一。 、、鈕、鈷、鏢、鉬、 54· —種製造半導體元件之方法,包人· 在一基底上形成一第一導電圖案· _ 形成一第二導電圖案,其藉由在1直方向的-預定 200529304 16162pif.doc 距離與該第一導電圖案隔開; 形成一具有内部及外部側表面的通道圖案,該通道圖 案與該第一及第二導電圖案接觸; 在該通道圖案的内部側表面上形成一閘極絕緣層;以 及 形成一閘極電極,其與該閘極絕緣層接觸。 55. 如申請專利範圍第54項所述的製造半導體元件之 I 方法,其中該第一及第二導電圖案部分相互重疊。 56. 如申請專利範圍第55項所述的製造半導體元件之 方法,其中該通道圖案具有在該垂直方向從該基底延伸的 一柱環狀。 57. 如申請專利範圍第56項所述的製造半導體元件之 方法,其中該通道圖案藉由該第一及第二導電圖案形成。 58. 如申請專利範圍第55項所述的製造半導體元件之 方法,其中該第一及第二導電圖案以彼此不同的水平方向 延伸。 • 59.如申請專利範圍第55項所述的製造半導體元件之 方法,其中該第一及第二導電圖案以相同的方向水平延 伸,且該第一導電圖案延伸較該第二導電圖案長。 60.如申請專利範圍第55項所述的製造半導體元件之 方法,其中形成該第一導電圖案包括: 在該基底上精由一蠢晶製程形成一早晶石夕層, 以第一雜質摻入該單晶矽層,俾使該單晶矽層轉換成 一第一導電層;以及 72 200529304 16162pif.doc 圖案化該第一導電層。 61. 如申請專利範圍第60項所述的製造半導體元件之 方法,進一步包含在該單晶石夕層上形成一緩衝氧化物層。 62. 如申請專利範圍第61項所述的製造半導體元件之 方法,其中摻入該單晶矽層係藉由一離子佈植製程完成。 63. 如申請專利範圍第60項所述的製造半導體元件之 方法,其中該單晶矽層係形成一大約400A至大約600A的 ^ 厚度。 64. 如申請專利範圍第60項所述的製造半導體元件之 方法,在該第一導電圖案形成之前,進一步包含以具有與 該第一雜質不同的一導電類型的第二雜質摻入該基底的一 表面部分。 65. 如申請專利範圍第54項所述的製造半導體元件之 方法,其中形成該第一導電圖案包括: 在該基底上措由一^蟲晶製程形成一秒化錯層, 在該石夕化鍺層上藉由一蟲晶製程形成一單晶石夕層; • 以第一雜質摻入該單晶矽層,俾使該單晶矽層轉換成 一第一導電層;以及 圖案化該第一導電層。 66. 如申請專利範圍第65項所述的製造半導體元件之 方法,在該第一導電圖案形成之前,進一步包含以具有與 該第一雜質不同的一導電類型的第二雜質摻入該基底的一 表面部分。 67. 如申請專利範圍第54項所述的製造半導體元件之 73 200529304 16162pif.doc 方法,進一步包含在其上形成有該第一導電圖案的該基底 上形成一犧牲層。 68. 如申請專利範圍第67項所述的製造半導體元件之 方法,其中該犧牲層包括藉由一磊晶製程形成的一矽化鍺 層0 69. 如申請專利範圍第67項所述的製造半導體元件之 方法,進一步包含平面化該犧牲層。 I 70.如申請專利範圍第67項所述的製造半導體元件之 方法,其中形成該犧牲層包括: 在其上形成有該第一導電圖案的該基底上形成一第一 仿真層; 平面化該第一仿真層;以及 在該第一仿真層上形成一第二仿真層。 71.如申請專利範圍第70項所述的製造半導體元件之 方法,其中該第一仿真層係藉由一化學機械拋光製程平面 化。 • 72.如申請專利範圍第70項所述的製造半導體元件之 方法,其中該第一仿真層平面化直到該第一導電圖案暴露。 73. 如申請專利範圍第70項所述的製造半導體元件之 方法,其中該第二仿真層形成一大約1000A的厚度。 74. 如申請專利範圍第67項所述的製造半導體元件之 方法,其中形成該第二導電圖案包括: 在該犧牲層上藉由一磊晶製程形成一單晶矽層; 以雜質摻入該單晶矽層,俾使該單晶矽層轉換成一第 74 200529304 16162pif.doc 二導電層;以及 圖案化該第二導電層。 75. 如申請專利範圍第74項所述的製造半導體元件之 方法,其中該單晶矽層係形成一大約400A至大約600A的 厚度。 76. 如申請專利範圍第74項所述的製造半導體元件之 方法,進一步包含在該單晶碎層上形成一緩衝氧化物層。 77. 如申請專利範圍第67項所述的製造半導體元件之 方法,進一步包含在該犧牲層及該第二導電層上形成一頂 蓋層。 78. 如申請專利範圍第77項所述的製造半導體元件之 方法,其中該頂蓋層包含氮化矽。 79. 如申請專利範圍第77項所述的製造半導體元件之 方法,進一步包含平面化該頂蓋層。 80. 如申請專利範圍第77項所述的製造半導體元件之 方法,進一步包含藉由部分且相繼地移除該頂蓋層、該第 二導電圖案、該犧牲層與該第一導電圖案,其中該通道圖 案係形成於該開口的一内部側表面上。 81. 如申請專利範圍第80項所述的製造半導體元件之 方法,其中通道圖案係藉由一選擇的磊晶製程形成於該開 口的内部侧表面上,而該開口藉由該第二導電圖案、該犧 牲層與該第一導電圖案界定。 82. 如申請專利範圍第81項所述的製造半導體元件之 方法,其中該通道圖案包含單晶矽。 75 200529304 16162pif.doc 83.如中請專利範圍第82項所述的製造半導體元件之 方法其中》玄通逼圖案在該選擇的蠢晶製程期間藉由一臨 場製程而摻入雜質。 、84.如巾請專概圍第81項所述的製造半導體元件之 方法,其中幵> 成該閘極電極包括: 形成-第三導電層至—厚度,俾使口係 導電層覆蓋;以及 • y部分移除該第三導電層,直到該頂蓋層的-頂部表面 暴露。 ^ 5.如申請專利範圍第8 4項所述的製造半導體元件之 / ’其中料三導電層使用—化學機械拋光製程移除。 队如申請專利範圍第84項所述的製 方法,進一步包含·· 幕;在該頂蓋層上形成對應於該第二導電圖案的—硬罩 •頂蓋層,此形成對應於 從該基底移除該犧牲層; 移除該硬罩幕;以及 -=滿藉由以—絕緣層移除該頂蓋層與該犧牲層形成的 方法87=°中申=吏=^86項所述的製造半導體元件之 爲/曰由使用一敍刻劑的一濕餘刻製程移除彻、从 層,_刻劑中關於該通道圖案的該犧牲層之钱刻選 76 200529304 16162pif.doc 不小於大約50 : 1。 88·如申請專利範圍第80項所述的製造半導體元件之 方法,其巾該開π係形成俾使關口的—底部表面低於該 基底的一表面。 89·如申請專利範圍第54項所述的製造半導體元件之 方法,其中該通道圖案係形成至一厚度大約丨〇〇人至大約 300A。 ' 90·如申請專利範圍第54項所述的製造半導體元件之 方法,其中該閘極絕緣層包括選自由氧化矽層(Six〇y,其 中X和y係正數)' 氮氧化矽層(Si0N)、氧化鈕層(Ta2〇5)、 氮氧化钽層(TaON)、氧化鈦層(Ti〇2)、氧化鋁層(Ai2〇3)、 氧化釔層(Υβ3)、氧化鍅層(Zr〇2)、氧化铪層(Hf〇2)、鈦酸 鋇層(BaTi03)、鈦酸銷層(SrTi〇3)、及其組合所組成的群組 之至少之一。 、91·如申請專利範圍第54項所述的製造半導體元件之 方法,其中該閘極電極包含摻入雜質的多矽。 、92·、如中請專利範圍帛54項所述的製造半導體元件之 方法’進-步包含在該閘極電極的—頂部表面上形成一金 屬石夕化層。 、93. 士申.月專利範圍第μ項所述的製造半導體元件之 方法’其中形成該閘極電極包括: 在該閘極絕緣層的—内部側表面上形成摻入雜質的-多石夕圖案至一圓柱狀;以及 七成金屬石夕化插塞,其填滿該圓柱狀多石夕圖案的一 77 200529304 16162pif.doc 内部。 94·如申請專利範圍第54項所述的製造半導體元件之 方法,其中該閘極電極包含選自由鎢、鈦、鈕、鈷、鎳、 鉬、及釕組成的群組之至少之一。 95· —種製造半導體元件之方法,包含: 在一基底上形成—第一導電層;
    圖案化該第一導電層以藉此形成一苐〆導電圖案; 在该基底及該第一導電圖案上形成〜犧牲層; 在該犧牲層上形成一第二導電層; 形成一具有一柱環狀的通道圖案,謗通道圖案穿透該 第-導電層與該犧牲層,且與該第—導電圖案接觸; 在該柱環狀通道圖案的一内部側表雨上形成 一閘極絕 緣層; 形成與该閘極絕緣層接觸的一閘極電極 ;以及 ffi案化該第二導電層以形成—第二導電圖案,其與該 通道圖案接觸。 、96·如申^專利㈣第%項所述的製造半導體元件之 方法其巾衫-及第二導電圖案分別彳 1慕該通道圖 下部及上部部分。 、·钼寻利乾圍第95項所述的製造半導體元件之 方法’進步包含在該第二導電層上的-頂蓋層。 方去9 8盆如中开利範圍第9 7項所述的製造半導體元件之 方法,/中形成該通道_案包括: 仟之 形成-開口,其從該頂蓋層的一頂部表面穿透該第二 78 200529304 16162pif.doc 導電層、該犧牲層與該第一導電圖案;以及 藉由一磊晶製程在該開口的一内部側表面上形成一單 晶矽層。 99. 如申請專利範圍第98項所述的製造半導體元件之 方法,其中形成該閘極電極包括: 形成一第三導電層至一厚度,俾使該開口係被該第三 導電層覆盍,以及 部分移除該第三導電層,直到該頂蓋層的一頂部表面 暴露。 100. 如申請專利範圍第97項所述的製造半導體元件 之方法,其中圖案化該第二導電層包括: 在該頂蓋層上形成對應於該第二導電圖案的一硬罩 幕;以及 使用該硬罩幕部分移除該頂盖層及該第二導電層’以 藉此形成一第二導電圖案。 · 10L如申請專利範圍第100項所述的製造半導體元件 之方法,進一步包含: 在該頂蓋層上形成對應於該第二導電圖案的一硬罩 幕; 以一絕緣中間層填滿一間隔,該間隔在圖案化該第二 導電層步驟期間藉由移除該犧牲層及部分移除該頂蓋層與 該苐二導電層而形成,以及 移除該硬罩幕。 102.如申請專利範圍第100項所述的製造半導體元件 79 200529304 16162pif.doc 之方法,進一步包含: 使用一钱刻劑移除該犧牲層,該I虫刻劑中關於該通道 圖案的該犧牲層之蝕刻選擇係不小於大約50 : 1 ; 移除餘留在該第二導電圖案上的該硬罩幕及該頂蓋 層;以及 以一絕緣中間層填滿一間隔,藉由移除該犧牲層、在 圖案化該第二導電層步驟期間部分移除該第二導電層、及 移除餘留在該第二導電圖案上的該頂蓋層,而形成該間隔。 103.如申請專利範圍第95項所述的製造半導體元件 之方法,其中藉由一磊晶製程形成該第一及第二導電層, 該磊晶製程使用一包括矽源氣體與一摻雜物源的一製程氣 體而執行。
TW094104597A 2004-02-19 2005-02-17 Gate structure, semiconductor device having the same and methods of fomring the gate structure and the semiconductor device TW200529304A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040010882A KR100574317B1 (ko) 2004-02-19 2004-02-19 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법

Publications (1)

Publication Number Publication Date
TW200529304A true TW200529304A (en) 2005-09-01

Family

ID=34858739

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094104597A TW200529304A (en) 2004-02-19 2005-02-17 Gate structure, semiconductor device having the same and methods of fomring the gate structure and the semiconductor device

Country Status (7)

Country Link
US (1) US20050184348A1 (zh)
JP (1) JP2005236290A (zh)
KR (1) KR100574317B1 (zh)
CN (1) CN1658401A (zh)
DE (1) DE102005006899B4 (zh)
IT (1) ITMI20050253A1 (zh)
TW (1) TW200529304A (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7358194B2 (en) * 2005-08-18 2008-04-15 Tokyo Electron Limited Sequential deposition process for forming Si-containing films
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
JP4525928B2 (ja) 2005-12-27 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
US20080119044A1 (en) * 2006-11-22 2008-05-22 Macronix International Co., Ltd. Systems and methods for back end of line processing of semiconductor circuits
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100871546B1 (ko) 2007-08-08 2008-12-01 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
KR101024741B1 (ko) * 2007-10-31 2011-03-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR101111919B1 (ko) * 2008-05-28 2012-10-04 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
CN101752236B (zh) * 2009-10-26 2011-10-19 南京大学 一种调控GaAs半导体与栅介质间能带补偿的原子层沉积Al2O3/HfO2方法
KR101194973B1 (ko) * 2010-04-27 2012-10-25 에스케이하이닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
US8871576B2 (en) * 2011-02-28 2014-10-28 International Business Machines Corporation Silicon nanotube MOSFET
CN103107088B (zh) * 2011-11-11 2016-06-01 中芯国际集成电路制造(上海)有限公司 具有周围栅极结构的鳍型场效应晶体管及其制造方法
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
WO2015140806A1 (en) * 2014-03-20 2015-09-24 Skokie Swift Corporation Vertical field effect transistor having a disc shaped gate
CN105448989B (zh) * 2014-08-26 2018-12-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102352245B1 (ko) * 2014-11-13 2022-01-18 삼성전자주식회사 반도체 장치 제조 방법
WO2016092960A1 (ja) * 2014-12-08 2016-06-16 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
KR102404780B1 (ko) * 2015-02-25 2022-06-02 삼성디스플레이 주식회사 플렉서블 표시 장치
EP3070737A1 (en) * 2015-03-17 2016-09-21 IMEC vzw Vertical Fin-FET semiconductor device
CN107204362B (zh) * 2016-03-18 2021-01-29 株式会社日本显示器 半导体装置
CN106328729A (zh) * 2016-10-19 2017-01-11 天津大学 基于石墨烯电极的量子点垂直沟道场效应管及其制备方法
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10192787B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating contacts for cylindrical devices
US10770510B2 (en) * 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10192788B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices with stacked gates
US10497415B2 (en) 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
KR102646792B1 (ko) 2019-02-26 2024-03-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110752157B (zh) * 2019-11-08 2021-06-22 中国科学院物理研究所 三维悬空环栅结构半导体场效应晶体管器件的制备方法
CN111739944B (zh) * 2020-07-07 2021-06-01 上海大学 一种全包围栅极突触晶体管、制备方法及电路连接方法
CN113013248B (zh) * 2021-02-19 2022-07-12 上海大学 一种突触晶体管及其制备方法
CN117253799A (zh) * 2022-06-10 2023-12-19 中国科学院微电子研究所 一种晶体管器件的制造方法
CN117276326A (zh) * 2022-06-10 2023-12-22 中国科学院微电子研究所 一种晶体管器件及存储器
CN115346988B (zh) * 2022-10-18 2023-01-24 北京超弦存储器研究院 一种晶体管、3d存储器及其制备方法、电子设备
WO2024105516A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
WO2024105515A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH03291973A (ja) * 1990-04-09 1991-12-24 Fuji Xerox Co Ltd 薄膜半導体装置
JPH05129335A (ja) * 1991-10-31 1993-05-25 Sharp Corp 縦型トランジスタの製造方法
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5688704A (en) * 1995-11-30 1997-11-18 Lucent Technologies Inc. Integrated circuit fabrication
JP3217690B2 (ja) * 1996-03-22 2001-10-09 株式会社東芝 半導体装置の製造方法
DE19705791C1 (de) * 1997-02-14 1998-04-02 Siemens Ag Leistungs-MOSFET
DE19743342C2 (de) * 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
KR100298438B1 (ko) * 1998-01-26 2001-08-07 김영환 박막트랜지스터및이의제조방법
DE19837555A1 (de) * 1998-08-19 2000-03-02 Winkelstroeter Dentaurum Kieferorthopädische Vorrichtung zum Vorverlagern des Unterkiefers
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
DE10004984A1 (de) * 2000-02-04 2001-08-16 Infineon Technologies Ag Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2002203969A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
KR100364815B1 (en) * 2001-04-28 2002-12-16 Hynix Semiconductor Inc High voltage device and fabricating method thereof
JP4568286B2 (ja) * 2004-10-04 2010-10-27 パナソニック株式会社 縦型電界効果トランジスタおよびその製造方法
US7977736B2 (en) * 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors

Also Published As

Publication number Publication date
US20050184348A1 (en) 2005-08-25
KR20050082460A (ko) 2005-08-24
DE102005006899A1 (de) 2005-10-06
ITMI20050253A1 (it) 2005-08-20
CN1658401A (zh) 2005-08-24
KR100574317B1 (ko) 2006-04-26
JP2005236290A (ja) 2005-09-02
DE102005006899B4 (de) 2010-11-25

Similar Documents

Publication Publication Date Title
TW200529304A (en) Gate structure, semiconductor device having the same and methods of fomring the gate structure and the semiconductor device
TWI353061B (en) Vertical floating body cell of a semiconductor dev
US8169020B2 (en) Semiconductor device with buried bit lines and method for fabricating the same
JP5114968B2 (ja) 半導体装置及びその製造方法
KR100985412B1 (ko) 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
CN102214585B (zh) 在金属氧化物半导体场效应晶体管中形成栅极的方法
EP1804286A1 (en) Elongate nanostructure semiconductor device
CN107068671A (zh) 半导体装置及其制造方法
KR20040098673A (ko) 다층채널을 갖는 트랜지스터 및 그 제조방법
CN110729291B (zh) 半导体器件
TW201112378A (en) Semiconductor device with one-side-contact and method for fabricating the same
TW201112354A (en) Semiconductor device with buried bit lines interconnected to one-side-contact and fabrication method thereof
TW201205757A (en) Vertical channel transistor array and manufacturing method thereof
CN108735674A (zh) 用于源极/漏极外延区的灵活合并方案
US20220037497A1 (en) Stacked Multi-Gate Structure And Methods Of Fabricating The Same
TW200924069A (en) Method of forming FINFET device
TWI614890B (zh) 在垂直奈米導線電晶體中誘發局部應變
US20240030127A1 (en) Semiconductor device
KR102549861B1 (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
TW202113929A (zh) 具有環狀半導體鰭片之半導體元件結構的製備方法
JPH03215972A (ja) 半導体記憶装置およびその製造方法
CN111769120B (zh) 半导体结构及其制备方法
KR20220010843A (ko) 반도체 장치 및 그 제조 방법
CN107230659A (zh) 制造半导体器件的方法
JP4755245B2 (ja) 半導体装置の製造方法