CN1292483C - 半导体器件及其制造方法 - Google Patents

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CN1292483C CNB981040330A CN98104033A CN1292483C CN 1292483 C CN1292483 C CN 1292483C CN B981040330 A CNB981040330 A CN B981040330A CN 98104033 A CN98104033 A CN 98104033A CN 1292483 C CN1292483 C CN 1292483C
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Abstract

本发明提供了一种可简化电容器用的接触孔的形成工艺并能降低位线布线电容的半导体器件。在形成位线用的接触孔(15a)的氮化硅膜(8)和层间绝缘膜(11)中形成第1电容器用的接触孔(12)。然后，在该第1电容器用的接触孔(12)内埋入上表面的平面面积大于底面的平面面积的栓电极(13)。形成电容器下部电极(24a)，使其与栓电极(13)的上表面连接，同时经侧壁氧化膜(20a)和TEOS氧化膜(17a)覆盖位线(16a)的侧面和上表面。

Description

半导体器件及其制造方法
技术领域
本发明一般来说涉及半导体器件及其制造方法，更具体地说，涉及具有接触孔的半导体器件及其制造方法。
背景技术
迄今，作为半导体器件的一种类型的半导体存储器，已知有DRAM(动态随机存取存储器)。图35是表示了现有的DRAM的剖面图。首先参照图35，说明现有的DRAM的剖面结构。
在现有的DRAM的存储单元部分中，在硅衬底101的主表面上的预定区域设有分离区102。此外，在用分离区102包围的有源区中形成源/漏区106a、106b和106c。在位于源/漏区106a和106b之间的沟道区上通过栅氧化膜103形成栅电极104a。此外，与栅电极104a隔开规定的间隔，形成栅电极104b和104c。形成TEOS氧化膜105来覆盖栅电极104a～104c的上部表面。此外，形成侧壁氧化膜107，以便与栅电极104a～104c的侧表面和TEOS氧化膜105的侧表面接触。
此外，形成氮化硅膜108，以便覆盖TEOS氧化膜105和侧壁氧化膜107以及源/漏区106a～106c。在氮化硅膜108上形成层间绝缘膜109。在氮化硅膜108和层间绝缘膜109的位于源/漏区106b上的区域中形成位线用的接触孔160。形成位线110a，经该位线用的接触孔160与源/漏区106b进行导电连接，同时延伸到层间绝缘膜109的上部表面上。
此外，在位线110a和层间绝缘膜109上形成层间绝缘膜111。在氮化硅膜108、层间绝缘膜109和111的位于源/漏区106a上的区域中形成电容器用的接触孔161。形成多晶硅膜112，经该电容器用的接触孔161与源/漏区106a进行导电连接，同时延伸到层间绝缘膜111的上部表面上。掺杂多晶硅膜112包含与源/漏区106a进行导电连接并充填接触孔161的垂直部分112a和与该垂直部分112a形成为一体并构成电容器下部电极的水平部分112b。
此外，形成由掺杂多晶硅膜构成的侧壁113，以便与水平部分112b接触，同时在垂直方向上延伸。该侧壁113也构成电容器下部电极。通过电容器电介质膜114形成电容器上部电极115，以便覆盖水平部分112b的上部表面和侧壁113的表面。电容器上部电极115由掺杂多晶硅膜构成。电容器由电容器下部电极112b、113、电容器电介质膜114和电容器上部电极115构成。形成层间绝缘膜116，以便覆盖该电容器。在层间绝缘膜116的上部表面上隔开规定的间隔，形成金属布线118。
另一方面，在外围电路部分中，在硅衬底101的主表面上隔开规定的间隔，形成源/漏区106d和106e。在位于源/漏区106d和106e之间的沟道区上通过栅氧化膜103形成栅电极104e。此外，在从栅电极104e开始与源/漏区106d隔开的区域上通过介入栅氧化膜103形成栅电极104d。在栅电极104d和104e的上部表面上分别形成TEOS氧化膜105。此外，形成侧壁氧化膜107，以便与栅电极104d和104e的侧表面和TEOS氧化膜105的侧表面接触。
形成层间绝缘膜109，以便覆盖源/漏区106d、106e、侧壁氧化膜107和TEOS氧化膜105。在层间绝缘膜109的位于源/漏区106d上和栅电极104e上的区域中分别形成接触孔161。在这些接触孔内形成布线层110b，以便与源/漏区106d和栅电极104e进行导电连接。再有，布线层110b可只与源/漏区106d或栅电极104e中的一方连接。形成层间绝缘膜111，以便覆盖布线层110b，再形成层间绝缘膜116，以便覆盖该层间绝缘膜111。在层间绝缘膜111和116的位于布线层110b的侧端部上的区域中形成接触孔。形成金属布线117，以便经该接触孔与布线层110b进行导电连接，同时沿层间绝缘膜116上延伸。
在图36中示出上述的现有的DRAM的存储单元部分整体的平面布局图。参照图36，在现有的DRAM的存储单元部分中，形成栅电极104a～104c，使其隔开规定的间隔，互相平行地延伸。此外，形成位线110a，使其在与栅电极104a～104c大体垂直的方向上隔开规定的间隔，互相平行地延伸。位线110a经位线用的接触孔160与有源区170的源/漏区106b连接。构成电容器下部电极的掺杂多晶硅膜112经电容器用的接触孔161与有源区170的源/漏区106a连接。
图37～图53是用于说明图35中示出的现有的DDRAM的制造工艺的剖面图。参照图37～图53说明现有的DDRAM的制造工艺。
首先，如图37所示，在硅衬底101的存储单元部分的主表面上形成分离区102。此外，在硅衬底101的主表面上隔开规定的间隔形成栅氧化膜103。在该栅氧化膜103上分别形成栅电极104a、栅电极104b和104c。此外，在外围电路部分中，在栅氧化膜103上也形成栅电极104d和104e。以栅电极104a～104e为掩模，将杂质离子注入到硅衬底101中，形成源/漏区106a～106e。
此外，在栅电极104a～104e的上部表面上分别形成TEOS氧化膜105。此外，形成侧壁氧化膜107，以便与栅电极104a～104e的侧表面和TEOS氧化膜105的侧表面接触。以外围电路部分的侧壁氧化膜107为掩模，再次对源/漏区106d和106e注入杂质离子，完成LDD结构的源/漏区106d和106e。
其次，如图38所示，形成作为刻蚀中止层的氮化硅膜108，以便覆盖整个存储单元部分。形成由氧化硅膜构成的层间绝缘膜109，以便覆盖氮化硅膜108和整个外围电路部分。
其后，使用光刻技术和干法刻蚀技术，形成图39中示出的接触孔109a～109c。在形成存储单元部分的接触孔109a时的刻蚀中，氮化硅膜108成为刻蚀中止层。其后，用刻蚀来除去位于接触孔109a内的氮化硅膜108，形成图40中示出的从层间绝缘膜109的上表面到达漏/源区106b的位线用的接触孔160。其后，如图41中所示，形成由硅化钨层等构成的布线层110。然后，通过对该布线层110进行图形刻蚀，形成图42中示出的存储单元部分的位线110a和外围电路部分的布线层110b。
其次，如图43所示，形成层间绝缘膜111，以便覆盖整个上述结构。然后，如图44所示，在层间绝缘膜111上形成多晶硅膜150后，在该多晶硅膜150上形成TEOS氧化膜151。在TEOS氧化膜151的规定区域中形成开口151a。
在形成了TEOS氧化膜(图中未示出)以便覆盖TEOS氧化膜151和开口151a后，通过对该TEOS氧化膜151进行各向异性的刻蚀，形成图45中示出的侧壁膜152。通过以该侧壁膜152为掩模对下层的多晶硅膜150进行刻蚀，可形成直径比开口151a小2个侧壁152的厚度的开口150a。然后，通过使用该开口150a对下层的层间绝缘膜111和109进行各向异性刻蚀，形成图46中示出的电容器用的接触孔161。
其后，在电容器用的接触孔161内填充抗蚀剂153。该抗蚀剂153是为了在以后的工艺中在用刻蚀除去多晶硅膜150时保护位于电容器用的接触孔161的底部的硅衬底101的表面而设置的。在设置该抗蚀剂153的状态下，除去多晶硅膜150。然后，如图47所示，形成掺杂多晶硅膜112，该膜在埋入电容器用的接触孔161内的同时，沿层间绝缘膜111的上部表面上延伸。在掺杂多晶硅膜112上形成BPSG氧化膜154。
其后，使用光刻技术和干法刻蚀技术，通过对BPSG氧化膜154和掺杂多晶硅膜112进行图形刻蚀，可得到图48中示出的存储单元部分的形状。然后，形成图49中示出的掺杂多晶硅膜113，以便覆盖BPSG氧化膜154和层间绝缘膜111。其后，通过对多晶硅膜113进行各向异性刻蚀，形成由图50中示出的掺杂多晶硅膜构成的侧壁113a。其后，通过除去BPSG氧化膜154，可得到图51中示出的形状。
其次，如图52中所示，形成电容器电介质膜114和成为电容器上部电极的掺杂多晶硅膜115，以便覆盖掺杂多晶硅膜112、侧壁113a和层间绝缘膜111。其后，通过对电容器电介质膜114和掺杂多晶硅膜115进行图形刻蚀，可得到图53中示出的电容器结构。
其后，如图35中所示，在外围电路部分的层间绝缘膜111上和存储单元部分的电容器上部电极115上形成层间绝缘膜116。然后，在外围电路部分的层间绝缘膜116和111的位于布线层110b上的区域中形成接触孔。其后，形成埋入该接触孔内并沿层间绝缘膜116的上部表面上延伸的金属布线117。此外，在存储单元部分中，也在层间绝缘膜116上隔开规定的间隔形成金属布线118。这样一来，就形成了现有的DRAM。
在图35中示出的现有的DRAM中，随着半导体器件的高集成化，存储单元部分的面积必须随之变小。在这种情况下，必须在非常窄的有源区中形成电容器用的接触孔161和位线用的接触孔160。迄今为止为了满足这样的要求，需要以自对准的方式对接触孔进行开口的技术。作为这样的自对准接触点(contact)开口法之一，迄今已知有使用氮化硅膜作为刻蚀中止层的接触点开口法。
在图35中示出的现有的结构中，在形成位线用的接触孔160时，采用上述的应用氮化硅膜的自对准接触开口法。具体地说，如图38中所示，在形成了氮化硅膜108后，在其上形成由氧化硅膜构成的层间绝缘膜109。然后，如图39中所示，以氮化硅膜108作为刻蚀中止层，通过刻蚀位于漏/源区106b的上方的层间绝缘膜109的部分以自对准的方式形成接触孔109a。其后，通过除去接触孔109a内的氮化硅膜108，形成图40中示出的位线接触孔160。迄今为止，为了形成位线用的接触孔160，采用上述的应用氮化硅膜108的自对准接触点开口法。
但是，采用这样的以氮化硅膜108作为刻蚀中止层的开口法，如图39中示出的接触孔109a那样，只能适用于深度不太大的接触孔。这是基于以下的原因。即，氧化硅膜与氮化硅膜的选择比(氧化硅膜的刻蚀率/氮化硅膜的刻蚀率)理论上约为30，但在氮化硅膜108的台阶部分处与平坦部分相比刻蚀进行得快。因此，在台阶部分处，氮化硅膜对于氧化硅膜的选择比下降到约10～15。
在这种选择比的情况下，例如若打算对电容器用的接触点161那样的深度大(纵横比大)的接触孔以氮化硅膜108作为刻蚀中止层进行开口，则由于工艺容限的原因，刻蚀氮化硅膜108的时间变长。因此，若打算对电容器用的接触孔161那样的深度深的接触孔进行开口，则要完全削去基底的氮化硅膜108的台阶部分，还要削去位于栅电极104c上的TEOS氧化膜105，从而露出栅电极104c。在这种情况下，如在电容器用的接触孔161内形成作为电容器下部电极的掺杂多晶硅膜112，则产生该掺杂多晶硅膜112与栅电极104c发生短路的不良情况。因而，迄今为止只在深度不太深的位线用的接触孔160的形成中采用应用了氮化硅膜108的自对准开口法，而在电容器用的接触孔161的形成中，采用图44～图46中示出的直径缩小工艺。
但是，上述的那种直径缩小工艺与应用了氮化硅膜中止层的自对准开口法相比，存在工序数目多、制造工艺复杂的问题。此外，随着存储单元尺寸的缩小，也要求缩小电容器用的接触孔161的接触点直径，但存在下述问题：在形成图35中示出的深度深而且接触点直径小的接触孔方面，在技术上变得越来越困难。
此外，随着存储单元部分的缩小，图36中示出的相邻的位线160a之间的间隔越来越窄。如位线160a之间的间隔变窄，则位线布线电容(Cb)变大，因此，在数据的读出和写入中产生延迟，结果存在高速存取变得困难的问题。在图36中示出的现有的结构中，掺杂多晶硅膜112的垂直部分112a位于相邻的位线110a之间。但是，用于该垂直部分112a的外径较小，故没有达到减少相邻的位线110a之间的位线布线电容的程度。
发明内容
本发明是为了解决上述的课题而完成的。
本发明的一个目的是在半导体器件中提供一种可容易地制造电容器用的接触孔、同时可降低位线布线电容的结构。
本发明的另一个目的是在半导体器件的制造方法中容易地制造一种以自对准的方式形成电容器用的接触孔、同时可降低位线布线电容的结构。
根据本发明的第1方案，提供了一种半导体器件，包括：一对第1和第2源/漏区，在半导体区域的主表面上隔开一定间隔而形成，以便夹住沟道区；在所述沟道区上形成的栅电极；由在所述栅电极上形成的绝缘膜构成的第1蚀刻中止层；在所述第1蚀刻中止层上形成的第1层间绝缘膜；位线用开口，在位于所述第1层间绝缘膜和所述第1蚀刻中止层的所述第1源/漏区上的区域中形成；第1电容用开口，在位于所述第1层间绝缘膜和所述第1蚀刻中止层的所述第2源/漏区上的区域中形成；所述半导体器件还包括：栓电极，经所述第1电容器用的开口与所述第2源/漏区连接，同时充填所述第1电容器用开口，该栓电极的上表面的平面面积大于底面的平面面积；第1绝缘膜，在所述第1层间绝缘膜上及在所述栓电极的毗邻与所述第1层间绝缘膜的区域上形成；位线，形成于所述第1绝缘膜上且经所述位线用开口与所述第1源/漏区连接；导电层，具有与所述栓电极的上表面进行导电连接的在垂直方向上延伸的电容器接触点部分、与所述电容器接触点部分的上部形成为一体的在水平方向延伸的电容器下部电极，所述导电层的电容器接触点部分经第2绝缘膜覆盖所述位线上表面和侧面；其特征在于，所述半导体器件还包括：由在所述第1层间绝缘膜上和所述第2绝缘膜上形成的绝缘膜构成的第2蚀刻中止层；在所述第2蚀刻中止层上形成的第2层间绝缘膜；第2电容器用的开口，该开口在第2层间绝缘膜和第2蚀刻中止层中形成，以便到达第1电容器用的开口，其中位于所述第2层间绝缘膜和所述第2绝缘膜之间的所述第2蚀刻中止层的所述第2电容器用的开口一侧的端部是被除去的，一个凹部位于所述位线上部侧端部上方的区域中，所述电容器接触点充填在所述第2电容器用的开口内和所述凹部内，并延伸到所述位线的上方，所述电容器下部电极其沿所述第2层间绝缘膜的上表面延伸。
其中，所述第2绝缘膜包括：与所述位线的上表面接触而形成的上部绝缘膜；与所述位线的侧面和所述上部绝缘膜的侧面接触而形成的侧壁绝缘膜，所述位线的上表面处于比栓电极的上表面更靠上的位置。
其中，所述电容器下部电极的表面具有凹凸形状。
根据本发明的第二方案，提供了一种半导体器件的制造方法，其特征在于，包括以下步骤：在半导体的主表面上形成一对第1和第2源/漏区和栅电极的步骤；形成第1氮化硅膜，以便覆盖所述栅电极的步骤；在所述第1氮化硅膜上形成由氧化硅膜构成的第1层间绝缘膜的步骤；以所述第1氮化硅膜为蚀刻中止层，在通过蚀刻位于所述第1层间绝缘膜的所述第1源/漏区上方的区域中通过蚀刻形成第1开口的步骤；通过蚀刻所述第1开口内的所述第1氮化硅膜，形成从所述第1层间绝缘膜的上表面到达所述第1源/漏区的第1电容器用的开口的步骤；形成栓电极，以便充填所述第1电容器用的开口，同时与所述第1源/漏区进行导电连接的步骤；以所述第1氮化硅膜为蚀刻中止层，在位于所述第1层间绝缘膜的所述第2源/漏区的上方的区域中通过蚀刻形成第2开口的步骤；通过蚀刻所述第2开口内的所述第1氮化硅膜，形成从所述第1层间绝缘膜的上表面到达所述第2源/漏区的位线用的开口的步骤；形成位线，以便经以所述位线用的开口与所述第2源/漏区进行导电连接，同时延伸到所述第1层间绝缘膜上的步骤；形成第2绝缘膜，以便覆盖所述位线的上表面和侧面的步骤；形成第2氮化硅膜，以便覆盖所述第1层间绝缘膜和所述第2绝缘膜；在所述第2氮化硅膜上形成由氧化硅膜构成的第2层间绝缘膜的步骤；以所述第2氮化硅膜作为蚀刻中止层，通过蚀刻位于所述第2层间绝缘膜的所述栓电极上方的区域形成第3开口的步骤；通过蚀刻所述第3开口内的所述第2氮化硅膜，形成从所述第2层间绝缘膜的上表面到达所述栓电极的上表面的第2电容器用的开口，同时在所述第2电容器用的开口的位于所述位线的上部侧端部上方的区域中形成凹部的步骤；以及，形成具有充填所述凹部和所述第2电容器用的开口的电容器接触点部分、和延伸到所述第2层间绝缘膜的上表面上的电容器下部电极的导电层的步骤。
根据本发明，由于在形成位线用的开口的第1层间绝缘膜和第2刻蚀中止层中设有第1电容器用的开口，在该第1电容器用的开口内充填栓电极，所以能以与位线用的开口相同的纵横比(深度)形成第1电容器用的开口。因此，在形成第1电容器用的开口时，可采用应用了第1刻蚀中止层的自对准的接触点开口法。由此，与为了形成电容器用的开口而采用直径缩小工艺的情况相比，可简化制造工艺，同时即使缩小存储单元尺寸也可容易地形成电容器用的接触点。通过经第1绝缘膜覆盖位线的上表面和侧面的电容器下部电极，成为在相邻的位线间夹入电容器下部电极的结构，由此，与在相邻的位线间只配置通常的接触点部分相比，可显著地降低位线布线电容。由此，可防止降低来自存储单元的数据读出速度和向存储单元的数据写入速度，结果可实现高速的存取。此外在本发明的第1方案所述的半导体器件中，与电容器下部电极连接的栓电极的上表面的平面面积被形成为大于与第2源/漏区连接的栓电极的底面的平面面积。因此，在形成电容器下部电极以便与栓电极的上表面连接时，重合偏移的裕量可取得较大，结果可起到电容器下部电极的形成工艺变得容易的效果。
根据本发明，通过在形成位线用的开口的第1层间绝缘膜和第2刻蚀中止层中设有第1电容器用的开口，在该第1电容器用的开口内充填栓电极，所以能以与位线用的开口相同的纵横比形成第1电容器用的开口，结果可将应用了第1刻蚀中止层的自对准的开口法应用于第1电容器用的开口的形成。由此，与利用直径缩小工艺来形成第1电容器用的开口的情况相比，可简化制造工艺，同时即使在缩小单元尺寸的情况下也可容易地形成。此外，通过使与栓电极的上表面进行导电连接的导电层的电容器接触点的一部分覆盖位线的上表面和侧面，电容器的接触点部分就位于相邻的位线间。由此，与在位线间配置现有的具有通常的接触点直径的接触点部分的结构相比，遮蔽相邻的位线间的部分的面积变大。因此，可有效地反转相邻的位线间的位线布线电容变大。结果，可防止数据的读出和写入工作的延迟，可实现高速的存取。此外在本发明的第2方案所述的半导体器件中，与电容器下部电极连接的栓电极的上表面的平面面积被形成为大于与第2源/漏区连接的栓电极的底面的平面面积。因此，在形成电容器下部电极以便与栓电极的上表面连接时，重合偏移的裕量可取得较大，结果可起到电容器下部电极的形成工艺变得容易的效果。
根据本发明，可容易地形成覆盖位线的侧面和上表面的电容器下部电极。本发明还可以增加电容器下部电极的表面积，结果，可增大电容器的电容。
根据本发明，通过在位于第2电容器用的开口位线上部侧端部的上方的区域中形成凹部，并将电容器接触点充填到该凹部内和第2电容器用的开口内，可容易地形成覆盖位线的侧部和上部的电容器接触点部分。
在本发明的制造方法中，由于在与形成位线用的开口的膜相同的第1氮化硅膜和第1层间绝缘膜中形成第1电容器用的开口，故在形成第1电容器用的开口时可采用以第1氮化硅膜作为刻蚀中止层的自对准开口法。这样一来，由于可使用第1氮化硅膜以自对准的方式形成第1电容器用的开口，故与采用直径缩小工艺形成第1电容器用的开口的情况相比，可简化制造工艺，同时即使在存储单元的尺寸缩小了的情况下，也可容易地形成第1电容器用的开口。此外，通过形成在栓电极的上表面形成的电容器下部电极以便覆盖位线的上表面和侧面，变成在相邻的位线间夹入电容器下部电极的结构，结果，可容易地制造能降低位线布线电容的半导体装置。
根据本发明，由于在与形成位线用的开口的膜相同的第1氮化硅膜和第1层间绝缘膜中形成第1电容器用的开口，故在形成第1电容器用的开口时可采用以第1氮化硅膜作为刻蚀中止层的自对准开口法。由此，与采用直径缩小工艺形成第1电容器用的开口的情况相比，可简化制造工艺，同时即使在存储单元的尺寸缩小了的情况下，也可容易地形成第1电容器用的开口。通过将电容器接触点部分充填到在位线上部侧端部的上方的区域中形成的凹部内，可容易地形成覆盖位线的侧面和上表面的电容器接触点部分。由此，变成在相邻的位线间介入电容器接触点部分的结构，与现有的通常的接触点部分相比，对相邻位线间的部分进行屏蔽的面积增大。因此，与以往相比，可降低位线布线电容。结果，可容易地制造能防止从存储单元的数据的读出速度和向存储单元的数据的写入速度的延迟的半导体器件。
附图说明
图1是表示本发明的实施例1的DRAM的剖面图。
图2是表示图1中示出的DRAM的存储单元部分的1/4间距的布局图。
图3是表示图1中示出的DRAM的存储单元部分的1/2间距的布局图。
图4是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图5是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图6是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图7是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图8是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图9是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图10是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图11是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图12是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图13是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图14是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图15是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图16是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图17是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图18是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图19是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图20是用于说明图1中示出的实施例1的DRAM的制造工艺的剖面图。
图21是表示本发明的实施例2的DRAM的剖面图。
图22是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图23是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图24是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图25是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图26是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图27是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图28是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图29是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图30是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。
图31是表示本发明的实施例3的DRAM的剖面图。
图32是表示本发明的实施例4的DRAM的剖面图。
图33是表示本发明的实施例5的DRAM的剖面图。
图34是表示本发明的实施例6的DRAM的剖面图。
图35是表示现有的DRAM的剖面图。
图36是表示图35中示出的现有的DRAM的存储单元部分的1/2间距的布局图。
图37是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图38是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图39是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图40是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图41是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图42是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图43是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图44是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图45是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图46是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图47是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图48是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图49是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图50是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图51是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图52是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
图53是用于说明图35中示出的现有的DRAM的制造工艺的剖面图。
具体实施方式
(实施例1)
图1是表示本发明的实施例1的DRAM的剖面结构图。参照图1，在该实施例的DRAM的存储单元部分中，在硅衬底1的主表面的规定区域中形成分离区2。形成分离区2，使其在形成了槽沟后将氧化膜埋入该槽沟内。该分离区也可以使用通常的LOCOS分离氧化膜。在用分离区2包围的有源区中隔开规定的间隔，形成源/漏区6a、6b和6c。在位于源/漏区6a和6b之间的沟道区上通过栅氧化膜3形成栅电极4a。此外，与栅电极4a隔开规定的间隔，形成栅电极4b和4c。
在栅电极4a、4b和4c的上部表面上形成TEOS氧化膜5。此外，形成具有约10～20nm的厚度的TEOS氧化膜7，以便覆盖栅电极4a～4c和TEOS氧化膜5。此外，形成具有约30～50nm的厚度的氮化硅膜8，以便覆盖TEOS氧化膜7。在氮化硅膜8上形成由BPSG氧化膜或PSG氧化膜构成的层间绝缘膜11。在层间绝缘膜11和氮化硅膜8的位于源/漏区6a上的区域中形成电容器用的接触孔12。此外，在氮化硅膜8和层间绝缘膜11的位于源/漏区6b上的区域中形成位线用的接触孔15a。
将由多晶硅膜构成的栓电极13充填到电容器用的接触点12内。此外，形成具有约30nm的厚度的TEOS氧化膜14。在TEOS氧化膜14的位于栓电极13上的区域中和位线用的接触孔15a上的区域中分别形成开口部分。形成位线16a，在位线用的接触孔15a内与源/漏区6b进行导电连接，同时延伸到TEOS氧化膜14的上部表面上。在位线16a的上部表面上形成具有约100～200埃的厚度的TEOS氧化膜17a。形成由TEOS氧化膜构成的侧壁氧化膜20a，以便与TEOS氧化膜17a的侧表面和位线16a的侧表面接触。
形成由多晶硅膜构成的电容器下部电极24a，以便与栓电极13的上表面进行导电接触，同时沿侧壁氧化膜20a和TEOS氧化膜17a的上部表面上延伸。形成电容器下部电极，使其在其两侧端部具有在垂直方向上延伸的圆柱状结构。此外，在相邻的电容器下部电极24a之间形成氮化硅膜21。形成电容器电介质膜26，以便覆盖电容器下部电极24a。此外，形成由多晶硅膜构成的电容器上部电极27a，以便覆盖电容器电介质膜26和氮化硅膜21。此外，形成由TEOS氧化膜和BPSG氧化膜等构成的层间绝缘膜28，以便覆盖电容器上部电极27a。在层间绝缘膜28的上部表面上，隔开规定的间隔，形成金属布线30。
另一方面，在外围电路部分中，在硅衬底101的主表面上隔开规定的间隔，形成源/漏区6d和6e。在位于源/漏区6d和6e之间的沟道区上通过栅氧化膜3形成栅电极4e。此外，在从栅电极4e开始与源/漏区6d隔开的区域上通过栅氧化膜3形成栅电极4d。在栅电极4d和4e的上部表面上分别形成TEOS氧化膜5。此外，形成具有约10～20埃的厚度的TEOS氧化膜7，以便与栅电极4d和4e的侧表面和TEOS氧化膜5的侧表面接触。此外，在TEOS氧化膜7的侧部形成由氮化硅膜构成的侧壁绝缘膜9。该侧壁绝缘膜9用于形成具有LDD(轻掺杂漏极)结构的源/漏区6d、6e。
在TEOS氧化膜5上形成由氮化硅膜构成的绝缘膜10。再有，绝缘膜10也可以由TEOS氧化膜构成。此外，形成层间绝缘膜11以便覆盖整个面。在层间绝缘膜11上形成TEOS氧化膜14。在位于源/漏区6d和栅电极4e上的层间绝缘膜11和TEOS氧化膜14上，分别形成接触孔。形成布线层16b，以便经这些接触孔与源/漏区6d和栅电极4e进行导电连接。再有，布线层16b也可只与源/漏区6d或栅电极4e之一进行连接。形成TEOS氧化膜17b，以便覆盖布线层16b的上部表面。形成由TEOS氧化膜构成的侧壁氧化膜20b，以便与布线层16b的侧表面和TEOS氧化膜17b的侧表面接触。
形成层间绝缘膜28，以便覆盖侧壁氧化膜20b和TEOS氧化膜17b。在层间绝缘膜28和TEOS氧化膜17b的位于布线层16b的侧端部中的区域中形成接触孔。形成金属布线29，以便经该接触孔与布线层16b进行导电连接，同时沿层间绝缘膜28的上部表面上延伸。
此外，通过对同一层进行图形刻蚀，形成存储单元部分中的栅电极4a～4c和外围电路部分的栅电极4d和4e。此外，通过对同一层进行图形刻蚀，形成存储单元部分中的位线16a和外围电路部分的布线层16b。
这里，在实施例1的DRAM中，在电容器下部电极24a和源/漏区6a之间夹入栓电极13。而且，形成该栓电极13，使其充填到具有与位线用的接触孔15a相同的纵横比(深度)的电容器用的接触孔12内。因而，如下面所述的制造工艺中说明的那样，在该实施例1的结构中，能用与位线用的接触孔15a相同的小的纵横比形成电容器用的接触孔12。因此，可利用以氮化硅膜8作为刻蚀中止层的自对准开口法形成电容器用的接触孔12。结果，与采用图44～图46中已说明了的现有的直径缩小工艺来形成电容器用的接触孔161的情况相比，可进一步简化制造工艺。此外，若采用利用氮化硅膜8作为刻蚀中止层的自对准开口法，则即使在存储单元尺寸已缩小了的情况下，也可容易地形成电容器用的接触孔12。
此外，在该实施例1的结构中，使与电容器下部电极24a连接的栓电极13的上表面的平面面积大于与源/漏区6a连接的栓电极13的底面的平面面积。因此，在形成电容器下部电极24a以便与栓电极13的上表面连接时，重合偏移的裕量可取得较大，结果可起到电容器下部电极24a的形成工艺变得容易的效果。
再者，在该实施例1的结构中，形成电容器下部电极24a，使其经侧壁氧化膜20a和TEOS氧化膜17a覆盖位线16a的侧表面和上部表面。在图2和图3中示出图1中示出的存储单元整体的布局。图2是1/4间距的情况下的布局图，图3是1/2间距的情况下的布局图。参照图1～图3，在该实施例1的结构中，在位线16a和与其相邻的位线16a的侧部之间夹入电容器下部电极24a。因此，成为电容器下部电极24a遮蔽相邻的位线16a的侧部间的结构，可使电容器下部电极24a具有屏蔽效果。由此，可降低相邻的位线16a间的位线布线电容。此外，由于电容器下部电极24a也在位线16a的上部表面上形成，故也可降低相邻的位线16a的上部表面间的位线布线电容。这样一来，由于可降低位线16a间的位线布线电容，故可有效地防止数据的写入和读出工作变慢。
图4～图20是用于说明图1中示出的DRAM的制造工艺的剖面结构图。以下参照图4～图20，说明实施例1的DRAM的制造工艺。
首先，如图4所示，在硅衬底1的存储单元部分的主表面上形成分离区2。该分离区2可以是将氧化膜埋入槽沟中的槽沟分离区，也可以是使用了LOCOS氧化膜的分离区。此外，在硅衬底1的主表面上隔开规定的间隔形成栅氧化膜3，同时该栅氧化膜3上分别形成栅电极4a～4e。栅电极4a～4e可构成为具有多晶硅膜和在该多晶硅膜上形成的硅化钨膜的2层结构。以栅电极4a～4e为掩模，通过将杂质离子注入到硅衬底1中，形成源/漏区6a～6e。
此外，在栅电极4a～4e的上部表面上形成TEOS氧化膜5。此外，形成具有约10～20nm的厚度的TEOS氧化膜7以便覆盖整个面之后，在该TEOS氧化膜7上形成具有约30～50nm的厚度的氮化硅膜8。其后，通过对位于外围电路部分的氮化硅膜8进行各向异性的刻蚀，形成图5中示出的由氮化硅膜构成的侧壁9。然后，以该侧壁9为掩模，通过对外围电路部分的硅衬底1的表面注入杂质离子，形成具有LDD结构的源/漏区6d和6e。
此外，在外围电路部分的TEOS氧化膜5的上部表面上以约5～10nm的膜厚形成由氮化硅膜构成的绝缘膜10。再有，该绝缘膜10也可由TEOS氧化膜构成。
其后，如图6所示，在形成由BPSG氧化膜或PSG氧化膜构成的层间绝缘膜11之后，在位于源/漏区6a上的层间绝缘膜11的区域中形成电容器用的接触孔12。首先以氮化硅膜8作为刻蚀中止层，例如使用CHF3/CF4的刻蚀剂，通过以大于10～20的选择比刻蚀层间绝缘膜11，来形成该电容器用的接触孔12。由此，以自对准的方式形成电容器用的接触孔12。再者，在能对于层间绝缘膜11有选择地刻蚀位于电容器用的接触孔12内的氮化硅膜8的条件下，进行各向异性刻蚀。该各向异性刻蚀，例如以F系气体为刻蚀剂，用约10的选择比来进行。再者，使用稀氢氟酸等除去源/漏区6a上的TEOS氧化膜7。该稀氢氟酸，例如使用1/50稀释的HF。由此来完成图7中示出的、从层间绝缘膜11的上表面到达源/漏区6a的电容器用的接触孔12。
其后，在形成埋入该电容器用的接触孔12内的同时沿层间绝缘膜11的上部表面上延伸的多晶硅膜(图中未示出)之后，通过对该多晶硅膜进行干法刻蚀，形成栓电极13。形成该栓电极13，以便充填电容器用的接触孔12内。
其次，如图8所示，在栓电极13的上表面上和层间绝缘膜11的上表面上形成具有约30nm的厚度的TEOS氧化膜14。
其次，如图9所示，以氮化硅膜8和绝缘膜10为刻蚀中止层，通过对层间绝缘膜11和TEOS氧化膜14进行刻蚀，以自对准的方式形成位线用的接触孔15a、布线用的接触孔15b和15c。例如使用CHF3/CF4的抗蚀剂，通过以大于10～20的选择比来进行该位线用的接触孔15a的使用自对准的开口法的刻蚀。
其后，在能对于层间绝缘膜11有选择地刻蚀氮化硅膜8和绝缘膜10的条件下，对位于位线用的接触孔15a内的氮化硅膜8和位于布线用的接触孔15b和15c内的绝缘膜10进行各向异性刻蚀。由此来完成图10中示出的、位线用的接触孔15a、布线用的接触孔15b和15c。
其后，在形成了由具有约50～100nm的厚度的多晶硅膜和具有约50～100nm的厚度的硅化钛膜构成的导电层(图中未示出)以及在其上具有约100～200nm的厚度的TEOS氧化膜(图中未示出)之后，对该TEOS氧化膜和导电层进行图形刻蚀。由此，形成图10中示出的、位线16a和在其上的TEOS氧化膜17a、布线层16b和在其上的TEOS氧化膜17b。
其次，如图11所示，在以约50～100nm的厚度形成覆盖整个表面TEOS氧化膜19后，对该TEOS氧化膜19进行干法刻蚀，形成图12中示出的、由TEOS氧化膜构成的侧壁氧化膜20a和20b。
其后，如图13所示，以约50nm的厚度形成氮化硅膜21。其后，如图14所示，在氮化硅膜21上形成由BPSG或TEOS氧化膜构成的绝缘膜22之后，利用以氮化硅膜21为刻蚀中止层的自对准接触点开口法，形成电容器孔23。例如以CHF3/CF4为刻蚀剂，使用将选择比设定于10～20以上的刻蚀来形成电容器孔23。
通过能对于绝缘膜22有选择地进行刻蚀的各向同性刻蚀，来除去位于该电容器孔内的氮化硅膜21。例如使用热磷酸，在约为50的选择比下进行该各向同性刻蚀。由此，可得到图15中示出的结构。再者，使用1/100稀释的HF等的稀氢氟酸对栓电极13的上表面进行清洗。
其后，如图16所示，在以约100nm的膜厚形成了多晶硅膜24后，将光致抗蚀剂25埋入电容器孔23内。然后，通过用干法刻蚀来除去位于层间绝缘膜22上的多晶硅膜24后，可得到图17中示出的圆筒状的电容器下部电极24a的形状。其后，通过用各向同性刻蚀来除去层间绝缘膜22，可得到图18中示出的结构。例如利用10∶1的稀释HF来进行该层间绝缘膜22的刻蚀。
其次，形成电容器电介质膜26和多晶硅膜27，以便覆盖整个面。作为电容器电介质膜26，例如可使用氧氮硅膜，也可使用Ta2O5等的高电介质膜。通过从图19中示出的状态进行图形刻蚀，可形成由图20中示出的多晶硅膜构成的电容器上部电极27a。
其后，如图1中所示，在整个面上形成了由TEOS氧化膜或BPSG等构成的层间绝缘膜28后，在该层间绝缘膜28的存储单元部分的上部表面上隔开规定的间隔形成金属布线30。此外，在位于外围电路部分的层间绝缘膜28中和TEOS氧化膜17b中形成接触孔后，在该接触孔内形成金属布线层29，该金属布线层29与布线层16b进行导电连接，同时沿层间绝缘膜28的上部表面上延伸。这样一来，就完成了图1中示出的实施例1的DRAM。
(实施例2)
图21是表示本发明的实施例2的DRAM的剖面图。参照图21，在该实施例2的DRAM中，关于栓电极13和位线16a，具有与实施例1的结构相同的结构。但是，在该实施例2中，电容器的结构与实施例1的结构不同。
具体地说，在该实施例2的结构中，电容器下部电极部分43b不直接与栓电极13的上部表面连接，在电容器下部电极部分43b与栓电极13之间夹入电容器接触点部分43a。电容器接触点部分43a与电容器下部电极部分43b形成为一体。
此外，在层间绝缘膜11的上部表面上和TEOS氧化膜17a的上部表面上形成氮化硅膜21a。此外，在氮化硅膜21a上形成由TEOS氧化膜、BPSG氧化膜或PSG氧化膜的叠层膜构成的层间绝缘膜42。利用层间绝缘膜42、氮化硅膜21a、侧壁氧化膜20a、与TEOS氧化膜14形成第2电容器用的接触孔41。此外，在第2电容器用的接触孔41的位于位线16a的侧端部上的区域中形成凹部41a。形成电容器接触点部分43a，以便充填该第2电容器用的接触孔41和该凹部41a。
然后，以与该电容器接触点部分43a的上部成为一体的方式形成沿层间绝缘膜42的上部表面上延伸的电容器下部电极部分43b。此外，形成由向上方延伸的多晶硅膜构成的侧壁46，以便与电容器下部电极部分43b的两侧端部接触。利用电容器下部电极部分43b和侧壁46构成电容器下部电极。形成电容器电介质膜46，以便覆盖电容器下部电极部分43b和侧壁46，形成由多晶硅膜构成的电容器上部电极48，以便覆盖该电容器电介质膜46。
此外，在外围电路部分中，形成层间绝缘膜42，以便覆盖TEOS氧化膜17b和侧壁氧化膜20b，在该层间绝缘膜42上形成层间绝缘膜28。在层间绝缘膜28、42和TEOS氧化膜17b的规定区域中设有接触孔，形成金属布线29，以便经该接触孔与布线层16b进行导电连接。
这里，在该实施例2中，与上述的实施例1相同，由于以与位线用的接触孔15a相同的纵横比形成电容器用的接触孔12，因此，在形成该第1电容器用的接触孔12时，可利用应用了氮化硅膜8的自对准开口法。再者，通过将电容器用的接触孔分为第1电容器用的接触孔12和在其上方的第2电容器用的接触孔41的2级，可减少第2电容器用的接触孔41的纵横比。由此，也可利用以氮化硅膜21a作为刻蚀中止层的自对准开口法形成第2电容器用的接触孔41。
这样一来，在该实施例2中，由于可通过利用了氮化硅膜8和21a的自对准开口法形成第1电容器用的接触孔12和第2电容器用的接触孔41两者，故与利用现有的直径缩小工艺形成电容器用的接触孔的情况相比，可简化制造方法。此外，即使缩小了存储单元的尺寸，也可容易地形成第1电容器用的接触孔12和第2电容器用的接触孔41。
此外，在该实施例2的结构中，形成电容器接触点部分43a，使其经侧壁氧化膜20a和TEOS氧化膜17a覆盖位线16a的侧面和上表面，故可降低相邻位线16a之间的位线布线电容。由此，可以防止从存储单元读出数据的速度和向存储单元写入数据的速度的降低，提高存取速度。
此外，在该实施例2的结构中，与上述的实施例1相同，使与电容器下部电极24a连接的栓电极13的上表面的平面面积大于与源/漏区6a连接的栓电极13的底面的平面面积。因此，在形成电容器下部电极24a以便与栓电极13的上表面连接时，重合偏移的裕量可取得较大，结果可起到电容器下部电极24a的形成工艺变得容易的效果。
图22～图30是用于说明图21中示出的实施例2的DRAM的制造工艺的剖面图。以下使用图22～图30关于实施例2的制造工艺进行说明。
首先，使用与图4～图13中示出的实施例1的制造工艺相同的工艺，直到形成氮化硅膜21。其后，通过除去位于外围电路部分的氮化硅膜21，可得到图22中示出的那种形状。
其次，如图23所示，形成由BPSG氧化膜或PSG氧化膜和在其上的TEOS氧化膜的叠层膜构成的层间绝缘膜42。此时的TEOS氧化膜以10～20nm的厚度来形成。其后，以下层的氮化硅膜21作为刻蚀中止层，对位于层间绝缘膜42的栓电极13的上方的区域进行刻蚀。此时的刻蚀以CHF3/CF4作为刻蚀剂，以大于10～20的选择比来进行。由此，以自对准的方式形成电容器用的接触孔41。
其后，使用可对于层间绝缘膜42有选择地刻蚀氮化硅膜21的各向同性刻蚀来刻蚀氮化硅膜21。该各向同性刻蚀，例如使用热磷酸以约50的选择比来进行。利用该各向同性刻蚀，所形成的氮化硅膜21a，如图24所示，成为相对于层间绝缘膜42大幅度后退的形状。即，成为在位线16a的侧端部的上方形成凹部41a的形状。其后，用稀氢氟酸等对栓电极13的上表面进行清洗。例如使用1/100的稀释HF来进行该清洗。
其后，如图25所示，形成多晶硅膜43。形成该多晶硅膜43方式，使其埋入第2电容器用的接触孔41及其凹部41a，同时延伸到层间绝缘膜42的上部表面上。在多晶硅膜43上形成具有约50～100nm的厚度的BPSG氧化膜(图中未示出)后，通过对该BPSG氧化膜和多晶硅膜43进行图形刻蚀，可得到图26中示出的电容器接触点部分43a、电容器下部电极部分43b和该电容器下部电极部分43b上的BPSG氧化膜44。
其后，形成具有约50～100nm的厚度的多晶硅膜45，以便覆盖层间绝缘膜42和BPSG氧化膜44。通过对该多晶硅膜45进行各向异性刻蚀，形成构成图27中示出的那种电容器下部电极的、由多晶硅膜构成的侧壁46。利用该侧壁46和电容器下部电极部分43b来构成圆筒状的电容器下部电极。其后，使用气相HF相对于下层的层间绝缘膜42和电容器下部电极(46、43b)对BPSG氧化膜44进行高选择比(选择比约为1000)的刻蚀。由此，除去BPSG氧化膜44，可得到图28中示出的结构。
其次，如图29中所示，在形成电容器电介质膜47，使其覆盖电容器下部电极部分43b和侧壁46后，形成由多晶硅膜构成的电容器上部电极48，以便覆盖该电容器电介质膜47。作为电容器电介质膜，例如可使用氧氮硅膜等的电介质膜，也可使用Ta2O5等的高电介质膜。其后，通过对电容器上部电极48和电容器电介质膜47进行图形刻蚀，可得到图30中示出的形状的电容器上部电极48。
其后，如图21中所示，形成了层间绝缘膜28以便覆盖电容器上部电极48后，在该层间绝缘膜28的上部表面上的存储单元部分中隔开规定的间隔形成金属布线30。此外，在外围电路部分的层间绝缘膜28、42和TEOS氧化膜17b中形成接触孔后，在该接触孔内形成金属布线层29，以便经该接触孔与布线层16b进行导电连接。这样一来，就形成了实施例2的DRAM。
(实施例3)
图31是表示本发明的实施例3的DRAM的剖面图。参照图31，在该实施例3中，将电容器下部电极54a作成单纯的层叠型结构，而不是上述的实施例1和2的圆筒状结构。再者，使电容器下部电极54a的表面具有凹凸，变得粗糙。由此来增加电容器下部电极54a的表面积，结果，可增加电容器的电容。再有，在电容器下部电极54a上通过介入电容器电介质膜56形成电容器上部电极57a。
利用下述方法形成在表面具有凹凸的电容器下部电极54a。即，在高真空(～10-6Torr)下通过流过乙硅烷(Si2H6)或硅烷(SiH4)气体，在多晶硅膜上有选择地生长多晶硅粒。由此，可形成图31中示出的具有凹凸形状的电容器下部电极54a。
再有，在该实施例3的结构中，也与上述的实施例相同，电容器下部电极54a具有经栓电极13与源/漏区6a进行导电连接的结构。因此，与实施例1相同，能用与位线用的接触孔15a相同的纵横比形成电容器用的接触孔12，结果，可利用以氮化硅膜8作为刻蚀中止层的自对准开口法形成电容器用的接触孔12。由此，与采用直径缩小工艺来形成电容器用的接触孔的情况相比，可简化制造工艺。此外，由于形成电容器下部电极54a，使其经侧壁氧化膜20a和TEOS氧化膜17a来覆盖位线16a的侧部和上部，故可降低相邻的位线16a之间的位线布线电容。由此，可防止工作速度的降低。
(实施例4)
图32是表示本发明的实施例4的DRAM的剖面图。参照图32，该实施例4具有与图1中示出的实施例1基本上相同的结构。该实施例4的结构与实施例1的结构的不同之处在于，在实施例4中电容器下部电极64a的表面具有凹凸形状。通过介入电容器电介质膜66形成电容器上部电极67a，以便覆盖该具有凹凸形状的电容器下部电极64a。这样一来，通过使电容器下部电极64a的表面变得粗糙，形成凹凸形状，可增大电容器的电容量。关于使电容器下部电极64a的表面变得粗糙的方法，使用与上述的实施例3同样的方法。
由于该实施例4的结构也具有基本上与实施例1的结构相同的结构，故与实施例1相同，可容易地进行电容器用的接触孔的形成工艺，同时可防止读出和写入工作的速度的降低。
(实施例5)
图33是表示本发明的实施例5的DRAM的剖面图。参照图33，该实施例5是图21中示出的实施例2的电容器部分的结构的变形例。具体地说，在该实施例5中，位于电容器接触点部分76a的上方的电容器下部电极部分76b具有单纯的层叠型结构，而不是圆筒状结构。而且，将该电容器下部电极部分76b的表面形成为凹凸形状。通过介入电容器电介质膜77形成电容器上部电极78，以便覆盖该电容器下部电极76b。这样一来，通过将电容器下部电极部分76b的表面形成为凹凸形状，可增大电容器的电容。
此外，在该实施例5中，与上述的实施例相同，由于形成电容器接触点部分76a，使其覆盖位线16a的侧面和上表面，故可降低位线16a之间的位线布线电容，结果，可提高数据的读出和写入工作速度。此外，通过设置栓电极，可减少第1电容器用的接触孔12和第2电容器用的接触孔41的纵横比。由此，可通过分别利用了氮化硅膜8和21a的自对准开口法形成第1电容器用的接触孔12和第2电容器用的接触孔41。由此，与利用直径缩小工艺形成电容器用的接触孔的情况相比，可简化制造工艺。
(实施例6)
图34是表示本发明的实施例6的DRAM的剖面图。参照图34，在该实施例6中，具有与图21中示出的实施例2大体相同的结构。但是，在该实施例6中，将与电容器接触点部分85a形成为一体的电容器下部电极部分85b的表面和由多晶硅膜构成的侧壁的86的表面形成为具有凹凸形状。然后，通过介入电容器电介质膜87形成电容器上部电极88，以便覆盖该电容器下部电极部分85b和侧壁86。这样一来，通过将构成电容器下部电极的电容器下部电极部分85b的表面和由多晶硅膜构成的侧壁的86的表面形成为具有凹凸形状，可增大电容器的电容。
此外，在该实施例6中，与实施例2的结构相同，可都利用采用了氮化硅膜8和21a的自对准开口法形成第1电容器用的接触孔12和第2电容器用的接触孔41。由此，可简化制造工艺。此外，也可降低相邻的位线16a之间的布线电容，由此可提高工作速度。
如上所述，如采用本发明的第1～第3方案所述的半导体器件，则可简化制造工艺，同时可降低位线布线电容。此外，在第4方案所述的半导体器件中，可进一步增大电容器的电容。此外，在第5方案所述的半导体器件中，可容易地形成的电容器用的接触孔。再者，在第6和第7分别所述的半导体器件的制造方法中，可容易地制造利用采用了氮化硅膜的自对准开口法容易地形成电容器用的接触孔并能降低位线布线电容的半导体器件。

Claims (4)

1.一种半导体器件，包括：
一对第1和第2源/漏区，在半导体区域的主表面上隔开一定间隔而形成，以便夹住沟道区；
在所述沟道区上形成的栅电极；
由在所述栅电极上形成的绝缘膜构成的第1蚀刻中止层；
在所述第1蚀刻中止层上形成的第1层间绝缘膜；
位线用开口，在位于所述第1层间绝缘膜和所述第1蚀刻中止层的所述第1源/漏区上的区域中形成；
第1电容用开口，在位于所述第1层间绝缘膜和所述第1蚀刻中止层的所述第2源/漏区上的区域中形成；
所述半导体器件还包括：栓电极，经所述第1电容器用的开口与所述第2源/漏区连接，同时充填所述第1电容器用开口，该栓电极的上表面的平面面积大于底面的平面面积；
第1绝缘膜，在所述第1层间绝缘膜上及在所述栓电极的毗邻于所述第1层间绝缘膜的区域上形成；
位线，形成于所述第1绝缘膜上且经所述位线用开口与所述第1源/漏区连接；
导电层，具有与所述栓电极的上表面进行导电连接的在垂直方向上延伸的电容器接触点部分、与所述电容器接触点部分的上部形成为一体的在水平方向延伸的电容器下部电极，所述导电层的电容器接触点部分经第2绝缘膜覆盖所述位线上表面和侧面；
其特征在于，所述半导体器件还包括：由在所述第1层间绝缘膜上和所述第2绝缘膜上形成的绝缘膜构成的第2蚀刻中止层；在所述第2蚀刻中止层上形成的第2层间绝缘膜；第2电容器用的开口，该开口在第2层间绝缘膜和第2蚀刻中止层中形成，以便到达第1电容器用的开口，
其中位于所述第2层间绝缘膜和所述第2绝缘膜之间的所述第2蚀刻中止层的所述第2电容器用的开口一侧的端部是被除去的，一个凹部位于所述位线上部侧端部上方的区域中，所述电容器接触点充填在所述第2电容器用的开口内和所述凹部内，并延伸到所述位线的上方，所述电容器下部电极其沿所述第2层间绝缘膜的上表面延伸。
2.如权利要求1所述的半导体器件，其特征在于，所述第2绝缘膜包括：与所述位线的上表面接触而形成的上部绝缘膜；与所述位线的侧面和所述上部绝缘膜的侧面接触而形成的侧壁绝缘膜，所述位线的上表面处于比栓电极的上表面更靠上的位置。
3.如权利要求1所述的半导体器件，其特征在于，所述电容器下部电极的表面具有凹凸形状。
4.一种半导体器件的制造方法，其特征在于，包括以下步骤：
在半导体的主表面上形成一对第1和第2源/漏区和栅电极的步骤；
形成第1氮化硅膜，以便覆盖所述栅电极的步骤；
在所述第1氮化硅膜上形成由氧化硅膜构成的第1层间绝缘膜的步骤；
以所述第1氮化硅膜为蚀刻中止层，在通过蚀刻位于所述第1层间绝缘膜的所述第1源/漏区上方的区域中通过蚀刻形成第1开口的步骤；
通过蚀刻所述第1开口内的所述第1氮化硅膜，形成从所述第1层间绝缘膜的上表面到达所述第1源/漏区的第1电容器用的开口的步骤；
形成栓电极，以便充填所述第1电容器用的开口，同时与所述第1源/漏区进行导电连接的步骤；
以所述第1氮化硅膜为蚀刻中止层，在位于所述第1层间绝缘膜的所述第2源/漏区的上方的区域中通过蚀刻形成第2开口的步骤；
通过蚀刻所述第2开口内的所述第1氮化硅膜，形成从所述第1层间绝缘膜的上表面到达所述第2源/漏区的位线周的开口的步骤；
形成位线，以便经以所述位线用的开口与所述第2源/漏区进行导电连接，同时延伸到所述第1层间绝缘膜上的步骤；
形成第2绝缘膜，以便覆盖所述位线的上表面和侧面的步骤；
形成第2氮化硅膜，以便覆盖所述第1层间绝缘膜和所述第2绝缘膜；
在所述第2氮化硅膜上形成由氧化硅膜构成的第2层间绝缘膜的步骤；
以所述第2氮化硅膜作为蚀刻中止层，通过蚀刻位于所述第2层间绝缘膜的所述栓电极上方的区域形成第3开口的步骤；
通过蚀刻所述第3开口内的所述第2氮化硅膜，形成从所述第2层间绝缘膜的上表面到达所述栓电极的上表面的第2电容器用的开口，同时在所述第2电容器用的开口的位于所述位线的上部侧端部上方的区域中形成凹部的步骤；以及
形成具有充填所述凹部和所述第2电容器用的开口的电容器接触点部分、和延伸到所述第2层间绝缘膜的上表面上的电容器下部电极的导电层的步骤。
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