KR100261647B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

캐패시터용 컨택트 홀의 형성 프로세스를 간략화함과 동시에 비트 배선 용량을 저감할 수 있는 반도체 장치를 제공한다.
비트선용 컨택트 홀(15a)이 형성되는 실리콘 질화막(8) 및 층간 절연막(11)에, 제1 캐패시터용 컨택트 홀(12)을 형성한다. 그리고 그 제1 캐패시터용 컨택트 홀(12) 내에 저면보다도 상면의 평면적이 큰 플러그 전극(13)을 매립한다. 플러그 전극(13)의 상면에 접속함과 동시에, 측벽 산화막(20a) 및 TEOS 산화막(17a)을 통해 비트선(16a)의 측면 및 상면을 덮도록 캐패시터 하부 전극(24a)을 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 컨택트 홀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치의 1종인 반도체 메모리로서, DRAM(Dynamic Random Access Memory)이 알려져 있다. 도 35는, 종래의 DRAM을 도시한 단면도이다. 도 35를 참조하여, 우선 종래의 DRAM의 단면 구조에 대해 설명한다.
종래의 DRAM의 메모리 셀부에서는, 실리콘 기판(101)의 주표면 상의 소정 영역에 분리 영역(102)이 설치된다. 또한, 분리 영역(102)에 의해 둘러싸인 활성 영역에서, 소스/드레인 영역(106a, 106b, 106c)이 형성되어 있다. 소스/드레인 영역(106a, 106b) 사이에 위치하는 채널 영역 상에는 게이트 산화막(103)을 통해 게이트 전극(104a)이 형성되어 있다. 또한, 게이트 전극(104a)과 소정의 간격을 이격하여 게이트 전극(104b, 104c)이 형성되어 있다. 게이트 전극(104a∼104c)의 상부 표면을 덮도록 TEOS 산화막(105)이 형성되어 있다. 또한, 게이트 전극(104a∼104c)의 측면과 TEOS 산화막(105)의 측면에 접촉하도록 측벽 산화막(107)이 형성되어 있다.
또한, TEOS 산화막(105)과 측벽 산화막(107) 및 소스/드레인 영역(106a∼106c)을 덮도록 실리콘 질화막(108)이 형성되어 있다. 실리콘 질화막(108) 상에는 층간 절연막(109)이 형성되어 있다. 실리콘 질화막(108) 및 층간 절연막(109)의, 소스/드레인 영역(106b) 상에 위치하는 영역에는 비트선용 컨택트 홀(160)이 형성되어 있다. 그 비트선용 컨택트 홀(160)을 통해 소스/드레인 영역(106b)에 전기적으로 접속함과 동시에, 층간 절연막(109)의 상부 표면 상으로 연장하도록 비트선(110a)이 형성되어 있다.
또한, 비트선(110a) 및 층간 절연막(109) 위에는 층간 절연막(111)이 형성되어 있다. 실리콘 질화막(108), 층간 절연막(109, 111)의, 소스/드레인 영역(106a) 상에 위치하는 영역에는 캐패시터용 컨택트 홀(161)이 형성되어 있다. 캐패시터용 컨택트 홀(161)을 통해 소스/드레인 영역(106a)에 전기적으로 접속함과 동시에 층간 절연막(111)의 상부 표면 상으로 연장하도록 도프트 다결정 실리콘막(112)이 형성되어 있다. 도프트 다결정 실리콘막(112)은, 소스/드레인 영역(106a)에 전기적으로 접속함과 동시에 컨택트 홀(161)을 충전하는 수직 부분(112a)과, 그 수직 부분(112a)과 일체적으로 형성됨과 동시에 캐패시터 하부 전극을 구성하는 수평 부분(112b)을 포함하고 있다.
또한, 수평 부분(112b)의 양측 단면에 접촉함과 동시에 수직 방향으로 연설되도록, 도프트 다결정 실리콘막으로 이루어지는 측벽(113)이 형성되어 있다. 이 측벽(113)도 캐패시터 하부 전극을 구성한다. 수평 부분(112b)의 상부 표면과 측벽(113)의 표면을 덮도록, 캐패시터 유전체막(114)을 통해, 캐패시터 상부 전극(115)이 형성되어 있다. 캐패시터 상부 전극(115)은, 도프트 다결정 실리콘막으로 이루어진다. 캐패시터 하부 전극(112b, 113)과, 캐패시터 유전체막(114)과, 캐패시터 상부 전극(115)에 의해 캐패시터가 구성된다. 그와 같은 캐패시터를 덮도록 층간 절연막(116)이 형성되어 있다. 층간 절연막(116)의 상부 표면 상에는 소정의 간격을 이격하여 메탈 배선(118)이 형성되어 있다.
한편, 주변 회로부에서는 실리콘 기판(101)의 주표면에 소정의 간격을 이격하여 소스/드레인 영역(106d, 106e)이 형성되어 있다. 소스/드레인 영역(106d, 106e)간에 위치하는 채널 영역 상에는 게이트 산화막(103)을 통해 게이트 전극(104e)이 형성되어 있다. 또한, 게이트 전극(104e)으로부터 소스/드레인 영역(106d)을 이격한 영역 상에는 게이트 산화막(103)을 통해 게이트 전극(104d)이 형성되어 있다. 게이트 전극(104d, 104e)의 상부 표면 상에는 각각 TEOS 산화막(105)이 형성되어 있다. 또한, 게이트 전극(104d, 104e)의 측면과 TEOS 산화막(105)의 측면에 접촉하도록 측벽 산화막(107)이 형성되어 있다.
소스/드레인 영역(106d, 106e)과, 측벽 산화막(107)과 TEOS 산화막(105)을 덮도록 층간 절연막(109)이 형성되어 있다. 층간 절연막(109)의 소스/드레인 영역(106d) 상에 위치하는 영역과 게이트 전극(104c) 상에 위치하는 영역에는, 각각 컨택트 홀이 형성되어 있다. 이들 컨택트 홀 내에서, 소스/드레인 영역(106d)과 게이트 전극(104e)에 전기적으로 접속하도록 배선층(110b)이 형성되어 있다. 또, 배선층(110b)은, 소스/드레인 영역(106d) 또는 게이트 전극(104e)의 한쪽에만 접속하고 있어도 좋다. 배선층(110b)을 덮도록 층간 절연막(111)이 형성되어 있고, 또한 그 층간 절연막(111)을 덮도록 층간 절연막(116)이 형성되어 있다. 층간 절연막(111, 116)의 배선층(110b)의 측단부 상에 위치하는 영역에는, 컨택트 홀이 형성되어 있다. 그 컨택트 홀을 통해 배선층(110b)에 전기적으로 접속함과 동시에, 층간 절연막(116) 상을 따라 연설되도록 메탈 배선(117)이 형성되어 있다.
상기한 바와 같은 종래의 DRAM의 메모리 셀부 전체의 평면 레이아웃도가 도 36에 도시되어 있다. 도 36을 참조하면, 종래의 DRAM의 메모리 셀부에서는, 게이트 전극(104a∼104c)이, 소정의 간격을 이격하여 서로 평행하게 연설되도록 형성되어 있다. 또한, 게이트 전극(104a∼104c)과 거의 직교하는 방향으로, 비트선(110a)이 소정의 간격을 이격하여 거의 평행하게 연설되도록 형성되어 있다. 비트선(110a)은, 활성 영역(170)의 소스/드레인 영역(106b)에, 비트선용 컨택트 홀(160)을 통해 접속되어 있다. 또한, 활성 영역(170)의 소스/드레인 영역(106a)에는 캐패시터용 컨택트 홀(161)을 통해 캐패시터 하부 전극을 구성하는 도프트 다결정 실리콘막(112)이 접속되어 있다.
도 37∼도 53은, 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도이다. 이하, 도 37∼도 53을 참조하여, 종래의 DRAM의 제조 프로세스에 대해 설명한다.
우선, 도 37에 도시된 바와 같이, 실리콘 기판(101)의 메모리 셀부의 주표면 상에 분리 영역(102)을 형성한다. 또한, 실리콘 기판(101)의 주표면에 소정의 간격을 이격하여 게이트 산화막(103)을 형성한다. 그 게이트 산화막(103) 상에 각각 게이트 전극(104a, 104b, 104c)을 형성한다. 또한, 주변 회로부에서도 게이트 산화막(103) 상에 각각 게이트 전극(104d, 104e)을 형성한다. 게이트 전극(104a∼104e)을 마스크로서, 불순물을 실리콘 기판(101)에 이온 주입함으로써, 소스/드레인 영역(106a∼106e)을 형성한다.
또한, 게이트 전극(104a∼104c)의 상부 표면 상에 각각 TEOS 산화막(105)을 형성한다. 또한, 게이트 전극(104a∼104e)의 측면과 TEOS 산화막(105)의 측면에 접촉하도록 측벽 산화막(107)을 형성한다. 주변 회로부의 측벽 산화막(107)을 마스크로서 다시 소스/드레인 영역(106d, 106e)에 불순물을 이온 주입함으로써, LDD 구조의 소스/드레인 영역(106d, 106e)을 완성시킨다.
다음에, 도 38에 도시된 바와 같이 메모리 셀부의 전체를 덮도록 에칭 스토퍼층으로서의 실리콘 질화막(108)을 형성한다. 실리콘 질화막(108) 및 주변 회로부의 전체를 덮도록 실리콘 산화막으로 이루어지는 층간 절연막(109)을 형성한다.
이 후, 사진 제판 기술과 드라이 에칭 기술을 이용하여 도 39에 도시된 바와 같은 컨택트 홀(109a∼109c)을 형성한다. 메모리 셀부의 컨택트 홀(109a)의 형성시에 에칭할 때는, 실리콘 질화막(108)이 에칭 스토퍼층이 된다. 이 후, 컨택트 홀(109a) 내에 위치하는 실리콘 질화막(108)을 에칭 제거함으로써, 도 40에 도시된 바와 같은 층간 절연막(109)의 상면으로부터 소스/드레인 영역(106b)까지 달하는 비트선용 컨택트 홀(160)이 형성된다. 이 후, 도 41에 도시된 바와 같이 텅스텐 폴리사이드층 등으로 이루어지는 배선층(110)을 형성한다. 그리고, 그 배선층(110)을 패터닝함으로써, 도 42에 도시된 바와 같은, 메모리 셀부의 비트선(110a)과 주변 회로부의 배선층(110b)을 형성한다.
다음에, 도 43에 도시된 바와 같이 전체를 덮도록 층간 절연막(111)을 형성한다. 그리고, 도 44에 도시된 바와 같이 층간 절연막(111) 상에 다결정 실리콘막(150)을 형성한 후 그 다결정 실리콘막(150) 상에 TEOS 산화막(151)을 형성한다. 그 후, TEOS 산화막(151)의 소정 영역에 개구(151a)를 형성한다.
또한, TEOS 산화막(151) 및 개구(151a)를 덮도록 TEOS 산화막(도시하지 않음)을 형성한 후, 그 TEOS 산화막(151)을 이방성 에칭함으로써, 도 45에 도시된 바와 같은 측벽막(152)을 형성한다. 그 측벽막(152)을 마스크로서 하층의 다결정 실리콘막(150)을 에칭함으로써, 개구(151a)보다도 2개의 측벽(152)의 두께만큼 지름이 작은 개구(150a)를 형성할 수 있다. 그리고 이러한 개구(150a)를 이용하여 하층의 층간 절연막(111, 109)을 이방성 에칭함으로써, 도 46에 도시된 바와 같은 캐패시터용 컨택트 홀(161)을 형성한다.
그 후, 캐패시터용 컨택트 홀(161) 내에 레지스트(153)를 매립한다. 이 레지스트(153)는, 나중의 프로세스에서 다결정 실리콘막(150)을 에칭에 의해 제거할 때에 캐패시터용 컨택트 홀(161)의 저부에 위치하는 실리콘 기판(101)의 표면을 보호하기 위해 설치되어 있다. 이러한 레지스트(153)를 설치한 상태에서, 다결정 실리콘막(150)을 제거한다. 그리고, 도 47에 도시된 바와 같이 캐패시터용 컨택트 홀(161) 내를 매립함과 동시에 층간 절연막(111)의 상부 표면 상을 따라 연설되는 도프트 다결정 실리콘막(112)을 형성한다. 도프트 다결정 실리콘막(112) 상에 BPSG 산화막(154)을 형성한다.
이 후, 사진 제판 기술과 드라이 에칭 기술을 이용하여 BPSG 산화막(154) 및 도프트 다결정 실리콘막(112)을 패터닝함으로써, 도 48에 도시된 바와 같은 메모리 셀부의 형상을 얻을 수 있다. 그리고, BPSG 산화막(154) 및 층간 절연막(111)을 덮도록 도 49에 도시된 바와 같은 도프트 다결정 실리콘막(113)을 형성한다. 그 후 도프트 다결정 실리콘막(113)을 이방성 에칭함으로써, 도 50에 도시된 바와 같은 도프트 다결정 실리콘막으로 이루어지는 측벽(113a)을 형성한다. 이 후 BPSG 산화막(154)을 제거함으로써, 도 51에 도시된 바와 같은 형상을 얻을 수 있다.
다음에, 도 52에 도시된 바와 같이, 도프트 다결정 실리콘막(112)과 측벽(113a) 및 층간 절연막(111)을 덮도록, 캐패시터 유전체막(114)과 캐패시터 상부 전극이 되는 도프트 다결정 실리콘막(115)을 형성한다. 그 후 캐패시터 유전체막(114)과 도프트 다결정 실리콘막(115)을 패터닝함으로써, 도 53에 도시된 바와 같은 캐패시터 구조를 얻을 수 있다.
이 후, 도 35에 도시된 바와 같이 주변 회로부의 층간 절연막(111) 상과 메모리 셀부의 캐패시터 상부 전극(115) 상에 층간 절연막(116)을 형성한다. 그리고 주변 회로부의 층간 절연막(116, 111)의, 배선층(110b) 상에 위치하는 영역에, 컨택트 홀을 형성한다. 그 후, 그 컨택트 홀 내를 매립함과 동시에 층간 절연막(116)의 상부 표면 상을 따라 연설되는 메탈 배선(117)을 형성한다. 또한, 메모리 셀부에서도 층간 절연막(116) 상에 소정의 간격을 이격하여 메탈 배선(118)을 형성한다. 이와 같이 함으로써, 종래의 DRAM이 형성되었다.
도 35에 도시한 종래의 DRAM에서는, 반도체 장치의 고집적화에 수반하여, 메모리 셀부 면적의 축소화가 필요하게 되었다. 이 경우, 매우 좁은 활성 영역에 캐패시터용 컨택트 홀(161) 및 비트선용 컨택트 홀(160)을 형성할 필요가 있다. 종래에는 이러한 요구를 만족시키기 위해, 자기 정합적으로 컨택트 홀을 개구하는 기술이 요구된다. 이러한 자기 정합적 컨택트 개구법 중의 하나로서, 종래, 실리콘 질화막을 에칭 스토퍼로서 이용한 컨택트 개구법이 알려져 있다.
도 35에 도시한 종래의 구조에서는, 비트선용 컨택트 홀(160)을 형성할 때에 상기한 바와 같은 실리콘 질화막에 의한 자기 정합적 컨택트 개구법을 이용하고 있다. 구체적으로는, 도 38에 도시된 바와 같이, 실리콘 질화막(108)을 형성한 후 그 위에 실리콘 산화막으로 이루어지는 층간 절연막(109)을 형성한다. 그리고, 도 39에 도시된 바와 같이 실리콘 질화막(108)을 에칭 스토퍼층으로서, 소스/드레인 영역(106b)의 상측에 위치하는 층간 절연막(109)의 부분을 에칭함으로써 자기 정합적으로 컨택트 홀(109a)을 형성한다. 그 후, 컨택트 홀(109a) 내의 질화막(108)을 제거함으로써, 도 40에 도시된 바와 같은 비트선 컨택트 홀(160)이 형성된다. 종래에는, 비트선용 컨택트 홀(160)을 형성하기 위해 상기한 바와 같은 실리콘 질화막(108)을 이용한 자기 정합적 컨택트 개구법을 이용하고 있었다.
그러나, 이러한 실리콘 질화막(108)을 에칭 스토퍼층으로서 이용한 개구법은, 도 39에 도시하는 컨택트 홀(109a)과 마찬가지로, 그 깊이가 그다지 크지 않은 것에만 적용 가능하다. 이것은 다음의 이유에 따른 것이다. 즉, 실리콘 산화막과 실리콘 질화막의 선택비(실리콘 산화막의 에칭율/실리콘 질화막의 에칭율)는 이론적으로는 30정도이지만, 실리콘 질화막(108)의 단차부에서는 평탄부 보다 에칭이 빨리 진행한다. 이 때문에, 단차부에서는 실리콘 산화막에 대한 실리콘 질화막의 선택비가 10∼15정도로 감소한다.
이러한 선택비의 경우에, 예를 들면 캐패시터용 컨택트(161)와 마찬가지로 깊이가 큰[애스펙트(aspect)비가 큰] 컨택트 홀을 실리콘 질화막(108)을 에칭 스토퍼층으로서 개구하고자 하면, 프로세스 마진의 관계로부터 실리콘 질화막(108)이 에칭되는 시간이 길어진다. 이 때문에, 캐패시터용 컨택트 홀(161)과 마찬가지로 깊이가 깊은 컨택트 홀을 개구하고자 하면, 베드의 실리콘 질화막(108)의 단차부가 완전히 깎이고, 또한 게이트 전극(104c) 상에 위치하는 TEOS 산화막(105)이 깎여 게이트 전극(104c)이 노출된다. 이 경우에, 캐패시터용 컨택트 홀(161) 내에 캐패시터 하부 전극이 되는 도프트 다결정 실리콘막(112)을 형성하면, 그 도프트 다결정 실리콘막(112)과 게이트 전극(104c)이 쇼트를 일으킨다고 하는 문제가 생긴다. 따라서, 종래에는, 깊이가 그다지 깊지 않은 비트선용 컨택트 홀(160)의 형성에만 실리콘 질화막(108)을 이용한 자기 정합적 개구법을 채용하고, 캐패시터용 컨택트 홀(161)의 형성에는, 도 44 ∼ 도 46에 도시한 지름 축소 프로세스를 이용하였다.
그러나, 상기한 바와 같은 지름 축소 프로세스는 실리콘 질화막 스토퍼를 이용한 자기 정합적 개구법에 비해 공정수가 많아지고, 제조 프로세스가 복잡화한다고 하는 문제점이 있었다. 또한, 메모리 셀 사이즈의 축소에 따라 캐패시터용 컨택트 홀(161)의 컨택트 지름도 축소화가 요구되지만, 도 35에 도시된 바와 같은 깊이가 깊고 게다가 컨택트 지름이 작은 컨택트 홀을 형성하는 것은 기술적으로 곤란해진다고 하는 문제점도 있었다.
또한, 메모리 셀부의 축소화에 따라, 도 36에 도시하는 인접하는 비트선(160a)간의 간격도 좁아진다. 비트선(110a)간의 간격이 좁아지면, 비트 배선 용량(Cb)이 커지고, 그 때문에 데이타의 판독 및 기록에 지연이 생기며, 그 결과 고속의 액세스가 곤란해진다고 하는 문제점도 있었다. 도 36에 도시한 종래의 구조에서는, 인접하는 비트선(110a)간에, 도프트 다결정 실리콘막(112)의 수직부(112a)가 위치하고 있다. 그러나, 이 수직부(112a)의 외부 지름이 작기 때문에, 인접하는 비트선(110a)간의 비트 배선 용량을 저감하기 까지는 이르지 않았다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로,
본 발명의 목적은, 반도체 장치에서 캐패시터용 컨택트 홀을 용이하게 제조할 수 있음과 동시에 비트 배선 용량을 저감하는 것이 가능한 구조를 제공하는 것이다.
본 발명의 다른 목적은, 반도체 장치의 제조 방법에서 캐패시터용 컨택트 홀을 자기 정합적으로 형성함과 동시에 비트 배선 용량을 저감할 수 있는 구조를 용이하게 제조하는 것이다.
청구 범위 제1항에서의 반도체 장치에서는, 1쌍의 제1 및 제2 소스/드레인 영역, 게이트 전극, 제1 에칭 스토퍼층, 제1 층간 절연막, 비트선용 개구, 제1 캐패시터용 개구, 비트선, 플러그 전극 및 캐패시터 하부 전극을 구비하고 있다. 제1 및 제2 소스/드레인 영역은, 반도체 영역의 주표면에 채널 영역을 사이에 끼고 간격을 두고 형성되어 있다. 게이트 전극은 채널 영역 상에 형성되어 있고, 제1 에칭 스토퍼층은 게이트 전극 상에 형성되어 있음과 동시에 절연막으로 이루어진다. 제1 층간 절연막은 제1 에칭 스토퍼층 상에 형성되어 있다. 비트선용 개구는, 제1 층간 절연막 및 제1 에칭 스토퍼층의 제1 소스/드레인 영역 상에 위치하는 영역에 형성되어 있다. 제1 캐패시터용 개구는, 제1 층간 절연막 및 제1 에칭 스토퍼층의, 제2 소스/드레인 영역 상에 위치하는 영역에 형성되어 있다. 비트선은, 비트선용 개구를 통해 제1 소스/드레인 영역에 접속되어 있다. 플러그 전극은, 제1 캐패시터용 개구를 통해 제2 소스/드레인 영역에 접속됨과 동시에, 제1 캐패시터용 개구를 충전하도록 형성되어 있다. 또한, 그 플러그 전극에서는, 저면의 평면적 보다도 상면의 평면적이 크다. 캐패시터 하부 전극은, 플러그 전극의 상면에 전기적으로 접속되어 있고, 제1 절연막을 통해 비트선의 상면 및 측면을 덮도록 형성되어 있다.
청구 범위 제1항에 기재한 반도체 장치에서는 상기한 바와 같이 비트선용 개구가 형성되는 제1 층간 절연막 및 제2 에칭 스토퍼층에 제1 캐패시터용 개구를 설치하고, 그 제1 캐패시터용 개구내에 플러그 전극을 충전하도록 구성했으므로, 비트선용 개구와 동일한 애스펙트비(깊이)로 제1 캐패시터용 개구를 형성하는 것이 가능해진다. 그 때문에, 제1 캐패시터용 개구의 형성시에 제1 에칭 스토퍼층을 이용한 자기 정합적 컨택트 개구법을 이용하는 것이 가능해진다. 이에 따라, 캐패시터용 개구의 형성을 위해 지름 축소 프로세스를 이용하는 경우에 비해 제조 프로세스를 간략화할 수 있음과 동시에, 메모리 셀 사이즈가 축소화되었다고 해도 용이하게 캐패시터용 컨택트를 형성할 수 있다. 또한, 제1 절연막을 통해 비트선의 상면 및 측면을 덮는 캐패시터 하부 전극을 설치함으로써, 인접하는 비트선간에 캐패시터 하부 전극이 개재된 구조가 되고, 이에 따라 인접하는 비트선간에 통상의 컨택트부만이 배치된 구성에 비해 비트 배선 용량을 현저하게 저감할 수 있다. 이에 따라, 메모리 셀로부터의 데이타의 판독 및 메모리 셀로의 데이타 기록 속도가 저하되는 것을 방지할 수 있고, 그 결과 고속의 액세스가 가능해진다. 또한, 청구 범위 제1항에 기재한 반도체 장치에서는, 제2 소스/드레인 영역에 접속되는 플러그 전극의 저면의 평면적 보다도, 캐패시터 하부 전극에 접속되는 플러그 전극의 상면의 평면적이 커지도록 형성되어 있다. 이 때문에, 플러그 전극의 상면에 접속하도록 캐패시터 하부 전극을 형성할 때에, 중첩 편차의 여유를 크게 취할 수 있고, 그 결과 캐패시터 하부 전극의 형성 프로세스가 용이해진다고 하는 효과를 발휘한다.
청구 범위 제2항에서의 반도체 장치는, 1쌍의 제1 및 제2 소스/드레인 영역, 게이트 전극, 제1 에칭 스토퍼층, 제1 층간 절연막, 비트선용 개구, 제1 캐패시터용 개구, 비트선, 플러그 전극 및 도전층을 구비하고 있다. 제1 및 제2 소스/드레인 영역은, 반도체 영역의 주표면에 채널 영역을 사이에 끼고 간격을 두고 형성되어 있고, 게이트 전극은 채널 영역 상에 형성되어 있다. 제1 에칭 스토퍼층은 게이트 전극 상에 형성되어 있고, 절연막으로 이루어진다. 제1 층간 절연막은 제1 에칭 스토퍼층 상에 형성되어 있다. 비트선용 개구는, 제1 층간 절연막 및 제1 에칭 스토퍼층의 제1 소스/드레인 영역 상에 위치하는 영역에 형성되어 있다. 제1 캐패시터용 개구는, 제1 층간 절연막 및 제1 에칭 스토퍼층의 제2 소스/드레인 영역 상에 위치하는 영역에 형성되어 있다. 비트선은, 비트선용 개구를 통해 제1 소스/드레인 영역에 접속되어 있다. 플러그 전극은, 제1 캐패시터용 개구를 통해 제2 소스/드레인 영역에 접속됨과 동시에, 제1 캐패시터용 개구를 충전하도록 형성되어 있다. 또한, 플러그 전극의 저면의 평면적 보다도 상면의 평면적이 커지도록 형성되어 있다. 도전층은, 플러그 전극의 상면에 전기적으로 접속된 수직 방향으로 연설되는 캐패시터 컨택트부와, 그 캐패시터 컨택트부의 상부와 일체적으로 형성된 수평 방향으로 연설되는 캐패시터 하부 전극을 갖는다. 도전층의 캐패시터 컨택트부는, 제1 절연막을 통해 비트선의 상면 및 측면을 덮도록 형성되어 있다.
청구 범위 제2항에 기재한 반도체 장치에서는, 상기 제1항과 마찬가지로 비트선용 개구가 형성되는 제1 층간 절연막 및 제1 에칭 스토퍼층에 제1 캐패시터용 개구를 형성하고, 그 제1 캐패시터용 개구에 플러그 전극을 충전하도록 구성함으로써, 비트선용 개구와 동일한 애스펙트비로 제1 캐패시터용 개구를 형성할 수 있고, 그 결과 제1 에칭 스토퍼층을 이용한 자기 정합적 개구법을 제1 캐패시터용 개구의 형성에 적용할 수 있다. 이에 따라, 지름 축소 프로세스에 의해 제1 캐패시터용 개구를 형성하는 경우에 비해 제조 프로세스를 간략화할 수 있음과 동시에, 셀 사이즈가 축소화된 경우에도 용이하게 형성할 수 있다. 또한, 플러그 전극의 상면에 전기적으로 접속되는 도전층의 캐패시터 컨택트부의 일부를, 비트선의 상면 및 측면을 덮도록 형성함으로써, 인접하는 비트선간에 캐패시터 컨택트부가 위치하게 된다. 이에 따라, 종래의 통상의 컨택트 지름을 갖는 컨택트부가 비트선간에 배치된 구성에 비해, 인접하는 비트선간을 차단하는 부분의 면적이 커진다. 이 때문에, 인접하는 비트선간의 비트선 배선 용량이 커지는 것을 유효하게 방지할 수 있다. 그 결과, 데이타의 판독 및 기록 동작이 지연되는 것도 방지할 수 있고, 고속의 액세스가 가능해진다. 또한, 청구 범위 제2항에 기재한 반도체 장치에서는, 제2 소스/드레인 영역에 접속되는 플러그 전극의 저면의 평면적 보다도, 캐패시터 하부 전극에 접속되는 플러그 전극의 상면의 평면적이 커지도록 형성되어 있다. 이 때문에, 플러그 전극의 상면에 접속하도록 캐패시터 하부 전극을 형성할 때에, 중첩 편차의 여유를 크게 취할 수 있어, 그 결과 캐패시터 하부 전극의 형성 프로세스가 용이해진다.
청구 범위 제3항에서의 반도체 장치의 제조 방법은, 이하의 공정을 구비하고 있다. 반도체 영역 주표면에, 1쌍의 제1 및 제2 소스/드레인 영역과 게이트 전극을 형성한다. 그 게이트 전극을 덮도록 제1 실리콘 질화막을 형성한다. 그 제1 실리콘 질화막 상에 실리콘 산화막으로 이루어지는 제1 층간 절연막을 형성한다. 제1 실리콘 질화막을 에칭 스토퍼층으로서, 제1 층간 절연막의 제1 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제1 개구를 형성한다. 그 제1 개구 내의 제1 실리콘 질화막을 에칭함으로써, 제1 층간 절연막의 상면으로부터 제1 소스/드레인 영역까지 달하는 제1 캐패시터용 개구를 형성한다. 제1 캐패시터용 개구를 충전함과 동시에, 제1 소스/드레인 영역에 전기적으로 접속하도록 플러그 전극을 형성한다. 제1 실리콘 질화막을 에칭 스토퍼층으로서, 제1 층간 절연막의 상기 제2 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제2 개구를 형성한다. 제2 개구 내의 제1 실리콘 질화막을 에칭함으로써, 제1 층간 절연막의 상면으로부터 제2 소스/드레인 영역까지 달하는 비트선용 개구를 형성한다. 그 비트선용 개구를 통해 제2 소스/드레인 영역에 전기적으로 접속됨과 동시에 제1 층간 절연막상으로 연설되는 비트선을 형성한다. 그 비트선의 상면 및 측면을 덮도록 제1 절연막을 형성한다. 플러그 전극의 상면에 전기적으로 접속함과 동시에 제1 절연막을 통해 비트선의 상면 및 측면을 덮도록 캐패시터 하부 전극을 형성한다.
청구 범위 제3항에 기재한 제조 방법에서는, 비트선용 개구가 형성되는 막과 동일한 제1 실리콘 질화막 및 제1 층간 절연막에, 제1 캐패시터용 개구를 형성하므로, 제1 캐패시터용 개구의 형성시에 제1 실리콘 질화막을 에칭 스토퍼층으로 한 자기 정합적 개구법을 이용할 수 있다. 이와 같이 제1 실리콘 질화막을 이용하여 자기 정합적으로 제1 캐패시터용 개구를 형성할 수 있으므로, 제1 캐패시터용 개구를 지름 축소 프로세스를 이용하여 형성하는 경우에 비해 제조 프로세스를 간략화할 수 있음과 동시에, 메모리 셀 사이즈가 축소된 경우에도 제1 캐패시터용 개구를 용이하게 형성할 수 있다. 또한, 플러그 전극의 상면에 형성되는 캐패시터 하부 전극을 비트선의 상면 및 측면을 덮도록 형성함으로써, 인접하는 비트선간에 캐패시터 하부 전극이 개재된 구조가 되어, 그 결과 비트 배선 용량을 저감할 수 있는 반도체 장치를 용이하게 제조할 수 있다.
청구 범위 제4항의 제조 방법은, 이하와 같은 공정을 구비하고 있다. 반도체 영역의 주표면에, 1쌍의 제1 및 제2 소스/드레인 영역과 게이트 전극을 형성한다. 그 게이트 전극을 덮도록 제1 실리콘 질화막을 형성한다. 제1 실리콘 질화막 상에 실리콘 산화막으로 이루어지는 제1 층간 절연막을 형성한다. 제1 실리콘 질화막을 에칭 스토퍼층으로서, 제1 층간 절연막의 제1 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제1 개구를 형성한다. 그 제1 개구 내의 제1 실리콘 질화막을 에칭함으로써, 제1 층간 절연막의 상면으로부터 제1 소스/드레인 영역까지 달하는 제1 캐패시터용 개구를 형성한다. 제1 캐패시터용 개구를 충전함과 동시에, 제1 소스/드레인 영역에 전기적으로 접속하도록 플러그 전극을 형성한다. 제1 실리콘 질화막을 에칭 스토퍼층으로서, 제1 층간 절연막의 제2 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제2 개구를 형성한다. 그 제2 개구 내의 상기 제1 실리콘 질화막을 에칭함으로써 제1 층간 절연막의 상면으로부터 제2 소스/드레인 영역까지 달하는 비트선용 개구를 형성한다. 비트선용 개구를 통해 제2 소스/드레인 영역에 전기적으로 접속됨과 동시에 제1 층간 절연막 상으로 연설되는 비트선을 형성한다. 비트선의 상면 및 측면을 덮도록 제1 절연막을 형성한다. 제1 층간 절연막과 제1 절연막을 덮도록 제2 실리콘 질화막을 형성한다. 그 제2 실리콘 질화막 상에 실리콘 산화막으로 이루어지는 제2 층간 절연막을 형성한다. 제2 실리콘 질화막을 마스크로서 제2 층간 절연막의 플러그 전극의 상측에 위치하는 영역을 에칭함으로써 제3 개구를 형성한다. 제3 개구 내의 제2 실리콘 질화막을 에칭함으로써, 제2 층간 절연막의 상면으로부터 플러그 전극의 상면까지 달하는 제2 캐패시터용 개구를 형성함과 동시에, 제2 캐패시터용 개구의, 비트선의 상부측 단부의 상측에 위치하는 영역에, 오목부를 형성한다. 오목부 및 제2 캐패시터용 컨택트를 충전하는 캐패시터 컨택트부와, 제2 층간 절연막의 상면 상으로 연설되는 캐패시터 하부 전극을 갖는 도전층을 형성한다.
청구 범위 제4항에 기재한 제조 방법에 따르면, 상기 제3항과 마찬가지로, 비트선용 개구가 형성되는 막과 동일한 제1 실리콘 질화막 및 제1 층간 절연막에 제1 캐패시터용 개구를 형성하므로, 제1 캐패시터용 개구의 형성시에 제1 실리콘 질화막을 에칭 스토퍼층으로 한 자기 정합적 개구법을 이용할 수 있다. 이에 따라, 제1 캐패시터용 개구를 지름 축소 프로세스를 이용하여 형성하는 경우에 비해 제조 프로세스를 간략화할 수 있음과 동시에, 셀 사이즈가 축소되었다고 해도 용이하게 제1 캐패시터용 개구를 형성하는 것이 가능해진다.
또한, 비트선의 상부측 단부의 상측에 위치하는 영역에 형성한 오목부에 캐패시터 컨택트부를 충전함으로써, 용이하게 비트선의 측면 및 상면을 덮는 캐패시터 컨택트부를 형성할 수 있다. 이에 따라, 인접하는 비트선간에 캐패시터 컨택트부가 개재하는 형태가 되어, 종래의 통상의 컨택트부에 비해 인접하는 비트선간을 실드하는 부분의 면적이 커진다. 이 때문에, 비트 배선 용량을 종래에 비해 크게 할 수 있다. 그 결과, 메모리 셀로부터의 데이타의 판독 및 메모리 셀로의 데이타의 기록 속도의 지연을 방지할 수 있는 반도체 장치를 용이하게 제조할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 DRAM을 도시한 단면도.
도 2는 도 1에 도시한 DRAM의 메모리 셀부의 1/4 피치의 레이아웃도.
도 3은 도 1에 도시한 DRAM의 메모리 셀부의 1/2 피치의 레이아웃도.
도 4는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 5는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 6은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 7은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 8은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 9는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 10은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 11은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 12는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 13은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 14는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 15는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 16은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 17은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 18은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 19는 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 20은 도 1에 도시한 제1 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 21은 본 발명의 제2 실시예에 따른 DRAM을 도시한 단면도.
도 22는 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 23은 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 24는 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 25는 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 26은 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 27은 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 28은 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 29는 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 30은 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 31은 본 발명의 제3 실시예에 따른 DRAM을 도시한 단면도.
도 32는 본 발명의 제4 실시예에 따른 DRAM을 도시한 단면도.
도 33은 본 발명의 제5 실시예에 따른 DRAM을 도시한 단면도.
도 34는 본 발명의 제6 실시예에 따른 DRAM을 도시한 단면도.
도 35는 종래의 DRAM을 도시한 단면도.
도 36은 도 35에 도시한 종래의 DRAM의 메모리 셀부의 1/2 피치의 레이아웃도.
도 37은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 38은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 39는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 40은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 41은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 42는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 43은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 44는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 45는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 46은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 47은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 48은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 49는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 50은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 51은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 52는 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
도 53은 도 35에 도시한 종래의 DRAM의 제조 프로세스를 설명하기 위한 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : 실리콘 기판
6a, 6b : 소스/드레인 영역
8, 21a : 실리콘 질화막
11 : 층간 절연막
12 : 제1 캐패시터용 컨택트 홀
13 : 플러그 전극
15a : 비트선용 컨택트 홀
16a : 비트선
17a : TEOS 산화막
20a : 측벽 산화막
24a : 캐패시터 하부 전극
26 : 캐패시터 유전체막
27a : 캐패시터 상부 전극
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 DRAM을 도시한 단면 구조도이다. 도 1을 참조하면, 이 제1 실시예에 따른 DRAM의 메모리 셀부에서는 실리콘 기판(1)의 주표면의 소정 영역에 분리 영역(2)이 형성되어 있다. 분리 영역(2)은, 트렌치 홈을 형성한 후 그 트렌치 홈에 산화막을 매립하도록 형성되어 있다. 이 분리 영역(2)은, 통상의 LOCOS 분리 산화막을 이용한 것이라도 좋다. 분리 영역(2)에 의해 둘러싸인 활성 영역에는 소정의 간격을 이격하여 소스/드레인 영역(6a, 6b, 6c)이 형성되어 있다. 소스/드레인 영역(6a, 6b)간에 위치하는 채널 영역 상에는 게이트 산화막(3)을 통해 게이트 전극(4a)이 형성되어 있다. 또한, 게이트 전극(4a)과 소정의 간격을 이격하여 게이트 전극(4b, 4c)이 형성되어 있다.
게이트 전극(4a, 4b, 4c)의 상부 표면 상에는 TEOS 산화막(5)이 형성되어 있다. 또한, 게이트 전극(4a∼4c)과 TEOS 산화막(5)을 덮도록 10∼20㎚정도의 두께를 갖는 TEOS 산화막(7)이 형성되어 있다. 또한, 그 TEOS 산화막(7)을 덮도록 30∼50㎚정도의 두께를 갖는 실리콘 질화막(8)이 형성되어 있다. 실리콘 질화막(8) 상에는 BPSG 산화막 또는 PSC 산화막으로 이루어지는 층간 절연막(11)이 형성되어 있다. 층간 절연막(11) 및 실리콘 질화막(8)의, 소스/드레인 영역(6a) 상에 위치하는 영역에는 캐패시터용 컨택트 홀(12)이 형성되어 있다. 또한, 실리콘 질화막(8) 및 층간 절연막(11)의 소스/드레인 영역(6b) 상에 위치하는 영역에는, 비트선용 컨택트 홀(15a)이 형성되어 있다.
캐패시터용 컨택트 홀(12) 내에는 다결정 실리콘막으로 이루어지는 플러그 전극(13)이 충전되어 있다. 또한, 층간 절연막(11)을 덮도록 30㎚정도의 두께를 갖는 TEOS 산화막(14)이 형성되어 있다. TEOS 산화막(14)의, 플러그 전극(13) 상에 위치하는 영역과 비트선용 컨택트 홀(15a) 상에 위치하는 영역에는, 각각 개구부가 형성되어 있다. 비트선용 컨택트 홀(15a) 내에서 소스/드레인 영역(6b)에 전기적으로 접속됨과 동시에, TEOS 산화막(14)의 상부 표면 상을 따라 연설되도록 비트선(16a)이 형성되어 있다. 비트선(16a)의 상부 표면 상에는 100∼200Å정도의 두께를 갖는 TEOS 산화막(17a)이 형성되어 있다. TEOS 산화막(17a)의 측면과 비트선(16a)의 측면에 접촉하도록 TEOS 산화막으로 이루어지는 측벽 산화막(20a)이 형성되어 있다.
플러그 전극(13)의 상면에 전기적으로 접속함과 동시에, 측벽 산화막(20a) 및 TEOS 산화막(17a)의 상부 표면 상을 따라 연설되도록, 다결정 실리콘막으로 이루어지는 캐패시터 하부 전극(24a)이 형성되어 있다. 캐패시터 하부 전극(24a)은 그 양측 단부에서 수직 방향으로 연설되는 통형 구조를 갖도록 형성되어 있다. 또한, 인접하는 캐패시터 하부 전극(24a)간에는 실리콘 질화막(21)이 형성되어 있다. 캐패시터 하부 전극(24a)을 덮도록 캐패시터 유전체막(26)이 형성되어 있다. 또한, 캐패시터 유전체막(26)과 실리콘 질화막(21)을 덮도록 다결정 실리콘막으로 이루어지는 캐패시터 상부 전극(27a)이 형성되어 있다. 또한, 캐패시터 상부 전극(27a)을 덮도록 TEOS 산화막 또는 BPSG 산화막 등으로 이루어지는 층간 절연막(28)이 형성되어 있다. 층간 절연막(28)의 상부 표면 상에는, 소정의 간격을 이격하여 메탈 배선(30)이 형성되어 있다.
한편, 주변 회로부에서는, 실리콘 기판(1)의 주표면에 소정의 간격을 이격하여 소스 드레인 영역(6d, 6e)이 형성되어 있다. 소스/드레인 영역(6d, 6e)간에 위치하는 채널 영역 상에는 게이트 산화막(3)을 통해 게이트 전극(4e)이 형성되어 있다. 게이트 전극(4e)으로부터 소스/드레인 영역(6d)을 이격한 영역 상에는 게이트 산화막(3)을 통해 게이트 전극(4d)이 형성되어 있다. 게이트 전극(4d, 4e)의 상부 표면 상에는, TEOS 산화막(5)이 형성되어 있다. 또한, 게이트 전극(4d, 4e)의 측면과, TEOS 산화막(5)의 측면에 접촉하도록 10∼20㎚정도의 두께를 갖는 TEOS 산화막(7)이 형성되어 있다. 또한, TEOS 산화막(7)의 측부에는, 실리콘 질화막으로 이루어지는 측벽 절연막(9)이 형성되어 있다. 이 측벽 산화막(9)은, LDD(Lightly Doped Drain) 구조를 갖는 소스/드레인 영역(6d, 6e)을 형성하기 위해 이용한다.
TEOS 산화막(5) 상에는 실리콘 질화막으로 이루어지는 절연막(10)이 형성되어 있다. 또, 절연막(10)은, TEOS 산화막에 의해 형성해도 좋다. 또한, 전면을 덮도록 층간 절연막(11)이 형성되어 있다. 층간 절연막(11) 상에는 TEOS 산화막(14)이 형성되어 있다. 소스/드레인 영역(6d) 및 게이트 전극(4e) 상에 위치하는, 층간 절연막(11) 및 TEOS 산화막(14)에는, 각각 컨택트 홀이 형성되어 있다. 이들 컨택트 홀을 통해 소스/드레인 영역(6d) 및 게이트 전극(4e)에 전기적으로 접속하도록 배선층(16b)이 형성되어 있다. 또, 배선층(16b)은 소스/드레인 영역(6d) 또는 게이트 전극(4e)의 한쪽에만 접속하고 있어도 좋다. 배선층(16b)의 상부 표면을 덮도록 TEOS 산화막(17b)이 형성되어 있다. 배선층(16b)의 측면과 TEOS 산화막(17b)의 측면에 접촉하도록, TEOS 산화막으로 이루어지는 측벽 산화막(20b)이 형성되어 있다.
또한, 측벽 산화막(20b) 및 TEOS 산화막(17b)을 덮도록 층간 절연막(28)이 형성되어 있다. 층간 절연막(28) 및 TEOS 산화막(17b)의, 배선층(16b)의 측단부 상에 위치하는 영역에는, 컨택트 홀이 형성되어 있다. 그 컨택트 홀을 통해 배선층(16b)에 전기적으로 접속함과 동시에, 층간 절연막(28)의 상부 표면 상을 따라 연설되도록 메탈 배선(29)이 형성되어 있다.
또, 메모리 셀부에서의 게이트 전극(4a∼4c)과, 주변 회로부의 게이트 전극(4d, 4e)은, 동일한 층을 패터닝함으로써 형성된다. 또한, 메모리 셀부의 비트선(16a)과 주변 회로부의 배선층(16b)은 동일한 층을 패터닝함으로써 형성된다.
여기서, 제1 실시예에 따른 DRAM에서는 캐패시터 하부 전극(24a)과 소스/드레인 영역(6a)간에 플러그 전극(13)을 개재시키고 있다. 그리고 그 플러그 전극(13)은, 비트선용 컨택트 홀(15a)과 동일한 애스펙트비(깊이)를 갖는 캐패시터용 컨택트 홀(12)내를 충전하도록 형성되어 있다. 따라서, 후술할 제조 프로세스에서 설명하는 바와 같이, 이 제1 실시예의 구조에서는 캐패시터용 컨택트 홀(12)을 비트선용 컨택트 홀(15a)과 동일한 작은 애스펙트비로 형성할 수 있다. 이 때문에, 캐패시터용 컨택트 홀(12)을, 실리콘 질화막(8)을 에칭 스토퍼로서 이용한 자기 정합적 개구법에 따라 형성할 수 있다. 그 결과, 도 44∼도 46을 이용해서 설명한 종래의 지름 축소 프로세스를 이용하여 캐패시터용 컨택트 홀(161)을 형성하는 경우에 비해, 제조 프로세스를 보다 간략화할 수 있다. 또한, 실리콘 질화막(8)을 이용한 자기 정합적 개구법을 이용하면, 메모리 셀 사이즈가 축소화된 경우에도, 용이하게 캐패시터용 컨택트 홀(12)을 형성할 수 있다.
또한, 이 제1 실시예의 구조에서는, 소스/드레인 영역(6a)에 접속되는 플러그 전극(13)의 저면의 평면적 보다도, 캐패시터 하부 전극(24a)에 접속되는 플러그 전극(13)의 상면의 평면적이 커지도록 형성되어 있다. 이 때문에, 플러그 전극(13)의 상면에 접속하도록 캐패시터 하부 전극(24a)을 형성할 때에, 중첩 편차의 여유를 크게 취할 수 있고, 그 결과 캐패시터 하부 전극(24a)의 형성 프로세스가 용이해진다는 효과를 발휘한다.
또한, 이 제1 실시예에 따른 구조에서는, 캐패시터 하부 전극(24a)이 측벽 산화막(20a) 및 TEOS 산화막(17a)을 통해, 비트선(16a)의 측면과 상부 표면을 덮도록 형성되어 있다. 도 1에 도시한 메모리 셀부 전체의 평면 레이아웃도가 도 2 및 도 3에 도시되어 있다. 도 2는 1/4 피치인 경우의 레이아웃도이고, 도 3은 1/2 피치인 경우의 레이아웃도이다. 도 1∼도 3을 참조하면, 이 제1 실시예의 구조에서는, 비트선(16a)의 측부와 그것에 인접하는 비트선(16a)의 측부간에 캐패시터 하부 전극(24a)이 개재되어 있다. 그 때문에, 인접하는 비트선(16a)의 측부간을 캐패시터 하부 전극(24a)이 차단하는 구조가 되고, 캐패시터 하부 전극(24a)에 실드 효과를 갖게 할 수 있다. 이에 따라, 인접하는 비트선(16a)간의 비트 배선 용량을 저감할 수 있다. 또한, 캐패시터 하부 전극(24a)은 비트선(16a)의 상부 표면 상에도 형성되어 있으므로, 인접하는 비트선(16a)의 상부 표면간의 비트 배선 용량도 저감할 수 있다. 이와 같이, 비트선(16a)간의 비트 배선 용량을 저감할 수 있으므로, 데이타의 기록 및 판독 동작이 느려지는 것을 유효하게 방지할 수 있다.
도 4∼도 20은, 도 1에 도시한 DRAM의 제조 프로세스를 설명하기 위한 단면 구조도이다. 도 4∼도 20을 참조하여, 이하에 제1 실시예에 따른 DRAM의 제조 프로세스에 대해 설명한다.
우선, 도 4에 도시된 바와 같이, 실리콘 기판(1)의 메모리 셀부의 주 표면의 소정 영역에 분리 영역(2)을 형성한다. 이 분리 영역(2)은 트렌치 홈에 산화막을 매립하는 트렌치 분리 영역이라도 좋고, LOCOS 산화막을 이용한 분리 영역이라도 좋다. 또한, 실리콘 기판(1)의 주표면 상에, 소정의 간격을 이격하여 게이트 산화막(3)을 형성함과 동시에, 그 게이트 산화막(3) 상에 각각 게이트 전극(4a∼4e)을 형성한다. 게이트 전극(4a∼4e)은 다결정 실리콘막과 그 다결정 실리콘막 상에 형성한 텅스텐 실리사이드막의 2층 구조를 갖도록 구성해도 좋다. 게이트 전극(4a∼4c)을 마스크로서, 실리콘 기판(1)에 불순물을 이온 주입함으로써, 소스/드레인 영역(6a∼6e)을 형성한다.
또한, 게이트 전극(4a∼4e)의 상부 표면 상에 TEOS 산화막(5)을 형성한다. 또한, 전면을 덮도록 10∼20㎚정도의 두께를 갖는 TEOS 산화막(7)을 형성한 후, 그 TEOS 산화막(7) 상에 30∼50㎚정도의 두께를 갖는 실리콘 질화막(8)을 형성한다. 이 후, 주변 회로부에 위치하는 실리콘 질화막(8)을 이방성 에칭함으로써, 도 5에 도시된 바와 같은, 실리콘 질화막으로 이루어지는 측벽(9)을 형성한다. 그리고 이 측벽(9)을 마스크로서 주변 회로부의 실리콘 기판(1) 표면에 불순물을 이온 주입함으로써, LDD 구조를 갖는 소스/드레인 영역(6d, 6e)을 형성한다.
또한, 주변 회로부의 TEOS 산화막(5)의 상부 표면 상에 실리콘 질화막으로 이루어지는 절연막을 5∼10㎚정도의 막 두께로 형성한다. 또, 이 절연막(10)은 TEOS 산화막에 의해 형성해도 좋다.
이 후, 도 6에 도시된 바와 같이 BPSG 산화막 또는 PSG 산화막으로 이루어지는 층간 절연막(11)을 형성한 후, 소스/드레인 영역(6a) 상에 위치하는 층간 절연막(11)의 영역에 캐패시터용 컨택트 홀(12)을 형성한다. 이 캐패시터용 컨택트 홀(12)은 우선 실리콘 질화막(8)을 에칭 스토퍼층으로서, 예를 들면, CHF3/CF4의 에천트를 이용하여 선택비 10∼20이상으로 층간 절연막(11)을 에칭함으로써 형성한다. 이에 따라, 자기 정합적으로 캐패시터용 컨택트 홀(12)이 형성된다. 또한, 캐패시터용 컨택트 홀(12) 내에 위치하는 실리콘 질화막(8)을 층간 절연막(11)에 대해 선택적으로 에칭할 수 있는 조건으로 이방성 에칭한다. 이 이방성 에칭은, 예를 들면 F계 가스를 에천트로서 선택비 10정도로 행한다. 또한, 소스/드레인 영역(6a) 상의 TEOS 산화막(7)을 희불산(the diluted hydrofluoric acid) 등을 이용하여 제거한다. 이 희불산은 예를 들면 1/50 희석 HF를 이용한다. 이에 따라, 도 7에 도시된 바와 같은, 층간 절연막(11)의 상면으로부터 소스/드레인 영역(6a)에 이르는 캐패시터용 컨택트 홀(12)이 완성된다.
이 후, 그 캐패시터용 컨택트 홀(12) 내를 매립함과 동시에 층간 절연막(11)의 상부 표면 상을 따라 연설되는 다결정 실리콘막(도시하지 않음)을 형성한 후, 그 다결정 실리콘막을 드라이 에칭함으로써, 플러그 전극(13)을 형성한다. 이 플러그 전극(13)은, 캐패시터용 컨택트 홀(12) 내를 충전하도록 형성한다.
다음에, 도 8에 도시된 바와 같이, 플러그 전극(13)의 상면 위와 층간 절연막(11)의 상면 위에 30㎚정도의 두께를 갖는 TEOS 산화막(14)을 형성한다.
다음에, 도 9에 도시된 바와 같이, 실리콘 질화막(8) 및 절연막(10)을 에칭 스토퍼층으로서 층간 절연막(11) 및 TEOS 산화막(14)을 에칭함으로써, 비트선용 컨택트 홀(15a)과, 배선용 컨택트 홀(15b, 15c)을 자기 정합적으로 형성한다. 이 비트선용 컨택트(15a)의 자기 정합적 개구법으로 이용하는 에칭은, 예를 들면 CHF3/CF4의 에천트를 이용해서 선택비 10∼20이상으로 행한다.
이 후, 비트선용 컨택트 홀(15a) 내에 위치하는 실리콘 질화막(8)과, 배선용 컨택트 홀(15b, 15c) 내에 위치하는 절연막(10)을 층간 절연막(11)에 대해 실리콘 질화막(8) 및 절연막(10)을 선택적으로 에칭할 수 있는 조건으로 이방성 에칭한다. 이에 따라, 도 10에 도시된 바와 같은, 비트선용 컨택트 홀(15a)과, 배선용 컨택트 홀(15b, 15c)이 완성된다.
그 후, 50∼100㎚정도의 두께를 갖는 다결정 실리콘막과, 50∼100㎚정도의 두께를 갖는 티탄 실리사이드막으로 이루어지는 도전층(도시하지 않음), 및 그 위에 100∼200㎚정도의 두께를 갖는 TEOS 산화막(도시하지 않음)을 형성한 후, 그 TEOS 산화막 및 도전층을 패터닝한다. 이에 따라, 도 10에 도시된 바와 같은, 비트선(16a) 및 그 위의 TEOS 산화막(17a)과, 배선층(16b) 및 그 위의 TEOS 산화막(17b)이 형성된다.
다음에, 도 11에 도시된 바와 같이, 전면을 덮도록 TEOS 산화막(19)을 50∼100㎚정도의 두께로 형성한 후, 그 TEOS 산화막(19)을 드라이 에칭함으로써, 도 12에 도시된 바와 같은, TEOS 산화막으로 이루어지는 측벽 산화막(20a, 20b)을 형성한다.
이 후, 도 13에 도시된 바와 같이, 50㎚정도의 두께로 실리콘 질화막(21)을 형성한다. 이 후, 도 14에 도시된 바와 같이, 실리콘 질화막(21) 위에 BPSG 산화막 또는 TEOS 산화막으로 이루어지는 절연막(22)을 형성한 후, 실리콘 질화막(21)을 에칭 스토퍼층으로 하는 자기 정합적 컨택트 개구법에 따라, 캐패시터 홀(23)을 형성한다. 캐패시터 홀(23)의 형성은, 예를 들면 CHF3/CF4를 에천트로서 선택비를 10∼20이상으로 설정한 에칭을 이용해서 행한다.
그 캐패시터 홀(23) 내에 위치하는 실리콘 질화막(21)을 절연막(22)에 대해 선택적으로 에칭할 수 있는 등방성 에칭에 의해 제거한다. 이 등방성 에칭은, 예를 들면 열 인산을 이용하여 선택비가 50정도로 행한다. 이에 따라, 도 15에 도시된 바와 같은 구조를 얻을 수 있다. 또한, 플러그 전극(13)의 상면을 1/100희석 HF 등의 희불산을 이용하여 클리닝한다.
이 후, 도 16에 도시된 바와 같이, 다결정 실리콘막(24)을 100㎚정도의 막 두께로 형성한 후, 포토레지스트(25)를 캐패시터 홀(23)내에 매립한다. 그리고, 층간 절연막(22) 상에 위치하는 다결정 실리콘막(24)을 드라이 에칭에 의해 제거함으로써, 도 17에 도시된 바와 같은 통형의 캐패시터 하부 전극(24a)의 형상을 얻을 수 있다. 이 후, 층간 절연막(22)을 등방성 에칭에 의해 제거함으로써 도 18에 도시된 바와 같은 구조를 얻을 수 있다. 이 층간 절연막(22)의 에칭은, 예를 들면 10:1의 희석 HF에 의해 행한다.
다음에, 전면을 덮도록 캐패시터 유전체막(26) 및 다결정 실리콘막(27)을 형성한다. 캐패시터 유전체막(26)으로는, 예를 들면 실리콘 산화 질화막을 이용해도 좋고, Ta2O5막 등의 고유전체막을 이용해도 좋다. 도 19에 도시한 상태로부터, 패터닝을 행함에 따라, 도 20에 도시된 바와 같은 다결정 실리콘막으로 이루어지는 캐패시터 상부 전극(27a)을 형성할 수 있다.
이 후, 도 1에 도시된 바와 같이 전면에 TEOS 산화막 또는 BPSG 산화막 등으로 이루어지는 층간 절연막(28)을 형성한 후, 그 층간 절연막(28)의 메모리 셀부의 상부 표면 상에 메탈 배선(30)을 소정의 간격을 이격하여 형성한다. 또한, 주변 회로부에 위치하는 층간 절연막(28) 및 TEOS 산화막(17b)에 컨택트 홀을 형성한 후, 그 컨택트 홀 내에서 배선층(16b)에 전기적으로 접속됨과 동시에 층간 절연막(28)의 상부 표면 위를 따라 연설되는 메탈 배선층(29)을 형성한다. 이와 같이 함으로써, 도 1에 도시한 제1 실시예에 따른 DRAM이 완성된다.
(제2 실시예)
도 21은 본 발명의 제2 실시예에 따른 DRAM을 도시한 단면도이다. 도 21을 참조하면,이 제2 실시예에 따른 DRAM에서는 플러그 전극(13) 및 비트선(16a)에 대해서는 제1 실시예에 따른 구조와 동일한 구조를 갖고 있다. 그러나, 이 제2 실시예에서는, 캐패시터 구조가 제1 실시예에 따른 구조와는 다르다.
구체적으로는, 이 제2 실시예의 구조에서는 플러그 전극(13)의 상부 표면에 직접 캐패시터 하부 전극부(43b)가 접속되어 있는 것은 아니고, 캐패시터 하부 전극부(43b)와 플러그 전극(13)간에 캐패시터 컨택트부(43a)가 개재되어 있다. 캐패시터 컨택트부(43a)와 캐패시터 하부 전극(43b)은 일체적으로 형성되어 있다.
또한, 실리콘 질화막(21a)은 층간 절연막(11)의 상부 표면 위와, TEOS 산화막(17a)의 상부 표면 위에 형성되어 있다. 또한, 실리콘 질화막(21a) 위에는 TEOS 산화막과, BPSG 산화막 또는 PSG 산화막의 적층막으로 이루어지는 층간 절연막(42)이 형성되어 있다. 층간 절연막(42)과, 실리콘 질화막(21a)과, 측벽 산화막(20a)과, TEOS 산화막(14)에 의해, 제2 캐패시터용 컨택트 홀(41)이 형성되어 있다. 또한, 제2 캐패시터용 컨택트 홀(41)의, 비트선(16a)의 측단부 상에 위치하는 영역에는 오목부(41a)가 형성되어 있다. 그 제2 캐패시터용 컨택트 홀(41) 및 그 오목부(41a)를 충전하도록 캐패시터 컨택트부(43a)가 형성되어 있다.
그리고 그 캐패시터 컨택트부(43a)의 상부와 일체적으로, 층간 절연막(42)의 상부 표면 상을 따라 연설되는 캐패시터 하부 전극부(43b)가 형성되어 있다. 또한 캐패시터 하부 전극부(43b)의 양측 단부에 접촉하도록, 상측을 향해 연설되는 다결정 실리콘막으로 이루어지는 측벽(46)이 형성되어 있다. 캐패시터 하부 전극부(43b)와 측벽(46)에 의해 캐패시터 하부 전극이 구성된다. 캐패시터 하부 전극부(43b) 및 측벽(46)을 덮도록 캐패시터 유전체막(46)이 형성되어 있고, 그 캐패시터 유전체막(46)을 덮도록 다결정 실리콘막으로 이루어지는 캐패시터 상부 전극(48)이 형성되어 있다.
또한, 주변 회로부에서는 TEOS 산화막(17b)과 측벽 산화막(20b)을 덮도록 층간 절연막(42)이 형성되어 있고, 그 층간 절연막(42) 상에 층간 절연막(28)이 형성되어 있다. 층간 절연막(28, 42) 및 TEOS 산화막(17b)의 소정 영역에는 컨택트 홀이 설치되어 있고, 그 컨택트 홀을 통해 배선층(16b)에 전기적으로 접속하도록 메탈 배선(29)이 형성되어 있다.
여기서, 이 제2 실시예에서는, 상술한 제1 실시예와 마찬가지로 비트선용 컨택트 홀(15a)과 동일한 애스펙트비로 제1 캐패시터용 컨택트 홀(12)을 형성할 수 있으므로, 그 제1 캐패시터용 컨택트 홀(12)이 형성될 때에 실리콘 질화막(8)을 이용한 자기 정합적 컨택트 개구법을 이용할 수 있다. 또한, 캐패시터용 컨택트 홀을 제1 캐패시터용 컨택트 홀(12)과 그 상측의 제2 캐패시터용 컨택트 홀(41)의 2단계로 나눔으로써, 제2 캐패시터용 컨택트 홀(41)의 애스펙트비를 작게 할 수 있다. 이에 따라, 제2 캐패시터용 컨택트 홀(41)도, 실리콘 질화막(21a)을 에칭 스토퍼층으로 한 자기 정합적 개구법에 의해 형성할 수 있다.
이와 같이, 이 제2 실시예에서는 제1 캐패시터용 컨택트 홀(12)과 제2 캐패시터용 컨택트 홀(41)의 양방을 실리콘 질화막(8, 21a)을 이용한 자기 정합적 개구법에 의해 형성할 수 있으므로, 종래의 지름 축소 프로세스에 의해 캐패시터용 컨택트 홀을 형성하는 경우에 비해, 제조 방법을 간소화할 수 있다. 또한, 메모리 셀 사이즈가 축소화되었다고 해도 용이하게 제1 캐패시터용 컨택트 홀(12) 및 제2 캐패시터용 컨택트 홀(41)을 형성할 수 있다.
또한, 이 제2 실시예의 구조에서는 캐패시터 컨택트부(43a)가 측벽 산화막(20a) 및 TEOS 산화막(17a)을 통해 비트선(16a)의 측면 및 상면을 덮도록 형성되어 있으므로, 인접하는 비트선(16a)간의 비트 배선 용량을 저감할 수 있다. 이에 따라, 메모리 셀로부터의 데이타 판독 및 메모리 셀로의 데이타의 기록 속도의 저하를 방지할 수 있고, 액세스 속도를 향상시킬 수 있다.
또한, 이 제2 실시예의 구조에서는, 상기한 제1 실시예와 마찬가지로, 소스/드레인 영역(6a)에 접속되는 플러그 전극(13)의 저면의 평면적 보다도, 캐패시터 하부 전극(24a)에 접속되는 플러그 전극(13)의 상면의 평면적이 커지도록 형성되어 있다. 이 때문에, 플러그 전극(13)의 상면에 접속하도록 캐패시터 하부 전극(24a)을 형성할 때에, 중첩 편차의 여유를 크게 취할 수 있고, 그 결과 캐패시터 하부 전극(24a)의 형성 프로세스가 용이해진다고 하는 효과를 발휘한다.
도 22∼도 30은, 도 21에 도시한 제2 실시예에 따른 DRAM의 제조 프로세스를 설명하기 위한 단면도이다. 이하에, 도 22∼도 30을 이용해서 제2 실시예에 따른 제조 프로세스에 대해 설명한다.
우선, 도 4∼도 13에 도시한 제1 실시예에 따른 제조 프로세스와 동일한 프로세스를 이용해서, 실리콘 질화막(21)까지 형성한다. 이 후, 주변 회로부에 위치하는 실리콘 질화막(21)을 제거함으로써, 도 22에 도시된 바와 같은 형상을 얻을 수 있다.
다음에, 도 23에 도시된 바와 같이, BPSG 산화막 또는 PSG 산화막과, 그 위의 TEOS 산화막의 적층막으로 이루어지는 층간 절연막(42)을 형성한다. 그 경우의 TEOS 산화막은 10∼20㎚정도의 두께로 형성한다. 그 후, 층간 절연막(42)의 플러그 전극(13)의 상측에 위치하는 영역을, 하층의 실리콘 질화막(21)을 에칭 스토퍼층으로서 에칭한다. 이 경우의 에칭은 CHF3/CF4를 에천트로서, 선택비를 10∼20이상으로 하여 행한다. 이에 따라, 캐패시터용 컨택트 홀(41)이 자기 정합적으로 형성된다.
이 후, 실리콘 질화막(21)을 층간 절연막(42)에 대해 선택적으로 에칭하는 것이 가능한 등방성 에칭을 이용해서 실리콘 질화막(21)을 에칭한다. 이 등방성 에칭은, 예를 들면 열 인산을 이용해서 선택비 50정도로 행한다. 이러한 등방성 에칭에 의해 형성되는 실리콘 질화막(21a)은 도 24에 도시된 바와 같이 층간 절연막(421)에 대해 크게 후퇴한 형상이 된다. 즉, 비트선(16a)의 측단부 상측에 오목부(41a)가 형성된 형상이 된다. 이 후, 플러그 전극(13)의 상면을 희불산 등으로 클리닝한다. 이 클리닝은, 예를 들면 1/100 희석 HF를 이용해서 행한다.
이 후, 도 25에 도시된 바와 같이 다결정 실리콘막(43)을 형성한다. 이 다결정 실리콘막(43)은 제2 캐패시터용 컨택트 홀(41) 및 그 오목부(41a)를 매립함과 동시에, 층간 절연막(42)의 상부 표면 상으로 연설되도록 형성한다. 그 후, 다결정 실리콘막(43) 위에 50∼100㎚정도의 두께를 갖는 BPSG 산화막(도시하지 않음)을 형성한 후, 그 BSPG 산화막과 다결정 실리콘막(43)을 패터닝함으로써 도 26에 도시된 바와 같은 캐패시터 컨택트부(43a)와, 캐패시터 하부 전극부(43b)와, 그 캐패시터 하부 전극부(43b) 상의 BPSG 산화막(44)을 얻을 수 있다.
이 후, 층간 절연막(42) 및 BPSG 산화막(44)을 덮도록, 50∼100㎚정도의 두께를 갖는 다결정 실리콘막(45)을 형성한다. 그 다결정 실리콘막(45)을 이방성 에칭함으로써, 도 27에 도시된 바와 같은, 캐패시터 하부 전극을 구성하는, 다결정 실리콘막으로 이루어지는 측벽(46)이 형성된다. 이 측벽(46)과, 캐패시터 하부 전극부(43b)에 의해, 통형의 캐패시터 하부 전극이 구성된다. 이 후, BPSG 산화막(44)을 기상 HF를 이용해서, 하층의 층간 절연막(42)과 캐패시터 하부 전극(46, 43b)에 대해 고선택비의 에칭(선택비 1000정도)을 행한다. 이에 따라, BPSG 산화막(44)을 제거하고, 도 28에 도시된 구조를 얻을 수 있다.
다음에, 도 29에 도시된 바와 같이 캐패시터 하부 전극부(43b) 및 측벽(46)을 덮도록 캐패시터 유전체막(47)을 형성한 후, 그 캐패시터 유전체막(47)을 덮도록 다결정 실리콘막으로 이루어지는 캐패시터 상부 전극(48)을 형성한다. 캐패시터 유전체막으로는 실리콘 산화 질화막 등의 유전체막이나, Ta2O5막등의 고유전체막을 이용한다. 이 후, 캐패시터 상부 전극(48)과 캐패시터 유전체막(47)을 패터닝함으로써, 도 30에 도시된 바와 같은 형상의 캐패시터 상부 전극(48)을 얻을 수 있다.
이 후, 도 21에 도시된 바와 같이, 캐패시터 상부 전극(48)을 덮도록 층간 절연막(28)을 형성한 후, 그 층간 절연막(28)의 상부 표면 상의 메모리 셀부에 메탈 배선(30)을 소정의 간격을 두고 형성한다. 또한, 주변 회로부의 층간 절연막(28, 42) 및 TEOS 산화막(17b)에 컨택트 홀을 형성한 후, 그 컨택트 홀을 통해 배선층(16b)에 전기적으로 접속하도록 메탈 배선(29)을 형성한다. 이와 같이 함으로써, 제2 실시예에 따른 DRAM이 형성된다.
(제3 실시예)
도 31은, 본 발명의 제3 실시예에 따른 DRAM을 도시한 단면도이다. 도 31를 참조하면, 이 제3 실시예에서는 캐패시터 하부 전극(54a)을, 상술한 제1 실시예 및 제2 실시예의 통형 구조가 아니고, 단순 스택형의 구조로 구성하고 있다. 또한, 캐패시터 하부 전극(54a)의 표면을 요철을 갖도록 조면화(粗面化)하고 있다. 이에 따라, 캐패시터 하부 전극(54a)의 표면적이 증가하여, 그 결과 캐패시터 용량을 증가시킬 수 있다. 또, 캐패시터 하부 전극(54a) 상에는 캐패시터 유전체막(56)을 통해 캐패시터 상부 전극(57a)이 형성되어 있다.
표면에 요철을 갖는 캐패시터 하부 전극(54a)은 이하의 방법에 따라 형성한다. 즉, 고진공(∼10-6Torr)하에서 디실란(disilane)(Si2H6)이나 실란(silane)(SiH4) 가스를 흐르게 함으로써, 다결정 실리콘막 상에 선택적으로 다결정 실리콘 입자를 선택 성장시킨다. 이에 따라, 도 31에 도시된 바와 같은 요철 형상을 갖는 캐패시터 하부 전극(54a)을 형성하는 것이 가능해진다.
또, 이 제3 실시예의 구조(1)에서도, 상술한 제1 실시예와 마찬가지로 플러그 전극(13)을 통해 캐패시터 하부 전극(54a)이 소스/드레인 영역(6a)에 전기적으로 접속되는 구조를 갖고 있다. 이 때문에, 제1 실시예와 마찬가지로 캐패시터용 컨택트 홀(12)을 비트선용 컨택트 홀(15a)과 동일한 애스펙트비로 형성할 수 있고, 그 결과 실리콘 질화막(8)을 에칭 스토퍼층으로 하는 자기 정합적 개구법에 따라, 캐패시터용 컨택트 홀(12)을 형성할 수 있다. 이에 따라, 캐패시터용 컨택트 홀을 지름 축소 프로세스에 의해 형성하는 경우에 비해 제조 프로세스를 간략화할 수 있다. 또한, 캐패시터 하부 전극(54a)이 비트선(16a)의 측부 및 상부를, 측벽 산화막(20a) 및 TEOS 산화막(17a)을 통해 덮도록 형성되어 있으므로, 인접하는 비트선(16a)간의 비트 배선 용량을 저감할 수 있다. 이에 따라, 동작 속도의 저하를 방지할 수 있다.
(제4 실시예)
도 32는, 본 발명의 제4 실시예에 따른 DRAM을 도시한 단면도이다. 도 32를 참조하면, 이 제4 실시예는 도 1에 도시한 제1 실시예와 기본적으로는 동일한 구조를 갖고 있다. 이 제3 실시예의 구조가 제1 실시예와 다른 것은, 제3 실시예에서는 캐패시터 하부 전극(64a)의 표면이 요철 형상을 갖고 있는 것이다. 이 요철 형상을 갖는 캐패시터 상부 전극(64a)을 덮도록 캐패시터 유전체막(66)을 통해 캐패시터 상부 전극(67a)이 형성되어 있다. 이와 같이 캐패시터 하부 전극(64a)의 표면을 조면화하여 요철 형상으로 형성함으로써, 캐패시터 용량을 증대시킬 수 있다. 캐패시터 하부 전극(64a)의 표면을 조면화하는 방법은, 상기한 제3 실시예의 방법과 동일한 방법을 이용한다.
이 제4 실시예에 따른 구조도, 기본적으로는 제1 실시예의 구조와 동일한 구조를 갖고 있으므로, 제1 실시예와 마찬가지로, 캐패시터용 컨택트 홀의 형성 프로세스를 용이하게 할 수 있음과 동시에, 판독 및 기록 동작의 속도가 저하하는 것을 방지할 수 있다.
(제5 실시예)
도 33은 본 발명의 제5 실시예에 따른 DRAM을 도시한 단면도이다. 도 33을 참조하면, 이 제5 실시예에서는, 도 21에 도시한 제2 실시예의 캐패시터 부분의 구조의 변형예이다. 구체적으로는, 이 제5 실시예에서는, 캐패시터 컨택트부(76a)의 상측에 위치하는 캐패시터 하부 전극부(76b)가, 통형 구조가 아니라 단순 스택형의 구조를 갖고 있다. 그리고 그 캐패시터 하부 전극부(76b)의 표면은 요철 형상으로 형성되어 있다. 그 캐패시터 하부 전극부(76b)를 덮도록 캐패시터 유전체막(77)을 통해 캐패시터 상부 전극(78)이 형성되어 있다. 이와 같이 캐패시터 하부 전극부(76b)의 표면을 요철 형상으로 형성함으로써, 캐패시터 용량을 증대시킬 수 있다.
또한, 이 제5 실시예에서는, 상술한 제2 실시예와 마찬가지로, 캐패시터 컨택트부(76a)가 비트선(16a)의 측면 및 상면을 덮도록 형성되어 있으므로, 비트선(16a)간의 비트 배선 용량을 저감할 수 있고, 그 결과 데이타의 판독 및 기록 동작 속도를 향상시킬 수 있다. 또한, 플러그 전극을 설치함으로써, 제1 캐패시터용 컨택트 홀(12)과 제2 캐패시터용 컨택트 홀(41)을 애스펙트비가 작아지도록 할 수 있다. 이에 따라, 제1 캐패시터용 컨택트 홀(12)과 제2 캐패시터용 컨택트 홀(41)을 질화막(8, 21a)을 각각 이용한 자기 정합적 개구법에 의해 형성할 수 있다. 이에 따라, 지름 축소 프로세스에 의해 캐패시터용 컨택트 홀을 형성하는 경우에 비해 제조 프로세스를 간략화할 수 있다.
(제6 실시예)
도 34는, 본 발명의 제6 실시예에 따른 DRAM을 도시한 단면도이다. 도 34를 참조하면, 이 제6 실시예에서는 도 21에 도시한 제2 실시예와 거의 동일한 구조를 갖고 있다. 단, 이 제6 실시예에서는 캐패시터 컨택트부(85a)와 일체적으로 형성된 캐패시터 하부 전극부(85b)의 표면과, 다결정 실리콘막으로 이루어지는 측벽(86)의 표면이 요철 형상을 갖도록 형성되어 있다. 그리고, 그 캐패시터 하부 전극부(85b) 및 측벽(86)을 덮도록 캐패시터 유전체막(87)을 통해 캐패시터 상부 전극(88)이 형성되어 있다. 이와 같이 캐패시터 하부 전극을 구성하는 캐패시터 하부 전극부(85b) 및 측벽(86)의 표면을 요철 형상으로 형성함으로써, 캐패시터 용량을 증대시킬 수 있다.
또한, 이 제6 실시예에서는 제2 실시예의 구조와 마찬가지로 제1 캐패시터용 컨택트 홀(12) 및 제2 캐패시터용 컨택트 홀(41)을 모두 실리콘 질화막(8, 21a)을 이용한 자기 정합적 개구법에 의해 형성할 수 있다. 이에 따라, 제조 프로세스를 간략화할 수 있다. 또한, 인접하는 비트선(16a) 사이의 배선 용량도 저감할 수 있고, 이에 따라 동작 속도를 향상시킬 수 있다.
이상과 같이, 청구 범위 제1항 및 제2항에 기재한 반도체 장치에 따르면, 제조 프로세스를 간략화할 수 있음과 동시에 비트 배선 용량을 저감할 수 있다. 또한, 청구 범위 제3항 및 제4항에 기재한 반도체 장치의 제조 방법에서는, 캐패시터용 컨택트 홀을 실리콘 질화막을 이용한 자기 정합적 개구법에 의해 용이하게 형성할 수 있음과 동시에, 비트 배선 용량을 저감할 수 있는 반도체 장치를 용이하게 제조할 수 있다.

Claims (4)

  1. 반도체 영역의 주표면에 채널 영역을 사이에 끼고 간격을 두고 형성된 1쌍의 제1 및 제2 소스/드레인 영역,
    상기 채널 영역 위에 형성된 게이트 전극,
    상기 게이트 전극 위에 형성된 절연막으로 이루어지는 제1 에칭 스토퍼층,
    상기 제1 에칭 스토퍼층 위에 형성된 제1 층간 절연막,
    상기 제1 층간 절연막 및 상기 제1 에칭 스토퍼층의 상기 제1 소스/드레인 영역 위에 위치하는 영역에 형성된 비트선용 개구,
    상기 제1 층간 절연막 및 상기 제1 에칭 스토퍼층의 상기 제2 소스/드레인 영역 위에 위치하는 영역에 형성된 제1 캐패시터용 개구,
    상기 비트선용 개구를 통해 상기 제1 소스/드레인 영역에 접속된 비트선,
    상기 제1 캐패시터용 개구를 통해 상기 제2 소스/드레인 영역에 접속됨과 동시에, 상기 제1 캐패시터용 개구를 충전하도록 형성되고, 저면의 평면적 보다도 상면의 평면적이 큰 플러그 전극, 및
    상기 플러그 전극의 상면에 전기적으로 접속되고, 제1 절연막을 통해 상기 비트선의 상면 및 측면을 덮도록 형성된 캐패시터 하부 전극
    을 구비한 반도체 장치.
  2. 반도체 영역의 주표면에 채널 영역을 사이에 끼고 간격을 두고 형성된 1쌍의 제1 및 제2 소스/드레인 영역,
    상기 채널 영역 위에 형성된 게이트 전극,
    상기 게이트 전극 위에 형성된 절연막으로 이루어지는 제1 에칭 스토퍼층,
    상기 제1 에칭 스토퍼층 위에 형성된 제1 층간 절연막,
    상기 제1 층간 절연막 및 상기 제1 에칭 스토퍼층의 상기 제1 소스/드레인 영역 위에 위치하는 영역에 형성된 비트선용 개구,
    상기 제1 층간 절연막 및 상기 제1 에칭 스토퍼층의 상기 제2 소스/드레인 영역 위에 위치하는 영역에 형성된 제1 캐패시터용 개구,
    상기 비트선용 개구를 통해 상기 제1 소스/드레인 영역에 접속된 비트선,
    상기 제1 캐패시터용 개구를 통해 상기 제2 소스/드레인 영역에 접속됨과 동시에, 상기 제1 캐패시터용 개구를 충전하도록 형성되고, 저면의 평면적 보다도 상면의 평면적이 큰 플러그 전극, 및
    상기 플러그 전극의 상면에 전기적으로 접속된 수직 방향으로 연설되는 캐패시터 컨택트부와 상기 캐패시터 컨택트부의 상부와 일체적으로 형성된 수평 방향으로 연설되는 캐패시터 하부 전극을 갖는 도전층
    을 구비하고,
    상기 도전층의 캐패시터 컨택트부는 제1 절연막을 통해 상기 비트선의 상면 및 측면을 덮도록 형성되어 있는 반도체 장치.
  3. 반도체 영역의 주표면에 1쌍의 제1 및 제2 소스/드레인 영역과 게이트 전극을 형성하는 공정,
    상기 게이트 전극을 덮도록 제1 실리콘 질화막을 형성하는 공정,
    상기 제1 실리콘 질화막 위에 실리콘 산화막으로 이루어지는 제1 층간 절연막을 형성하는 공정,
    상기 제1 실리콘 질화막을 에칭 스토퍼층으로 하여, 상기 제1 층간 절연막의 상기 제1 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제1 개구를 형성하는 공정,
    상기 제1 개구내의 상기 제1 실리콘 질화막을 에칭함으로써, 상기 제1 층간 절연막의 상면으로부터 상기 제1 소스/드레인 영역까지 달하는 제1 캐패시터용 개구를 형성하는 공정,
    상기 제1 캐패시터용 개구를 충전함과 동시에, 상기 제1 소스/드레인 영역에 전기적으로 접속되도록 플러그 전극을 형성하는 공정,
    상기 제1 실리콘 질화막을 에칭 스토퍼층으로 하여, 상기 제1 층간 절연막의 상기 제2 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제2 개구를 형성하는 공정,
    상기 제2 개구내의 상기 제1 실리콘 질화막을 에칭함으로써, 상기 제1 층간 절연막의 상면으로부터 상기 제2 소스/드레인 영역까지 달하는 비트선용 개구를 형성하는 공정,
    상기 비트선용 개구를 통해 상기 제2 소스/드레인 영역에 전기적으로 접속됨과 동시에 상기 제1 층간 절연막 위로 연설되는 비트선을 형성하는 공정,
    상기 비트선의 상면 및 측면을 덮도록 제1 절연막을 형성하는 공정, 및
    상기 플러그 전극의 상면에 전기적으로 접속시킴과 동시에 상기 제1 절연막을 통해 상기 비트선의 상면 및 측면을 덮도록 캐패시터 하부 전극을 형성하는 공정을 구비한 반도체 장치의 제조 방법.
  4. 반도체 영역의 주표면에, 1쌍의 제1 및 제2 소스/드레인 영역과 게이트 전극을 형성하는 공정,
    상기 게이트 전극을 덮도록 제1 실리콘 질화막을 형성하는 공정,
    상기 제1 실리콘 질화막 위에 실리콘 산화막으로 이루어지는 제1 층간 절연막을 형성하는 공정,
    상기 제1 실리콘 질화막을 에칭 스토퍼층으로 하여, 상기 제1 층간 절연막의 상기 제1 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제1 개구를 형성하는 공정,
    상기 제1 개구내의 상기 제1 실리콘 질화막을 에칭함으로써, 상기 제1 층간 절연막의 상면으로부터 상기 제1 소스/드레인 영역까지 달하는 제1 캐패시터용 개구를 형성하는 공정,
    상기 제1 캐패시터용 개구를 충전함과 동시에, 상기 제1 소스/드레인 영역에 전기적으로 접속되도록 플러그 전극을 형성하는 공정,
    상기 제1 실리콘 질화막을 에칭 스토퍼층으로 하여, 상기 제1 층간 절연막의 상기 제2 소스/드레인 영역의 상측에 위치하는 영역을 에칭함으로써 제2 개구를 형성하는 공정,
    상기 제2 개구내의 상기 제1 실리콘 질화막을 에칭함으로써 상기 제1 층간 절연막의 상면으로부터 상기 제2 소스/드레인 영역까지 달하는 비트선용 개구를 형성하는 공정,
    상기 비트선용 개구를 통해 상기 제2 소스/드레인 영역에 전기적으로 접속시킴과 동시에 상기 제1 층간 절연막 위로 연설되는 비트선을 형성하는 공정,
    상기 비트선의 상면 및 측면을 덮도록 제1 절연막을 형성하는 공정,
    상기 제1 층간 절연막과 상기 제1 절연막을 덮도록 제2 실리콘 질화막을 형성하는 공정,
    상기 제2 실리콘 질화막 위에 실리콘 산화막으로 이루어지는 제2 층간 절연막을 형성하는 공정,
    상기 제2 실리콘 질화막을 에칭 스토퍼층으로 하여, 상기 제2 층간 절연막의 상기 플러그 전극의 상측에 위치하는 영역을 에칭함으로써 제3 개구를 형성하는 공정,
    상기 제3 개구 내의 상기 제2 실리콘 질화막을 에칭함으로써, 상기 제2 층간 절연막의 상면으로부터 상기 플러그 전극의 상면에까지 달하는 제2 캐패시터용 개구를 형성함과 동시에, 상기 제2 캐패시터용 개구의 상기 비트선의 상부측 단부의 상측에 위치하는 영역에 오목부를 형성하는 공정, 및
    상기 오목부 및 상기 제2 캐패시터용 개구를 충전하는 캐패시터 컨택트부와, 상기 제2 층간 절연막의 상면 위로 연설되는 캐패시터 하부 전극을 갖는 도전층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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