TWI618246B - 高壓半導體裝置及其製造方法 - Google Patents

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林庚諭
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Abstract

本揭露提供一種高壓半導體裝置。此裝置包括一半導體基底，具有一高壓井區。此裝置更包括一閘極介電結構及閘極，閘極介電結構包括位於高壓井區上的一第一介電層以及位於第一介電層上的一第二介電層。第二介電層具有U型或環型的上視輪廓而形成露出第一介電層的一開口。閘極位於第二介電層上，且經由開口延伸至露出的第一介電層上。此裝置更包括位於高壓井區內的一漂移摻雜區以及位於漂移摻雜區內的一源極/汲極摻雜區。本揭露亦揭示上述高壓半導體裝置之製造方法。

Description

高壓半導體裝置及其製造方法
本揭露係關於一種半導體技術，且特別是關於一種具有不均勻厚度的閘極介電結構的高壓半導體裝置。
高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如雙擴散汲極金氧半場效電晶體(Double Diffused Drain MOSFET,DDDMOS)及橫向擴散金氧半場效電晶體(Lateral diffused MOSFET,LDMOS)，主要用於高於或約為18V的元件應用領域。高壓半導體裝置技術的優點在於符合成本效益，且易相容於其他製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。
雙擴散汲極金氧半場效電晶體(DDDMOS)具有體積小、輸出電流大的特性，廣泛應用在切換式穩壓器(switch regulator)中。雙擴散汲極係由二個摻雜區形成用於高壓金氧半場效電晶體的一源極或一汲極。此處「高壓金氧半場效電晶體」用語所指的是具有高崩潰電壓(breakdown down voltage)的電晶體。
通常在設計DDDMOS時，主要考慮的是低導通電阻(on-resistance,Ron)以及高崩潰電壓(breakdown voltage, BV)。在DDDMOS的設計中，若將汲極與通道區之間的間距(space)縮短(例如，利用自對準製程將汲極自對準於閘極間隙壁)，可降低DDDMOS的導通電阻。然而，DDDMOS的崩潰電壓會降低且漏電流會增加。也就是說，在DDDMOS的設計中，通常要在低導通電阻與高崩潰電壓之間做出抉擇。
因此，有必要尋求一種高壓半導體裝置及其製造方法，其能夠解決或改善上述的問題。
本揭露一實施例提供一種高壓半導體裝置，包括：一半導體基底，具有一高壓井區；一閘極介電結構，包括：一第一介電層以及一第二介電層，其中第一介電層位於高壓井區上，而一第二介電層位於第一介電層上，且其中第二介電層具有U型或環型的上視輪廓而形成露出第一介電層的一開口；一閘極，位於第二介電層上，且經由開口延伸至露出的第一介電層上；一漂移摻雜區，位於高壓井區內；以及一源極/汲極摻雜區，位於漂移摻雜區內。
本揭露另一實施例提供一種高壓半導體裝置之製造方法，包括：提供一半導體基底，其具有一高壓井區；於高壓井區上形成一第一介電層；於高壓井區內形成一漂移摻雜區；於第一介電層上形成一第二介電層，其中第二介電層與第一介電層構成一閘極介電結構，且第二介電層具有U型或環型的上視輪廓而形成露出第一介電層的一開口；於第二介電層上形成一閘極並填入開口；以及於漂移摻雜區內形成一源極/汲極摻雜區。
10‧‧‧高壓半導體裝置
100‧‧‧半導體基底
100a‧‧‧主動區
102‧‧‧高壓井區
104‧‧‧隔離結構
106‧‧‧第一介電層
110‧‧‧漂移摻雜區
116‧‧‧第二介電層
117‧‧‧開口
120‧‧‧(階梯式)閘極介電結構
122‧‧‧閘極
122a‧‧‧側壁
130‧‧‧閘極間隙壁
132‧‧‧源極/汲極摻雜區
134‧‧‧頂部摻雜區
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第三距離
D4‧‧‧第四距離
S‧‧‧距離
W‧‧‧寬度
第1A至1E圖係繪示出根據本揭露一實施例之高壓半導體裝置之製造方法的剖面示意圖。
第2A圖係繪示出根據本揭露一實施例之高壓半導體裝置中閘極介電結構的平面示意圖。
第2B圖係繪示出根據本揭露另一實施例之高壓半導體裝置中閘極介電結構的平面示意圖。
以下說明本揭露實施例之高壓半導體裝置及其製造方法。然而，可輕易了解本揭露所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本揭露之實施例提供一種高壓半導體裝置，例如雙擴散汲極金氧半場效電晶體(DDDMOS)，其利用具有U型或環型結構的閘極介電層來提升高壓半導體裝置的崩潰電壓。如此一來，當增加通道區與汲極之間的間距並縮小高壓半導體裝置尺寸以改善其導通電阻及降低漏電流時，高壓半導體裝置仍然能夠具有適當或所需的崩潰電壓。
請參照第1E圖，其繪示出根據本揭露一實施例之高壓半導體裝置10的剖面示意圖。在本實施例中，高壓半導體裝置10包括一半導體基底100，其具有一高壓井區102及至少一隔離結構104。隔離結構104，例如溝槽隔離(trench isolation)結構，於半導體基底100的高壓井區102內定義出一主動區100a。
在一實施例中，半導體基底100可具有一第一導電型，例如P型或N型。再者，高壓半導體裝置10的高壓井區102具有第一導電型。在一範例中，高壓井區102為P型，且具有一摻雜濃度為5.0×1016ions/cm3。在另一範例中，高壓井區102為N型，且具有一摻雜濃度為6.0×1016ions/cm3。
在本實施例中，高壓半導體裝置10更包括一閘極介電結構120、位於閘極介電結構120上方的一閘極122以及位於閘極122的兩相對側壁122a上的閘極間隙壁130。
在本實施例中，閘極介電結構120包括一第一介電層106及位於第一介電層106上的一第二介電層116。在一實施例中，第一介電層106位於高壓井區102上，覆蓋整個主動區100a並延伸於隔離結構104上方。在一實施例中，第一介電層106可包括二氧化矽，且厚度約在300Å至500Å的範圍。
第二介電層116位於高壓井區102上。第二介電層116為圖案化介電層而未覆蓋整個主動區100a或延伸於隔離結構104上方，使第二介電層116與第一介電層106構成具有不均勻厚度的階梯式閘極介電結構120。在一實施例中，第二介電層116的厚度約在500Å至700Å的範圍。再者，在一實施例中，第二介電層116及第一介電層106包括相同的材料，例如二氧化矽。在其他實施例中，第二介電層116及第一介電層106可包括不同的材料。舉例來說，第一介電層106可包括二氧化矽，而第二介電層116可包括氮化矽、氮氧化矽或其他高介電常數介電材料(例如，HfO2、ZrO2、Al2O3、或TiO2等等)。
在一實施例中，第二介電層116具露出第一介電層 106的一開口117(標示於第1C圖)。開口117大體上對應於高壓半導體裝置10的通道區(未繪示)。
請參照第2A圖，其繪示出根據本揭露一實施例之高壓半導體裝置10中閘極介電結構120的平面示意圖。為了簡化圖式，此處僅繪示出閘極介電結構120的第二介電層116而未繪示出第一介電層106。在此實施例中，第二介電層116具有U型的上視輪廓而形成露出第一介電層106的開口117。
再者，請參照第2B圖，其繪示出根據本揭露另一實施例之高壓半導體裝置10中閘極介電結構120的平面示意圖。為了簡化圖式，此處僅繪示出閘極介電結構120的第二介電層116而未繪示出第一介電層106。在此實施例中，第二介電層116具有環型的上視輪廓而形成露出第一介電層106的開口117。
在本實施例中，閘極122位於第二介電層116上，且完全填入開口117，使閘極122經由開口117延伸至露出的第一介電層106上。在一實施例中，閘極122可包括多晶矽，且具有頂部摻雜區134，以降低閘極122的接觸電阻。
在一實施例中，具有U型或環型的上視輪廓第二介電層116自閘極122的側壁122a突出一第一距離D1，使第二介電層116的一部分位於每一閘極間隙壁130下方。在此情形中，第二介電層116自閘極122的側壁122a延伸至閘極122下方的一第二距離D2大於第一距離D1，如第2A及2B圖所示。舉例來說，具有U型或環型的上視輪廓第二介電層116可具有一寬度W，例如0.3μm。再者，第一距離D1為0.1μm，而第二距離D2為0.2μm。 亦即，第一距離D1及第二距離D2的總和為第二介電層116的寬度W。
另外，如第2A及2B圖所示，從上視角度來看，第二介電層116中垂直於閘極122的部分自主動區100a的一邊緣E向外突出一第三距離D3。在此情形中，第二介電層116自主動區100a的一邊緣E向主動區100a延伸的一第四距離D4小於第三距離D3。舉例來說，第三距離D3為0.2μm，而第四距離D4為0.1μm。同樣地，第三距離D3及第四距離D4的總和也為第二介電層116的寬度W。
在本實施例中，高壓半導體裝置10更包括漂移摻雜區110及源極/汲極摻雜區132。漂移摻雜區110對稱設置於閘極122的兩相對側的高壓井區102內，且鄰近於隔離結構104。再者，源極/汲極摻雜區132位於對應的漂移摻雜區110內，且鄰近於隔離結構104。在一實施例中，高壓井區102與源極/汲極摻雜區132具有第一導電型，而漂移摻雜區110具有不同高壓井區102的第一導電型的一第二導電型。在一範例中，第一導電型可為P型，而第二導電型則為N型。在另一範例中，第一導電型可為N型，而第二導電型則為P型。在一實施例中，源極/汲極摻雜區132的摻雜濃度大於作為雙擴散汲極區的漂移摻雜區110。再者，源極/汲極摻雜區132與頂部摻雜區134具有相同導電型及相同摻雜濃度。
在一實施例中，源極/汲極摻雜區132可與閘極間隙壁130橫向隔開一距離S，以降低高壓半導體裝置10的漏電流。
接著，請參照第1A至1E圖，其繪示出根據本揭露 一實施例之高壓半導體裝置10製造方法的剖面示意圖。請參照第1A圖，提供一半導體基底100，其具有一高壓井區102及至少一隔離結構104。隔離結構104(例如，溝槽隔離結構)於半導體基底100的高壓井區102內定義出的一主動區100a。在本實施例中，半導體基底100可為矽基底、鍺化矽(SiGe)基底、塊體半導體(bulk semiconductor)基底、化合物半導體(compound semiconductor)基底、絕緣層上覆矽(silicon on insulator,SOI)基底或其他習用之半導體基底。
在一實施例中，高壓井區102具有一第一導電型，例如P型或N型。在一範例中，高壓井區102為P型，且具有一摻雜濃度為5.0×1016ions/cm3。在另一範例中，高壓井區102為N型，且具有一摻雜濃度為6.0×1016ions/cm3。
請參照第1B圖，可藉由熱氧化法或適當的沉積製程(例如，化學氣相沉積製程)於於高壓井區102上形成一第一介電層106。在一實施例中，第一介電層106覆蓋整個主動區100a，且延伸於隔離結構104上方。在一實施例中，第一介電層106的厚度約在300Å至500Å的範圍。再者，第一介電層106可包括二氧化矽。在一實施例中，可在形成第一介電層106之後，對第一介電層106進行一退火製程，例如快速熱退火(rapid thermal annealing,RTA)。
接著，可利用微影製程形成一佈植罩幕(未繪示)。之後，進行離子佈植，以在對應主動區100a的高壓井區102內形成具有不同於第一導電型的一第二導電型的漂移摻雜區110，且在漂移摻雜區110之間定義出一通道區(未繪示)。在一 範例中，第一導電型可為P型，而第二導電型則為N型。在另一範例中，第一導電型可為N型，而第二導電型則為P型。
在一實施例中，漂移摻雜區110的深度大於隔離結構104的深度。再者，可在形成漂移摻雜區110之後，對漂移摻雜區110進行一退火製程，例如快速熱退火(RTA)，使漂移摻雜區110延伸於隔離結構104下方。
請參照第1C圖，可藉由適當的沉積製程(例如，化學氣相沉積製程)、微影製程及蝕刻製程(例如，乾蝕刻製程或濕蝕刻製程)，於第一介電層106上形成具有露出第一介電層的一開口117的一第二介電層116。開口117大體上對應於高通道區。再者，第一介電層106與第二介電層116構成具有不均勻厚度的一階梯式閘極介電結構120。
在一實施例中，第二介電層116具有U型的上視輪廓(如第2A圖所示)，且第二介電層116具有一寬度W。在其他實施例中，第二介電層116具有環型的上視輪廓(如第2B圖所示)。在一實施例中，第二介電層116的厚度約在500Å至700Å的範圍。再者，在一實施例中，第二介電層116及第一介電層106包括相同的材料，例如二氧化矽。在其他實施例中，第二介電層116及第一介電層106可包括不同的材料。舉例來說，第一介電層106可包括二氧化矽，而第二介電層116可包括氮化矽、氮氧化矽或其他高介電常數介電材料(例如，HfO2、ZrO2、Al2O3、或TiO2等等)。
請參照第1D圖，可藉由適當的沉積製程(例如，化學氣相沉積製程)、微影製程及蝕刻製程(例如，乾蝕刻製程或 濕蝕刻製程)於第二介電層116上形成一閘極122並填入開口117。在一實施例中，閘極122可由多晶矽構成。在本實施例中，填入開口117的閘極122具有T型剖面輪廓。如此一來，可透過具有U型或環型上視輪廓的第二介電層116來降低位於閘極122邊緣下方的電場並降低閘極-汲極電容(Gate-Drain Capacitance,Cgd)。
接著，於閘極122的兩相對側壁122a上形成閘極間隙壁130。在一實施例中，如第2A及2B圖所示，具有U型或環型的上視輪廓第二介電層116自閘極122的側壁122a突出一第一距離D1，使第二介電層116的一部分位於每一閘極間隙壁130下方。在此情形中，第二介電層116自閘極122的側壁122a延伸至閘極122下方的一第二距離D2大於第一距離D1。再者，從上視角度來看，第二介電層116中垂直於閘極122的部分自主動區100a的一邊緣E向外突出一第三距離D3。在此情形中，第二介電層116自主動區100a的一邊緣E向主動區100a延伸的一第四距離D4小於第三距離D3。
請參照第1E圖，可利用微影製程形成一佈植罩幕(未繪示)。之後，進行離子佈植，以於對應的漂移摻雜區110內形成具有第一導電型的源極/汲極摻雜區132，且同時於閘極122的頂部形成一頂部摻雜區134。在一實施例中，源極/汲極摻雜區132可與閘極間隙壁130橫向隔開一距離S。亦即，源極/汲極摻雜區132未自對準於閘極間隙壁130。
在一實施例中，源極/汲極摻雜區132的摻雜濃度大於作為雙擴散汲極區的漂移摻雜區110。再者，源極/汲極摻雜 區132與頂部摻雜區134具有相同導電型及相同摻雜濃度。
在形成源極/汲極摻雜區132之後，可利用習知金屬化製程，於第1E圖的結構上形成一金屬化層(未繪示)。如此一來，便可形成高壓半導體裝置10。在一實施例中，金屬化層可包括一內層介電(ILD)層及位於內層介電(ILD)層內的一內連接結構。在一實施例中，內連接結構至少包括耦接至源極/汲極摻雜區132及頂部摻雜區134的金屬電極。
根據上述實施例，由於高壓半導體裝置內具有由U型或環型的介電層所形成的階梯式閘極介電結構，因此可降低位於閘極邊緣下方的電場及降低閘極-汲極電容，進而提昇內高壓半導體裝置的崩潰電壓及增加高壓半導體裝置的切換特性(switching characteristic)。如此一來，在高壓半導體裝置設計中，源極/汲極摻雜區可與閘極間隙壁橫向隔開一距離，以增加通道區與源極/汲極摻雜區之間的間距，進而減少高壓半導體裝置的漏電流。再者，可透過縮小高壓半導體裝置的的平面尺寸而降低高壓半導體裝置的導通電阻。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (18)

  1. 一種高壓半導體裝置，包括：一半導體基底，具有一高壓井區；一閘極介電結構，包括：一第一介電層，位於該高壓井區上；以及一第二介電層，位於該第一介電層上，其中該第二介電層具有U型或環型的上視輪廓而形成露出該第一介電層的一開口；一閘極，位於該第二介電層上，且經由該開口延伸至該露出的該第一介電層上；一漂移摻雜區，位於該高壓井區內；以及一源極/汲極摻雜區，位於該漂移摻雜區內。
  2. 如申請專利範圍第1項所述之高壓半導體裝置，更包括一閘極間隙壁位於該閘極的一側壁上，其中該閘極間隙壁與該源極/汲極摻雜區橫向隔開一距離。
  3. 如申請專利範圍第2項所述之高壓半導體裝置，其中該第二介電層自該閘極的該側壁突出一第一距離，使該第二介電層的一部分位於該閘極間隙壁下方。
  4. 如申請專利範圍第3項所述之高壓半導體裝置，其中該第二介電層自該閘極的該側壁延伸至該閘極下方的一第二距離大於該第一距離。
  5. 如申請專利範圍第1項所述之高壓半導體裝置，其中該第一介電層及該第二介電層包括相同的材料。
  6. 如申請專利範圍第1項所述之高壓半導體裝置，其中該第一 介電層及該第二介電層包括不同的材料。
  7. 如申請專利範圍第1項所述之高壓半導體裝置，其中該第一介電層的厚度在300Å至500Å的範圍，且該第二介電層的厚度在500Å至700Å的範圍。
  8. 如申請專利範圍第1項所述之高壓半導體裝置，其中該高壓井區及該源極/汲極摻雜區具有一第一導電型，且該漂移摻雜區具有不同該第一導電型的一第二導電型。
  9. 如申請專利範圍第1項所述之高壓半導體裝置，其中該閘極具有一頂部摻雜區，且該頂部摻雜區與該源極/汲極摻雜區具有相同導電型及相同摻雜濃度。
  10. 一種高壓半導體裝置之製造方法，包括：提供一半導體基底，其具有一高壓井區；於該高壓井區上形成一第一介電層；於該高壓井區內形成一漂移摻雜區；於該第一介電層上形成一第二介電層，其中該第二介電層與該第一介電層構成一閘極介電結構，且該第二介電層具有U型或環型的上視輪廓而形成露出該第一介電層的一開口；於該第二介電層上形成一閘極並填入該開口；以及於該漂移摻雜區內形成一源極/汲極摻雜區。
  11. 如申請專利範圍第10項所述之高壓半導體裝置之製造方法，更包括該閘極的一側壁上形成一閘極間隙壁，其中該閘極間隙壁與該源極/汲極摻雜區橫向隔開一距離。
  12. 如申請專利範圍第11項所述之高壓半導體裝置之製造方 法，其中該第二介電層自該閘極的該側壁突出一第一距離，使該第二介電層的一部分位於該閘極間隙壁下方。
  13. 如申請專利範圍第12項所述之高壓半導體裝置之製造方法，其中該第二介電層自該閘極的該側壁延伸至該閘極下方的一第二距離大於該第一距離。
  14. 如申請專利範圍第10項所述之高壓半導體裝置之製造方法，其中該第一介電層及該第二介電層包括相同的材料。
  15. 如申請專利範圍第10項所述之高壓半導體裝置，其中該第一介電層及該第二介電層包括不同的材料。
  16. 如申請專利範圍第10項所述之高壓半導體裝置之製造方法，其中該第一介電層的厚度在300Å至500Å的範圍，且該第二介電層的厚度在500Å至700Å的範圍。
  17. 如申請專利範圍第10項所述之高壓半導體裝置之製造方法，其中該高壓井區及該源極/汲極摻雜區具有一第一導電型，且該漂移摻雜區具有不同該第一導電型的一第二導電型。
  18. 如申請專利範圍第10項所述之高壓半導體裝置之製造方法，更包括於該閘極內形成一頂部摻雜區，其中該頂部摻雜區與該源極/汲極摻雜區具有相同導電型及相同摻雜濃度。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214559A (en) * 2010-09-23 2012-04-01 Globalfoundries Sg Pte Ltd Dielectric stack
TW201246543A (en) * 2011-05-05 2012-11-16 Taiwan Semiconductor Mfg Semiconductor devices, fabrication methods thereof and gate stack
TW201709280A (zh) * 2015-04-07 2017-03-01 格羅方德半導體公司 利用經旋轉之雙倍寬深比捕獲減少缺陷

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214559A (en) * 2010-09-23 2012-04-01 Globalfoundries Sg Pte Ltd Dielectric stack
TW201246543A (en) * 2011-05-05 2012-11-16 Taiwan Semiconductor Mfg Semiconductor devices, fabrication methods thereof and gate stack
TW201709280A (zh) * 2015-04-07 2017-03-01 格羅方德半導體公司 利用經旋轉之雙倍寬深比捕獲減少缺陷

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