TW201709280A - 利用經旋轉之雙倍寬深比捕獲減少缺陷 - Google Patents

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Abstract

所揭露的是一種用於製造具有更低缺陷密度的異質磊晶生長晶格不匹配半導體層的結構及方法。使用第一ART沉積程序，在下溝槽中晶格不匹配結晶基板的上表面上磊晶生長第一半導體層。接著，沿著水平平面將該結構轉動90°，並且使用第二ART沉積程序，在上溝槽中第一半導體層的上表面上磊晶生長第二半導體層。如此，使得第二半導體層的上部分實質沒有磊晶缺陷。

Description

利用經旋轉之雙倍寬深比捕獲減少缺陷
本發明的具體實施例大體上是關於半導體裝置，並且更尤指使用經旋轉之雙倍寬深比捕獲(ART)程序在半導體基板上異質磊晶生長的材料中降低缺陷密度的結構及方法。
在先進的互補式金屬氧化物半導體(CMOS)技術中，晶格不匹配層(即：矽上鍺、矽上III-V族化合物、鍺上III-V族化合物)的異質磊晶生長(heteroepitaxial growth)具有實務應用。然而，使用習用的製造方法將鍺或III-V族化合物整合到由矽及/或其它結晶介電材料所製成的習知基板有挑戰性，這是因為兩種材料的結晶晶格結構之間的不匹配可能導致產生的磊晶結構中形成高缺陷。晶格不匹配生成錯位(dislocation)，該等錯位是在晶體結構的生長期間所形成的結晶缺陷，最終影響所製造的結晶結構的特性。
一種用以減少磊晶生長結晶結構中錯位的習知方法是寬深比捕獲法(aspect ratio trapping，ART)。ART 是一種在溝槽中生長晶格不匹配半導體結構的磊晶沉積程序，藉此得以在溝槽底部捕獲磊晶缺陷。然而，即使用了ART程序，相當大量的缺陷仍可能順著平行於溝槽的方向傳播至磊晶的表面，其中這些缺陷影響磊晶生長結晶結構的品質。
根據一具體實施例，提供一種減少半導體層中結晶缺陷的方法。本方法可包括：進行第一寬深比捕獲(ART)程序以在基板上形成第一半導體層，其中，該第一半導體層具有與第一介電層接觸的側壁，並且其中，該第一介電層具有順著第一方向縱向延展的長度；以及進行第二ART程序以在該第一半導體層上形成第二半導體層，其中，該第二半導體層具有與第二介電層接觸的側壁，並且其中，該第二介電層具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向。
根據另一具體實施例，提供一種減少半導體層中結晶缺陷的方法。本方法可包括：在基板上形成第一介電層；在該第一介電層中形成下溝槽，其中，該下溝槽使該基板的上表面曝露，並且其中，該下溝槽具有順著第一方向縱向延展的長度；使用第一高寬深比捕獲(ART)程序在該下溝槽中形成第一半導體層，其中，該第一半導體層具有與該第一介電層的上表面實質齊平的上表面；在該第一半導體層及該第一介電層上形成第二介電層；在該第二介電層中形成上溝槽，其中，該上溝槽使該第一半導 體層的該上表面及該第一介電層的該上表面曝露，並且其中，該上溝槽具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向；以及使用第二高寬深比捕獲(ART)程序在該上溝槽中形成第二半導體層，其中，該第二半導體層具有與該第二介電層的上表面實質齊平的上表面。
根據另一具體實施例，提供一種減少半導體層中結晶缺陷的結構。該結構可包括：基板；第一半導體層，位在該基板上，其中，該第一半導體層具有順著第一方向縱向延展的長度；第一介電層，位在該基板上相鄰於並且接觸該第一半導體層，其中，該第一介電層具有順著第一方向縱向延展的長度；以及第二半導體層，位在該第一半導體層及該第一介電層上，其中，該第二半導體層具有比該第一半導體層的結晶結構小大約1%而不匹配的結晶晶格結構，並且其中，該第二半導體層具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向。
101‧‧‧第一介電層
103‧‧‧半導體基板、基板
205‧‧‧下溝槽
209‧‧‧側壁
303‧‧‧第一半導體層
305‧‧‧錯位缺陷
401‧‧‧第二介電層
505‧‧‧上溝槽
603‧‧‧第二半導體層
605‧‧‧錯位缺陷
613‧‧‧上部分
701‧‧‧實質無缺陷半導體區
707‧‧‧上部分
D205‧‧‧深度
H609‧‧‧高度
H707‧‧‧高度、深度
T101、T401‧‧‧厚度
T505‧‧‧深度
W205、W505‧‧‧寬度
以下詳細說明是以實施例的方式描述，而且用意不在於僅將本發明局限於此，搭配附圖將會最容易領會以下的詳細說明，附圖中可能未顯示所有結構。
第1A圖為俯視圖而第1B圖為截面圖，根據本發明的一具體實施例，兩圖繪示基板上所沉積第一介電層的初步結構。
第2A圖為俯視圖而第2B圖為截面圖，根據本發明的一具體實施例，兩圖繪示圖案化第一介電層。
第3A圖為俯視圖而第3B圖為截面圖，根據本發明的一具體實施例，兩圖繪示磊晶生長第一半導體層。
第4A圖為俯視圖而第4B圖為截面圖，根據本發明的一具體實施例，兩圖繪示形成第二介電層。
第5A圖為俯視圖而第5B圖為截面圖，根據本發明的一具體實施例，兩圖繪示圖案化第二介電層。
第6A圖為俯視圖而第6B圖為截面圖，根據本發明的一具體實施例，兩圖繪示磊晶生長第二半導體層。
第7A圖為俯視圖而第7B圖為截面圖，根據本發明的一具體實施例，兩圖繪示移除第二介電層的上部分。
該等圖式不一定有按照比例。該等圖式僅為示意圖，用意不在於描述本發明的特定參數。該等圖式用意僅在於繪示本發明的典型具體實施例。在圖式中，相同的符號代表相似的元件。
本文中揭露的是申請專利範圍中的結構及方法的詳細具體實施例；然而，可瞭解的是，申請專利範圍中的結構及方法可用各種形式來體現，揭露的具體實施例僅具有說明性質。然而，本發明可用許多不同形式來體現，而且不應視為局限於本文中所提的例示性具體實施例。反而，提供這些例示性具體實施例是要本揭露透徹且 完整，並且傳達本發明的範疇予所屬技術領域中具有通常知識者。
在以下說明中，為了能夠透徹瞭解本發明，提供許多特定細節，例如：特定結構、組件、材料、尺寸、處理步驟及技術。然而，所屬技術領域中具有通常知識者將領會的是，無這些特定細節也可實踐本發明。在其它實例中，為了避免混淆本發明，未詳述眾所周知的結構或處理步驟。將瞭解的是，作為層件、區域或基板的元件若稱為位在另一元件“上”或“上方”，則可直接位在該另一元件上，或者也可存在中介元件。相比之下，一元件若是稱為“直接”位在另一元件“上”或“直接”位在另一元件上方，則可以不存在中介元件。也將瞭解的是，一元件若稱為位在另一元件“下方”、“下面”或“底下”，則可直接位在該另一元件下方或底下，或者可存在中介元件。相比之下，一元件若是稱為“直接”位在另一元件“下方”或“直接”位在另一元件“底下”，則可以不存在中介元件。
為了不混淆本發明具體實施例的介紹，在以下的詳細說明中，所屬技術領域已知的一些處理步驟或操作可為了介紹且為了描述起見而結合在一起，並且在一些實例中未予以詳加說明。在其它實例中，所屬技術領域已知的一些處理步驟或操作可能根本未加以說明。應瞭解的是，以下說明反而聚焦於本發明各項具體實施例獨特的特徵或元件。
“III-V族化合物半導體”一詞於本文中使用時，表示包括出自元素週期表第III族(B、Al、Ga、In)至少一種元素、及出自元素週期表第V族(N、P、As、Sb、Bi)至少一種元素的半導體材料。III-V族化合物半導體典型可以是III-V族元素的二元合金、三元合金、或四元合金。可在本發明中使用的III-V族化合物半導體的實施例包括但不限於GaAs、InAs、InP、InGaAs、InAlAs、InAlAsSb、InAlAsP、AlInGaP、InGaAsP、及其合金。於本文中使用時，“磊晶”是指在結晶基板上沉積結晶覆蓋層，而“異質磊晶”具體是指利用彼此不同的材料所進行的磊晶。異質磊晶隱含著雖然多種材料及多種晶體結構可能不等同，該等晶體結構仍然有關係，基板或下伏層(underlying layer)成為覆蓋層的晶體結構的模板。在磊晶沉積程序中，來源氣體所提供的化學反應劑受到控制，而系統參數設定成使得沉積原子以足以在半導體基板的沉積表面上繞動的能量抵達該沉積表面，並且沉積原子本身的取向符合沉積表面的原子的晶體排列。因此，磊晶半導體材料與其上形成的沉積表面具有相同或非常類似的結晶特性。舉例而言，{100}晶體表面上的磊晶半導體材料會有{100}取向。在一些具體實施例中，磊晶生長及/或沉積程序對於在半導體表面上的形成有選擇性，並且未在諸如二氧化矽或氮化矽表面的介電質表面上沉積材料。
本發明的具體實施例大體上是關於異質磊晶生長晶格不匹配半導體層，並且更尤指藉由進行經旋轉 之雙倍寬深比捕獲(ART)程序，減少異質磊晶生長晶格不匹配半導體層內缺陷密度的結構及方法。提升電子遷移率是提升裝置效能的要素。儘管在鰭形結構中使用III-V族化合物(例如：InAlAs、InAs及InSb)及/或鍺的裝置，在提升所欲電子遷移率方面前景很看好，但將III-V族化合物及/或鍺整合到習知CMOS裝置就習用的技術而言仍然有挑戰性。這是因為磊晶生長材料與矽基板之間的晶格不匹配可能導致錯位形成，該等錯位影響磊晶層的特性，包括電子遷移率。
一種用以減少此類因結晶晶格不匹配所引起錯位缺陷的習知方法是使用ART沉積。ART沉積程序屬於磊晶沉積程序，其中材料是在狹窄的溝槽中磊晶生長，並且通常是異質磊晶生長，以致得以在溝槽底部捕獲磊晶缺陷。ART程序可在溝槽的上部分中產生磊晶材料的較低缺陷部分。然而，習知的ART程序典型看到的錯位數(大約106-107個錯位/cm2)在習用的CMOS裝置中仍可能是個問題。參考第1A圖至第7B圖，下面有詳述使用兩道ART沉積步驟的組合，藉以製造具有更低缺陷密度的異質磊晶半導體層的具體實施例，在該組合中，結構在兩道磊晶生長程序之間轉動90º。
現請參閱第1A圖及第1B圖，所顯示的分別是結構100沿著截面線A-A’的俯視圖及截面圖。結構100可以是經旋轉之雙倍ART程序的可能起始點，下面有詳述。結構100可藉由在半導體基板103上沉積第一介電層 101來形成。基板103可由所屬技術領域中典型已知的任何結晶半導體材料所組成，舉例而言，包括矽、鍺、矽鍺合金、以及化合物(例如：III-V族或II-VI族)半導體材料。在一具體實施例中，基板103可以是主體基板。在另一具體實施例中，基板103可以是上覆半導體絕緣體(SOI)基板。在一較佳具體實施例中，基板103可由矽所組成。
第一介電層101可使用習用的沉積技術在基板103的上表面上形成，舉例而言，例如：分子束磊晶(MBE)、化學氣相沉積(CVD)、電漿增強型CVD(PECVD)、原子層沉積(ALD)、蒸鍍、物理氣相沉積(PVD)、化學溶液沉積、及其它相似的沉積程序。第一介電層101可由包括但不局限於氧化矽、氮化矽、或氮氧化矽的介電材料所組成。在一具體實施例中，第一介電層101可由交層(interlevel)或內層(intralevel)介電材料所組成，包括無機介電質及有機介電質。第一介電層101可屬多孔(porous)或非多孔(non-porous)。在一具體實施例中，第一介電層101可具有範圍介於大約0.1μm與大約1000μm之間的厚度T101。在一較佳具體實施例中，第一介電層101可具有範圍介於大約0.5μm與大約500μm之間的厚度。在一具體實施例中，第一介電層101材料可使用習用的技術在沉積之後進行平坦化，舉例如化學機械平坦化(CMP)。
現請參閱第2A圖及第2B圖，所示為沿著截面線A-A’分別繪示在第一介電層101中形成下溝槽205的俯視圖及截面圖。下溝槽205可使用習用的微影及蝕刻 技術來形成。在一具體實施例中，諸如光阻遮罩的遮罩(圖未示)可在第一介電層101上方形成。該遮罩可經圖案化以曝露第一介電層101的至少一部分。接著，可使用習用的深反應性離子蝕刻(DRIE)移除第一介電層101的經曝露部分以形成下溝槽205。在一具體實施例中，用於形成下溝槽205的代表性DRIE程序可包括波希(Bosch)蝕刻程序，其特徵在於非常高蝕刻速率、高寬深比、及對氧化物/氮化物的高選擇性。波希蝕刻程序可包括在蝕刻與鈍化週期之間反復交替的非等向性蝕刻程序。經圖案化的光阻可在形成下溝槽205之後予以移除。在一具體實施例中，第一介電層101有部分可留下，並且可具有順著第一方向縱向延展的長度。下溝槽205可曝露基板103的上表面。下溝槽205在截面外形、俯視圖、或這兩者方面可以是實質矩形，並且可藉由實質垂直側壁209來界定。下溝槽205可具有比溝槽開口的深度D205更小的寬度W205。在一具體實施例中，下溝槽205可具有範圍自大約1：2至大約1：10的寬度對深度比。
現請參閱第3A圖及第3B圖，所示為沿著截面線A-A’分別繪示在下溝槽205(第2B圖)中形成第一半導體層303的俯視圖及截面圖。第一半導體層303可藉由選擇性磊晶生長程序來形成，包括但不局限於快速熱化學氣相沉積(RTCVD)、低能量電漿沉積(LEPD)、超高真空化學氣相沉積(UHVCVD)、大氣壓化學氣相沉積(APCVD)、分子束磊晶(MBE)、及原子層沉積(ALD)。生長溫度的範圍可 起自大約300℃至大約800℃，端視結晶材料的組成與所欲生長率而定。在一具體實施例中，磊晶生長程序也可利用低能量電漿以增強層件生長動力。第一半導體層303可在基板103的上表面上生長，並且可與側壁209接觸。在一具體實施例中，第一半導體層303可具有與基板103相同的結晶特性。舉例而言，在基板103具有{100}晶體表面的一項實施例中，第一半導體層303也可以有{100}取向。在完成磊晶生長之後，第一半導體層303的頂端部分可使用習用的技術進行平坦化，舉例如化學機械研磨(CMP)，使得第一半導體層303的上表面與第一介電層101的上表面實質齊平。
第一半導體層303可由包括IV族元素或化合物、III-V族化合物、或II-VI族化合物的材料所組成。合適的IV族元素或化合物的實施例包括鍺及矽鍺(SiGe)。合適的III-V族化合物的實施例包括GaAs、GaP、GaSb、GaN、InAs、InP、InSb、InN、AlAs、AlP、AlSb、AlN、及/或其三元或四元化合物。合適的II-VI族化合物的實施例包括ZnSe、ZnTe、CdSe、CdTe、ZnS、及/或其三元或四元化合物。
在一具體實施例中，第一半導體層303材料的晶格常數可與基板103中半導體材料的晶格常數不同，因而導致錯位缺陷305。結晶晶格不匹配引起的錯位缺陷305可伸抵並終止於下溝槽205的側壁209。由於第一半導體層303材料是使用ART程序在下溝槽205中磊晶生長， 錯位缺陷305大部分可在第一半導體層303的下部分遭捕獲，在高寬度對深度比的情況下尤其如此。然而，儘管如此，少數的錯位缺陷305仍可傳播至第一半導體層303的上表面。
在第一半導體層303是由InP所組成並且下溝槽205的寬度對深度比大約是1：10的一具體實施例中，錯位缺陷305大部分可在基板103上面的InP生長前2μm內終止。因此，低缺陷區域可隨著磊晶生長超出缺陷捕獲區域進行而生成。在一具體實施例中，厚度約8μm的低缺陷區域可在錯位缺陷305的終止處上面形成。第一半導體層303最上面5μm的錯位缺陷305的濃度甚至可以更低。
現請參閱第4A圖及第4B圖，所示為沿著截面線A-A’分別繪示在第一半導體層303及第一介電層101的上表面上形成第二介電層401的俯視圖及截面圖。在一具體實施例中，第二介電層401可在組合方面實質類似於第一介電層101，並且可使用與以上參考第1圖所述用於形成第一介電層101實質類似的技術來形成。在一具體實施例中，第二介電層401可具有範圍自大約50nm至大約500nm的厚度T401，厚度T401的範圍較佳是自大約100nm至大約200nm。
現請參閱第5A圖及第5B圖，所示為沿著截面線A-A’分別繪示在第二介電層401中形成上溝槽505的俯視圖及截面圖。上溝槽505可使用與以上參考第2圖 所述用於形成下溝槽205(第2圖)實質類似的技術來形成。上溝槽505可垂直於下溝槽205形成，使得上溝槽505具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向。因此，第二介電層401留下的部分可垂直於第一介電層101留下的部分。在一具體實施例中，這可藉由在形成上溝槽205之前，先沿著水平平面將結構100轉動90度來完成。上溝槽505可具有比該溝槽的深度T505更小的寬度W505。在一具體實施例中，上溝槽505可具有介於大約1：2與大約1：10之間的寬度對深度寬深比。在一具體實施例中，寬度W505可均等於後續可在附加步驟中形成的晶鰭(fin)或主動區的所欲寬度。
現請參閱第6A圖及第6B圖，所示為沿著截面線B-B’，分別繪示在上溝槽505(第5B圖)中形成第二半導體層603的俯視圖及截面圖。第二半導體層603可在第一半導體層303的上表面及第一介電層101的上表面上磊晶生長，並且可與上溝槽505的側壁611接觸。磊晶生長完成之後，第二半導體層603的頂端部分可使用習用的技術進行平坦化，舉例如化學機械研磨(CMP)，使得第二半導體層603的上表面與第二介電層401的上表面實質齊平。第二半導體層603可由或可不由與下伏的第一半導體層303相同的材料所組成。在一具體實施例中，第二半導體層603可由與下伏的第一半導體層303相同的結晶半導體材料所組成。在一替代具體實施例中，第二半導體層603可由與下伏的第一半導體層303晶格不匹配小於大約1% 的結晶半導體材料所組成。
由於第二半導體層603的結晶晶格與第一半導體層303的結晶晶格之間有最小的不匹配或沒有不匹配，所以磊晶生長期間在第二半導體層603中之錯位缺陷605的量可減到最小。然而，來自第一半導體層303的錯位缺陷305有些可突出或按另一種方式伸入上溝槽，並且可導致第二半導體層603中的錯位缺陷605。錯位缺陷605可伸抵並終止於上溝槽505的側壁611，並且可隨著離第一半導體層303的上表面的距離增大而提升密度。在一具體實施例中，第二半導體層603高於高度H609的上部分613可實質沒有結晶晶格缺陷。高度H609如起自第一半導體層303的上表面測量，可以是上溝槽505(第5A圖)的寬度W505的大約兩倍。其它諸如疊差(stacking faults)、孿晶間界(twin boundaries)、或反相界(anti-phase boundaries)的錯位缺陷也可自第二半導體層603的上部分613實質消除。
現請參閱第7A圖及第7B圖，所示為沿著截面線B-B’，分別繪示形成實質無缺陷半導體區701的俯視圖及截面圖。在一具體實施例中，第二介電層401的上部分707可使用舉例如RIE等所屬技術領域眾所周知的蝕刻技術相對第二半導體層603選擇性移除。後續製造諸如晶鰭由具有高度H707的第二半導體層603所組成的鰭式場效電晶體(finFETs)的半導體裝置、及其它以CMOS為主的裝置組件也可有實質無缺陷半導體區701。在一具體實施例中，深度H707及寬度W505(第6B圖)可分別代表待使用實 質無缺陷半導體區701在後續步驟裡於其中形成的晶鰭的間距及寬度。
相較於習用的ART程序，本發明的具體實施例可減少製造晶格不匹配異質磊晶生長半導體結晶結構期間所形成錯位的數目。藉由在溝槽中進行材料的第一ART異質磊晶生長，然後沿著水平平面將樣本轉動90度，並且進行第二ART異質磊晶生長，可實質減少第二半導體層的高度離第一半導體層的上表面某一高度的上部分中的缺陷及錯位。舉例而言，在一例示性具體實施例中，第二半導體層的上部分中的錯位密度其範圍可自大約102個錯位/cm2至大約104個錯位/cm2。其它諸如疊差、孿晶間界、或反相界的錯位缺陷也可自第二半導體層的上部分實質消除。
經旋轉之雙倍ART程序可提升第二半導體層的結構化堅固程度用於後續處理，例如：用在製造諸如鰭式場效電晶體等高電子遷移率CMOS裝置上。這種結構可適用於並用資訊處理與通訊、及其它諸如電晶體與光電裝置等專用類比半導體裝置的現代電子裝置。本發明的具體實施例可用來製造具有優越效能的數位裝置，此優越效能導因於電子遷移率沿著鰭形結構提升，藉以降低晶鰭裝置的能量消耗，但不會降低其操作速度。
本發明各項具體實施例的說明已基於說明目的而介紹，但用意不在於窮舉說明或局限於揭露的具體實施例。許多修改及變動對所屬技術領域中具有通常知識 者將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語在選擇上，是為了對市場現有技術最佳闡釋具體實施例的原理、實務應用或技術改良，或使其它所屬技術領域中具有通常知識者能夠理解本文中揭露的具體實施例。
103‧‧‧半導體基板、基板
303‧‧‧第一半導體層
305‧‧‧錯位缺陷
401‧‧‧第二介電層
603‧‧‧第二半導體層
605‧‧‧錯位缺陷
701‧‧‧實質無缺陷半導體區
707‧‧‧上部分
H707‧‧‧高度、深度

Claims (20)

  1. 一種減少半導體層中之結晶缺陷的方法，其包含：進行第一寬深比捕獲(ART)程序以在基板上形成第一半導體層，其中，該第一半導體層具有與第一介電層接觸的側壁，並且其中，該第一介電層具有順著第一方向縱向延展的長度；以及進行第二寬深比捕獲程序以在該第一半導體層上形成第二半導體層，其中，該第二半導體層具有與第二介電層接觸的側壁，並且其中，該第二介電層具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向。
  2. 如申請專利範圍第1項所述的方法，其中，該第二半導體層包含與該第一半導體層相同的材料。
  3. 如申請專利範圍第1項所述的方法，其中，該第二半導體層的結晶晶格比該第一半導體材料的結晶晶格小1%而不匹配。
  4. 如申請專利範圍第1項所述的方法，其中，該基板與該第一半導體層之間的結晶晶格不匹配所引起的晶體缺陷是集中在該第一半導體層中，並且僅伸入該第二半導體層的下部分。
  5. 如申請專利範圍第1項所述的方法，其中，該第二半導體層中的錯位密度範圍是自大約102個錯位/cm2至大約104個錯位/cm2。
  6. 如申請專利範圍第1項所述的方法，其中，該第一寬 深比捕獲程序包含：在該基板上形成該第一介電層；在該第一介電層中形成下溝槽，其中，該下溝槽使該基板的上表面曝露；以及在該下溝槽中磊晶生長該第一半導體層。
  7. 如申請專利範圍第6項所述的方法，其中，該下溝槽具有範圍自大約1：2至大約1：10的寬度對深度比。
  8. 如申請專利範圍第1項所述的方法，其中，該第二寬深比捕獲程序包含：在該第一半導體層及該第一介電層上形成該第二介電層；在該第二介電層中形成上溝槽，其中，該上溝槽使該第一半導體層及該第一介電層的上表面曝露，並且其中，該上溝槽垂直於下溝槽；以及在該上溝槽中磊晶生長該第二半導體層。
  9. 如申請專利範圍第8項所述的方法，其中，該上溝槽具有範圍自大約1：2至大約1：10的寬度對深度比。
  10. 如申請專利範圍第8項所述的方法，其中，該上溝槽的寬度均等於經選擇之鰭寬或主動區寬度。
  11. 一種方法，其包含：在基板上形成第一介電層；在該第一介電層中形成下溝槽，其中，該下溝槽使該基板的上表面曝露，並且其中，該下溝槽具有順著第一方向縱向延展的長度； 使用第一高寬深比捕獲(ART)程序在該下溝槽中形成第一半導體層，其中，該第一半導體層具有與該第一介電層的上表面實質齊平的上表面；在該第一半導體層及該第一介電層上形成第二介電層；在該第二介電層中形成上溝槽，其中，該上溝槽使該第一半導體層的該上表面及該第一介電層的該上表面曝露，並且其中，該上溝槽具有順著第二方向縱向延展的長度，該第二方向垂直於該第一方向；以及使用第二高寬深比捕獲(ART)程序在該上溝槽中形成第二半導體層，其中，該第二半導體層具有與該第二介電層的上表面實質齊平的上表面。
  12. 如申請專利範圍第11項所述的方法，其中，該下溝槽具有範圍自大約1：2至大約1：10的寬度對深度比。
  13. 如申請專利範圍第11項所述的方法，其中，該上溝槽具有範圍自大約1：2至大約1：10的寬度對深度比。
  14. 如申請專利範圍第11項所述的方法，其中，該第二半導體層包含與該第一半導體層相同的材料。
  15. 如申請專利範圍第11項所述的方法，其中，該第二半導體層的結晶晶格比該第一半導體材料的結晶晶格小1%而不匹配。
  16. 如申請專利範圍第11項所述的方法，其中，該基板與該第一半導體層之間的結晶晶格不匹配所引起的晶體缺陷是集中在該第一半導體層中，並且僅伸入該第二 半導體層的下部分。
  17. 如申請專利範圍第11項所述的方法，其中，使用該第一高寬深比捕獲(ART)程序在該下溝槽中形成該第一半導體層包含：在該下溝槽中磊晶生長包含SiGe或III-V族化合物的半導體材料，使得該半導體材料的晶格結構中的結晶缺陷集中在該第一半導體層的下部區中。
  18. 如申請專利範圍第11項所述的方法，其中，使用該第二高寬深比捕獲(ART)程序在該上溝槽中形成該第二半導體層包含：在該上溝槽中磊晶生長包含SiGe或III-V族化合物的半導體材料，使得該半導體材料的晶格結構中的結晶缺陷集中在該第二半導體層的下部區中。
  19. 一種結構，其包含：基板；第一半導體層，位在該基板上，其中，該第一半導體層具有順著第一方向縱向延展的長度；第一介電層，位在該基板上相鄰於並且接觸該第一半導體層，其中，該第一介電層具有順著第一方向縱向延展的長度；以及第二半導體層，位在該第一半導體層及該第一介電層上，其中，該第二半導體層具有比該第一半導體層的結晶結構小大約1%而不匹配的結晶晶格結構，並且其中，該第二半導體層具有順著第二方向縱向延展 的長度，該第二方向垂直於該第一方向。
  20. 如申請專利範圍第19項所述的結構，其中，該基板與該第一半導體層之間的結晶晶格不匹配所引起的晶體缺陷是集中在該第一半導體層中，並且僅伸入該第二半導體層的下部分。
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