KR102422620B1 - 고전압 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 고전압 반도체 소자 및 제조방법에 관한 것이다.

Description

고전압 반도체 소자 및 제조방법{HIGH VOLTAGE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 고전압 반도체 소자 및 제조방법에 관한 것이다.
수평 확산형 모스(Lateral Double diffused Metal Oxide Semiconductor; LDMOS)는 빠른 스위칭 응답, 높은 입력 임피던스를 가지는 대표적인 전력 소자이다. 이하에서는, 일반적인 N 채널 LDMOS 소자의 구조 및 제조공정에 대하여 상세히 설명하도록 한다.
도 1은 종래의 고전압 반도체 소자에 대한 단면도이다.
도 1을 참조하면, 종래의 LDMOS 반도체 소자는 기판의 표면 상에 배치되는 게이트 구조물(510), 상기 기판의 표면에 인접하여 상호 이격 형성되는 제1 도전형의 바디 영역(530)과 제2 도전형의 드리프트 영역(550)으로 이루어진다. 상기 게이트 구조물(510)의 양 측면에는 상기 구조물(510)의 측면을 캡핑(Capping)함으로써 후술할 제2 도전형의 고농도 불순물 영역(532)과 제2 도전형의 저농도 불순물 영역(534)이 분리되도록 한다.
또한, 상기 바디 영역(530)의 상측에는 기판의 표면에 인접한 위치에 제2 도전형의 고농도 불순물 영역(532)과 제2 도전형의 저농도 불순물 영역(534)이 각각 형성된다.
또한, 상기 기판의 표면에 인접한 상기 드리프트 영역(550)의 상측에 제2 도전형의 고농도 불순물 영역인 드레인 영역(552)이 형성된다.
도 2는 종래의 고전압 반도체 소자의 바디 영역 측에 제2 도전형의 고농도 불순물 영역을 형성하는 공정을 설명하기 위한 단면도이다.
도 2를 참조하여 소스 영역의 제조단계에 대하여 살펴보면, 먼저, 좁은 폭을 가지는 소스 영역을 형성하기 위하여, 인접한 게이트 사이의 공간(A1) 내측 소스 영역 형성 위치를 제외한 기판의 상부면에 포토레지스트(PR) 마스크를 형성한다. 이 때 상기 마스크의 폭이 일정 수준 이상으로 형성되지 못하는 경우, 포토레지스트 변형에 따라 PR profile이 변경되거나, 인접한 게이트 구조물(510)의 측면에 붙어버리는 경우가 발생한다. 따라서, 안정적으로 소스 영역을 형성하기 위해서는 상기 공간(A1) 측에 형성되는 마스크의 폭의 크기를 최소 한도 이상으로 유지하여야 한다. 이를 위해서는 인접한 게이트 구조물(510) 사이의 이격 거리(A1)(인접한 게이트 구조물(510)의 서로 대향하는 게이트 스페이서(512) 간 이격 거리)를 일정 수준 이상으로 유지하여야 하며, 이는 곧 바디 영역(530)의 폭을 일정 수준 이상으로 유지하여야 한다는 의미이다. 따라서, 바디 영역(530)의 최소 폭 크기 보장을 위하여, LDMOS 소자의 소형화에 한계가 발생한다. 또한, 온 저항(Rsp) 특성 개선을 제한하는 일 요인이 된다.
전술한 문제점들을 해결하기 위하여, 본 발명의 발명자들은 종래의 바디 영역(530)과 대응되는 영역의 폭을 최소화하여 소자의 소형화 및 온 저항(Rsp) 특성을 개선 가능하도록 하는 고전압 반도체 소자 및 제조방법을 개시하고자 한다.\
한국공개특허 KR 제10-2017-0060210 '개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 바디 영역 내 폭이 좁은 고농도 불순물 영역을 형성하지 않음으로써, 고농도 불순물 영역 형성을 위하여 인접한 한 쌍의 게이트 전극 사이의 공간 내 그리고 기판의 표면 위에 형성되는 포토레지스트 마스크를 미형성하여 상기 마스크가 일정 수준 이상의 폭으로 형성되는 것을 보장할 필요가 없음에 따라, 바디 영역의 폭 크기를 줄일 수 있도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 전술한 바와 같이 바디 영역의 폭 크기를 줄임으로써 반도체 소자의 소형화 및 온 저항 특성 향상을 도모할 수 있도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 N+ 형 소스 영역 형성을 위한 별도의 공정이 생략되어 공정의 간소화 및 그에 따른 경제성을 도모할 수 있도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 N+ 형 소스 영역을 형성하지 않음으로써 해당 소스 영역 을 위한 포토레지스트 패턴 형성에 제한을 주는 디자인 룰의 한계를 극복하도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 소스 영역에 인접한 게이트 전극의 일 측면에 게이트 스페이서를 미형성하여 해당 스페이서의 폭 크기만큼 바디 영역의 폭을 줄임으로써 반도체 소자의 소형화 및 온 저항 특성 향상을 도모할 수 있도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 저농도 불순물 영역으로 이루어지는 소스 영역 형성 공정이 바디 영역을 규정하기 위하여 기판 표면에 형성되는 포토레지스트 마스크를 활용하여 이루어짐으로써, 해당 소스 영역 형성을 위한 별도의 공정이 생략하여 공정의 간소화 등을 도모할 수 있도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 기판의 상부 일 측에 형성되는 드리프트 영역; 상기 드리프트 영역 내에서 게이트 전극과 이격 형성되는 드레인 영역; 상기 기판의 상부 타 측 상기 드리프트 영역과 이격 형성되는 바디 영역; 상기 기판의 표면 부위에 형성되는 게이트 전극; 상기 게이트 전극과 기판의 표면 사이에 형성되는 게이트 절연막; 및 상기 게이트 전극의 외측면에만 형성되어 상기 전극의 내측면에 미형성되는 게이트 스페이서;를 포함한다.
본 발명의 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 상기 바디 영역의 상 측에 형성되는 소스 영역; 및 소스 영역의 일 측면과 인접한 위치에 형성되는 바디 컨택 영역;을 추가로 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자에 구비된 상기 소스 영역은 제2 도전형의 저농도 불순물 영역으로 이루어진다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자에 구비된 상기 소스 영역은 바디 영역 내에서, 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성된다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자에 구비된 상기 소스 영역은 바디 영역을 정의하기 위하여 기판 표면에 형성되는 포토레지스트 마스크를 이용하여 형성된다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 소스 영역 및/또는 바디 컨택 영역 및/또는 게이트 전극 및/또는 드레인 영역 상부에 형성되는 실리사이드막;을 추가로 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 상기 게이트 전극과 드레인 영역 사이에 게이트 필드 플레이트를 추가로 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 기판의 상부 일 측에 형성되는 드리프트 영역; 상기 기판의 상부 타 측 상기 드리프트 영역과 일정 거리 이격된 위치에 형성되는 바디 영역; 상기 드리프트 영역 및 바디 영역의 일측과 인접하여 상기 기판의 표면 부위에 형성되는 게이트 전극; 상기 게이트 전극과 기판의 표면 사이에 형성되는 게이트 절연막; 상기 바디 영역의 상 측에, 제2 도전형의 저농도 불순물 영역으로 이루어지는 소스 영역; 및 소스 영역의 일 측면과 인접하여 형성되는 바디 컨택 영역;을 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자에 구비된 상기 소스 영역은 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성된다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 상기 게이트 전극의 외측면에만 형성되는 게이트 스페이서;를 추가로 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자는 기판의 상부 일 측에 형성되는 드리프트 영역; 상기 기판의 상부 타 측 상기 드리프트 영역과 일정 거리 이격 형성되는 바디 영역; 상기 드리프트 영역 및 바디 영역의 일측과 인접하여 상기 기판의 표면 부위에 형성되는 게이트 전극; 상기 게이트 전극과 기판의 표면 사이에 형성되는 게이트 절연막; 상기 바디 영역의 상 측에 형성되는 제2 도전형의 저농도 불순물 영역으로, 상기 바디 영역을 형성하기 위하여 기판 표면에 도포되는 포토레지스트 패턴을 통한 마스크 형성시 상기 마스크를 이용하여 형성되는 소스 영역; 및 소스 영역의 일 측면과 인접하여 형성되는 바디 컨택 영역;을 포함한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자에 구비된 상기 소스 영역은 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성된다.
본 발명의 일 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자 제조방법은 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판 표면 부위에 게이트 막을 증착시키는 단계; 상기 게이트 막의 상부에 게이트 전극의 외측면 형성을 위한 포토레지스트 패턴을 형성한 이후, 상기 게이트 막의 일 측으로부터 외측 방향을 따라 증착된 게이트 막을 식각하여 상기 게이트 전극의 외측면을 형성하는 단계; 게이트 전극의 외측면에 게이트 스페이서를 형성하는 단계; 상기 게이트 전극의 외측면으로부터 내측으로 일정 거리 이격된 위치로부터 내측 방향을 따라 상기 게이트 막을 식각하는 단계; 및 상기 드리프트 영역으로부터 일정 거리 이격된 위치에 바디 영역 및 소스 영역을 형성하는 단계;를 포함한다.
본 발명의 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자 제조방법에 있어서, 상기 소스 영역은 바디 영역 형성을 위하여 기판의 표면에 형성된 제1 포토레지스트 패턴을 통한 마스크를 이용하여 형성된다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자 제조방법에 있어서, 상기 소스 영역은 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성된다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자 제조방법은 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판 표면 부위에 게이트 막을 증착시키는 단계; 상기 드리프트 영역으로부터 일정 거리 이격된 위치에, 제1 포토레지스트 패턴을 통한 마스크를 이용하여 바디 영역과 함께, 상기 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성되는 소스 영역을 형성하는 단계; 상기 드리프트 영역 내에 고농도 드레인 영역을 형성하는 단계; 및 상기 바디 영역 내에 바디 컨택 영역을 형성하는 단계;를 포함한다.
본 발명의 다른 실시예에 따르면, 본 발명에 따른 고전압 반도체 소자 제조방법에 있어서, 상기 소스 영역은 제2 도전형의 저농도 불순물 영역으로 이루어진다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 바디 영역 내 폭이 좁은 고농도 불순물 영역을 형성하지 않음으로써, 고농도 불순물 영역 형성을 위하여 인접한 한 쌍의 게이트 전극 사이의 공간 내 그리고 기판의 표면 위에 형성되는 포토레지스트 마스크를 미형성하여 상기 마스크가 일정 수준 이상의 폭으로 형성되는 것을 보장할 필요가 없음에 따라, 바디 영역의 폭 크기를 줄일 수 있도록 하는 효과가 있다.
또한, 본 발명은 전술한 바와 같이 바디 영역의 폭 크기를 줄임으로써 반도체 소자의 소형화 및 온 저항 특성 향상을 도모할 수 있도록 하는 효과를 가진다.
또한, 본 발명은 N+ 형 소스 영역 형성을 위한 별도의 공정이 생략되어 공정의 간소화 및 그에 따른 경제성을 도모할 수 있도록 하는 효과가 도출된다.
또한, 본 발명은 N+ 형 소스 영역을 형성하지 않음으로써 해당 소스 영역 을 위한 포토레지스트 패턴 형성에 제한을 주는 디자인 룰의 한계를 극복하도록 하는 효과를 나타낸다.
또한, 본 발명은 소스 영역에 인접한 게이트 전극의 일 측면에 게이트 스페이서를 미형성하여 해당 스페이서의 폭 크기만큼 바디 영역의 폭을 줄임으로써 반도체 소자의 소형화 및 온 저항 특성 향상을 도모할 수 있도록 하는 효과를 보인다.
또한, 본 발명은 저농도 불순물 영역으로 이루어지는 소스 영역 형성 공정이 바디 영역을 규정하기 위하여 기판 표면에 형성되는 포토레지스트 마스크를 활용하여 이루어짐으로써, 해당 소스 영역 형성을 위한 별도의 공정이 생략하여 공정의 간소화 등을 도모할 수 있도록 하는 효과가 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 고전압 반도체 소자에 대한 단면도이고;
도 2는 종래의 고전압 반도체 소자의 바디 영역 측에 제2 도전형의 고농도 불순물 영역을 형성하는 공정을 설명하기 위한 단면도이고;
도 3은 본 발명의 일 실시예에 따른 고전압 반도체 소자에 대한 단면도이고;
도 4는 본 발명의 일 실시예에 따른 드리프트 영역, 소자분리막, 게이트 필드 플레이트, 게이트 절연막 및 게이트 막 형성 공정을 설명하기 위한 단면도이고;
도 5는 본 발명의 일 실시예에 따른 게이트 전극의 외측면에 게이트 스페이서 형성 공정을 설명하기 위한 단면도이고;
도 6은 본 발명의 일 실시예에 따른 바디 영역 및 저농도 불순물 영역인 소스 영역 형성 공정을 설명하기 위한 단면도이고;
도 7은 본 발명의 일 실시예에 따른 드레인 영역 형성 공정을 설명하기 위한 단면도이고;
도 8은 본 발명의 일 실시예에 따른 바디 컨택 영역 형성 공정을 설명하기 위한 단면도이고;
도 9는 본 발명의 일 실시예에 따른 실리사이드막 형성 공정을 설명하기 위한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다.
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
이하에서는 N 채널 LDMOS(수평형 이중확산 모드; Lateral Double diffused MOS) 소자들을 일 예시로 설명하나, 이는 설명의 편의를 위한 것으로, 본 발명의 범위가 상기 예시에 의하여 한정되는 것은 아니다. 따라서, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 P 채널 LDMOS 뿐만 아니라, P 채널 LDMOS 및 N 채널 LDMOS의 조합으로 이루어지는 다양한 반도체 소자들 및 회로들이 제공될 수 있음에 유의하여야 한다.
그러면, 이하에서는 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 고전압 반도체 소자 및 그 제조방법에 대하여 상세히 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 고전압 반도체 소자에 대한 단면도이고,도 4 내지 도 9는 도 3에 따른 고전압 반도체 소자 제조공정을 설명하기 위한 단면도이다..
도 3을 참조하면, 본 발명의 일 실시예에 따른 고전압 반도체 소자(100)는 제1 도전형의 기판(102)을 포함한다. 이러한 기판(102)은 제1 도전형의 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜층일 수도 있다. 또한 기판(102)은 활성 영역(액티브 영역)으로 사용되는 웰 영역(WELL)이 형성될 수 있으며, 이러한 활성 영역은 소자분리막(170)에 의하여 한정될 수 있다. 상기 소자분리막(170)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통하여 형성될 수 있다.
기판(102)의 상부 일 측 상기 기판(102)의 표면 부위에, 제2 도전형을 갖는 드리프트 영역(110)이 배치될 수 있다. 이러한 드리프트 영역(110)은 후술할 바디 영역(132)과 일정 거리 이격되어 배치되도록 한다. 또한, 드리프트 영역(110)으로는 제2 도전형의 불순물 영역이 사용될 수 있다. 드리프트 영역(110) 내 도핑 농도가 일정 수준 이하인 경우 온 저항(Rsp) 특성이 나빠지며, 이와 반대로 도핑 농도를 일정 수준 이상으로 증가시키는 경우 온 저항(Rsp) 특성이 개선되나 브레이크다운 전압 특성이 나빠지므로 해당 특성을 고려한 적정한 수준의 도핑 농도를 가지는 불순물 영역이 형성되도록 하는 것이 바람직하다. 상기 드리프트 영역(110)의 도핑 농도는 후술할 드레인 영역(12)의 도핑 농도보다 낮게 형성되는 것이 더욱 바람직하다.
또한, 드리프트 영역(110) 내, 바람직하게는 상기 드리프트 영역(110) 내 기판(102)의 표면 부위에는 후술할 게이트 전극(140)과 일정 거리 이격되어 드레인 영역(120)이 형성된다. 드레인 영역(120)은 제2 도전형의 고농도 불순물 영역이 사용될 수 있으며, 드리프트 영역(110)보다 높은 도핑 농도를 가진다.
또한, 기판(102)의 상부 타 측에, 바람직하게는 드리프트 영역(110)과 일정 거리 이격된 상기 기판(102)의 표면 부위에, 제1 도전형의 바디 영역(132)이 위치한다. 바디 영역(132)의 도핑 농도는 제1 도전형의 기판(102)의 도핑 농도보다 높게 형성되는 것이 바람직하다. 따라서, 공핍 영역이 일정 수준 이상으로 커지는 것 등을 방지함으로써 용이한 채널 형성이 가능한 이점이 있다.
바디 영역(132) 내에는, 바람직하게는 상기 바디 영역(132) 내 상기 기판(102)의 표면 부위에는, 제2 도전형의 소스 영역(134)이 배치된다. 또한, 소스 영역(134)과 인접한 위치에 제1 도전형의 바디 컨택 영역(136)이 형성될 수 있다. 그리고, 바디 컨택 영역(136)의 일 측면과 소스 영역의(134)의 일 측면은 상호 접하도록 배치될 수 있다. 바디 컨택 영역(136)은 바디 영역(132)보다 높은 도핑 농도로 형성되며, 예를 들어 도시된 바와 같이 P+ 형 도핑 영역일 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 고전압 반도체 소자(100)의 소스 영역(134)은, 종래의 N+ 형 도핑 영역 및 익스텐션 영역으로 이루어지는 것과는 달리, 제2 도전형의 저농도 불순물 영역으로만 이루어진다. 따라서, 종래의 N+ 형 도핑 영역보다 도핑 농도가 낮은 N 형 도핑 영역으로 형성될 수도, 또는 N- 형 도핑 영역으로 형성될 수도 있다. 또한, 소스 영역(134)은 바디 영역(132) 상부에 있어서, 인접한 한 쌍의 게이트 전극(140) 사이의 공간(A1)을 따라 연장되도록 형성될 수 있다(도 7 참조). 따라서, 종래의 N+ 형 도핑 영역보다 넓은 폭(횡방향 길이)을 갖도록 형성된다. 상기 소스 영역(134)은, 예를 들어 종래의 N 형 도핑 영역과 대응되는 영역(즉, 익스텐션 영역)일 수도 있다. 그러므로, 종래와 같이 N+ 형 소스 영역 형성을 위한 별도의 공정이 생략될 수 있으며, 구체적으로 도 2에 도시된 바와 같은 단계를 거치지 않으므로, 공정의 간소화 및 그에 따른 경제성 도모 역시 가능한 이점이 발생한다.
이하에서는 상기 소스 영역(134)을 저농도의 불순물 영역으로 형성함으로써 발생하는 이점에 대하여 설명하도록 한다. 도 2를 참조하면, 종래에는 고농도의 도핑 영역 및 저농도의 익스텐션을 형성하기 위하여 인접한 한 쌍의 게이트 전극(140) 사이의 공간(A1)에 있어서, 고농도 도핑 영역 및 익스텐션 영역이 형성될 위치의 기판 표면을 제외한 나머지 공간에 포토레지스트 패턴을 통하여 마스크(Photoresist Mask)를 형성한다. 이 때 포토레지스트 패턴의 폭(횡방향 길이)이 일정 수준 이하로 형성되는 경우, 포토레지스트 변형에 따라 PR profile이 변경되거나 인접한 게이트 전극(140)에 붙어버려 소스 영역을 형성하는 것이 비용이할 수 있다. 따라서, 이를 방지하기 위해서는 마스크의 폭이 일정 수준 이상으로 형성되는 것이 보장되어야 하며, 필연적으로 바디 영역의 폭 크기 역시 일정 수준으로 형성할 수밖에 없다. 이 경우, 반도체 소자의 크기가 커지는 것 뿐만 아니라, 온 저항(Rsp)이 증가하는 문제 역시 발생한다.
도 7을 참조하면, 본 발명의 일 실시예에 따라 저농도의 불순물 영역으로 이루어지는 소스 영역(134)은 바디 컨택 영역(136), 그리고 게이트 전극(140)의 하측 사이 공간에 N+ 형 도핑 영역을 형성하기 위하여 전술한 폭이 좁은 포토레지스트 마스크를 형성할 필요가 없다. 따라서, 마스크의 일정 수준 이상의 폭 크기를 보장하기 위하여 바디 영역의 폭을 이와 대응되도록 형성할 필요가 없다. 그러므로, 종래의 반도체 소자와는 달리 바디 영역(132)의 폭을 줄일 수 있어 온 저항(Rsp) 특성의 향상과 함께 반도체 소자의 크기를 더욱 소형화하는 것이 가능하다.
또한, 공정의 서술 단계에서 상세히 설명하겠지만, 본 발명의 일 실시예에 따른 소스 영역(134)이 기존의 익스텐션 영역과 대응되는 것으로 이해하는 경우에도, 상기 소스 영역(134)은 종래의 익스텐션 영역과 다르게 상기 소스 영역(134) 의 형성만을 위한 포토레지스트 마스크 형성 등의 독자적인 별도의 공정을 필요로 하지 않는 것에 그 이점이 있다.
도 3을 참조하면, 또한, 기판(102)의 표면 측에 게이트 전극(140)이 형성되고, 게이트 전극(140)과 기판(102)의 표면 사이에, 그리고 상기 게이트 전극(140)의 양 측면을 따라 게이트 절연막(142)이 형성된다. 게이트 전극(140)의 일단은 소스 영역(134)의 일단 상 측에, 상기 소스 영역(134)과 일부 중첩된 위치에 형성될 수 있다. 또한, 게이트 전극(140)의 타단은 드레인 영역(120)의 일단 상 측에, 상기 드레인 영역(120)과 일부 중첩된 위치에 형성될 수 있다. 또한, 게이트 전극(140)은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있으며, CVD, PVD, ALD, MOALD, 또는 MOCVD 공정 등에 의해 형성될 수 있다.
게이트 절연막(142)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. 또한, 상기 게이트 절연막(142)은 ALD, CVP, 또는 PVD 공정 등에 의하여 형성될 수 있다.
또한, 게이트 전극(140) 및 게이트 절연막(142)의 일 측면에는 게이트 스페이서(144)로 커버될 수 있으며, 상기 게이트 스페이서(144)는 산화막, 질화막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. 본 발명의 일 실시예에 따른 게이트 전극(140)은 드레인 영역(120)과 인접한 일 측면만이 게이트 스페이서(144)로 캡핑(Capping)되어 있는 것을 특징으로 한다. 즉, 소스 영역(134)과 인접한 게이트 전극(140)의 타 측면에는 별도의 게이트 스페이서(144)가 형성되어 있지 않다. 이하에서는, 소스 영역(134)과 인접한 게이트 전극(140)의 일 측면을 '게이트 전극(140)의 내측면'으로, 타 측면을 '게이트 전극(140)의 외측면'으로 표현한다. 즉, 본 발명의 일 실시예에 따른 고전압 반도체 소자(100)에 있어서, 게이트 스페이서(144)가 미형성된 위치가 게이트 전극(140)의 '내측면'이며, 상기 스페이서(144)가 형성된 위치가 게이트 전극(140)의 '외측면'이다. 또한, 도시된 도면들에서 게이트 전극(140)으로부터 인접한 드레인 영역(120)을 향한 방향을 '외측 방향'으로, 소스 영역(134)을 향한 방향을 '내측 방향'으로 표현한다.
이하에서는 소스 영역(134)과 인접한 게이트 전극(140)의 내측면에 게이트 스페이서(144)가 형성되지 않음으로써 발생하는 이점에 대하여 상세히 설명하도록 한다. 전술한 바와 같이, 종래에는 N+ 형(고농도) 도핑 영역을 형성하기 위하여, 인접한 한 쌍의 게이트 전극 사이의 공간(A1)에 있어서, N+ 형 도핑 영역이 형성될 위치의 상부면을 제외한 나머지 공간에 포토레지스트 패턴을 이용한 마스크를 형성한다(도 2 참조). 상기 공간(A1) 측 폭의 크기는 서로 대향하는 게이트 스페이서(512)로 인하여 협소해질 수밖에 없다. 따라서, 게이트 스페이서(512)로 인하여 더욱 협소해진 폭을 보상하기 위해서는 바디 영역(530)의 폭을 더욱 넓게 형성하여야 한다.
본 발명의 일 실시예에 따른 반도체 소자(100)는, 도 7을 참조하면, 상기 공간(A1)에 상호 대향하는 인접한 한 쌍의 게이트 전극(140)들의 측면에 게이트 스페이서를 미형성함으로써 상기 게이트 스페이서의 폭 크기만큼 바디 영역(132)의 폭을 더욱 좁게 하면서도 마스크의 폭이 일정 수준 이상으로 형성되도록 하는 것이 가능하다. 따라서, N+ 형 도핑 영역 미형성과 함께 게이트 전극(140)의 일 측에 게이트 스페이서를 형성하지 않음으로써 바디 영역(132)의 폭을 최소화하여 온 저항(Rsp) 특성의 향상과 함께 반도체 소자의 크기 소형화가 가능하다.
도 3을 참조하면, 상기 고전압 반도체 소자(100)는 게이트 전극(140)과 드레인 영역(120)의 사이 공간에 게이트 필드 플레이트(150)를 배치하여 게이트 전극(140) 에지 부위에서의 전계 집중을 방지할 수 있도록 하는 것이 더욱 바람직하다.
소스 영역(134) 및/또는 바디 컨택 영역(136) 및/또는 게이트 전극(140) 및/또는 드레인 영역(120)의 상 측에는 금속막을 이용하여 실리사이드막(160)이 형성된다. 일반적으로, MOSFET 소자에는 접촉 저항을 개선하고 열적 안정성을 위해 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속막을 이용하여 실리사이드막(160)을 형성하는 자기정렬 실리사이드(Self Aligned Silicide; Salicide) 공정이 수행된다.
이하에서는 본 발명의 일 실시예에 따른 고전압 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 드리프트 영역, 소자분리막, 게이트 필드 플레이트, 게이트 절연막 및 게이트 막 형성 공정을 설명하기 위한 단면도이다.
먼저, 기판(102)의 표면 부위에 웰 영역 형성을 위하여 포토레지스트 패턴(미도시)이 형성되고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하는 이온 주입 공정을 통하여 웰 영역을 형성할 수 있다. 또한, 웰 영역은 제2 도전형으로 형성하고, 예를 들어 비소 또는 인 등과 같은 N 형 도펀트 이온을 이용하는 이온 주입 공정을 통해 제2 도전형 영역을 형성할 수 있으며, 그 이후 상기 웰 영역을 활성화시키기 위한 열처리 공정이 수반될 수 있다. 전술한 바와 같이, 상기 기판(102)은 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜층일 수도 있다.
그 이후, 도 4를 참조하면, 상기 포토레지스트 패턴은 예를 들어 애싱/스트립 공정을 통해 제거되고, 소자분리막(170)을 형성하여 활성 영역을 규정할 수 있다. 전술한 바와 같이, 상기 소자분리막(170)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통하여 형성될 수 있다.
이어서, 활성 영역의 표면 부위에 드리프트 영역(110) 형성을 위한 포토레지스트 패턴(미도시)을 형성한 이후, 예를 들어 이온 주입 공정을 통하여, 제2 도전형을 갖는 드리프트 영역(110)을 형성할 수 있다. 또한, 게이트 막과 드레인 영역(110) 사이에 게이트 필드 플레이트(150)를 형성할 수 있으며, 상기 게이트 필드 플레이트(150)는 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 통하여 형성될 수 있다.
상기 드리프트 영역(110)이 형성되면, 활성 영역 또는 기판(102)의 표면 부위에 게이트 절연막(142)을 형성하고, 상기 게이트 절연막(142) 상부에 게이트 전극(140) 형성을 위하여 예를 들어 도전성 폴리실리콘막으로 이루어지는, 게이트 막을 증착시킨다. 다만, 게이트 막은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있음에 유의하여야 한다. 또한, 상기 게이트 절연막(142)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 전극의 외측면에 게이트 스페이서 형성 공정을 설명하기 위한 단면도이다.
이후, 도 5를 참조하면, 상기 게이트 막의 상부에 게이트 전극(140)의 외측면 형성을 위한 포토레지스트 패턴(미도시)을 형성한 이후, 게이트 전극(140)의 외측면 형성 영역으로부터 외측 방향에 증착된 게이트 막 및 게이트 절연막(142)을 차례로 식각하여 상기 게이트 전극(140)의 외측면을 형성한다.
그리고 상기 게이트 전극(140)의 외측면에, 예를 들어 CVD(Chemical Vapor Deposition) 공정으로 게이트 절연막(144)을 증착하고 이방성 건식 식각을 수행하여 상기 게이트 전극(140)의 외측면에 게이트 스페이서(146)를 형성한다. 더욱 바람직하게는, 상기 전극(140)의 외측면에만 스페이서(146)를 형성한다. 따라서, 인접한 한 쌍의 게이트(140) 사이의 공간(A1)에 기존의 전극(140) 내측면에 형성된 게이트 스페이서(146)의 폭의 크기와 대응되는 크기의 여유 공간이 발생함으로써, 상기 공간(A1) 사이에 진행될 제2 포토레지스트 패턴(210) 형성을 위한 충분한 폭을 보장할 수 있다. 따라서, 여유 공간과 대응되는 크기의 바디 영역(136)의 폭 크기를 줄일 수 있어 온 저항(Rsp) 개선 및 소자 소형화를 도모할 수 있다.
도 6은 본 발명의 일 실시예에 따른 바디 영역 및 저농도 불순물 영역인 소스 영역 형성 공정을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 전극(140)의 외측면에 게이트 스페이서(146)를 형성한 이후, 바디 영역(132)이 형성될 위치와 대응되는 위치에 기 형성되어 있는 게이트 전극(140)을 식각한다.
또한, 상기 활성 영역 또는 기판(102)의 표면 부위 상에 제1 포토레지스트 패턴(200)을 형성한 이후, 예를 들어 상기 제1 포토레지스트 패턴(200)을 이온 주입 마스크로서 이용하는 이온 주입 공정을 통하여 제1 도전형의 바디 영역(132)을 형성한다. 또한, 동일 공정에서, 예를 들어 이온 주입 공정을 통해 제2 도전형의 저농도 소스 영역(134)을 형성한다. 전술한 바와 같이, 상기 소스 영역(134)은 제2 도전형의 저농도의 불순물 영역으로 이루어지며 종래의 N+ 형 도핑 영역보다 도핑 농도가 낮은 N 형 도핑 영역으로 형성될 수도, N 형 도핑 영역보다 낮은 N- 형 도핑 영역으로 형성될 수도 있다. 또한, 소스 영역(134)은 바디 영역(132) 상부에 있어서, 인접한 한 쌍의 게이트(140) 사이의 공간(A1)을 따라 연장되도록 형성될 수 있다. 따라서, 종래의 N+ 형 도핑 영역보다 넓은 폭(횡방향 길이)을 갖도록 형성된다. 그러므로, 전술한 바와 같이, 바디 컨택 영역(136), 그리고 게이트(142)의 하측 사이 공간에 N+ 형 도핑 영역 및 익스텐션 영역(종래의 LDD 구조의 소스 영역)을 형성하기 위하여 폭이 좁은 포토레지스트 마스크를 형성할 필요가 없다. 따라서, 마스크의 일정 수준 이상의 폭을 보장하기 위하여 바디 영역(132)의 폭을 넓게 형성할 필요 역시 없으므로, 종래의 반도체 소자와는 달리 바디 영역(132)의 폭을 줄일 수 있어 온 저항(Rsp) 특성의 향상과 함께 반도체 소자의 크기 역시 더욱 소형화하는 것이 가능하다.
도 7은 본 발명의 일 실시예에 따른 드레인 영역 형성 공정을 설명하기 위한 단면도이다.
도 7을 참조하면, 그 후 인접한 한 쌍의 게이트(140) 사이의 공간(A1)을 포함한, 드레인 영역(120) 형성 영역을 제외한 활성 영역 또는 기판(102)의 표면에 제2 포토레지스트 패턴(210)을 형성한 이후, 예를 들어 상기 패턴(210)을 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 제2 도전형의 고농도 드레인 영역(120)을 형성한다.
도 8은 본 발명의 일 실시예에 따른 바디 컨택 영역 형성 공정을 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 드레인 영역(120)이 형성된 이후 바디 컨택 영역(136) 형성 영역을 제외한 활성 영역의 표면에 제3 포토레지스트 패턴(220)을 형성하고, 예를 들어 상기 패턴(220)을 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 제1 도전형의 바디 컨택 영역(136)을 형성한다.
도 9는 본 발명의 일 실시예에 따른 실리사이드막 형성 공정을 설명하기 위한 단면도이다.
도 9를 참조하면, 마지막 단계로, 접촉 저항을 개선하고 열적 안정성을 위하여, 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속막을 이용하여, 드레인 영역(110) 및/또는 소스 영역(132) 및/또는 바디 컨택 영역(136) 및/또는 기판(140) 상부에 실리사이드막(160)을 형성하는 자기정렬 실리사이드(Self Aligned Silicide; Salicide) 공정이 수행된다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
100 : 고전압 반도체 소자
102 : 기판
110 : 드리프트 영역 120 : 드레인 영역
132 : 바디 영역 134 : 소스 영역
136 : 바디 컨택 영역
140 : 게이트 전극 142 : 게이트 절연막
144 : 게이트 스페이서
150 : 필드 플레이트 160 : 실리사이드막
170 : 소자분리막
200 : 제1 포토레지스트 패턴 210 : 제2 포토레지스트 패턴
220 : 제3 포토레지스트 패턴
A1 : 인접한 한 쌍의 게이트(140) 사이의 공간

Claims (17)

  1. 기판의 상부 일 측에 형성되는 드리프트 영역;
    상기 드리프트 영역 내에서 게이트 전극과 이격 형성되는 드레인 영역;
    상기 기판의 상부 타 측 상기 드리프트 영역과 이격 형성되는, 제1 도전형의 바디 영역;
    상기 기판의 표면 부위에 형성되는 게이트 전극;
    상기 게이트 전극과 기판의 표면 사이에 형성되는 게이트 절연막;
    상기 바디 영역 내 소스 영역; 및
    상기 게이트 전극의 외측면에만 형성되어 상기 전극의 내측면에 미형성되는 게이트 스페이서;를 포함하고,
    상기 소스 영역은
    인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장하며, 제2 도전형의 저농도 불순물 영역으로만 이루어지는 고전압 반도체 소자.
  2. 제1항에 있어서,
    소스 영역의 일 측면과 인접한 위치에 형성되는 바디 컨택 영역;을 추가로 포함하는 고전압 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 소스 영역은 바디 영역을 정의하기 위하여 기판 표면에 형성되는 포토레지스트 마스크를 이용하여 형성되는 고전압 반도체 소자.
  6. 제5항에 있어서,
    상기 고전압 반도체 소자는 소스 영역 및/또는 바디 컨택 영역 및/또는 게이트 전극 및/또는 드레인 영역 상부에 형성되는 실리사이드막;을 추가로 포함하는 고전압 반도체 소자.
  7. 제5항에 있어서,
    상기 고전압 반도체 소자는 상기 게이트 전극과 드레인 영역 사이에 게이트 필드 플레이트를 추가로 포함하는 고전압 반도체 소자.
  8. 기판의 상부 일 측에 형성되는 드리프트 영역;
    상기 기판의 상부 타 측 상기 드리프트 영역과 일정 거리 이격된 위치에 형성되는, 제1 도전형의 바디 영역;
    상기 드리프트 영역 및 바디 영역의 일측과 인접하여 상기 기판의 표면 부위에 형성되는 게이트 전극;
    상기 게이트 전극과 기판의 표면 사이에 형성되는 게이트 절연막;
    상기 바디 영역의 상 측에, 제2 도전형의 저농도 불순물 영역으로만 이루어지는 소스 영역; 및
    소스 영역의 일 측면과 인접하여 형성되는 바디 컨택 영역;을 포함하고,
    상기 소스 영역 및 바디 영역은
    동일한 포토레지스트 패턴을 이용하여 형성되는 고전압 반도체 소자.
  9. 제8항에 있어서,
    상기 소스 영역은 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성되는 고전압 반도체 소자.
  10. 제8항에 있어서,
    상기 고전압 반도체 소자는 상기 게이트 전극의 외측면에만 형성되는 게이트 스페이서;를 추가로 포함하는 고전압 반도체 소자.
  11. 삭제
  12. 삭제
  13. 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판 표면 부위에 게이트 막을 증착시키는 단계;
    상기 게이트 막의 상부에 게이트 전극의 외측면 형성을 위한 포토레지스트 패턴을 형성한 이후, 상기 게이트 막의 일 측으로부터 외측 방향을 따라 증착된 게이트 막을 식각하여 상기 게이트 전극의 외측면을 형성하는 단계;
    게이트 전극의 외측면에 게이트 스페이서를 형성하는 단계;
    상기 게이트 전극의 외측면으로부터 내측으로 일정 거리 이격된 위치로부터 내측 방향을 따라 상기 게이트 막을 식각하는 단계; 및
    상기 드리프트 영역으로부터 일정 거리 이격된 위치에 바디 영역 및 제2 도전형의 저농도 불순물 영역으로만 이루어지며 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장하는 소스 영역을 형성하는 단계;를 포함하는 고전압 반도체 소자 제조방법.
  14. 제13항에 있어서,
    상기 소스 영역은 바디 영역 형성을 위하여 기판의 표면에 형성된 제1 포토레지스트 패턴을 통한 마스크를 이용하여 형성되는 고전압 반도체 소자 제조방법.
  15. 삭제
  16. 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판 표면 부위에 게이트 막을 증착시키는 단계;
    상기 드리프트 영역으로부터 일정 거리 이격된 위치에, 제1 포토레지스트 패턴을 통한 마스크를 이용하여 제1 도전형의 불순물 영역인 바디 영역과 함께, 상기 바디 영역의 상 측에 인접한 한 쌍의 게이트 전극 사이 공간을 따라 연장 형성되는 제2 도전형의 저농도 불순물 영역으로만 이루어지는 소스 영역을 형성하는 단계;
    상기 드리프트 영역 내에 고농도 드레인 영역을 형성하는 단계; 및
    상기 바디 영역 내에 바디 컨택 영역을 형성하는 단계;를 포함하며,
    상기 소스 영역은
    상기 바디 컨택 영역과 컨택하고, 인접한 한 쌍의 게이트 전극 하측에서 상기 한 쌍의 게이트 전극과 부분적으로 오버랩되는 고전압 반도체 소자 제조방법.
  17. 삭제
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