JP2646591B2 - 不揮発性メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフローティングゲート電極とコントロールゲ
ート電極を有するトランジスタによりメモリセルが構成
されるEPROM（書換え可能な読み出し専用メモリ）等の
不揮発性メモリ装置に関する。

〔従来の技術〕

フローティングゲート電極とコントロールゲート電極
を有したトランジスタによりメモリセルが構成されるEP
ROM等の不揮発性メモリ装置が知られている。

ここで、従来用いられている不揮発性メモリ装置の一
例について、第９図及び第10図を参照しながら簡単に説
明する。

この不揮発性メモリ装置のメモリセルのメモリトラン
ジスタは、半導体基板100の表面に形成されたソース・
ドレイン領域101,102を有し、それらソース・ドレイン
領域101,102の間の基板表面は、チャンネル領域105とさ
れている。この基板表面に臨んだチャンネル領域105上
には、ゲート絶縁膜106が形成され、その上部にはフロ
ーティングゲート電極103が形成されている。このフロ
ーティングゲート電極103は、平面的な矩形状のパター
ンからなり、チャンネル長の方向では上記ソース・ドレ
イン領域101,102の間の間隔に対応した寸法とされ、チ
ャンネル幅の方向ではソース・ドレイン領域101,102の
幅より少し幅広に形成されている。このフローティング
ゲート電極103上には、さらにゲート絶縁膜107を介して
他のメモリトランジスタにも共通なコントロールゲート
電極104が形成されている。

〔発明が解決しようとする課題〕

このようなフローティングゲート電極とコントロール
ゲート電極を有したトランジスタによりメモリセルが構
成される不揮発性メモリ装置においても、他の半導体装
置と同様に高集積化の要求がある。

しかしながら、一般的に、フォトリソグラフィー技術
に支えられるメモリ装置の製造工程では、水平方向の微
細加工に限界があり、要求に応えるような微細化や高集
積化が困難である。

そこで、容易に高集積化を実現する不揮発性メモリ装
置が提案されている。この不揮発性メモリ装置は、第１
図及び第２図に示すように、そのメモリセルのメモリト
ランジスタが突設部を利用して形成される構造を有して
いる。

その構造について説明すると、メモリセルのメモリト
ランジスタの部分に、半導体基板としてのシリコン基板
10の一部が突設された突設部11が形成されている。この
突設部11は４面の段差部側壁12を有した四角柱状であ
り、その上面は基板主面10aと平行な平面とされ、その
段差部側壁12は基板主面10aに対して略垂直な面とされ
ている。この段差部側壁12の上端下端にはそれぞれ不純
物領域が形成されている。段差部側壁12の上端側に形成
される不純物領域は、メモリトランジスタのドレイン領
域13である。このドレイン領域13は、突設部11の上面か
ら所定の深さの領域に形成されている。段差部側壁12の
下端側に形成される不純物領域は、メモリトランジスタ
のソース領域14である。このソース領域14は、段差部側
壁12の下端部すなわち突設部11の下端部から基板主面10
aに沿って形成されている。

このようなドレイン領域13,ソース領域14が上端側，
下端側にそれぞれ形成される段差部側壁12には、さらに
所定の膜厚でゲート酸化膜15が形成される。上記段差部
側壁12を被覆するゲート酸化膜15の外側には、さらにフ
ローティングゲート電極16が形成される。このフローテ
ィングゲート電極16は、上記基板主面10a上のゲート酸
化膜19の表面から、各段差部側壁12に沿って四角柱状の
突設部11の周囲を囲むように形成され、その上端は上記
突設部11の上面と略同じ高さに形成されている。コント
ロールゲート電極16の材料は、例えば多結晶シリコン層
であり、不純物を含有する。

このフローティングゲート電極16は、所定の膜厚のゲ
ート酸化膜17に被覆されている。そして、このゲート酸
化膜17を介して上記フローティングゲート電極16を覆う
ようにコントロールゲート電極18が形成されている。こ
のコントロールゲート電極18もフローティングゲート電
極16と同様に、四角柱状の突設部11の周囲を囲むように
形成され、その上端は上記突設部11の上面と略同じ高さ
にされている。このコントロールゲート電極18の下端側
は、他のメモリトランジスタやデコーダー等への接続の
ために、上記基板主面10aに沿って延在されている。

このような構造を有する不揮発性メモリ装置のトラン
ジスタは、そのチャンネル領域が段差部側壁12の突設部
11に形成されており、そのチャンネル長の方向が基板主
面10aに対して垂直な方向とされる。そして、フローテ
ィングゲート電極16は段差部側壁12に形成され、コント
ロールゲート電極18はそのフローティングゲート電極16
を被覆するために、メモリセルのトランジスタは平面上
の占有面積が小さくなる。従って、メモリ装置の高集積
化が容易に実現されることになる。

次に、第３図ａ〜第３図ｅを参照しながら、上述の不
揮発性メモリ装置を製造するための方法について説明す
る。

まず、第３図ａに示すように、Ｐ型のシリコン基板21
をレジスト層22を用いてエッチングする。レジスト層22
のパターンは突設部の平面形状に対応したものとされ、
エッチングにより形成される突設部23は基板主面21aに
略垂直な段差部側壁24を有する。

次に、マスクとして用いたレジスト層22を除去し、突
設された突設部23の全面にゲート酸化膜25を形成する。
また、同時に基板主面21aにも酸化膜26を被着する。こ
のようなゲート酸化膜25と酸化膜26の形成後、第３図ｂ
に示すように、フローティングゲート電極となる第１層
目の多結晶シリコン層27を形成する。この第１層目の多
結晶シリコン層27は、ゲート酸化膜25を介して突設部23
の全面を被覆し、酸化膜26を介して基板主面21a上を被
覆する。特に、この第１層目の多結晶シリコン層27は、
上記ゲート酸化膜25を介して上記段差部側壁24に沿って
形成される。

次に、第３図ｃに示すように、第１層目の多結晶シリ
コン層27を異方性エッチングによりエッチバックして、
フローティングゲート電極28を形成する。このフローテ
ィングゲート電極28は、上記段差部側壁24にのみ残存
し、他は除去される。フローティングゲート電極28の形
成後、第１層目の多結晶シリコン層27の除去された突設
部23の上面領域や基板主面21aに不純物を導入する。そ
の不純物はシリコン基板と反対導電型の不純物領域を形
成し、図示しないレジスト層等により選択的に導入され
る。不純物の導入等により、上記突設部23の上面にはド
レイン領域29が形成され、上記基板主面21aに臨んでソ
ース領域30が形成される。なお、イオン注入でソース領
域30を形成することで、トランジスタの特性が向上す
る。

次に、このようなドレイン領域29,ソース領域30の形
成後、段差部側壁24に形成されたフローティングゲート
電極28の表面を酸化し、酸化膜31を形成する。

このような酸化膜31の形成後、第３図ｄに示すよう
に、全面に第２層目の多結晶シリコン層32を形成する。
この第２層目の多結晶シリコン層32の形成によって、フ
ローティングゲート電極28は、酸化膜32を介して段差部
側壁24の外側から被覆される。

第２層目の多結晶シリコン層32は、コントロールゲー
ト電極として用いられるが、コントロールゲート電極は
他のトランジスタとの接続を図る必要があるため、その
配線部分を残すためにレジスト層33を選択的に形成す
る。

次に、配線部分に対応したレジスト層33をマスクとし
て、RIE（反応性イオンエッチング）等の異方性エッチ
ングを行う。すると、レジスト層33に対応して配線部分
が形成され、さらに上記フローティングゲート電極28に
は酸化膜32を介して形成されるコントロールゲート電極
34が形成される。そして、上記レジスト層33を除去し、
第３図ｅに示すような構造のトランジスタを有した不揮
発性メモリ装置が製造されることになる。

本発明は、さらに高集積化を可能とする不揮発性メモ
リ装置の提供を目的とする。

〔課題を解決するための手段〕

本発明に係る不揮発性メモリ装置は、上述したように
目的を達成するため、半導体基板内に埋め込まれた第１
導電型のソース領域と、上記ソース領域上に形成された
第１導電型の半導体層と、上記半導体層を貫き、上記ソ
ース領域に達する溝と、上記溝に接して、上記半導体基
板表面に配置される第１導電型のドレイン領域と、上記
溝の側壁に第１ゲート絶縁層を介して配置されたフロー
ティングゲート電極と、第２ゲート絶縁層を介して上記
フローティング電極を覆うコントロール電極と、上記コ
ントロール電極に電位を与え、上記半導体基板上に一方
向に延在するワード線と、上記ワード線と直交するビッ
ト線と、上記ビット線とコンタクトホールを介して接続
するとともに、上記ドレイン領域と接続される第１導電
型の接続領域とを備え、上記接続領域が、上記ワード線
及び上記ビット線のいずれとも斜交して配置されるよう
にしたものである。

〔作用〕

本発明に係る不揮発性メモリ装置は、ビット線とコン
タクトホールを介して接続するとともに、ドレイン領域
と接続される第１導電型の接続領域が、ワード線及びビ
ット線のいずれとも斜交して配置されることにより、接
続に必要なコンタクトホール等が直線状に並ぶことにな
り、高集積化が図られる。

〔実施例〕

本発明の具体的な実施例を図面を参照して説明する。

本発明に係る不揮発性メモリ装置は、第４図及び第５
図に示すように、溝部を形成し、この溝部の側壁にフロ
ーティングゲート電極及びコントロール電極を形成した
ものである。

まず、その構造について説明すると、本発明に係る不
揮発性メモリ装置は、第４図に示すように、トランジス
タが形成される半導体基体がＮ型のシリコン基板41とそ
の上に積層されたＰ型のウェル領域42とから構成されて
いる。このＰ型のウェル領域42には、溝部43が形成され
ており、その溝部43の側壁44は基板主面45に対して略垂
直に形成されている。この溝部43は、第５図に示すよう
に、略円形に形成され、その内周面である側壁44は円周
面とされている。

そして、溝部43の上端側の周囲と底面部側には、それ
ぞれ不純物領域が形成されている。上端側の不純物領域
はドレイン領域46である。このドレイン領域46は基板主
面45に臨んで所定の深さを以て形成されている。底面側
の不純物領域はソース領域47である。このソース領域47
は溝部43の底部に臨んでＮ型のシリコン基板41に形成さ
れている。ソース領域47の端部は溝部43の径と略同径と
されている。

溝部43の側壁44から底面に覆ってゲート酸化膜48が形
成されている。さらにゲート酸化膜48上には、フローテ
ィングゲート電極49が形成されている。このフローティ
ングゲート電極49は、所定の膜厚を持った略リング状に
形成され、ゲート酸化膜48を介して側壁44を覆うように
形成されている。

このようなフローティングゲート電極49は、その表面
が酸化膜50により覆われている。側壁44の最外周側に酸
化膜50が形成された溝部43内には、この溝部43を充填す
るようにしてコントロールゲート電極51が形成されてい
る。すなわち、コントロールゲート電極51は、酸化膜50
を介してフローティングゲート電極49を被覆する。この
コントロールゲート電極51は、その底部がソース領域47
に酸化膜50を介して対向し、基板主面45上では、他のト
ランジスタ等と接続するための配線部分として延在され
ている。

このような構造を有する本発明に係る不揮発性メモリ
装置のトランジスタは、ソース領域47とドレイン領域46
の間のチャンネル領域が溝部43の側壁44に形成されてい
る。そして、フローティングゲート電極49は溝部43の側
壁44に形成され、コントロールゲート電極51はその側壁
44に沿って形成されたフローティングゲート電極49を被
覆するように形成されている。このためメモリセルのト
ランジスタは平面上の占有面積が小さくなり、メモリ装
置は高集積なものとなる。

次に、第６図ａ〜第６図ｅを参照しながら、本発明に
係る不揮発性メモリ装置を製造するための方法について
説明する。

まず、第６図ａに示すように、Ｎ型のシリコン基板61
上にＰ型のウェル領域62が形成される。Ｎ型のシリコン
基板61の代わりにＰ型のシリコン基板を用いても良い。
また、Ｐ型のウェル領域62の代わりにＰ型のエピタキシ
ャル層を形成することもできる。

次に、Ｐ型のウェル領域62の表面である基板主面63上
に、選択的にレジスト層64を形成する。このレジスト層
64は溝部となる領域に対応して開口される。このような
レジスト層64を形成した後、第６図ｂに示すように、こ
のレジスト層64をマスクとして溝部65を形成する。その
形成は例えばRIE法による。この溝部65の形状はＰ型の
ウェル領域62を略円柱状に掘り下げたものとされ、その
底部はＮ型のシリコン基板61の上面となる。この溝部65
の側壁66は、Ｐ型のウェル領域62を基板主面63と垂直な
周面とされる。なお、溝部65の底面は必ずしもＮ型のシ
リコン基板61に達しなくとも良い。後の工程で形成する
ソース領域がＮ型のシリコン基板61と接続する深さで良
い。

続いて、マスクとして用いたレジスト層64を除去し、
第６図ｃに示すように、全面にゲート酸化膜67を形成す
る。このゲート酸化膜67は、溝部65の底部及び側壁66を
被覆し、Ｐ型のウェル領域62の基板主面63も被覆する。
次に、そのゲート酸化膜67上に第１層目の多結晶シリコ
ン層68を形成する。第１層目の多結晶シリコン層68は、
溝部65の形状に沿って形成される。

次に、第６図ｄに示すように、第１層目の多結晶シリ
コン層68をRIE法等によりエッチバックし、側壁66にの
み多結晶シリコン層を残存させる。この残存した多結晶
シリコン層がフローティングゲート電極69となる。

このようなフローティングゲート電極69を形成したと
ころで、溝部65の底部でＮ型のシリコン基板61に接して
ソース領域70が形成され、Ｐ型のウェル領域62の基板表
面63に臨んでドレイン領域71が形成される。このような
ソース領域70とドレイン領域71を形成することで、側壁
66にはチャンネル領域が形成されることになる。

次に、フローティングゲート電極69の表面に酸化膜72
を形成する。この酸化膜72の形成後、第６図ｅに示すよ
うに、全面に第２層目の多結晶シリコン層を形成する。
この第２層目の多結晶シリコン層は、酸化膜72が被覆さ
れてなるフローティングゲート電極69の間にも充填され
る。そして、この第２層目の多結晶シリコン層をパター
ニングして、コントロールゲート電極73を得る。

このような製造工程を経て、上述の構造を有する本発
明に係る不揮発性メモリ装置を得ることができる。

次に、第７図及び第８図を参照しながら、本発明に係
る不揮発性メモリ装置のレイアウトについて説明する。

まず、そのレイアウトの構造について説明すると、半
導体基体に形成された溝部内にフローティングゲート電
極とコントロールゲート電極が形成され、ワード線とビ
ット線が直交する角度で配設され、ドレイン領域を共通
とする一対のメモリセルの領域の長手方向がワード線及
びビット線の配設された方向とそれぞれ所定角度を有す
るように構成されてなる。

また、特に、そのレイアウトは、ドレイン領域を共通
とする一対のメモリセルの領域の長手方向の角度を、ワ
ード線及びビット線とそれぞれ約45゜となるような角度
とすることが可能である。

第７図を参照しながら、具体的なレイアウトについて
説明すると、第７図中矢印Ｘ方向がワード線WLの延長さ
れる方向であり、第７図中矢印Ｘ方向がビット線BL及び
接地線（電源線）GNDの延長される方向である。この不
揮発性メモリ装置において、１つのメモリセルは、第７
図中破線U₁内に示す領域である。各メモリセルは、ドレ
イン領域を共通として隣接するメモリセルと対をなして
いる。第７図中中、点を付して示す領域は、不純物が導
入された領域であり、N⁺型の不純物領域74とP⁺型の不純
物領域75とからなる。また、不純物の導入されない領域
は素子分離領域70である。なお、第７図中、層間絶縁膜
等は省略している。

ここで、ワード線WLは、第７図中矢印Ｘ方向を長手方
向として配線される層であり、例えば多結晶シリコン層
により形成される。このワード線WLは、メモリトランジ
スタのコントロールゲート電極として機能し、各メモリ
セルのN⁺型の不純物領域74内に開口されたコンタクトホ
ール71を介して溝部内に充填される。ビット線BLは、第
７図中矢印Ｙ方向を長手方向とし、メモリトランジスタ
のドレインに接続されるアルミ配線層である。このビッ
ト線BLは、一対のメモリセルの中心に設けられるコンタ
クトホール72を介してN⁺型の不純物領域74すなわちトラ
ンジスタのドレイン領域と接続する。

そして、接地線GNDは、ビット線BLと同じ第７図中矢
印Ｙ方向を長手方向とし、各ビット線BLの間に各ビット
線BLとは所定間隔離されて配設される。この接地線GND
は、各メモリセルから取り出されるP⁺型の不純物領域75
とコンタクトホール73を介して接続する。

また、N⁺型の不純物領域74は、一対のメモリトランジ
スタのドレイン領域からなる領域であり、平面上略矩形
状とされる。このN⁺型の不純物領域74の略中心には、こ
のN⁺型の不純物領域74とビット線BLを接続するためのコ
ンタクトホール72が形成される。さらに、N⁺型の不純物
領域74の両端部側には、このN⁺型の不純物領域74の下部
の溝部にコントロールゲート電極を充填するためのコン
タクトホール71が形成される。ここで、このN⁺型の不純
物領域74の長手方向、すなわち、３つのコンタクトホー
ル71,72,71の並んだ方向は、本発明に係る不揮発性メモ
リ装置において、第７図中矢印Ｘ方向及び矢印Ｙ方向の
それぞれから45゜ずつ角度を持った斜めな方向とされて
いる。このような角度でメモリセルを配置することで、
ビット線BLとワード線WLの双方を共に直線状の配線とす
ることができ、素子を高密度に配置することができる。

さらに、P⁺型の不純物領域75は接地電位を与えるため
の取り出し領域として機能する。このP⁺型の不純物領域
75は例えば正方形状とされる。P⁺型の不純物領域75の中
心には、このP⁺型の不純物領域75と接地線GNDとを接続
するためのコンタクトホール73が形成される。このP⁺型
の不純物領域75の位置は、N⁺型の不純物領域74の間に素
子分離領域70を介して挟まれたものとされ、さらにN⁺型
の不純物領域74の長手方向の延長線上に存在することに
なる。従って、本発明に係る不揮発性メモリ装置の平面
上のレイアウトは、N⁺型の不純物領域74の長手方向にお
いてP⁺型の不純物領域75とN⁺型の不純物領域74が交互に
繰り返されたものとなる。また、N⁺型の不純物領域74の
長手方向と垂直な方向で隣接する各不純物領域74,75の
位置関係は、１つのメモリセルの領域U₁の長手方向のピ
ッチをP₁としたときに、その長手方向でP₁/2だけずれた
ものとなる。

次に、第８図の断面図を参照しながら、本発明に係る
不揮発性メモリ装置のレイアウトの１つのメモリセルに
ついて説明する。まず、その半導体基体の構造は、Ｎ型
のシリコン基板81上にＰ型のウェル領域82が積層され
る。これらＮ型のシリコン基板81とＰ型のウェル領域82
の間には、ソース領域として機能するN⁺型の不純物領域
（埋め込み領域）83が形成される。

Ｐ型のウェル領域82には、N⁺型の不純物領域83に接す
る深さで溝部84が形成される。この溝部84の側壁85に
は、ゲート酸化膜86を介してフローティングゲート電極
87が形成される。このフローティングゲート電極87は酸
化膜88に被覆される。そして、溝部84の内部の酸化膜88
には、コントロールゲート電極89が形成される。このコ
ントロールゲート電極89はワード線WLの一部を溝部84の
内部に充填したものである。

フローティングゲート電極87が形成されてなる側壁85
の上端側には、Ｐ型のウェル領域82の表面で、ドレイン
領域となるN⁺型の不純物領域74が形成される。このよう
な側壁85の上端側にN⁺型の不純物領域74が形成され、そ
の下端側にN⁺型の不純物領域83が形成されることで、側
壁85にはチャンネル領域が形成されることになる。N⁺型
の不純物領域74は基板主面に沿って形成され、隣接する
メモリセルで共通のコンタクトホール72でビット線BLと
接続する。

チャンネル領域となる側壁85は、素子分離領域70の下
部のＰ型のウェル領域82を介して基板主面に臨んだP⁺型
の不純物領域75と接続する。このP⁺型の不純物領域75は
その中央にコンタクトホール73が形成され、そのコンタ
クトホール73を介して接地線GNDと接続する。なお、ワ
ード線WLとビット線BL及び接地線GNDの間には層間絶縁
膜90が形成されている。

このような構造からなる本発明に係る不揮発性メモリ
装置は、側壁85にフローティングゲート電極87を形成
し、その側壁85の半導体基体をチャンネル領域としてい
るために、平面状に形成する場合に比較して小さい面積
で素子を高密度に配置することができる。さらに上述の
ように、ワード線WL及びビット線BLと一対のメモリセル
の長手方向が角度を以て配置されるため、接続に必要な
コンタクトホール等は直線状に並ぶことになり、高集積
化が実現されることになる。

なお、上述の例において、溝部の形状を円柱状として
説明したが、これに限定されず他の角柱状であっても良
い。また、溝部の側壁は、必ずしも垂直でなくとも良
く、多少傾斜を有するものも含む。ソース領域とドレイ
ン領域は、側壁の上端側と下端側に形成されるが、その
不純物領域の深さや濃度等については、特性に応じて任
意に選択できる。また、ゲート酸化膜等の材料について
は、窒化膜等を組み合わせた構造とすることも可能であ
る。

〔発明の効果〕

本発明に係る不揮発性メモリ装置は、側壁にフローテ
ィングゲート電極が形成され、それを被覆するようにコ
ントロールゲート電極が形成されるため、トランジスタ
が縦方向に形成されて、素子の高密度な配置が実現され
る。

そして、ビット線とコンタクトホールを介して接続す
るとともに、ドレイン領域と接続される第１導電型の接
続領域が、ワード線及びビット線のいずれとも斜交して
配置されることにより、接続に必要なコンタクトホール
等が直線状に並ぶことになり、一層の高集積化が実現さ
れる。

【図面の簡単な説明】

第１図は本発明に先行する不揮発性メモリ装置の一例の
要部断面を示すものであって第２図のＩ−Ｉ線断面図、
第２図は上記不揮発性メモリ装置の一例の平面図、第３
図ａ〜第３図ｅはその製造方法を説明するためのそれぞ
れ工程断面図である。 第４図は本発明に係る不揮発性メモリ装置の一例を示す
要部断面図、第５図は第４図に示す一例の平面図、第６
図ａ〜第６図ｅは第４図に示す一例の製造方法を説明す
るためのそれぞれ工程断面図である。 第７図は本発明に係る不揮発性メモリ装置の平面レイア
ウト、第８図は第７図のVIII−VIII線断面図である。 第９図は従来の不揮発性メモリ装置の一例の要部断面
図、第10図はその従来の一例の要部平面図である。 41,81……シリコン基板 43……溝部 44,85……側壁 46……ドレイン領域 47……ソース領域 48……ゲート酸化膜 49,87……フローティングゲート電極 50……酸化膜 51,89……コントロールゲート電極 BL……ビット線 WL……ワード線

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板内に埋め込まれた第１導電型の
   ソース領域と、 上記ソース領域上に形成された第１導電型の半導体層
   と、 上記半導体層を貫き、上記ソース領域に達する溝と、 上記溝に接して、上記半導体基板表面に配置される第１
   導電型のドレイン領域と、 上記溝の側壁に第１ゲート絶縁層を介して配置されたフ
   ローティングゲート電極と、 第２ゲート絶縁層を介して上記フローティング電極を覆
   うコントロール電極と、 上記コントロール電極に電位を与え、上記半導体基板上
   に一方向に延在するワード線と、 上記ワード線と直交するビット線と、 上記ビット線とコンタクトホールを介して接続するとと
   もに、上記ドレイン領域と接続される第１導電型の接続
   領域とを備え、 上記接続領域が、上記ワード線及び上記ビット線のいず
   れとも斜交して配置されたことを特徴とする不揮発性メ
   モリ装置。