KR20180089442A - 3차원 메모리 어레이 하부의 워드 라인 디코더 회로부 - Google Patents

3차원 메모리 어레이 하부의 워드 라인 디코더 회로부 Download PDF

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Abstract

3차원 메모리 디바이스에 대한 총 칩 에어리어는 워드 라인 디코더 회로부가 메모리 스택 구조체들의 어레이 아래에 형성되는 설계 레이아웃을 채택하여 감소될 수 있다. 워드 라인들과 워드 라인 디코더 회로부 사이의 상호접속은 별개의 워드 라인 컨택 비아 구조체들을 형성함으로써 제공될 수 있다. 별개의 워드 라인 컨택 비아 구조체들은 중첩하는 개구부 에어리어들을 갖는 에치 마스크들의 다수의 세트들을 채택함으로써 형성될 수 있고 절연 층들 및 전기적 전도성 층들의 상이한 수의 쌍들을 에칭하기 위하여 채택될 수 있음으로써, 단차형성된 표면들을 가지는 계단 영역들을 형성하기 위한 필요성을 제거할 수 있다. 적어도 하나의 전도성 상호접속 구조체의 세트들은 워드 라인 디코더 회로부로의 수직 전기적 접속을 제공하기 위하여 채택될 수 있다. 비트 라인 구동기들은 또한, 더 큰 면적 효율을 제공하기 위하여 메모리 스택 구조체들의 어레이 아래에 형성될 수 있다.

Description

3차원 메모리 어레이 하부의 워드 라인 디코더 회로부
관련 출원들에 대한 상호 참조
이 출원은 그 전체 내용들이 그 전체적으로 참조로 본원에 포함되는, 2016년 2월 18일자로 출원된 미국 출원 제15/046,740호의 우선권의 이익을 주장한다.
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 구체적으로, 수직 NAND 스트링(string)들 및 다른 3차원 디바이스들과 같은 3차원 비-휘발성 메모리 디바이스들, 및 이를 제조하는 방법들에 관한 것이다.
최근, 초고밀도 저장 디바이스들은 비트 비용 축소가능(Bit Cost Scalable)(BiCS) 아키텍처로서 때때로 지칭된 3차원(3D) 적층된 메모리 스택 구조체(memory stack structure)를 이용하여 제안되었다. 예를 들어, 3D NAND 적층된 메모리 디바이스는 교번하는 전도성 및 유전체 층들의 어레이로부터 형성될 수 있다. 메모리 개구부는 많은 메모리 층들을 동시에 정의하기 위하여 층들을 통해 형성된다. NAND 스트링은 그 다음으로, 메모리 개구부를 적절한 재료들로 충전시킴으로써 형성된다. 직선 NAND 스트링은 하나의 메모리 개구부에서 연장되는 한편, 파이프- 또는 U-형상의 NAND 스트링(p-BiCS)은 메모리 셀들의 한 쌍의 수직 열(column)들을 포함한다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공될 수도 있다.
도 1을 참조하면, 워드 라인 디코더 회로부 및 비트 라인 디코더 회로부가 메모리 셀들의 어레이의 에어리어(area)로부터 분리되어 있는 에어리어들에서 위치되는 종래 기술의 3차원(3D) NAND 칩의 레이아웃이 예시된다. (3D NAND 평면 또는 페이지로서 또한 지칭되는) 3D NAND 뱅크는 직사각형 에어리어에서 위치된다. (행 디코더 회로부(row decoder circuitry) 또는 "ROWDEC 회로부"로서 또한 지칭되는) 워드 라인 디코더 회로부는 3D NAND 뱅크의 워드 라인들에 인가되는 전압들을 제어한다. 워드 라인들로의 수직 컨택 비아 구조체들이 계단 에어리어(staircase area)들에서 형성될 수 있도록, 계단 영역들은 3D NAND 뱅크에 인접하게 제공될 수 있다. (계단 영역 및 워드 라인 디코더 회로부의 쌍들 사이의 수평 라인들로서 개략적으로 예시된) 금속 라인들은 3D NAND 뱅크의 워드 라인들과 워드 라인 디코더 회로부 사이의 전기적 접속을 제공할 수 있다. (비트 라인 디코더 회로부 또는 "페이지 버퍼" 회로부로서 또한 지칭되는) 감지 증폭기 회로부는 (3D NAND 뱅크 상방에서 그리고 감지 증폭기 회로부로 연장되는 수직 라인들로서 개략적으로 예시되는) 비트 라인들에 인가되는 전압을 제어하고, 비트 라인들에 인가되는 전압들을 제어하고, (예를 들어, 판독 동작 동안에) 3D NAND 뱅크 내의 개별적인 메모리 셀들의 상태를 검출하고, 개별적인 메모리 셀들의 상태를 래치(latch)시킨다. 워드 라인 디코더 회로부는 계단 영역들에 인접하게 위치된 주변 디바이스 영역들의 2 개의 블록들로서 구체화될 수 있고, 감지 증폭기 회로부는 비트 라인들의 전부와의 접속을 가능하게 하기 위하여 워드 라인 디코더 회로부 에어리어들 중의 하나로부터 90 도 회전되는 에어리어에서 위치될 수 있다.
워드 라인 디코더 회로부 및 감지 증폭기 회로부의 에어리어들은 반도체 칩의 전체 에어리어의 분율로서 무시가능하지 않다. 워드 라인 디코더 회로부 및 감지 증폭기 회로부의 총 에어리어들은 총 칩 에어리어의 20 %를 용이하게 초과할 수 있고, 일부 3D NAND 메모리 제품들에 대한 총 칩 에어리어의 30 %를 초과할 수도 있다. 3D NAND 메모리 칩의 총 에어리어의 분율로서의 워드 라인 디코더 회로부 및 감지 증폭기 회로부의 총 에어리어들은 (수직 스택에서의 전기적 전도성 층들로서 구현된 바와 같은) 워드 라인들의 총 수가 고밀도 3D NAND 메모리 디바이스에서 증가함에 따라 훨씬 더 증가할 것으로 예상된다. 따라서, 3D NAND 메모리 디바이스에서의 총 칩 에어리어 상방에서 워드 라인 디코더 회로부 및 감지 증폭기 회로부를 위하여 채택되는 에어리어들의 분율을 감소시키는 것이 바람직하다.
본 개시내용의 양태에 따르면, 메모리 디바이스가 제공되고, 상기 메모리 디바이스는 기판 상방에서 위치된 절연 층들 및 전기적 전도성 층들의 교번 스택; 교번 스택을 통해 연장되는 메모리 스택 구조체들의 어레이 - 메모리 스택 구조체들 각각은 전하 저장 영역들 및 수직 반도체 채널을 포함하고, 전기적 전도성 층들은 메모리 스택 구조체들을 위한 워드 라인들을 포함함 -; 및 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고 메모리 스택 구조체들의 어레이 아래에 그리고 기판 위에 위치된 워드 라인 디코더 회로부를 포함한다. 메모리 디바이스는 적어도 하나의 전도성 상호접속 구조체의 다수의 세트들 - 적어도 하나의 전도성 상호접속 구조체의 각각의 세트는 워드 라인 디코더 회로부에서의 각자의 디바이스의 노드와 전기적으로 컨택함 - 을 포함하는 워드 라인 수직 상호접속 영역; 각자의 드레인 영역들을 통해 수직 반도체 채널들에 전기적으로 접속되고 메모리 스택 구조체들의 어레이 상방에서 연장되는 비트 라인들; 및 메모리 스택 구조체들의 어레이의 부분 상방에서 비트 라인들에 대해 평행하게 연장되고, 적어도 하나의 전도성 상호접속 구조체의 각자의 세트를 전기적 전도성 층들에 전기적으로 접속시키는 상부-상호접속-레벨 워드 라인 커넥터들을 더 포함한다.
본 개시내용의 또 다른 양태에 따르면, 메모리 디바이스를 형성하는 방법이 제공된다. 워드 라인 디코더 회로부는 기판 상방에서 형성된다. 메모리 셀 어레이는 워드 라인 디코더 회로부 상방에서 형성된다. 메모리 셀 어레이는 절연 층들 및 전기적 전도성 층들의 교번 스택, 및 교번 스택을 통해 연장되는 메모리 스택 구조체들의 어레이를 포함한다. 메모리 스택 구조체들 각각은 전하 저장 영역들 및 수직 반도체 채널을 포함한다. 전기적 전도성 층들은 메모리 스택 구조체들을 위한 워드 라인들을 포함한다. 워드 라인 디코더 회로부는 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함한다. 적어도 하나의 전도성 상호접속 구조체의 다수의 세트들을 포함하는 워드 라인 수직 상호접속 영역이 형성된다. 적어도 하나의 전도성 상호접속 구조체의 각각의 세트는 워드 라인 디코더 회로부에서의 각자의 디바이스의 노드와 컨택한다. 각자의 드레인 영역들을 통해 수직 반도체 채널들에 전기적으로 접속되고 메모리 스택 구조체들의 어레이 상방에서 연장되는 비트 라인들이 형성된다. 메모리 스택 구조체들의 어레이의 부분 상방에서 비트 라인들에 대해 평행하게 연장되고, 적어도 하나의 전도성 상호접속 구조체의 각자의 세트를 전기적 전도성 층들에 전기적으로 접속시키는 상부-상호접속-레벨 워드 라인 커넥터들이 형성된다.
도 1은 워드 라인 디코더 회로부 및 비트 라인 디코더 회로부가 메모리 셀들의 어레이의 에어리어로부터 분리되어 있는 에어리어들에서 위치되는 종래 기술의 3차원(3D) NAND 칩의 레이아웃이다.
도 2는 본 개시내용의 실시예들에 따른, 3D NAND 적층된 메모리 디바이스를 포함하는 제1 예시적인 디바이스 구조체의 수직 단면도이다.
도 3은 본 개시내용의 실시예에 따른, 3D NAND 적층된 메모리 디바이스를 포함하는 제2 예시적인 디바이스 구조체의 수직 단면도이다.
도 4는 본 개시내용의 실시예에 따른, 제1 및 제2 예시적인 디바이스 구조체들의 개략적인 수직 단면도이다.
도 5는 본 개시내용의 실시예에 따른, 워드 라인 디코더 회로부 및 비트 라인 디코더 회로부가 메모리 셀들의 어레이 아래에 위치되는 제1 예시적인 레이아웃이다.
도 6은 제1 예시적인 레이아웃에서의 메모리 스택 구조체들의 평면의 확대도이다.
도 7은 본 개시내용의 실시예에 따른, 워드 라인 디코더 회로부 및 비트 라인 디코더 회로부가 메모리 셀들의 어레이 아래에 위치되는 제2 예시적인 레이아웃이다.
도 8은 본 개시내용의 실시예에 따른, 워드 라인 컨택 비아 구조체를 포함하는 영역의 확대도이다.
도 9는 본 개시내용의 실시예에 따른, 전기적 전도성 층들 및 절연 층들의 임의적인 수의 쌍들을 통해 연장되는 컨택 비아 공동(contact via cavity)들을 제공하기 위한 마스크 중첩 방식의 예시도이다.
위에서 논의된 바와 같이, 본 개시내용은 수직 NAND 스트링들 및 다른 3차원 디바이스들과 같은 3차원 비-휘발성 메모리 디바이스들, 및 이를 제조하는 방법들에 관한 것이고, 그 다양한 양태들은 이하에서 설명된다. 개시내용의 실시예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식(monolithic) 메모리 어레이 디바이스들과 같은 다양한 반도체 디바이스들을 형성하기 위하여 채택될 수 있다. 도면들은 일정한 비율로 그려지지 않는다. 엘리먼트(element)들의 중복의 부재가 명백히 설명되거나 달리 명확하게 표시되지 않으면, 엘리먼트의 다수의 인스턴스들은 엘리먼트의 단일의 인스턴스가 예시될 경우에 중복될 수도 있다. "제1", "제2", 및 "제3"과 같은 서수들은 유사한 엘리먼트들을 식별하기 위하여 단지 채택되고, 상이한 서수들은 금번 개시내용의 명세서 및 청구항들에 걸쳐 채택될 수도 있다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 개재하는 기판들 없이, 반도체 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접적으로 퇴적되는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성될 수도 있고, 그 다음으로, 비-모놀리식 메모리 디바이스를 형성하기 위하여 함께 패키징될 수도 있다. 예를 들어, 비-모놀리식 적층된 메모리들은 "Three Dimensional Structure Memory"라는 명칭인 미국 특허 제5,915,167호에서 설명된 바와 같이, 별도의 기판들 상에서 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 박형화되거나 제거될 수도 있지만, 메모리 레벨들이 별도의 기판들 상방에서 초기에 형성되므로, 이러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 구동기 회로들과 같은, 그 상에 제조된 집적 회로들을 포함할 수도 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본원에서 설명된 다양한 실시예들을 채택하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 상방에서 위치된 NAND 스트링들의 모놀리식 3차원 어레이에서 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에서의 또 다른 메모리 셀 상방에서 위치된다.
도 2 내지 도 6을 집합적으로 참조하면, 3D NAND 적층된 메모리 디바이스를 포함하는 예시적인 디바이스 구조체들이 다양한 도면들에서 예시된다. 도 2는 본 개시내용의 실시예들에 따른, 3D NAND 적층된 메모리 디바이스를 포함하는 제1 예시적인 디바이스 구조체의 수직 단면도를 도시한다. 도 3은 본 개시내용의 실시예에 따른, 3D NAND 적층된 메모리 디바이스를 포함하는 제2 예시적인 디바이스 구조체의 수직 단면도를 도시한다. 도 4는 본 개시내용의 실시예에 따른, 워드 라인 디코더 회로부 및 비트 라인 디코더 회로부로의 접속을 위한 수직 상호접속 영역들(200)의 로케이션들을 예시하는 제1 및 제2 예시적인 디바이스 구조체들의 개략적인 수직 단면도이다. 수직 상호접속 영역들(200)은 비트 라인들과 비트 라인 디코더 회로부(300) 사이의 전기적 접속을 제공하는 전도성 상호접속 구조체들(28)의 제1 세트들을 포함하는 비트 라인 수직 상호접속 영역들(200A)을 포함할 수 있다. 수직 상호접속 영역들(200)은 워드 라인들과 워드 라인 디코더 회로부(400) 사이의 전기적 접속을 제공하는 전도성 상호접속 구조체들(28)의 제2 세트들을 포함하는 워드 라인 수직 상호접속 영역들(200B)을 더 포함할 수 있다. 도 5는 본 개시내용의 실시예에 따른, 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)가 메모리 셀들의 어레이 아래에 위치되는 제1 예시적인 레이아웃을 예시한다. 도 6은 제1 예시적인 레이아웃에서의 메모리 셀들의 뱅크의 확대도이다.
본 개시내용의 실시예들의 예시적인 디바이스 구조체들에서, 워드 라인 디코더 회로부(400)는 기판(8)의 상단 표면과, 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 하단 표면 사이에서 형성된다. 본원에서 이용된 바와 같이, "메모리 셀 어레이"는 수직으로 연장되는 NAND 스트링들의 2차원 어레이를 포함하는 3차원 어레이로 배열될 수 있는 다수의 어레이 셀들의 어레이를 지칭한다. 워드 라인 디코더 회로부(400)는 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 에어리어의 제1 부분과 중첩하는 에어리어 내에서 형성될 수 있다. 비트 라인 디코더 회로부(300)는 기판(8)의 표면과, 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 하단 표면 사이에서 형성된다. 비트 라인 디코더 회로부(300)는 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 에어리어의 제2 부분과 중첩하는 에어리어 내에서 형성될 수 있다.
메모리 스택 구조체들(55)의 어레이의 에어리어의 제1 부분 및 제2 부분은 서로에 대해 상호 배타적일 수도 있다. 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)는 직사각형 에어리어를 가질 수 있다. 예시적인 예에서, 직사각형 에어리어는 5 nm로부터 6 nm까지와 같은, 대략 약 4 nm 내지 8 nm의 제1 변, 및 1.5 nm로부터 3 nm까지와 같은, 대략 약 1 nm 내지 4 nm의 제2 변을 가질 수 있지만, 직사각형의 횡방향 치수들은 필요한 바와 같이 조절될 수도 있다. 직사각형 에어리어의 더 긴 변들은 본 개시내용의 실시예들에 따른, 그것을 통한 비트 라인 접속들 및 그것을 통한 워드 라인 접속들을 제공하기 위하여 채택된다. 따라서, 메모리 스택 구조체들의 어레이의 직사각형 에어리어의 더 짧은 변들이 그것을 통한 워드 라인 접속 또는 그것을 통한 비트 라인 접속의 어느 하나를 제공하기 위하여 채택되어야 하는 종래 기술의 디바이스들과는 달리, 본 개시내용의 실시예들의 디바이스들은 그것을 통한 비트 라인 접속들을 위한 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 에어리어의 직사각형의 하나의 긴 변, 및 워드 라인 접속들을 위한 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100)의 에어리어의 직사각형의 또 다른 긴 변을 채택할 수 있음으로써, 워드 라인 접속들 및 비트 라인 접속들로서 기능하는 금속 상호접속 구조체들을 형성하기 위한 금속 레벨들의 배선 밀도 및 요구된 수를 감소시킬 수 있다.
예시적인 디바이스 구조체는 반도체 기판일 수 있는 기판(8)을 포함한다. 다양한 반도체 디바이스들은 본 기술 분야에서 공지된 방법들을 채택하여 기판(8) 상에서 또는 상방에서 형성될 수 있다. 기판(8)은 기판 반도체 층(9)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 재료 층이고, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술 분야에서 공지된 다른 반도체 재료들을 포함할 수 있다. 기판(8)은 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가진다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정질(single crystalline) 반도체 표면일 수 있다. 일 실시예에서, 기판(8)은 도핑된 웰(doped well)(예컨대, p-웰) 기판 반도체 층(9)을 포함하는 실리콘 웨이퍼이다.
본원에서 이용된 바와 같이, "반도체 재료"는 1.0 x 10-6 S/cm로부터 1.0 x 105 S/cm까지의 범위인 전기적 전도성을 가지는 재료를 지칭하고, 전기적 도펀트(electrical dopant)에 의한 적당한 도핑 시에 1.0 S/cm로부터 1.0 x 105 S/cm까지의 범위인 전기적 전도성을 가지는 도핑된 재료를 생성할 수 있다. 본원에서 이용된 바와 같이, "전기적 도펀트"는 정공을 대역 구조 내의 가전자 대역(balance band)에 추가하는 p-형 도펀트, 또는 전자를 대역 구조 내의 전도 대역(conduction band)에 추가하는 n-형 도펀트를 지칭한다. 본원에서 이용된 바와 같이, "전도성 재료"는 1.0 x 105 S/cm보다 더 큰 전기적 전도성을 가지는 재료를 지칭한다. 본원에서 이용된 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm보다 더 작은 전기적 전도성을 가지는 재료를 지칭한다. 전기적 전도성들에 대한 모든 측정들은 표준 조건에서 행해진다. 임의적으로, 적어도 하나의 도핑된 웰 기판 반도체 층(9)은 기판(8) 내에서 형성될 수 있다.
워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)를 위한 반도체 디바이스들은 기판 반도체 층(9) 상방에서 형성될 수 있다. 반도체 디바이스는 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)를 위한 전체 기능성을 제공하기 위하여 필요한 다양한 전계 효과 트랜지스터들 및 (저항기들, 커패시터들, 및/또는 다이오드들과 같은) 추가적인 디바이스들을 포함할 수 있다. 워드 라인 디코더 회로부(400)는 메모리 스택 구조체들(55)을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고, (도 5 및 도 6과 같은) 평면 뷰(plan view)에서 메모리 스택 구조체들(55)의 어레이의 에어리어와의 면적 중첩을 가진다. 비트 라인 디코더 회로부(300)는 메모리 스택 구조체들(55)을 위한 각자의 비트 라인을 활성화하기 위한 스위치들을 포함하고, 평면 뷰에서 메모리 스택 구조체들(55)의 어레이의 에어리어와의 면적 중첩을 가진다.
예시적인 예에서, 얕은 트렌치 격리(shallow trench isolation) 구조체들(120)은 기판 반도체 층(9)의 부분들을 에칭하고 그 안에서 유전체 재료를 퇴적함으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층은 기판 반도체 층(9) 상방에서 형성될 수 있고, 그 각각이 게이트 유전체(150), 적어도 하나의 게이트 전극(152, 154), 및 게이트 캡 유전체(158)를 포함할 수 있는 적어도 하나의 게이트 구조체(150, 152, 154, 158)를 형성하기 위하여 추후에 패터닝될 수 있다. 게이트 전극(152, 154)은 제1 게이트 전극 부분(152) 및 제2 게이트 전극 부분(154)의 스택을 포함할 수도 있다. 적어도 하나의 게이트 스페이서(156)는 등각 유전체 층을 퇴적하고 비등방성으로 에칭함으로써 적어도 하나의 게이트 구조체(150, 152, 154, 158) 주위에서 형성될 수 있다.
활성 영역들(130)은 예를 들어, 적어도 하나의 게이트 구조체(150, 152, 154, 158)를 마스킹 구조체들로서 채택하여 전기적 도펀트들을 도입함으로써, 기판 반도체 층(9)의 상부 부분들에서 형성될 수 있다. 추가적인 마스크들은 필요한 바와 같이 채택될 수도 있다. 활성 영역(130)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너 및 제2 유전체 라이너는 임의적으로 형성될 수 있다. 유전체 라이너들(도시되지 않음) 각각은 임의적으로 채택될 수도 있고, 그것은 실리콘 옥사이드 층, 실리콘 나이트라이드 층, 및/또는 유전체 금속 옥사이드 층을 포함할 수 있다.
메모리 스택 구조체들(55)의 각각의 블록(280)은 위로부터 각자의 전기적 전도성 층(46)과 컨택하는 워드 라인 컨택 비아 구조체들(68)에 의해 횡방향으로 이격된 메모리 스택 구조체들(55)의 복수의 클러스터(cluster)들(160)을 포함할 수 있다. 메모리 스택 구조체들(55)의 복수의 클러스터들(160)은 스택-관통(through-stack) 컨택 비아 구조체들(76)의 길이 방향(lengthwise direction)에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로 있을 수 있다.
실리콘 옥사이드와 같은 유전체 재료는 적어도 하나의 반도체 디바이스 상방에서 퇴적될 수 있고, 평탄화 유전체 층(170)을 형성하기 위하여 추후에 평탄화될 수 있다. 일 실시예에서, 평탄화 유전체 층(170)의 평탄화된 상단 표면은 게이트 구조체들(150, 152, 154, 158)의 상단 표면과 동일평면일 수도 있다. 전도성 비아 구조체들로서, 평탄화 유전체 층을 통해 형성될 수 있는 컨택 레벨 전도성 상호접속 구조체들(281).
임의적인 제1 유전체 캡 층(172)은 평탄화 유전체 층(170) 상방에서 형성될 수도 있다. 제1 유전체 캡 층(172)은 존재할 경우, 실리콘 나이트라이드와 같은 유전체 재료를 포함할 수 있고, 에치 정지 층(etch stop layer)으로서 채택될 수도 있다. 임의적으로, 전도성 비아 구조체들 또는 전도성 라인 구조체들일 수도 있는 캡 레벨 전도성 상호접속 구조체들(282)은 제1 유전체 캡 층(172)을 통해 형성될 수 있다.
적어도 하나의 하부 유전체 재료 층(180)은 평탄화 유전체 층(170) 상방에서 형성될 수 있다. 적어도 하나의 하부 유전체 재료 층(180)은 적어도 하나의 하부-상호접속-레벨 유전체 재료 층으로서 본원에서 지칭된다. 적어도 하나의 하부 유전체 재료 층(180)은 도핑된 실리케이트 유리(silicate glass), 비도핑된 실리케이트 유리, 유기실리케이트 유리(organosilicate glass), 그 다공성 유도체들, 및/또는 그 스택들과 같은 유전체 재료를 포함할 수 있다. 전도성 비아 구조체들 또는 전도성 라인 구조체들일 수도 있는 하부-상호접속-레벨 전도성 상호접속 구조체들(283, 284, 285)은 적어도 하나의 하부 유전체 재료 층(180)을 통해 형성될 수 있다. 적어도 하나의 하부 유전체 재료 층(180)은 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)의 위에 놓인다.
임의적인 제2 유전체 캡 층(182)은 적어도 하나의 하부 유전체 재료 층(180) 상방에서 형성될 수도 있다. 제2 유전체 캡 층(182)은 존재할 경우, 실리콘 나이트라이드와 같은 유전체 재료를 포함할 수 있고, 에치 정지 층으로서 채택될 수도 있다.
반도체 재료 층(10)은 (폴리실리콘과 같은) 다결정질(polycrystalline) 반도체 재료의 퇴적에 의해, 또는 (예를 들어, 수소 주입된 층, 및 캐리어 기판으로부터의 반도체 재료 층(10)의 분리를 유도하는 어닐 프로세스를 채택하여) 추후에 탈착되는 캐리어 기판으로부터 (단결정질 또는 다결정질일 수도 있는) 반도체 재료 층(10)을 전사함으로써, 적어도 하나의 하부 유전체 재료 층(180) 상방에서 형성될 수 있다.
유전체 라이너(12)는 반도체 재료 층(10) 위에 형성될 수 있다. 유전체 라이너(12)는 예를 들어, 실리콘 옥사이드 층 또는 유전체 금속 옥사이드 층일 수 있다. 유전체 라이너(12)는 NAND 어레이의 동작 동안에 활성화되어야 할 반도체 채널들의 세트를 선택하기 위하여 추후에 형성되고 채택되는 소스측 선택 트랜지스터들을 위한 게이트 유전체로서 채택될 수 있다.
제1 재료 및 제1 재료와는 상이한 제2 재료의 교번 층들의 스택은 반도체 재료 층(10)의 상단 표면 상방에서 형성된다. 교번 층들의 스택은 절연 층들(32), 및 절연 층들(32)을 수직으로 분리시키는 스페이서 재료 층들의 교번 스택을 형성한다. 일 실시예에서, 제1 재료는 절연 층들(32)을 형성하는 절연체 재료일 수 있고, 제2 재료는 전기적 전도성 층들(46)을 포함할 수 있는 전도성 라인 구조체들을 형성하는 전도성 재료일 수 있다. 대안적으로, 제1 재료는 절연 층들(32)을 형성하는 절연체 재료일 수 있고, 제2 재료는, 희생 층들로서 퇴적되고, 메모리 스택 구조체들(55)의 형성 후에 전기적 전도성 층들(46)을 형성하기 위하여 전도성 재료로 적어도 부분적으로 대체되는 희생 재료일 수 있다. 수직 상호접속 영역들(200)에서의 교번 스택의 부분들은 유전체 재료 부분들(64)을 형성하기 위하여 유전체 재료로 충전될 수 있는 공동(cavity)들을 형성하기 위하여 제거될 수 있다.
메모리 개구부들은 본 기술 분야에서 공지된 방법들을 채택하여 절연 층들(32) 및 (전기적 전도성 층들(46) 또는 희생 재료 층들일 수도 있는) 스페이서 재료 층들의 교번 스택을 통해 형성될 수 있다. 반도체 재료 부분(11)은 예를 들어, 반도체 재료의 선택적인 퇴적에 의해 반도체 재료 층(10)의 물리적으로 노출된 표면들 상에서 직접적으로 각각의 메모리 개구부의 하단 부분에서 형성될 수 있다.
절연 층들(32) 및 스페이서 재료 층들의 교번 스택은 메모리 개구부들이 단일 비등방성 에치 프로세스에서 이를 통해 형성되는 단일의 티어 구조체(tier structure)로서 형성될 수도 있거나, 다수의 티어 구조체들로서 형성될 수 있다. 교번 스택이 다수의 티어 구조체들로서 형성될 경우, 메모리 개구부들의 다수의 세트들은, 메모리 개구부들의 각각의 세트가 절연 층들(32) 및 스페이서 재료 층들의 각자의 교번 스택을 포함하는 각자의 티어 구조체를 통해 형성되고, 메모리 개구부들의 각각의 세트가 존재할 경우, 아래에 놓인 메모리 개구부들의 또 다른 세트에 정렬되도록 형성될 수 있다. 이 경우, 유전체 재료 부분들(64)은 각각이 각자의 티어 구조체의 레벨에서 위치된 다수의 티어-레벨 유전체 재료 부분들(64A, 64B)을 포함할 수 있다.
메모리 스택 구조체들(55)은 메모리 개구부들의 나머지 체적(volume)들에서 형성될 수 있다. 각각의 메모리 스택 구조체(55)는 적어도 메모리 막(50), 반도체 채널(60), 및 임의적으로, 반도체 채널(60)이 메모리 막(50) 내의 전체 체적을 충전시키지 않을(즉, 원통형 형상을 가질) 경우의 유전체 코어(62)를 포함할 수 있다. 각각의 메모리 막(50)은 외부로부터 내부로, 블록킹 유전체 층(blocking dielectric layer), 전하 포획 층 또는 복수의 수직 이격된 플로팅 게이트 전극들, 및 터널링 유전체 층을 포함할 수 있다. 반도체 채널(60)은 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)을 포함할 수도 있다. 드레인 영역(63)은 각각의 반도체 채널(60)의 상단 상에 형성될 수 있다. 적어도 하나의 컨택 레벨 유전체 층(71, 73) 및 유전체 필러들(7P)이 필요한 바와 같이 형성될 수도 있다.
교번 스택을 통해 연장되는 후면 트렌치들이 형성될 수 있다. 스페이서 재료 층들이 희생 재료 층들로서 형성될 경우, 희생 재료 층들은 전기적 전도성 층들(46)로 대체될 수 있다. 환형 유전체 스페이서(116)는 전기적 전도성 층들(46)과의 희생 재료 층들의 대체 동안에 각각의 반도체 재료 부분(11) 주위에서 형성될 수도 있다. 소스 영역(61)은 후면 트렌치들의 아래에 놓이는 반도체 재료 층(10)의 부분들로 전기적 도펀트들을 주입함으로써 각각의 후면 트렌치 아래에 형성될 수 있다.
절연 스페이서(74)는 각각의 후면 트렌치의 주변부에서 형성될 수 있고, 후면 트렌치들의 나머지 체적들은 소스 컨택 비아 구조체들일 수 있는 스택-관통 컨택 비아 구조체들(76)을 형성하기 위하여 적어도 하나의 전도성 재료로 충전될 수 있다. 각각의 스택-관통 컨택 비아 구조체(76)는 교번 스택(32, 46)을 통해 형성될 수 있다. 메모리 스택 구조체들(55)의 어레이는 스택-관통 컨택 비아 구조체들(76)에 의해 서로로부터 횡방향으로 떨어져 이격되는 메모리 스택 구조체들(55)의 다수의 블록들(280)을 포함할 수 있다. 일 실시예에서, 스택-관통 컨택 비아 구조체들(76)은 메모리 셀 어레이(100)(즉, 3D NAND 뱅크)의 길이 방향을 따라 연장될 수 있음으로써, 3D NAND 뱅크의 길이 방향에 대해 수직인 방향들을 따라 메모리 스택 구조체들(55)의 블록들(280)을 분리시킬 수 있다. 3D NAND 뱅크의 길이 방향은 메모리 셀 어레이(100)의 에어리어를 정의하는 직사각형의 더 긴 변들을 따르는 수평 방향이다.
반도체 재료 층(10)은 (반도체 재료 부분들(11)이 존재할 경우에) 반도체 재료 부분들(11)을 통해 메모리 스택 구조체들(55)의 수직 반도체 채널들(60)에 인접한, 또는 (반도체 재료 부분들(11)이 생략될 경우에) 메모리 스택 구조체들(55)의 수직 반도체 채널들(60)에 직접적으로 인접한(즉, 컨택하는) 수평 반도체 채널들을 포함할 수 있다. 수평 반도체 채널들은 반도체 재료 층(10) 내에서 (반도체 채널들의 부분들인) 반도체 재료 부분들(11)의 하단으로부터 인접한 소스 영역(61)으로 연장될 수 있다.
적어도 하나의 상부 유전체 재료 층(90)은 메모리 스택 구조체들(55)을 포함하는 메모리 셀 어레이(100) 상방에서 형성될 수 있다. 적어도 하나의 상부 유전체 재료 층(90)은 적어도 하나의 상부-상호접속-레벨 유전체 재료 층으로서 본원에서 지칭된다. 적어도 하나의 상부 유전체 재료 층(90)은 도핑된 실리케이트 유리, 비도핑된 실리케이트 유리, 유기실리케이트 유리, 그 다공성 유도체들, 및/또는 그 스택들과 같은 유전체 재료를 포함할 수 있다. 상부-상호접속-레벨 금속 라인 구조체들(92)을 포함하는 상부-상호접속-레벨 전도성 상호접속 구조체들은 적어도 하나의 상부 유전체 재료 층(90)을 통해 형성될 수 있다. 상부-상호접속-레벨 전도성 상호접속 구조체는 적어도 하나의 상부 유전체 재료 층(90)에서 내장되는 전도성 비아 구조체들(도시되지 않음) 및/또는 추가적인 금속 라인들(도시되지 않음)을 임의적으로 포함할 수도 있다.
따라서, 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)는 메모리 스택 구조체들(55)의 어레이 아래에 그리고 기판(8) 위에 위치될 수 있다. 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)는 프로세싱 단계들의 동일한 세트를 채택하여 동일한 레벨에서 서로에 인접하게 형성될 수 있다.
메모리 셀 어레이(100)는 워드 라인 디코더 회로부(400)의 에어리어 상방에서 그리고 비트 라인 디코더 회로부(300)의 에어리어 상방에서 형성된다. 메모리 셀 어레이(100)는 절연 층들(32) 및 전기적 전도성 층들(46)의 교번 스택, 및 교번 스택(32, 46)을 통해 연장되는 메모리 스택 구조체들(55)의 어레이를 포함한다. 메모리 스택 구조체들(55) 각각은 (전기적 전도성 층들(46)의 각각의 레벨에서 메모리 막(50) 내에서 별개의 부분들로서 존재할 수 있는) 전하 저장 영역들 및 수직 반도체 채널(60)을 포함한다. 전기적 전도성 층들(46)은 메모리 스택 구조체들(55)을 위한 워드 라인들을 포함할 수 있다.
일 실시예에서, 메모리 셀 어레이(100)에서의 메모리 스택 구조체들(55)의 어레이는 교번 스택(32, 46)을 통해 반도체 재료 층(10)의 상단 표면으로 연장되는 스택-관통 컨택 비아 구조체들(76)에 의해 서로로부터 횡방향으로 떨어져 이격되는 메모리 스택 구조체들(55)의 다수의 블록들(280)을 포함할 수 있다. 메모리 스택 구조체들(55)의 각각의 블록(280)은 메모리 셀 어레이(100)의 에어리어를 정의하는 직사각형의 길이 방향과 동일한, 블록(280)의 길이 방향을 따라 횡방향으로 연장될 수 있다.
워드 라인 디코더 회로부(400)와 메모리 셀 어레이(100)의 전기적 전도성 층들(46) 사이의 수직 전기적 접속은 워드 라인 수직 상호접속 영역들(200B)에서 제공될 수 있다. 워드 라인 수직 상호접속 영역(200B)의 각각은, 메모리 스택 구조체들(55)의 어레이의 에어리어로부터(즉, 메모리 셀 어레이(100)의 에어리어로부터) 횡방향으로 오프셋되고 메모리 셀 어레이(100)의 길이 방향을 따라 연장되는 제1 직사각형 영역일 수 있다. 일 실시예에서, 워드 라인들과 워드 라인 디코더 회로부(400) 사이의 전기적 접속은 위로부터 각자의 전기적 전도성 층(46)과 컨택하고 스택-관통 컨택 비아 구조체들(76)의 각자의 이웃하는 쌍 사이에서(즉, 블록(280) 내에서) 위치된 워드 라인 컨택 비아 구조체들(68)을 포함할 수 있다.
적어도 하나의 전도성 상호접속 구조체(28)의 다수의 세트들은 워드 라인 수직 상호접속 영역들(200B)의 에어리어 내에서 적어도 하나의 하부 유전체 재료 층(180) 및 유전체 재료 부분(64)을 통해 형성될 수 있다. 적어도 하나의 전도성 상호접속 구조체(28)의 각각의 세트는 워드 라인 디코더 회로부(400)에서의 각자의 디바이스의 노드와 컨택할 수 있다. 워드 라인 디코더 회로부(400)에서의 각자의 디바이스의 노드는 (전계 효과 트랜지스터들, 다이오드들, 커패시터들 등과 같은) 임의의 반도체 디바이스의 노드일 수 있다. 예를 들어, 노드는 전계 효과 트랜지스터의 소스 영역, 트랜지스터의 드레인 영역, 및 전계 효과 트랜지스터의 게이트 전극으로부터 선택될 수 있다. 적어도 하나의 전도성 상호접속 구조체(28)의 일부 세트들은 유전체 재료 부분(64), 적어도 하나의 하부 유전체 재료 층(180)을 통해, 그리고 임의적으로 평탄화 유전체 층(170)을 통해, 워드 라인 디코더 회로부(400)에서의 각자의 디바이스의 노드로 연장되는 단일 컨택 비아 구조체를 포함할 수 있다.
추가로, 적어도 하나의 전도성 상호접속 구조체(28)의 일부 다른 세트들은 복수의 전도성 상호접속 구조체들(281, 282, 283, 284, 285, 286)을 포함할 수도 있다. 예를 들어, 적어도 하나의 전도성 상호접속 구조체의 세트들 중에서의 하나 이상의 세트들은 교번 스택(32, 46)의 상단 표면을 포함하는 수평 평면의 위로부터 교번 스택(32, 46)의 하단 표면을 포함하는 또 다른 수평 평면으로 연장되는 스택 레벨 커넥터 비아 구조체(286), 교번 스택(32, 42)의 아래에 놓이고 평면 뷰에서 메모리 셀 어레이(100)의 에어리어 내에서 적어도 부분적으로 위치된 적어도 하나의 커넥터 금속 라인(283, 285), 및 교번 스택(32, 42)의 아래에 놓이는 적어도 하나의 커넥터 비아 구조체(281, 282, 284)를 포함할 수 있다. 일 실시예에서, 적어도 하나의 전도성 상호접속 구조체(28)의 세트는 스택 레벨 커넥터 비아 구조체(286), 하부-상호접속-레벨 전도성 상호접속 구조체들(283, 284, 285), 캡 레벨 전도성 상호접속 구조체(282), 및 컨택 레벨 전도성 상호접속 구조체(281)를 포함할 수도 있다.
워드 라인 컨택 비아 구조체들(68)은 교번 스택(32, 42)을 통해 부분적으로 형성된다. 워드 라인 컨택 비아 구조체들(68)은 각자의 전기적 전도성 층(46)과 컨택할 수 있고, 교번 스택(32, 46) 위에서 연장될 수 있다. 각각의 블록(280) 내에서, 상이한 전기적 전도성 층들(46)로 연장되는 워드 라인 컨택 비아 구조체들(68)의 세트는 각각의 전기적 전도성 층(46)으로의 전기적 컨택을 제공할 수 있다. 각각의 워드 라인 컨택 비아 구조체(68)는 주변부 부분에서 각자의 절연 스페이서(66)로 충전되고 중심 부분에서 각자의 워드 라인 컨택 비아 구조체(68)로 충전되는 각자의 컨택 비아 공동 내에서 형성될 수 있다.
금속 라인 구조체들(92)은 적어도 하나의 상부 유전체 재료 층(90)에서 형성될 수 있다. 금속 라인 구조체들(92)의 서브세트는 각자의 워드 라인 컨택 비아 구조체들(68), 및 적어도 하나의 전도성 상호접속 구조체(28)의 각자의 세트들과 컨택할 수 있다. 일 실시예에서, (전기적 전도성 층들(46)로서 구체화된 바와 같은) 워드 라인들과 워드 라인 디코더 회로부(400) 사이의 전기적 접속을 제공하기 위하여 채택된 각각의 금속 라인 구조체(92)는 각자의 워드 라인 컨택 비아 구조체(68), 및 적어도 하나의 전도성 상호접속 구조체(28)의 각자의 세트와 컨택할 수 있다.
비트 라인 디코더 회로부(300)와 메모리 셀 어레이(100)의 전기적 전도성 층들(46) 사이의 수직 전기적 접속은 비트 라인 수직 상호접속 영역들(200A)에서 제공될 수 있다. 비트 라인 수직 상호접속 영역(200A) 각각은, 워드 라인 수직 상호접속 영역(200B)의 반대면 상의 메모리 스택 구조체들(55)의 어레이의 에어리어로부터(즉, 메모리 셀 어레이(100)의 에어리어로부터) 횡방향으로 오프셋되고 메모리 셀 어레이(100)의 길이 방향을 따라 연장되는 제2 직사각형 영역일 수 있다.
적어도 하나의 전도성 상호접속 구조체(28)의 추가적인 세트들은 비트 라인 수직 상호접속 영역들(200A)의 에어리어 내에서 적어도 하나의 하부 유전체 재료 층(180) 및 유전체 재료 부분(64)을 통해 형성될 수 있다. 적어도 하나의 전도성 상호접속 구조체(28)의 각각의 추가적인 세트는 비트 라인 디코더 회로부(300)에서의 각자의 디바이스의 노드와 컨택할 수 있다. 비트 라인 디코더 회로부(300)에서의 각자의 디바이스의 노드는 (전계 효과 트랜지스터들, 다이오드들, 커패시터들 등과 같은) 임의의 반도체 디바이스의 노드일 수 있다. 예를 들어, 노드는 전계 효과 트랜지스터의 소스 영역, 트랜지스터의 드레인 영역, 및 전계 효과 트랜지스터의 게이트 전극으로부터 선택될 수 있다. 적어도 하나의 전도성 상호접속 구조체(28)의 일부 추가적인 세트들은 유전체 재료 부분(64), 적어도 하나의 하부 유전체 재료 층(180)을 통해, 그리고 임의적으로 평탄화 유전체 층(170)을 통해, 비트 라인 디코더 회로부(300)에서의 각자의 디바이스의 노드로 연장되는 단일 컨택 비아 구조체를 포함할 수 있다.
추가로, 적어도 하나의 전도성 상호접속 구조체(28)의 일부 다른 추가적인 세트들은 복수의 전도성 상호접속 구조체들(281, 282, 283, 284, 285, 286)을 포함할 수도 있다. 예를 들어, 적어도 하나의 전도성 상호접속 구조체의 추가적인 세트들 중에서의 하나 이상의 세트들은 교번 스택(32, 46)의 상단 표면을 포함하는 수평 평면의 위로부터 교번 스택(32, 42)의 하단 표면을 포함하는 또 다른 수평 평면으로 연장되는 스택 레벨 커넥터 비아 구조체(286), 교번 스택(32, 46)의 아래에 놓이고 평면 뷰에서 메모리 셀 어레이(100)의 에어리어 내에서 적어도 부분적으로 위치된 적어도 하나의 커넥터 금속 라인(283, 285), 및 교번 스택(32, 42)의 아래에 놓이는 적어도 하나의 커넥터 비아 구조체(281, 282, 284)를 포함할 수 있다. 일 실시예에서, 적어도 하나의 전도성 상호접속 구조체(28)의 세트는 스택 레벨 커넥터 비아 구조체(286), 하부-상호접속-레벨 전도성 상호접속 구조체들(283, 284, 285), 캡 레벨 전도성 상호접속 구조체(282), 및 컨택 레벨 전도성 상호접속 구조체(281)를 포함할 수도 있다.
금속 라인 구조체들(92)은 메모리 스택 구조체들(55)의 위에 놓이는 각자의 드레인 영역들(63)로 전기적으로 단락되는 비트 라인들을 포함할 수 있다. 드레인 컨택 비아 구조체들(88)은 아래에 놓인 드레인 영역(63), 및 비트 라인 수직 상호접속 영역(200A)의 에어리어 내로 연장되는 비트 라인일 수도 있는 위에 놓인 금속 라인 구조체(92)의 각각의 쌍 사이의 (전기적 단락들을 제공하는) 전기적 컨택을 제공할 수 있다. 금속 라인 구조체들(92)의 서브세트는 메모리 셀 어레이(100)의 비트 라인들, 및 비트 라인 디코더 회로부(300)의 노드들로 전기적으로 단락되는 적어도 하나의 전도성 상호접속 구조체(28)의 각자의 세트들을 포함할 수 있거나, 이들로 전기적으로 단락될 수 있다.
(상부-상호접속-레벨 워드 라인 커넥터들로서 본원에서 지칭되는) 상부-상호접속-레벨 금속 라인 구조체들(92)의 서브세트는 워드 라인 컨택 비아 구조체들(68)과, 워드 라인 디코더 회로부(400)로의 전기적 전도성 경로를 제공하는 적어도 하나의 전도성 상호접속 구조체(28)의 각각의 세트 사이의 전기적 접속을 제공하기 위하여 채택될 수 있다. 상부-상호접속-레벨 워드 라인 커넥터들은 메모리 스택 구조체들(55)의 어레이 위에 위치되고, 비트 라인들의 길이 방향과 동일한 방향 위에서 연장된다.
비트 라인 수직 상호접속 영역들(200A)의 길이 방향들은 각자의 제1 직사각형 에어리어들을 가질 수 있고, 워드 라인 수직 상호접속 영역들(200B)은 각자의 제2 직사각형 에어리어들을 가질 수 있다. 각각의 제1 직사각형 에어리어(즉, 비트 라인 수직 상호접속 영역(200A)의 각각의 에어리어)의 길이 방향은 각각의 제2 직사각형 에어리어(즉, 워드 라인 수직 상호접속 영역(200B)의 각각의 에어리어)의 길이 방향에 대해 평행할 수 있다. (상부-상호접속-레벨 금속 라인 구조체들(92)의 제1 서브세트인) 상부-상호접속-레벨 워드 라인 커넥터들은 적어도 하나의 상부 유전체 재료 층(90)의 레벨에서 메모리 스택 구조체들(55)의 블록(280) 내의 워드 라인 컨택 비아 구조체들(68)의 위로부터 워드 라인 수직 상호접속 영역(200B) 내로 횡방향으로 연장된다. 상부-상호접속-레벨 워드 라인 커넥터들의 서브세트는 메모리 스택 구조체들(55)의 적어도 또 다른 블록 상방에서 통과한다. (상부-상호접속-레벨 금속 라인 구조체들(92)의 제2 서브세트인) 비트 라인들은 적어도 하나의 상부 유전체 재료 층(90)의 레벨에서 메모리 스택 구조체들(55)의 각각의 블록(280) 내의 메모리 스택 구조체들(55)의 위로부터 비트 라인 수직 상호접속 영역(200A) 내로 횡방향으로 연장된다. 비트 라인들의 서브세트는 메모리 스택 구조체들(55)의 적어도 또 다른 블록 상방에서 통과한다. 상부-상호접속-레벨 워드 라인 커넥터들 및 비트 라인들은 서로에 대해 평행할 수 있고, 비트 라인 수직 상호접속 영역들(200A) 및 워드 라인 수직 상호접속 영역들(200B)의 길이 방향들에 대해 수직일 수 있다.
도 5 및 도 6에서 예시된 레이아웃에서, 메모리 스택 구조체들(55)의 어레이를 포함하는 메모리 셀 어레이(100)는 메모리 스택 구조체들(55)의 다수의 블록들(280)을 포함할 수 있다. 메모리 스택 구조체들(55)의 다수의 블록들(280)은 스택-관통 컨택 비아 구조체들(76)에 의해 횡방향으로 떨어져 이격될 수 있고, 메모리 셀 어레이(100)의 길이 방향과 동일할 수도 있는, 각자의 블록(280)의 길이 방향을 따라 횡방향으로 연장될 수 있다. 메모리 셀 어레이(100)를 위한 워드 라인 디코더 회로부(400)와 (3D NAND 메모리 디바이스의 워드 라인들인) 전기적 전도성 층들(46) 사이의 수직 전기적 접속은, 메모리 스택 구조체들(55)의 어레이의 에어리어(즉, 메모리 셀 어레이(100)의 에어리어)로부터 횡방향으로 오프셋되고 메모리 셀 어레이(100)의 길이 방향을 따라 연장되는 (워드 라인 수직 상호접속 영역들(200B)인) 제1 직사각형 영역에서 제공될 수 있다. 메모리 셀 어레이(100)를 위한 비트 라인 디코더 회로부(300)와 메모리 스택 구조체들(55)의 비트 라인들 사이의 수직 전기적 접속은, 메모리 스택 구조체들(55)의 에어리어로부터 횡방향으로 오프셋되고 길이 방향을 따라 연장되는 (비트 라인 수직 상호접속 영역(200A)인) 제2 직사각형 영역에서 제공될 수 있다.
일 실시예에서, 메모리 디바이스는 메모리 셀 어레이들(100)의 다수의 뱅크들을 포함할 수 있고, 메모리 셀 어레이들(100)의 공통적인 길이 방향에 대해 수직인 방향을 따라 반복되는, 메모리 스택 구조체들(55)의 어레이, 제1 직사각형 영역, 및 제2 직사각형 영역의 다수의 인스턴스들의 주기적인 반복을 포함할 수 있다.
도 7을 참조하면, 뱅크들의 각각의 이웃하는 쌍들이 서로의 미러 이미지들이 되도록, 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)가 메모리 셀 어레이(100) 아래에 위치되는 제2 예시적인 레이아웃이 예시된다. 이 경우, 비트 라인 디코더 회로부(300)는 하나의 메모리 셀 어레이(100)의 부분의 아래의 영역으로부터 또 다른 메모리 셀 어레이(100')의 부분의 아래의 또 다른 영역으로 연속적으로 연장될 수 있다. 대안적으로 또는 추가적으로, 워드 라인 디코더 회로부(400)는 하나의 메모리 셀 어레이(100)의 부분의 아래의 영역으로부터 또 다른 메모리 셀 어레이(100')의 부분의 아래의 또 다른 영역으로 연속적으로 연장될 수 있다. 3 개를 초과하는 메모리 셀 어레이들(100)이 제공될 경우, 비트 라인 디코더 회로부들(300) 및 워드 라인 디코더 회로부들(400)은 비트 라인 디코더 회로부들(300) 및 워드 라인 디코더 회로부들(400) 각각이 2 개의 메모리 셀 어레이들(100)을 가로지르는 방식으로 메모리 셀 어레이들(100)의 아래에서 교번할 수 있다.
이 경우, 메모리 스택 구조체들(55)의 다수의 블록들(280)을 포함하는 (메모리 셀 어레이(100)로서 구체화된 바와 같은) 메모리 스택 구조체들(55)의 하나의 어레이(100) 및 메모리 스택 구조체들(55)의 추가적인 다수의 블록들(280)을 포함하는 (또 다른 메모리 셀 어레이(100')로서 구체화된 바와 같은) 메모리 스택 구조체들(55)의 추가적인 어레이(100')가 형성될 수 있다. 워드 라인 수직 접속 영역(200B)의 인스턴스를 포함하는 제1 직사각형 어레이 영역은 다른 메모리 셀 어레이(100')로부터 원위부인 메모리 셀 어레이(100)의 하나의 면 상에서, 즉, 다른 메모리 셀 어레이(100')에 인접하지 않은 면 상에서 형성될 수 있다.
메모리 스택 구조체들(55)의 2 개의 어레이들(100, 100')은 비트 라인 수직 접속 영역(200A)의 인스턴스를 포함하는 제2 직사각형 영역에 의해 서로로부터 횡방향으로 이격될 수 있다. 제3 직사각형 영역은 제1 직사각형 어레이 영역의 반대 면에서 위치될 수 있고, 또 다른 워드 라인 수직 접속 영역(200B')을 포함할 수 있다. 제3 직사각형 영역은 메모리 스택 구조체들(55)의 추가적인 어레이(100')의 메모리 스택 구조체들(55)을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하는 추가적인 워드 라인 디코더 회로부(400') 사이의 수직 접속을 포함할 수 있다. 추가적인 워드 라인 디코더 회로부(400')는 메모리 스택 구조체들(55)의 추가적인 어레이(100') 아래에 그리고 기판(8) 위에 위치될 수 있고, 평면 뷰에서 메모리 스택 구조체들(55)의 추가적인 어레이(100')의 에어리어와의 면적 중첩을 가질 수 있다. 제2 직사각형 영역은 메모리 스택 구조체들(55)의 추가적인 어레이(100')의 비트 라인들을 활성화하는 비트 라인 디코더 회로부(200A)와의 면적 중첩을 가질 수 있다.
도 8을 참조하면, 워드 라인 컨택 비아 구조체(68)를 포함하는 영역의 확대도가 예시된다. 워드 라인 컨택 비아 구조체(68)는 본 개시내용의 예시적인 구조체들에서 워드 라인들로의 접속들을 제공하기 위하여 채택되지 않는 계단 영역에서 형성되지 않는다. 그 대신에, 워드 라인 접속 홀(hole)들은 에치 마스크들(701, 702, 704, 708, 716, 732)의 다양한 조합들을 채택하여 메모리 스택 구조체들(55)의 각각의 블록(280) 내에서 형성된다.
도 9를 참조하면, 전기적 전도성 층들(46) 및 절연 층들(32)의 임의적인 수의 쌍들을 통해 연장되는 (컨택 비아 공동들인) 워드 라인 접속 홀들을 제공하기 위하여 채택될 수 있는 마스크 중첩 방식이 예시된다. 각각의 워드 라인 접속 홀은 에치 마스크들의 세트 중의 적어도 하나의 에치 마스크의 적당한 조합을 채택하여 형성될 수 있다. 에치 마스크들에서의 개구부들의 서브세트는 다른 에치 마스크들에서의 다른 개구부들과의 중첩들을 가질 수 있다. N 개의 에치 마스크들이 채택될 경우, 전기적 전도성 층들(46) 및 절연 층들(32)의 최대 2N -1개의 쌍들은 다양한 에치 마스크들을 통해 개구부들 사이의 적당한 중첩들을 제공함으로써 에칭될 수 있다.
상이한 로케이션들에서 홀들을 가지는 에치 마스크들의 조합들은 상이한 깊이들을 가지는, 즉, 상이한 전기적 전도성 층들(46)로 연장되는 워드 라인 접속 홀들을 형성하기 위하여 채택될 수 있다. 예를 들어, 에치 마스크들(701, 702, 704, 708, 716, 732)은 하나의 절연 층(32) 및 하나의 전기적 전도성 층(46)의 스택을 통해 연장되는 (비아 공동인) 워드 라인 접속 홀을 에칭하기 위하여, 또는 하나의 절연 층(32) 및 하나의 전기적 전도성 층(46)의 스택에 의해 사전-존재하는 워드 라인 접속 홀을 연장하기 위하여 채택되는 l-레벨 에치 마스크(701)를 포함할 수 있다. 추가로, 에치 마스크들(701, 702, 704, 708. 716, 732)은 2 개의 절연 층들(32) 및 2 개의 전기적 전도성 층(46)의 스택을 통해 연장되는 (비아 공동인) 워드 라인 접속 홀을 에칭하기 위하여, 또는 2 개의 절연 층들(32) 및 2 개의 전기적 전도성 층들(46)의 스택에 의해 사전-존재하는 워드 라인 접속 홀을 연장하기 위하여 채택되는 2-레벨 에치 마스크(702)를 포함할 수 있다. 게다가, 에치 마스크들(701, 702, 704, 708, 716, 732)은 2k 개의 절연 층들(32) 및 2k 개의 전기적 전도성 층(46)의 스택을 통해 연장되는 (비아 공동인) 워드 라인 접속 홀을 에칭하기 위하여, 또는 2k 개의 절연 층들(32) 및 2k 개의 전기적 전도성 층들(46)의 스택에 의해 사전-존재하는 워드 라인 접속 홀을 연장하기 위하여 채택되는 2k-레벨 에치 마스크(702)를 포함할 수 있다. 수 k는 2, 3, 4, 5, 6 등과 같은, 1보다 더 큰 임의의 정수일 수 있다. 일 실시예에서, 에치 마스크들(701, 702, 704, 708, 716, 732)은 워드 라인 접속 홀들을 구체화하는 다양한 물리적 비아 공동들을 형성하기 위하여 채택된 프로세스 통합 방식에 따라서는, 패터닝된 포토레지스트 층들일 수도 있거나 패터닝된 하드 마스크 층들일 수도 있다.
에치 마스크들(701, 702, 704, 708, 716, 732)에서의 홀들의 위치들은 임의적인 수의 절연 층들(32)(및 그 중에서의 임의의 전기적 전도성 층들(46))을 통해 연장되는 워드 라인 접속 홀들을 생성하기 위하여 필요한 바와 같이 중첩할 수 있다. 예를 들어, 39 개의 절연 층들(32)을 통해 연장되는 워드 라인 접속 홀을 형성하기 위하여, 32-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 32 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 4-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 4 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 2-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 2 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 1-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 1 개의 교번 쌍을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있다.
또 다른 예에서, 40 개의 절연 층들(32)을 통해 연장되는 워드 라인 접속 홀을 형성하기 위하여, 32-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 32 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 8-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 8 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있다.
또 다른 예에서, 41 개의 절연 층들(32)을 통해 연장되는 워드 라인 접속 홀을 형성하기 위하여, 32-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 32 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 8-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 8 개의 교번 쌍들을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있고, 1-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 1 개의 교번 쌍을 통해 에칭하는 비등방성 에치 프로세스가 수행될 수 있다.
일반적으로 말하면, 주어진 워드 라인 접속 홀이 통과하는 것을 필요로 하는 절연 층들(32)의 수를 나타내는 임의의 정수는 2k-레벨 에치 마스크, 및 전기적 전도성 층들(46) 및 절연 층들(32)의 2k 개의 교번 쌍들을 통해 에칭하는 동반된 비등방성 에치 프로세스가 수행되어야 하는지 여부를 결정하기 위하여 2진 코드로 기입될 수 있다. 정수에 대한 2진 코드가 우측으로부터의 j-번째 숫자에서 "1"을 포함할 경우, 대응하는 2j-레벨 에치 마스크는 워드 라인 접속 홀의 로케이션에서 홀을 가지는 것을 필요로 한다. 정수에 대한 2진 코드가 우측으로부터의 j-번째 숫자에서 "0"을 포함할 경우, 대응하는 2j-레벨 에치 마스크는 워드 라인 접속 홀의 로케이션에서 홀을 가지지 않아야 한다.
제조하는 동안, 워드 라인 접속 홀들의 세트는 프로세싱 단계들의 다수의 세트들을 채택하여 형성될 수 있다. 프로세싱 단계들의 각각의 세트는 포토레지스트 층을 도포하는 제1 단계, 개구부들의 각자의 세트를 갖는 포토레지스트 층을 리소그래픽 방식으로 패터닝하는 제2 단계, 제2 단계로부터의 개구부들의 각자의 세트의 아래에 놓인 에어리어들에서 전기적 전도성 층들(46) 및 절연 층들(32)의 각자의 수의 쌍들을 통해 에칭하는 제3 단계, 및 포토레지스트 층을 제거하는 제4 단계를 포함할 수 있다.
일 실시예에서, 전기적 전도성 층들(46) 및 절연 층들(32)의 쌍들의 각자의 수는 프로세싱 단계들의 다수의 세트들 사이에서 세트마다 상이하다. 일 실시예에서, 워드 라인 접속 홀들의 지배적인 서브세트는 제3 단계의 적어도 2 개의 인스턴스들을 채택하여 형성된다. 본원에서 이용된 바와 같이, 워드 라인 접속 홀들의 "지배적인 서브세트"는 워드 라인 접속 홀들의 50 % 초과를 지칭한다. 일 실시예에서, 메모리 셀 어레이(100) 내의 메모리 스택 구조체들(55)의 어레이는 메모리 스택 구조체들(55)의 다수의 블록들(280)을 포함하고, 각각의 전기적 전도성 층(46)은 메모리 스택 구조체들(55)의 각각의 블록(280) 내에서 그것을 통한 각자의 수의 홀들(즉, 워드 라인 접속 홀들)을 포함할 수 있다. 주어진 전기적 전도성 층(46)에 대한 홀들의 각자의 수는 주어진 전기적 전도성 층(46)의 아래에 놓인 전기적 전도성 층들(46)의 총 수와 동일할 수 있다. 이 방식에서, 각각의 전기적 전도성 층(46)은 단일 워드 라인 컨택 비아 구조체(68)에 의해 컨택된다. 중복성이 워드 라인(즉, 각자의 전기적 전도성 층(46)) 당 다수의 워드 라인 컨택 비아 구조체들(68)을 통해 제공될 경우, 주어진 전기적 전도성 층(46)을 통한 홀들의 총 수는 아래에 놓인 전기적 전도성 층들(46)의 수 x 전기적 전도성 층(46) 당 채택된 워드 라인 컨택 비아 구조체들(68)의 다중도와 동일할 수 있다.
도 8을 다시 참조하면, 절연 스페이서(66)는 등각 절연 재료 층의 퇴적, 및 등각 절연 재료 층의 수평 부분들을 제거하는 비등방성 에치에 의해 각각의 워드 라인 접속 홀 내에서 형성될 수 있다. 각각의 절연 스페이서(66)는 등각 절연 재료 층의 나머지 부분이다. 적어도 하나의 전도성 재료는 절연 스페이서들(66)에 의해 횡방향으로 둘러싸인 공동들에서 퇴적될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화에 의해 (도 3에서 예시된 적어도 하나의 컨택 레벨 유전체 층(71, 72)과 같은) 최상단 유전체 재료 층의 위로부터 제거될 수 있다. 공동들을 충전시키는 적어도 적어도 하나의 전도성 재료의 각각의 나머지 부분은 워드 라인 컨택 비아 구조체들(68)을 구성한다.
워드 라인들과 워드 라인 디코더 회로부(400) 사이의 전기적 접속은 위로부터 각자의 전기적 전도성 층(46)과 컨택하고 스택-관통 컨택 비아 구조체들(76)의 각자의 이웃하는 쌍 사이에서(즉, 블록(280) 내에서) 위치된 워드 라인 컨택 비아 구조체들(68)을 포함할 수 있다. 메모리 스택 구조체들(55)의 각각의 블록(280)은 위로부터 각자의 전기적 전도성 층(46)과 컨택하는 워드 라인 컨택 비아 구조체들(68)에 의해 횡방향으로 이격된 메모리 스택 구조체들(55)의 복수의 클러스터들(160)을 포함할 수 있다. 메모리 스택 구조체들(55)의 복수의 클러스터들(160)은 스택-관통 컨택 비아 구조체들(76)의 길이 방향에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로 있을 수 있다.
일 실시예에서, 적어도 하나의 최상단 전기적 전도성 층(46)으로서 구체화된 드레인 게이트 선택 전극들은 메모리 스택 구조체들(55)의 각각의 블록(280) 내에서 제공될 수 있다. 이 경우, 드레인-분할된 얕은 트렌치 격리 구조체(84)는 블록(280)의 길이 방향을 따라 드레인 게이트 선택 전극들을 2 개의 전기적 분리된 부분들로 분할할 수 있다. 이 경우, 워드 라인 컨택 비아 구조체들(68)은 드레인-분할된 얕은 트레치 격리 구조체(84)를 통과할 수도 있다.
일 실시예에서, 메모리 스택 구조체들(55)의 동일한 블록(280)을 통해 연장되는 각각의 워드 라인 컨택 비아 구조체(68)는 교번 스택(32, 46)에서의 상이한 전기적 전도성 층(46)과 컨택할 수 있다. 일 실시예에서, 메모리 스택 구조체들(55)의 동일한 블록(280)을 통해 연장되는 워드 라인 컨택 비아 구조체들(68)은 평면 뷰에서 스택-관통 컨택 비아 구조체들(76)의 길이 방향에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로서 배열될 수 있다. 평면 뷰에서, 워드 라인 컨택 비아 구조체들(68)의 로케이션들은 주기적 어레이인 것으로 보일 수 있지만, (수직 단면도에서 보일 수 있는) 워드 라인 컨택 비아 구조체들(68)의 높이들은 워드 라인 컨택 비아 구조체들(68) 사이에서 변동된다.
워드 라인 컨택 비아 구조체들(68)의 이웃하는 쌍이 통과할 수도 있거나 통과하지 않을 수도 있는 전기적 전도성 층들(46)의 수에 있어서의 차이는 1이다. 단차형성된 표면들을 채택하고 워드 라인 컨택 비아 구조체들의 이웃하는 쌍이 통과하는 전기적 전도성 층들의 수에 있어서의 정확하게 1의 차이를 반드시 가지는 종래 기술의 구조체들과는 달리, 워드 라인 컨택 비아 구조체들(68)의 이웃하는 쌍의 전기적 전도성 층들(46)의 수에 있어서의 차이는 본 개시내용의 실시예들에서 1로 제한되지는 않는다. 구체적으로, 2 개의 이웃하는 워드 라인 컨택 비아 구조체들(68)이 통과하는 전기적 전도성 층들(46)의 수에 있어서의 차이는 워드 라인 디코더 회로부(400)로의 배선을 용이하게 하는 임의의 정수일 수도 있고, 1보다 더 크고, 전기적 전도성 층들(46)의 총 수 마이너스 1보다 더 작은 정수들일 수 있다.
본 개시내용의 다양한 실시예들에 따르면, 기판 상방에 위치된 절연 층들(32) 및 전기적 전도성 층들(46)의 교번 스택, 및 교번 스택(32, 46)을 통해 연장되는 메모리 스택 구조체들(55)의 어레이를 포함하는 메모리 디바이스가 제공된다. 메모리 스택 구조체들(55)의 (각자의 메모리 막(50)의 부분으로서 구체화된 바와 같은) 전하 저장 영역들 및 수직 반도체 채널(60)을 포함한다. 전기적 전도성 층들(46)은 메모리 스택 구조체들(55)을 위한 워드 라인들을 포함한다. 메모리 디바이스는, 메모리 스택 구조체들(55)을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들(55)의 어레이 아래에 그리고 기판(8) 위에 위치되고, 평면 뷰에서 메모리 스택 구조체들(55)의 어레이의 에어리어와의 면적 중첩을 가지는 워드 라인 디코더 회로부(400)를 더 포함한다.
일 실시예에서, 메모리 스택 구조체들(55)의 어레이는 수직 NAND 디바이스의 메모리 엘리먼트들을 포함할 수 있고, 전기적 전도성 층들(46)은 수직 NAND 디바이스의 각자의 워드 라인을 포함할 수 있거나 각자의 워드 라인에 전기적으로 접속되고, 기판(8)을 실리콘 기판을 포함할 수 있고, 수직 NAND 디바이스는 실리콘 기판 상방의 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에서의 또 다른 메모리 셀 상방에서 위치된다. 실리콘 기판은 메모리 디바이스를 위한 워드 라인 구동기 회로 및 비트 라인 구동기 회로를 포함하는 집적 회로를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 반도체 채널들을 포함할 수 있다. 복수의 반도체 채널들 각각의 (각자의 수직 반도체 채널(60)과 같은) 적어도 하나의 단부 부분은 기판(8)의 상단 표면에 대해 실질적으로 수직으로 연장된다. 모놀리식 3차원 NAND 스트링들의 어레이는 (메모리 막(50)의 부분들로서 구체화된 바와 같은) 복수의 전하 저장 엘리먼트들을 포함할 수 있다. 각각의 전하 저장 엘리먼트는 복수의 반도체 채널의 각자의 하나에 인접하게 위치될 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 기판(8)의 상단 표면에 대해 실질적으로 평행하게 연장되는 스트립 형상을 가지는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극, 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다.
3D NAND 구조체는 메모리 셀 어레이(100) 하부의 CMOS 디바이스들을 포함한다. 양자의 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)(즉, 감지 증폭기(S/A) 회로부)는 메모리 셀 어레이(100)의 하부에 있을 수 있다. 워드 라인 후크업(hookup)을 제공하는 금속 라인 구조체들(92)은 메모리 셀 어레이(100)의 길이 방향에 대해 수직일 수 있는, 비트 라인들의 방향을 따라 주로 이어질 수 있다. 일 실시예에서, 양자의 워드 라인 디코더 회로부(400) 및 비트 라인 디코더 회로부(300)는 메모리 셀 어레이(100) 아래에 위치된 동일한 디바이스 레벨에 있을 수 있고, 메모리 셀 어레이(100)의 에어리어와의 각자의 면적 중첩들을 가질 수 있다. 워드 라인 접속 구조체들(68)은 메모리 셀 어레이(100) 내에서, 특히, 메모리 스택 구조체들(55)의 각각의 블록(280) 내에서, 그리고 동일한 블록(280) 내의 메모리 스택 구조체들(55)의 클러스터들(160) 사이에서 분산될 수 있다.
개시내용의 실시예들은 몇몇 비-제한적인 장점들을 제공한다. 메모리 어레이 아래에 워드 라인 디코더 및/또는 비트 라인 디코더(예컨대, 감지 증폭기) 회로들과 같은 구동기 회로들을 위치시킴으로써, 다이 크기가 감소되고, 이것은 디바이스의 비용을 감소시킨다. 또한, 위에서 설명된 디바이스 레이아웃 및 메모리 어레이 외부의 수직 워드 라인 상호접속을 이용함으로써, 워드 라인 디코더는 메모리 어레이 하부에 위치될 수도 있고, 단차형성된 접속 영역은 감소된 수의 금속 상호접속 층들을 사용하면서 생략될 수도 있고, 이것은 디바이스 복잡도 및 비용을 감소시킨다.
상기한 것은 특정한 실시예들을 지칭하지만, 개시내용은 그렇게 제한되지는 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 행해질 수도 있고 이러한 수정들은 개시내용의 범위 내에 있도록 의도된다는 것이 본 기술 분야의 통상의 기술자들에게 떠오를 것이다. 특정한 구조체 및/또는 구성을 채택하는 실시예가 본 개시내용에서 예시될 경우, 이러한 치환들이 명시적으로 금지되지 않거나 또는 달리 본 기술 분야의 통상의 기술자에게 불가능한 것으로 공지되어 있지 않으면, 본 개시내용은 기능적으로 동등한 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수도 있다는 것이 이해된다. 본원에서 인용된 공보들, 특허 출원들, 및 특허들의 전부는 그 전체적으로 참조로 본원에 포함된다.

Claims (33)

  1. 메모리 디바이스로서,
    기판 상방에서 위치된 절연 층들 및 전기적 전도성 층들의 교번 스택;
    상기 교번 스택을 통해 연장되는 메모리 스택 구조체들의 어레이 - 상기 메모리 스택 구조체들 각각은 전하 저장 영역들 및 수직 반도체 채널을 포함하고, 상기 전기적 전도성 층들은 상기 메모리 스택 구조체들을 위한 워드 라인들을 포함함 -;
    상기 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들의 상기 어레이 아래에 그리고 상기 기판 위에 위치된 워드 라인 디코더 회로부;
    적어도 하나의 전도성 상호접속 구조체의 다수의 세트들 - 적어도 하나의 전도성 상호접속 구조체의 각각의 세트는 상기 워드 라인 디코더 회로부에서의 각자의 디바이스의 노드와 전기적으로 컨택함 - 을 포함하는 워드 라인 수직 상호접속 영역;
    각자의 드레인 영역들을 통해 상기 수직 반도체 채널들에 전기적으로 접속되고 메모리 스택 구조체들의 상기 어레이 상방에서 연장되는 비트 라인들; 및
    메모리 스택 구조체들의 상기 어레이의 부분 상방에서 상기 비트 라인들에 대해 평행하게 연장되고, 적어도 하나의 전도성 상호접속 구조체의 각자의 세트를 상기 전기적 전도성 층들에 전기적으로 접속시키는 상부-상호접속-레벨 워드 라인 커넥터들
    을 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 각자의 전기적 전도성 층과 컨택하고 상기 교번 스택 위에서 연장되고 각자의 상부-상호접속-레벨 워드 라인 커넥터와 컨택하는 워드 라인 컨택 비아 구조체들을 더 포함하는 메모리 디바이스.
  3. 제2항에 있어서, 상기 워드 라인 디코더 회로부에서의 상기 각자의 디바이스의 상기 노드는 전계 효과 트랜지스터의 소스 영역, 트랜지스터의 드레인 영역, 및 전계 효과 트랜지스터의 게이트 전극으로부터 선택되는 메모리 디바이스.
  4. 제2항에 있어서, 적어도 하나의 전도성 상호접속 구조체의 상기 세트들 중에서의 세트는,
    상기 교번 스택의 상단 표면을 포함하는 수평 평면의 위로부터 상기 교번 스택의 하단 표면을 포함하는 또 다른 수평 평면으로 연장되는 스택 레벨 커넥터 비아 구조체;
    상기 교번 스택의 아래에 놓인 적어도 하나의 커넥터 금속 라인; 및
    상기 교번 스택의 아래에 놓인 적어도 하나의 커넥터 비아 구조체를 포함하는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 워드 라인 디코더 회로부의 위에 놓이는 적어도 하나의 유전체 재료 층; 및
    상기 적어도 하나의 유전체 재료 층의 위에 놓이고 상기 교번 스택의 아래에 놓이는 반도체 재료 층을 더 포함하는 메모리 디바이스.
  6. 제5항에 있어서, 상기 반도체 재료 층은 상기 메모리 스택 구조체들의 상기 수직 반도체 채널들에 인접한 수평 반도체 채널들을 포함하는 메모리 디바이스.
  7. 제5항에 있어서, 메모리 스택 구조체들의 상기 어레이는 상기 교번 스택을 통해 상기 반도체 재료 층의 상단 표면으로 연장되는 스택-관통(through-stack) 컨택 비아 구조체들에 의해 서로로부터 횡방향으로 떨어져 이격되는 메모리 스택 구조체들의 다수의 블록들을 포함하는 메모리 디바이스.
  8. 제7항에 있어서, 상기 워드 라인들과 상기 워드 라인 디코더 회로부 사이의 전기적 접속은 위로부터 각자의 전기적 전도성 층과 컨택하고 스택-관통 컨택 비아 구조체들의 각자의 이웃하는 쌍 사이에서 위치된 워드 라인 컨택 비아 구조체들을 포함하는 메모리 디바이스.
  9. 제7항에 있어서,
    메모리 스택 구조체들의 각각의 블록은 위로부터 각자의 전기적 전도성 층과 컨택하는 워드 라인 컨택 비아 구조체들에 의해 횡방향으로 이격된 메모리 스택 구조체들의 복수의 클러스터들을 포함하고;
    메모리 스택 구조체들의 상기 복수의 클러스터들은 상기 스택-관통 컨택 비아 구조체들의 길이 방향(lengthwise direction)에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로 있는 메모리 디바이스.
  10. 제9항에 있어서, 메모리 스택 구조체들의 동일한 블록을 통해 연장되는 각각의 워드 라인 컨택 비아 구조체는 상기 교번 스택에서의 상이한 전기적 전도성 층과 컨택하는 메모리 디바이스.
  11. 제9항에 있어서, 메모리 스택 구조체들의 동일한 블록을 통해 연장되는 상기 워드 라인 컨택 비아 구조체들은 평면 뷰(plan view)에서 상기 스택-관통 컨택 비아 구조체들의 길이 방향에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로서 배열되는 메모리 디바이스.
  12. 제1항에 있어서, 상기 메모리 스택 구조체들을 위한 각자의 비트 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들의 상기 어레이 아래에 그리고 상기 기판 위에 그리고 상기 워드 라인 디코더 회로부에 인접하게 위치되고, 상기 평면 뷰에서 메모리 스택 구조체들의 상기 어레이의 에어리어(area)와의 면적 중첩을 가지는 비트 라인 디코더 회로부를 더 포함하는 메모리 디바이스.
  13. 제12항에 있어서,
    상기 비트 라인 디코더 회로부는 제1 직사각형 에어리어를 가지고;
    상기 워드 라인 디코더 회로부는 제2 직사각형 에어리어를 가지고;
    상기 제1 직사각형 에어리어의 길이 방향 및 상기 제2 직사각형 에어리어의 길이 방향은 동일한 수평 방향을 따르는 메모리 디바이스.
  14. 제12항에 있어서,
    메모리 스택 구조체들의 상기 어레이는 스택-관통 컨택 비아 구조체들에 의해 횡방향으로 떨어져 이격되고 길이 방향을 따라 횡방향으로 연장되는 메모리 스택 구조체들의 다수의 블록들을 포함하고;
    상기 워드 라인 디코더 회로부와 상기 전기적 전도성 층들 사이의 수직 전기적 접속은, 메모리 스택 구조체들의 상기 어레이의 에어리어로부터 횡방향으로 오프셋되고 상기 길이 방향을 따라 연장되는 제1 직사각형 영역에서 제공되고;
    상기 비트 라인 디코더 회로부와 상기 메모리 스택 구조체들의 상기 비트 라인들 사이의 수직 전기적 접속은, 상기 메모리 스택 구조체들의 에어리어로부터 횡방향으로 오프셋되고 상기 길이 방향을 따라 연장되는 제2 직사각형 영역에서 제공되는 메모리 디바이스.
  15. 제14항에 있어서,
    메모리 스택 구조체들의 추가적인 다수의 블록들을 포함하고 상기 제2 직사각형 영역에 의해 메모리 스택 구조체들의 상기 어레이로부터 횡방향으로 이격된 메모리 스택 구조체들의 추가적인 어레이; 및
    메모리 스택 구조체들의 상기 추가적인 어레이의 상기 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들의 상기 추가적인 어레이 아래에 그리고 상기 기판 위에 위치되고, 상기 평면 뷰에서 메모리 스택 구조체들의 상기 추가적인 어레이의 에어리어와의 면적 중첩을 가지는 추가적인 워드 라인 디코더 회로부 사이의 수직 접속을 포함하는 제3 직사각형 영역을 더 포함하고,
    상기 제2 직사각형 영역은 메모리 스택 구조체들의 상기 추가적인 어레이의 비트 라인들과 상기 비트 라인 디코더 회로부 사이의 수직 전기적 접속을 포함하는 메모리 디바이스.
  16. 제14항에 있어서, 상기 메모리 디바이스는 메모리 스택 구조체들의 상기 어레이, 상기 제1 직사각형 영역, 및 상기 제2 직사각형 영역의 다수의 인스턴스들의 주기적인 반복을 포함하는 메모리 디바이스.
  17. 제1항에 있어서,
    메모리 스택 구조체들의 상기 어레이는 메모리 스택 구조체들의 다수의 블록들을 포함하고;
    각각의 전기적 전도성 층은 메모리 스택 구조체들의 각각의 블록 내에서 그것을 통한 각자의 수의 홀들을 포함하고, 주어진 전기적 전도성 층에 대한 홀들의 상기 각자의 수는 상기 주어진 전기적 전도성 층의 아래에 놓인 전기적 전도성 층들의 총 수와 동일한 메모리 디바이스.
  18. 제1항에 있어서, 상기 워드 라인 디코더 회로부는 평면 뷰에서 메모리 스택 구조체들의 상기 어레이의 에어리어와의 면적 중첩을 가지는 메모리 디바이스.
  19. 제1항에 있어서,
    메모리 스택 구조체들의 상기 어레이는, 직사각형 형상을 가지고 한 쌍의 스택-관통 컨택 비아 구조체들에 의해 횡방향으로 경계가 정해진 메모리 스택 구조체들의 블록들을 포함하고;
    상기 상부-상호접속-레벨 워드 라인 커넥터들은 메모리 스택 구조체들의 상기 블록들의 상기 직사각형 형상들의 길이 방향에 대해 수직인 방향을 따라 연장되는 메모리 디바이스.
  20. 제1항에 있어서,
    메모리 스택 구조체들의 상기 어레이는 수직 NAND 디바이스의 메모리 엘리먼트들을 포함하고;
    상기 전기적 전도성 층들은 상기 수직 NAND 디바이스의 각자의 워드 라인을 포함하거나 각자의 워드 라인에 전기적으로 접속되고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 상방에서의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    모놀리식 3차원 NAND 스트링들의 상기 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 상기 어레이의 제2 디바이스 레벨에서의 또 다른 메모리 셀 상방에서 위치되고;
    상기 실리콘 기판은 상기 메모리 디바이스를 위한 상기 워드 라인 구동기 회로 및 비트 라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    모놀리식 3차원 NAND 스트링들의 상기 어레이는,
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 상기 기판의 상단 표면에 대해 실질적으로 수직으로 연장됨 -;
    복수의 전하 저장 엘리먼트들 - 각각의 전하 저장 엘리먼트는 상기 복수의 반도체 채널들 중 각자의 하나에 인접하게 위치됨 -; 및
    상기 기판의 상기 상단 표면에 대해 실질적으로 평행하게 연장되는 스트립 형상을 가지는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도, 상기 제1 디바이스 레벨에서 위치된 제1 제어 게이트 전극, 및 상기 제2 디바이스 레벨에서 위치된 제2 제어 게이트 전극을 포함함 - 을 포함하는 메모리 디바이스.
  21. 메모리 디바이스를 형성하는 방법으로서,
    기판 상방에서 워드 라인 디코더 회로부를 형성하는 단계;
    상기 워드 라인 디코더 회로부 상방에서 메모리 셀 어레이를 형성하는 단계 -
    상기 메모리 셀 어레이는 절연 층들 및 전기적 전도성 층들의 교번 스택, 및 상기 교번 스택을 통해 연장되는 메모리 스택 구조체들의 어레이를 포함하고,
    상기 메모리 스택 구조체들 각각은 전하 저장 영역들 및 수직 반도체 채널을 포함하고,
    상기 전기적 전도성 층들은 상기 메모리 스택 구조체들을 위한 워드 라인들을 포함하고,
    상기 워드 라인 디코더 회로부는 상기 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함함 -;
    적어도 하나의 전도성 상호접속 구조체의 다수의 세트들 - 적어도 하나의 전도성 상호접속 구조체의 각각의 세트는 상기 워드 라인 디코더 회로부에서의 각자의 디바이스의 노드와 컨택함 - 을 포함하는 워드 라인 수직 상호접속 영역을 형성하는 단계;
    각자의 드레인 영역들을 통해 상기 수직 반도체 채널들에 전기적으로 접속되고 메모리 스택 구조체들의 상기 어레이 상방에서 연장되는 비트 라인들을 형성하는 단계; 및
    메모리 스택 구조체들의 상기 어레이의 부분 상방에서 상기 비트 라인들에 대해 평행하게 연장되고, 적어도 하나의 전도성 상호접속 구조체의 각자의 세트를 상기 전기적 전도성 층들에 전기적으로 접속시키는 상부-상호접속-레벨 워드 라인 커넥터들을 형성하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 각자의 전기적 전도성 층과 컨택하고 상기 교번 스택 위에서 연장되는 워드 라인 컨택 비아 구조체들을 형성하는 단계를 더 포함하고, 상기 상부-상호접속-레벨 워드 라인 커넥터들은 각자의 워드 라인 컨택 비아 구조체들 상에서 형성되는 방법.
  23. 제22항에 있어서, 적어도 하나의 전도성 상호접속 구조체의 상기 세트들 중에서의 세트는,
    상기 교번 스택의 상단 표면을 포함하는 수평 평면의 위로부터 상기 교번 스택의 하단 표면을 포함하는 또 다른 수평 평면으로 연장되는 스택 레벨 커넥터 비아 구조체;
    상기 교번 스택의 아래에 놓인 적어도 하나의 커넥터 금속 라인; 및
    상기 교번 스택의 아래에 놓인 적어도 하나의 커넥터 비아 구조체를 포함하는 방법.
  24. 제21항에 있어서,
    상기 워드 라인 디코더 회로부의 위에 놓이는 적어도 하나의 유전체 재료 층을 형성하는 단계; 및
    상기 적어도 하나의 유전체 재료 층 상방에서 반도체 재료 층을 형성하는 단계를 더 포함하고,
    상기 반도체 재료 층은 상기 메모리 스택 구조체들의 상기 수직 반도체 채널들에 인접한 수평 반도체 채널들을 포함하는 방법.
  25. 제21항에 있어서,
    상기 교번 스택을 통해 스택-관통 컨택 비아 구조체들을 형성하는 단계를 더 포함하고, 메모리 스택 구조체들의 상기 어레이는 상기 스택-관통 컨택 비아 구조체들에 의해 서로로부터 횡방향으로 떨어져 이격되는 메모리 스택 구조체들의 다수의 블록들을 포함하는 방법.
  26. 제25항에 있어서, 상기 교번 스택의 상부 부분을 통해 각자의 전기적 전도성 층으로 연장되는 워드 라인 컨택 비아 구조체들을 형성하는 단계를 더 포함하고,
    메모리 스택 구조체들의 각각의 블록은 상기 워드 라인 컨택 비아 구조체들에 의해 횡방향으로 이격된 메모리 스택 구조체들의 복수의 클러스터들을 포함하고;
    메모리 스택 구조체들의 상기 복수의 클러스터들은 상기 스택-관통 컨택 비아 구조체들의 길이 방향에 대해 평행한 수평 방향을 따라 연장되는 1차원 어레이로 있는 방법.
  27. 제21항에 있어서, 상기 기판 상방에서 비트 라인 디코더 회로부를 형성하는 단계를 더 포함하고, 상기 비트 라인 디코더 회로부는 상기 메모리 스택 구조체들을 위한 각자의 비트 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들의 상기 어레이 아래에 그리고 상기 기판 위에 그리고 상기 워드 라인 디코더 회로부에 인접하게 위치되고, 상기 평면 뷰에서 메모리 스택 구조체들의 상기 어레이의 에어리어와의 면적 중첩을 가지는 방법.
  28. 제27항에 있어서,
    메모리 스택 구조체들의 상기 어레이는 스택-관통 컨택 비아 구조체들에 의해 횡방향으로 떨어져 이격되고 길이 방향을 따라 횡방향으로 연장되는 메모리 스택 구조체들의 다수의 블록들을 포함하고;
    상기 워드 라인 디코더 회로부와 상기 전기적 전도성 층들 사이의 수직 전기적 접속은, 메모리 스택 구조체들의 상기 어레이의 에어리어로부터 횡방향으로 오프셋되고 상기 길이 방향을 따라 연장되는 제1 직사각형 영역에서 제공되고;
    상기 비트 라인 디코더 회로부와 상기 메모리 스택 구조체들의 상기 비트 라인들 사이의 수직 전기적 접속은, 상기 메모리 스택 구조체들의 에어리어로부터 횡방향으로 오프셋되고 상기 길이 방향을 따라 연장되는 제2 직사각형 영역에서 제공되는 방법.
  29. 제28항에 있어서,
    메모리 스택 구조체들의 추가적인 다수의 블록들을 포함하고 상기 제2 직사각형 영역에 의해 메모리 스택 구조체들의 상기 어레이로부터 횡방향으로 이격된 메모리 스택 구조체들의 추가적인 어레이를 형성하는 단계; 및
    메모리 스택 구조체들의 상기 추가적인 어레이의 상기 메모리 스택 구조체들을 위한 각자의 워드 라인을 활성화하기 위한 스위치들을 포함하고, 메모리 스택 구조체들의 상기 추가적인 어레이 아래에 그리고 상기 기판 위에 위치되고, 상기 평면 뷰에서 메모리 스택 구조체들의 상기 추가적인 어레이의 에어리어와의 면적 중첩을 가지는 추가적인 워드 라인 디코더 회로부 사이의 수직 접속을 포함하는 제3 직사각형 영역을 형성하는 단계를 더 포함하고,
    상기 제2 직사각형 영역은 메모리 스택 구조체들의 상기 추가적인 어레이를 위한 추가적인 비트 라인 디코더 회로부와 메모리 스택 구조체들의 추가적인 어레이의 상기 비트 라인들 사이의 수직 전기적 접속을 포함하는 방법.
  30. 제28항에 있어서, 상기 메모리 디바이스는 메모리 스택 구조체들의 상기 어레이, 상기 제1 직사각형 영역, 및 상기 제2 직사각형 영역의 다수의 인스턴스들의 주기적인 반복을 포함하는 방법.
  31. 제21항에 있어서, 프로세싱 단계들의 다수의 세트들을 채택하여 워드 라인 접속 홀들의 세트를 에칭하는 단계를 더 포함하고, 프로세싱 단계들의 각각의 세트는,
    포토레지스트 층을 도포하는 제1 단계;
    개구부들의 각자의 세트를 갖는 상기 포토레지스트 층을 리소그래픽 방식으로 패터닝하는 제2 단계;
    상기 제2 단계로부터의 개구부들의 상기 각자의 세트의 아래에 놓인 에어리어들에서 전기적 전도성 층들 및 절연 층들의 각자의 수의 쌍들을 통해 에칭하는 제3 단계; 및
    상기 포토레지스트 층을 제거하는 제4 단계를 포함하는 방법.
  32. 제31항에 있어서,
    전기적 전도성 층들 및 절연 층들의 쌍들의 상기 각자의 수는 프로세싱 단계들의 상기 다수의 세트들 사이에서 세트마다 상이하고;
    워드 라인 접속 홀들의 지배적인 서브세트는 상기 제3 단계의 적어도 2 개의 인스턴스들을 채택하여 형성되는 방법.
  33. 제21항에 있어서,
    메모리 스택 구조체들의 상기 어레이는 수직 NAND 디바이스의 메모리 엘리먼트들을 포함하고;
    상기 전기적 전도성 층들은 상기 수직 NAND 디바이스의 각자의 워드 라인을 포함하거나 각자의 워드 라인에 전기적으로 접속되고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 상방에서의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;
    모놀리식 3차원 NAND 스트링들의 상기 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 상기 어레이의 제2 디바이스 레벨에서의 또 다른 메모리 셀 상방에서 위치되고;
    상기 실리콘 기판은 상기 메모리 디바이스를 위한 상기 워드 라인 구동기 회로 및 비트 라인 구동기 회로를 포함하는 집적 회로를 포함하고;
    모놀리식 3차원 NAND 스트링들의 상기 어레이는,
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 상기 기판의 상단 표면에 대해 실질적으로 수직으로 연장됨 -;
    복수의 전하 저장 엘리먼트들 - 각각의 전하 저장 엘리먼트는 상기 복수의 반도체 채널들 중 각자의 하나에 인접하게 위치됨 -; 및
    상기 기판의 상기 상단 표면에 대해 실질적으로 평행하게 연장되는 스트립 형상을 가지는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도, 상기 제1 디바이스 레벨에서 위치된 제1 제어 게이트 전극, 및 상기 제2 디바이스 레벨에서 위치된 제2 제어 게이트 전극을 포함함 - 을 포함하는 방법.
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