KR20210086715A - 수직 디코더 - Google Patents

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KR20210086715A
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안드레아 레다엘리
파비오 펠리쩌
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마이크론 테크놀로지, 인크
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Abstract

디코더를 위한 방법, 시스템, 및 디바이스가 기재된다. 메모리 디바이스는 기판, 상기 기판과 연결된 메모리 셀 어레이, 및 상기 기판과 연결된 디코더를 포함할 수 있다. 디코더는 액세스 동작의 일부로서 메모리 셀 어레이의 액세스 라인에 전압을 인가하도록 구성될 수 있다. 디코더는 메모리 셀 어레이의 액세스 라인에 인가되는 전압을 운반하도록 구성된 제1 전도성 라인을 포함할 수 있다. 일부 경우, 디코더는 제1 전도성 라인과 메모리 셀 어레이의 액세스 라인 사이에서 제1 방향(가령, 기판의 표면으로부터 멀어지는 방향)으로 뻗어 있는 도핑된 물질을 포함할 수 있고 상기 도핑된 물질은 디코더의 제1 전도성 라인을 메모리 셀 어레이의 액세스 라인과 선택적으로 연결하도록 구성될 수 있다.

Description

수직 디코더
교차 참조
본 특허 출원은 Redaelli외에 의해 2018년11월30일에 출원되고 양수인에게 양도되었으며 그 전체가 본 명세서에 참조로서 명시적으로 포함되는 미국 특허 출원 번호 16/206,006, 발명의 명칭 "VERTICAL DECODER"의 우선권을 주장한다.
이하의 내용은 일반적으로 메모리 어레이를 동작시키는 것과 관련되며 구체적으로 수직 디코더와 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 카메라, 디지털 디스플레이 등에서 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그램함으로써 저장된다. 예를 들어, 바이너리 디바이스는 종종 논리 "1" 또는 논리 "0"으로 지시되는 두 개의 상태를 가진다. 또 다른 시스템에서, 둘 보다 많은 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소는, 메모리 디바이스에 저장된 상태를 읽거나, 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 상태를 쓰거나, 프로그래밍할 수 있다.
다양한 유형의 메모리 디바이스가 존재하며, 예를 들면, 자기 하드 디스크, 랜덤 액세스 메모리(RAM: random access memory), 리드 온리 메모리(ROM: read only memory), 동적 RAM(DRAM: dynamic RAM), 동기식 동적 RAM(SDRAM: synchronous dynamic RAM), 강유전성 RAM(FeRAM: ferroelectric RAM), 자기 RAM(MRAM: magnetic RAM), 저항 RAM(RRAM: resistive RAM), 플래시 메모리, 상 변화 메모리(PCM: phase change memory), 등이 있다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 외부 전원이 없을 때에도 연장된 시간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간에 따라 자신의 저장된 상태를 소실할 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로, 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소모 감소, 또는 제조 비용 감소 등을 포함할 수 있다. 메모리 어레이 내 공간을 절약하거나, 메모리 셀 밀도를 증가시키거나, 메모리 어레이의 전체 전력 사용율을 감소시키기 위한 개선된 솔루션이 바람직할 수 있다.
도 1은 본 명세서에 개시된 예시적 메모리 디바이스를 도시한다.
도 2는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이의 하나의 예시를 도시한다.
도 3은 본 명세서에 개시된 디코더의 평면도의 예시를 도시한다.
도 4는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이의 일부분의 단면도의 예시를 도시한다.
도 5 및 6은 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이의 예시를 도시한다.
도 7a 및 7b는 본 명세서에 개시되는 수직 디코더를 지원하는 메모리 디바이스 구성의 예시를 도시한다.
도 8은 본 명세서에 개시되는 수직 디코더를 지원하는 디바이스의 블록도를 도시한다.
도 9 및 10은 본 명세서에 개시되는 수직 디코더를 지원하는 하나 또는 복수의 방법을 나타내는 흐름도를 도시한다.
일부 메모리 디바이스는 메모리 어레이와 연결된 디코더를 포함할 수 있다. 일부 경우, 디코더는 디코더에 의해 사용되는 다이의 어레이 크기를 감소시키기 위해 특정 배향으로 형성된 하나 이상의 도핑된 물질을 포함할 수 있다. 예를 들어, 디코더는 기판의 표면과 상이한 방향(가령, 수직인 방향)으로 뻗어 있는 도핑된 물질을 포함할 수 있다. 일부 경우, 디코더는 전도성 라인을 더 포함할 수 있다. 도핑된 물질은 디코더의 전도성 라인으로부터 메모리 어레이와 연관된 액세스 라인까지 뻗어 있을 수 있다. 본 명세서의 설명에 따르면, 디코더는 기판과 연결될 수 있고 메모리 어레이의 액세스 라인으로 전압을 인가하도록 구성될 수 있다. 일부 경우, 전도성 라인은 액세스 라인에 인가된 전압을 운반하도록 구성될 수 있으며, 도핑된 물질은 메모리 어레이의 액세스 라인과 함께 디코더의 제1 전도성 라인에 연결될 수 있다.
일부 경우, 메모리 어레이는 자체-선택 메모리 어레이의 예시일 수 있다. 일부 경우, 자체-선택 메모리 어레이는 3차원 방식으로 제조될 수 있고 수직 메모리 셀을 포함할 수 있다. 공간 및 자원을 절약하기 위해, 수직 도핑된 물질을 포함하는 디코더가 상기 자체-선택 메모리 어레이의 일부로서 또는 그 내부에 구현될 수 있다. 일부 예시에서, 디코더는 하나 이상의 워드-라인을 바이어싱하도록 구현되는 로우 디코더의 예시이거나 하나 이상의 비트-라인을 바이어싱하도록 구현되는 컬럼 디코더의 예시이거나, 둘 모두일 수 있다. 디코더는 메모리 어레이 위에, 또는 메모리 어레이 아래에, 또는 둘 모두에 위치할 수 있다. 이러한 경우, 메모리 어레이의 크기는 하나 이상의 디코더의 배치 및/또는 배향에 기초하여 감소될 수 있다. 본 명세서에 기재된 이들 및 그 밖의 다른 기법 및 이점이 메모리 어레이의 크기 및 밀도를 개선할 수 있다.
앞서 소개된 개시 내용의 특징은 메모리 어레이의 맥락에서 이하에서 더 기재된다. 그런 다음 일부 예시에서 수직 디코더와 관련된 메모리 어레이를 동작시키기 위한 특정 예시가 기재된다. 본 개시 내용의 이들 및 그 밖의 다른 특징이 수직 디코더에 대한 기법과 관련된 장치도 및 흐름도를 참조하여 더 예시되고 기재된다.
도 1은 본 명세서에 개시된 예시적 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치라고 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성요소 및 특징부의 예시적인 표현이다. 따라서, 메모리 디바이스(100)의 구성요소 및 특징부는, 메모리 디바이스(100) 내의 이들의 실제 물리적 위치가 아니라, 기능적 상호관계를 예시하기 위해 도시된 것임을 이해해야 한다. 도 1의 도시된 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 예에서, 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지시된 두 개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 예에서, 메모리 셀(105)은 두 개보다 많은 논리 상태를 저장하도록 구성될 수 있다. 메모리 셀(105)은 일부 예에서 자체-선택 메모리 셀을 포함할 수 있다. 도 1에 포함된 일부 요소가 숫자 지시자로 라벨링되어 있지만, 도시된 특징부의 가시성 및 명확성을 높이기 위해, 동일하거나 유사한 것으로 이해될지라도 그 밖의 다른 대응하는 요소는 라벨링되어 있지 않다.
3D 메모리 어레이(102)는 서로 위 아래로 형성된 둘 이상의 2차원(2D) 메모리 어레이(103)를 포함할 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 차례로 생산 비용을 줄이거나 메모리 디바이스의 성능을 증가시키거나, 둘 모두를 야기할 수 있다. 메모리 어레이(102)는 두 개의 레벨의 메모리 셀(105)을 포함할 수 있고 따라서 3D 메모리 어레이로 간주될 수 있으나, 레벨의 수는 2로 한정되지 않는다. 메모리 셀(105)은 메모리 셀 스택(145)을 형성하면서 서로 정렬될 수 있도록(정확히 겹치거나 대략 겹침) 각각의 레벨은 정렬 또는 배치될 수 있다. 일부 경우, 메모리 셀 스택(145)은 이하에서 설명된 바와 같이 둘 모두에 대해 하나의 액세스 라인을 공유하면서 서로 위 아래로 놓인 다수의 자체-선택 메모리 셀을 포함할 수 있다. 일부 경우, 자체-선택 메모리 셀은 멀티-레벨 저장 기법을 사용하여 1보다 많은 데이터 비트를 저장하도록 구성된 멀티-레벨 자체-선택 메모리 셀일 수 있다.
일부 예에서, 메모리 셀(105)의 각각의 로우(row)는 액세스 라인(110)에 연결되고, 메모리 셀(105)의 각각의 열(column)은 비트 라인(115)에 연결된다. 액세스 라인(110)과 비트 라인(115)은 실질적으로 서로 수직일 수 있고 메모리 셀 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내 두 개의 메모리 셀(105)은 공통 전도성 라인, 가령, 비트 라인(115)을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 또 다른 구성이 가능할 수 있는데, 예를 들어, 제3 층이 액세스 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 두 개의 전도성 라인, 가령, 액세스 라인(110)과 비트 라인(115)의 교차점에 위치할 수 있다. 이 교차점은 메모리 셀의 어드레스라고 지칭될 수 있다. 타깃 메모리 셀(105)은 여기된 액세스 라인(110)과 비트 라인(115)의 교차점에 위치한 메모리 셀(105)일 수 있는데, 즉, 액세스 라인(110) 및 비트 라인(115)이 여기되어 이들 교차점의 메모리 셀(105)을 읽거나 쓸 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자적으로 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 비타깃 메모리 셀(untargeted memory cell)(105)이라고 지칭될 수 있다.
앞서 설명된 바와 같이, 전극은 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에 연결될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)로의 전기 콘택트로 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치하는 칼코게나이드 물질을 포함할 수 있다. 제1 전극의 하나의 측부가 액세스 라인(110)에 연결될 수 있고 제1 전극의 또 다른 측부가 칼코게나이드 물질에 연결될 수 있다. 덧붙여, 제2 전극의 하나의 측부는 비트 라인(115)에 연결될 수 있고 제2 전극의 다른 한 측부가 칼코게나이드 물질에 연결될 수 있다. 제1 전극 및 제2 전극은 동일한 물질(예를 들어, 탄소)이거나 상이할 수 있다.
액세스 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써, 작업, 가령, 읽기 및 쓰기가 메모리 셀(105) 상에서 수행될 수 있다. 일부 예에서, 액세스 라인(110)은 워드 라인(110)으로도 지칭될 수 있고 비트 라인(115)은 디지트 라인(115)으로도 지칭될 수 있다. 액세스 라인, 워드 라인, 및 비트 라인, 또는 유사한 것의 언급은 이해나 동작의 손실 없이 서로 교환될 수 있다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 각자의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 전도성 물질, 가령, 금속(가령, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 그 밖의 다른 전도성 물질, 합금, 화합물 등으로 만들어질 수 있다.
메모리 셀(105)을 액세스하는 것은 로우 디코더(row decoder)(120) 및 컬럼 디코더(column decoder)(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다.주소. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신할 수 있고 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 따라 달라진다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(105)을 액세스할 수 있다. 이하에서 더 상세히 논의될 바와 같이, 메모리 셀(105)을 액세스하는 것은 메모리 어레이(102)에 연결된 기판의 표면으로부터 멀어지는 방향으로 뻗어 있는 하나 이상의 도핑된 물질을 포함할 수 있는 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성요소(125)에 의해 읽히거나 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 이용해) 메모리 셀(105)에 인가될 수 있으며 결과적 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 따라 달라질 수 있다. 일부 경우, 둘 이상의 전압이 인가될 수 있다. 추가로, 인가된 전압이 전류 흐름을 도출하지 않는 경우, 감지 구성요소(125)에 의해 전류가 검출될 때까지 또 다른 전압이 인가될 수 있다. 전류 흐름을 도출한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우, 전류 흐름이 검출될 때까지 전압의 크기가 램프(ramp) 증가될 수 있다. 또 다른 경우, 전류가 검출될 때까지 지정 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 따라 달라질 수 있다.
일부 예에서, 메모리 저장 요소를 포함할 수 있는, 메모리 셀에 전기 펄스를 제공함으로써 상기 메모리 셀이 프로그램될 수 있다. 펄스는 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 비트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우, 펄스 제공 시, 이온이 메모리 셀(105)의 극성에 따라, 메모리 저장 요소 내에서 이주할 수 있다. 따라서, 메모리 저장 요소의 제1 측 또는 제2 측에 대한 이온의 농도는 제1 액세스 라인과 제2 액세스 라인 간 전압의 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우, 비대칭 형상의 메모리 저장 요소에 의해 이온이 더 많은 면적을 갖는 요소의 일부분에서 더 붐빌 수 있다. 메모리 저장 요소의 특정 부분이 더 높은 저항률을 가질 수 있으며 따라서 메모리 저장 요소의 다른 부분보다 높은 임계 저항을 야기할 수 있다. 이온 이주에 대한 이 기재가 본 명세서에 기재된 결과를 달성하기 위한 자체-선택 메모리 셀의 메커니즘의 예시를 나타낸다. 이 메커니즘의 예는 한정으로 간주되어서는 안 된다. 본 개시 내용은 또한 본 명세서에 기재된 결과를 얻기 위한 자체-선택 메모리 셀의 메커니즘의 또 다른 예시를 포함한다.
감지 구성요소(125)는 래칭이라고 지칭될 수 있는 신호의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출 된 논리 상태는 출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다. 일부 경우, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)가 컬럼 디코더(130) 또는 로우 디코더(120)와 연결되거나 이들과 전자 통신할 수 있다. 해당 분야의 통상의 기술자라면 감지 구성요소가 이들의 기능적 목적을 잃지 않고 컬럼 디코더 또는 로우 디코더와 연관될 수 있음을 알 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화함으로써 설정되거나 써질 수 있고 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀(105)에 써질 데이터, 가령, 입/출력(135)을 수용할 수 있다. 칼코게나이드 물질을 포함하는 자체-선택 메모리 셀의 경우, 디코더(가령, 로우 디코더(120) 또는 컬럼 디코더(130))의 제1 전도성 라인을 액세스 라인(가령, 워드 라인(110) 또는 비트 라인(115))과 연결하는 것에 기초하여, 액세스 동작의 일부로서 메모리 셀(105)에 제1 전압을 인가함으로써 메모리 셀(105)에 논리 상태를 저장하기 위해 메모리 셀(105)에 써질 수 있다.
메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)를 통한 메모리 셀(105)의 작업(가령, 읽기, 쓰기, 다시쓰기, 리프레시, 방전(discharge))을 제어할 수 있다. 일부 경우, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 배치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 작업 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다.
메모리 제어기(140)는 제1 전압을 디코더(가령, 로우 디코더(120) 또는 컬럼 디코더(130))의 제1 전도성 라인에 인가함으로써 메모리 셀(105)을 선택하도록 구성될 수 있다. 일부 경우, 메모리 제어기(140)는 메모리 셀(105)을 선택하는 것에 기초하여 디코더의 제1 전도성 라인을 메모리 셀(105)과 연관된 액세스 라인(가령, 워드 라인(110) 또는 비트 라인(115))과 연결하도록 구성될 수 있다. 메모리 제어기(140)는 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 메모리 셀(105)에 제1 전압을 인가하도록 구성될 수 있다.
일부 예에서, 메모리 제어기(140)는 액세스 동작의 일부로서 제2 전압을 디코더의 제2 전도성 라인으로 인가하도록 구성될 수 있다. 일부 경우, 제2 전압에 의해 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀(105)과 연관된 액세스 라인과 선택적으로 연결할 수 있다. 메모리 셀(105)에 제1 전압을 인가하는 것은 제2 전도성 라인에 제2 전압을 인가하는 것에 기초할 수 있다. 예를 들어, 메모리 제어기(140)는 제1 전압과 제2 전압의 교차에 기초하여 메모리 셀(105)을 선택할 수 있다. 일부 경우, 액세스 동작의 일부로서 메모리 셀(105)에 인가되는 신호는 양의 극성 또는 음의 극성을 가질 수 있다.
일부 예에서, 메모리 제어기(140)는 메모리 셀(105)에 액세스 동작을 수행하기 위한 명령을 포함하는 커맨드를 수신하고 상기 커맨드를 수신하는 것에 기초하여 메모리 셀(105)의 어드레스를 식별할 수 있다. 일부 경우, 제2 전압을 제2 전도성 라인에 인가하는 것은 어드레스를 식별하는 것에 기초할 수 있다. 액세스 동작이 읽기 작업인 경우, 메모리 제어기(140)는 제1 전압을 메모리 셀(105)에 인가하는 것에 기초하여 메모리 셀(105)에 저장된 논리 상태를 출력하도록 구성될 수 있다. 액세스 동작이 쓰기 작업인 경우, 메모리 제어기(140)는 메모리 셀(105)에 제1 전압을 인가하는 것에 기초하여 메모리 셀(105)에 논리 상태를 저장할 수 있다.
도 2는 본 명세서에 개시된 수직 디코더를 지원하는 3D 메모리 어레이(200)를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 기재된 메모리 어레이(102)의 일부분의 예일 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치하는 메모리 셀의 제1 어레이 또는 데크(205) 및 상기 제1 어레이 또는 데크(205)의 상부 상에 있는 메모리 셀의 제2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 어레이(200)는 또한 도 1을 참조하여 기재된 바와 같이, 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 더 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀 각각은 하나 이상의 자체-선택 메모리 셀(가령, 자체-선택 메모리 셀(220-a) 및 자체-선택 메모리 셀(220-b))을 가질 수 있다. 도 2에 포함된 일부 요소가 숫자 지시자로 라벨링되어 있지만, 도시된 특징부의 가시성 및 명확성을 높이기 위해, 동일하거나 유사한 것으로 이해될지라도 그 밖의 다른 대응하는 요소는 라벨링되어 있지 않다.
제1 데크(205)의 자체-선택 메모리 셀은 제1 전극(215-a), 자체-선택 메모리 셀(220-a)(가령, 칼코게나이드 물질을 포함) 및 제2 전극(225-a)을 포함할 수 있다. 덧붙여, 제2 데크(210)의 자체-선택 메모리 셀은 제1 전극(215-b), 자체-선택 메모리 셀(220-b)(가령, 칼코게나이드 물질을 포함) 및 제2 전극(225-b)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 자체-선택 메모리 셀은, 일부 예에서, 공통 전도성 라인을 가질 수 있어서, 각각의 데크(205 및 210)의 대응하는 자체-선택 메모리 셀이 도 1을 참조하여 기재된 바와 같이 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 한다. 예를 들어, 제2 데크(210)의 제1 전극(215-b) 및 제1 데크(205)의 제2 전극(225-a)이 비트 라인(115-a)에 연결되어, 비트 라인(115-a)이 수직으로 인접한 자체-선택 메모리 셀에 의해 공유되도록 할 수 있다. 본 명세서의 설명에 따라, 메모리 어레이(200)가 둘 이상의 데크를 포함하는 경우 디코더는 각각의 데크 위 또는 아래에 위치할 수 있다. 예를 들어, 디코더가 제1 데크(205) 위 그리고 제2 데크(210) 위에 위치할 수 있다.
메모리 어레이(200)의 아키텍처는 크로스-포인트 아키텍처라고 지칭될 수 있으며, 일부 경우, 메모리 셀은 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 크로스-포인트에서 형성된다. 이러한 크로스-포인트 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 상대적으로 고밀도의 데이터 스토리지를 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 결과적으로 다른 아키텍처에 비해 증가된 메모리 셀 밀도를 가질 수 있다. 예를 들어, 아키텍처는 6F2 메모리 셀 면적을 갖는 타 아키텍처, 가령, 3-단자 선택 구성요소를 갖는 아키텍처에 비해 4F2 메모리 셀 면적을 가질 수 있으며, 이때 F는 가장 작은 특징부 크기이다. 예를 들어, DRAM은 3-단자 디바이스인 트랜지스터를 각각의 메모리 셀에 대한 선택 구성요소로 사용할 수 있으며 크로스-포인트 아키텍처에 비해 더 넓은 메모리 셀 면적을 가질 수 있다.
도 2의 예가 두 개의 메모리 데크를 보이지만, 그 밖의 다른 구성도 가능하다. 일부 예에서, 자체-선택 메모리 셀의 단일 메모리 데크는 기판(204) 위에 구성될 수 있으며, 2차원 메모리라고 지칭될 수 있다. 일부 예에서, 메모리 셀의 셋 또는 네 개의 데크가 3차원 크로스-포인트 아키텍처에서 유사한 방식으로 구성될 수 있다.
일부 예시에서, 메모리 데크 중 하나 이상이 칼코게나이드 물질을 포함하는 자체-선택 메모리 셀(220)을 포함할 수 있다. 자체-선택 메모리 셀(220)은 예를 들어 칼코게나이드 유리, 가령, 셀레늄(Se), 텔루르(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge), 및 실리콘(Si)의 합금일 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금이라 지칭될 수 있다. 일부 예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 물질은 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 추가 요소, 가령, 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)를 포함할 수 있다.
일부 예에서, 칼코게나이드 물질을 포함하는 자체-선택 메모리 셀(220)은 제1 전압을 인가함으로써 논리 상태로 프로그래밍될 수 있다. 예를 들어, 특정 자체-선택 메모리 셀(220)이 프로그래밍될 때, 셀 내의 요소가 분리되어 이온 이주(ion migration)를 일으킨다. 이온은 메모리 셀에 인가되는 전압의 극성에 따라, 특정 전극 쪽으로 이주할 수 있다. 예를 들어, 자체-선택 메모리 셀(220)에서, 이온은 음극 쪽으로 이주할 수 있다. 그런 다음 감지될 셀에 전압을 인가함으로써 메모리 셀이 읽힐 수 있다. 읽기 작업 동안 보이는 임계 전압은 메모리 셀 내 이온의 분포 및 읽기 펄스의 극성에 기초할 수 있다.
예를 들어, 메모리 셀이 주어진 이온 분포를 갖는 경우, 읽기 작업 동안 검출된 임계 전압이 제1 극성을 갖는 제1 읽기 전압의 경우 제2 극성을 갖는 제2 읽기 전압의 경우와 상이할 수 있다. 메모리 셀의 극성에 따라, 이주하는 이온의 이러한 집중은 논리 "1" 또는 논리 "0"상태를 나타낼 수 있다. 이온 이주에 대한 이 기재가 본 명세서에 기재된 결과를 달성하기 위한 자체-선택 메모리 셀의 메커니즘의 예시를 나타낸다. 이 메커니즘의 예는 한정으로 간주되어서는 안 된다. 본 개시 내용은 또한 본 명세서에 기재된 결과를 얻기 위한 자체-선택 메모리 셀의 메커니즘의 또 다른 예시를 포함한다.
일부 경우, 자체-선택 메모리 셀(220)의 액세스 동작의 일부로서 제1 전압이 디코더의 제1 전도성 라인에 인가될 수 있다. 제1 전압을 인가하면, 제1 전도성 라인이 자체-선택 메모리 셀(220)과 연관된 액세스 라인(가령, 워드 라인(110-a), 워드 라인(110-b), 또는 비트 라인(115-a))과 연결될 수 있다. 예를 들어, 제1 전도성 라인과 액세스 라인 사이에서 제1 방향으로 뻗어 있는 디코더의 도핑된 물질에 기초하여 제1 전도성 라인이 액세스 라인과 연결될 수 있다.
일부 예에서, 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 기초하여 제1 전압이 자체-선택 메모리 셀(220)에 인가될 수 있다. 디코더는 제1 전도성 라인과 메모리 셀의 메모리 어레이(200)의 액세스 라인 사이에서 기판(204)의 표면으로부터 멀어지는 제1 방향으로 뻗어 있는 하나 이상의 도핑된 물질을 포함할 수 있다. 일부 경우, 디코더는 기판(204)과 연결될 수 있다.
도 3은 본 명세서에 개시된 바와 같은 디코더(300)의 평면도의 하나의 예를 도시한다. 디코더(300)는 도 1을 참조하여 기재된 로우 디코더(120) 또는 컬럼 디코더(130)의 예일 수 있다. 디코더(300)는 기판(도시되지 않음)의 표면으로부터 멀어지는 방향으로 뻗어 있는 도핑된 물질(310)을 포함할 수 있다. 디코더(300)는 메모리 어레이의 마지막 레벨 디코더의 하나의 예일 수 있다.
디코더(300)는 적어도 제1 전도성 라인(305)을 포함할 수 있다. 일부 경우, 디코더(300)는 복수의 제1 전도성 라인(305)을 포함할 수 있다. 제1 전도성 라인(305)은 메모리 셀 어레이(도시되지 않음)의 액세스 라인에 인가되는 전압을 운반하도록 구성될 수 있다. 예를 들어, 각각의 제1 전도성 라인(305)은 디코더(300) 내 액세스 라인으로부터 신호를 수신할 수 있다. 제1 전도성 라인(305)은 제2 방향으로 뻗어 있을 수 있다.
일부 경우, 디코더(300)는 제1 전도성 라인(305)과 액세스 라인(도시되지 않음) 사이에 뻗어 있을 수 있는 도핑된 물질(310)을 포함할 수 있다. 예를 들어, 도핑된 물질(310)은 기판의 표면으로부터 멀어지는 방향으로(가령, 제1 방향으로) 뻗어 있을 수 있다. 일부 경우, 방향은 기판의 표면에 의해 정의된 평면에 수직이거나 직교일 수 있다. 예를 들어, 제2 방향은 제1 전도성 라인(305)이 뻗어 있는 제1 방향과 수직일 수 있다. 도핑된 물질(310)은 디코더(300)의 제1 전도성 라인(305)을 액세스 라인과 선택적으로 연결하도록 구성될 수 있다. 일부 경우, 도핑된 물질(310)은 반도체 물질, 가령, 폴리실리콘을 포함할 수 있다. 일부 경우, 폴리실리콘은 다른 물질보다 낮은 온도에서 증착될 수 있으며, 이에 의해, 디코더(300)의 폴리실리콘 물질과 메모리 어레이 간 호환성을 증가시킬 수 있다.
디코더(300)는 또한 콘택트(315)를 포함할 수 있다. 콘택트(315)는 도핑된 물질(310)과 디코더(300)의 다른 전도성 라인 또는 메모리 셀 어레이의 액세스 라인 사이에 뻗어 있을 수 있다. 일부 경우, 도핑된 물질(310)은 디코더(300)의 제1 전도성 라인(305)을 콘택트(315)와 선택적으로 연결할 수 있다. 콘택트(315)는 또한 전도성 물질(320)와 제2 전도성 라인(도시되지 않음) 사이에 뻗어 있을 수 있다.
일부 예에서, 디코더(300)는 적어도 하나의 전도성 물질(320)을 포함할 수 있다. 전도성 물질(320)은 도핑된 물질(310)와 연결될 수 있다. 일부 경우, 전도성 물질(320)은 도핑된 물질(310)이 제1 전도성 라인(305)을 메모리 어레이(가령, 메모리 셀 어레이)의 액세스 라인과 연결하게 하는 제2 전압(가령, 액세스 라인에 인가된 전압과 상이한 전압)을 운반하도록 구성될 수 있다. 그 경우, 하나 이상의 전도성 물질(320)은 메모리 어레이와 연관된 액세스 라인으로부터 신호를 수신할 수 있다. 일부 경우, 액세스 라인은 워드 라인의 하나의 예일 수 있다. 각각의 전도성 물질(320)은 메모리 어레이의 액세스 라인에 접촉할 수 있다.
일부 경우, 디코더(300)는 하나 이상의 트랜지스터를 포함할 수 있다. 예를 들어, 도핑된 물질(310) 및 전도성 물질(320)은 트랜지스터를 포함할 수 있다. 트랜지스터는 제1 전도성 라인(305)을 메모리 어레이의 액세스 라인과 선택적으로 연결할 수 있다. 이 경우, 전도성 물질(320)은 트랜지스터의 게이트의 하나의 예일 수 있고 도핑된 물질(310)은 트랜지스터의 소스, 트랜지스터의 드레인, 또는 둘 모두의 예일 수 있다. 일부 경우, 전도성 물질(320)은 도핑된 물질(310)의 옥사이드와 접촉할 수 있다. 트랜지스터는 nMOS형 트랜지스터 또는 pMOS형 트랜지스터의 하나의 예일 수 있다. 일부 경우, 디코더로서의 폴리실리콘 트랜지스터는 메모리 어레이의 백-엔드에서의 선택기로서의 폴리실리콘 트랜지스터에 비해 더 큰 자유도를 가능하게 할 수 있다. 예를 들어, 메모리 어레이의 프론트-엔드에서의 폴리실리콘 트랜지스터는 도펀트 활성화를 위해 더 높은 열 예산의 사용을 가능하게 함으로써, 디바이스 엔지니어링 복잡도를 감소시킬 수 있다. 일부 경우, 게이트 옥사이드는 전도성 물질(320)과 도핑된 물질(310) 사이에 위치할 수 있다.
일부 예에서, 디코더(300)가 기판의 표면으로부터 멀어지는 방향으로 뻗어 있는 도핑된 물질(310)을 포함하는 경우, 디코더(300)의 크기 및 치수가 최적화될 수 있다. 예를 들어, 수직 디코더가 구현될 때 두 개의 전도성 물질(320) 간 거리(325)가 감소될 수 있다. 일부 예시에서, 전도성 물질(320)들 간 거리(325)는 120㎚일 수 있다. 일부 경우, 수직 디코더가 구현될 때 전도성 물질(320)의 폭(330)이 또한 감소될 수 있다. 일부 예시에서, 전도성 물질(320)들 간 폭(330)은 120㎚일 수 있다. 거리(325)와 폭(330)의 조합된 거리(335)는 240㎚일 수 있다. 이 경우, 수직 디코더가 구현될 때 조합된 거리(335)는 감소할 수 있다.
일부 경우, 수직 디코더가 구현될 때 두 개의 제1 전도성 라인(305) 간 거리(340)가 증가할 수 있다. 예를 들어, 전도성 라인(305)들 간 거리(340)는 120㎚일 수 있다. 일부 경우, 수직 디코더가 구현될 때 제1 전도성 라인(305)의 폭(345)이 감소될 수 있다. 예를 들어, 제1 전도성 라인(305)의 폭(345)이 120㎚일 수 있다. 거리(340)와 폭(345)의 조합된 거리(350)는 240㎚일 수 있다. 이 경우, 수직 디코더가 구현될 때 조합된 거리(350)는 감소할 수 있다. 예를 들어, nMOS 트랜지스터의 면적은 0.015 um2일 수 있다. 이하에서 더 상세히 기재된 바와 같이, 디코더(300)는 투시 선(355)을 통해 관찰될 수 있다.
도 4는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이(400)의 일부분의 단면도의 예시를 도시한다. 메모리 어레이(400)의 일부분이 기판(425)의 표면(435)으로부터 멀어지는 방향으로 뻗어 있는 도핑된 물질(410-a, 410-b, 410-c, 및/또는 410-d)을 포함할 수 있는 디코더(402)를 포함할 수 있다. 디코더(402)는 도 3을 참조하여 기재된 디코더(300)의 하나의 예일 수 있다. 도핑된 물질(410-a, 410-b, 410-c 및 410-d)은 도 3을 참조하여 기재된 도핑된 물질(310)의 예일 수 있다.
메모리 어레이(400)의 일부분은 도 2을 참조하여 기재된 기판(204)의 하나의 예시일 수 있는 기판(425)을 포함할 수 있다. 일부 예에서, 디코더(402)는 기판(425)과 연결될 수 있다. 기판(425)은 디코더(402) 위 또는 아래에 있을 수 있다. 일부 경우, 디코더(402)는 액세스 동작의 일부로서 메모리 셀 어레이의 액세스 라인(예를 들어, 워드 라인 또는 디지트 라인)에 전압을 인가하도록 구성될 수 있다. 디코더(402)는 또한 도 3을 참조하여 기재된 제1 전도성 라인(305)의 예시일 수 있는 제1 전도성 라인(405)을 또한 포함할 수 있다. 일부 경우, 제1 전도성 라인(405)은 도핑된 물질(410-a)과 직접 연결될 수 있다.
일부 경우, 디코더(402)는 도핑된 물질(410-a 내지 410-d)을 포함할 수 있다. 도핑된 물질(410-a 내지 410-d)은 폴리실리콘 물질일 수 있다. 일부 예에서, 도핑된 물질(410-a 내지 410-d)은 제1 전도성 라인(405)과 메모리 셀 어레이의 액세스 라인(예를 들어, 워드 라인 또는 디지트 라인) 사이에서 기판(425)의 표면(435)으로부터 멀어지는 방향으로 뻗어 있을 수 있다. 예를 들어, 도핑된 물질(410-a 내지 410-d)은 기판(425)의 표면(435)에 의해 정의된 평면에 직교하여 뻗어 있을 수 있다.
일부 예에서, 도핑된 물질(410)은 제1 도핑된 영역(440) 및 제2 도핑된 영역(445)을 포함할 수 있다. 예를 들어, 제1 도핑된 영역(440)은 기판(425)의 표면(435)으로부터 제1 거리만큼 이격될 수 있고, 제2 도핑된 영역(445)은 기판(425)의 표면(435)으로부터 제2 거리만큼 이격될 수 있다. 이 경우, 기판(425)의 표면(435)으로부터의 제1 거리와 제2 거리가 상이할 수 있다. 일부 경우, 제1 도핑된 영역(440) 및 제2 도핑된 영역(445)은 유사하게 도핑된 물질을 포함할 수 있다. 다른 예에서, 제1 도핑된 영역(440)과 제2 도핑된 영역(445)은 상이한 도핑된 물질을 포함할 수 있다. 예를 들어, 제1 도핑된 영역(440)은 폴리실리콘을 포함할 수 있고, 제2 도핑된 영역(445)은 상이한 반도체 물질을 포함할 수 있다.
디코더(402)는 도 3을 참조하여 기재된 콘택트(315)의 예시일 수 있는, 콘택트(415-a 및 415-b)을 포함하는 하나 이상의 콘택트(415)을 포함할 수 있다. 콘택트(415-a)는 도핑된 물질(410-a)과 메모리 셀 어레이의 액세스 라인 사이에서 뻗어 있을 수 있다. 그러한 경우, 콘택트(415-a)는 도핑된 물질(410-a)과 직접 연결될 수 있다. 일부 경우, 도핑된 물질(410-a)은 디코더(402)의 제1 전도성 라인(405)을 콘택트(415-a)와 선택적으로 연결할 수 있다.
디코더(402)는 또한 도핑된 물질(410-a 및 410-b)와 연결될 수 있고, 도 3을 참조하여 기재된 전도성 물질(320)의 예시일 수 있는 전도성 물질(420)를 더 포함할 수 있다. 전도성 물질(420)은 도핑된 물질(410-a)가 제1 전도성 라인(405)을 액세스 라인 또는 콘택트(415-a)와 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성될 수 있다. 일부 경우, 전도성 물질(420)은 도핑된 물질(410-a)의 표면과 직접 연결될 수 있다. 예를 들어, 전도성 물질(420)은 도핑된 물질(410-a)의 표면과 연결될 수 있다. 전도성 물질(420)은 도핑된 물질(410-a)의 옥사이드와 접촉할 수 있다. 일부 예에서, 전도성 물질(420)은 기판(425)의 표면에 평행한 방향으로 뻗어 있을 수 있다. 도핑된 물질(410-a)은 전도성 물질(420)의 표면에 수직인 방향으로 뻗어 있을 수 있다.
일부 경우, 디코더(402)는 제2 전도성 라인(430)을 포함할 수 있다. 제2 전도성 라인(430)은 콘택트(415-b)에 연결될 수 있다. 예를 들어, 콘택트(415-b)는 제2 전도성 라인(430)과 전도성 물질(420) 사이에서 뻗어 있을 수 있다. 제2 전도성 라인(430)은 도핑된 물질(410-a)이 디코더(402)의 제1 전도성 라인(405)을 액세스 라인과 연결하게 하기 위한 제2 전압을 운반할 수 있다. 일부 경우, 콘택트(415-b)는 액세스 동작의 일부로서 제2 전도성 라인(430)으로부터 전도성 물질(420)로 제2 전압을 운반할 수 있다. 제2 전도성 라인(430)은 기판(425)의 표면에 평행한 방향으로 뻗어 있을 수 있다. 이 경우, 도핑된 물질(410-a)은 제2 전도성 라인(430)의 표면에 수직인 방향으로 뻗어 있을 수 있다. 일부 경우, 제1 전도성 라인(405)은 디코더(402)의 글로벌 워드 라인 또는 글로벌 디지트 라인의 예일 수 있고, 제2 전도성 라인(430)은 디코더(402)의 로컬 워드 라인 또는 로컬 디지트 라인의 예일 수 있다.
도 5는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이(500)의 예를 도시한다. 메모리 어레이(500)는 디코더(502-a 및 502-b), 기판(525), 메모리 셀 어레이(535), 액세스 라인(530-a(가령, 제1 액세스 라인 세트) 및 530-b(가령, 제2 액세스 라인 세트))를 포함할 수 있다. 디코더(502-a 및 502-b) 및 기판(525)은 도 2-4를 참조하여 기재된 디코더 및 기판의 예시일 수 있다. 메모리 어레이(500)는 기판(525)과 연결된 메모리 셀의 어레이(535)를 포함할 수 있다. 일부 경우, 액세스 라인(530-a)은 워드 라인 또는 디지트 라인을 포함할 수 있다. 일부 예에서, 액세스 라인(530-b)은 비트 라인 또는 디지트 라인 또는 워드 라인을 포함할 수 있다. 다른 예에서, 메모리 어레이(500)는 크로스-포인트 아키텍처, 필라 아키텍처, 또는 평면 아키텍처의 예시일 수 있다. 메모리 어레이(500)는 전기적 개략도의 예일 수 있다.
디코더(502-a 및 502-b)는 각각 본 명세서에 기재된 수직 디코더의 예시일 수 있다. 디코더(502-a)는 기판(525) 및 메모리 셀의 어레이(535)와 연결된 제1 디코더(가령, 로우 디코더)의 예시일 수 있다. 일부 경우, 디코더(502-a)는 복수 nMOS 트랜지스터를 포함할 수 있다. 일부 경우, 디코더(502-a)는 도 3 및 4를 참조하여 기재된 제1 전도성 라인, 도핑된 물질, 콘택트, 및 전도성 물질의 예시일 수 있는 전도성 라인(505-a)(예를 들어, 제1 전도성 라인), 도핑된 물질(510-a), 콘택트(515-a), 콘택트(515-b) 및 전도성 물질(520-a)를 포함할 수 있다. 일부 예에서, 디코더(502-a)는 메모리 셀 어레이(535)(도시되지 않음) 위에, 메모리 셀 어레이(535) 아래에, 또는 둘 모두에 위치될 수 있다.
디코더(502-a)는 액세스 동작의 일부로서 액세스 라인(530-a)들 중 하나의 액세스 라인(예를 들어, 제1 액세스 라인)에 제1 전압을 인가할 수 있다. 전도성 라인(505-a)은 액세스 동작을 위한 제1 전압을 운반할 수 있다. 일부 경우, 전도성 라인(505-a)은 제1 전압의 인가에 기초하여 액세스 라인들(530-a) 중 상기 한 액세스 라인에 연결될 수 있다. 예를 들어, 콘택트(515-a)는 다른 전도성 라인으로부터 신호를 운반하여, 제1 전도성 라인(505-a)이 액세스 라인(530-a)과 연결되게 할 수 있다. 콘택트(515-b)는 도핑된 물질(510-a)을 액세스 라인(530-a)과 연결할 수 있다. 일부 경우, 제1 전도성 라인(505-a)과 전도성 물질(520-a)을 활성화하는 것에 기초하여 액세스 라인(530-a)이 선택될 수 있다. 액세스 라인(530-a)들 중 상기 한 액세스 라인에 전도성 라인(505-a)을 연결하는 것에 기초하여 제1 전압이 또한 메모리 셀 어레이(535)의 한 메모리 셀로 인가될 수 있다. 일부 경우, 제1 전압을 인가하는 것에 기초하여 메모리 셀 어레이(535)의 상기 한 메모리 셀에 저장된 논리 상태가 출력될 수 있다. 이 경우 액세스 동작은 읽기 동작일 수 있다. 일부 예에서, 제1 전압을 인가하는 것에 기초하여 논리 상태가 메모리 셀 어레이(535)의 상기 한 메모리 셀에 저장될 수 있다. 이 경우 액세스 동작은 쓰기 동작일 수 있다.
도핑된 물질(510-a)은 기판(525)의 표면에 수직인 방향으로 전도성 라인(505-a)과 액세스 라인(530-a)(또는 콘택트(515-b))들 중 하나 사이에서 뻗어 있을 수 있다. 즉, 도핑된 물질(510-a)은 전도성 물질(520-a)의 표면에 수직인 방향으로 뻗어 있을 수 있다. 일부 경우, 전도성 라인(505-a) 및 액세스 라인(530-a)은 도핑된 물질(510-a)를 통해 선택적으로 연결될 수 있다.
일부 경우, 메모리 어레이(500)는 제2 디코더(예를 들어, 컬럼 디코더)의 예일 수 있는 디코더(502-b)를 포함할 수 있다. 일부 경우, 디코더(502-b)는 복수의 pMOS 트랜지스터를 포함할 수 있다. 예를 들어, 디코더(502-b)는 기판(525) 및 메모리 셀 어레이(535)와 연결될 수 있다. 일부 경우, 디코더(502-b)는 전도성 라인(505-b)(예를 들어, 제2 전도성 라인), 도핑된 물질(510-b), 콘택트(515-c), 콘택트(515-d) 및 전도성 물질(520-b)을 포함할 수 있다. 일부 예에서, 디코더(502-b)는 메모리 셀 어레이(535) 위에, 메모리 셀 어레이(535)(도시되지 않음) 아래에, 또는 둘 모두에 위치될 수 있다.
일부 경우, 메모리 어레이(500)를 형성하기 위한 제조 기술은 콘택트(515-d)의 각각의 상이한 길이(예를 들어, 도핑된 물질(510-b)과 액세스 라인(530-b) 사이의 거리)를 형성하기 위한 상이한 마스킹 단계를 포함할 수 있다. 일부 예에서, 접속 스킴(contacting scheme)은 엇갈린 구성의 예일 수 있다. 예를 들어, 콘택트(515-d)의 길이는 콘택트(515-d)와 메모리 셀 어레이(535) 사이의 거리가 증가함에 따라 증가할 수 있다. 그러한 경우, 하부 액세스 라인(530-b)은 상부 액세스 라인(530-b)보다 더 뻗어 있을 수 있다. 접속 스킴은 추가 전도성 층(도시되지 않음)을 통해 구현될 수 있다. 일부 예에서,증착 후 단일 마스킹 단계가 구현되어 접속 스킴(예를 들어, 엇갈린 구성)을 얻을 수 있다.
일부 예에서, 디코더(502-b)는 액세스 동작의 일부로서 액세스 라인(530-b)들 중 한 액세스 라인(예를 들어, 제2 액세스 라인)에 제2 전압을 인가할 수 있다. 전도성 라인(505-b)은 액세스 동작의 일부로서 메모리 셀 어레이(535) 중 한 메모리 셀을 선택하기 위한 제2 전압을 운반할 수 있다. 콘택트(515-d)는 도핑된 물질(510-b)를 액세스 라인(530-b)과 연결할 수 있다. 일부 경우, 전도성 라인(505-b) 및 전도성 물질(520-b)를 활성화하는 것에 기초하여 액세스 라인(530-b)이 선택될 수 있다. 일부 경우, 콘택트(515-c)는 제1 전도성 라인(505-b)이 액세스 라인(530-b)과 연결되게 하기 위해 또 다른 전도성으로부터 신호를 운반할 수 있다. 활성화된 액세스 라인(530-a 및 530-b)의 교차에 기초하여 메모리 셀 어레이(535)에 포함된 한 메모리 셀이 선택될 수 있다. 예를 들어, 제1 전압과 제2 전압의 교차가 메모리 셀을 선택할 수 있다. 이 경우, 메모리 셀 어레이(535)의 메모리 셀에 인가되는 신호는 양극 또는 음극을 가질 수 있다.
일부 경우, 도핑된 물질(510-b)은 기판(525)의 표면에 수직인 방향으로 전도성 라인(505-b)과 액세스 라인(530-b)(또는 콘택트(515-d))들 중 하나 사이에서 뻗어 있을 수 있다. 전도성 라인(505-b) 및 액세스 라인(530-b)은 도핑된 물질(510-b)를 통해 연결될 수 있다.
도 6은 본 명세서에 개시된 수직 디코더를 지원하는 메모리 어레이의 하나의 예시를 도시한다. 메모리 어레이(600)는 제1 디코더(602-a), 제2 디코더(602-b), 기판(625), 메모리 셀 어레이(635) 및 액세스 라인(630-a(예를 들어, 제1 액세스 라인 세트) 및 630-b(예를 들어, 제2 액세스 라인 세트))을 포함할 수 있다. 메모리 어레이(600)는 기판(625)과 연결된 메모리 셀 어레이(635)를 포함할 수 있다. 일부 경우, 액세스 라인(630-a)은 워드 라인 또는 디지트 라인을 포함할 수 있다. 일부 예에서, 액세스 라인(630-b)은 비트 라인 또는 워드 라인을 포함할 수 있다. 다른 예에서, 메모리 어레이(600)는 크로스-포인트 아키텍처, 필라 아키텍처, 또는 평면 아키텍처의 예시일 수 있다. 메모리 어레이(600)는 도 5를 참조하여 기재된 메모리 어레이(500)의 예일 수 있다.
제1 디코더(602-a)는 본 명세서에 기재된 수직 디코더의 예시일 수 있다. 제1 디코더(602-a)는 기판(625) 및 메모리 셀 어레이(635)와 연결될 수 있다. 일부 경우, 제1 디코더(602-a)는 복수의 nMOS 트랜지스터 또는 복수의 pMOS 트랜지스터를 포함할 수 있다. 일부 경우, 제1 디코더(602-a)는 도 3-5를 참조하여 기재된 제1 전도성 라인, 도핑된 물질, 콘택트, 및 전도성 물질의 예일 수 있는 전도성 라인(605-a)(예를 들어, 제1 전도성 라인), 도핑된 물질(610-a), 콘택트(615-a), 콘택트(615-b), 및 전도성 물질(620-a)을 포함할 수 있다.
제1 디코더(602-a)는 액세스 동작의 일부로서 액세스 라인(630-a)들 중 한 액세스 라인(예를 들어, 제1 액세스 라인)에 제1 전압을 인가할 수 있다. 전도성 라인(605-a)은 (예를 들어, 콘택트(615-b)를 통해) 액세스 동작을 위한 제1 전압을 운반할 수 있다. 도핑된 물질(610-a)은 기판(625)의 표면에 수직인 방향으로 전도성 라인(605-a)과 액세스 라인(630-a)들 중 하나 사이에서 뻗어 있을 수 있다. 전도성 라인(605-a) 및 액세스 라인(630-a)은 도핑된 물질(610-a)을 통해 연결될 수 있다. 예를 들어, 콘택트(615-a)는 또 다른 전도성으로부터 신호를 운반하여 제1 전도성 라인(605-a)이 액세스 라인(630-a)과 연결되게 할 수 있다.
일부 경우, 메모리 어레이(600)는 평면 디코더의 예일 수 있는 제2 디코더(602-b)를 포함할 수 있다. 일부 경우, 제2 디코더(602-b)는 복수의 pMOS 트랜지스터 또는 nMOS 트랜지스터를 포함할 수 있다. 예를 들어, 제2 디코더(602-b)는 기판(625) 및 메모리 셀 어레이(635)와 연결될 수 있다. 일부 경우, 제2 디코더(602-b)는 도 3-5를 참조하여 기재된 제1 전도성 라인, 도핑된 물질, 콘택트, 및 전도성 물질의 예시일 수 있는 전도성 라인(605-b)(예를 들어, 제2 전도성 라인), 도핑된 물질(610-b), 콘택트(615-c), 콘택트(615-d) 및 전도성 물질(620-b)을 포함할 수 있다.
일부 예에서, 제2 디코더(602-b)는 액세스 동작의 일부로서 액세스 라인(630-b)의 액세스 라인(예를 들어, 제2 액세스 라인)에 제2 전압을 인가할 수 있다. 전도성 라인(605-b)은 액세스 동작의 일부로서 메모리 셀 어레이(635) 중 한 메모리 셀을 선택하기 위한 제2 전압을 운반할 수 있다. 일부 경우, 도핑된 물질(610-b)은 기판(625)의 표면에 평행하게 뻗어 있을 수 있다. 도핑된 물질(610-b)은 전도성 물질(620-b) 중 하나 이상에 인가되는 신호에 적어도 부분적으로 기초하여, 제1 전도성 라인(605-b)을 액세스 라인(630-b)과 연결하도록 구성된 복수의 도핑된 영역을 포함할 수 있다. 콘택트(615-c)는 제1 전도성 라인(605-b)을 도핑된 물질(610-b)의 제1 도핑된 영역과 연결할 수 있고 콘택트(615-d)는 액세스 라인(630-b)을 도핑된 물질(610-b)의 제2 도핑된 영역과 연결할 수 있다.
도핑된 물질(610-b)은 기판(625)의 표면에 평행한 방향으로 뻗어 있을 수 있다. 이러한 경우에, 도핑된 물질(610-b)은 도핑된 물질(610-a)의 표면에 수직인 방향으로 뻗어 있을 수 있다. 전도성 라인(605-b) 및 액세스 라인(630-b)은 도핑된 물질(610-b)를 통해 연결될 수 있다. 일부 경우, 메모리 어레이(600)는 기판(625)의 표면에 수직인 방향으로 뻗어 있는 도핑된 물질(610-a)을 포함하는 제1 디코더(602-a) 및 기판(625)의 표면에 평행인 방향으로 뻗어 있는 도핑된 물질(610-b)을 포함하는 제2 디코더(602-b)를 포함할 수 있다.
도 7a는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 디바이스 구성(700-a)의 예를 도시한다. 메모리 디바이스 구성(700-a)은 도 3-6을 참조하여 기재된 디코더, 메모리 셀 어레이, 및 기판의 예시일 수 있는 디코더(705-a), 메모리 셀 어레이(710-a), 및 기판(715-a)을 포함할 수 있다. 일부 경우, 메모리 셀 어레이(710-a)는 기판(715-a)과 디코더(705-a) 사이에 위치할 수 있다.
도 7b는 본 명세서에 개시된 수직 디코더를 지원하는 메모리 디바이스 구성(700-b)의 예를 도시한다. 메모리 디바이스 구성(700-b)은 도 3-6을 참조하여 기재된, 디코더, 메모리 셀 어레이, 및 기판의 예시일 수 있는 디코더(705-b), 메모리 셀 어레이(710-b), 및 기판(715-b)을 포함할 수 있다. 일부 경우, 디코더(705-b)는 메모리 셀 어레이(710-b)와 기판(715-b) 사이에 위치할 수 있다.
도 8은 본 명세서에 개시된 수직 디코더를 지원하는 디바이스(805)의 블록도(800)를 도시한다. 일부 예에서, 디바이스(805)는 메모리 어레이의 예일 수 있다. 디바이스(805)는 메모리 제어기(가령, 도 1을 참조하여 기재된 메모리 제어기(140))의 일부의 예일 수 있다. 디바이스(805)는 선택 구성요소(810), 연결 구성요소(815), 전압 구성요소(820), 커맨드 구성요소(825) 및 논리 상태 구성요소(830)를 포함할 수 있다. 이들 구성요소 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
선택 구성요소(810)는 메모리 셀의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 메모리 셀을 선택하기 위한 제1 전압을 인가할 수 있다. 일부 예에서, 선택 구성요소(810)는 제1 전압과 제2 전압의 교차에 적어도 부분적으로 기초하여 메모리 셀을 선택할 수 있으며, 이때, 액세스 동작의 일부로서 메모리 셀에 인가되는 신호는 양의 극성 또는 음의 극성을 가진다.
연결 구성요소(815)는 액세스 동작의 일부로서, 제1 전압을 인가하는 것 및 제1 전도성 라인과 액세스 라인 사이에 제1 방향으로 뻗어 있는 디코더의 도핑된 물질을 이용하는 것에 적어도 부분적으로 기초하여, 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 연결할 수 있다.
전압 구성요소(820)는 액세스 동작의 일부로서, 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 제1 전압을 메모리 셀로 인가할 수 있다. 일부 예에서, 전압 구성요소(820)는 액세스 동작의 일부로서 디코더의 제2 전도성 라인으로 제2 전압을 인가할 수 있으며, 상기 제2 전압은 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하며, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초한다.
커맨드 구성요소(825)는 메모리 셀에 대한 액세스 동작을 수행하기 위한 명령을 포함하는 커맨드를 수신할 수 있다. 일부 예에서, 커맨드 구성요소(825)는 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 메모리 셀의 어드레스를 식별할 수 있으며, 이때, 제2 전도성 라인에 제2 전압을 인가하는 것은 어드레스를 식별하는 것에 적어도 부분적으로 기초한다.
논리 상태 구성요소(830)는 제1 전압을 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 출력할 수 있다. 이 경우, 액세스 동작은 읽기 동작이다. 일부 예에서, 논리 상태 구성요소(830)는 제1 전압을 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 논리 상태를 저장할 수 있다. 이 경우 액세스 동작은 쓰기 동작이다.
도 9는 본 명세서에 개시된 수직 디코더를 지원하는 방법(900)을 나타내는 흐름도를 도시한다. 방법(900)의 동작은 본 명세서에 기재된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 8을 참조하여 기재된 메모리 어레이 또는 도 1을 참조하여 기재된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 이하에서 기재된 기능을 수행하기 위해 메모리 어레이의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 아래에 기재된 기능의 일부를 수행할 수 있다.
(905)에서, 메모리 제어기는 메모리 셀의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 메모리 셀을 선택하기 위한 제1 전압을 인가할 수 있다. (905)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (905)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 선택 구성요소에 의해 수행될 수 있다.
(910)에서, 메모리 제어기는 액세스 동작의 일부로서, 제1 전압을 인가하는 것 및 제1 전도성 라인과 액세스 라인 사이에 제1 방향으로 뻗어 있는 디코더의 도핑된 물질을 이용하는 것에 적어도 부분적으로 기초하여, 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 연결할 수 있다. (910)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (910)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 연결 구성요소에 의해 수행될 수 있다.
(915)에서, 메모리 제어기는 액세스 동작의 일부로서, 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 제1 전압을 메모리 셀로 인가할 수 있다. (915)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (915)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 전압 구성요소에 의해 수행될 수 있다.
도 10은 본 명세서에 개시된 수직 디코더를 지원하는 방법(1000)을 나타내는 흐름도를 도시한다. 방법(1000)의 동작은 본 명세서에 기재된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 8을 참조하여 기재된 메모리 어레이 또는 도 1을 참조하여 기재된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 이하에서 기재된 기능을 수행하기 위해 메모리 어레이의 기능 요소를 제어하기 위한 명령의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 아래에 기재된 기능의 일부를 수행할 수 있다.
(1005)에서, 메모리 제어기는 메모리 셀의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 메모리 셀을 선택하기 위한 제1 전압을 인가할 수 있다. (1005)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (1005)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 선택 구성요소에 의해 수행될 수 있다.
(1010)에서, 메모리 제어기는 액세스 동작의 일부로서, 제1 전압을 인가하는 것 및 제1 전도성 라인과 액세스 라인 사이에 제1 방향으로 뻗어 있는 디코더의 도핑된 물질을 이용하는 것에 적어도 부분적으로 기초하여, 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 연결할 수 있다. (1010)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (1010)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 연결 구성요소에 의해 수행될 수 있다.
(1015)에서 메모리 제어기는 액세스 동작의 일부로서, 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 제1 전압을 메모리 셀로 인가할 수 있다. (1015)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (1015)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 전압 구성요소에 의해 수행될 수 있다.
(1020)에서, 메모리 제어기는 액세스 동작의 일부로서 디코더의 제2 전도성 라인으로 제2 전압을 인가할 수 있으며, 상기 제2 전압은 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하며, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초한다. (1020)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 일부 예에서, (1020)의 동작의 일부는 도 8를 참조하여 기재된 바와 같이 전압 구성요소에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 기재된 바와 같은 장치는 하나 또는 복수의 방법, 가령, 방법(1000)을 수행할 수 있다. 장치는 메모리 셀의 액세스 동작의 일부로서 메모리 셀을 선택하기 위한 제1 전압을 디코더의 제1 전도성 라인에 인가하기 위한 기능, 수단, 또는 명령(가령, 프로세서에 의해 실행 가능한 비일시적 컴퓨터 판독형 매체)를 포함할 수 있다. 상기 장치는 액세스 동작의 일부로서, 제1 전압을 인가하는 것 및 제1 전도성 라인과 액세스 라인 사이에 제1 방향으로 뻗어 있는 디코더의 도핑된 물질을 이용하는 것에 적어도 부분적으로 기초하여, 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 연결하기 위한 기능, 수단, 또는 명령(가령, 프로세서에 의해 실행 가능한 비일시적 컴퓨터 판독형 매체)를 포함할 수 있다.
본 명세서에 기재된 방법(1000) 및 장치의 일부 예시가 액세스 동작의 일부로서 디코더의 제2 전도성 라인으로 제2 전압을 인가하기 위한 동작, 기능, 수단, 또는 명령을 더 포함할 수 있으며, 상기 제2 전압은 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하며, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초한다. 본 명세서에 기재된 방법(1000) 및 장치의 일부 예시가 제1 전압과 제2 전압의 교차에 적어도 부분적으로 기초하여 메모리 셀을 선택하기 위한 동작, 기능, 수단, 또는 명령을 더 포함할 수 있으며, 이때, 액세스 동작의 일부로서 메모리 셀에 인가되는 신호는 양의 극성 또는 음의 극성을 가진다.
본 명세서에 설명된 방법(1000) 및 디바이스의 일부 예는 메모리 셀에 대한 액세스 동작을 수행하기 위한 명령을 포함하는 커맨드를 수신하기 위한 동작, 기능, 수단 또는 명령을 더 포함할 수 있다. 본 명세서에 설명된 방법(1000) 및 디바이스의 일부 예는 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 메모리 셀의 어드레스를 식별하기 위한 동작, 기능, 수단, 또는 명령을 더 포함할 수 있으며, 이때, 제2 전도성 라인에 제2 전압을 인가하는 것은 어드레스를 식별하는 것에 적어도 부분적으로 기초한다. 본 명세서에 설명된 방법(1000) 및 디바이스의 일부 예는 제1 전압을 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 출력하기 위한 동작, 기능, 수단, 또는 명령을 더 포함할 수 있다. 본 명세서에 설명된 방법(1000) 및 디바이스의 일부 예는 제1 전압을 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 논리 상태를 저장하기 위한 동작, 기능, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 기재된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있으며 그 밖의 다른 구현이 가능함을 알아야 한다. 또한, 방법들 중 둘 이상의 일부분이 조합될 수 있다.
일부 예에서, 장치 또는 디바이스는 본 명세서에 기재된 기능의 양태를 수행할 수 있다. 디바이스는 기판, 상기 기판과 연결된 메모리 셀 어레이, 및 상기 기판과 연결되고 액세스 동작의 일부로서 메모리 셀 어레이의 액세스 라인으로 전압을 인가하도록 구성된 디코더를 포함할 수 있다. 일부 예에서, 디코더는 상기 메모리 셀 어레이의 상기 액세스 라인에 인가되는 전압을 운반하도록 구성된 제1 전도성 라인, 및 제1 전도성 라인과 상기 메모리 셀 어레이의 상기 액세스 라인 사이에서 상기 기판의 표면으로부터 멀어지는 제1 방향으로 뻗어 있는 도핑된 물질 - 상기 도핑된 물질은 상기 디코더의 상기 제1 전도성 라인을 메모리 셀 어레이의 상기 액세스 라인과 선택적으로 연결하도록 구성됨 - 을 포함할 수 있다.
일부 예에서, 디바이스는 상기 도핑된 물질과 상기 메모리 셀 어레이의 액세스 라인 사이에 뻗어 있는 콘택트를 포함할 수 있으며, 상기 도핑된 물질은 상기 디코더의 상기 제1 전도성 라인을 상기 콘택트와 선택적으로 연결한다. 일부 예에서, 도핑된 물질은 제1 전도성 라인과 직접 연결된다.
일부 예에서, 디코더는 상기 도핑된 물질과 연결되며 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀 어레이의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 전도성 물질을 포함할 수 있다. 일부 예에서, 전도성 물질은 도핑된 물질의 표면과 직접 연결된다. 일부 예에서, 전도성 물질은 기판의 표면에 평행인 제2 방향으로 뻗어 있다.
일부 예에서, 디코더는 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀 어레이의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인을 포함할 수 있다. 일부 예에서, 상기 디코더는 상기 제2 전도성 라인과 상기 전도성 물질 사이에 뻗어 있는 콘택트를 포함할 수 있으며 상기 콘택트는 액세스 동작의 일부로서 상기 제2 전압을 상기 제2 전도성 라인으로부터 상기 전도성 물질로 운반하도록 구성된다.
일부 예에서, 도핑된 물질 및 상기 전도성 물질은 상기 디코더의 상기 제1 전도성 라인과 상기 메모리 셀 어레이의 액세스 라인을 선택적으로 연결하도록 구성된 트랜지스터를 포함한다. 일부 예에서, 도핑된 물질은 상기 기판의 표면에 의해 정의되는 평면과 직교로 뻗어 있다. 일부 예에서, 도핑된 물질은 제1 도핑된 영역 및 제2 도핑된 영역을 가지며, 상기 제1 도핑된 영역은 기판의 표면으로부터 제1 거리만큼 이격되어 있고 제2 도핑된 영역은 상기 기판의 표면으로부터 상기 제1 거리와 상이한 제2 거리만큼 이격되어 있다. 일부 예에서, 도핑된 물질은 폴리실리콘이다. 일부 예에서, 메모리 셀 어레이는 자체-선택 메모리 셀을 포함한다.
일부 예에서, 장치 또는 디바이스는 본 명세서에 기재된 기능의 양태를 수행할 수 있다. 상기 디바이스는 기판 및 상기 기판과 연결되고 액세스 동작의 일부로서 메모리 셀을 선택하도록 구성된 디코더를 포함할 수 있다. 일부 예를 들면, 상기 디코더는 액세스 동작의 일부로서 상기 메모리 셀을 선택하기 위한 전압을 운반하도록 구성된 제1 전도성 라인, 및 상기 제1 전도성 라인과 상기 디코더를 메모리 셀과 연결하는 콘택트 사이에 뻗어 있으며, 액세스 동작의 일부로서 상기 제1 전도성 라인을 콘택트와 선택적으로 연결하도록 구성된 도핑된 물질을 포함할 수 있다.
일부 예에서, 제1 전도성 라인은 도핑된 물질과 직접 연결된다. 일부 예에서, 디코더는 상기 도핑된 물질과 연결되며 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 메모리 셀과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 전도성 물질을 포함할 수 있다. 일부 예에서, 전도성 물질은 기판의 표면에 의해 정의되는 평면에 평행하게 뻗어 있다.
일부 예에서, 디코더는 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인을 포함할 수 있다. 일부 예에서, 도핑된 물질은 폴리실리콘이며 기판의 표면에 의해 정의되는 평면과 직교로 뻗어 있다.
일부 예에서, 장치 또는 디바이스는 본 명세서에 기재된 기능의 양태를 수행할 수 있다. 디바이스는 기판, 상기 기판과 연결되고 제1 액세스 라인 세트와 제2 액세스 라인 세트를 포함하는 메모리 셀 어레이, 상기 기판 및 상기 메모리 셀 어레이와 연결된 제1 디코더 - 상기 제1 디코더는 액세스 동작의 일부로서 제1 전압을 제1 액세스 라인 세트 중 제1 액세스 라인으로 인가하도록 구성됨 - , 및 상기 기판 및 상기 메모리 셀 어레이와 연결된 제2 디코더 - 상기 제2 디코더는 상기 액세스 동작의 일부로서 제2 액세스 라인 세트 중 제2 액세스 라인으로 제2 전압을 인가하도록 구성됨 - 를 포함할 수 있다. 일부 예에서, 제1 디코더는 액세스 동작의 일부로서 제1 액세스 라인에 대한 제1 전압을 운반하도록 구성된 제1 전도성 라인 및 제1 전도성 라인과 제1 액세스 라인 세트 중 하나 사이에서 기판의 표면에 수직인 제1 방향으로 뻗어 있는 도핑된 물질을 포함할 수 있고, 상기 도핑된 물질은 액세스 동작의 일부로서 제1 전도성 라인을 제1 액세스 라인과 선택적으로 연결하도록 구성된다.
일부 예에서, 상기 제2 디코더는 액세스 동작의 일부로서 상기 메모리 셀 어레이 중 메모리 셀을 선택하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인, 및 제2 전도성 라인과 메모리 셀 어레이의 제2 액세스 라인 세트 중 하나 사이에서 상기 기판의 표면에 수직인 제1 방향으로 뻗어 있는 제2 도핑된 물질을 포함할 수 있으며, 상기 제2 도핑된 물질은 액세스 동작의 일부로서 제2 전도성 라인을 메모리 셀 어레이의 제2 액세스 라인과 선택적으로 연결하도록 구성된다.
일부 예에서, 상기 제2 디코더는 액세스 동작의 일부로서 메모리 셀 어레이의 메모리 셀을 선택하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인, 및 상기 기판의 표면에 평행한 제2 방향으로 뻗어 있는 제2 도핑된 물질을 포함할 수 있으며, 상기 제2 도핑된 물질은 액세스 동작의 일부로서 제2 전도성 라인을 메모리 셀 어레이의 제2 액세스 라인과 선택적으로 연결하도록 구성된다.
일부 예에서, 제1 디코더는 기판과 메모리 셀 어레이 사이에 위치한다. 일부 예에서, 메모리 셀 어레이는 기판과 제1 디코더 사이에 위치한다. 일부 예에서, 제1 디코더는 복수의 nMOS 트랜지스터를 포함하고 제2 디코더는 복수의 pMOS 트랜지스터를 포함한다. 일부 예에서, 제1 액세스 라인 세트는 워드 라인을 포함한다. 일부 예에서, 상기 메모리 셀 어레이는 크로스-포인트 아키텍처, 필라 아키텍처, 또는 평면 아키텍처를 포함한다.
일부 예에서, 장치 또는 디바이스는 본 명세서에 기재된 기능의 양태를 수행할 수 있다. 상기 디바이스는 메모리 셀의 액세스 동작의 일부로서 전압을 인가하도록 구성된 디코더를 포함할 수 있다. 상기 디코더는 액세스 동작의 일부로서 메모리 셀을 선택하기 위한 전압을 운반하도록 구성된 제1 전도성 라인, 제1 전도성 라인 및 콘택트과 연결된 도핑된 물질 - 도핑된 물질은 제1 전도성 라인을 콘택트와 선택적으로 연결하도록 구성됨 - 및 제어기를 포함할 수 있다. 일부 예에서, 제어기는 상기 메모리 셀의 액세스 동작의 일부로서, 제1 전압을 상기 디코더의 제1 전도성 라인에 인가함으로써 메모리 셀을 선택하고, 상기 메모리 셀을 선택하는 것에 적어도 부분적으로 기초하여 상기 디코더의 제1 전도성 라인을 상기 메모리 셀과 연관된 액세스 라인과 연결하며, 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 제1 전압을 메모리 셀로 인가하도록 동작 가능할 수 있다.
일부 예에서, 제어기는 액세스 동작의 일부로서 디코더의 제2 전도성 라인으로 제2 전압을 인가하도록 동작 가능할 수 있으며, 상기 제2 전압은 도핑된 물질이 디코더의 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하며, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초한다.
본 명세서에 기재된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기 기재 전체에서 언급될 수 있는 데이터, 명령, 커맨드 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있지만, 해당 분야의 통상의 기술자라면 신호는 버스가 다양한 비트 폭을 가질 수 있는 신호 버스를 나타낼 수 있음을 알 것이다.
용어 "전자 통신", "전도성 접속", "연결된", 및 "연결된"은 구성요소들 간의 신호 흐름을 지원하는 구성요소들 간의 관계를 지칭할 수 있다. 임의의 때에 구성요소들 간 신호의 흐름을 지원할 수 있는 구성요소들 간 임의의 전도성 경로가 존재하는 경우 구성요소들은 서로 전자 통신하는 것으로 (또는 서로 전도성 접속 또는 서로 연결 또는 서로 결합된 것으로) 여겨진다. 임의의 주어진 때에, 서로 전자적으로 통신하는 (또는 전도성 접속된 또는 연결된 또는 결합된) 구성요소들 간의 전도성 경로는 연결된 구성요소를 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 간 전도성 경로는 구성요소들 간 직접 전도성 경로일 수 있거나 연결된 구성요소들 간 전도성 경로는 중간 구성요소, 가령, 스위치, 트랜지스터, 또는 그 밖의 다른 구성요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성요소들 사이의 신호 흐름은 예를 들어 하나 이상의 중간 구성요소, 가령, 스위치 또는 트랜지스터를 이용해, 한 순간 인터럽트될 수 있다.
용어 "연결"은 신호가 현재 전도성 경로를 통해 구성요소들 간에 통신될 수 없는 구성요소들 간 개방 회로로부터, 신호가 전도성 경로를 통해 구성요소들 간에 통신될 수 있는 구성요소들 간 폐쇄 회로 관계로 이동하는 상태를 지칭한다. 구성요소, 가령, 제어기가 타 구성요소를 함께 연결할 때, 구성요소는 이전에 신호가 흐를 수 없게 했던 전도성 경로를 통해 신호가 타 구성요소들 간에 흐를 수 있게 하는 변경을 개시한다.
본 명세서에서 사용될 때, 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로라는 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용될 때, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 또 다른 구성요소에 대한 전기적 접속점으로서 사용될 수 있다. 전극은 메모리 어레이(102)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 기재된 디바이스, 가령, 메모리 어레이는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 니트라이드 등 상에서 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(SOI: silicon-on-insulator) 기판, 가령, SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판 또는 기판의 부분 영역의 전도도는 다양한 화학종, 비제한적 예를 들면, 인, 붕소 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 그 밖의 다른 임의의 도핑 수단에 의해 수행될 수 있다.
본 명세서의 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하지만, 구현될 수 있는 또는 청구항의 범위 내에 있는 모든 예시를 나타내는 것은 아니다. 용어 "예시적"은 본 명세서에서 사용될 때 "예, 사례, 또는 예시로서 역할 한다"는 의미를 가지며, "선호되는" 또는 "다른 예시보다 바람직한"의 의미를 갖지 않는다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 목적으로 특정 세부사항을 포함한다. 그러나 이들 기법은 이러한 특정 세부사항 없이도 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 기재된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도의 형식으로 나타난다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소가 참조 라벨 뒤에 대시(dash) 및 유사한 구성요소를 구별하는 두 번째 라벨을 덧붙임으로써 구별될 수 있다. 첫 번째 참조 라벨만 명세서에서 사용되는 경우, 기재는 두 번째 참조 라벨에 무관하게, 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소 중 임의의 하나에 적용될 수 있다.
본 명세서에 기재된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기 기재 전체에서 언급될 수 있는 데이터, 명령, 커맨드 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타내어질 수 있다.
본 명세서의 개시와 관련하여 기재된 다양한 예시적인 블록 및 모듈은 범용 프로세서, 디지털 신호 프로세서(DSP: digital signal processor), 주문형 집적 회로(ASIC: application specific integrated circuit), 현장 프로그램 가능 게이트 어레이(FPGA: field programmable gate array), 또는 그 밖의 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드에어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 복수의 마이크로 프로세서, DSP 코어와 함께하는 하나 이상의 마이크로프로세서, 또는 그 밖의 다른 임의의 이러한 구성)으로 구현 될 수 있다.
본 명세서에 기재된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독형 매체 상의 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 그 밖의 다른 예 및 구현이 개시 내용 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 앞서 기재된 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징은 또한 물리적으로 다양한 위치에 위치할 수 있는데, 가령, 기능의 일부분이 상이한 물리적 장소에서 구현되도록 분산될 수 있다. 또한, 청구 범위를 포함하여 본 명세서에서 사용될 때, 항목 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"와 같은 구문으로 시작되는 항목 목록)에서 사용되는 "또는"은, 예를 들어 A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다. 또한, 본 명세서에서 사용될 때 "~ 기초하여"라는 구문은 폐쇄적 조건 세트를 가리키는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"라고 기재된 예시적 단계는 본 개시내용의 범위 내에서 조건A 및 조건 B 모두에 기초할 수 있다. 즉, 본 명세서에서 사용될 때, "~에 기초하여"라는 구문은 "~에 적어도 부분적으로 기초하여"라는 구문과 동일한 방식으로 해석되어야 한다.
컴퓨터 판독형 매체는 비일시적 컴퓨터 저장 매체와 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 촉진시키는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 사용 가능한 매체일 수 있다. 비제한적 예를 들면, 비일시적 컴퓨터 판독형 매체는 RAM, ROM, EEPROM(electrical erasable programmable read only memory), 컴팩트 디스크(CD) ROM 또는 그 밖의 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 그 밖의 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드 수단을 명령 또는 데이터 구조의 형태로 운송하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 그 밖의 다른 임의의 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독형 매체로 적절하게 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL: digital subscriber line), 또는 무선 기법, 가령, 적외선, 라디오 및 마이크로파를 이용해 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 상기 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL: digital subscriber line), 또는 무선 기법, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는, 본 명세서에서 사용될 때, CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD: digital versatile disc), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disk)는 데이터를 자기적으로 재생하고, 디스크(disc)는 데이터를 레이저를 이용해 광학적으로 재생한다. 상기의 조합도 또한 컴퓨터 판독형 매체의 범위에 포함된다.
본 명세서의 기재는 해당 분야의 통상의 기술자가 본 개시내용을 만들거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정이 해당 분야의 통상의 기술자에게 쉽게 명백할 것이며, 본 명세서에서 정의된 일반 원리가 본 개시내용의 범위 내에서 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에 기재된 예 및 설계로 한정되지 않고, 본 명세서에 개시된 원리 및 신규 한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (35)

  1. 메모리 디바이스로서,
    기판,
    상기 기판과 연결된 메모리 셀 어레이, 및
    상기 기판과 연결되며 액세스 동작의 일부로서 상기 메모리 셀 어레이의 액세스 라인에 전압을 인가하도록 구성된 디코더 - 상기 디코더는
    상기 메모리 셀 어레이의 상기 액세스 라인에 인가되는 전압을 운반하도록 구성된 제1 전도성 라인, 및
    제1 전도성 라인과 상기 메모리 셀 어레이의 상기 액세스 라인 사이에서 상기 기판의 표면으로부터 멀어지는 제1 방향으로 뻗어 있는 도핑된 물질 - 상기 도핑된 물질은 상기 디코더의 상기 제1 전도성 라인을 메모리 셀 어레이의 상기 액세스 라인과 선택적으로 연결하도록 구성됨 - 을 포함함 - 를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 도핑된 물질과 상기 메모리 셀 어레이의 액세스 라인 사이에 뻗어 있는 콘택트 - 상기 도핑된 물질은 상기 디코더의 상기 제1 전도성 라인을 상기 콘택트와 선택적으로 연결함 - 를 더 포함하는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 도핑된 물질은 상기 제1 전도성 라인과 직접 연결되는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 디코더는
    상기 도핑된 물질과 연결되며 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀 어레이의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 전도성 물질을 포함하는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 전도성 물질은 상기 도핑된 물질의 표면과 직접 연결되는, 메모리 디바이스.
  6. 제4항에 있어서, 상기 전도성 물질은 상기 기판의 표면에 평행인 제2 방향으로 뻗어 있는, 메모리 디바이스.
  7. 제4항에 있어서, 상기 디코더는
    상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀 어레이의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 디코더는
    상기 제2 전도성 라인과 상기 전도성 물질 사이에 뻗어 있는 콘택트 - 상기 콘택트는 액세스 동작의 일부로서 상기 제2 전압을 상기 제2 전도성 라인으로부터 상기 전도성 물질로 운반하도록 구성됨 - 를 포함하는, 메모리 디바이스.
  9. 제4항에 있어서, 상기 도핑된 물질 및 상기 전도성 물질은 상기 디코더의 상기 제1 전도성 라인과 상기 메모리 셀 어레이의 액세스 라인을 선택적으로 연결하도록 구성된 트랜지스터를 포함하는, 메모리 디바이스.
  10. 제1항에 있어서, 상기 도핑된 물질은 상기 기판의 표면에 의해 정의되는 평면과 직교로 뻗어 있는, 메모리 디바이스.
  11. 제1항에 있어서, 상기 도핑된 물질은 제1 도핑된 영역 및 제2 도핑된 영역을 가지며, 상기 제1 도핑된 영역은 기판의 표면으로부터 제1 거리만큼 이격되어 있고 제2 도핑된 영역은 상기 기판의 표면으로부터 상기 제1 거리와 상이한 제2 거리만큼 이격되어 있는, 메모리 디바이스.
  12. 제1항에 있어서, 상기 도핑된 물질은 폴리실리콘인, 메모리 디바이스.
  13. 제1항에 있어서, 상기 메모리 셀 어레이는 자체-선택 메모리 셀을 포함하는, 메모리 디바이스.
  14. 메모리 디바이스로서,
    기판, 및
    상기 기판과 연결되고 액세스 동작의 일부로서 메모리 셀을 선택하도록 구성된 디코더 - 상기 디코더는
    액세스 동작의 일부로서 상기 메모리 셀을 선택하기 위한 전압을 운반하도록 구성된 제1 전도성 라인, 및
    상기 제1 전도성 라인과 상기 디코더를 메모리 셀과 연결하는 콘택트 사이에 뻗어 있으며, 액세스 동작의 일부로서 상기 제1 전도성 라인을 콘택트와 선택적으로 연결하도록 구성된 도핑된 물질을 포함함 - 를 포함하는, 메모리 디바이스.
  15. 제14항에 있어서, 상기 제1 전도성 라인은 상기 도핑된 물질과 직접 연결되는, 메모리 디바이스.
  16. 제14항에 있어서, 상기 디코더는
    상기 도핑된 물질과 연결되고 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성되는 전도성 물질을 포함하는, 메모리 디바이스.
  17. 제16항에 있어서, 상기 전도성 물질은 상기 기판의 표면에 의해 정의되는 평면에 평행하게 뻗어 있는, 메모리 디바이스.
  18. 제16항에 있어서, 상기 디코더는
    상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀의 액세스 라인과 선택적으로 연결하게 하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인을 포함하는, 메모리 디바이스.
  19. 제14항에 있어서, 상기 도핑된 물질은 폴리실리콘이고 상기 기판의 표면에 의해 정의되는 평면과 직교로 뻗어 있는, 메모리 디바이스.
  20. 메모리 디바이스로서,
    기판,
    상기 기판과 연결되고 제1 액세스 라인 세트와 제2 액세스 라인 세트를 포함하는 메모리 셀 어레이,
    상기 기판 및 상기 메모리 셀 어레이와 연결된 제1 디코더 - 상기 제1 디코더는 액세스 동작의 일부로서 제1 전압을 제1 액세스 라인 세트 중 제1 액세스 라인으로 인가하도록 구성되고, 상기 제1 디코더는
    액세스 동작의 일부로서 상기 제1 액세스 라인에 대한 제1 전압을 운반하도록 구성된 제1 전도성 라인,
    상기 제1 전도성 라인과 제1 액세스 라인 세트 중 하나 사이에서 상기 기판의 표면에 수직인 제1 방향으로 뻗어 있는 도핑된 물질 - 상기 도핑된 물질은 상기 액세스 동작의 일부로서 상기 제1 전도성 라인을 상기 제1 액세스 라인과 선택적으로 연결하도록 구성됨 - 을 포함함 - , 및
    상기 기판 및 상기 메모리 셀 어레이와 연결된 제2 디코더 - 상기 제2 디코더는 상기 액세스 동작의 일부로서 제2 액세스 라인 세트 중 제2 액세스 라인으로 제2 전압을 인가하도록 구성됨 - 를 포함하는, 메모리 디바이스.
  21. 제20항에 있어서, 상기 제2 디코더는
    액세스 동작의 일부로서 상기 메모리 셀 어레이 중 메모리 셀을 선택하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인, 및
    제2 전도성 라인과 메모리 셀 어레이의 제2 액세스 라인 세트 중 하나 사이에서 상기 기판의 표면에 수직인 제1 방향으로 뻗어 있는 제2 도핑된 물질 - 상기 제2 도핑된 물질은 액세스 동작의 일부로서 제2 전도성 라인을 메모리 셀 어레이의 제2 액세스 라인과 선택적으로 연결하도록 구성됨 - 을 포함하는, 메모리 디바이스.
  22. 제20항에 있어서, 상기 제2 디코더는
    액세스 동작의 일부로서 메모리 셀 어레이의 메모리 셀을 선택하기 위한 제2 전압을 운반하도록 구성된 제2 전도성 라인, 및
    상기 기판의 표면에 평행한 제2 방향으로 뻗어 있는 제2 도핑된 물질 - 상기 제2 도핑된 물질은 액세스 동작의 일부로서 제2 전도성 라인을 메모리 셀 어레이의 제2 액세스 라인과 선택적으로 연결하도록 구성됨 - 을 포함하는, 메모리 디바이스.
  23. 제20항에 있어서, 제1 디코더는 상기 기판과 상기 메모리 셀 어레이 사이에 위치하는, 메모리 디바이스.
  24. 제20항에 있어서, 상기 메모리 셀 어레이는 상기 기판과 상기 제1 디코더 사이에 위치하는, 메모리 디바이스.
  25. 제20항에 있어서, 상기 제1 디코더는 복수의 nMOS 트랜지스터를 포함하고 제2 디코더는 복수의 pMOS 트랜지스터를 포함하는, 메모리 디바이스.
  26. 제20항에 있어서, 제1 액세스 라인 세트는 워드 라인을 포함하는, 메모리 디바이스.
  27. 제20항에 있어서, 상기 메모리 셀 어레이는 크로스-포인트 아키텍처, 필라 아키텍처, 또는 평면 아키텍처를 포함하는, 메모리 디바이스.
  28. 방법으로서,
    상기 메모리 셀의 액세스 동작의 일부로서 메모리 셀을 선택하기 위한 제1 전압을 디코더의 제1 전도성 라인에 인가하는 단계,
    제1 전압을 인가하는 것 및 제1 전도성 라인과 액세스 라인 사이에서 제1 방향으로 뻗어 있는 디코더의 도핑된 물질을 이용하는 것에 적어도 부분적으로 기초하여, 액세스 동작의 일부로서 제1 전도성 라인을 메모리 셀과 연관된 액세스 라인과 연결하는 단계, 및
    상기 디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 액세스 동작의 일부로서 메모리 셀로 제1 전압을 인가하는 단계를 포함하는, 방법.
  29. 제28항에 있어서,
    상기 액세스 동작의 일부로서 제2 전압을 상기 디코더의 제2 전도성 라인으로 인가하는 단계 - 상기 제2 전압은 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하고, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  30. 제29항에 있어서,
    제1 전압과 제2 전압의 교차에 적어도 부분적으로 기초하여 메모리 셀을 선택하는 단계 - 상기 액세스 동작의 일부로서 메모리 셀에 인가되는 신호는 양의 극성 또는 음의 극성을 가짐 - 를 더 포함하는, 방법.
  31. 제29항에 있어서,
    상기 메모리 셀에 대한 액세스 동작을 수행하기 위한 명령을 포함하는 커맨드를 수신하는 단계, 및
    상기 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀의 어드레스를 식별하는 단계 - 제2 전압을 제2 전도성 라인에 인가하는 것은 어드레스를 식별하는 것에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  32. 제28항에 있어서, 상기 액세스 동작은 읽기 동작이며, 상기 방법은
    제1 전압을 상기 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 저장된 논리 상태를 출력하는 단계를 더 포함하는, 방법.
  33. 제28항에 있어서, 상기 액세스 동작은 쓰기 동작이며, 상기 방법은
    제1 전압을 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 논리 상태를 저장하는 단계를 더 포함하는, 방법.
  34. 장치로서,
    메모리 셀의 액세스 동작의 일부로서 전압을 인가하도록 구성된 디코더 - 상기 디코더는
    상기 액세스 동작의 일부로서 메모리 셀을 선택하기 위한 전압을 운반하도록 구성된 제1 전도성 라인,
    상기 제1 전도성 라인 및 콘택트와 연결된 도핑된 물질 - 상기 도핑된 물질은 제1 전도성 라인을 콘택트와 선택적으로 연결하도록 구성됨 - 을 포함함 - , 및
    제어기 - 상기 제어기는 상기 메모리 셀의 액세스 동작의 일부로서,
    제1 전압을 상기 디코더의 제1 전도성 라인에 인가함으로써 메모리 셀을 선택하고,
    상기 메모리 셀을 선택하는 것에 적어도 부분적으로 기초하여 상기 디코더의 제1 전도성 라인을 상기 메모리 셀과 연관된 액세스 라인과 연결하며,
    디코더의 제1 전도성 라인을 액세스 라인과 연결하는 것에 적어도 부분적으로 기초하여 제1 전압을 메모리 셀로 인가하도록 동작 가능함 - 를 포함하는, 장치.
  35. 제34항에 있어서, 상기 제어기는
    액세스 동작의 일부로서 상기 디코더의 제2 전도성 라인에 제2 전압을 인가하도록 더 동작 가능하며, 상기 제2 전압은 상기 도핑된 물질이 상기 디코더의 제1 전도성 라인을 상기 메모리 셀과 연관된 액세스 라인과 선택적으로 연결하게 하며, 제1 전압을 메모리 셀에 인가하는 것은 제2 전압을 제2 전도성 라인에 인가하는 것에 적어도 부분적으로 기초하는, 장치.
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