TW202129909A - 與垂直解碼器相關聯之記憶體裝置、操作記憶體裝置之方法及記憶體設備 - Google Patents

與垂直解碼器相關聯之記憶體裝置、操作記憶體裝置之方法及記憶體設備 Download PDF

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Abstract

本發明描述用於一解碼器之方法、系統及裝置。記憶體裝置可包含一基板、與該基板耦合之一記憶體單元陣列、及與該基板耦合之一解碼器。該解碼器可經組態以將一電壓施加至該記憶體單元陣列之一存取線作為一存取操作之部分。該解碼器可包含經組態以攜載施加至該記憶體單元陣列之該存取線之該電壓的一第一導電線。在一些情況中，該解碼器可包含沿一第一方向(例如，遠離該基板之一表面)在該第一導電線與該記憶體單元陣列之該存取線之間延伸的一摻雜材料且該摻雜材料可經組態以選擇性地將該解碼器之該第一導電線與該記憶體單元陣列之該存取線耦合。

Description

與垂直解碼器相關聯之記憶體裝置、操作記憶體裝置之方法及記憶體設備
技術領域係關於一種垂直解碼器。
下文大體上係關於操作一記憶體陣列且更明確言之係關於一種垂直解碼器。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、相機、數位顯示器及類似者。藉由程式化一記憶體裝置之不同狀態而儲存資訊。舉例而言，二進位裝置具有兩個狀態，其等通常藉由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存更多個狀態。為存取所儲存之資訊，電子裝置之一組件可讀取或感測記憶體裝置中之儲存狀態。為儲存資訊，電子裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體單元可甚至在不存在一外部電源之情況下維持其等儲存邏輯狀態達延長時段。揮發性記憶體單元可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。
改良記憶體裝置通常可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少功率消耗、或減少製造成本以及其他度量。可需要用於節省記憶體陣列中之空間、增加記憶體單元密度或減少記憶體陣列之總功率使用的經改良解決方案。
根據本發明之一個態樣，一種記憶體裝置包括：一基板；一記憶體單元陣列，其與該基板耦合；及一解碼器，其與該基板耦合且經組態以將一電壓施加至該記憶體單元陣列之一存取線作為一存取操作之部分，該解碼器包括：一第一導電線，其經組態以攜載施加至該記憶體單元陣列之該存取線之該電壓；及一摻雜材料，其沿遠離該基板之一表面之一第一方向在該第一導電線與該記憶體單元陣列之該存取線之間延伸，該摻雜材料經組態以選擇性地將該解碼器之該第一導電線與該記憶體單元陣列之該存取線耦合。
根據本發明之一個態樣，一種記憶體裝置包括：一基板；及一解碼器，其與該基板耦合且經組態以選擇一記憶體單元作為一存取操作之部分，該解碼器包括：一第一導電線，其經組態以攜載用於選擇該記憶體單元之一電壓作為該存取操作之部分；及一摻雜材料，其在該第一導電線與將該解碼器與該記憶體單元耦合之一接觸件之間延伸且經組態以選擇性地將該第一導電線與該接觸件耦合作為該存取操作之部分。
根據本發明之一個態樣，一種記憶體裝置包括：一基板；一記憶體單元陣列，其與該基板耦合且包括一第一組存取線及一第二組存取線；一第一解碼器，其與該基板及該記憶體單元陣列耦合，該第一解碼器經組態以將一第一電壓施加至該第一組之一第一存取線作為一存取操作之部分，該第一解碼器包括：一第一導電線，其經組態以攜載用於該第一存取線之該第一電壓作為該存取操作之部分；一摻雜材料，其沿垂直於該基板之一表面之一第一方向在該第一導電線與該第一組存取線之一者之間延伸，該摻雜材料經組態以選擇性地將該第一導電線與該第一存取線耦合作為該存取操作之部分；及一第二解碼器，其與該基板及該記憶體單元陣列耦合，該第二解碼器經組態以將一第二電壓施加至該第二組之一第二存取線作為該存取操作之部分。
根據本發明之一個態樣，一種方法包括：將用於選擇一記憶體單元之一第一電壓施加至一解碼器之一第一導電線作為該記憶體單元之一存取操作之部分；至少部分基於施加該第一電壓且使用沿一第一方向在該第一導電線與一存取線之間延伸之該解碼器之一摻雜材料而將該第一導電線與相關聯於該記憶體單元之該存取線耦合作為該存取操作之部分；及至少部分基於將該解碼器之該第一導電線與該存取線耦合而將該第一電壓施加至該記憶體單元作為該存取操作之部分。
根據本發明之一個態樣，一種設備包括：一解碼器，其經組態以施加一電壓作為一記憶體單元之一存取操作之部分，該解碼器包括：一第一導電線，其經組態以攜載用於選擇該記憶體單元之該電壓作為該存取操作之部分；一摻雜材料，其與該第一導電線及一接觸件耦合，該摻雜材料經組態以選擇性地將該第一導電線與該接觸件耦合；及一控制器，其可操作以進行以下各者作為該記憶體單元之該存取操作之部分：藉由將一第一電壓施加至該解碼器之該第一導電線而選擇該記憶體單元；至少部分基於選擇該記憶體單元而將該解碼器之該第一導電線與相關聯於該記憶體單元之一存取線耦合；且至少部分基於將該解碼器之該第一導電線與該存取線耦合而將該第一電壓施加至該記憶體單元。
本專利申請案主張Redaelli等人在2018年11月30日申請之讓渡給其受讓人之標題為「VERTICAL DECODER」之美國專利申請案第16/206,006號之優先權且該案之全部內容以引用之方式明確併入本文中。
一些記憶體裝置可包含與記憶體陣列耦合的一解碼器。在一些情況中，解碼器可包含以一特定定向形成之一或多個摻雜材料以減小由解碼器使用之晶粒之陣列大小。舉例而言，解碼器可包含沿不同於(例如，垂直於)一基板之一表面之一方向延伸的摻雜材料。在一些情況中，解碼器亦可包含一導電線。摻雜材料可從解碼器之導電線延伸至與記憶體陣列相關聯之一存取線。根據本文中之教示，解碼器可與基板耦合且經組態以將一電壓施加至記憶體陣列之存取線。在一些情況中，導電線可經組態以攜載施加至存取線之電壓，且摻雜材料可將解碼器之第一導電線與記憶體陣列之存取線耦合。
在一些情況中，記憶體陣列可為一自選擇記憶體陣列之一實例。在一些情況中，可以一三維方式製造一自選擇記憶體陣列且其可包含垂直記憶體單元。為節省空間及資源，包含垂直摻雜材料之解碼器可經實施為自選擇記憶體陣列之部分或實施在自選擇記憶體陣列中。在一些實例中，解碼器可為經實施以加偏壓於一或多個字線之列解碼器之實例或經實施以加偏壓於一或多個位元線之行解碼器之實例或該兩者。解碼器可經定位在記憶體陣列上方、記憶體陣列下方或該兩者。在此等情況中，可基於一或多個解碼器之放置及/或定向而減小記憶體陣列之大小。因此，本文中描述之此等及其他技術及優勢可改良記憶體陣列之大小及密度。
下文在一記憶體陣列之背景內容中進一步描述上文介紹之本發明之特徵。接著，在一些實例中描述用於操作與一垂直解碼器有關之記憶體陣列之特定實例。藉由與用於一垂直解碼器之技術有關之一設備圖及流程圖進一步繪示且參考設備圖式及流程圖描述本發明之此等及其他特徵。
圖1繪示如本文中揭示之一例示性記憶體裝置100。記憶體裝置100亦可被稱為一電子記憶體設備。圖1係記憶體裝置100之各種組件及特徵之一闡釋性表示。因而，應瞭解，展示記憶體裝置100之組件及特徵以繪示功能相互關係，而非其等在記憶體裝置100內之實際實體位置。在圖1之闡釋性實例中，記憶體裝置100包含一三維(3D)記憶體陣列102。3D記憶體陣列102包含可程式化以儲存不同狀態的記憶體單元105。在一些實例中，各記憶體單元105可程式化以儲存表示為邏輯0及邏輯1之兩個狀態。在一些實例中，一記憶體單元105可經組態以儲存更多個邏輯狀態。在一些實例中，一記憶體單元105可包含一自選擇記憶體單元。儘管用一數值指示符標記包含於圖1中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以試圖增加所描繪特徵之可見性及清晰度。
3D記憶體陣列102可包含形成於彼此頂部上的兩個或更多個二維(2D)記憶體陣列103。相較於2D陣列，此可增加可放置或產生在一單一晶粒或基板上之記憶體單元之數目，此繼而可減少生產成本或增加記憶體裝置之效能或兩者。記憶體陣列102可包含記憶體單元105之兩個層級且因此可視為一3D記憶體陣列；然而，層級數目不限於兩個。各層級可經對準或定位使得記憶體單元105可跨各層級彼此對準(完全地、重疊或近似地)，從而形成一記憶體單元堆疊145。在一些情況中，記憶體單元堆疊145可包含鋪置於彼此頂部上同時兩者共用一存取線之多個自選擇記憶體單元，如下文所闡釋。在一些情況中，自選擇記憶體單元可為經組態以使用多層級儲存技術來儲存一個以上位元之資料的多層級自選擇記憶體單元。
在一些實例中，記憶體單元105之各列連接至一存取線110，且記憶體單元105之各行連接至一位元線115。存取線110及位元線115可實質上彼此垂直且可產生一記憶體單元陣列。如圖1中所展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線(諸如一位元線115)。即，一位元線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。其他組態可係可行的，例如，一第三層可與一下層共用一存取線110。一般而言，一個記憶體單元105可定位於兩條導電線(諸如一存取線110及一位元線115)之相交點處。此相交點可被稱為一記憶體單元之位址。一目標記憶體單元105可為定位於一通電存取線110與位元線115之相交點處之一記憶體單元105；即，存取線110及位元線115可經通電以便讀取或寫入在其等交叉點處之一記憶體單元105。與相同存取線110或位元線115電子通信(例如，連接至相同存取線110或位元線115)之其他記憶體單元105可被稱為未標定記憶體單元105。
如上文所論述，電極可耦合至一記憶體單元105及一存取線110或一位元線115。術語電極可係指一電導體，且在一些情況中，可用作至一記憶體單元105之一電接觸件。一電極可包含在記憶體裝置100之元件或組件之間提供一導電路徑之一跡線、導線、導電線、導電層或類似者。在一些實例中，一記憶體單元105可包含定位於一第一電極與一第二電極之間的硫屬化物材料。該第一電極之一側可耦合至一存取線110且該第一電極之另一側耦合至該硫屬化物材料。另外，該第二電極之一側可耦合至一位元線115且該第二電極之另一側耦合至硫屬化物材料。第一電極與第二電極可為相同材料(例如，碳)或不同材料。
可藉由啟動或選擇存取線110及位元線115而對記憶體單元105執行操作(諸如讀取及寫入)。在一些實例中，存取線110亦可被稱為字線110，且位元線115亦可被稱為數位線115。在不失理解或操作之情況下，對存取線、字線及位元線或其等類似物之引用可互換。啟動或選擇一字線110或一位元線115可包含施加一電壓至各自線。字線110及位元線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體，或其他導電材料、合金、化合物或類似者。
存取記憶體單元105可透過一列解碼器120及一行解碼器130加以控制。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於該經接收之列位址啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當位元線115。例如，記憶體陣列102可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一位元線115 (例如，WL_2及DL_3)，可存取在其等相交點處之記憶體單元105。如下文更詳細地論述，可透過可包含沿遠離耦合至記憶體陣列102之一基板之一表面之一方向延伸之一或多個摻雜材料之一列解碼器120及一行解碼器130控制存取記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。例如，可施加一電壓至一記憶體單元105 (使用對應字線110及位元線115)且一所得電流之存在可取決於記憶體單元105之所施加電壓及臨限電壓。在一些情況中，可施加一個以上電壓。此外，若一所施加電壓並未導致電流流動，則可施加其他電壓直至藉由感測組件125偵測一電流。藉由評估導致電流流動之電壓，可判定記憶體單元105之經儲存邏輯狀態。在一些情況中，電壓可在量值上斜升直至偵測一電流流動。在其他情況中，可循序地施加預定電壓直至偵測一電流。同樣地，可將一電流施加至一記憶體單元105且產生該電流之電壓之量值可取決於記憶體單元105之電阻或臨限電壓。
在一些實例中，可藉由對可包含一記憶體儲存元件之一記憶體單元提供一電脈衝而程式化該單元。該脈衝可經由一第一存取線(例如，字線110)或一第二存取線(例如，位元線115)或其等之一組合提供。在一些情況中，在提供脈衝之後，離子可取決於記憶體單元105之極性而遷移於該記憶體儲存元件內。因此，相對於記憶體儲存元件之第一側或第二側之離子之一濃度可至少部分基於第一存取線與第二存取線之間的一電壓之一極性。在一些情況中，不對稱形狀之記憶體儲存元件可引起離子更集聚於一元件之具有更多面積之部分處。記憶體儲存元件之特定部分可具有一較高電阻率且因此可產生高於記憶體儲存元件之其他部分之一臨限電壓。離子遷移之此描述表示用於達成本文中所描述之結果之自選擇記憶體單元之一機制之一實例。一機制之此實例不應被視為限制性。本發明亦包含用於達成本文中所描述之結果之自選擇記憶體單元之機制之其他實例。
感測組件125可包含各種電晶體或放大器以便偵測及放大信號之一差異(此可被稱為鎖存)。接著可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。一般技術者將瞭解，感測組件可在不失去其功能目的之情況下與行解碼器或列解碼器相關聯。
可藉由類似地啟動相關字線110及位元線115而設定或寫入一記憶體單元105且可將至少一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(例如，輸入/輸出135)。在包含硫屬化物材料之一自選擇記憶體單元之情況中，可藉由基於將解碼器(例如，列解碼器120或行解碼器130)之第一導電線與存取線(例如，字線110或位元線115)耦合將第一電壓施加至一記憶體單元105作為存取操作之部分而寫入記憶體單元105以將一邏輯狀態儲存於記憶體單元105中。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及位元線115。記憶體控制器140亦可產生及控制在記憶體裝置100之操作期間所使用之各種電壓或電流。
記憶體控制器140可經組態以藉由將一第一電壓施加至解碼器(例如，列解碼器120或行解碼器130)之第一導電線而選擇記憶體單元105。在一些情況中，記憶體控制器140可經組態以基於選擇記憶體單元105將解碼器之第一導電線與相關聯於記憶體單元105之一存取線(例如，字線110或位元線115)耦合。記憶體控制器140可經組態以至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元105。
在一些實例中，記憶體控制器140可經組態以將一第二電壓施加至解碼器之一第二導電線作為存取操作之部分。在一些情況中，第二電壓可導致摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元105之存取線耦合。將第一電壓施加至記憶體單元105可基於將第二電壓施加至第二導電線。舉例而言，記憶體控制器140可基於第一電壓及第二電壓之一交叉點而選擇記憶體單元105。在一些情況中，作為存取操作之部分施加至記憶體單元105之一信號可具有一正極性或一負極性。
在一些實例中，記憶體控制器140可接收包括對記憶體單元105執行存取操作之一指令的一命令且基於接收該命令而識別記憶體單元105之一位址。在一些情況中，將第二電壓施加至第二導電線可基於識別位址。若存取操作係一讀取操作，則記憶體控制器140可經組態以基於將第一電壓施加至記憶體單元105而輸出儲存於記憶體單元105中之一邏輯狀態。若存取操作係一寫入操作，則記憶體控制器140可基於將第一電壓施加至記憶體單元105將一邏輯狀態儲存於記憶體單元105中。
圖2繪示支援如本文中揭示之一垂直解碼器之一3D記憶體陣列200之一實例。記憶體陣列200可為參考圖1所描述之記憶體陣列102之部分之一實例。記憶體陣列200可包含定位於一基板204上方之記憶體單元之一第一陣列或層疊205及位於第一陣列或層疊205之頂部上之記憶體單元之一第二陣列或層疊210。記憶體陣列200亦可包含字線110-a及字線110-b以及位元線115-a，其等可為如參考圖1所描述之字線110及位元線115之實例。第一層疊205及第二層疊210之記憶體單元各可具有一或多個自選擇記憶體單元(例如，分別為自選擇記憶體單元220-a及自選擇記憶體單元220-b)。儘管圖2中所包含之一些元件係用一數字指示符標記，其他對應元件並未標記，然其等係相同的或將理解為相似的，以試圖增大所描繪特徵之可見性及清晰度。
第一層疊205之自選擇記憶體單元可包含第一電極215-a、自選擇記憶體單元220-a (例如，包含硫屬化物材料)及第二電極225-a。另外，第二層疊210之自選擇記憶體單元可包含一第一電極215-b、自選擇記憶體單元220-b (例如，包含硫屬化物材料)及第二電極225-b。在一些實例中，第一層疊205及第二層疊210之自選擇記憶體單元可具有共同導電線使得各層疊205及210之對應自選擇記憶體單元可共用如參考圖1描述之位元線115或字線110。舉例而言，第二層疊210之第一電極215-b及第一層疊205之第二電極225-a可耦合至位元線115-a，使得位元線115-a由垂直相鄰自選擇記憶體單元共用。根據本文中之教示，若記憶體陣列200包含一個以上層疊，則一解碼器可定位於各層疊上方或下方。舉例而言，一解碼器可定位在第一層疊205及第二層疊210上方。
記憶體陣列200之架構在一些情況中可被稱為一交叉點架構，其中一記憶體單元係形成於一字線與一位元線之間的一拓撲交叉點處，如圖2中所繪示。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。例如，該交叉點架構相較於其他架構可具有面積縮小且因此記憶體單元密度增加之記憶體單元。例如，相較於具有一6F2 記憶體單元面積之其他架構(諸如具有三端子選擇組件之架構)，該架構可具有一4F2 記憶體單元面積，其中F係最小特徵大小。例如，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體單元之選擇組件且相較於交叉點架構可具有一更大記憶體單元面積。
雖然圖2之實例展示兩個記憶體層疊，但其他組態亦可行。在一些實例中，自選擇記憶體單元之一單一記憶體層疊(其可被稱為二維記憶體)可建構於一基板204上方。在一些實例中，記憶體單元之三個或四個記憶體層疊可以類似於一個三維交叉點架構中之一方式組態。
在一些實例中，記憶體層疊之一或多者可包含包括硫屬化物材料之一自選擇記憶體單元220。例如，自選擇記憶體單元220可包含硫屬化物玻璃，舉例而言，諸如硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之合金。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫屬化物材料可被稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，可藉由施加一第一電壓而將包含硫屬化物材料之一自選擇記憶體單元220程式化至一邏輯狀態。藉由實例，當一特定自選擇記憶體單元220經程式化時，該單元內之元素分離，從而引起離子遷移。取決於施加至記憶體單元之電壓之極性，離子可朝向一特定電極遷移。例如，在一自選擇記憶體單元220中，離子可朝向負電極遷移。接著可藉由跨單元施加用以感測之一電壓而讀取記憶體單元。在一讀取操作期間所見之臨限電壓可基於記憶體單元中之離子分佈及讀取脈衝之極性。
舉例而言，若一記憶體單元具有一給定離子分佈，則在該讀取操作期間偵測之臨限電壓針對具有一第一極性之一第一讀取電壓可不同於針對具有一第二極性之一第二讀取電壓。取決於記憶體單元之極性，遷移離子之此濃度可表示一邏輯「1」或邏輯「0」狀態。離子遷移之此描述表示用於達成本文中所描述之結果之自選擇記憶體單元之一機制之一實例。一機制之此實例不應被視為限制性。本發明亦包含用於達成本文中所描述之結果之自選擇記憶體單元之機制之其他實例。
在一些情況中，可將一第一電壓施加至一解碼器之一第一導電線作為自選擇記憶體單元220之一存取操作之部分。在施加第一電壓後，第一導電線可與相關聯於自選擇記憶體單元220之存取線(例如，字線110-a、字線110-b、或位元線115-a)耦合。舉例而言，第一導電線可基於沿一第一方向在第一導電線與存取線之間延伸之解碼器之一摻雜材料而與存取線耦合。
在一些實例中，可基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至自選擇記憶體單元220。解碼器可包含沿遠離基板204之一表面之一第一方向在第一導電線與記憶體單元之記憶體陣列200之存取線之間延伸的一或多個摻雜材料。在一些情況中，解碼器可與基板204耦合。
圖3繪示如本文中揭示之一解碼器300之一俯視圖之一實例。解碼器300可為參考圖1描述之一列解碼器120或行解碼器130之一實例。解碼器300可包含沿遠離基板(未展示)之一表面之一方向延伸的摻雜材料310。解碼器300可為一記憶體陣列之一末級解碼器之一實例。
解碼器300可包含至少第一導電線305。在一些情況中，解碼器300可包含複數個第一導電線305。第一導電線305可經組態以攜載施加至記憶體單元陣列之存取線的一電壓(未展示)。舉例而言，各第一導電線305可自解碼器300內之一存取線接收一信號。第一導電線305可沿一第二方向延伸。
在一些情況中，解碼器300可包含可在第一導電線305與存取線(未展示)之間延伸的摻雜材料310。舉例而言，摻雜材料310可沿遠離基板之表面之一方向(例如，第一方向)延伸。在一些情況中，方向可垂直或正交於藉由基板之一表面界定之一平面。舉例而言，第二方向可垂直於第一方向，第一導電線305沿該第一方向延伸。摻雜材料310可經組態以選擇性地將解碼器300之第一導電線305與存取線耦合。在一些情況中，摻雜材料310可包括一半導體材料，諸如多晶矽。在一些情況中，多晶矽可在比其他材料更低之一溫度下進行沈積，藉此增加解碼器300之多晶矽材料與記憶體陣列之間之相容性。
解碼器300亦可包含接觸件315。接觸件315可在摻雜材料310與解碼器300之其他導電線或記憶體單元陣列之存取線之間延伸。在一些情況中，摻雜材料310可選擇性地將解碼器300之第一導電線305與接觸件315耦合。接觸件315亦可在導電材料320與一第二導電線(未展示)之間延伸。
在一些實例中，解碼器300可包含至少一個導電材料320。導電材料320可與摻雜材料310耦合。在一些情況中，導電材料320可經組態以攜載用於導致摻雜材料310選擇性地將第一導電線305與記憶體陣列(例如，記憶體單元陣列)之存取線耦合的一第二電壓(例如，與施加至存取線之電壓不同之電壓)。在該情況中，一或多個導電材料320可自與記憶體陣列相關聯之一存取線接收一信號。在一些情況中，存取線可為一字線之一實例。各導電材料320可接觸至記憶體陣列之一存取線。
在一些情況中，解碼器300可包含一或多個電晶體。舉例而言，摻雜材料310及導電材料320可包括一電晶體。電晶體可選擇性地將第一導電線305與記憶體陣列之存取線耦合。在該情況中，導電材料320可為電晶體之一閘極之一實例且摻雜材料310可為電晶體之一源極、電晶體之一汲極或該兩者之一實例。在一些情況中，導電材料320可接觸摻雜材料310之氧化物。電晶體可為一nMOS型電晶體或一pMOS型電晶體之一實例。在一些情況中，相較於作為記憶體陣列之後端中之選擇器之多晶矽電晶體，作為解碼器之多晶矽電晶體可允許大的自由度。舉例而言，記憶體陣列之前端中之多晶矽電晶體可允許使用一較高熱預算進行摻雜劑活化，藉此降低裝置工程複雜性。在一些情況中，可將一閘極氧化物定位在導電材料320與摻雜材料310之間。
在一些實例中，若解碼器300包含沿遠離基板之一表面之一方向延伸的摻雜材料310，則可最佳化解碼器300之大小及尺寸。舉例而言，當實施一垂直解碼器時，兩個導電材料320之間之距離325可減小。在一些實例中，導電材料320之間之距離325可為120 nm。在一些情況中，當實施一垂直解碼器時，導電材料320之寬度330亦可減小。舉例而言，導電材料320之寬度330可為120 nm。距離325及寬度330之組合距離335可為240 nm。在該情況中，當實施一垂直解碼器時，組合距離335可減小。
在一些情況中，當實施一垂直解碼器時，兩條第一導電線305之間之距離340可增加。舉例而言，第一導電線305之間之距離340可為120 nm。在一些情況中，當實施一垂直解碼器時，第一導電線305之寬度345可減小。舉例而言，第一導電線305之寬度345可為120 nm。距離340及寬度345之組合距離350可為240 nm。在該情況中，當實施一垂直解碼器時，組合距離350可減小。舉例而言，一nMOS電晶體之面積可為0.015 um2 。如下文進一步詳細描述，可經由透視線355觀察解碼器300。
圖4繪示支援如本文中揭示之一垂直解碼器之一記憶體陣列400之一部分之一橫截面視圖之一實例。記憶體陣列400之部分可包含一解碼器402，解碼器402可包含沿遠離基板425之一表面435之一方向延伸的摻雜材料410-a、410-b、410-c及/或410-d。解碼器402可為如參考圖3描述之解碼器300之一實例。摻雜材料410-a、410-b、410-c及410-d可為參考圖3描述之摻雜材料310之實例。
記憶體陣列400之部分可包含基板425，其可為如參考圖2描述之基板204之一實例。在一些實例中，解碼器402可與基板425耦合。基板425可在解碼器402上方或下方。在一些情況中，解碼器402可經組態以將一電壓施加至一記憶體單元陣列之一存取線(例如，一字線或數位線)作為一存取操作之部分。解碼器402亦可包含第一導電線405，其可為如參考圖3描述之第一導電線305之一實例。在一些情況中，第一導電線405可與摻雜材料410-a直接耦合。
在一些情況中，解碼器402可包含摻雜材料410-a至410-d。摻雜材料410-a至410-d可為一多晶矽材料。在一些實例中，摻雜材料410-a至410-d可沿遠離基板425之一表面435之一方向在第一導電線405與記憶體單元陣列之存取線(例如，字線或數位線)之間延伸。舉例而言，摻雜材料410-a至410-d可自藉由基板425之表面435界定之一平面正交地延伸。
在一些實例中，摻雜材料410可包含一第一摻雜區440及一第二摻雜區445。舉例而言，第一摻雜區440可與基板425之表面435相距一第一距離，且第二摻雜區445可與基板425之表面435相距一第二距離。在該情況中，與基板425之表面435相距之第一距離及第二距離可不同。在一些情況中，第一摻雜區440及第二摻雜區445可包含類似摻雜材料。在其他實例中，第一摻雜區440及第二摻雜區445可包含不同摻雜材料。舉例而言，第一摻雜區440可包含多晶矽且第二摻雜區445可包含一不同半導體材料。
解碼器402可包含一或多個接觸件415，該一或多個接觸件415包含接觸件415-a及415-b，其等可為參考圖3描述之接觸件315之實例。接觸件415-a可在摻雜材料410-a與記憶體單元陣列之存取線之間延伸。在此等情況中，接觸件415-a可與摻雜材料410-a直接耦合。在一些情況中，摻雜材料410-a可選擇性地將解碼器402之第一導電線405與接觸件415-a耦合。
解碼器402亦可包含導電材料420，導電材料420可與摻雜材料410-a及410-b耦合且其可為如參考圖3描述之導電材料320之一實例。導電材料420可經組態以攜載用於導致摻雜材料410-a選擇性地將第一導電線405與存取線或接觸件415-a耦合的一第二電壓。在一些情況中，導電材料420可與摻雜材料410-a之一表面直接耦合。舉例而言，導電材料420可與摻雜材料410-a之一表面耦合。導電材料420可接觸摻雜材料410-a之氧化物。在一些實例中，導電材料420可沿平行於基板425之表面之一方向延伸。摻雜材料410-a可沿垂直於導電材料420之一表面之一方向延伸。
在一些情況中，解碼器402可包含第二導電線430。第二導電線430可耦合至接觸件415-b。舉例而言，接觸件415-b可在第二導電線430與導電材料420之間延伸。第二導電線430可攜載用於導致摻雜材料410-a將解碼器402之第一導電線405與存取線耦合的第二電壓。在一些情況中，接觸件415-b可將第二電壓自第二導電線430攜載至導電材料420作為存取操作之部分。第二導電線430可沿平行於基板425之表面之一方向延伸。在該情況中，摻雜材料410-a可沿垂直於第二導電線430之一表面之一方向延伸。在一些情況中，第一導電線405可為解碼器402之一全域字線或全域數位線之一實例且第二導電線430可為解碼器402之一局部字線或一局部數位線之一實例。
圖5繪示支援如本文中揭示之一垂直解碼器之一記憶體陣列500之一實例。記憶體陣列500可包含解碼器502-a及502-b、基板525、一記憶體單元陣列535、及存取線530-a (例如，第一組存取線)及530-b (例如，第二組存取線)。解碼器502-a及502-b及基板525可為如參考圖2至圖4描述之解碼器及基板之實例。記憶體陣列500可包含與基板525耦合的記憶體單元陣列535。在一些情況中，存取線530-a可包括字線或數位線。在一些實例中，存取線530-b可包括位元線或數位線或字線。在其他實例中，記憶體陣列500可為一交叉點架構、一柱架構、或一平面架構之一實例。記憶體陣列500可為一電氣略圖之一實例。
解碼器502-a及502-b可各為如本文中描述之一垂直解碼器之一實例。解碼器502-a可為與基板525及記憶體單元陣列535耦合之一第一解碼器(例如，一列解碼器)之一實例。在一些情況中，解碼器502-a可包含複數個nMOS電晶體。在一些情況中，解碼器502-a可包含導電線505-a (例如，第一導電線)、摻雜材料510-a、接觸件515-a、接觸件515-b、及導電材料520-a，其等可為如參考圖3及圖4描述之第一導電線、摻雜材料、接觸件及導電材料之實例。在一些實例中，解碼器502-a可定位在記憶體單元陣列535 (未展示)上方、記憶體單元陣列535下方或兩者。
解碼器502-a可將一第一電壓施加至存取線530-a之一存取線(例如，第一存取線)作為一存取操作之部分。導電線505-a可攜載用於存取操作之第一電壓。在一些情況中，導電線505-a可基於施加第一電壓而耦合至存取線530-a之存取線。舉例而言，接觸件515-a可攜載來自另一導電線之一信號以導致第一導電線505-a與存取線530-a耦合。接觸件515-b可將摻雜材料510-a與存取線530-a耦合。在一些情況中，可基於啟動第一導電線505-a及導電材料520-a來選擇存取線530-a。亦可基於將導電線505-a耦合至存取線530-a之存取線將第一電壓施加至記憶體單元陣列535之一記憶體單元。在一些情況中，可基於施加第一電壓而輸出儲存於記憶體單元陣列535之記憶體單元中之一邏輯狀態。在該情況中，存取操作可為一讀取操作。在一些實例中，可基於施加第一電壓將一邏輯狀態儲存於記憶體單元陣列535之記憶體單元中。在該情況中，存取操作可為一寫入操作。
摻雜材料510-a可沿垂直於基板525之表面之一方向在導電線505-a與存取線530-a (或接觸件515-b)之一者之間延伸。即，摻雜材料510-a可沿垂直於導電材料520-a之一表面之一方向延伸。在一些情況中，可經由摻雜材料510-a選擇性地耦合導電線505-a及存取線530-a。
在一些情況中，記憶體陣列500可包含解碼器502-b，其可為一第二解碼器(例如，一行解碼器)之一實例。在一些情況中，解碼器502-b可包含複數個pMOS電晶體。舉例而言，解碼器502-b可與基板525及記憶體單元陣列535耦合。在一些情況中，解碼器502-b可包含導電線505-b (例如，第二導電線)、摻雜材料510-b、接觸件515-c、接觸件515-d、及導電材料520-b。在一些實例中，解碼器502-b可定位於記憶體單元陣列535上方、記憶體單元陣列535下方(未展示)或兩者。
在一些情況中，用以形成記憶體陣列500之製造技術可包含一不同遮蔽步驟以形成接觸件515-d之不同長度之各者(例如，摻雜材料510-b與存取線530-b之間之距離)。在一些實例中，接觸方案可為一交錯組態之一實例。舉例而言，接觸件515-d之長度可隨著接觸件515-d與記憶體單元陣列535之間之距離增加而增加。在此等情況中，底部存取線530-b可比頂部存取線530-b延伸得更遠。可經由額外導電層(未展示)來實施接觸方案。在一些實例中，可實施沈積之後之一單一遮蔽步驟以獲取接觸方案(例如，交錯組態)。
在一些實例中，解碼器502-b可將一第二電壓施加至存取線530-b之一存取線(例如，第二存取線)作為存取操作之部分。導電線505-b可攜載用於選擇記憶體單元陣列535之一記憶體單元之一第二電壓作為存取操作之部分。接觸件515-d可將摻雜材料510-b與存取線530-b耦合。在一些情況中，可基於啟動導電線505-b及導電材料520-b來選擇存取線530-b。在一些情況中，接觸件515-c可攜載來自另一導電線之一信號以導致第一導電線505-b與存取線530-b耦合。可基於經啟動存取線530-a與530-b之交叉點來選擇包含於記憶體單元陣列535中之一記憶體單元。舉例而言，第一電壓與第二電壓之交叉點可選擇記憶體單元。在該情況中，施加至記憶體單元陣列535之記憶體單元之信號可具有一正或負極性。
在一些情況中，摻雜材料510-b可沿垂直於基板525之表面之一方向在導電線505-b與存取線530-b (或接觸件515-d)之一者之間延伸。可經由摻雜材料510-b來耦合導電線505-b及存取線530-b。
圖6繪示支援如本文中揭示之一垂直解碼器之一記憶體陣列之一實例。記憶體陣列600可包含一第一解碼器602-a、一第二解碼器602-b、基板625、一記憶體單元陣列635、及存取線630-a (例如，第一組存取線)及630-b (例如，第二組存取線)。記憶體陣列600可包含與基板625耦合的記憶體單元陣列635。在一些情況中，存取線630-a可包括字線或數位線。在一些實例中，存取線630-b可包括位元線或字線。在其他實例中，記憶體陣列600可為一交叉點架構、一柱架構、或一平面架構之一實例。記憶體陣列600可為如參考圖5描述之記憶體陣列500之一實例。
第一解碼器602-a可為如本文中描述之一垂直解碼器之一實例。第一解碼器602-a可與基板625及記憶體單元陣列635耦合。在一些情況中，第一解碼器602-a可包含複數個nMOS電晶體或複數個pMOS電晶體。在一些情況中，第一解碼器602-a可包含導電線605-a (例如，第一導電線)、摻雜材料610-a、接觸件615-a、接觸件615-b、及導電材料620-a，其等可為如參考圖3至圖5描述之第一導電線、摻雜材料、接觸件及導電材料之實例。
第一解碼器602-a可將一第一電壓施加至存取線630-a之一存取線(例如，第一存取線)作為一存取操作之部分。導電線605-a可攜載用於存取操作之第一電壓(例如，透過接觸件615-b)。摻雜材料610-a可沿垂直於基板625之表面之一方向在導電線605-a與存取線630-a之一者之間延伸。可經由摻雜材料610-a耦合導電線605-a及存取線630-a。舉例而言，接觸件615-a可攜載來自另一導電線之一信號以導致第一導電線605-a與存取線630-a耦合。
在一些情況中，記憶體陣列600可包含第二解碼器602-b，其可為一平面解碼器之一實例。在一些情況中，第二解碼器602-b可包含複數個pMOS電晶體或nMOS電晶體。舉例而言，第二解碼器602-b可與基板625及記憶體單元陣列635耦合。在一些情況中，第二解碼器602-b可包含導電線605-b (例如，第二導電線)、摻雜材料610-b、接觸件615-c、接觸件615-d、及導電材料620-b，其等可為如參考圖3至圖5描述之第一導電線、摻雜材料、接觸件及導電材料之實例。
在一些實例中，第二解碼器602-b可將一第二電壓施加至存取線630-b之一存取線(例如，第二存取線)作為存取操作之部分。導電線605-b可攜載用於選擇記憶體單元陣列635之一記憶體單元之一第二電壓作為存取操作之部分。在一些情況中，摻雜材料610-b可平行於基板625之一表面延伸。摻雜材料610-b可包含複數個摻雜區，該等摻雜區經組態以至少部分基於施加至導電材料620-b之一或多者之一信號而將一第一導電線605-b與一存取線630-b耦合。接觸件615-c可將第一導電線605-b與摻雜材料610-b之第一摻雜區耦合且接觸件615-d可將存取線630-b與摻雜材料610-b之第二摻雜區耦合。
摻雜材料610-b可沿平行於基板625之表面之一方向延伸。在此等情況中，摻雜材料610-b可沿垂直於摻雜材料610-a之一表面之一方向延伸。可經由摻雜材料610-b耦合導電線605-b及存取線630-b。在一些情況中，記憶體陣列600可包含包含沿垂直於基板625之表面之一方向延伸之摻雜材料610-a的一第一解碼器602-a及包含沿平行於基板625之表面之一方向延伸之摻雜材料610-b的一第二解碼器602-b。
圖7A繪示支援如本文中揭示之一垂直解碼器之一記憶體裝置組態700-a之一實例。記憶體裝置組態700-a可包含解碼器705-a、記憶體單元陣列710-a、及基板715-a，其等可為如參考圖3至圖6描述之一解碼器、記憶體單元陣列、及基板之實例。在一些情況中，記憶體單元陣列710-a可定位在基板715-a與解碼器705-a之間。
圖7B繪示支援如本文中揭示之一垂直解碼器之一記憶體裝置組態700-b之一實例。記憶體裝置組態700-b可包含解碼器705-b、記憶體單元陣列710-b、及基板715-b，其等可為如參考圖3至圖6描述之一解碼器、記憶體單元陣列、及基板之實例。在一些情況中，解碼器705-b可定位在記憶體單元陣列710-b與基板715-b之間。
圖8展示支援如本文中揭示之一垂直解碼器之一裝置805之一方塊圖800。在一些實例中，裝置805可為一記憶體陣列之一實例。裝置805可為一記憶體控制器(例如，如參考圖1描述之記憶體控制器140)之部分之一實例。裝置805可包含選擇組件810、耦合組件815、電壓組件820、命令組件825、及邏輯狀態組件830。此等組件之各者可彼此直接或間接地通信(例如，經由一或多個匯流排)。
選擇組件810可將用於選擇一記憶體單元之一第一電壓施加至一解碼器之一第一導電線作為記憶體單元之一存取操作之部分。在一些實例中，選擇組件810可至少部分基於第一電壓與第二電壓之一交叉點來選擇記憶體單元，其中作為存取操作之部分施加至記憶體單元之一信號具有一正極性或一負極性。
耦合組件815可至少部分基於施加第一電壓且使用沿一第一方向在第一導電線與一存取線之間延伸之解碼器之一摻雜材料而將第一導電線與相關聯於記憶體單元之存取線耦合作為存取操作之部分。
電壓組件820可至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元作為存取操作之部分。在一些實例中，電壓組件820可將一第二電壓施加至解碼器之一第二導電線作為存取操作之部分，該第二電壓用於導致摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元之存取線耦合，其中將第一電壓施加至記憶體單元至少部分基於將第二電壓施加至第二導電線。
命令組件825可接收包括對記憶體單元執行存取操作之一指令的一命令。在一些實例中，命令組件825可至少部分基於接收命令而識別記憶體單元之一位址，其中將第二電壓施加至第二導電線至少部分基於識別位址。
邏輯狀態組件830可至少部分基於將第一電壓施加至記憶體單元而輸出儲存於記憶體單元中之一邏輯狀態。在該情況中，存取操作係一讀取操作。在一些實例中，邏輯狀態組件830可至少部分基於將第一電壓施加至記憶體單元而將一邏輯狀態儲存於記憶體單元中。在該情況中，存取操作係一寫入操作。
圖9展示繪示支援如本文中揭示之一垂直解碼器之一方法900之一流程圖。可藉由如本文中描述之一記憶體控制器或其組件實施方法900之操作。舉例而言，可藉由如參考圖8描述之一記憶體陣列或如參考圖1描述之一記憶體控制器140執行方法900之操作。在一些實例中，一記憶體控制器可執行一指令集以控制記憶體陣列之功能元件以執行下文描述之功能。額外地或替代地，一記憶體控制器可使用專用硬體來執行下文描述之功能之部分。
在905，記憶體控制器可將用於選擇一記憶體單元之一第一電壓施加至一解碼器之一第一導電線作為記憶體單元之一存取操作之部分。可根據本文中描述之方法來執行905之操作。在一些實例中，可藉由如參考圖8描述之一選擇組件執行905之操作之部分。
在910，記憶體控制器可至少部分基於施加第一電壓且使用沿一第一方向在第一導電線與一存取線之間延伸之解碼器之一摻雜材料而將第一導電線與相關聯於記憶體單元之存取線耦合作為存取操作之部分。可根據本文中描述之方法來執行910之操作。在一些實例中，可藉由如參考圖8描述之一耦合組件執行910之操作之部分。
在915，記憶體控制器可至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元作為存取操作之部分。可根據本文中描述之方法來執行915之操作。在一些實例中，可藉由如參考圖8描述之一電壓組件執行915之操作之部分。
圖10展示繪示支援如本文中揭示之一垂直解碼器之一方法1000之一流程圖。可藉由如本文中描述之一記憶體控制器或其組件實施方法1000之操作。舉例而言，可藉由如參考圖8描述之一記憶體陣列或如參考圖1描述之一記憶體控制器140執行方法1000之操作。在一些實例中，一記憶體控制器可執行一指令集以控制記憶體陣列之功能元件以執行下文描述之功能。額外地或替代地，一記憶體控制器可使用專用硬體來執行下文描述之功能之部分。
在1005，記憶體控制器可將用於選擇一記憶體單元之一第一電壓施加至一解碼器之一第一導電線作為記憶體單元之一存取操作之部分。可根據本文中描述之方法來執行1005之操作。在一些實例中，可藉由如參考圖8描述之一選擇組件執行1005之操作之部分。
在1010，記憶體控制器可至少部分基於施加第一電壓且使用沿一第一方向在第一導電線與一存取線之間延伸之解碼器之一摻雜材料而將第一導電線與相關聯於記憶體單元之存取線耦合作為存取操作之部分。可根據本文中描述之方法來執行1010之操作。在一些實例中，可藉由如參考圖8描述之一耦合組件執行1010之操作之部分。
在1015，記憶體控制器可至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元作為存取操作之部分。可根據本文中描述之方法來執行1015之操作。在一些實例中，可藉由如參考圖8描述之一電壓組件執行1015之操作之部分。
在1020，記憶體控制器可將一第二電壓施加至解碼器之一第二導電線作為存取操作之部分，該第二電壓用於導致摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元之存取線耦合，其中將第一電壓施加至記憶體單元至少部分基於將第二電壓施加至第二導電線。可根據本文中描述之方法來執行1020之操作。在一些實例中，可藉由如參考圖8描述之一電壓組件執行1020之操作之部分。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法1000。設備可包含用於將用於選擇一記憶體單元之一第一電壓施加至一解碼器之一第一導電線作為記憶體單元之一存取操作之部分的特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)。設備可包含用於至少部分基於施加第一電壓且使用沿一第一方向在第一導電線與一存取線之間延伸之解碼器之一摻雜材料而將第一導電線與相關聯於記憶體單元之存取線耦合作為存取操作之部分的特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)，包含用於至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元作為存取操作之部分的特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)。
本文中描述之方法1000及設備之一些實例可進一步包含用於將一第二電壓施加至解碼器之一第二導電線作為存取操作之部分的操作、特徵、構件或指令，該第二電壓用於導致摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元之存取線耦合，其中將第一電壓施加至記憶體單元至少部分基於將第二電壓施加至第二導電線。本文中描述之方法1000及設備之一些實例可進一步包含用於至少部分基於第一電壓與第二電壓之一交叉點而選擇記憶體單元的操作、特徵、構件或指令，其中作為存取操作之部分施加至記憶體單元之一信號具有一正極性或一負極性。
本文中描述之方法1000及設備之一些實例可進一步包含用於接收包括對記憶體單元執行存取操作之一指令之一命令的操作、特徵、構件或指令。本文中描述之方法1000及設備之一些實例可進一步包含用於至少部分基於接收命令而識別記憶體單元之一位址的操作、特徵、構件或指令，其中將第二電壓施加至第二導電線至少部分基於識別位址。本文中描述之方法1000及設備之一些實例可進一步包含用於至少部分基於將第一電壓施加至記憶體單元而輸出儲存於記憶體單元中之一邏輯狀態的操作、特徵、構件或指令。本文中描述之方法1000及設備之一些實例可進一步包含用於至少部分基於將第一電壓施加至記憶體單元而將一邏輯狀態儲存於記憶體單元中的操作、特徵、構件或指令。
應注意，上文描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
在一些實例中，一設備或裝置可執行本文中描述之功能之態樣。該裝置可包含：一基板；一記憶體單元陣列，其與該基板耦合；及一解碼器，其與該基板耦合且經組態以將一電壓施加至該記憶體單元陣列之一存取線作為一存取操作之部分。在一些實例中，解碼器可包含：一第一導電線，其經組態以攜載施加至記憶體單元陣列之存取線之電壓；及一摻雜材料，其沿遠離基板之一表面之一第一方向在該第一導電線與該記憶體單元陣列之該存取線之間延伸，該摻雜材料經組態以選擇性地將該解碼器之該第一導電線與該記憶體單元陣列之該存取線耦合。
在一些實例中，該裝置可包含在摻雜材料與記憶體單元陣列之存取線之間延伸的一接觸件，其中該摻雜材料選擇性地將解碼器之第一導電線與該接觸件耦合。在一些實例中，摻雜材料與第一導電線直接耦合。
在一些實例中，解碼器可包含一導電材料，該導電材料與摻雜材料耦合且經組態以攜載用於導致摻雜材料選擇性地將解碼器之第一導電線與記憶體單元陣列之存取線耦合的一第二電壓。在一些實例中，導電材料與摻雜材料之一表面直接耦合。在一些實例中，導電材料沿平行於基板之表面之一第二方向延伸。
在一些實例中，解碼器可包含一第二導電線，該第二導電線經組態以攜載用於導致摻雜材料選擇性地將解碼器之第一導電線與記憶體單元陣列之存取線耦合的第二電壓。在一些實例中，解碼器可包含在第二導電線與導電材料之間延伸的一接觸件，該接觸件經組態以將第二電壓從第二導電線攜載至導電材料作為存取操作之部分。
在一些實例中，摻雜材料及導電材料包括一電晶體，該電晶體經組態以選擇性地耦合解碼器之第一導電線及記憶體單元陣列之存取線。在一些實例中，摻雜材料從藉由基板之表面界定之一平面正交地延伸。在一些實例中，摻雜材料具有一第一摻雜區及一第二摻雜區，其中該第一摻雜區與基板之表面相距一第一距離且該第二摻雜區與基板之表面相距不同於該第一距離之一第二距離。在一些實例中，摻雜材料係多晶矽。在一些實例中，記憶體單元陣列包括自選擇記憶體單元。
在一些實例中，一設備或裝置可執行本文中描述之功能之態樣。該裝置可包含：一基板；及一解碼器，其與該基板耦合且經組態以選擇一記憶體單元作為一存取操作之部分。在一些實例中，解碼器可包含：一第一導電線，其經組態以攜載用於選擇記憶體單元之一電壓作為存取操作之部分；及一摻雜材料，其在該第一導電線與將該解碼器與該記憶體單元耦合之一接觸件之間延伸且經組態以選擇性地將該第一導電線與該接觸件耦合作為該存取操作之部分。
在一些實例中，第一導電線與摻雜材料直接耦合。在一些實例中，解碼器可包含一導電材料，該導電材料與摻雜材料耦合且經組態以攜載用於導致摻雜材料選擇性地將解碼器之第一導電線與記憶體單元耦合的一第二電壓。在一些實例中，導電材料平行於藉由基板之一表面界定之一平面延伸。
在一些實例中，解碼器可包含一第二導電線，該第二導電線經組態以攜載用於導致摻雜材料選擇性地將解碼器之第一導電線與記憶體單元之一存取線耦合的第二電壓。在一些實例中，摻雜材料係多晶矽且從藉由基板之一表面界定之一平面正交地延伸。
在一些實例中，一設備或裝置可執行本文中描述之功能之態樣。該裝置可包含：一基板；一記憶體單元陣列，其與該基板耦合且包括一第一組存取線及一第二組存取線；一第一解碼器，其與該基板及該記憶體單元陣列耦合，該第一解碼器經組態以將一第一電壓施加至該第一組之一第一存取線作為一存取操作之部分；及一第二解碼器，其與該基板及該記憶體單元陣列耦合，該第二解碼器經組態以將一第二電壓施加至該第二組之一第二存取線作為該存取操作之部分。在一些實例中，第一解碼器可包含：一第一導電線，其經組態以攜載用於第一存取線之第一電壓作為存取操作之部分；及一摻雜材料，其沿垂直於基板之一表面之一第一方向在第一導電線與第一組存取線之一者之間延伸，該摻雜材料經組態以選擇性地將第一導電線與第一存取線耦合作為存取操作之部分。
在一些實例中，第二解碼器可包含：一第二導電線，其經組態以攜載用於選擇記憶體單元陣列之一記憶體單元之第二電壓作為存取操作之部分；及一第二摻雜材料，其沿垂直於基板之表面之第一方向在第二導電線與記憶體單元陣列之第二組存取線之一者之間延伸，該第二摻雜材料經組態以選擇性地將第二導電線與記憶體單元陣列之第二存取線耦合作為存取操作之部分。
在一些實例中，第二解碼器可包含：一第二導電線，其經組態以攜載用於選擇記憶體單元陣列之一記憶體單元之第二電壓作為存取操作之部分；及一第二摻雜材料，其沿平行於基板之表面之一第二方向延伸，該第二摻雜材料經組態以選擇性地將第二導電線與記憶體單元陣列之第二存取線耦合作為存取操作之部分。
在一些實例中，第一解碼器經定位在基板與記憶體單元陣列之間。在一些實例中，記憶體單元陣列經定位在基板與第一解碼器之間。在一些實例中，第一解碼器包括複數個nMOS電晶體且第二解碼器包括複數個pMOS電晶體。在一些實例中，第一組存取線包括字線。在一些實例中，記憶體單元陣列包括一交叉點架構、一柱架構、或一平面架構。
在一些實例中，一設備或裝置可執行本文中描述之功能之態樣。該裝置可包含一解碼器，該解碼器經組態以施加一電壓作為一記憶體單元之一存取操作之部分。解碼器可包含：一第一導電線，其經組態以攜載用於選擇記憶體單元之電壓作為存取操作之部分；一摻雜材料，其與該第一導電線及一接觸件耦合，該摻雜材料經組態以選擇性地將該第一導電線與該接觸件耦合；及一控制器。在一些實例中，控制器可操作以進行以下動作作為記憶體單元之存取操作之部分：藉由將一第一電壓施加至解碼器之第一導電線而選擇記憶體單元；至少部分基於選擇記憶體單元而將解碼器之第一導電線與相關聯於記憶體單元之一存取線耦合；及至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元。
在一些實例中，控制器可操作以將一第二電壓施加至解碼器之一第二導電線作為存取操作之部分，該第二電壓用於導致摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元之存取線耦合，其中將第一電壓施加至記憶體單元至少部分基於將第二電壓施加至第二導電線。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則組件被認為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。連接組件之間之導電路徑可為組件之間之一直接導電路徑或連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將連接組件之間之信號流中斷一段時間。
術語「耦合」係指從當前無法經由一導電路徑在組件之間傳遞信號之組件之間之一開路關係移動至可經由導電路徑在組件之間傳遞信號之組件之間之一閉路關係的條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始允許信號經由先前不允許信號流動之一導電路徑在其他組件之間流動之一變化。
如本文中使用，術語「實質上」意謂經修改特性(例如，藉由術語實質上修改之一動詞或形容詞)無需為絕對的，但足夠接近以達成特性之優勢。
如本文中使用，術語「電極」可係指一電導體，且在一些情況中，可用作與一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含在記憶體陣列102之元件或組件之間提供一導電路徑的一跡線、金屬線、導電線、導電層、或類似者。
本文中論述之裝置(包含記憶體陣列)可形成在一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式出於提供對所描述技術之理解之目的而包含具體細節。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可運用經設計以執行本文中描述之功能之一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳輸至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式攜載或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。上文之組合亦包含在電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:記憶體裝置 102:三維(3D)記憶體陣列 103:二維(2D)記憶體陣列 105:記憶體單元 110:存取線 110-a:字線 110-b:字線 115:位元線 115-a:位元線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體單元堆疊 200:三維(3D)記憶體陣列 204:基板 205:第一陣列或層疊 210:第二陣列或層疊 215-a:第一電極 215-b:第一電極 220-a:自選擇記憶體單元 220-b:自選擇記憶體單元 225-a:第二電極 225-b:第二電極 300:解碼器 305:第一導電線 310:摻雜材料 315:接觸件 320:導電材料 325:距離 330:寬度 335:組合距離 340:距離 345:寬度 350:組合距離 355:透視線 400:記憶體陣列 402:解碼器 405:第一導電線 410-a:摻雜材料 410-b:摻雜材料 410-c:摻雜材料 410-d:摻雜材料 415-a:接觸件 415-b:接觸件 420:導電材料 425:基板 430:第二導電線 435:表面 440:第一摻雜區 445:第二摻雜區 500:記憶體陣列 502-a:解碼器 502-b:解碼器 505-a:導電線 505-b:導電線 510-a:摻雜材料 510-b:摻雜材料 515-a:接觸件 515-b:接觸件 515-c:接觸件 515-d:接觸件 520-a:導電材料 520-b:導電材料 525:基板 530-a:存取線 530-b:存取線 535:記憶體單元陣列 600:記憶體陣列 602-a:第一解碼器 602-b:第二解碼器 605-a:第一導電線 605-b:第二導電線 610-a:摻雜材料 610-b:摻雜材料 615-a:接觸件 615-b:接觸件 615-c:接觸件 615-d:接觸件 620-a:導電材料 620-b:導電材料 625:基板 630-a:存取線 630-b:存取線 635:記憶體單元陣列 700-a:記憶體裝置組態 700-b:記憶體裝置組態 705-a:解碼器 705-b:解碼器 710-a:記憶體單元陣列 710-b:記憶體單元陣列 715-a:基板 715-b:基板 800:方塊圖 805:裝置 810:選擇組件 815:耦合組件 820:電壓組件 825:命令組件 830:邏輯狀態組件 900:方法 905:步驟 910:步驟 915:步驟 1000:方法 1005:步驟 1010:步驟 1015:步驟 1020:步驟 DL_1:數位線 DL_2:數位線 DL_N:數位線
圖1繪示如本文中揭示之一例示性記憶體裝置。
圖2繪示支援如本文中揭示之一垂直解碼器之一記憶體陣列之一實例。
圖3繪示如本文中揭示之一解碼器之一俯視圖之一實例。
圖4繪示支援如本文中揭示之一垂直解碼器之一記憶體陣列之一部分之一橫截面視圖之一實例。
圖5及圖6繪示支援如本文中揭示之一垂直解碼器之記憶體陣列之實例。
圖7A及圖7B繪示支援如本文中揭示之一垂直解碼器之記憶體裝置組態之實例。
圖8展示支援如本文中揭示之一垂直解碼器之一裝置之一方塊圖。
圖9及圖10展示繪示支援如本文中揭示之一垂直解碼器之一或若干方法之一流程圖。
400:記憶體陣列
402:解碼器
405:第一導電線
410-a:摻雜材料
410-b:摻雜材料
410-c:摻雜材料
410-d:摻雜材料
415-a:接觸件
415-b:接觸件
420:導電材料
425:基板
430:第二導電線
435:表面
440:第一摻雜區
445:第二摻雜區

Claims (25)

  1. 一種記憶體裝置，其包括： 一記憶體單元陣列；及 一解碼器，其與該記憶體單元陣列耦合，該解碼器包括： 一第一導電線；及 一摻雜材料(doped material)，其沿一第一方向在該第一導電線與該記憶體單元陣列之一存取線之間延伸。
  2. 如請求項1之記憶體裝置，其中該解碼器經組態以將一電壓施加至該記憶體單元陣列之該存取線作為一存取操作之部分。
  3. 如請求項2之記憶體裝置，其中該第一導電線經組態以攜載(carry)經施加至該記憶體單元陣列之該存取線之該電壓。
  4. 如請求項1之記憶體裝置，其中該摻雜材料經組態以選擇性地將該解碼器之該第一導電線與該記憶體單元陣列之該存取線耦合。
  5. 如請求項1之記憶體裝置，其進一步包括： 一基板，其中該解碼器與該基板耦合，且其中該摻雜材料沿該第一方向遠離該基板之一表面延伸。
  6. 如請求項1之記憶體裝置，其中該第一導電線與該摻雜材料之一氧化物直接耦合。
  7. 如請求項1之記憶體裝置，其中該摻雜材料具有一第一摻雜區及一第二摻雜區，其中該第一摻雜區與一基板之一表面相距一第一距離且該第二摻雜區與該基板之該表面相距一第二距離。
  8. 如請求項7之記憶體裝置，其中該第一摻雜區包含一第一摻雜材料且該第二摻雜區包含與該第一摻雜材料相同之一第二摻雜材料。
  9. 如請求項1之記憶體裝置，其中該記憶體單元陣列之各個記憶體單元包含一硫屬化物材料(chalcogenide material)。
  10. 一種記憶體裝置，其包括： 一第一解碼器，其與一基板耦合且經組態以選擇一記憶體單元作為一存取操作之部分，該第一解碼器包含： 一第一導電線；及 一第一摻雜材料，其在該第一導電線與一第一接觸件(contact)之間延伸，該第一接觸件將該第一解碼器與該記憶體單元耦合。
  11. 如請求項10之記憶體裝置，其中該第一導電線經組態以攜載用於選擇該記憶體單元之一電壓作為該存取操作之部分。
  12. 如請求項10之記憶體裝置，其中該第一摻雜材料經組態以選擇性地將該第一導電線與該第一接觸件耦合作為該存取操作之部分。
  13. 如請求項10之記憶體裝置，其中該第一摻雜材料從藉由該基板之一表面界定之一平面正交地延伸。
  14. 如請求項10之記憶體裝置，其進一步包含： 一第二解碼器，其與該基板耦合，該第二解碼器包含： 一第二導電線；及 一第二摻雜材料，其在該第二導電線與一第二接觸件之間延伸，其中該第二接觸件之一長度與該第一接觸件之一長度不同。
  15. 如請求項14之記憶體裝置，其進一步包含： 一第三解碼器，其與該基板耦合，該第三解碼器包含： 一第三導電線；及 一第三摻雜材料，其在該第三導電線與一第三接觸件之間延伸，其中該第三接觸件之一長度與該第二接觸件之該長度不同。
  16. 如請求項10之記憶體裝置，其進一步包含： 一第二摻雜材料，其在一第二導電線與一第二接觸件之間延伸；及 一第三摻雜材料，其在一第三導電線與一第三接觸件之間延伸，其中該第一接觸件、該第二接觸件及該第三接觸件經組態成一交錯組態(staggered configuration)。
  17. 如請求項1之記憶體裝置，其中該記憶體單元包含一硫屬化物材料。
  18. 一種記憶體裝置，其包括： 一記憶體單元陣列； 一第一解碼器，其與一基板及該記憶體單元陣列耦合，該第一解碼器包含： 一第一導電線；及 一摻雜材料，其沿著垂直於該基板之一表面之一第一方向在該第一導電線與一第一組存取線之一者之間延伸；及 一第二解碼器，其與該基板及該記憶體單元陣列耦合。
  19. 如請求項18之記憶體裝置，其中該第一解碼器經組態以將一第一電壓施加至該第一組存取線之一第一存取線作為一存取操作之部分。
  20. 如請求項19之記憶體裝置，其中該第一導電線經組態以用於攜載該第一存取線之該第一電壓作為該存取操作之部分。
  21. 如請求項19之記憶體裝置，其中該摻雜材料經組態以選擇性地將該第一導電線與該第一存取線耦合作為該存取操作之部分。
  22. 如請求項18之記憶體裝置，其中該第二解碼器經組態以將一第二電壓施加至一第二組存取線之一第二存取線作為一存取操作之部分。
  23. 如請求項18之記憶體裝置，其中該記憶體單元陣列經定位在該基板及該第一解碼器及該第二解碼器之間。
  24. 如請求項18之記憶體裝置，其中該第一解碼器及該第二解碼器經定位在該記憶體單元陣列與該基板之間。
  25. 如請求項18之記憶體裝置，其中該記憶體單元陣列之各個記憶體單元包含一硫屬化物材料。
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