KR20130135626A - 프로그램가능한 안티퓨즈 셀 어레이를 포함하는 메모리 장치 - Google Patents

프로그램가능한 안티퓨즈 셀 어레이를 포함하는 메모리 장치 Download PDF

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KR20130135626A
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Abstract

프로그램가능한 안티퓨즈 셀 어레이를 포함하는 메모리 장치를 제공한다. 본 발명의 실시예들에 따른 메모리 장치는 복수의 워드라인들, 복수의 고전압라인들 및 복수의 비트라인들 사이에 각각 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이,상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 컬럼 디코더, 상기 컬럼 디코더와 이격되어 평행하게 위치하고, 상기 복수의 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 로우 디코더, 및 상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 증폭하는 데이터 센스 앰프를 포함한다.

Description

프로그램가능한 안티퓨즈 셀 어레이를 포함하는 메모리 장치{MEMORY DEVICE INCLUDING ANTIFUSE PROGRAMMABLE MEMORY CELL ARRAY}
본 발명은 메모리 장치, 보다 구체적으로는 칩 공간 면적을 효율적으로 구현하기 위한 레이아웃을 가진 메모리 장치에 관한 것이다.
일반적으로 모바일 부품, 자동차 전장 부품 등에 사용되는 MCU(Micro Controller Unit), 전력(Power) IC, 디스플레이 구동 IC(Display Driver IC), CMOS 이미지 센서(Image Sensor) 등에 사용되는 프로그램가능한 메모리로, 차지 면적이 작고 추가 공정이 필요없으며, 게이트 산화막 두께가 얇으며 고전압을 인가형 브레이크다운 매커니즘(breakdown machanism)에 의해 전기적으로 단락(short)시켜 프로그램하는 OTP(One-Time Programmable)메모리가 많이 사용된다.
OTP 메모리(One-Time Programmable Memory)와 같은 프로그램 가능한 메모리 장치들은 전형적으로 메모리 회로 내에서 (퓨즈를 통해) 연결을 파괴하거나 또는 (안티퓨즈를 통해) 연결을 생성함으로써 프로그래밍된다. 예컨데 PROM에서 각각의 메모리 위치 또는 비트는 퓨즈 및/또는 안티퓨즈를 포함하며, 둘 중 하나를 트리거함으로써 프로그래밍된다. 프로그래밍이 한 번 수행되면, 그것은 일반적으로 비가역적이다. 보통 프로그래밍은 특정한 최종용도 또는 어플리케이션을 고려하여 메모리 장치의 제조 후에 수행된다.
퓨즈 연결은 일반적으로 적절한 양의 높은 전류에 의해 개방 상태가 되거나 또는 끊어질 수 있는 저항성 퓨즈소자들로써 구현된다. 안티퓨즈(antifuse) 연결은 두 도전체 층 또는 단자 사이에 (이산화규소와 같은) 비도전성 재료의 얇은 베리어층으로써 구현되어 단자들에 걸쳐 충분히 높은 전압이 가해질 때, 이산화 규소 또는 다른 그러한 비도전성 재료는 사실상 두개의 단자 사이의 단락(short-circuit) 또는 다른 낮은 저항의 도전성 통로로 변한다.
프로그래밍 가능한 안티퓨즈 셀 어레이의 경우 그 주변회로의 설계가 단순하지 않으므로 레이아웃상 면적을 고려해야 하는 문제가 있다.
본 발명이 이루고자 하는 기술적인 과제는 주변회로의 배치를 변경함으로써 칩의 공간효율을 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여 본 발명의 일실시예에 따른 메모리 장치는 복수의 워드라인들, 복수의 고전압라인들 및 복수의 비트라인들 사이에 각각 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이,상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 컬럼 디코더, 상기 컬럼 디코더와 이격되어 평행하게 위치하고, 상기 복수의 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 로우 디코더, 및 상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 증폭하는 데이터 센스 앰프를 포함한다.
상기 안티퓨즈 메모리 셀 각각은 플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함할 수 있다.
이때 상기 고전압라인 단자, 상기 비트라인 단자, 상기 워드라인 단자는 동일 메탈층에 위치한다.
상기 안티퓨즈 메모리 셀 각각은 플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함할 수 있다.
이때 상기 고전압라인 단자와 상기 워드라인 단자는 제1 메탈층에 위치하고, 상기 비트라인 단자는 제2 메탈층에 위치한다.
상기 안티퓨즈 메모리 셀 각각은 플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함할 수 있다.
이때 상기 고전압라인 단자, 상기 비트라인 단자, 상기 워드라인 단자는 제1 메탈층에 형성되고, 상기 메모리 장치에 대한 파워라인은 제2 메탈층에 형성된다.
상기 워드라인, 상기 비트라인 및 상기 고전압라인은 동일 방향으로 배열된다.
상기 비트라인은 상기 워드라인 및 상기 고전압라인과 동일 메탈층에 위치한 제1비트라인 단자 및 상기 메탈층과 이격된 별개의 메탈층에 위치하여 상기 컬럼 디코더에 연결되는 제2비트라인 단자를 포함하고, 상기 제1비트라인 단자와 상기 제2비트라인 단자가 연결되어 상기 비트라인 선택신호를 전송할 수 있다.
상기 비트라인은 상기 각 메모리 셀의 상기 제1비트라인 단자의 배열이 상기 워드라인, 상기 고전압라인과 동일 방향으로 배열될 수 있다.
상기 로우 디코더는 상기 메모리 셀 어레이를 기준으로 상기 컬럼 디코더의 반대편에 동일 방향으로 형성될 수 있다.
상기 로우 디코더는 상기 메모리 셀 어레이를 기준으로 상기 컬럼 디코더의 같은편에 동일 방향으로 형성될 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 로우 디코더와 컬럼 디코더를 동일 방향으로 배치함으로써 칩 공간 면적의 효율적 활용을 제공한다.
또한, 워드라인과 비트라인이 동일 방향으로 이격되어 평행하게 위치하므로, 서로 다른 동작 타이밍을 가지게 되어 쉴드(Shield) 효과를 제공할 뿐 아니라, 단일 방향 레이아웃(Uni-Direction Layout) 설계가 가능하다.
도 1은 본 발명의 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 전체 블럭도이다.
도 2는 도 1에 도시된 하나의 안티퓨즈 메모리 셀을 나타낸 회로도이다.
도 3은 도 1에 도시된 안티퓨즈 메모리 셀 어레이를 나타낸 회로도이다.
도 4는 도 1의 안티퓨즈 메모리 셀 어레이를 나타낸 평면도이다.
도 5는 도 4의 안티퓨즈 메모리 셀 어레이의 X1-X1' 단면도이다.
도 6은 도 4의 안티퓨즈 메모리 셀 어레이의 X2-X2' 단면도이다.
도 7은 도 2의 메모리 셀의 다른 일실시예에 따른 단면도를 나타낸 것이다.
도 8은 본 발명의 다른 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 전체 블럭도이다.
도 9는 본 발명의 또다른 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 SoC를 나타낸 전체 블럭도이다.
도 10은 도 1에 도시된 메모리 시스템을 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 일 실시예를 나타낸다.
도 12는 도 1에 도시된 메모리 시스템을 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 13은 도 1에 도시된 메모리 시스템을 포함하는 데이터 처리 시스템의 또다른 일실시예를 나타낸다.
도 14는 다수의 도 1의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 15는 도 1의 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예들은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 전체 블럭도이고, 도 2는 도 1에 도시된 하나의 안티퓨즈 메모리 셀을 나타낸 회로도이다.
도 1 및 도 2를 참조하면, 메모리 장치(1000a)는 메모리 셀 어레이(1), 로우 디코더(2), 컬럼 디코더(3) 및 센스앰프(4)를 포함한다.
메모리 셀 어레이(1)는 복수의 안티퓨즈 메모리 셀(10)들을 포함한다. 각 메모리 셀(10)은 2개의 트랜지스터를 포함한다. 제1 트랜지스터(Tr1, 또는 럽쳐(Rupture) 트랜지스터)의 게이트 단자는 고전압라인(A)에 연결되고, 그 소스와 드레인은 제1단자(N1)와 플로팅 단자로 연결된다.제2 트랜지스터(Tr2, 또는 액세스 트랜지스터)의 게이트 단자는 워드라인(W)에 연결되고, 그 소스와 드레인은 제2단자(N2)와 제1단자(N1)로 연결된다. 제2단자(N2)는 제1비트라인(B)에 연결된다.
상기 워드라인(W), 고전압라인(A) 및 제1비트라인(B)은 동일 방향(M1)으로 이격되어 평행하게 배열될 수 있다. 각 라인들의 배열에 대해서는 도 3에서 보다 구체적으로 설명한다.
로우 디코더(2)는 상기 컬럼 디코더(3)와 이격되어 평행하게 위치하고, 메모리 셀 어레이(1)에서 액세스를 하기 위한 타겟 셀(Target Cell)의 로우(Row), 즉, 디코딩된 워드라인 어드레스를 기초로 워드라인(W)을 선택한다. 도 1에서는 메모리 셀 어레이(1)와 컬럼 디코더(3) 사이에 위치하는 것으로 도시하였으나, 본 발명의 실시예가 이에 한정되지는 아니하고, 다양한 실시예에 따라 컬럼 디코더(3)와 센스 앰프(4) 사이에 위치하거나, 메모리 셀 어레이(1)를 기준으로 컬럼 디코더(3)의 반대편(도 1에 도시된 메모리 셀 어레이(1)의 위쪽)에 위치할 수도 있다.
컬럼 디코더(3)는 메모리 셀 어레이(1)에서 액세스를 하기 위한 타겟 셀(Target Cell)의 컬럼(Column), 즉, 디코딩된 비트라인 어드레스를 기초로 제1비트라인(B)을 선택한다.
센스앰프(4)는 액세스(access)된 타겟 셀의 상태를 센싱 및 증폭하여 출력한다.
도 3은 도 1에 도시된 안티퓨즈 메모리 셀 어레이를 나타낸 회로도이다.
도 3의 메모리 셀 어레이는 4 x 4 메모리 셀 어레이를 도시한 것이나, 본 발명의 실시예는 이에 한정되지 아니하고 다양한 크기(N x M, N과 M은 정수)의 메모리 셀 어레이로 구현가능하다.
각 메모리 셀(100)에는 워드라인(W), 비트라인(B) 및 고전압라인(A)이 인가된다. 워드라인(W) 및 비트라인(B)은 타겟 셀에 액세스 하기 위해 액세스 트랜지스터(Tr2)에 인가된다. 고전압 라인(A)은 안티퓨즈셀, 즉 럽쳐 트랜지스터(Tr1)의 게이트 단자에 연결되어, 안티퓨즈셀을 프로그램하기 위해 고전압을 인가한다. 이때 고전압은 워드라인(W), 비트라인(B)에 인가되는 전압보다 높은 전압으로 럽쳐 트랜지스터(Tr1)의 프로그래밍 전압이다. 럽쳐 트랜지스터(Tr1)는 액세스 트랜지스터(Tr2)보다 게이트 옥사이드(Gate Oxide)가 더 얇기 때문에, 고전압이 인가되면, 게이트 옥사이드가 깨지면서 럽쳐 트랜지스터에 프로그래밍된다.
워드라인(W),고전압라인(A) 및 제1비트라인(B)은 제1 방향(M1)으로 이격되어 평행하게 배열된다. 그러나, 인접 컬럼에 위치한 메모리셀들과의 연결을 위해 제2비트라인(B')이 제2 방향(M2)으로 배열될 수 있다. 예를 들면 타겟 메모리셀(10)의 제2단자(N2)은 인접한 셀(W1,B1,A1), 셀(W2,B2,A2) 및 셀(W3,B3,A3)의 각 제2단자(N2)와 제2비트라인(B')으로 연결될 수 있다.
도 4는 도 3의 안티퓨즈 메모리 셀 어레이 회로를 나타낸 평면도이고, 도 5는 도 4의 안티퓨즈 메모리 셀 어레이의 X1-X1' 단면도이며, 도 6은 도 4의 안티퓨즈 메모리 셀 어레이의 X2-X2' 단면도이다.
도 4를 참조하면, 제1 메모리셀(100a)에는 워드라인(W), 제1비트라인(B,BM), 제2비트라인(B',BS) 및 고전압라인(A)이 인가된다. 제1비트라인(BM)과 제2비트라인(BS)은 다른 메탈층에 위치하며, 제1비트라인(BM)과 제2비트라인(BS)은 컨택(C1)으로 연결된다.
도 4 및 도 5를 참고하면, 제1 메모리셀(100a)을 X1-X1'의 단면으로 나타낸 것이다. 제1 메모리셀(100a)은 기판(104), 복수의 웰 영역(101-1 내지 101-4), 복수의 컨택들(C1 내지 C62), 게이트 단자(102,103), 비트라인 폴리층(110), 제1메탈층(M1) 및 제2 메탈층(M2)을 포함한다.
기판(104)은 복수의 웰 영역(101-1 내지 101-4)을 포함한다.
안티퓨즈 소자는 플로팅 웰(101-4) 및 소스와 드레인이 함께 묶인 NMOS 트랜지스터(Tr1)를 포함한다. 이때 NMOS 트랜지스터(Tr1)는 N웰 내에 위치할 수 있다. N웰이 없으면, 센싱 전류는 센스 앰프(4)를 통하지 않고 누설될 수 있다. 이때 NMOS 게이트 전극(103)은 게이트 옥사이드 위에 형성된다. 비트라인 폴리(110)는 소스-드레인을 둘러싸는 두개의 N 웰들(101-2,101-3)을 연결하여 전류 통로 격리를 가능케 한다.
고전압은 제1메탈층(M1)의 고전압단자(A), 컨택(C62,C61)들 및 중간 비트폴리층을 거쳐 럽쳐 트랜지스터(Tr1)의 게이트(103)에 인가되고, 이에 따라 게이트(103) 하부의 기판(104)에 채널이 형성된다. 이때 플로팅(floating) 웰(101-4)의 전하가 채널을 통해 인접 웰(101-3, 101-2)들로 전송된다.
워드라인 선택전압이 인가되면, 제1메탈층(M1)의 워드라인 단자(W), 컨택들(C32,C31) 및 중간 비트폴리층을 거쳐 액세스 트랜지스터(Tr2)의 게이트(102)에 인가되고, 이에 따라 게이트(102) 하부 기판에 채널이 형성된다.
비트라인 선택전압이 제1 비트라인(BM) 단자에 인가되면, 웰(101-2)에 저장되어 있더 전하들이 채널을 통해 웰(101-1)로 전송되어 컨택(C2), 제2 메탈층(M2)의 제2 비트라인(BS) 및 제1 비트라인(BM)을 거쳐 센스 앰프(4)로 전달된다.
제2 비트라인(Bs)는 제2 메탈층(M2)의 일부로 도시한 것이고, 제1비트라인(BM), 워드라인(W), 고전압라인(A)과 다른방향, 예를 들면 직교 방향으로 위치할 수 있다.
제1 메모리셀(100a)는 실시예에 따라 제3 메탈층(M3)을 더 포함할 수 있다. 제3 메탈층(M3)은 메모리 장치(1000)에 인가되는 파워라인 또는 주변회로에 대한 연결라인 등을 포함할 수 있다.
도 4 및 도 6을 참고하면, 제2 메모리셀(100b)을 X2-X2'의 단면으로 나타낸 것이다. 제2 메모리셀(100b)은 기판(104), 복수의 웰 영역(101-1 내지 101-4), 복수의 컨택들(C1 내지 C62), 게이트 단자(102,103), 비트라인 폴리층(110), 제1메탈층(M1) 및 제2 메탈층(M2)을 포함한다. 설명의 편의상 도 5와의 차이점을 위주로 설명한다.
제2 메모리셀(100b)은 제1 메모리셀(100a)과 달리 제1비트라인(BM)과 제2비트라인(Bs)이 컨택(C1)으로 연결되지 않는다. 따라서, 컬럼 디코더(3)로부터 비트라인 선택신호가 제1비트라인(BM)에 인가되어도, 제2 메모리셀(100b)의 액세스 트랜지스터(Tr2)는 턴오프되어, 럽쳐 트랜지스터(Tr1)의 셀 상태를 센싱하지 않는다.
제2 메모리셀(100b)는 실시예에 따라 제3 메탈층(M3)을 더 포함할 수 있다. 제3 메탈층(M3)은 메모리 장치(1000)에 인가되는 파워라인 또는 주변회로에 대한 연결라인 등을 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(1000)는 로우 디코더(2)와 컬럼 디코더(3)를 동일 방향으로 배치하기 때문에 같은 면적의 안티퓨즈 메모리 장치 세트(Set)가 사각형 모양으로 배치되어 효율적인 칩 면적 공간 활용을 제공한다.
또한, 워드라인과 비트라인이 동일 방향으로 이격되어 평행하게 위치하므로, 서로 다른 동작 타이밍을 가지게 되어 쉴드(Shield) 효과를 제공할 뿐 아니라, 단일 방향 레이아웃(Uni-Direction Layout) 설계가 가능한 장점이 있다.
도 7은 도 2의 메모리 셀의 다른 일실시예에 따른 단면도를 나타낸 것이다.
도 7을 참조하면, 제3 메모리 셀(100c)은 기판(104), 복수의 웰 영역(101-1 내지 101-4), 복수의 컨택들(C1 내지 C62), 게이트 단자(102,103), 비트라인 폴리층(110), 제1메탈층(M1)을 포함한다.
제3 메모리 셀(100c)은 그 동작 원리는 도 4 내지 도 6과 동일하나, 도 4 내지 도 6과 달리, 비트라인(B), 워드라인(W) 및 고전압라인(A)이 동일 메탈층(M1)에 위치할 수 있다.
제3 메모리 셀(100c)은 메모리 장치(1000)에 인가되는 파워라인 또는 주변회로에 대한 연결라인 등을 포함하는 제2 메탈층(M2)을 더 포함할 수 있다.
도 8은 본 발명의 다른 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치를 나타낸 전체 블럭도이다.
도 8을 참조하여, 도 1과의 차이점을 위주로 설명하면, 로우 디코더(2')는 메모리 셀 어레이(1')를 기준으로 컬럼 디코더(3')의 반대편(메모리 셀 어레이(1')의 양쪽으로 컬럼 디코더(3')와 로우 디코더(2')가 위치)에 위치할 수도 있다.
도 8의 메모리 셀 어레이(1')에 포함된 각각의 메모리 셀 또한 2개의 트랜지스터를 포함한다. 제1 트랜지스터(Tr1, 또는 럽쳐(Rupture) 트랜지스터)의 게이트 단자는 고전압라인(A)에 연결되고, 그 소스와 드레인은 제1단자(N1)와 플로팅 단자로 연결된다.제2 트랜지스터(Tr2, 또는 액세스 트랜지스터)의 게이트 단자는 워드라인(W)에 연결되고, 그 소스와 드레인은 제2단자(N2)와 제1단자(N1)로 연결된다. 제2단자(N2)는 제1비트라인(B)에 연결된다.
상기 워드라인(W), 고전압라인(A) 및 제1비트라인(B)은 동일 방향(M1)으로 이격되어 평행하게 배열될 수 있다. 다만 도 1과 달리 제1비트라인(B)의 전류방향이 반대로 될 수 있다.
도 9는 본 발명의 또다른 일실시예에 따른 안티퓨즈 메모리 셀 어레이를 포함한 SoC를 나타낸 전체 블럭도이다.
도 9를 참조하면, SoC(System on Chip, 2000)은 실시예에 따라 중앙(Middle, 2002)에 패드(PAD)를 둘 수 있다. 상기 SoC(2000)는 도 1의 메모리 장치(1000)를 포함한다.
SoC(2000)가 도 1의 메모리 장치(1000)를 포함할 경우, 로우 디코더(2)는 컬럼 디코더(3)와 동일방향으로 이격되어 평행하게 위치한다. 그래서 로우 디코더(2)와 컬럼 디코더(3)가 다른방향(예를 들면 'ㄱ' 자)으로 위치하는 경우(2001-1,2001-2)에 비하여 로우 디코더(2)는 컬럼 디코더(3)와 동일방향으로 위치하는 경우가 SoC(2000)의 전체 면적에서 엣지영역(2003-1,2003-2)이 축소될 수 있다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 10을 참조하면, 데이터 처리 시스템(3100)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
데이터 처리 시스템(3100)은 메모리 시스템(3140)를 포함한다. 메모리 시스템(3140)는 메모리 장치(1000) 및 메모리 장치의 동작을 제어할 수 있는 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 프로세서의 제어에 따라 메모리 장치(1000)의 데이터(DATA) 액세스 동작, 예컨대 프로그램 (program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1000)에 프로그램된 페이지 데이터는 프로세서와 메모리 컨트롤러의 제어에 따라 디스플레이(3120)를 통하여 디스플레이될 수 있다.
무선 송수신기(3110)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(3110)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(미도시)는 무선 송수신기(3110)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 시스템(3140) 또는 디스플레이(3120)로 전송할 수 있다.
또한, 무선 송수신기(3110)는 프로세서로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(3130)는 프로세서의 동작을 제어하기 위한 제어 신호 또는 프로세서에 의하여 처리될 데이터(DATA)를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서는 메모리 시스템(3140)으로부터 출력된 데이터(DATA), 무선 송수신기(3110)로부터 출력된 데이터(DATA), 또는 입력 장치(3130)로부터 출력된 데이터(DATA)가 디스플레이(3120)를 통하여 디스플레이될 수 있도록 디스플레이(3120)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러는 메모리 장치(1000)와 적층된 구조로 구현될 수 있다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 일 실시예를 나타낸다.
도 11을 참조하면, 데이터 처리 시스템(3200)은 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
데이터 처리 시스템(3200)은 이미지 센서(3210), 디스플레이(3220) 및 메모리 시스템(3230)를 포함할 수 있다.
메모리 시스템(3230)은 메모리 장치(1000)와 메모리 장치(1000)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(미도시)를 포함한다.
데이터 처리 시스템(3200)의 이미지 센서(3210)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 메모리 시스템(3230)으로 전송된다. 메모리 시스템(3230)에서의 처리에 따라, 상기 변환된 디지털 신호들은 디스플레이(3230)를 통하여 디스플레이 되거나 또는 메모리 컨트롤러를 통하여 메모리 장치(1000)에 저장될 수 있다.
또한, 메모리 장치(1000)에 저장된 데이터는 디스플레이(3230)를 통하여 디스플레이된다. 실시 예에 따라 메모리 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러(미도시)는 프로세서의 일부로서 구현될 수 있고 또한 프로세서(미도시)와 별개의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 메모리 시스템을 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 12를 참조하면, 데이터 처리 시스템(3300)은 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 데이터 처리 시스템(3300)은 복수의 메모리 장치들(3310)과 복수의 메모리 장치들(3310) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(3320)를 포함할 수 있다. 데이터 처리 시스템(3300)은 메모리 모듈로 구현될 수 있다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 또다른 일실시예를 나타낸다.
도 13을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(3400)는 RAID 컨트롤러(3410)와 복수의 모듈들(3420-1 ~ 3420-n; n는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(3420-1 ~ 3420-n) 각각은 도 12에 도시된 데이터 처리 시스템(3300)일 수 있다. 복수의 메모리 모듈들(3420-1 ~ 3420-n)은 RAID 어레이를 구성할 수 있다.
데이터 저장 장치(3420)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작시 RAID 컨트롤러(3410)는, 호스트로부터 출력된 프로그램 명령에 따라, 상기 호스트로부터 출력된 프로그램 데이터를 RAID 레벨 정보에 기초하여 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(3420-1 ~ 3420-n) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 읽기 동작시, RAID 컨트롤러(3410)는, 호스트로부터 출력된 읽기 명령에 따라, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(3420-1 ~ 3420-n) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
도 14는 다수의 도 1의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 14를 참조하면, 모듈(3500)은 복수의 메모리 장치들(3520-1 ~ 3520-5), 메모리 컨트롤러(3530) 및 복수의 메모리 장치들(3520-1 ~ 3520-5) 각각의 데이터 입출력을 인터페이싱하는 광학 인터페이스(Optical IO, 3510)를 포함할 수 있다.
광학 인터페이스(3510)는 복수의 메모리 장치들(3520-1 ~ 3520-5) 각각의 입출력 동작을 제어할 수 있는 입출력제어장치(미도시) 및 메모리 장치의 데이터 입출력을 데이터를 광신호로 변환시킬 수 있는 신호변환장치(미도시)를 포함할 수 있다.
광학 인터페이스(3510)는 광학적 통신을 이용하여 메모리 장치들(3520-1 ~ 3520-5) 각각과 호스트 사이에서 데이터 교환을 제공한다. 광학 인터페이스(3510)는 광섬유(optical fiber) 또는 도파관(waveguide)을 이용하여 데이터를 송수신할 수 있다. 상기 교환되는 데이터는 SATA(Serial ATA) 규격에 따르는 것과 같은 고속의 신호를 송수신하는 경우에 적합하며, 파장분할다중(Wavelength Division Multiplex) 방식으로 데이터를 송수신하는 것도 가능하다.
실시예에 따라, 메모리 장치(3520)의 동작을 제어할 수 있는 메모리 컨트롤러(3530)는 메모리 장치(3520) 내의 일부로서 구현될 수 있고 또한 메모리 장치(3520)와 적층된 구조로 구현될 수도 있다.
도 15는 도 1의 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 15를 참조하면, 멀티-칩 패키지(3600)는 패키지 기판(3610)상에 순차적으로 적층되는 다수의 반도체 장치들(3630~3650, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(3630~3650) 각각은 메모리 컨트롤러 또는 메모리 장치(1000)일 수 있다. 다수의 반도체 장치들(3630~3650)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(3620) 등이 사용될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 복수의 메모리 셀 어레이(1) 다이가 적층된 구조로써 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000a, 1000b : 메모리 장치 2000 : SoC
1 : 안티퓨즈 메모리 셀 어레이 2 : 로우 디코더
3 : 컬럼 디코더 4 : 센스 앰프
10 : 안티퓨즈 메모리 셀
100a, 100b : 메모리 셀 102,103 : 게이트

Claims (10)

  1. 복수의 워드라인들, 복수의 고전압라인들 및 복수의 비트라인들 사이에 각각 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트라인 어드레스를 디코딩하여 다수의 비트라인 선택신호들을 출력하는 컬럼 디코더;
    상기 컬럼 디코더와 이격되어 평행하게 위치하고, 상기 복수의 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 워드라인 어드레스를 디코딩하여 다수의 워드라인 선택신호들을 출력하는 로우 디코더; 및
    상기 비트라인들 각각에 접속되어, 상기 타겟 메모리 셀의 데이터를 감지 증폭하는 데이터 센스 앰프를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 안티퓨즈 메모리 셀 각각은
    플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터; 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함하고,
    상기 고전압라인 단자, 상기 비트라인 단자, 상기 워드라인 단자는 동일 메탈층에 위치하는 메모리 장치.
  3. 제1항에 있어서, 상기 안티퓨즈 메모리 셀 각각은
    플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터; 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함하고,
    상기 고전압라인 단자와 상기 워드라인 단자는 제1 메탈층에 위치하고, 상기 비트라인 단자는 제2 메탈층에 위치하는 메모리 장치.
  4. 제1항에 있어서, 상기 안티퓨즈 메모리 셀 각각은
    플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터; 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함하고,
    상기 고전압라인 단자, 상기 비트라인 단자, 상기 워드라인 단자는 제1 메탈층에 형성되고, 상기 메모리 장치에 대한 파워라인은 제2 메탈층에 형성되는 메모리 장치.
  5. 제1항에 있어서, 상기 안티퓨즈 메모리 셀 각각은
    플로팅 단자와 제1단자 사이에 연결되고, 그 게이트가 고전압라인 단자에 연결된 제1 트랜지스터; 및 상기 제1단자와 비트라인 단자 사이에 연결되고, 그 게이트가 워드라인 단자에 연결된 제2 트랜지스터를 포함하고,
    상기 고전압라인 단자와 상기 워드라인 단자는 제1 메탈층에 형성되고, 상기 비트라인 단자는 제2 메탈층에 형성되며, 상기 메모리 장치에 대한 파워라인은 제3 메탈층에 형성되는 메모리 장치.
  6. 제1항에 있어서,
    상기 워드라인, 상기 비트라인 및 상기 고전압라인은 동일 방향으로 배열된 메모리 장치.
  7. 제2항에 있어서, 상기 비트라인은
    상기 워드라인 및 상기 고전압라인과 동일 메탈층에 위치한 제1비트라인 단자; 및 상기 메탈층과 이격된 별개의 메탈층에 위치하여 상기 컬럼 디코더에 연결되는 제2비트라인 단자를 포함하고, 상기 제1비트라인 단자와 상기 제2비트라인 단자가 연결되어 상기 비트라인 선택신호를 전송하는 메모리 장치.
  8. 제7항에 있어서, 상기 비트라인은
    상기 각 메모리 셀의 상기 제1비트라인 단자의 배열이 상기 워드라인, 상기 고전압라인과 동일 방향으로 배열된 메모리 장치.
  9. 제1항에 있어서, 상기 로우 디코더는
    상기 메모리 셀 어레이를 기준으로 상기 컬럼 디코더의 반대편에 동일 방향으로 형성되는 메모리 장치.
  10. 제1항에 있어서, 상기 로우 디코더는
    상기 메모리 셀 어레이를 기준으로 상기 컬럼 디코더의 같은편에 동일 방향으로 형성되는 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150117595A (ko) * 2014-04-10 2015-10-20 삼성전자주식회사 반도체 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979362B (zh) * 2014-04-10 2019-11-19 三星电子株式会社 具有翅片式有源图案和栅极节点的半导体装置
KR20160001152A (ko) * 2014-06-26 2016-01-06 삼성전자주식회사 비휘발성 메모리 소자
KR20160125114A (ko) 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
US10109364B2 (en) * 2015-10-21 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Non-volatile memory cell having multiple signal pathways to provide access to an antifuse of the memory cell
KR102633049B1 (ko) * 2016-01-08 2024-02-06 삼성전자주식회사 반도체 소자
KR102466355B1 (ko) * 2016-04-05 2022-11-14 삼성전자주식회사 라이트 성능을 개선할 수 있는 otp 메모리 장치
US10559337B1 (en) 2018-11-30 2020-02-11 Micron Technology, Inc. Vertical decoder
FR3091017A1 (fr) * 2018-12-21 2020-06-26 Stmicroelectronics Sa Mémoire de puce électronique
FR3091019B1 (fr) 2018-12-21 2021-05-07 St Microelectronics Sa Mémoire de puce électronique
CN110113548B (zh) * 2019-04-11 2021-08-31 上海集成电路研发中心有限公司 一种cmos图像传感器及其信号传输方法
CN110139048B (zh) * 2019-04-11 2021-08-31 上海集成电路研发中心有限公司 一种cmos图像传感器像素单元及其信号传输方法
CN113571511B (zh) * 2021-07-13 2023-12-19 长鑫存储技术有限公司 反熔丝阵列的版图结构
US20230016704A1 (en) * 2021-07-13 2023-01-19 Changxin Memory Technologies, Inc. Layout structure of anti-fuse array

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982920B2 (ja) * 1990-07-10 1999-11-29 三菱電機株式会社 半導体記憶装置
US7593248B2 (en) * 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
KR20110120044A (ko) * 2010-04-28 2011-11-03 삼성전자주식회사 안티퓨즈, 이를 포함하는 안티퓨즈 회로, 및 안티퓨즈 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150117595A (ko) * 2014-04-10 2015-10-20 삼성전자주식회사 반도체 장치

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