CN111008089A - 无源输入/输出扩展 - Google Patents

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Abstract

本申请案涉及无源输入/输出扩展。本发明揭示一种设备，其具有共同经连接以分别接收第一启用信号及第二启用信号的第一组存储器装置及第二组存储器装置以及经连接以接收所述第一启用信号及第二启用信号的多路复用器。所述多路复用器经配置以响应于所述第一启用信号具有第一逻辑电平而将所述第一组存储器装置连接到所述设备的输出，且响应于所述第一启用信号具有不同于所述第一逻辑电平的第二逻辑电平而隔离所述第一组存储器装置与所述输出。所述多路复用器进一步经配置以响应于所述第二启用信号具有所述第一逻辑电平而将所述第二组存储器装置连接到所述输出，且响应于所述第二启用信号具有所述第二逻辑电平而隔离所述第二组存储器装置与所述输出。

Description

无源输入/输出扩展
技术领域
本发明一般来说涉及存储器，且特定来说在一或多个实施例中，本发明涉及设备以及设备并入无源输入/输出(I/O)扩展的操作的方法。
背景技术
存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于范围广泛的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见使用包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的使用不断扩大。
NAND快闪存储器为常见类型的快闪存储器装置，因此需要其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一存储器单元的控制门连接在一起以形成存取线，例如字线。阵列的列包含在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与所述源极之间及/或在所述存储器单元串与所述数据线之间使用多于一个选择门的变化为已知的。
通常一直期望增加存储器密度，例如，可针对给定集成电路裸片面积所存储的数据位数目。实现经增加存储器密度的一个方法为并入有存储器裸片堆叠，例如，提供由单个芯片启用控制信号启用的多个存储器装置(逻辑单元或LUN)，且通过寻址将个别存储器装置区分开。然而，当较高数目个存储器裸片并入到多裸片封装中时，存取这些存储器裸片的数据总线上的负载(呈电容的形式)一般可增加。此经增加电容可趋向于限制总线的总体性能。
此电容增加在例如固态驱动器(SSD)的大容量存储装置中可加剧。替代将数据存储于例如在传统硬碟机(HDD)中所使用的旋转媒体上，SSD通常利用半导体存储器装置来存储其数据，但通常包含使其对于其主机装置似乎为典型HDD的接口及外观尺寸。为增加SSD的容量，其存储器装置通常布置成若干个通道，其中每一通道与通常配置为多裸片封装的若干个存储器装置通信。当每通道的多裸片封装数目增加时，其对电容的效应可为加性的，这可不利地影响SSD的总体性能。
扩展器块已用于扩展在大容量存储装置的通信通道上可行的存储器装置数目，且在拉森等人的第8,327,224B2号美国专利中经描述。此类型的扩展器块将包含一组芯片启用信号线的所述通信通道选择性地连接到若干个存储器装置群组中的一者，其中所述经连接存储器装置群组共享数据总线。然而，扩展器块的此使用可致使将经启用及经停用存储器装置同时连接到所述通信通道。另外，此些扩展器块可需要相对高电力要求。
发明内容
在一个方面中，本申请案提供一种设备，其包括：第一组存储器装置，其共同经连接以接收第一启用信号；第二组存储器装置，其共同经连接以接收第二启用信号；及多路复用器，其经连接以接收所述第一启用信号及所述第二启用信号；其中所述多路复用器经配置以响应于所述第一启用信号具有第一逻辑电平而将所述第一组存储器装置的输入/输出信号线连接到所述设备的接口，且响应于所述第一启用信号具有不同于所述第一逻辑电平的第二逻辑电平而隔离所述第一组存储器装置的所述输入/输出信号线与所述设备的所述接口；且其中所述多路复用器进一步经配置以响应于所述第二启用信号具有所述第一逻辑电平而将所述第二组存储器装置的输入/输出信号线连接到所述设备的所述接口，且响应于所述第二启用信号具有所述第二逻辑电平而隔离所述第二组存储器装置的所述输入/输出信号线与所述设备的所述接口。
在另一方面中，本申请案进一步提供一种设备，其包括：多个启用信号线；多组存储器装置通信信号线；一组存储器模块通信信号线；控制器，其连接到所述多个启用信号线中的每一启用信号线且连接到所述组存储器模块通信信号线；多个存储器封装，所述多个存储器封装中的每一存储器封装包括共同连接到所述多个启用信号线中的相应启用信号线且共同连接到所述多组存储器装置通信信号线中的相应组存储器装置通信信号线的相应组存储器装置；及多路复用器，其连接到所述多个启用信号线中的每一启用信号线，连接到所述多组存储器装置通信信号线中的每一组存储器装置通信信号线，且连接到所述组存储器模块通信信号线；其中所述控制器经配置以将特定逻辑电平施加到含有经选择以接收命令的存储器装置的所述多个存储器封装中的特定存储器封装的所述相应启用信号线，其中所述特定逻辑电平经配置以启用所述特定存储器封装的所述相应组存储器装置中的每一存储器装置以接收所述命令；且其中所述多路复用器经配置以响应于所述控制器将所述特定逻辑电平施加到所述特定存储器封装的所述相应启用信号线而将所述特定存储器封装的所述相应组存储器装置通信信号线连接到所述组存储器模块通信信号线。
在又一方面中，本申请案提供一种操作设备的方法，其包括：将特定逻辑电平施加到多个启用信号线中的特定启用信号线；响应于施加到所述特定启用信号线的所述特定逻辑电平而将多路复用器的输出连接到所述多路复用器的多个输入中的选定输入；响应于施加到所述特定启用信号线的所述特定逻辑电平而启用特定存储器装置以接收命令，其中所述特定存储器装置连接到所述多路复用器的所述选定输入；及将所述命令传输到用于所述特定存储器装置的所述多路复用器的所述输出。
附图说明
图1是根据实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
图2A到2B是如可在参考图1所描述的类型的存储器中所使用的存储器单元阵列的部分的示意图。
图3A是根据实施例的例如多裸片封装的存储器封装的表示的透视图。
图3B是根据另一实施例的例如多裸片封装的存储器封装的示意表示。
图4是根据实施例的存储器模块的示意表示。
图5是根据实施例的连接到存储器通信通道的存储器模块的分组的示意表示。
图6是根据实施例的连接到主机装置的大容量存储装置的示意表示。
图7是根据实施例的可测试存储器模块的平面图。
图8是根据实施例的操作设备的方法的流程图。
具体实施方式
如本文中所使用的术语“半导体”可能是指(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下说明中提及半导体时，可已利用先前工艺步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此些区域/结的下伏层。如本文中所使用的术语导电(conductive)以及其各种相关形式(例如，conduct、conductively、conducting、conduction、conductivity等)是指导电的，除非上下文另有说明。类似地，如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，connect、connected、connection等)是指电连接，除非上下文另有说明。
图1是根据实施例的作为第三设备(呈电子系统的形式)的一部分的与第二设备(呈处理器130的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话及类似物。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(共同称为位线)。单个存取线可与多于一个存储器单元逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116经配置以根据本文中所描述的实施例执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以输出到外部处理器130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以输出到处理器130。
存储器装置100可经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。可取决于存储器装置100的本质而经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由经多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。存储器装置100可进一步具有控制信号线136以在控制逻辑116处从处理器130接收芯片启用CE#控制信号。存储器装置100可进一步具有信号线138以响应于控制逻辑116而将就绪/繁忙RB#控制信号提供到处理器130。就绪/繁忙RB#控制信号可用于向处理器130指示存储器装置100正忙于执行操作。
举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令并将所述命令写入到命令寄存器124中。经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址并将所述地址写入到地址寄存器114中。经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并将所述数据写入到高速缓冲存储器寄存器118中。随后将所述数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。根据实施例，尽管图1中未描绘，但控制链路132及I/O总线134可通过多路复用器/解多路复用器连接到处理器130。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已经简化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性分隔到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/O引脚。
图2A是可在参考图1所描述的类型的存储器中使用的存储器单元阵列200A的一部分(例如，作为存储器单元阵列104的一部分)的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线204)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。对于一些实施例，存储器阵列200A可形成于例如可经导电掺杂以具有例如p型导电性(例如，用以形成p阱)或n型导电性(例如，用以形成n阱)的导电类型的半导体上方。
存储器阵列200A可布置成行(每一者对应于字线202)及列(每一者对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)的串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于例如选择门2100到210M(例如，其可为源极选择晶体管，共同称为选择门源极)中的一者的选择门210(例如，场效晶体管)与例如选择门2120到212M(例如，其可为漏极选择晶体管，共同称为选择门漏极)中的一者的选择门212(例如，场效晶体管)之间。选择门2100到210M可共同连接到选择线214，例如源极选择线，且选择门2120到212M可共同连接到选择线215，例如漏极选择线。尽管描绘为传统场效晶体管，但选择门210及212可利用类似于(例如，相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收相同或独立控制信号。
每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择门210的控制门可连接到选择线214。
每一选择门212的漏极可连接到对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以将对应NAND串206选择性地连接到共同位线204。每一选择门212的控制门可连接到选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且垂直于含有多个位线204的平面(其可基本上平行于含有共同源极216的平面)而延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制门236，如图2A中所展示。数据存储结构234可包含导电结构及电介质结构两者，而控制门236一般由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制门236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208行可但不需要包含共同连接到给定字线202的所有存储器单元208。存储器单元208行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管未在图2A中明确地描绘位线2043到2045，但从图明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于特定存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间经读取或在单个编程操作期间经编程的存储器单元(在一些实施例中，其仍可为整个行)的物理页的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以共同被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则在本文中对存储器单元页的提及是指存储器单元逻辑页的存储器单元。
感测NAND串206的选定存储器单元208的数据状态可包含将若干个步进式读取电压施加到选定字线202同时将足以独立于非选定存储器单元的Vt而将非选定存储器单元放置于导电状态中的电压电平施加到耦合到NAND串206的非选定存储器单元208的剩余字线202。可感测与经读取及/或经验证的选定存储器单元208对应的位线204以确定选定存储器单元是否响应于施加到选定字线202的特定读取电压电平而激活(例如，导电)。举例来说，可基于位线204的电流或电压电平而确定选定存储器单元208的数据状态。
图2B是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列200B的一部分(例如，作为存储器单元阵列104的一部分)的另一示意图。图2B中的相似编号的元件对应于如关于图2A所提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可用作NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择门漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，共同称为选择门源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过将选择线2150到215K偏置以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。可通过将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200B的多个存储器单元行。通过特定字线202共同连接到彼此的存储器单元行可集体称为层级。
图3A是根据实施例的存储器封装(例如多裸片封装)302A的表示的透视图。多裸片封装302A经描绘为包含四个存储器装置或存储器裸片100(即，对应于Die0到Die3的1000到1003)，但多裸片封装可具有更少或更多的此类存储器裸片。存储器裸片100中的每一者以及多裸片封装302A可包含节点332以用于提供控制信号。注意，每一节点332可表示多于一个物理节点，例如，用于存储器裸片100中的每一者及多裸片封装302A的图1的控制链路132的每一控制信号的一个垫。不同存储器裸片100的相应节点332可共同经连接。存储器裸片100中的每一者以及多裸片封装302A可包含节点334以用于提供输入/输出(I/O)信号。应注意，每一节点334可表示多于一个物理节点，例如，用于存储器裸片100中的每一者及多裸片封装302A的图1的I/O总线134的每一信号的一个垫。不同存储器裸片100的相应节点334可共同经连接。存储器裸片100中的每一者以及多裸片封装302A可包含用于接收芯片启用CE#控制信号的节点336(例如，垫)。所述芯片启用CE#控制信号可用于启用多裸片封装302A中的个别存储器裸片100中的每一者以(例如)经由图1的I/O总线134接收命令及其它参数。不同存储器裸片100的相应节点336可共同经连接。存储器裸片100中的每一者以及多裸片封装302A可包含节点338(例如，垫)以用于提供就绪/繁忙RB#控制信号。所述就绪/繁忙RB#控制信号可用于向主机装置或向多裸片封装302A中的存储器裸片100指示存储器裸片100中的一或多者是否正忙于执行操作。不同存储器裸片100的相应节点338可共同经连接。进一步注意，额外连接可并入到多裸片封装302A中。作为一个实例，用于连接到参考电阻(例如，ZQ电阻器)及参考电压(例如，Vref)的节点(未展示)可经提供以促进存储器裸片100中的每一者的端接装置的校准，如此项技术中很好地理解。额外实例可包含用于可由存储器裸片100使用的各种电力供应(例如，Vss及Vcc)或例如数据选通、时钟信号等的其它信号的节点(未展示)。
图3B是根据实施例的包含八个存储器装置或裸片100(例如，1000到1007)的存储器封装(例如多裸片封装)302B的示意表示。还可在各种实施例中使用多裸片封装302B中的其它数目个存储器裸片。如图3B中所描绘，多裸片封装302B的存储器裸片100中的每一者可共同连接到控制信号节点332，共同连接到I/O信号节点334，共同连接到芯片启用CE#控制信号节点336，且共同连接到就绪/繁忙RB#控制信号节点338。
对于存储器裸片100中的每一者，控制信号节点332可在一对一基础上连接到控制链路132的信号线。对于存储器裸片100中的每一者，I/O信号节点334可在一对一基础上连接到I/O总线134的信号线。芯片启用CE#控制信号节点336可连接到存储器裸片100中的每一者的芯片启用CE#控制信号线136。就绪/繁忙RB#控制信号节点338可连接到存储器裸片100中的每一者的就绪/繁忙R/B#信号线138。控制信号节点332及I/O信号节点334可集体称为一组存储器装置通信节点333。
图4是根据实施例的存储器模块400的示意表示。图4的存储器模块400被描绘为包含两个存储器封装302(例如，3020及3021)，例如图3A到3B的多裸片封装302A及/或302B(举例来说)。在各种实施例中还可使用存储器模块400中的其它数目个存储器封装302。尽管先前经描述为多裸片封装302A及/或302B，但此些存储器封装可表示经连接以接收单个启用信号(例如芯片启用CE#控制信号)的一或多个存储器装置中的任一数目个存储器装置。就绪/繁忙信号线438可共同连接到存储器封装302(例如，存储器封装3020及3021)中的每一者的就绪/繁忙R/B#信号节点338。芯片启用CE#控制信号线436(例如，信号线4360及4361)可连接到相应存储器封装302(例如，分别为存储器封装3020及3021)的芯片启用CE#控制信号节点336而且连接到多路复用器/解多路复用器440的控制输入。如所常见，多路复用器/解多路复用器440将在本文中仅仅称为多路复用器440。
多路复用器440将一组存储器模块通信信号线443选择性地连接到选定的一组存储器装置通信信号线433。所述组存储器模块通信信号线443、芯片启用CE#控制信号线436(例如，信号线4360及4361)及就绪/繁忙R/B#信号线438可形成存储器模块400的接口445的至少一部分以用于与其它设备通信。
对于对存储器封装302的一些操作，可同时选择多于一组的存储器装置通信信号线433。每一组存储器装置通信信号线433可以一对一关系连接到相应存储器封装302的一组存储器装置通信节点333，例如，一组存储器装置通信信号线433中的相应信号线连接到与控制链路132连接的控制信号节点332中的每一者，且所述组存储器装置通信信号线433中的相应信号线连接到与I/O总线134连接的I/O信号节点334中的每一者。类似地，一组存储器模块通信信号线443中的每一信号线可以一对一关系选择性地连接到一组存储器装置通信信号线433中的相应信号线，借此促进与连接到控制链路132的控制信号节点332中的每一者的连接，以及与连接到I/O总线134的I/O信号节点334中的每一者的连接。多路复用器440的使用促进存储器封装302的一部分与所述组存储器模块通信信号线443的隔离，这可限制在存储器装置/存储器裸片100数目增加时呈现给所述组存储器模块通信信号线443的电容。
尽管多路复用器440提供所述组存储器模块通信信号线443与若干组存储器装置通信信号线433中的一(或多个)组之间的双向通信，但与所述组存储器模块通信信号线443的连接(例如，在多路复用器440的连接到接口445的侧上)将在本文中称为多路复用器440的输出，且与一组存储器装置通信信号线433的每一连接(例如，在多路复用器440的连接到存储器封装302的侧上)将在本文中称为多路复用器440的输入。
由多路复用器440选择若干组存储器装置通信信号线433中的一个组可响应于施加到多路复用器440的芯片启用CE#控制信号线436的逻辑电平。举例来说，当芯片启用CE#控制信号线4360具有第一逻辑电平(例如，逻辑低电平)时，所述组存储器装置通信信号线4330可经选择以用于连接到所述组存储器模块通信信号线443，且当芯片启用CE#控制信号线4360具有第二逻辑电平(例如，逻辑高电平)时，所述组存储器装置通信信号线4330可与所述组存储器模块通信信号线443隔离。类似地，当芯片启用CE#控制信号线4361具有第一逻辑电平时，所述组存储器装置通信信号线4331可经选择以用于连接到所述组存储器模块通信信号线443，且当芯片启用CE#控制信号线4361具有第二逻辑电平时，所述组存储器装置通信信号线4331可与所述组存储器模块通信信号线443隔离。对于在存储器模块400中提供额外存储器封装302(例如，N个存储器封装302，其中N为大于2的正整数值)的实施例，N:1多路复用器可具备N个芯片启用CE#控制信号线436以用于选择N组存储器装置通信信号线433中的一者来以相似方式连接到所述组存储器模块通信信号线443。
如所描述的多路复用器440的使用促进将仅经启用存储器装置连接到存储器模块400的接口445，且如随后所描述而连接到存储器通道通信链路。与利用扩展器块来增加可与存储器通道通信链路通信的存储器装置的数目的共同配置相比较，这可促进电容问题的缓解。另外，多路复用器440提供无源I/O扩展，因为多路复用器440响应于与存储器封装302相同的启用信号。
如所描述的多路复用器440的使用可引起优于现有技术方法的空间及/或电力节省以解决含有较高数目个存储器装置的系统的性能。举例来说，在多个存储器模块外部的扩展器块的使用一般可需要存储器通道通信链路响应于多个地址信号而进行切换，且可不利地影响含有存储器模块及扩展器块的印刷电路板(PCB)上的可用空间。另一现有技术方法可包含使用嵌入式重定时器专用集成电路(ASIC)来改进信号完整性，而不管经增加总线负载问题。此些装置准许信号的重定时及重驱动以改进总体信号完整性。然而，此些装置一般需要消耗比多路复用器显著多的电力的有源计时元件，例如重驱动器、重定时器及锁相回路(PLL)。
图5是根据实施例的连接到存储器通信通道550的存储器模块400的分组500的示意表示。图4的存储器模块400的分组500被描绘为包含两个存储器模块400(例如，4000及4001)。在各种实施例中还可使用其它数目个存储器模块400。如图5中所描绘，每一存储器模块400可连接到相应多个芯片启用CE#控制信号线436，例如，用于所述存储器模块400的每一存储器封装302的一个芯片启用CE#控制信号线436。举例来说，如图5中所描绘，存储器模块4000可连接到两个芯片启用CE#控制信号线436，例如，芯片启用CE#控制信号线43600及芯片启用CE#控制信号线43601，且存储器模块4001可连接到两个芯片启用CE#控制信号线436，例如，芯片启用CE#控制信号线43610及芯片启用CE#控制信号线43611。如图5中进一步描绘，每一存储器模块400可共同连接到就绪/繁忙R/B#信号线438。且如图5中进一步描绘，存储器模块4000及4001的所述组存储器模块通信信号线4430及4431可共同经连接为共同组存储器模块通信信号线543。所述组存储器模块通信信号线543、芯片启用CE#控制信号线436及就绪/繁忙R/B#信号线438可集体称为存储器通道通信链路550。
图6是根据实施例的连接到主机装置662的大容量存储装置600的示意表示。举例来说，大容量存储装置600可为固态驱动器(SSD)。大容量存储装置600可包含具有若干个通道(例如，通道0到通道M)的控制器660，例如，存储器控制器。M为大于或等于1的正整数值。控制器660的每一通道可连接到与存储器模块的相应分组500(例如，分别为分组5000到500M)连接的相应存储器通道通信链路550(例如，分别为存储器通道通信链路5500到550M)。
控制器660进一步与作为电子系统的一部分的主机装置662通信。由于控制器660位于主机装置662与存储器模块的分组500之间，因此主机装置662与控制器660之间的通信可涉及与在控制器660与存储器模块的分组500之间使用的那些通信链路不同的通信链路。举例来说，存储器模块的分组500中的存储器模块可为嵌入式多媒体卡(eMMC)。根据现有标准，与eMMC的通信可包含用于传送数据的数据链路664(例如，8位链路)、用于传送命令及装置初始化的命令链路666及提供用于同步化数据链路664及命令链路666上的传送的时钟信号的时钟链路668。控制器660可自主处置许多活动，例如错误校正、缺陷块的管理、损耗均衡及地址转换。
图7是根据实施例的可测试存储器模块700的平面图。可测试存储器模块700可表示经封装(例如，经囊封)存储器模块400，包含包封于集成电路封装中的例如参考图4所描述的多个存储器封装302及多路复用器440。可测试存储器模块700包含具有第一组触点770(包含若干个个别触点772)且具有第二组触点774(包含若干个个别触点776)的接口(例如，图4的存储器模块400的接口445)。第一组触点770的一些触点772及/或第二组触点774的一些触点776可为未使用的，例如，共同称为NC或无接触。第一组触点770的个别相关触点772可连接到第二组触点774的对应触点776。举例来说，与所述组存储器模块通信信号线443、芯片启用CE#控制信号线4360及4361以及就绪/繁忙R/B#信号线438对应的第一组触点770的触点772可连接到第二组触点774的对应触点776。
第一组触点770可表示焊盘栅格阵列(LGA)。所述LGA可表示在制作常用于制作经封装集成电路装置中的球栅阵列(BGA)结构时使用但不包含焊料球的焊料球焊盘的二维阵列。举例来说，图7中所描绘的第一组触点770可表示标准152-接触BGA的图案。第一组触点770可占据可测试存储器模块700的表面(例如，底部表面)的大量(例如，绝大多数)部分。第一组触点770可经定大小且经布置以通过提供适合用于行业标准测试装备的触点772来促进可测试存储器模块700的测试，这可用于识别缺陷，及/或调整在其存储器装置的操作期间所使用的调修值。另外，在缺乏典型BGA结构的焊料球的情况下，第一组触点770可促进多个可测试存储器模块700的堆叠，例如，以制作例如参考图5所描述的存储器模块400的分组500。
第二组触点774可表示沿着可测试存储器模块700的边缘(例如，单个边缘)的触点776阵列(例如，一维阵列或交错阵列)。第二组触点774的触点776可经定大小且经布置以促进将布线附接到可测试存储器模块700，例如用于线焊盘的接合指状件。弹出件778将交错触点阵列的实例描绘为图7中所描绘的第二组触点774的一维触点776阵列的替代布置的一个实例。
通过使多个可测试存储器模块叠盖，例如关于图3A中的存储器裸片100所描绘，与这些可测试存储器模块700中的每一者的若干组存储器模块通信信号线443对应的多个可测试存储器模块700的第二组触点774的触点776可共同经连接以制作适合用于连接到存储器通道通信线550(举例来说)的存储器模块400的分组500。由于个别可测试存储器模块700可在将其第二组触点774连接到任何额外可测试存储器模块700的第二组触点774之前经测试，因此存储器模块的经装配分组500的合格率可通过被视为未通过测试的可测试存储器模块700的现有消除来改进。
图8是根据实施例的操作设备(例如，大容量存储装置)的方法的流程图。在882处，特定逻辑电平可施加到多个启用信号线(例如图5的芯片启用CE#控制信号线43600、43601、43610及43611)中的特定启用信号线(例如芯片启用CE#控制信号线)。举例来说，图6的控制器660可通过存储器通道通信链路550的对应信号线将特定逻辑电平(例如，逻辑低电平)施加到图5的特定芯片启用CE#控制信号线43600。不同于特定逻辑电平的第二逻辑电平可施加(例如，同时施加)到剩余启用信号线。举例来说，图6的控制器660可通过存储器通道通信链路550的对应信号线将第二逻辑电平(例如，逻辑高电平)施加(例如，同时施加)到剩余芯片启用CE#控制信号线436，例如，芯片启用CE#控制信号线43601、43610及43611。通常通过将对应电压电平施加到信号线来实现将特定逻辑电平施加到信号线。举例来说，逻辑低电平通常通过施加第一供应电压的电压电平(例如，Vss或接地)来实现，而逻辑高电平通常通过施加第二供应电压的电压电平(例如，Vcc)来实现。
在884处，多路复用器的输出响应于特定逻辑电平施加到特定启用信号线而连接到其输入中的选定者。继续所述实例，如果图5的芯片启用CE#控制信号线43600对应于图4的芯片启用CE#控制信号线4360，那么多路复用器440可响应于芯片启用CE#控制信号线4360的逻辑电平而将其输出连接到对应于所述组存储器装置通信信号线4330的其输入中的一者，且因此连接到存储器封装3020。换句话说，多路复用器440可响应于芯片启用CE#控制信号线4360的逻辑电平而将所述组存储器模块通信信号线443连接到所述组存储器装置通信信号线4330。
在886处，可响应于施加到特定启用信号线的特定逻辑电平而启用特定存储器装置以接收命令。举例来说，可启用连接到具有特定逻辑电平的特定启用信号线的存储器装置以接收命令。此存储器装置可响应于特定启用信号线具有特定逻辑电平而进一步连接到所选择的多路复用器的输入。继续所述实例，如果接收图5的芯片启用CE#控制信号线43600的存储器模块4000对应于图4的存储器模块400且如果图5的芯片启用CE#控制信号线43600对应于图4的芯片启用CE#控制信号线4360，那么可启用存储器封装3020的存储器装置(例如，存储器封装3020的每一存储器装置)以接收命令。如先前所述，当存储器封装302包含多于一个存储器装置100时，与命令相关联的寻址可用于向存储器封装302的每一存储器装置100指示其是否经选择以对命令做出响应。因此，即使可启用多于一个存储器装置以接收命令，对命令(例如，执行存取操作或其它活动)的响应也可限于存储器封装的单个存储器装置或存储器装置子集。
在888处，可将命令传输到多路复用器的输出以用于连接到多路复用器的选定输入的存储器装置。继续所述实例，图6的控制器660可通过存储器通道通信链路550传输存取命令，例如，读取命令、写入命令或擦除命令，所述存取命令经引导到存储器模块的分组500的存储器模块400的存储器封装302的选定存储器装置(例如，存储器裸片100)。可使用与所述组存储器模块通信信号线443的节点(其与所述组存储器装置通信信号线433的节点对应，所述节点与选定存储器裸片100的I/O总线134对应)对应的存储器通道通信链路550的信号线来传输存取命令及任何相关联地址与数据。在此实例中，存储器封装3020的存储器裸片100可各自响应于具有特定逻辑电平的芯片启用CE#控制信号线4360而经启用以接收命令。控制器660可进一步传输与存取命令相关联的地址以指示存取命令引导到哪一特定存储器裸片100。
传输到多路复用器的输出的命令可响应于主机装置。举例来说，主机装置662可使用命令链路666将指示期望将数据写入到大容量存储装置600的逻辑地址位置的命令传输到控制器660，且可进一步使用数据链路664传输待写入到所述逻辑地址的数据。控制器660接着可解码所接收写入命令，且对逻辑地址执行地址转换以确定数据将被写入到的存储器装置100的物理地址，因此确定适当存储器通道与存储器通道通信链路550、存储器模块400的对应分组500、存储器模块400及含有所述存储器裸片100的存储器封装302。或者，可由控制器660自主产生命令。举例来说，控制器660可确定期望执行损耗均衡，且可发布对应命令以从原始位置读取数据，将数据写入到不同位置，及对原始位置进行擦除。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，任何经计算以实现相同目的的任何配置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (22)

1.一种设备，其包括：
第一组存储器装置，其共同经连接以接收第一启用信号；
第二组存储器装置，其共同经连接以接收第二启用信号；及
多路复用器，其经连接以接收所述第一启用信号及所述第二启用信号；
其中所述多路复用器经配置以响应于所述第一启用信号具有第一逻辑电平而将所述第一组存储器装置的输入/输出信号线连接到所述设备的接口，且响应于所述第一启用信号具有不同于所述第一逻辑电平的第二逻辑电平而隔离所述第一组存储器装置的所述输入/输出信号线与所述设备的所述接口；且
其中所述多路复用器进一步经配置以响应于所述第二启用信号具有所述第一逻辑电平而将所述第二组存储器装置的输入/输出信号线连接到所述设备的所述接口，且响应于所述第二启用信号具有所述第二逻辑电平而隔离所述第二组存储器装置的所述输入/输出信号线与所述设备的所述接口。
2.根据权利要求1所述的设备，其进一步包括：
第一组存储器装置通信信号线，其连接到所述第一组存储器装置中的每一存储器装置的对应节点；及
第二组存储器装置通信信号线，其连接到所述第二组存储器装置中的每一存储器装置的对应节点；
其中所述设备的所述接口包括一组存储器模块通信信号线；
其中所述多路复用器进一步经配置以响应于所述第一启用信号具有所述第一逻辑电平而将所述第一组存储器装置通信信号线中的每一信号线连接到所述组存储器模块通信信号线中的相应信号线，且响应于所述第一启用信号具有所述第二逻辑电平而隔离所述第一组存储器装置通信信号线中的每一信号线与所述信号线在所述组存储器模块通信信号线中的相应信号线；且
其中所述多路复用器进一步经配置以响应于所述第二启用信号具有所述第一逻辑电平而将所述第二组存储器装置通信信号线中的每一信号线连接到所述组存储器模块通信信号线中的相应信号线，且响应于所述第二启用信号具有所述第二逻辑电平而隔离所述第二组存储器装置通信信号线中的每一信号线与所述信号线在所述组存储器模块通信信号线中的相应信号线。
3.根据权利要求1所述的设备，其中所述第一组存储器装置包括N个存储器装置，其中N为大于或等于1的正整数值。
4.根据权利要求3所述的设备，其中所述第二组存储器装置包括与所述第一组存储器装置相同数目的存储器装置。
5.根据权利要求1所述的设备，其进一步包括：
额外的N组存储器装置，每一组存储器装置经连接以接收相应启用信号，其中N为大于或等于1的正整数值；
其中对于额外的每一组存储器装置，所述多路复用器进一步经配置以响应于所述组存储器装置的相应启用信号具有所述第一逻辑电平而将所述组存储器装置的输入/输出信号线连接到所述设备的所述接口，且响应于所述组存储器装置的相应启用信号具有所述第二逻辑电平而隔离所述组存储器装置的所述输入/输出信号线与所述设备的所述接口。
6.根据权利要求1所述的设备，其中所述设备的所述接口连接到大容量存储装置的存储器通道通信链路。
7.根据权利要求1所述的设备，其进一步包括：
所述接口的第一组触点；及
所述接口的第二组触点；
其中所述第一组触点中的触点选择性地连接到所述第一组存储器装置的所述输入/输出信号线且选择性地连接到所述第二组存储器装置的所述输入/输出信号线；
其中所述第二组触点中的触点连接到所述第一组触点中选择性地连接到所述第一组存储器装置的所述输入/输出信号线且选择性地连接到所述第二组存储器装置的所述输入/输出信号线的对应触点。
8.根据权利要求7所述的设备，其中所述第二组触点沿着包封所述设备的集成电路封装的一个边缘而布置。
9.根据权利要求8所述的设备，其中所述第一组触点布置成多维阵列，所述多维阵列延伸跨越所述集成电路封装的含有所述第二组触点的表面的绝大部分。
10.一种设备，其包括：
多个启用信号线；
多组存储器装置通信信号线；
一组存储器模块通信信号线；
控制器，其连接到所述多个启用信号线中的每一启用信号线且连接到所述组存储器模块通信信号线；
多个存储器封装，所述多个存储器封装中的每一存储器封装包括共同连接到所述多个启用信号线中的相应启用信号线且共同连接到所述多组存储器装置通信信号线中的相应组存储器装置通信信号线的相应组存储器装置；及
多路复用器，其连接到所述多个启用信号线中的每一启用信号线，连接到所述多组存储器装置通信信号线中的每一组存储器装置通信信号线，且连接到所述组存储器模块通信信号线；
其中所述控制器经配置以将特定逻辑电平施加到含有经选择以接收命令的存储器装置的所述多个存储器封装中的特定存储器封装的所述相应启用信号线，其中所述特定逻辑电平经配置以启用所述特定存储器封装的所述相应组存储器装置中的每一存储器装置以接收所述命令；且
其中所述多路复用器经配置以响应于所述控制器将所述特定逻辑电平施加到所述特定存储器封装的所述相应启用信号线而将所述特定存储器封装的所述相应组存储器装置通信信号线连接到所述组存储器模块通信信号线。
11.根据权利要求10所述的设备，其中所述多个启用信号线为第一多个启用信号线，其中所述多组存储器装置通信信号线为第一多组存储器装置通信信号线，其中所述多个存储器封装为第一多个存储器封装，且其中所述多路复用器为第一多路复用器，所述设备进一步包括：
第二多个启用信号线；
第二多组存储器装置通信信号线；
第二多个存储器封装，所述第二多个存储器封装中的每一存储器封装包括共同连接到所述第二多个启用信号线中的相应启用信号线且共同连接到所述第二多组存储器装置通信信号线中的相应组存储器装置通信信号线的相应组存储器装置；及
第二多路复用器，其连接到所述第二多个启用信号线中的每一启用信号线，连接到所述第二多组存储器装置通信信号线中的每一组存储器装置通信信号线，且连接到所述组存储器模块通信信号线；
其中所述控制器进一步经配置以将特定逻辑电平施加到含有经选择以接收命令的存储器装置的特定多个存储器封装中的特定存储器封装的所述相应启用信号线，所述特定多个存储器封装选自由所述第一多个存储器封装及所述第二多个存储器封装组成的群组，其中所述特定逻辑电平经配置以启用所述特定存储器封装的所述相应组存储器装置中的每一存储器装置以接收所述命令；且
其中选自由所述第一多路复用器及所述第二多路复用器组成的群组的特定多路复用器经配置以响应于所述控制器在所述特定多路复用器连接到所述特定存储器封装的所述相应启用信号线时将所述特定逻辑电平施加到所述特定存储器封装的所述相应启用信号线而将所述特定存储器封装的所述相应组存储器装置通信信号线连接到所述组存储器模块通信信号线。
12.根据权利要求11所述的设备，其进一步包括：
存储器通道通信链路，其将所述第一多个启用信号线、所述第二多个启用信号线及所述组存储器模块通信信号线连接到所述控制器。
13.根据权利要求11所述的设备，其中所述存储器通道通信链路为第一存储器通道通信链路，所述设备进一步包括：
第二存储器通道通信链路，其将额外多个启用信号线及额外组存储器模块通信信号线连接到所述控制器。
14.根据权利要求13所述的设备，其中所述额外组存储器模块通信信号线进一步连接到第三多路复用器。
15.根据权利要求14所述的设备，其中所述第三多路复用器进一步连接到第三多组存储器装置通信信号线，且其中所述第三多组存储器装置通信信号线中的每一组存储器装置通信信号线连接到第三多个存储器封装中的每一存储器封装。
16.根据权利要求15所述的设备，其进一步包括：
第三多个启用信号线，其中所述第三多个启用信号线中的每一启用信号线连接到所述第三多个存储器封装中的相应存储器封装；
其中所述第三多个存储器封装中的每一存储器封装包括相应组存储器装置；
其中所述控制器进一步经配置以将所述特定逻辑电平施加到含有经选择以接收第二命令的存储器装置的所述第三多个存储器封装中的第二特定存储器封装的相应启用信号线，其中所述特定逻辑电平经配置以启用所述特定存储器封装的所述相应组存储器装置中的每一存储器装置以接收所述第二命令；且
其中所述第三多路复用器经配置以响应于所述控制器将所述特定逻辑电平施加到所述第二特定存储器封装的所述相应启用信号线而将所述第二特定存储器封装的所述相应组存储器装置通信信号线连接到所述组存储器模块通信信号线。
17.根据权利要求10所述的设备，其中对于所述多个存储器封装中的每一存储器封装，其相应组存储器装置包括一或多个存储器装置。
18.根据权利要求17所述的设备，其中对于所述多个存储器封装中的每一存储器封装，其相应组存储器装置中的所述一或多个存储器装置各自对应于单独半导体裸片。
19.根据权利要求10所述的设备，其中所述控制器进一步经配置以在所述多个存储器封装中的多于一个存储器封装含有经选择以接收所述命令的存储器装置的情况下将所述特定逻辑电平同时施加到所述多个启用信号线中的多于一个启用信号线。
20.一种操作设备的方法，其包括：
将特定逻辑电平施加到多个启用信号线中的特定启用信号线；
响应于施加到所述特定启用信号线的所述特定逻辑电平而将多路复用器的输出连接到所述多路复用器的多个输入中的选定输入；
响应于施加到所述特定启用信号线的所述特定逻辑电平而启用特定存储器装置以接收命令，其中所述特定存储器装置连接到所述多路复用器的所述选定输入；及
将所述命令传输到所述多路复用器的所述输出以用于所述特定存储器装置。
21.根据权利要求20所述的方法，其进一步包括：
响应于施加到所述特定启用信号线的所述特定逻辑电平而启用至少一个额外存储器装置以接收所述命令，其中每一至少一个额外存储器装置连接到所述多路复用器的所述选定输入。
22.根据权利要求20所述的方法，其进一步包括：
在将所述特定逻辑电平施加到所述特定启用信号线的同时将不同于所述特定逻辑电平的第二逻辑电平施加到所述多个启用信号线中的不同启用信号线；
响应于施加到所述不同启用信号线的所述第二逻辑电平而隔离所述多路复用器的所述输出与所述多路复用器的所述多个输入中的不同输入；及
响应于施加到所述不同启用信号线的所述第二逻辑电平而使不同存储器装置不能接收所述命令，其中所述不同存储器装置连接到所述多路复用器的所述不同输入。
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