CN111462788B - 垂直解码器 - Google Patents

Abstract

本申请涉及垂直解码器。存储器装置可以包含衬底、与衬底耦合的存储器单元阵列以及与衬底耦合的解码器。解码器可以包括掺杂材料，所述掺杂材料可以在第一方向上(例如，远离衬底表面)在第一导电线和存储器单元阵列的存取线之间延伸，并且掺杂材料可以配置为选择性地将解码器的第一导电线与存储器单元阵列的存取线耦合。在一些情况下，存取线可以与两个解码器耦合。

Description

垂直解码器

交叉引用

本专利申请要求Redaelli于2019年1月22日递交的名称为“垂直解码器”的美国专利申请第16/253,485号的优先权，所述美国专利申请被转让给本申请的受让人并且通过引用以其全文明确并入本文。

技术领域

技术领域涉及垂直解码器。

背景技术

下文总体涉及操作存储器阵列，更具体地，涉及垂直解码器。

存储器装置广泛用于在各种电子装置中存储信息，诸如计算机、照相机、数字显示器等。信息是通过编程存储器装置的不同状态来存储的。例如，二进制装置有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可以存储两种以上的状态。为了存取存储的信息，电子装置的组件可以读取或感测存储器装置中的存储状态。为了存储信息，电子装置的组件可以在存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、闪存、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。即使在没有外部电源的情况下，非易失性存储器单元也可以长时间保持其存储的逻辑状态。除非由外部电源定期刷新，否则易失性存储器单元可能会随着时间的推移而丢失其存储状态。

通常，改进存储器装置可以包含增加存储器单元密度、增加读/写速度、增加可靠性、增加数据保持力、降低功耗或降低制造成本等指标。可能需要用于节省存储器阵列中的空间、增加存储器单元密度或降低存储器阵列的总功耗的改进的解决方案。

发明内容

描述了一种存储器装置。所述存储器装置可以包含衬底、与衬底耦合并且包括第一组存取线和第二组存取线的存储器单元阵列、与衬底和存储器单元阵列的第一侧耦合的第一行解码器以及与衬底和与存储器单元阵列的第一侧相对的存储器单元阵列的第二侧耦合的第二行解码器，第一行解码器配置为将第一电压施加到第一组的第一存取线作为存取操作的一部分，第二行解码器配置为将第二电压施加到第一组的第一存取线作为存取操作的一部分。

描述了一种存储器装置。所述存储器装置可以包含衬底、与衬底耦合并包括第一组存取线和第二组存取线的存储器单元阵列、与衬底和存储器单元阵列的第一侧耦合的第一列解码器以及与衬底和存储器单元阵列的第二侧耦合的第二列解码器，第一列解码器配置为将第一电压施加到第一组的第一存取线作为存取操作的一部分，第一列解码器包括在垂直于衬底表面的方向上从第一组存取线延伸的掺杂材料，第二列解码器配置为将第二电压作施加到第一组的第一存取线为存取操作的一部分，第二列解码器包括在垂直于衬底表面的方向上从第一组存取线延伸的掺杂材料。

描述了一种方法。所述方法可以包含：接收存取命令，存取命令包括在存储器单元上执行存取操作的指令；识别一组行解码器中的第一行解码器，第一行解码器配置为至少部分基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线；并且至少部分基于识别第一行解码器由第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。

描述一种设备。所述设备可以包含衬底、一组行解码器和控制器，所述组行解码器包括第一行解码器和第二行解码器，所述第一行解码器和第二行解码器配置为将存取电压施加到存取线作为存储器单元的存取操作的一部分，每个行解码器包括从存取线沿不平行于衬底表面的方向延伸的掺杂材料。控制器可操作来接收存取命令，存取命令包括在存储器单元上执行存取操作的指令；识别一组行解码器中的第一行解码器，以至少部分基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分；并且向第一行解码器发布命令，以至少部分地基于识别第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。

附图说明

图1示出了本文公开的存储器装置的示例。

图2示出了本文公开的解码器的自顶向下视图的示例。

图3示出了支持如本文公开的垂直解码器的存储器阵列的一部分的横截面视图的示例。

图4-7示出了支持如本文公开的垂直解码器的存储器阵列的示例。

图8A和8B示出了支持如本文公开的垂直解码器的存储器装置配置的示例。

图9示出了支持如本文公开的垂直解码器的装置的框图。

图10和11示出的流程图示出了支持如本文公开的垂直解码器的一或多种方法。

具体实施方式

一些存储器装置可以包含与存储器阵列耦合的一或多个解码器。在一些情况下，一或多个解码器可以各自包含以特定取向形成的掺杂材料，以减小一或多个解码器使用的管芯的阵列大小。例如，一或多个解码器可以包含在不平行(例如，垂直)衬底表面的方向上延伸的掺杂材料。掺杂材料可以从一或多个解码器的导电线延伸到与存储器阵列相关联的存取线。根据本文的教导，一或多个解码器可以与衬底和存储器阵列的一侧耦合，并且配置为将电压施加到存储器阵列的存取线。

为了节省空间和资源，每个都包含垂直掺杂材料的一或多个解码器可以作为自选择存储器阵列的一部分或在自选择存储器阵列中实现。在一些示例中，解码器可以是被实现为偏置一或多条字线的行解码器的示例，或者被实现为偏置一或多条位线或两者的列解码器的示例。例如，存储器装置可以包含第一行解码器、第二行解码器、第一列解码器、第二列解码器或其组合。解码器可以位于存储器阵列上方、存储器阵列下方或两者都有。在这些情况下，可以基于一或多个解码器的放置和/或取向来减小存储器阵列的大小。此外，一或多条字线和一或多条位线的大小(例如，电阻)也可以基于一或多个解码器的放置而减小。本文描述的这些和其它技术和优点因此可以改善存储器阵列的大小和密度。在一些情况下，存储器阵列可以是自选择存储器阵列的示例。在一些情况下，自选择存储器阵列可以以三维方式制造，并且可以包含垂直存储器单元。

上面介绍的本公开的特征将在下面的存储器阵列的上下文中进一步描述。然后，在一些示例中，描述了用于操作与垂直解码器相关的存储器阵列的具体示例。参考与垂直解码器技术相关的设备图和流程图，进一步示出和描述了本公开的这些和其它特征。

图1示出了本文公开的存储器装置100的示例。存储器装置100也可以被称为电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因此，应当理解，示出存储器装置100的组件和特征以示出功能的相互关系，而不是它们在存储器装置100中的实际物理位置。在图1的说明性示例中，存储器装置100包含三维(3D)存储器阵列102。三维存储器阵列102包含存储器单元105，其可编程以存储不同的状态。在一些示例中，每个存储器单元105可以是可编程的，以存储两种状态，表示为逻辑0和逻辑1。在一些示例中，存储器单元105可以配置为存储多于两种逻辑状态。在一些示例中，存储器单元105可以包含自选择存储器单元。尽管图1中包含的一些元件用数字指示符标记，但是其它相应的元件没有标记，尽管它们是相同的或者将被理解为相似的，以努力增加所描绘的特征的可见性和清晰度。

三维存储器阵列102可以包含两个或更多个在彼此的顶部上形成的二维(2D)存储器阵列103。与二维阵列相比，这可以增加可以放置或创建在单个管芯或衬底上的存储器单元的数量，这又可以降低生产成本，或者提高存储器装置的性能，或者两者都有。存储器阵列102可以包含两层存储器单元105，因此可以被认为是三维存储器阵列；然而，层的数量不限于两层。每一层可以被对准或定位，使得存储器单元105可以在每一层上彼此对准(精确地、重叠地或近似地)，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可以包含多个叠置的自选择存储器单元，同时共享两者的存取线，如下所述。在一些情况下，自选择存储器单元可以是配置为使用多级存储技术存储多于一位数据的多级自选择存储器单元。

在一些示例中，每行存储器单元105连接到存取线110，并且每列存储器单元105连接到位线115。存取线110和位线115可以基本上彼此垂直，并且可以创建存储器单元阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可以共享公共导电线，例如位线115。也就是说，位线115可以与上存储器单元105的底部电极和下存储器单元105的顶部电极进行电子通信。其它配置也是可能的，例如，第三层可以与下层共享存取线110。通常，一个存储器单元105可以位于两条导电线(如存取线110和位线115)的交点处。这个交点可以称为存储器单元的地址。目标存储器单元105可以是位于通电存取线110和位线115的交点处的存储器单元105；也就是说，存取线110和位线115可以被通电以在它们的相交处读取或写入存储器单元105。与同一存取线110或位线115进行电子通信(例如，连接)的其它存储器单元105可以被称为非目标存储器单元105。

如上文所讨论，电极可以耦合到存储器单元105和存取线110或位线115。术语电极可以指电导体，并且在一些情况下，可以用作到存储器单元105的电触接点触。电极可以包含迹线、电线、导电线、导电层等，其在存储器装置100的元件或组件之间提供导电路径。在一些示例中，存储器单元105可以包含位于第一电极和第二电极之间的硫属化物材料。第一电极的一侧可以耦合到存取线110，并且第一电极的另一侧耦合到硫属化物材料。此外，第二电极的一侧可以耦合到位线115，并且第二电极的另一侧耦合硫属化物材料。第一电极和第二电极可以是相同的材料(例如，碳)或不同的材料。

通过激活或选择存取线110和位线115，可以在存储器单元105上执行诸如读取和写入的操作。在一些示例中，存取线110也可以称为字线110，位线115也可以是已知的数字线115。对存取线、字线和位线或其类似物的引用是可互换的，而不会丧失理解或操作。激活或选择字线110或位线115可以包含将电压施加到相应的线。字线110和位线115可以由导电材料制成，如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等。

存取存储器单元105可以通过行解码器120和列解码器130来控制。例如，行解码器120可以从存储器控制器140接收行地址，并且基于接收到的行地址激活适当的字线110。类似地，列解码器130可以从存储器控制器140接收列地址，并激活适当的位线115。例如，存储器阵列102可以包含标记为WL_1至WL_M的多条字线110和标记为DL_1至DL_N的多条数字线115，其中M和N取决于阵列大小。因此，通过激活字线110和位线115，例如，WL_2和DL_3，可以存取它们的交点处的存储器单元105。如下文更详细讨论的，可以通过行解码器120和列解码器130来控制对存储器单元105的存取，所述行解码器和列解码器可以包含一或多种掺杂材料，所述掺杂材料在远离耦合到存储器阵列102的衬底表面的方向上延伸。在一些情况下，存储器装置100可以包含一组行解码器120和一组列解码器130。

在存取时，存储器单元105可以由感测组件125读取或感测，以确定存储器单元105的存储状态。例如，可以将电压施加到存储器单元105(使用相应的字线110和位线115)，并且所得电流的存在可以取决于所施加的电压和存储器单元105的阈值电压。在一些情况下，可以施加一个以上的电压。附加地，如果施加的电压不导致电流，则可以施加其它电压，直到感测组件125检测到电流。通过评估导致电流的电压，可以确定存储器单元105的存储逻辑状态。在一些情况下，电压可能在幅度上上升，直到检测到电流。在其它情况下，可以顺序施加预定电压，直到检测到电流。同样，电流可以被施加到存储器单元105，并且产生电流的电压的大小可以取决于存储器单元105的电阻或阈值电压。

在一些示例中，可以通过向单元提供电脉冲来对存储器单元进行编程，所述存储器单元可以包含存储器存储元件。脉冲可以经由第一存取线(例如，字线110)或第二存取线(例如，位线115)或其组合来提供。在一些情况下，根据存储器单元105的极性，在提供脉冲时，离子可以在存储器存储元件内迁移。因此，相对于存储器存储元件的第一侧或第二侧的离子浓度可以至少部分基于第一存取线和第二存取线之间的电压极性。在一些情况下，不对称形状的存储器存储元件可能导致离子在具有更多面积的元件部分更加拥挤。存储器存储元件的某些部分可以具有更高的电阻率，因此可以比存储器存储元件的其它部分产生更高的阈值电压。对离子迁移的这种描述代表了用于实现本文描述的结果的自选择存储器单元的机制的示例。这种机制示例不应被视为限制性的。本公开还包含用于实现本文描述的结果的自选择存储器单元的机制的其它示例。

感测组件125可以包含各种晶体管或放大器来检测和放大信号中的差异，这可以被称为锁存。存储器单元105的检测到的逻辑状态然后可以通过列解码器130作为输出135输出。在一些情况下，感测组件125可以是列解码器130或行解码器120的一部分。或者，感测组件125可以连接到列解码器130或行解码器120或与其电子通信。本领域普通技术人员将理解，感测组件可以与列解码器或行解码器相关联，而不会丧失其功能目的。

可以通过类似地激活相关字线110和位线115来设置或写入存储器单元105，并且至少一个逻辑值可以存储在存储器单元105中。列解码器130或行解码器120可以接受要写入存储器单元105的数据，例如输入/输出135。在包含硫属化物材料的自选择存储器单元的情况下，存储器单元105可以被写入，以基于识别解码器，由解码器(例如，行解码器120或列解码器130)将第一存取电压施加到与存储器单元105耦合的存取线(例如，字线110或位线115)作为存取操作的一部分而在存储器单元105中存储逻辑状态。

存储器控制器140可以通过各种组件(例如，行解码器120、列解码器130和感测组件125)来控制存储器单元105的操作(例如，读、写、重写、刷新、放电)。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可以与存储器控制器140位于同一位置。存储器控制器140可以生成行和列地址信号，以激活期望的字线110和位线115。存储器控制器140还可以生成和控制在存储器装置100的操作期间使用的各种电压或电流。

存储器控制器140可以配置为接收存取命令，所述存取命令包括在存储器单元105上执行存取操作的指令。在一些情况下，存储器控制器140可以配置为识别所述组行解码器中的第一行解码器(例如，行解码器120)，所述第一行解码器配置为基于接收到存取命令将第一存取电压施加到与存储器单元105耦合的存取线(例如，字线110)作为存取操作的一部分。存储器控制器140可以配置为向第一行解码器发布命令，以基于识别第一行解码器将第一存取电压施加到与存储器单元105耦合的存取线作为存储器单元的存取操作的一部分。

在一些示例中，存储器控制器140可以配置为识别所述组行解码器中的第二行解码器(例如，行解码器120)。例如，第二行解码器可以配置为基于接收存取命令将第二存取电压施加到与存储器单元105耦合的存取线(例如，字线110)作为存取操作的一部分。存储器控制器140可以配置为向第二行解码器发布命令，以基于识别第二行解码器将第二存取电压施加到与存储器单元105耦合的存取线作为存取操作的一部分。

存储器控制器140可以基于识别第二行解码器以施加第二存取电压来延迟将第一存取电压施加到存取线。在这些情况下，将第二存取电压施加到存取线与将第一存取电压施加到存取线同时发生。在一些示例中，存储器控制器140可以基于施加第一存取电压来选择存储器单元105。

图2示出了如本文公开的解码器200的自顶向下视图的示例。解码器200可以是参考图1描述的行解码器120或列解码器130的示例。解码器200可以包含掺杂材料210，其在远离衬底表面的方向上延伸(未示出)。解码器200可以是存储器阵列的最后一层解码器的示例。

解码器200可以包含至少第一导电线205。在一些情况下，解码器200可以包含多条第一导电线205。第一导电线205可以配置为承载施加到存储器单元阵列(未示出)的存取线的电压。例如，每个第一导电线205可以从解码器200内的存取线接收信号。第一导电线205可以在第二方向延伸。

在一些情况下，解码器200可以包含掺杂材料210，其可以在第一导电线205和存取线(未示出)之间延伸。例如，掺杂材料210可以在远离衬底表面的方向(例如，第一方向)上延伸。在一些情况下，所述方向可以垂直于或正交于由衬底表面限定的平面。

例如，第二方向可以垂直于第一导电线205延伸的第一方向。掺杂材料210可以配置为选择性地将解码器200的第一导电线205与存取线耦合。在一些情况下，掺杂材料210可以包括半导体材料，如多晶硅。在一些情况下，多晶硅可以在比其它材料更低的温度下沉积，从而增加解码器200的多晶硅材料和存储器阵列之间的兼容性。

解码器200还可以包含触点215。触点215可以在掺杂材料210和解码器200的其它导电线或存储器单元阵列的存取线之间延伸。在一些情况下，掺杂材料210可以选择性地将解码器200的第一导电线205与触点215耦合。触点215也可以在导电材料220和导电线(未示出)之间延伸。

在一些示例中，解码器200可以包含至少一种导电材料220。导电材料220可以与掺杂材料210耦合。在一些情况下，导电材料220可以配置为承载第二电压(例如，与施加到存取线的电压不同的电压)，用于使得掺杂材料210选择性地将第一导电线205与存储器阵列(例如，存储器单元阵列)的存取线耦合。在这种情况下，一或多种导电材料220可以从与存储器阵列相关联的存取线接收信号。在一些情况下，存取线可以是字线的示例。每个导电材料220可以接触存储器阵列的存取线。

在一些情况下，解码器200可以包含一或多个晶体管。例如，掺杂材料210和导电材料220可以包括晶体管。晶体管可以选择性地将第一导电线205与存储器阵列的存取线耦合。在这种情况下，导电材料220可以是晶体管栅极的示例，掺杂材料210可以是晶体管源极、晶体管漏极或两者的示例。在一些情况下，导电材料220可以接触掺杂材料210的氧化物。

晶体管可以是nMOS型晶体管或pMOS型晶体管的示例。在一些情况下，与作为存储器阵列后端中的选择器的多晶硅晶体管相比，作为解码器的多晶硅晶体管可以允许更大的自由度。例如，存储器阵列前端中的多晶硅晶体管可以允许使用更高的热预算来激活掺杂剂，从而降低装置工程复杂性。在一些情况下，栅极氧化物可以位于导电材料220和掺杂材料210之间。

在一些示例中，如果解码器200包含在远离衬底表面的方向上延伸的掺杂材料210，则解码器200的大小和尺寸可以被优化。例如，当实现垂直解码器时，两种导电材料220之间的距离225可以减小。在一些情况下，当实现垂直解码器时，导电材料220的宽度230也可以减小。在一些示例中，当实现垂直解码器时，距离225和宽度230的组合距离235可以减小。

在一些情况下，当实现垂直解码器时，两条第一导电线205之间的距离240可以增加。在一些情况下，当实现垂直解码器时，第一导电线205的宽度245可以减小。当实现垂直解码器时，距离240和宽度245的组合距离250可以减小。如下文更详细描述的，解码器200可以通过透视线255来观看。

图3示出了支持如本文公开的垂直解码器的存储器阵列300的一部分的横截面视图的示例。存储器阵列300的部分可以包含解码器302，所述解码器可以包含在远离衬底325的表面335的方向上延伸的掺杂材料310-a、310-b、310-c和/或310-d。解码器302可以是参考图2描述的解码器200的示例。掺杂材料310-a、310-b、310-c和310-d可以是参考图2描述的掺杂材料210的示例。

存储器阵列300的部分可以包含衬底325。在一些示例中，解码器302可以与衬底325耦合。衬底325可以在解码器302上方或下方。在一些情况下，解码器302可以配置为向存储器单元阵列的存取线(例如，字线或数字线)施加电压作为存取操作的一部分。在一些情况下，一或多个解码器可以配置为将电压施加到存储器单元阵列的同一存取线。解码器302还可以包含第一导电线305，其可以是参考图2描述的第一导电线205的示例。在一些情况下，第一导电线305可以与掺杂材料310-a直接耦合。

在一些情况下，解码器302可以包含掺杂材料310-a至310-d。掺杂材料310-a至310-d可以是多晶硅材料。在一些示例中，掺杂材料310-a至310-d可以在远离衬底325的表面335的方向上在第一导电线305和存储器单元阵列的存取线(例如，字线或数字线)之间延伸。例如，掺杂材料310-a至310-d可以从由衬底325的表面335限定的平面正交延伸。

在一些示例中，掺杂材料310可以包含第一掺杂区340和第二掺杂区345。例如，第一掺杂区340可以距衬底325的表面335第一距离，并且第二掺杂区345可以距衬底325的表面335第二距离。在这种情况下，远离衬底325的表面335的第一距离和第二距离可以不同。在一些情况下，第一掺杂区340和第二掺杂区345可以包含类似掺杂的材料。在其它示例中，第一掺杂区340和第二掺杂区345可以包含不同的掺杂材料。例如，第一掺杂区340可以包含多晶硅，并且第二掺杂区345可以包含不同的半导体材料。

解码器302可以包含一或多个触点315，这些触点包含触点315-a和315-b，它们可以是参考图2描述的触点215的示例。触点315-a可以在掺杂材料310-a和存储器单元阵列的存取线之间延伸。在这些情况下，触点315-a可以直接与掺杂材料310-a耦合。在一些情况下，掺杂材料310-a可以选择性地将解码器302的第一导电线305与触点315-a耦合。

解码器302还可以包含导电材料320，其可以与掺杂材料310-a和310-b耦合，并且可以是参考图2描述的导电材料220的示例。导电材料320可以配置为承载用于使掺杂材料310-a选择性地将第一导电线305与存取线或触点315-a耦合的电压。在一些情况下，导电材料320可以直接与掺杂材料310-a的表面耦合。例如，导电材料320可以与掺杂材料310-a的表面耦合。导电材料320可以接触掺杂材料310-a的氧化物。在一些示例中，导电材料320可以在平行于衬底325的表面的方向上延伸。掺杂材料310-a可以在垂直于导电材料320表面的方向上延伸。

在一些情况下，解码器302可以包含导电线330。导电线330可以耦合到触点315-b。例如，触点315-b可以在导电线330和导电材料320之间延伸。导电线330可以承载用于使掺杂材料310-a将解码器302的第一导电线305与存取线耦合的电压。在一些情况下，触点315-b可以承载从导电线330到导电材料320的电压作为存取操作的一部分。导电线330可以在平行于衬底325表面的方向上延伸。在这种情况下，掺杂材料310-a可以在垂直于导电线330表面的方向上延伸。在一些情况下，第一导电线305可以是解码器302的全局字线或全局数字线的示例，并且导电线330可以是解码器302的局部字线或局部数字线的示例。

如本文所描述，存储器装置可以包含一或多个解码器302。存储器阵列的大小可以基于一或多个解码器302的放置/或取向而增加。在这些情况下，解码器302可以位于存储器阵列上方、存储器阵列下方或两者都有(例如，每个解码器302彼此相对)，从而减小存储器阵列的大小。此外，可以基于一或多个解码器302的放置来减小第一导电线305的大小。例如，一或多个解码器302可以与存储器阵列的同一第一导电线305耦合，从而降低第一导电线305的电阻。

图4示出了支持如本文公开的垂直解码器的存储器阵列400的示例。存储器阵列400可以包含解码器402-a、402-b、402-c、402-d、衬底425、存储器单元阵列435、第一组存取线432-a和第二组存取线432-b。解码器402-a、402-b、402-c、402-d和衬底425可以是解码器和衬底的示例，如参考图3和4所描述。存储器阵列400可以包含与衬底425耦合的存储器单元阵列435。在一些情况下，一组存取线432-a可以包括字线或数字线。在一些示例中，所述组存取线432-b可以包括位线或数字线或字线。在其它示例中，存储器阵列400可以是交叉点架构、支柱架构或平面架构的示例。存储器阵列400可以是电气示意图的示例。

解码器402-a和402-b各自可以是如本文描述的垂直行解码器的示例。解码器402-a可以是与衬底425和存储器单元阵列435的第一侧耦合的第一行解码器的示例。在一些情况下，解码器402-a可以包含导电线405-a(例如，第一导电线)、掺杂材料410-a、触点415-a和导电材料420-a，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2和3所描述。在一些示例中，解码器402-a可以位于存储器单元阵列435上方。

解码器402-a可以将第一电压施加到一组存取线432-a的存取线430-a作为存取操作的一部分。导电线405-a可以承载用于存取操作的第一电压。在一些情况下，基于施加第一电压，导电线405-a可以耦合到所述组存取线432-a的存取线430-a。例如，触点415-a可以承载来自另一条导电线的信号，以使导电线405-a与存取线430-a耦合。触点415-a可以将掺杂材料410-a与存取线430-a耦合。

在一些情况下，可以基于激活导电线405-a和导电材料420-a来选择存取线430-a。还可以基于将导电线405-a耦合到存取线430-a将第一电压施加到存储器单元阵列435的存储器单元。在一些情况下，可以基于施加第一电压来输出存储在存储器单元阵列435的存储器单元中的逻辑状态。在这种情况下，存取操作可以是读取操作。在一些示例中，基于施加第一电压，逻辑状态可以存储在存储器单元阵列435的存储器单元中。在这种情况下，存取操作可以是写操作。

掺杂材料410-a可以在不平行于(例如，垂直于)衬底425表面的方向上在导电线405-a和所述组存取线432-a(或触点415-a)中的一条(个)之间延伸。也就是说，掺杂材料410-a可以在与导电材料420-a的表面不平行(例如，垂直)的方向上延伸。在一些情况下，导电线405-a和存取线430-a可以经由掺杂材料410-a选择性地耦合。

解码器402-b可以是与衬底425和存储器单元阵列435的第二侧耦合的第二行解码器的示例。例如，存储器单元阵列435可以位于解码器402-a和解码器402-b之间。在一些情况下，解码器402-b可以包含导电线405-b(例如，第二导电线)、掺杂材料410-b、触点415-b和导电材料420-b，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2和3所描述。在一些示例中，解码器402-b可以位于存储器单元阵列435下方。

解码器402-b可以将第二电压施加到一组存取线432-a的存取线430-a作为存取操作的一部分。导电线405-b可以承载用于存取操作的第二电压。在一些情况下，基于施加第二电压，导电线405-b可以耦合到所述组存取线432-a的存取线430-a。例如，触点415-b可以承载来自另一导电线的信号，以使导电线405-b与存取线430-a耦合。触点415-b可以将掺杂材料410-b与存取线430-a耦合。在一些情况下，可以基于激活导电线405-b和导电材料420-b来选择存取线430-a。基于将导电线405-b耦合到存取线430-a，第二电压也可以被施加到存储器单元阵列435的存储器单元。

在一些情况下，基于施加第一电压和第二电压，可以输出存储在存储器单元阵列435的存储器单元中的逻辑状态。在这些情况下，存取操作可以是读取操作。在一些示例中，基于施加第一电压和第二电压，逻辑状态可以存储在存储器单元阵列435的存储器单元中。在这种情况下，存取操作可以是写操作。在一些情况下，施加到存取线430-a的电压可以在第一电压和第二电压之间分流。例如，解码器402-a施加的第一电压可以包含施加到存取线430-a的电压的一部分，解码器402-b施加的第二电压可以包含施加到存取线430-a的电压的另一部分。

在一些示例中，在与解码器402-b可以施加第二电压的同一时间，解码器402-a可以施加第一电压。例如，解码器402-a和解码器402-b可以并行操作。在其它示例中，在与解码器402-b可以施加第二电压的不同的时间，解码器402-a可以施加第一电压。例如，可以延迟施加第一电压，以便同时施加第一电压和第二电压。

掺杂材料410-b可以在不平行于(例如，垂直于)衬底425表面的方向上在导电线405-b和所述组存取线432-a(或触点415-b)中的一条(个)之间延伸。也就是说，掺杂材料410-b可以在与导电材料420-b的表面不平行(例如，垂直)的方向上延伸。在一些情况下，导电线405-b和存取线430-b可以经由掺杂材料410-b选择性地耦合。

如本文所描述，存储器阵列400可包含解码器402-a和解码器402-b。存储器阵列400的大小可基于解码器402-a和解码器402-b的放置/或取向来减小。此外，存取线430-a的大小可以基于解码器402-a和解码器402-b的放置/或取向和/或在存取线上承载的电压量的减小来减小。例如，如果使用两个解码器将存取线偏置到特定电压，则每个解码器施加的电压/电流量可以小于单个解码器施加的电压量。在一些情况下，存取线430-a的最坏情况存取电阻(例如，寄生电阻)可以减少存储器单元阵列435的总电阻的四分之一。

在一些情况下，存储器阵列400可以包含解码器402-c，其可以是第一列解码器。例如，解码器402-c可以与衬底425和存储器单元阵列435的第三侧耦合。在一些情况下，解码器402-c可以包含导电线405-c、掺杂材料410-c、触点415-c和导电材料420-c。在一些示例中，解码器402-c可以位于存储器单元阵列435上方或存储器单元阵列435下方(未示出)。

在一些情况下，形成存储器阵列400的制造技术可以包含不同的掩模步骤，以形成不同长度的触点415-c中的每一个(例如，掺杂材料410-c和存取线430-b之间的距离)。在一些示例中，接触方案可以是交错配置的示例。例如，触点415-c的长度可以随着触点415-c和存储器单元阵列435之间的距离增加而增加。在这些情况下，顶部存取线430-b可以比底部存取线430-b延伸得更远。接触方案可以通过附加的导电层(未示出)来实现。在一些示例中，可以实现沉积后单个掩模步骤来获得接触方案(例如，交错配置)。

在一些示例中，解码器402-c可以将第三电压施加到所述组存取线432-b的存取线430-b作为存取操作的一部分。导电线405-c可以承载用于选择存储器单元阵列435的存储器单元的第三电压作为存取操作的一部分。触点415-c可以将掺杂材料410-c与存取线430-b耦合。在一些情况下，可以基于激活导电线405-c和导电材料420-c来选择存取线430-b。在一些情况下，触点415-c可以承载来自另一导电线的信号，以使得导电线405-c与存取线430-b耦合。

存储器单元阵列435中包含的存储器单元可以基于激活的存取线430-a和430-b的交点来选择。例如，第一电压和第二电压以及第三电压的交点可以选择存储器单元。在这种情况下，施加到存储器单元阵列435的存储器单元的信号可以具有正极性或负极性。

在一些情况下，掺杂材料410-c可以在不平行于(例如，垂直于)衬底425表面的方向上在导电线405-c和所述组存取线432-b(或触点415-c)中的一条(个)之间延伸。导电线405-c和存取线430-b可以通过掺杂材料410-c耦合。

在一些情况下，存储器阵列400可以包含解码器402-d，其可以是第二列解码器。例如，解码器402-d可以与衬底425和存储器单元阵列435的第四侧耦合。例如，存储器单元阵列435可以位于解码器402-c和解码器402-d之间。在一些情况下，解码器402-d可以包含导电线405-d、掺杂材料410-d、触点415-d和导电材料420-d。在一些示例中，解码器402-d可以位于存储器单元阵列435(未示出)上方或存储器单元阵列435下方。

在一些情况下，形成存储器阵列400的制造技术可以包含不同的掩模步骤，以形成不同长度的触点415-d中的每一个(例如，掺杂材料410-d和存取线430-b之间的距离)。在一些示例中，接触方案可以是交错配置的示例。例如，触点415-d的长度可以随着触点415-d和存储器单元阵列435之间的距离增加而增加。在这些情况下，顶部存取线430-b可以比底部存取线430-b延伸得更远。接触方案可以通过附加的导电层(未示出)来实现。在一些示例中，可以实现沉积后单个掩模步骤来获得接触方案(例如，交错配置)。

在一些示例中，解码器402-d可以将第四电压施加到所述组存取线432-b的存取线430-b作为存取操作的一部分。导电线405-b可以承载用于选择存储器单元阵列435的存储器单元的第四电压，作为存取操作的一部分。触点415-d可以将掺杂材料410-d与存取线430-b耦合。在一些情况下，可以基于激活导电线405-d和导电材料420-d来选择存取线430-b。在一些情况下，触点415-d可以承载来自另一导电线的信号，以使得导电线405-d与存取线430-b耦合。

存储器单元阵列435中包含的存储器单元可以基于激活的存取线430-a和430-b的交点来选择。例如，第一电压和第二电压以及第四电压的交点可以选择存储器单元。在这种情况下，施加到存储器单元阵列435的存储器单元的信号可以具有正极性或负极性。在一些情况下，施加到存取线430-b的电压可以在第三电压和第四电压之间分流。例如，解码器402-c施加的第三电压可以包含施加到存取线430-b的电压的一部分，并且解码器402-d施加的第四电压可以包含施加到存取线430-b的电压的另一部分。在一些示例中，在与解码器402-d可以施加第四电压的同一时间，解码器402-c可以施加第三电压。例如，解码器402-c和解码器402-d可以并行操作。

在其它示例中，在与解码器402-d可以施加第四电压的不同的时间，解码器402-c可以施加第三电压。例如，可以延迟施加第三电压，以便同时施加第三电压和第四电压。

在一些情况下，掺杂材料410-d可以在不平行于(例如，垂直于)衬底425表面的方向上在导电线405-d和所述组存取线432-b(或触点415-d)中的一条(个)之间延伸。导电线405-d和存取线430-b可以通过掺杂材料410-d耦合。

如本文所描述，存储器阵列400可包含解码器402-c和解码器402-d。存储器阵列400的大小可基于解码器402-c和解码器402-d的放置/或取向来减小。此外，存取线430-b的大小可以基于解码器402-c和解码器402-d的放置/或取向和/或在存取线上承载的电压量的减小来减小。例如，如果使用两个解码器将存取线偏置到特定电压，则每个解码器施加的电压量可以小于单个解码器施加的电压量。在一些情况下，存取线430-b的电阻(例如寄生电阻)可以降低到存储器单元阵列435的总电阻的四分之一。

图5示出了支持如本文公开的垂直解码器的存储器阵列500的示例。存储器阵列500可以包含解码器502-a、502-b和502-c、衬底525、存储器单元阵列535、第一组存取线532-a和第二组存取线532-b。解码器502-a、502-b和502-c以及衬底525可以是解码器和衬底的示例，如参考图2-5所描述。存储器阵列500可以包含与衬底525耦合的存储器单元阵列535。在一些情况下，一组存取线532-a可以包括字线或数字线。在一些示例中，所述组存取线532-b可以包括位线或数字线或字线。在其它示例中，存储器阵列500可以是交叉点架构、支柱架构或平面架构的示例。存储器阵列500可以是电气示意图的示例，并且可以是存储器阵列400的示例，如参考图4所描述。

解码器502-a可以是与衬底525和存储器单元阵列535的第一侧耦合的第一行解码器的示例。例如，解码器502-a可以是解码器402-a的示例并且执行所述解码器的方法，如参考图4所描述。在一些情况下，解码器502-a可以包含导电线505-a(例如，第一导电线)、掺杂材料510-a、触点515-a和导电材料520-a，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-4所描述。在一些示例中，解码器502-a可以位于存储器单元阵列535上方。

在一些情况下，存储器阵列500可以包含解码器502-b。解码器502-b可以是与衬底525和存储器单元阵列535的第二侧耦合的第二行解码器的示例。例如，存储器单元阵列535可以位于解码器502-a和解码器502-b之间。解码器502-b可以是解码器402-b的示例并且执行所述解码器的方法，如参考图4所描述。在一些情况下，解码器502-b可以包含导电线505-b(例如，第二导电线)、掺杂材料510-b、触点515-b和导电材料520-b，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-4所描述。在一些示例中，解码器502-b可以位于存储器单元阵列535下方。

在一些情况下，存储器阵列500可以包含解码器502-c，其可以是第一列解码器。例如，解码器502-c可以与衬底525和存储器单元阵列535的第三侧耦合。解码器502-c可以是解码器402-c的示例并且执行所述解码器的方法，如参考图4所描述。在一些情况下，解码器502-c可以包含导电线505-c、掺杂材料510-c、触点515-c和导电材料520-c，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-4所描述。在一些示例中，解码器502-c可以位于存储器单元阵列535之上或存储器单元阵列535之下(未示出)。

如本文所描述，存储器阵列500可以包含解码器502-a和解码器502-b。存储器阵列500的大小可以基于解码器502-a和解码器502-b的放置/或取向而减小。此外，存取线530-a的大小可基于解码器502-a和解码器502-b的放置/或取向而减小。例如，存取线530-a的最坏情况存取电阻(例如寄生电阻)可减小存储器单元阵列535的总电阻的四分之一。在一些示例中，基于解码器502-c的放置/或取向，存取线530-b的大小可以保持不变。在这些情况下，存取线530-a的大小可以小于存取线530-b的大小。在一些情况下，存取线530-b的电阻可以等于存储器单元阵列535的总电阻。

图6示出了支持如本文公开的垂直解码器的存储器阵列600的示例。存储器阵列600可以包含解码器602-a、602-b和602-c、衬底625、存储器单元阵列635、第一组存取线632-a和第二组存取线632-b。解码器602-a、602-b和602-c以及衬底625可以是解码器和衬底的示例，如参考图2-5所描述。存储器阵列600可以包含与衬底625耦合的存储器单元阵列635。在一些情况下，一组存取线632-a可以包括字线或数字线。在一些示例中，所述组存取线632-b可以包括位线或数字线或字线。在其它示例中，存储器阵列600可以是交叉点架构、支柱架构或平面架构的示例。存储器阵列600可以是电气示意图的示例，并且可以是存储器阵列400和500的示例，如参考图4和5所描述。

解码器602-a可以是与衬底625和存储器单元阵列635的第一侧耦合的第一列解码器的示例。例如，解码器602-a可以是解码器402-c和502-c的示例并且执行其方法，如参考图4和5所描述。在一些情况下，解码器602-a可以包含导电线605-a(例如，第一导电线)、掺杂材料610-a、触点615-a和导电材料620-a，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-5所描述。在一些示例中，解码器602-a可以位于存储器单元阵列635上方。解码器602-a可以配置为存取与存取线630-b(例如，第一存取线)耦合的存储器单元阵列635。

在一些情况下，存储器阵列600可以包含解码器602-b。解码器602-b可以是与衬底625和存储器单元阵列635的第二侧耦合的第二列解码器的示例。例如，存储器单元阵列635可以位于解码器602-a和解码器602-b之间。解码器602-b可以是解码器402-d的示例并且执行所述解码器的方法，如参考图4所描述。在一些情况下，解码器602-b可以包含导电线605-b(例如，第二导电线)、掺杂材料610-b、触点615-b和导电材料620-b，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-5所描述。在一些示例中，解码器602-b可以位于存储器单元阵列635下方。解码器602-b可以配置为存取与存取线630-b(例如，第一存取线)耦合的存储器单元阵列635。

解码器602-a和解码器602-b可以同时存取相同的存储器单元阵列635。在一些情况下，解码器602-a和解码器602-b可以在差分存取操作中存取存储器单元阵列635。例如，比解码器602-b更靠近解码器602-a的存储器单元阵列635的存储器单元可以从解码器602-a接收比来自解码器602-b的能量更多的能量。在其它示例中，比解码器602-a更靠近解码器602-b的存储器单元阵列635的存储器单元可以从解码器602-b接收比来自解码器602-a的能量更多的能量。

在一些情况下，存储器阵列600可以包含解码器602-c，其可以是第一行解码器。例如，解码器602-c可以与衬底625和存储器单元阵列635的第三侧耦合。解码器602-c可以是解码器402-a和502-a的示例并且执行这些解码器的方法，如参考图4和5所描述。在一些情况下，解码器602-c可以包含导电线605-c、掺杂材料610-c、触点615-c和导电材料620-c，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-5所描述。在一些示例中，解码器602-c可以位于存储器单元阵列635上方或存储器单元阵列635下方(未示出)。在一些示例中，解码器602-c可以配置为存取与存取线630-a(例如，第二存取线)耦合的存储器单元阵列635。

如本文所描述，存储器阵列600可以包含解码器602-a和解码器602-b。存储器阵列600的大小可以基于解码器602-a和解码器602-b的放置/或取向而减小。此外，存取线630-b的大小可基于解码器602-a和解码器602-b的放置/或取向而减小。例如，存取线630-b的最坏情况存取电阻(例如寄生电阻)可以减小存储器单元阵列635的总电阻的四分之一。在一些示例中，基于解码器602-c的放置/或取向，存取线630-a的大小可以保持不变。

在这些情况下，存取线630-b的大小可以小于存取线630-a的大小。在一些情况下，存取线630-a的电阻可以等于存储器单元阵列635的总电阻。在一些示例中，当比较存储器阵列500和600时，存储器阵列600可以包含性能和成本的降低。在这些情况下，存储器阵列600的大小(例如，覆盖区)可以与存储器阵列400的大小(例如，覆盖区)相同，但是由于单行解码器(例如，解码器602-c)的存在，存储器阵列600可以包含存取线630-a上增益的一半。

图7示出了支持如本文公开的垂直解码器的存储器阵列700的示例。存储器阵列700可以包含解码器702-a、702-b和702-c、衬底725、存储器单元阵列735、第一组存取线732-a和第二组存取线732-b。解码器702-a、702-b和702-c以及衬底725可以是解码器和衬底的示例，如参考图3-6所描述。存储器阵列700可以包含与衬底725耦合的存储器单元阵列735。在一些情况下，一组存取线732-a可以包括字线或数字线。在一些示例中，所述组存取线732-b可以包括位线或数字线或字线。在其它示例中，存储器阵列700可以是交叉点架构、支柱架构或平面架构的示例。存储器阵列700可以是电气示意图的示例，并且可以是存储器阵列400、500和600的示例，如参考图4-6所描述。

解码器702-a可以是与衬底725和存储器单元阵列735的第一侧耦合的第一列解码器的示例。例如，解码器702-a可以是参考图4-6描述的解码器402-c、502-c和602-a的示例并且执行其方法。在一些情况下，解码器702-a可以包含导电线705-a(例如，第一导电线)、掺杂材料710-a、触点715-a和导电材料720-a，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-6所描述。在一些示例中，解码器702-a可以位于存储器单元阵列735上方。解码器702-a可以配置为存取与存取线730-b(例如，第一存取线)耦合的存储器单元阵列735。

在一些情况下，存储器阵列700可以包含解码器702-b。解码器702-b可以是与衬底725和存储器单元阵列735的第二侧耦合的第二列解码器的示例。例如，存储器单元阵列735可以位于解码器702-a和解码器702-b之间。解码器702-b可以是解码器402-d和602-b的示例并且执行其方法，如参考图4和6所所述。在一些情况下，解码器702-b可以包含导电线705-b(例如，第二导电线)、掺杂材料710-b、触点715-b和导电材料720-b，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-6所描述。在一些示例中，解码器702-b可以位于存储器单元阵列735下方。解码器702-b可以配置为存取与存取线730-b(例如，第一存取线)耦合的存储器单元阵列735。

解码器702-a和解码器702-b可以同时存取相同存储器单元阵列735。在一些情况下，解码器702-a和解码器702-b可以在差分存取操作中存取存储器单元阵列735。例如，比解码器702-b更靠近解码器702-a的存储器单元阵列735的存储器单元可以从解码器702-a接收比来自解码器702-b的能量更多的能量。在其它示例中，比解码器702-a更靠近解码器702-b的存储器单元阵列735的存储器单元可以从解码器702-b接收比来自解码器702-a的能量更多的能量。

在一些情况下，存储器阵列700可以包含解码器702-c，其可以是第一行解码器。例如，解码器702-c可以与衬底725和存储器单元阵列735的第三侧耦合。解码器702-c可以是解码器402-b和502-b的示例并且执行其方法，如参考图4和5所描述。在一些情况下，解码器702-c可以包含导电线705-c、掺杂材料710-c、触点715-c和导电材料720-c，它们可以是导电线、掺杂材料、触点和导电材料的示例，如参考图2-6所描述。在一些示例中，解码器702-c可以位于存储器单元阵列735(未示出)上方或存储器单元阵列735下方。在一些示例中，解码器702-c可以配置为存取与存取线730-a(例如，第二存取线)耦合的存储器单元阵列735。

如本文所述，存储器阵列700可以包含解码器702-a和解码器702-b。存储器阵列700的大小可基于解码器702-a和解码器702-b的放置/或取向而减小。此外，存取线730-b的大小可基于解码器702-a和解码器702-b的放置/或取向而减小。例如，存取线730-b的最坏情况存取电阻(例如寄生电阻)可以减小存储器单元阵列735的总电阻的四分之一。在一些示例中，基于解码器702-c的放置/或取向，存取线730-a的大小可以保持不变。

在这些情况下，存取线730-b的大小可以小于存取线730-a的大小。在一些情况下，存取线730-a的电阻可以等于存储器单元阵列735的总电阻。在一些示例中，当比较存储器阵列500和600时，存储器阵列700可以包含性能和成本的降低。在这些情况下，存储器阵列700的大小(例如，覆盖区)可以与存储器阵列400的大小(例如，覆盖区)相同，但是由于单行解码器(例如，解码器702-c)的存在，存储器阵列700可以包含存取线730-a上增益的一半。

图8A示出了支持如本文公开的垂直解码器的存储器装置配置800-a的示例。存储器装置配置800-a可以包含解码器805-a、存储器单元阵列810-a和衬底815-a，其可以是解码器、存储器单元阵列和衬底的示例，如参考图2-7所描述。在一些情况下，存储器单元阵列810-a可以位于衬底815-a和解码器805-a之间。

图8B示出了支持如本文公开的垂直解码器的存储器装置配置800-b的示例。存储器装置配置800-b可以包含解码器805-b、存储器单元阵列810-b和衬底815-b，其可以是解码器、存储器单元阵列和衬底的示例，如参考图2-7所描述。在一些情况下，解码器805-b可以位于存储器单元阵列810-b和衬底815-b之间。

图9示出了支持如本文公开的垂直解码器的装置905的框图900。在一些示例中，装置905可以是存储器阵列的示例。装置905可以是存储器控制器(例如，参考图1描述的存储器控制器140)的部分的示例。装置905可以包含命令组件910、解码器识别器915、电压组件920和选择组件925。这些组件中的每一个可以直接或间接地彼此通信(例如，通过一或多条总线)。

命令组件910可以接收包括对存储器单元执行存取操作的指令的存取命令。在一些示例中，命令组件910可以向第一行解码器发布命令，以至少部分基于识别第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。在一些示例中，命令组件910可以向第二行解码器发布命令，以至少部分基于识别第二行解码器将第二存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。

解码器识别器915可以识别一组行解码器中的第一行解码器，所述第一行解码器配置为至少部分基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。在一些示例中，解码器识别器915可以识别行解码器组中的第二行解码器，所述第二行解码器配置为至少部分地基于接收到存取命令将第二存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。

电压组件920可以至少部分基于识别第一行解码器由第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。在一些示例中，电压组件920可以至少部分基于识别第二行解码器由第二行解码器将第二存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。在一些情况下，将第二存取电压施加到存取线可以与将第一存取电压施加到存取线同时发生。在一些示例中，电压组件920可以至少部分基于识别第二行解码器以施加第二存取电压来延迟将第一存取电压施加到存取线。

选择组件925可以至少部分基于将第一存取电压施加到存取线来在存取操作期间选择存储器单元。

图10示出的流程图示出了支持如本文公开的垂直解码器的方法1000。方法1000的操作可以由如本文描述的存储器控制器或其组件来实现。例如，方法1000的操作可以由参考图9描述的装置905或参考图1描述的存储器控制器140来执行。在一些示例中，存储器控制器可以执行一组指令来控制存储器阵列的功能元件以执行下面描述的功能。附加地或可替代地，存储器控制器可以使用专用硬件执行下面描述的部分功能。

在1005，存储器控制器可以接收存取命令，所述存取命令包括在存储器单元上执行存取操作的指令。1005的操作可以根据本文描述的方法来执行。在一些示例中，1005的部分操作可以由参考图9描述的命令组件来执行。

在1010，存储器控制器可以识别一组行解码器中的第一行解码器，所述第一行解码器配置为至少部分地基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。1010的操作可以根据本文描述的方法来执行。在一些示例中，1010的部分操作可以由参考图9描述的解码器识别器来执行。

在1015，存储器控制器可以至少部分基于识别第一行解码器由第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。1015的操作可以根据本文描述的方法来执行。在一些示例中，1015的部分操作可以由参考图9描述的电压组件来执行。

图11示出的流程图示出如本文所公开的垂直解码器的方法1100。方法1100的操作可以由如本文描述的存储器控制器或其组件来实现。例如，方法1100的操作可以由参考图9描述的装置905或参考图1描述的存储器控制器140来执行。在一些示例中，存储器控制器可以执行一组指令来控制存储器阵列的功能元件以执行下面描述的功能。附加地或可替代地，存储器控制器可以使用专用硬件执行下面描述的部分功能。

在1105，存储器控制器可以接收存取命令，所述存取命令包括在存储器单元上执行存取操作的指令。1105的操作可以根据本文描述的方法来执行。在一些示例中，1105的部分操作可以由参考图9描述的命令组件来执行。

在1110，存储器控制器可以识别一组行解码器中的第一行解码器，所述第一行解码器配置为至少部分地基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。1110的操作可以根据本文描述的方法来执行。在一些示例中，1110的部分操作可以由参考图9描述的解码器识别器来执行。

在1115，存储器控制器可以至少部分基于识别第一行解码器由第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。1115的操作可以根据本文描述的方法来执行。在一些示例中，1115的部分操作可以由如参考图9描述的电压组件来执行。

在1120，存储器控制器可以识别行解码器组中的第二行解码器，所述第二行解码器配置为至少部分地基于接收到存取命令将第二存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。1120的操作可以根据本文描述的方法来执行。在一些示例中，1120的部分操作可以由参考图9描述的解码器识别器来执行。

在1125，存储器控制器可以至少部分基于识别第二行解码器由第二行解码器将第二存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。1125的操作可以根据本文描述的方法来执行。在一些示例中，1125的部分操作可以由如参考图9描述的电压组件来执行。

在一些示例中，本文描述的设备可以执行一或多种方法，如方法1100。所述设备可以包含用于接收存取命令的特征、方式或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，所述存取命令包括在存储器单元上执行存取操作的指令。所述设备可以包含特征、方式或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，用于识别配置为至少部分基于接收到存取命令将第一存取电压施加到与存储器单元耦合的存取线的一组行解码器中的第一行解码器。所述设备可以包含特征、方式或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，用于至少部分基于识别第一行解码器由第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。

本文描述的方法1100和设备的一些示例还可以包含操作、特征、方式或指令，用于识别一组行解码器中的第二行解码器，所述第二行解码器配置为至少部分基于接收到存取命令将第二存取电压施加到与存储器单元耦合的存取线作为存取操作的一部分。本文描述的方法1100和设备的一些示例还可以包含操作、特征、方式或指令，用于至少部分基于识别第二行解码器由第二行解码器将第二存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。在一些情况下，将第二存取电压施加到存取线可以与将第一存取电压施加到存取线同时发生。

本文描述的方法1100和设备的一些示例还可以包含操作、特征、方式或指令，用于至少部分基于识别用于施加第二存取电压的第二行解码器来延迟将第一存取电压施加到存取线。本文描述的方法1100和设备的一些示例还可以包含操作、特征、方式或指令，用于向第一行解码器发布命令，以至少部分基于识别第一行解码器将第一存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。本文描述的方法1100和设备的一些示例还可以包含操作、特征、方式或指令，用于向第二行解码器发布命令，以至少部分基于识别第二行解码器将第二存取电压施加到与存储器单元耦合的存取线作为存储器单元的存取操作的一部分。

应当注意，上述方法描述了可能的实现方式，并且操作和步骤可以重新排列或以其它方式修改，并且其它实现方式也是可能的。此外，可以组合来自两种或更多种方法的部分。

描述一种设备。所述设备可以包含衬底、与衬底耦合并且包括第一组存取线和第二组存取线的存储器单元阵列、与衬底和存储器单元阵列的第一侧耦合的第一行解码器以及与衬底和与存储器单元阵列的第一侧相对的存储器单元阵列的第二侧耦合的第二行解码器，第一行解码器配置为将第一电压施加到第一组的第一存取线作为存取操作的一部分，第二行解码器配置为将第二电压施加到第一组的第一存取线作为存取操作的一部分。

所述设备还可以包含与衬底和存储器单元阵列的第三侧耦合的第一列解码器，第一列解码器配置为将第三电压施加到第二组的第二存取线作为存取操作的一部分，第一列解码器包括掺杂材料，所述掺杂材料从第二组存取线在不平行于衬底表面的方向上延伸。所述设备还可以包含与衬底和与存储器单元阵列的第三侧相对的存储器单元阵列的第四侧耦合的第二列解码器，第二列解码器配置为将第四电压施加到第二组的第二存取线作为存取操作的一部分，第二列解码器包括掺杂材料，所述掺杂材料从第二组存取线在不平行于衬底表面的方向上延伸。

在一些情况下，存储器单元阵列位于第一列解码器和第二列解码器之间。在一些情况下，存储器单元阵列位于第一行解码器和第二行解码器之间。在一些情况下，第一行解码器包括在不平行于衬底表面的方向上从第一组存取线延伸的掺杂材料，并且第二行解码器包括在不平行于衬底表面的方向上从第一组存取线延伸的掺杂材料。

所述设备还可以包含第一导电线和第二导电线，第一导电线配置为承载第一存取线的第一电压作为存取操作的一部分，其中第一行解码器的掺杂材料配置为选择性地将第一导电线与第一存取线耦合，并且第二导电线配置为承载第一存取线的第二电压作为存取操作的一部分，其中第二行解码器的掺杂材料配置为选择性地将第二导电线与第一存取线耦合。所述设备还可以包含在第一行解码器的掺杂材料和存储器单元阵列的第一存取线之间延伸的第一触点，其中第一行解码器的掺杂材料选择性地将第一行解码器的第一导电线与在第二行解码器的掺杂材料和存储器单元阵列的第一存取线之间延伸的第一触点和第二触点耦合，其中第二行解码器的掺杂材料选择性地将第二行解码器的第二导电线与第二触点耦合。

所述设备还可以包含第一导电材料和第二导电材料，第一导电材料与第一行解码器的掺杂材料耦合并且配置为承载用于使第一行解码器的掺杂材料选择性地将第一行解码器的第一导电线与存储器单元阵列的第一存取线耦合的电压，并且第二导电材料与第二行解码器的掺杂材料耦合并且配置为承载用于使第二行解码器的掺杂材料选择性地将第二行解码器的第二导电线与存储器单元阵列的第一存取线耦合的电压。在一些情况下，第一行解码器和第二行解码器的掺杂材料是多晶硅。

描述一种设备。所述设备可以包含衬底、与衬底耦合并包括第一组存取线和第二组存取线的存储器单元阵列、与衬底和存储器单元阵列的第一侧耦合的第一列解码器以及与衬底和存储器单元阵列的第二侧耦合的第二列解码器，第一列解码器配置为将第一电压施加到第一组的第一存取线作为存取操作的一部分，第一列解码器包括在垂直于衬底表面的方向上从第一组存取线延伸的掺杂材料，第二列解码器配置为将第二电压施加到第一组的第一存取线作为存取操作的一部分，第二列解码器包括在垂直于衬底表面的方向上从第一组存取线延伸的掺杂材料。

所述设备还可以包含与衬底和存储器单元阵列的第三侧耦合的第一行解码器，第一行解码器配置为将第三电压施加到第二组的第二存取线作为存取操作的一部分，第一行解码器包括掺杂材料，所述掺杂材料在垂直于衬底表面的方向上从第二组存取线延伸。在一些情况下，第一行解码器位于衬底和存储器单元阵列之间。在一些情况下，存储器单元阵列位于衬底和第一行解码器之间。在一些情况下，第一行解码器配置为存取与第二存取线耦合的存储器单元，第一列解码器配置为存取与第一存取线耦合的存储器单元，并且第二列解码器配置为存取与第一存取线耦合的存储器单元。在一些情况下，存储器单元阵列位于第一列解码器和第二列解码器之间。

所述设备还可以包含第一导电线和第二导电线，第一导电线配置为承载第一存取线的第一电压作为存取操作的一部分，其中第一列解码器的掺杂材料配置为选择性地将第一导电线与第一存取线耦合，并且第二导电线配置为承载第一存取线的第二电压作为存取操作的一部分，其中第二列解码器的掺杂材料配置为选择性地将第二导电线与第一存取线耦合。

所述设备还可以包含第一触点和第二触点，第一触点在第一列解码器的掺杂材料和存储器单元阵列的第一存取线之间延伸，其中第一列解码器的掺杂材料选择性地将第一列解码器的第一导电线与第一触点耦合，第二触点在第二列解码器的掺杂材料和存储器单元阵列的第一存取线之间延伸，其中第二列解码器的掺杂材料选择性地将第二列解码器的第二导电线与第二触点耦合。

所述设备还可以包含第一导电材料和第二导电材料，第一导电材料与第一列解码器的掺杂材料耦合并且配置为承载用于使第一列解码器的掺杂材料选择性地将第一列解码器的第一导电线与存储器单元阵列的第一存取线耦合的电压，并且第二导电材料与第二列解码器的掺杂材料耦合并且配置为承载用于使第二列解码器的掺杂材料选择性地将第二列解码器的第二导电线与存储器单元阵列的第一存取线耦合的电压。

本文描述的信息和信号可以使用各种不同的工艺和技术中的任何一种来表示。例如，在以上描述中引用的数据、指令、命令、信息、信号、比特、符号和码片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。一些附图可以将信号示出为单个信号；然而，本领域普通技术人员将理解，信号可以表示信号总线，其中总线可以具有各种位宽。

术语“电子通信”、“导电接触”、“连接”和“耦合”可以指支持组件之间信号流的组件之间的关系。如果在组件之间有任何导电路径可以在任何时候支持组件之间的信号流，则认为组件彼此进行电子通信(或导电接触、连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或导电接触、连接或耦合)的组件之间的导电路径可以是开路或闭路。连接组件之间的导电路径可以是组件之间的直接导电路径，或者连接组件之间的导电路径可以是间接导电路径，其可以包含中间组件，如开关、晶体管或其它组件。在一些情况下，所连接的组件之间的信号流可以例如使用一或多个中间组件(如开关或晶体管)来中断一段时间。

术语“耦合”指的是从组件之间的开路关系(其中信号目前不能通过导电路径在元件之间传递)移动到组件之间的闭路关系(其中信号可以通过导电路径在元件之间传递)的情况。当诸如控制器的组件将其它组件耦合在一起时，所述组件启动改变，允许信号在先前不允许信号流动的导电路径上在其它组件之间流动。

如本文所用，术语“基本上”是指修饰的特征(例如，由术语“基本上”修饰的动词或形容词)不必是绝对的，而是足够接近以实现所述特征的优点。

如本文所使用的，术语“电极”可以指电导体，并且在一些情况下，可以用作到存储器单元或存储器阵列的其它组件的电触点。电极可以包含迹线、电线、导电线、导电层等，其在存储器阵列102的元件或组件之间提供导电路径。

本文讨论的装置(包含存储器阵列)，可以形成在半导体衬底上，如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或者另一衬底上的半导体材料外延层。衬底或衬底的子区的导电性可以通过使用各种化学物质掺杂来控制，化学物质包含但不限于磷、硼或砷。掺杂可以在衬底的初始形成或生长期间，通过离子注入或任何其它掺杂方式来执行。

本文结合附图阐述的描述对示例配置进行了描述，并且不代表可以实现的或者在权利要求范围内的所有示例。本文使用的术语“示例性”是指“用作示例、实例或说明”，而不是“优选的”或“优于其它示例的”。为了提供对所述技术的理解的目的，详细描述包含具体细节。然而，这些技术可以在没有这些具体细节的情况下实践。在一些实例中，以框图形式示出了众所周知的结构和装置，以避免模糊所描述示例的概念。

在附图中，相似的组件或特征可以具有相同的参考标签。进一步，相同类型的各种组件可以通过在参考标签之后用划线和在相似组件之间进行区分的第二标签来区分。如果在说明书中仅使用第一参考标签，则所述描述适用于具有相同第一参考标签的任何一个相似组件，而与第二参考标签无关。

本文描述的信息和信号可以使用各种不同的工艺和技术中的任何一种来表示。例如，在以上描述中引用的数据、指令、命令、信息、信号、比特、符号和码片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。

结合本文公开描述的各种说明性块和模块可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、分立门或晶体管逻辑、分立硬件组件或设计用于执行本文描述的功能的它们的任何组合来实现或执行。通用处理器可以是微处理器，但是可替代地，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可以被实现为计算装置的组合(例如，数字信号处理器和微处理器的组合、多个微处理器、一或多个微处理器与数字信号处理器内核的结合、或者任何其它这样的配置)。

本文描述的功能可以用硬件、由处理器执行的软件、固件或其任何组合来实现。如果用由处理器执行的软件实现，这些功能可以作为计算机可读介质上的一或多个指令或代码存储或传输。其它示例和实现方式也在本公开和所附权利要求的范围内。例如，由于软件的性质，上述功能可以使用由处理器、硬件、固件、硬连线或这些的任何组合执行的软件来实现。实现功能的特征也可以物理上位于各种位置，包含被分布成使得部分功能在不同的物理位置处实现。此外，如本文所使用的，包含在权利要求中，“或”如在项目列表中使用的(例如，以短语如“至少一个”或“……中的一或多个”开头的项目列表)指示包含性列表，使得例如，A、B或C中的至少一个的列表是指A或B或C或AB或AC或BC或ABC(即A和B和C)。此外，如本文所使用的，短语“基于”不应被解释为对一组封闭条件的引用。例如，被描述为“基于条件A”的示例性步骤可以基于条件A和条件B，而不脱离本公开的范围。换句话说，如本文所用的，短语“基于”应以与短语“至少部分基于”相同的方式解释。

计算机可读介质包含非暂时性计算机存储介质和通信介质，通信介质包含便于计算机程序从一个地方传输到另一个地方的任何介质。非暂时性存储介质可以是通用或专用计算机可以存取的任何可用介质。作为示例而非限制，非暂时性计算机可读介质可以包括随机存取存储器、只读存储器、电可擦除可编程只读存储器(EEPROM)、光盘(CD)只读存储器或其它光盘存储设备、磁盘存储设备或其它磁存储装置，或者可以用于以指令或数据结构的形式携带或存储期望的程序代码方式并且可以由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性介质。此外，任何连接都被适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线路(DSL)或诸如红外、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、数字用户线路(DSL)或如红外、无线电和微波的无线技术包含在介质的定义中。本文使用的盘和碟包含光盘、激光盘、光碟、数字多功能盘(DVD)、软盘和蓝光光盘，其中盘通常磁性地再现数据，而碟用激光光学地再现数据。上述的组合也包含在计算机可读介质的范围内。

提供本文的描述是为了使本领域技术人员能够理解或使用本公开。对于本领域技术人员来说，对本公开的各种修改将是显而易见的，并且在不脱离本公开的范围的情况下，本文定义的一般原理可以应用于其它变型。因此，本公开不限于本文描述的示例和设计，而是符合与本文公开的原理和新颖特征一致的最宽范围。

Claims (24)

1.一种存储器装置，包括：

衬底；

存储器单元阵列，与所述衬底耦合，并且包括第一组存取线和第二组存取线；

第一行解码器，与所述衬底和所述存储器单元阵列的第一侧耦合，所述第一行解码器配置为将第一电压施加到所述第一组的第一存取线作为存取操作的一部分；以及

第二行解码器，与所述衬底和与所述存储器单元阵列的所述第一侧相对的所述存储器单元阵列的第二侧耦合，所述第二行解码器配置为将第二电压施加到所述第一组的所述第一存取线作为所述存取操作的一部分。

2.根据权利要求1所述的存储器装置，进一步包括：

第一列解码器，与所述衬底和所述存储器单元阵列的第三侧耦合，所述第一列解码器配置为将第三电压施加到所述第二组的第二存取线作为存取操作的一部分，所述第一列解码器包括掺杂材料，所述掺杂材料从所述第二组存取线在不平行于所述衬底的表面的方向上延伸。

3.根据权利要求2所述的存储器装置，进一步包括：

第二列解码器，与所述衬底和与所述存储器单元阵列的所述第三侧相对的所述存储器单元阵列的第四侧耦合，所述第二列解码器配置为将第四电压施加到所述第二组的所述第二存取线作为所述存取操作的一部分，所述第二列解码器包括掺杂材料，所述掺杂材料从所述第二组存取线在不平行于所述衬底的所述表面的方向上延伸。

4.根据权利要求3所述的存储器装置，其中所述存储器单元阵列位于所述第一列解码器和所述第二列解码器之间。

5.根据权利要求1所述的存储器装置，其中所述存储器单元阵列位于所述第一行解码器和所述第二行解码器之间。

6.根据权利要求1所述的存储器装置，其中：

所述第一行解码器包括从所述第一组存取线在不平行于所述衬底的表面的方向上延伸的掺杂材料；以及

所述第二行解码器包括从所述第一组存取线在不平行于所述衬底的所述表面的方向上延伸的掺杂材料。

7.根据权利要求6所述的存储器装置，进一步包括：

第一导电线，配置为承载所述第一存取线的所述第一电压作为所述存取操作的一部分，其中所述第一行解码器的所述掺杂材料配置为选择性地将所述第一导电线与所述第一存取线耦合；以及

第二导电线，配置为承载所述第一存取线的所述第二电压作为所述存取操作的一部分，其中所述第二行解码器的所述掺杂材料配置为选择性地将所述第二导电线与所述第一存取线耦合。

8.根据权利要求7所述的存储器装置，进一步包括：

第一触点，在所述第一行解码器的所述掺杂材料和所述存储器单元阵列的所述第一存取线之间延伸，其中所述第一行解码器的所述掺杂材料选择性地将所述第一行解码器的所述第一导电线与所述第一触点耦合；以及

第二触点，在所述第二行解码器的所述掺杂材料和所述存储器单元阵列的所述第一存取线之间延伸，其中所述第二行解码器的所述掺杂材料选择性地将所述第二行解码器的所述第二导电线与所述第二触点耦合。

9.根据权利要求7所述的存储器装置，进一步包括：

第一导电材料，与所述第一行解码器的所述掺杂材料耦合，并且配置为承载使所述第一行解码器的所述掺杂材料选择性地将所述第一行解码器的所述第一导电线与所述存储器单元阵列的所述第一存取线耦合的电压；以及

第二导电材料，与所述第二行解码器的所述掺杂材料耦合，并且配置为承载使所述第二行解码器的所述掺杂材料选择性地将所述第二行解码器的所述第二导电线与所述存储器单元阵列的所述第一存取线耦合的电压。

10.根据权利要求6所述的存储器装置，其中所述第一行解码器和所述第二行解码器的所述掺杂材料是多晶硅。

11.一种存储器装置，包括：

衬底；

存储器单元阵列，与所述衬底耦合，并且包括第一组存取线和第二组存取线；

第一列解码器，与所述衬底和所述存储器单元阵列的第一侧耦合，所述第一列解码器配置为将第一电压施加到所述第一组的第一存取线作为存取操作的一部分，所述第一列解码器包括从所述第一组存取线在垂直于所述衬底的表面的方向上延伸的掺杂材料；以及

第二列解码器，与所述衬底和所述存储器单元阵列的第二侧耦合，所述第二列解码器配置为将第二电压施加到所述第一组的所述第一存取线作为所述存取操作的一部分，所述第二列解码器包括从所述第一组存取线在垂直于所述衬底的所述表面的所述方向上延伸的掺杂材料。

12.根据权利要求11所述的存储器装置，进一步包括：

第一行解码器，与所述衬底和所述存储器单元阵列的第三侧耦合，所述第一行解码器配置为将第三电压施加到所述第二组的第二存取线作为存取操作的一部分，所述第一行解码器包括掺杂材料，所述掺杂材料在垂直于所述衬底的所述表面的所述方向上从所述第二组存取线延伸。

13.根据权利要求12所述的存储器装置，其中所述第一行解码器位于所述衬底和所述存储器单元阵列之间。

14.根据权利要求12所述的存储器装置，其中所述存储器单元阵列位于所述衬底和所述第一行解码器之间。

15.根据权利要求12所述的存储器装置，其中：

所述第一行解码器配置为存取与所述第二存取线耦合的存储器单元；

所述第一列解码器配置为存取与所述第一存取线耦合的存储器单元；以及

所述第二列解码器配置为存取与所述第一存取线耦合的所述存储器单元。

16.根据权利要求11所述的存储器装置，其中所述存储器单元阵列位于所述第一列解码器和所述第二列解码器之间。

17.根据权利要求11所述的存储器装置，进一步包括：

第一导电线，配置为承载所述第一存取线的所述第一电压作为所述存取操作的一部分，其中所述第一列解码器的所述掺杂材料配置为选择性地将所述第一导电线与所述第一存取线耦合；以及

第二导电线，配置为承载所述第一存取线的所述第二电压作为所述存取操作的一部分，其中所述第二列解码器的所述掺杂材料配置为选择性地将所述第二导电线与所述第一存取线耦合。

18.根据权利要求17所述的存储器装置，进一步包括：

第一触点，在所述第一列解码器的所述掺杂材料和所述存储器单元阵列的所述第一存取线之间延伸，其中所述第一列解码器的所述掺杂材料选择性地将所述第一列解码器的所述第一导电线与所述第一触点耦合；以及

第二触点，在所述第二列解码器的所述掺杂材料和所述存储器单元阵列的所述第一存取线之间延伸，其中所述第二列解码器的所述掺杂材料选择性地将所述第二列解码器的所述第二导电线与所述第二触点耦合。

19.根据权利要求17所述的存储器装置，进一步包括：

第一导电材料，与所述第一列解码器的所述掺杂材料耦合，并且配置为承载使所述第一列解码器的所述掺杂材料选择性地将所述第一列解码器的所述第一导电线与所述存储器单元阵列的所述第一存取线耦合的电压；以及

第二导电材料，与所述第二列解码器的所述掺杂材料耦合，并且配置为承载使所述第二列解码器的所述掺杂材料选择性地将所述第二列解码器的所述第二导电线与所述存储器单元阵列的所述第一存取线耦合的电压。

20.一种用于存储器设备的操作方法，所述方法包括：

接收包括对存储器单元执行存取操作的指令的存取命令；

识别一组行解码器中的第一行解码器，所述第一行解码器配置为至少部分基于接收到所述存取命令，将第一存取电压施加到与所述存储器单元耦合的存取线作为所述存取操作的一部分；以及

至少部分基于识别所述第一行解码器由所述第一行解码器将所述第一存取电压施加到与所述存储器单元耦合的所述存取线作为所述存储器单元的所述存取操作的一部分；

识别所述一组行解码器中的第二行解码器，所述第二行解码器配置为至少部分基于接收到所述存取命令，将第二存取电压施加到与所述存储器单元耦合的所述存取线作为所述存取操作的一部分；以及

至少部分基于识别所述第二行解码器由所述第二行解码器将所述第二存取电压施加到与所述存储器单元耦合的所述存取线作为所述存储器单元的所述存取操作的一部分。

21.根据权利要求20所述的方法，其中将所述第二存取电压施加到所述存取线与将所述第一存取电压施加到所述存取线同时发生。

22.根据权利要求20所述的方法，进一步包括：

至少部分基于识别所述第二行解码器以施加所述第二存取电压来延迟将所述第一存取电压施加到所述存取线。

23.一种存储器设备，包括：

衬底；

一组行解码器，包括第一行解码器和第二行解码器，配置为向存取线施加存取电压作为存储器单元的存取操作的一部分，每个行解码器包括从所述存取线在不平行于所述衬底的表面的方向上延伸的掺杂材料；以及

控制器，可操作用于：

接收包括对所述存储器单元执行所述存取操作的指令的存取命令；

识别所述一组行解码器中的所述第一行解码器，以至少部分基于接收到所述存取命令，将第一存取电压施加到与所述存储器单元耦合的所述存取线作为所述存取操作的一部分；以及

向所述第一行解码器发布命令，以至少部分基于识别所述第一行解码器，将所述第一存取电压施加到与所述存储器单元耦合的所述存取线作为所述存储器单元的所述存取操作的一部分。

24.根据权利要求23所述的设备，其中所述控制器还可操作用于：

识别所述一组行解码器中的所述第二行解码器，所述第二行解码器配置为至少部分基于接收到所述存取命令，将第二存取电压施加到与所述存储器单元耦合的所述存取线作为所述存取操作的一部分；以及

向所述第二行解码器发布第二命令，以至少部分基于识别所述第二行解码器，将所述第二存取电压施加到与所述存储器单元耦合的所述存取线作为所述存储器单元的所述存取操作的一部分。

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