CN108806746A - 混合式交叉点存储器装置及其操作方法 - Google Patents

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Abstract

本申请案涉及一种混合式交叉点存储器装置及一种操作混合式交叉点存储器装置的方法。描述用于多层面存储器阵列的方法、系统及装置。一种多层面存储器装置可包含具有具自选存储器元件的单元的存储器阵列及具有具存储器存储元件及选择器装置的单元的另一阵列。所述装置可经编程以使用一或多个层面的单元来存储逻辑状态的多个组合。第一层面及第二层面两者均可耦合到至少两个存取线且可具有耦合所述两个层面的为共同存取线的一个存取线。另外，两个层面可上覆于控制电路上，此促进读取及写入操作。所述控制电路可经配置以经由所述存取线将第一状态或第二状态写入到所述存储器层面中的一者或两者。

Description

混合式交叉点存储器装置及其操作方法
交叉引用案
本专利申请案主张利达里(Redaelli)等人的2017年4月28日提出申请并受让给其受让人的标题为“混合式交叉点存储器(MIXED CROSS POINT MEMORY)”的第15/582,321号美国专利申请案的优先权。
背景技术
下文一般来说涉及多层面存储器阵列，且更具体来说涉及混合式交叉点存储器。
存储器装置广泛地用于将信息存储在例如计算机、无线通信装置、相机、数字显示器及类似者等各种电子装置中。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两个状态。在其它系统中，可存储多于两个状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在多个类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)及其它存储器。存储器装置可为易失性或非易失性的。非易失性存储器(例如，快闪存储器)可甚至在不存在外部电源的情况下维持其所存储逻辑状态达延长时间周期。易失性存储器装置(例如，DRAM)可随着时间而失去其所存储状态，除非由外部电源周期性地刷新所述易失性存储器装置。改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗或减少制造成本以及其它度量。
相变存储器可本质上为非易失性的且可与其它存储器装置相比较提供经改进读取及写入速度以及经增加存储器单元密度。自选存储器可允许更快编程时间同时利用较低编程电流。其它类型的相变存储器(如采用单独存储器存储元件及选择器的那些存储器)可具有不同于自选存储器的某些有益性质。因此，装置可基于所采用的相变存储器单元的类型而在某些方面受约束。
发明内容
本发明涉及一种存储器装置，其包括：第一存储器单元阵列，其包括至少一个自选存储器存储元件；第二存储器单元阵列，其包括至少一个存储器存储元件及至少一个选择器装置，其中所述第一阵列耦合到所述第二阵列；及控制电路，其耦合到所述第一阵列及所述第二阵列，其中所述第一阵列或所述第二阵列中的至少一者上覆于所述控制电路的至少一部分上。
本发明涉及一种存储器装置，其包括：第一多个柱，其布置于具有第一存取线及第二存取线的三维交叉点架构中，其中所述第一多个柱中的至少一个柱包括耦合到所述第一存取线及所述第二存取线的第一存储器存储元件；及第二多个柱，其布置于具有第三存取线的三维交叉点架构中，其中所述第二多个柱中的至少一个柱包括：第二存储器存储元件，其耦合到所述第三存取线；及选择器装置，其耦合到所述第二存储器存储元件及所述第二存取线或第四存取线。
本发明涉及一种方法，其包括：将第一逻辑值写入到第一存储器单元阵列的自选存储器单元；及将第二逻辑值写入到耦合到所述第一阵列的第二存储器单元阵列的存储器单元，其中所述第二阵列的所述存储器单元包括存储器存储元件及选择器装置。
本发明涉及一种电子存储器设备，其包括：第一存储器单元，其包含耦合在第一存取线与第二存取线之间的自选存储器存储元件；第二存储器单元，其包含存储器存储元件及选择器装置，所述第二存储器单元耦合在所述第二存取线与第三存取线之间；及控制器，其与所述第一存储器单元及所述第二存储器单元进行电子通信，其中所述控制器可操作以：在所述第一存取线与所述第二存取线之间使用第一极性将第一逻辑值写入到所述第一存储器单元；及在所述第一存取线与所述第三存取线之间使用所述第一极性将第二逻辑值写入到所述第二存储器单元。
附图说明
图1图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。
图2图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。
图3图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。
图4图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。
图5图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。
图6是根据本发明的实例的图解说明用于操作混合式多层面交叉点存储器的一或若干方法的流程图。
具体实施方式
具有以下各项的多层面存储器装置可允许经改进读取及写入速度、经增加存储器单元密度、较快编程时间、较低编程电流及经增加存储容量：具有自选存储器单元的阵列；及具有非易失性存储器(例如，相变存储器、快闪存储器、铁电存储器)单元的阵列，所述非易失性存储器单元具有单独存储器存储元件及选择器装置。也就是说，自选存储器及其它三维交叉点架构两者的益处可通过在装置中包含两种单元类型的阵列来实现。
自选存储器可利用硫族化物材料的离子迁移性质来编程且随后感测逻辑状态。自选存储器单元可包含耦合在第一电极与第二电极之间的存储器存储元件。当编程特定自选存储器单元时，装置内的元件分开，从而致使元件的某些离子取决于给定单元的极性而朝向特定电极迁移。举例来说，离子可朝向元件的负电极迁移，此可更改其局部离子组合物。可接着通过跨越所述存储器单元施加电压而读取所述单元以感测离子已朝向哪一电极迁移。
在每一单元中使用单独存储器存储元件及选择器装置的相变存储器可具有不同于自选存储器的写入时间性能特性且可作为存储类存储器表现得很好。可(举例来说)以类似于NAND快闪硬盘驱动器的方式采用此类型的存储器来进行长期数据存储，同时可类似于随机存取存储器(RAM)任务而采用自选存储器来进行更多时间敏感操作。可使用不同振幅及/或持续时间的编程脉冲将具有单独存储元件及选择器的相变存储器编程到不同逻辑状态；举例来说，可在分别由低电阻率及高电阻率表征的基本上结晶状态与基本上非晶形状态之间切换相变存储器的存储元件。在一些实例中，可使用不同极性的编程脉冲将具有单独存储元件及选择器的相变存储器编程到不同逻辑状态。在一些情形中，可用两个逻辑状态编程具有单独存储元件及选择器的单元。
下文在存储器阵列的上下文中进一步描述上文介绍的特征及技术。接着描述包含自选存储器及其它相变存储器单元两者的多层面存储器阵列的具体实例。通过与对此类阵列进行读取或写入有关的设备图式、系统图式及流程图进一步图解说明且参考所述设备图式、系统图式及流程图描述本发明的这些及其它特征。
图1图解说明根据本发明的实例的支持若干特征及操作的实例性存储器装置100。存储器装置100还可称为电子存储器设备。存储器装置100包含为可编程的以存储不同状态的存储器单元105。存储器单元105可为自选存储器单元或可为包含存储器存储元件及选择器装置的单元，如参考图2所描述。存储器装置100可具有上覆于第二单元105阵列上的第一存储器单元105(例如，自选存储器单元)阵列。替代地，第二单元105阵列可上覆于第一存储器单元105阵列上。所述第一阵列的每一单元可对应于所述第二阵列的一个单元，其中所述第一阵列及所述第二阵列上覆于控制电路(例如，参考图3所描述的接口315)上。
第一单元阵列可称为第一存储器层面且第二单元阵列可称为第二存储器层面。
存储器单元105可包含可称为存储器元件、存储器存储元件或自选存储器存储元件的材料，所述材料具有表示逻辑状态的可变且可配置电阻(例如，可变且可配置阈值电压)。举例来说，具有结晶或非晶形原子配置的材料可具有不同电阻。结晶状态可具有低电阻，且在一些情形中可称为“设定”状态。非晶形状态可具有高电阻且可称为“复位”状态。施加到存储器单元105的电压可因此取决于材料处于结晶状态还是非晶形状态中而产生不同电流，且所得电流的量值可用于确定由存储器单元105存储的逻辑状态。
在一些情形中，处于非晶形以及结晶状态中的材料可具有与其相关联的阈值电压—也就是说，电流在超过所述阈值电压之后流动。举例来说，自选存储器可增强不同经编程状态之间的存储器单元的阈值电压的差。因此，在所施加电压小于阈值电压的情况下，如果存储器元件处于非晶形(例如，复位)状态中，那么无电流可流动；如果存储器元件处于结晶(例如，设定)状态中，那么其可具有不同阈值电压，且因此电流可响应于所施加电压而流动。
为与自选存储器元件一起编程单元105，可将不同极性的编程脉冲施加到单元105。举例来说，为编程逻辑“1”状态，可施加第一极性，且为编程逻辑“0”状态，可施加第二极性。所述第一极性与所述第二极性可为相反极性。为与自选存储器存储元件一起读取单元105，可跨越存储器单元105施加电压且所得电流或电流开始流动的阈值电压可表示逻辑“1”或逻辑“0”状态。硒及砷离子拥挤在存储器存储元件的一端或另一端处可影响导电性质及因此阈值电压。在一些实例中，单元的阈值电压取决于用于编程单元的极性而改变。举例来说，以一个极性来编程的自选存储器单元可具有某些电阻性质及因此一个阈值电压。且可以不同极性编程自选存储器单元，此可产生单元的不同电阻性质及因此不同阈值电压。因此，当编程自选存储器单元时，单元内的元件可分开，从而导致离子迁移。取决于给定单元的极性，离子可朝向特定电极迁移。举例来说，在自选存储器单元中，一些离子可朝向负电极迁移。可接着通过跨越所述存储器单元施加电压而读取所述单元以感测离子已朝向哪一电极迁移。
在其它情形中，存储器单元105可具有结晶区域与非晶形区域的组合，其可产生可对应于不同逻辑状态(即，除逻辑1或逻辑0以外的状态)的中间电阻且可允许存储器单元105存储多于两个不同逻辑状态。如下文所论述，可通过加热(包含熔化)存储器元件而设定存储器单元105的逻辑状态。
存储器装置100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此上下地形成。与2D阵列相比较，此可增加可形成于单个裸片或衬底上的存储器单元数目，此又可减少生产成本或增加存储器阵列的性能或两者。根据图1中所描绘的实例，存储器装置100包含存储器单元105的两个层面且可因此被视为三维存储器阵列；然而，层面数目不限于2。每一层面可经对准或经定位使得存储器单元105可跨越每一层面彼此大致对准，从而形成存储器单元堆叠145。替代地，举例来说，存储器装置100可包含存储器单元105的两个层面，其中第一层面的间距可不同于第二层面的间距。举例来说，第一层面的间距可小于第二层面的间距。
根据图1的实例，存储器单元105的每一行连接到存取线110，且存储器单元105的每一列连接到位线115。存取线110还可称为字线110，且位线115还可称为数字线115。字线110、位线115及数字线115各自可称为存取线。对字线及位线或其类似物的提及为可互换的，而不失去对操作的理解。字线110及位线115可基本上彼此垂直以形成阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共用共同导电线，例如数字线115。也就是说，数字线115可与上部存储器单元105的底部电极及下部存储器单元105的顶部电极进行电子通信。在一些情形中，(未展示)每一阵列可具有其自身的存取线；例如，每一阵列可具有不与耦合到不同阵列的存取线共同的字线及数字线。其它配置可为可能的；举例来说，第三层可与下部层共用字线110。
一般来说，一个存储器单元105可位于例如字线110及位线115的两个导电线的交叉点处。此交叉点可称为存储器单元的地址。目标存储器单元105可为位于通电字线110与位线115的交叉点处的存储器单元105；也就是说，可使字线110及位线115通电以便对其交叉点处的存储器单元105进行读取或写入。与相同字线110或位线115进行电子通信(例如，连接到相同字线110或位线115)的其它存储器单元105可称为非目标存储器单元105。
如上文所论述，电极可耦合到存储器单元105及字线110或位线115。术语电极可是指电导体，且在一些情形中可采用电极作为存储器单元105的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电层或类似者。
可通过激活或选择字线110及位线115而对存储器单元105执行例如读取及写入的操作，所述操作可包含将电压或电流施加到相应线。另外，可通过激活字线110或位线115而对第一存储器层面及第二存储器层面两者执行读取及写入操作。字线110及位线115可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)、金属合金、碳、经导电掺杂半导体等导电材料或者其它导电材料、合金或化合物制成。存取存储器单元105可通过行解码器120及列解码器130来控制。举例来说，行解码器120可从存储器控制器140接收行地址且基于所接收行地址而激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当位线115。因此，通过激活字线110及位线115，可存取存储器单元105。
在存取后，即刻可由感测组件125读取或感测存储器单元105以确定存储器单元105的所存储状态。另外，感测组件125可确定位于第一存储器层面中的存储器单元105的所存储状态及位于第二存储器层面中的存储器单元105的所存储状态。举例来说，可经由第一存取线(例如，字线110-a)存取第一存储器层面且可经由第二存取线(例如，字线110-b)存取第二存储器层面，如下文参考图2所描述。感测组件125可包含各种晶体管或放大器以便检测及放大信号的差异，此可称为锁存。可接着通过列解码器130输出存储器单元105的所检测逻辑状态作为输入/输出135。在一些情形中，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120进行电子通信。
通过类似地激活相关字线110及位线115而对存储器单元105可进行设定或写入—即，可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受将写入到存储器单元105的数据，举例来说输入/输出135。另外，可通过激活相关字线110及位线115而对第一存储器层面及第二存储器层面进行个别地写入。
在相变存储器(PCM)的情形中，通过加热存储器存储元件(举例来说，通过使电流穿过存储器存储元件)而对存储器单元105进行写入。可接着将存储器存储元件淬火到非晶形相位。在自选存储器的情形中，可将不同极性的编程脉冲(其可表示逻辑“1”或逻辑“0”状态)施加到存储器单元105以修改单元105的阈值电压。取决于写入到存储器单元105的逻辑状态—例如，逻辑“1”或逻辑“0”—硒离子可拥挤在特定电极处或附近。替代地陈述，可在每一电极处修改硫族化物材料的局部组合物。举例来说，取决于存储器单元105的极性，离子拥挤在第一电极处或附近可产生表示逻辑“1”状态的第一阈值电压且离子拥挤在第二电极处或附近可产生不同于第一阈值电压的表示逻辑“0”状态的第二阈值电压。可跨越单元105使用不同电压极性来对存储器单元105进行写入。电压脉冲的极性可影响写入到单元105的逻辑状态。
在一些存储器架构中，存取存储器单元105可使所存储逻辑状态降级或破坏所存储逻辑状态，且可执行重写或刷新操作以使原始逻辑状态返回到存储器单元105。在DRAM中，举例来说，可在感测操作期间将逻辑存储电容器部分地或完全地放电，从而损毁所存储逻辑状态。因此，可在感测操作之后重写所述逻辑状态。另外，激活单个字线110可引起行中的所有存储器单元的放电；因此，可需要对行中的所有存储器单元105进行重写。但在非易失性存储器(例如PCM及/或自选存储器)中，存取存储器单元105可不破坏逻辑状态，且因此，存储器单元105可不需要在存取之后进行重写。
包含DRAM的一些存储器架构可随着时间而失去其所存储状态，除非由外部电源周期性地刷新所述存储器架构。举例来说，经充电电容器可随着时间而透过泄漏电流经放电，从而引起所存储信息的失去。这些所谓的易失性存储器装置的刷新速率可为相对高的，例如，DRAM的每秒数十次刷新操作，此可引起显著电力消耗。随着存储器阵列愈来愈大，经增加电力消耗可抑制尤其是依赖于有限电源(例如蓄电池)的移动装置的存储器阵列(例如，电力供应器、热产生、材料限制等)的部署或操作。如下文所论述，非易失性PCM及/或自选存储器单元可具有可相对于其它存储器架构引起经改进性能的有益性质。举例来说，PCM及/或自选存储器可提供与DRAM相当的读取/写入速度但可为非易失性的且允许经增加单元密度。
存储器控制器140可通过各种组件(举例来说，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电等)。在一些情形中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便激活所要字线110及位线115。存储器控制器140还可产生且控制在存储器装置100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或位线115。
一般来说，本文中所论述的所施加电压或电流的振幅、极性、形状或持续时间可经调整或变化且对于在操作存储器装置100中所论述的各种操作可为不同的。此外，可同时存取存储器装置100内的一或多个存储器单元105；举例来说，可在其中将所有存储器单元105或存储器单元105群组设定到逻辑状态的复位操作期间同时存取存储器装置100的多个或所有单元。
图2图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。存储器装置200可为参考图1所描述的存储器装置100的实例。存储器装置200可包含第一单元205阵列或层面及下伏于所述第一阵列下的第二单元210阵列或层面。举例来说，存储器装置200可包含多个单元205层面及多个单元210层面。多个单元205层面可彼此邻近地定位，且多个单元210层面也可彼此邻近地定位。装置200还可包含字线110-a及字线110-b以及位线115-a，其可为如参考图1所描述的字线110及位线115的实例。第一存储器单元205可具有自选存储器存储元件且可上覆于第二存储器单元210上。替代地，第二存储器单元210可上覆于第一存储器单元205上。
第一存储器单元205可包含第一电极215、至少一个存储器存储元件220及第二电极225。存储器存储元件220可称为第一存储器存储元件220且可为自选存储器存储元件。另外，第一电极215可称为顶部电极215且第二电极225可称为底部电极225。
第二存储器单元210可包含第三电极230、存储器存储元件235、第四电极240、至少一个选择器装置245及第五电极250。存储器存储元件235可称为第二存储器存储元件235。另外，第三电极230可称为顶部电极230，第四电极240可称为中间电极240，且第五电极250可称为底部电极250。在一些情形(未展示)中，第二存储器存储元件及选择器装置的相对位置可互换。在其它情形中，存储器存储元件220或存储器存储元件235中的至少一者可含有相变材料(PCM)。
在一些实例中，第一存储器单元205及第二存储器单元210可具有共同导电线，使得单元205及210分别关联的每一层面可共用字线110或位线115，如参考图1所描述。举例来说，底部电极225及顶部电极230可耦合到位线115-a，使得位线115-a由第一存储器单元205及第二存储器单元210共用。包含第一存储器单元205的第一存储器层面及包含第二单元210的第二存储器层面可因此共用位线115-a。在一些实例中，第一存储器层面及第二存储器层面可耦合到个别位线。
存储器装置200的架构可称为交叉点架构。其还可称为可布置成三维交叉点架构的柱结构。举例来说，如图2中所展示，至少一个柱(例如，包含第一存储器单元205的第一存储器层面)可与第一导电线(例如，字线110-a)及第二导电线(例如，位线115-a)接触，其中所述柱包括顶部电极215、存储器存储元件220及底部电极225。第二柱(例如，包含第二存储器单元210的第二存储器层面)可与第一导电线(例如，位线115-a)及第二导电线(例如，字线110-b)接触，其中所述柱包含顶部电极230、存储器存储元件235、中间电极240、选择器装置245及底部电极250。在一些实例中，所述第一柱及第二柱可经描述为单个柱。
此柱架构可与其它存储器架构相比较以较低生产成本提供相对高密度数据存储。举例来说，交叉点架构可具有与其它架构相比较具有经减小面积及因此经增加存储器单元密度的存储器单元。举例来说，与具有6F2存储器单元面积的其它架构(例如具有三端子选择的那些架构)相比较，所述架构可具有4F2存储器单元面积，其中F为最小特征大小。举例来说，DRAM可使用晶体管(其为三端子装置)作为每一存储器单元的选择组件且可与柱架构相比较具有较大存储器单元面积。
如所提及，多个存储器单元205或单元210可称为存储器阵列。因此，第一阵列可为或可包含三维交叉点存储器架构的第一层面且第二阵列可包含三维交叉点存储器架构的第二层面。在至少一个方向上，所述第一层面可具有不同于所述第二层面的第二间距的第一间距。第一存储器层面及第二存储器层面可经由共同存取线(例如，位线115-a)耦合在一起。
存储器存储元件220可串联连接在顶部电极215与底部电极225之间。在一些情形中，第一存储器单元205可连接在第一存取线(例如，字线110-a)与第二存取线(例如，位线115-a)之间。
选择器装置245可串联连接在中间电极240与底部电极250之间。此外，存储器存储元件235可串联连接在顶部电极230与中间电极240之间。在一些情形中，第二存储器单元210可连接在第二存取线(例如，位线115-a)与第三存取线(例如，字线110-b)之间。其它配置为可能的。举例来说，第四存取线可在三维交叉点架构中与第二存取线(例如，位线115-a)隔离。在一些实例中，存储器存储元件235可耦合到第四存取线。在另一实例中，选择器装置245可串联位于顶部电极230与中间电极240之间且存储器存储元件235可串联位于中间电极240与底部电极250之间。此外，第二存储器单元210可位于字线110-a与位线115-a之间且第一存储器单元205可位于位线115-a与字线110-b之间。
举例来说，存储器存储元件220可包含具有第一组合物的第一硫族化物材料。存储器存储元件235可包含具有不同于所述第一组合物的第二组合物的第二硫族化物材料。选择器装置245可含有具有可不同于所述第一硫族化物材料的所述组合物的第二组合物的第三硫族化物材料。替代地，存储器存储元件220及存储器存储元件235的硫族化物材料的组合物可为相同的。在一些实例中，存储器单元205及存储器单元210中的一者或两者可为电阻式随机存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元、相变存储器(PCM)单元或自旋转矩随机存取存储器(STT-RAM)单元以及其它类型的存储器单元中的至少一者。在一些情形中，选择器装置245为硫族化物薄膜，举例来说，硒(Se)、砷(As)、矽(Si)、碲(Te)及锗(Ge)的合金。存储器存储元件220可具有与选择器装置245相同或类似的组合物。
在一些实例中，选择器装置245为电非线性组件(例如，非欧姆组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关以及其它类型的双端子选择装置(例如二极体)。选择器装置245可通过中间电极240与存储器元件235分开。如此，中间电极240可电浮动—也就是说，电荷可积累，此乃因其可不直接连接到电接地或能够电接地的组件。
存储器装置200可通过材料形成及移除的各种组合来制成。举例来说，可沉积与字线110-a、第一电极215、存储器存储元件220、底部电极225、顶部电极230、存储器存储元件235、中间电极240、选择器装置245、底部电极250及字线110-b对应的材料层。可选择性地移除材料以接着形成所要特征，例如图2中所描绘的柱结构。举例来说，可使用用以图案化光致抗蚀剂的光学光刻来界定特征且接着可通过例如蚀刻的技术来移除材料。可接着(举例来说)通过沉积材料层且选择性地蚀刻来形成位线115-a以形成图2中所描绘的线结构。在一些情形中，可形成或沉积电绝缘区域或层。所述电绝缘区域可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。
各种技术可用于形成存储器装置200的材料或组件。这些技术可包含(举例来说)化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅射沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。可使用若干种技术来移除材料，所述技术可包含(举例来说)化学蚀刻(还称为“湿式蚀刻”)、等离子体蚀刻(还称为“干式”蚀刻)或化学机械平坦化。
图3展示根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置300。装置300可称为电子存储器设备。
存储器装置100-a可包含第一存储器层面305及第二存储器层面310。第一存储器层面305可包含类似于参考图2所描述的第一单元205的单元阵列。第二存储器层面310可包含类似于参考图2所描述的第二单元210的单元阵列。第一存储器层面305可耦合到第二存储器层面310。第一存储器层面305可包含第一存储器单元，所述第一存储器单元包含耦合在第一存取线与第二存取线之间的至少一个自选存储器存储元件，且第二存储器层面310可包含第二存储器单元，所述第二存储器单元包含存储器存储元件及选择器装置，所述第二存储器单元耦合在所述第二存取线与第三存取线之间。
存储器装置100-a可进一步包含耦合到第一存储器层面305且耦合到字线110-c选择及数字线115-b选择的接口315。字线110-c选择及数字线115-b选择可为一或多个总线。也就是说，虽然在图3中经描绘为单独物理连接，但其可通过装置内的物理上共同迹线或线占据逻辑上不同位置。接口315还可称为控制电路且可经定向使得第一阵列及第二阵列上覆于接口315上。这些组件可彼此进行电子通信且可执行本文中所描述的功能中的一或多者。在一些情形中，存储器控制器140-a可包含偏置组件320、寻址组件322及定时组件325。存储器控制器140-a可与字线110-c选择、数字线115-b选择及感测组件125-a(其可为如参考图1及2所描述的字线110、数字线115及感测组件125的实例或与字线110、数字线115及感测组件125相关联)进行电子通信。在一些情形中，感测组件125-a及锁存器330可为存储器控制器140-a的组件。
在一些实例中，数字线115-b与感测组件125-a及存储器装置100-a进行电子通信。可将逻辑状态(例如，第一或第二逻辑状态)写入到第一存储器层面305中的存储器单元及第二存储器层面310-b中的存储器单元。字线110-c选择可与存储器控制器140-a及存储器装置100-a进行电子通信。感测组件125-a可与存储器控制器140-a、数字线115-b选择及锁存器330进行电子通信。除上文未列出的组件之外，这些组件还可经由其它组件、连接或总线与在存储器阵列装置的内侧及外侧两者的其它组件进行电子通信。
存储器控制器140-a可经配置以通过将电压或数字输入施加到那些各种节点来激活字线110-c选择或数字线115-b选择。举例来说，寻址组件322可经配置以将地址及/或命令提供到存储器阵列装置以对如上文所描述的第一存储器层面305及第二存储器层面310中的一或若干存储器单元进行读取或写入。在一些情形中，存储器控制器140-a可包含行解码器、列解码器或两者，如参考图1所描述。此可使得存储器控制器140-a能够存取一或多个存储器单元。偏置组件320可提供用于操作感测组件125-a的电压。
接口315可经由字线110-c选择及数字线115-b选择耦合到存储器控制器140-a。接口315(或其接口315可为组件的芯片的另一部分)可从寻址组件322接收地址及/或命令信息且可确定什么偏置或定时或两者施加到存储器层面305及存储器层面310内的存取线。接口315可经配置以将第一逻辑值写入到第一存储器层面305的单元的存储器存储元件(例如，写入到图2的存储器存储元件220)。可使用第一极性将第一状态写入到第一存储器层面305中的单元。类似地，接口315可经配置以将第二逻辑值写入到第二存储器层面310的单元的存储器存储元件(例如，写入到图2的存储器存储元件235)。可使用第二极性将第一状态写入到第二存储器层面310。另外，接口315可经配置以使用第二极性将第三逻辑值写入到第二存储器层面310。替代地，举例来说，接口315可经配置以使用第二极性将第四逻辑值写入到第一存储器层面305中的单元。所述第二极性可与所述第一极性相反。所述第二逻辑值或所述第三逻辑值或两者可至少部分地基于施加到存储器层面305或存储器层面310的单元的电压脉冲的波形。
接口315可经配置以读取写入到第一存储器层面305的第一逻辑值及写入到第二存储器层面310的第二逻辑值。可使用可与第一极性相反的第二极性读取所述逻辑值。由于接口315的配置，可将两个或多于两个逻辑值写入到存储器层面305或存储器层面310或两者或者从存储器层面305或存储器层面310或两者读取所述两个或多于两个逻辑值。
在一些情形中，存储器控制器140-a可使用定时组件325来执行其操作。举例来说，定时组件325可控制各种字线及数字线选择及/或偏置的定时(包含切换及电压施加的定时)以执行本文中所论述的存储器功能(例如读取及写入)。在一些情形中，定时组件325可控制偏置组件320的操作的时间。
在确定第一存储器层面305及/或第二存储器层面310-b中的单元的逻辑状态后，感测组件125-a即刻可将输出存储于锁存器330中，其中其可根据包含存储器装置300作为一部分的电子装置的操作来使用。感测组件125-a可包含与所述锁存器及存储器装置100-a进行电子通信的感测放大器。
可以硬件、由处理器执行的软件、固件或其任何组合来实施存储器控制器140-a或其各种子组件中的至少一些子组件。如果以由处理器执行的软件来实施，那么存储器控制器140-a或其各种子组件中的至少一些子组件的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本发明中所描述的功能的其任何组合来执行。
存储器控制器140-a或其各种子组件中的至少一些子组件可物理地位于各种位置处，包含经分布使得在不同物理位置处由一或多个物理装置实施功能的部分。在一些实例中，根据本发明的各种实例，存储器控制器140-a或其各种子组件中的至少一些子组件可为单独且不同组件。在其它实例中，根据本发明的各种实例，存储器控制器140-a或其各种子组件中的至少一些子组件可与一或多个其它硬件组件(包含但不限于接收器、发射器、收发器、本发明中所描述的一或多个其它组件或其组合)组合。
图4图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。存储器列405、405-a及405-b可为包含经由数字线115-a耦合到第二存储器单元210的第一存储器单元205(如参考图2所描述)的柱的实例。存储器列405、405-a及405-b可含有类似特征。
存储器列405可包含顶部电极215-a、存储器存储元件220-a及底部电极225-a。顶部电极215-a、存储器存储元件220-a及底部电极225-a可为参考图2所描述的顶部电极215、存储器存储元件220及底部电极225的实例。存储器存储元件220-a可位于顶部电极215-a与底部电极225-a之间且耦合到顶部电极215-a及底部电极225-a。此外，顶部电极215-a及底部电极225-a可包含相同或不同导电材料。
存储器列405可包含字线110-d及数字线115-c。字线110-d及数字线115-c可为如参考图2所描述的字线110-a及数字线115-a的实例。顶部电极215-a可耦合到字线110-d且可包含钨(W)。另外，底部电极225-a可耦合到数字线115-c。数字线115-c可包含与字线110-d相同或不同的一或多种导电材料。
存储器列405可进一步包含顶部电极230-a、中间电极240-a、底部电极250-a、存储器存储元件235-a及选择器装置245-a。顶部电极230-a、中间电极240-a、底部电极250-a、存储器存储元件235-a及选择器装置245-a可为如参考图2所描述的顶部电极230、中间电极240、底部电极250、存储器存储元件235及选择器装置245的实例。存储器列405可进一步包含薄片415。
存储器存储元件235-a可位于顶部电极230-a与中间电极240-a之间。存储器存储元件235-a可通过薄片415与电极分开。薄片415可为第一薄片及第二薄片。所述第一薄片可将顶部电极230-a与存储器存储元件235-a分开且所述第二薄片可将顶部存储器存储元件235-a与中间电极240-a分开。举例来说，薄片415可用作绝缘层、粘合层或势垒。
选择器装置245-a可位于中间电极240-a与底部电极250-a之间且耦合到中间电极240-a及底部电极250-a。选择器装置可包含硫族化物材料。此外，顶部电极230-a、中间电极240-a及底部电极250-a可包含相同或不同导电材料或材料组合物。
存储器列405可进一步由密封材料410加衬。密封材料可包含组合物，所述组合物包含氮化硅。另外，可通过电介质材料将存储器列405、405-a及405-b分开。
图5图解说明根据本发明的实例的支持若干特征及操作的示范性混合式交叉点存储器装置。装置505可为如上文参考图1所描述的存储器控制器140的实例或包含存储器控制器140的组件。装置505可包含用于双向语音及数据通信的组件，其包含用于发射及接收通信的组件，所述组件包含存储器装置100-b(其包含存储器控制器140-b及存储器层面545)、基本输入/输出系统(BIOS)组件515、处理器510、I/O控制器525及外围组件520。存储器层面545可为参考图3所描述的第一存储器层面305及第二存储器层面310的实例；每一存储器层面可分别包含如参考图2所描述的单元205及210。这些组件可经由一或多个总线(例如，总线530)进行电子通信。如本文中所描述，存储器单元105-e可存储信息(即，以逻辑状态的形式)。
BIOS组件515可为包含操作为固件的BIOS的软件组件，其可初始化且运行各种硬件组件。BIOS组件515还可管理处理器与各种其它组件(举例来说，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件515可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器510可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情形中，处理器510可经配置以使用存储器控制器操作存储器阵列。在其它情形中，存储器控制器可集成到处理器510中。处理器510可经配置以执行存储于存储器中以执行各种功能(例如，支持多层面存储器阵列的功能或任务)的计算机可读指令。
I/O控制器525可管理装置505的输入及输出信号。I/O控制器525还可管理未集成到装置505中的外围装置。在一些情形中，I/O控制器525可表示到外部外围装置的物理连接或端口。在一些情形中，I/O控制器525可利用操作系统，例如MS-MSOS或另一已知操作系统。
外围组件520可包含任何输入或输出装置或者此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入535可表示在装置505外部的将输入提供到装置505或其组件的装置或信号。这可包含用户接口或与其它装置或在其它装置之间的接口。在一些情形中，输入535可由I/O控制器525管理，且可经由外围组件520与装置505交互。
输出540还可表示在装置505外部的经配置以从装置505或其组件中的任何组件接收输出的装置或信号。输出540的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情形中，输出540可为经由(若干)外围组件520与装置505介接的外围元件。在一些情形中，输出540可由I/O控制器525管理。
装置505的组件可包含经设计以实施其功能的电路。这可包含各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或经配置以实施本文中所描述的功能的其它有源或无源元件。装置505可为计算机、服务器、膝上型计算机、笔记型计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似者。或者，装置505可为此装置的一部分或组件。
图6展示根据本发明的实例的图解说明用于操作支持多层面存储器阵列的多层面存储器装置的方法的方框图600。举例来说，在多层面存储器阵列内，每一层面可以任一极性(即，相对于参考的正或负)来操作，使得可以两个极性编程及/或读取每一层面。
方法600的操作可由如本文中所描述的存储器控制器或其组件实施。举例来说，方法600的操作可由如参考图3所描述的存储器控制器执行。在一些实例中，存储器控制器可执行代码集以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，所述存储器控制器可使用专用硬件来执行下文所描述的功能中的某些或所有功能。
在框605处，方法可包含跨越第一存储器单元阵列的自选存储器单元使用第一极性将第一逻辑值写入到所述自选存储器单元。框605的操作可由如参考图3所描述的存储器控制器140-a执行。
在框610处，方法可包含跨越下伏于所述第一阵列下的第二存储器单元阵列的存储器单元使用所述第一极性将第二逻辑值写入到所述存储器单元。所述存储器单元可包括存储器存储元件及选择器装置。框610的操作可由如参考图3所描述的存储器控制器140-a执行。在某些实例中，可响应于所述第一逻辑值而写入所述第二逻辑值。举例来说，所述第二逻辑值对于所述第一逻辑值可为冗余的。
该方法还可包含跨越所述自选存储器单元使用第一极性或第二极性从所述自选存储器单元读取所述第一逻辑值，所述第二极性与所述第一极性相反；及跨越所述存储器单元使用所述第一极性或所述第二极性从所述第二阵列的所述存储器单元读取所述第二逻辑值。在某些实例中，所述第一逻辑值及所述第二逻辑值可各自包含单独位，且每一位更大程度地对应于单位(one-bit)逻辑状态。在某些实例中，所述第一逻辑值及所述第二逻辑值各自包括双位逻辑状态中的一个位。另外，所述第一逻辑值及所述第二逻辑值可包含相同值且存储器控制器140-a可能够写入对于所述第一逻辑值冗余的所述第二逻辑值。在进一步实例中，所述第一阵列的所述自选存储器单元及所述第二阵列的所述存储器单元可为单位(single-bit)单元。在其它实例中，所述第一阵列的所述自选存储器单元及所述第二阵列的所述存储器单元中的至少一者可为多电平单元(MLC)。
应注意，上文所描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤，并且其它实施方案为可能的。此外，可组合来自方法中的两个或多于两个方法的方面。
本文中所描述的信息及信号可使用各种不同技术中的任一者来表示。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
术语“电子通信”及“耦合”是指支持组件之间的电子流的所述组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此进行电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在未通电电路中)但可经配置且可操作以在使电路通电后即刻交换电子或信号。通过实例方式，经由开关(例如，晶体管)物理地连接的两个组件进行电子通信或可经耦合而不管所述开关的状态如何(即，断开还是闭合)。
术语“隔离”是指组件之间的关系，其中电子当前不能够在所述组件之间流动；如果组件之间存在开路，那么所述组件彼此隔离。举例来说，当开关断开时通过所述开关物理地连接的两个组件可彼此隔离。
如本文中所使用，术语“短接”是指组件之间的关系，其中经由所论述的两个组件之间的单个中间组件的激活在所述组件之间建立导电路径。举例来说，当断开两个组件之间的开关时短接到第二组件的第一组件可与所述第二组件交换电子。因此，短接可为使得电荷能够在进行电子通信的组件(或线)之间流动的动态操作。
本文中所论述的包含存储器装置100的装置可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底为半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或在另一衬底上的外延半导体材料层。可通过使用包含不限于磷、硼或砷的各种化学物种的掺杂来控制所述衬底的电导率或所述衬底的子区域。可在所述衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行掺杂。
硫族化物材料可为包含元素硫(S)、硒(Se)及碲(Te)中的至少一者的材料或合金。本文中所论述的相变材料可为硫族化物材料。硫族化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的带连字符的化学组合物记号指示包含于特定化合物或合金中的元素且打算表示涉及所指示元素的所有化学计量法。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二进制金属氧化物材料或包含两种或多于两种金属(例如，过渡金属、碱土金属及/或稀土金属)的混合价氧化物。实施例不限于与存储器单元的存储器元件相关联的一或若干特定可变电阻材料。举例来说，可变电阻材料的其它实例可用于形成存储器元件且可包含硫族化物材料、巨大磁阻材料或基于聚合物的材料以及其它材料。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括三端子装置，所述三端子装置包含源极、漏极及栅极。端子可通过例如金属的导电材料连接到其它电子元件。所述源极及漏极可为导电的且可包括经重掺杂(例如，退化)半导体区域。所述源极及栅极可由经轻掺杂半导体区域或通道分开。如果所述通道为n型(即，大多数载子为电子)，那么FET可称为n型FET。如果所述通道为p型(即，大多数载子为空穴)，那么FET可称为p型FET。所述通道可被绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制通道电导率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使通道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时晶体管可“接通”或“经激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时所述晶体管可为“关断”或“经去激活”。
本文中结合所附图式所陈述的说明描述实例性配置且不表示可经实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味“用作实例、例子或图解说明”，而非“优选的”或“比其它实例有利”。出于提供对所描述技术的理解的目的，详细说明包含具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过使参考标签后面跟随有破折号及将类似组件区分开的第二标签来区分同一类型的各种组件。如果在说明书中仅仅使用第一参考标签，那么说明可适用于具有相同第一参考标签而不考虑第二参考标签的类似组件中的任一者。
本文中所描述的信息及信号可使用各种不同技术中的任一者来表示。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。
结合本文中的揭示内容所描述的各种说明性框及模块可借助通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器、多个微处理器、一或多个微处理器结合DSP核心或任何其它此类配置的组合)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体发射。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此可使用由处理器执行的软件、硬件、固件、硬接线或这些各项中的任何者的组合来实施上文所描述的功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含权利要求书中)所使用，如项目列表(举例来说，前面为例如“…中的至少一者”或“…中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意味A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为对封闭条件集的参考。举例来说，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不背离本发明的范围。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及包含促进将计算机程序从一个位置传送到另一位置的任一媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制方式，非暂时性计算机可读媒体可包括RAM、ROM、可电擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置，或可用于以可由通用或专用计算机或者通用或专用处理器存取的指令或数据结构的形式载运或存储所要程序代码构件的任何其它非暂时性媒体。而且，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含在媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光盘、光盘、数字通用光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘借助雷射以光学方式再现数据。上述各项的组合还包含于计算机可读媒体的范围内。
提供本文中的描述以使得所属领域的技术人员能够做出或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所定义的通用原理在不背离本发明的范围的情况下可应用于其它变化。因此，本发明不限于本文中所描述的实例及设计，而是欲被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (28)

1.一种存储器装置，其包括：
第一存储器单元阵列，其包括至少一个自选存储器存储元件；
第二存储器单元阵列，其包括至少一个存储器存储元件及至少一个选择器装置，其中所述第一阵列耦合到所述第二阵列；及
控制电路，其耦合到所述第一阵列及所述第二阵列，其中所述第一阵列或所述第二阵列中的至少一者上覆于所述控制电路的至少一部分上。
2.根据权利要求1所述的存储器装置，其中所述第二阵列的至少一个存储器单元耦合到与所述第一阵列的至少一个存储器单元相同的存取线，且所述控制电路耦合到与所述第一阵列及所述第二阵列相同的所述存取线。
3.根据权利要求1所述的存储器装置，其中所述第一阵列的至少一个存储器单元耦合到第一存取线，所述第二阵列的至少一个存储器单元耦合到不同于所述第一存取线的第二存取线，且其中所述控制电路耦合到所述第一存取线及所述第二存取线。
4.根据权利要求1所述的存储器装置，其中所述第一阵列包括三维交叉点存储器架构的第一层面且所述第二阵列包括所述三维交叉点存储器架构的第二层面。
5.根据权利要求4所述的存储器装置，其中在至少一个方向上，所述第一层面的第一间距不同于所述第二层面的第二间距。
6.根据权利要求4所述的存储器装置，其中在至少一个方向上，所述第一层面的第一间距及所述第二层面的第二间距包括相同间距。
7.根据权利要求1所述的存储器装置，其中所述第一阵列的每一单元的所述至少一个自选存储器存储元件以及所述第二阵列的每一单元的所述至少一个选择器装置及所述至少一个存储器存储元件各自包括硫族化物材料。
8.根据权利要求7所述的存储器装置，其中所述至少一个存储器存储元件包括相变材料PCM。
9.根据权利要求7所述的存储器装置，其中所述至少一个自选存储器存储元件包括具有第一组合物的第一硫族化物材料，且所述至少一个选择器装置包括具有不同于所述第一组合物的第二组合物的第二硫族化物材料。
10.根据权利要求1所述的存储器装置，其中所述第一阵列的每一单元与所述第二阵列的至少一个单元对准。
11.一种存储器装置，其包括：
第一多个柱，其布置于具有第一存取线及第二存取线的三维交叉点架构中，其中所述第一多个柱中的至少一个柱包括耦合到所述第一存取线及所述第二存取线的第一存储器存储元件；及
第二多个柱，其布置于具有第三存取线的三维交叉点架构中，其中所述第二多个柱中的至少一个柱包括：
第二存储器存储元件，其耦合到所述第三存取线；及
选择器装置，其耦合到所述第二存储器存储元件及所述第二存取线或第四存取线。
12.根据权利要求11所述的存储器装置，其中所述第一存储器存储元件包括自选存储器存储元件。
13.根据权利要求11所述的存储器装置，其进一步包括：
控制电路，其耦合到所述第一存取线、所述第二存取线及所述第三存取线，其中所述控制电路经配置以：
使用第一极性将第一逻辑值写入到所述第一存储器存储元件或所述第二存储器存储元件；且
使用第二极性将第二逻辑值写入到所述第一存储器存储元件或所述第二存储器存储元件。
14.根据权利要求11所述的存储器装置，其中所述第一多个柱中的每一柱包括：
多个电极，其中：
所述第一存储器存储元件经由所述多个电极中的第一电极耦合到所述第一存取线；且
所述第一存储器存储元件经由所述多个电极中的第二电极耦合到所述第二存取线。
15.根据权利要求14所述的存储器装置，其中：
所述第二多个柱中的每一柱包括多个电极，其中：
所述第二存储器存储元件经由所述多个电极中的第三电极耦合到所述第四存取线；
所述第二存储器存储元件经由所述多个电极中的第四电极耦合到所述选择器装置；且
所述选择器装置经由所述多个电极中的第五电极耦合到所述第三存取线。
16.根据权利要求15所述的存储器装置，其中所述第二多个柱中的每一柱包括：
第一薄片，其位于所述第二存储器存储元件与所述第三电极之间；及
第二薄片，其位于所述第二存储器存储元件与所述第四电极之间。
17.根据权利要求11所述的存储器装置，其中所述第一存储器存储元件、所述第二存储器存储元件及所述选择器装置各自包括硫族化物材料。
18.根据权利要求11所述的存储器装置，其中所述第二存储器存储元件包括电阻式随机存取存储器RRAM单元、导电桥接随机存取存储器CBRAM单元、相变存储器PCM单元或自旋转矩随机存取存储器STT-RAM单元中的至少一者。
19.根据权利要求11所述的存储器装置，其中所述第一存储器存储元件及所述选择器装置各自包括具有第一组合物的第一硫族化物材料，且所述第二存储器存储元件包括具有不同于所述第一组合物的第二组合物的第二硫族化物材料。
20.一种方法，其包括：
将第一逻辑值写入到第一存储器单元阵列的自选存储器单元；及
将第二逻辑值写入到耦合到所述第一阵列的第二存储器单元阵列的存储器单元，其中所述第二阵列的所述存储器单元包括存储器存储元件及选择器装置。
21.根据权利要求20所述的方法，其中跨越所述第一存储器单元阵列的所述自选存储器单元使用第一极性将所述第一逻辑值写入到所述自选存储器单元，且跨越所述第二存储器单元阵列的所述存储器单元使用所述第一极性将所述第二逻辑值写入到所述第二阵列的所述存储器单元。
22.根据权利要求21所述的方法，其进一步包括：
跨越所述自选存储器单元使用所述第一极性或第二极性从所述自选存储器单元读取所述第一逻辑值，其中所述第二极性与所述第一极性相反。
23.根据权利要求21所述的方法，其进一步包括：
使用与所述第一极性相反的第二极性将第三逻辑值写入到所述第二阵列的所述存储器单元。
24.根据权利要求21所述的方法，其进一步包括：
使用与所述第一极性相反的第二极性将第三逻辑值写入到所述第一阵列的所述存储器单元。
25.根据权利要求20所述的方法，其中所述第一阵列的所述自选存储器单元及所述第二阵列的所述存储器单元为单位单元。
26.根据权利要求20所述的方法，其中所述第一阵列的所述自选存储器单元及所述第二阵列的所述存储器单元中的至少一者为多电平单元MLC。
27.根据权利要求20所述的方法，其进一步包括：
使用第二极性将第三逻辑值写入到所述第二阵列的所述存储器单元，其中所述第二逻辑值或所述第三逻辑值或两者至少部分地基于施加到所述第二阵列的所述存储器单元的电压脉冲的波形。
28.一种电子存储器设备，其包括：
第一存储器单元，其包含耦合在第一存取线与第二存取线之间的自选存储器存储元件；
第二存储器单元，其包含存储器存储元件及选择器装置，所述第二存储器单元耦合在所述第二存取线与第三存取线之间；及
控制器，其与所述第一存储器单元及所述第二存储器单元进行电子通信，其中所述控制器可操作以：
在所述第一存取线与所述第二存取线之间使用第一极性将第一逻辑值写入到所述第一存储器单元；及
在所述第一存取线与所述第三存取线之间使用所述第一极性将第二逻辑值写入到所述第二存储器单元。
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