CN113196398A - 用于并发地存取多个存储器单元的系统及技术 - Google Patents

Abstract

提供用于并发地存取存储器图块的两个存储器单元的技术。存储器图块可包含使用行解码器及列解码器可寻址的多个自选存储器单元。存储器控制器可使用对所述存储器图块的第一自选存储器单元具有第一极性的第一脉冲来存取所述第一自选存储器单元。所述存储器控制器还可与存取所述第一自选存储器单元并发地使用具有与所述第一极性不同的第二极性的第二脉冲来存取所述存储器图块的第二自选存储器单元。所述存储器控制器可确定所述脉冲的特性以缓解对所述存储器图块的未选定自选存储器单元的干扰。

Description

用于并发地存取多个存储器单元的系统及技术

交叉参考

本专利申请案主张由皮奥(Pio)在2019年12月12日申请的标题为“用于并发地存取多个存储器单元的系统及技术(SYSTEMS AND TECHNIQUES FOR ACCESSING MULTIPLEMEMORY CELLS CONCURRENTLY)”的第16/712,682号美国专利申请案及由皮奥在2018年12月19日申请的标题为“用于并发地存取多个存储器单元的系统及技术(SYSTEMS ANDTECHNIQUES FOR ACCESSING MULTIPLE MEMORY CELLS CONCURRENTLY)”的第62/782,015号美国临时专利申请案，所述申请案中的每一者转让给其受让人。

背景技术

下文大体上涉及存储器单元中的编程增强且更具体来说涉及自选存储器中的编程增强。

存储器装置被广泛地用于在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中存储信息。通过对存储器装置的不同状态进行编程来存储信息。例如，二进制装置具有两种状态，通常由逻辑‘1’或逻辑‘0’表示。在其它系统中，可存储两种以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。

存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性的或非易失性的。即使在缺乏外部电源的情况下，非易失性存储器，例如FeRAM也可长时间维持其经存储逻辑状态。易失性存储器装置，例如DRAM，可能随着时间流逝而失去其经存储状态，除非其被外部电源周期性地刷新。改进存储器装置可包含增加存储器单元密度，增加读取/写入速度，增加可靠性，增加数据保留，降低功耗或降低制造成本，以及其它指标。

一些存储器装置可包含包括存储器单元阵列的多个存储器图块。每一存储器图块可包含单个行解码器及单个列解码器，所述单个行解码器及单个列解码器可用于存取存储器图块的存储器单元。在一些存储器图块中，可在存取操作期间仅存取单个存储器单元。

附图说明

图1说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的实例存储器阵列。

图2说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的实例存储器阵列。

图3说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的图的实例。

图4说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块的实例。

图5说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的图的实例。

图6说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块的实例。

图7说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的图的实例。

图8说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的图的实例。

图9说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的电路的实例。

图10说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块的实例。

图11说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器装置的实例。

图12到17说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法。

具体实施方式

一些存储器单元可由硫属化物材料形成，所述硫属化物材料在施加电压时引起离子朝向所述硫属化物材料的一侧迁移或聚集。这些存储器单元，有时称为自选存储器单元，可利用离子迁移或聚集来将逻辑状态(例如，逻辑‘0’或逻辑‘1’)存储在所述存储器单元上。由于硫属化物材料的性质，可使用不同极性的编程脉冲来对自选存储器单元进行编程且可使用不同极性的读取脉冲来读取自选存储器单元。在许多存储器图块中，一次可对仅单个存储器单元进行寻址，这导致缺点及限制。在存取脉冲中使用不同极性可在包含自选存储器单元的存储器装置的功能方面提供一些优点。

提供用于并发地存取存储器图块的多个存储器单元的技术。存储器图块可包含可使用行解码器及列解码器寻址的多个自选存储器单元。为了存取存储器图块的第一自选存储器单元，存储器控制器可将具有第一极性的第一脉冲施加到第一自选存储器单元。存储器控制器还可与存取第一自选存储器单元并发地使用具有与第一极性不同的第二极性的第二脉冲来存取存储器图块的第二自选存储器单元。存储器控制器可确定第一脉冲及第二脉冲的特性以缓解对存储器图块的未选定自选存储器单元的干扰。在此类存储器图块中，可并发地读取两个自选存储器单元或可并发地对两个自选存储器单元进行编程或可并发地读取自选存储器单元且对另一自选存储器单元进行编程。

图1说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块100的实例。存储器装置可包含多个存储器图块100。存储器图块100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程的以存储两种状态，表示为逻辑‘0’及逻辑‘1’。在一些情况下，存储器单元105经配置以存储两种以上逻辑状态。

存储器图块100可表示可在存取操作期间寻址的存储器单元的块。存储器图块100可包含用于在存取操作期间对存储器图块100的选定存储器单元进行寻址的行解码器120及列解码器130。在一些存储器技术中，一次可存取存储器图块100的仅单个存储器单元105。这是由于在同一存取操作期间偏置多个存取线(例如，字线110及/或数字线115)的情况下可能发生的对未选定存储器单元的干扰。本文中提供用于在同一存取操作持续时间期间在并发地期间存取同一存储器图块100的两个或更多个存储器单元105的系统及技术。

存储器图块100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此上下堆叠地形成。与2D阵列相比，这可增加可形成在单个裸片或衬底上的存储器单元的数目，这又可降低生产成本或提高存储器阵列的性能或两者。根据图1中所描绘的实例，存储器图块100包含存储器单元105的两个层级且因此可被认为是三维存储器阵列；然而，层级的数目不限于两个。每一层级可经对准或经定位使得存储器单元105可跨每一层级彼此大致对准，从而形成存储器单元堆叠145。

存储器单元105的每一行经连接到存取线110及存取线115。存取线110也可分别称为字线110及数字线115。数字线115也可称为数字线115。对字线及数字线或其类似物的引用是可互换的，而不会失去理解或操作。字线110及数字线115可基本上彼此垂直以产生阵列。存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如数字线115。即，数字线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电连通。其它配置可为可能的；例如，存储器单元105可呈不对称形状，例如参考图3的存储器单元105-c。

一般来说，一个存储器单元105可位于两个导电线(例如字线110及数字线115)的相交点处。这个相交点可称为存储器单元的地址。目标存储器单元105(即，选定存储器单元)可为位于通电字线110及数字线115的相交点处的存储器单元105；即，字线110及数字线115可经通电以便读取或写入其相交点处的存储器单元105。与同一字线110或数字线115电连通(例如，连接到同一字线110或数字线115)的其它存储器单元105可称为非目标存储器单元105。在一些存储器图块中，由于在存储器图块100的其它非目标存储器单元105上可能发生的干扰，在存取操作期间仅可以单个存储器单元105为目标。在本公开中，论述用于在单个存取操作持续时间期间以存储器图块100的两个或更多个存储器单元为目标的系统及技术。

如上文所论述，电极可经耦合到存储器单元105及字线110或数字线115。术语电极可指代电导体，且在一些情况下，可用作与存储器单元105的电触点。电极可包含在存储器图块100的元件或组件之间提供导电路径的迹线、引线、导电线、导电层等。

可通过激活或选择字线110及数字线115来对存储器单元105执行例如读取及写入的操作，这可包含将电压或电流施加到相应线(例如，读取脉冲)。字线110及数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物。在选择存储器单元105之后，可利用例如硒(Se)离子的迁移来设置所述单元的逻辑状态。另外或替代地，除硒离子(Se)之外或取代硒离子(Se)的是，其它导电材料的离子也可迁移。

例如，可通过将电脉冲(例如，编程脉冲)提供到存储器单元105来对存储器单元进行编程，所述存储器单元可包含内含硒的存储器存储元件。例如，可经由第一存取线(例如，字线110)或第二存取线(例如，数字线115)提供编程脉冲。在提供编程脉冲之后，取决于编程脉冲的极性及/或存储器单元105的当前状态，离子可在存储器存储元件内迁移。因此，离子及/或硒相对于存储器存储元件的第一侧或第二侧的浓度可至少部分地基于由第一存取线及第二存取线施加到存储器存储元件的电压的极性及/或量值。在一些情况下，存储器存储元件可具有不对称形状。此不对称形状可引起离子聚集在存储器存储元件的一个部分处多于聚集在存储器存储元件的另一部分处。

为了读取所述单元，可跨存储器单元105施加电压(例如，读取脉冲)且所得电流或电流在其下开始流动的阈值电压可表示逻辑‘1’或逻辑‘0’状态。硒离子在存储器存储元件的一端或另一端处的聚集可能影响电阻率及/或阈值电压，从而导致逻辑状态之间的单元响应的更大区别。

可通过行解码器120及列解码器130控制对存储器单元105的存取。例如，行解码器120可从存储器控制器140接收行地址且基于经接收行地址来激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。因此，通过激活字线110及数字线115，可存取存储器单元105。

在存取之后，感测组件125可读取或感测存储器单元105。例如，感测组件125可经配置以基于通过存取存储器单元105而生成的信号来确定存储器单元105的经存储逻辑状态。所述信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或两者。例如，可将电压施加到存储器单元105(使用对应字线110及数字线115)，且所得电流的量值可取决于存储器单元105的电阻。类似地，可将电流施加到存储器单元105及用以产生电流的电压的量值可取决于存储器单元105的电阻。感测组件125可包含各种晶体管或放大器以便检测及放大信号，这可称为锁存。接着，可将存储器单元105的经检测逻辑状态输出为输出135。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可经连接到列解码器130或行解码器120或与列解码器130或行解码器120电连通。

可通过类似地激活相关字线110及数字线115来编程或写入存储器单元105—即，可将逻辑值存储在存储器单元105中。列解码器130或行解码器120可接受数据，例如输入/输出135，以写入到存储器单元105。在自选存储器的情况下，可通过使电流穿过存储器存储元件来写入(或编程)存储器单元105。取决于写入到存储器单元105的逻辑状态(例如，逻辑‘1’或逻辑‘0’)，硒离子可能聚集在与存储器存储元件接触的特定电极处或附近。例如，基于存储器单元105的极性，在第一电极处或附近的离子聚集可能导致表示逻辑‘1’状态的第一阈值电压且在第二电极处或附近的离子聚集可能导致表示逻辑‘0’状态的与第一阈值电压不同的第二阈值电压。第一阈值电压与第二阈值电压之间的差在不对称的存储器存储元件中可能更加明显，包含参考图3所描述的那些存储器存储元件。

在一些存储器架构中，存取存储器单元105可降级或破坏经存储逻辑状态且可执行重写或刷新操作以将原始逻辑状态返回到存储器单元105。例如，在DRAM中，逻辑存储电容器在感测操作期间可能部分或完全放电，从而破坏经存储逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，激活单个字线110可能导致所述行中的所有存储器单元的放电；因此，可能需要重写所述行中的所有存储器单元105。但在例如PCM及/或自选存储器的非易失性存储器中，存取存储器单元105可能不会破坏所述逻辑状态且因此，存储器单元105在存取之后可能不需要重写。

一些存储器架构，包含DRAM，可能随着时间流逝而失去其经存储状态，除非其被外部电源周期性地刷新。例如，带电电容器可能随着时间流逝而通过泄漏电流放电，从而导致经存储信息的丢失。这些所谓的易失性存储器装置的刷新速率可能相对较高，例如DRAM为每秒数十次刷新操作，这可能导致显著的功耗。随着存储器阵列越来越大，增加的功耗可能抑制存储器阵列的部署或操作(例如，电力供应、热生成、材料限制等)，尤其是对于依赖于有限电源(例如电池)的移动装置。如下文所论述，非易失性PCM及/或自选存储器单元可具有相对于其它存储器架构可导致改进的性能的有益性质。例如，PCM及/或自选存储器可提供与DRAM相当的读取/写入速度，但可为非易失性的且允许增加的单元密度。

存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电等)。在一些情况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共同定位。存储器控制器140可生成行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可生成及控制在存储器图块100的操作期间使用的各种电压或电流。例如，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。

一般来说，本文中所论述的经施加电压或电流的振幅、形状、极性或持续时间可经调整或经改变且对于在操作存储器图块100时所论述的各种操作可为不同的。此外，可同时存取存储器图块100内的一个、多个或所有存储器单元105；例如，可在其中将所有存储器单元105或存储器单元105的群组设置为单种逻辑状态的复位操作期间同时存取存储器图块100的多个或所有单元。

图2说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的实例存储器阵列200。存储器阵列200可为参考图1所描述的存储器图块100的实例。

存储器阵列200可包含多个存储器单元105-a、105-b等，多个字线110-a、110-b及多个数字线115-a、115-b，其可为参考图1所描述的存储器单元105、字线110及数字线115的实例。存储器单元105-a可包含顶部电极210、底部电极215及存储器存储元件205，其可称为硫属化物存储器组件。在一些情况下，存储器单元105-a可为自选存储器单元的实例。

存储器阵列200的架构可称为交叉点架构。其也可称为支柱结构。例如，如图2中所展示，支柱可与第一导电线(例如，例如字线110-a的存取线)及第二导电线(例如，例如数字线115-a的存取线)接触。支柱可包括存储器单元105-a，其中存储器单元105-a包含第一电极(例如，顶部电极210)、存储器存储元件205及第二电极(例如，底部电极215)。存储器存储元件205可为不对称形状。取决于存储器单元105-a的极性，这个不对称形状可能引起在顶部电极210或底部电极215处的离子聚集。在顶部电极210或底部电极215处的离子聚集可允许存储器单元105-a的更准确感测，如上文所描述。

与其它存储器架构相比，图2中所描绘的交叉点或支柱架构可以更低的生产成本提供相对高密度的数据存储。例如，与其它架构相比，交叉点架构可具有带有减小的面积及因此增加的存储器单元密度的存储器单元。例如，与具有6F²存储器单元面积的其它架构(例如具有三端子选择的那些架构)相比，所述架构可具有4F²存储器单元面积，其中F是最小特征大小。例如，DRAM可使用晶体管(其是三端子装置)作为每一存储器单元的选择组件且与支柱架构相比可具有更大存储器单元面积。

在一些情况下，存储器存储元件205可串联地连接在第一导电线与第二导电线之间，例如在字线110-a与数字线115-a之间。存储器存储元件205可位于顶部电极210与底部电极215之间；因此，存储器存储元件205可串联地定位在数字线115-a与字线110-a之间。其它配置是可能的。

存储器存储元件205可包含硫属化物材料，所述硫属化物材料可称为硫属化物存储器组件。硫属化物存储器组件可经配置以使用离子的非均匀分布来指示存储在存储器单元105-a中的逻辑状态。硫属化物存储器组件的阈值电压可基于用于对存储器单元105-a进行编程的脉冲的极性而变动。例如，用第一极性脉冲(例如，正极性)进行编程的自选存储器单元可具有某些电阻及/或电性质及因此第一阈值电压，而用第二极性脉冲(例如，负极性)进行编程的自选存储器单元可具有不同电阻及/或电性质及因此第二阈值电压。硫属化物材料的这些电特征可能是由基于编程脉冲的特性(包含编程脉冲的极性、量值及/或形状)而发生的离子迁移的差异所引起。

例如，取决于施加到给定存储器单元的编程脉冲的极性，离子可朝向特定电极迁移。存储在存储器单元中的逻辑状态可基于离子在硫属化物存储器组件中的分布。

单元编程可利用硫属化物存储器组件的结体结构或原子配置来实现不同逻辑状态。例如，具有结晶或非晶原子配置的材料可基于施加到所述材料的编程脉冲的差异来展现不同电性质。硫属化物存储器组件可具有至少两种状态。

在一些情况下，硫属化物存储器组件可设置状态及复位状态。设置状态可展现低电阻且在一些情况下可称为结晶状态。复位状态可展现高电阻且可称为非晶状态。因此，施加到存储器单元105-a的电压(例如，编程脉冲)可能引起存储器存储元件205进入或维持某种状态(例如，设置状态或复位状态)。经施加电压(例如，编程脉冲)的量值及极性可能影响离子的分布且因此可能影响存储在包含使用硫属化物材料形成的存储器存储元件205的存储器单元105-a中的逻辑状态。

存储器存储元件205的每种状态可具有与其相关联的阈值电压—即，电流在阈值电压被超过之后流动。因此，如果经施加电压小于阈值电压，那么电流无法流动通过存储器存储元件205。在一些情况下，存储器存储元件205的状态中的一者可能不具有阈值电压(即，阈值电压为零)且因此，电流可响应于经施加电压而流动。在一些情况下，存储器存储元件205可具有可能导致多个不同电阻及多个阈值电压的两种以上状态。在此类情况下，存储器单元105-a可经配置以具有三种以上状态且可经配置以存储一位以上的数字逻辑数据。

在一些情况下，存储器存储元件205可经配置成不对称形状以促进在顶部电极210或底部电极215处或附近的离子聚集。例如，存储器存储元件205可呈梯形棱柱的形状且存储器存储元件205的横截面可包含梯形。替代地，存储器存储元件205可为平截头体。如本文中所使用，平截头体包含移除上部分的圆锥或棱锥的部分的形状或类似于所述部分的形状，或圆锥或棱锥的在顶部下方截断圆锥或棱锥的第一平面与底面处或上方的第二平面之间的部分的形状或类似于所述部分的形状。存储器存储元件205可以串联配置布置在第一存取线110-a与第二存取线115-a之间。存储器存储元件205可包含包括硒的第一硫属化物玻璃。在一些实例中，存储器存储元件205包括硒、砷(As)、碲(Te)、硅(Si)、锗(Ge)或锑(Sb)中的至少一者的组合物。当跨存储器存储元件205施加电压时(或当在顶部电极210与底部电极215之间存在电压差时，离子可朝向一个或另一电极迁移。例如，Te及Se离子可朝向正电极迁移且Ge及As离子可朝向负电极迁移。存储器存储元件205也可用作选择器装置。这种类型的存储器架构可为自选存储器技术的实例。

图3说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的图300的实例。图300可说明不同极性的编程脉冲及不同极性的读取脉冲对包含硫属化物材料的存储器单元105-e的影响。存储器单元105-e可包含存储器存储元件205-a、顶部电极210-a、底部电极215-a。存储器单元105-e可与字线110-e及数字线115-e耦合。

图300-a说明具有不同极性的编程脉冲对存储器单元105-e的影响。如果将具有正极性的第一编程脉冲305(例如，跨存储器单元105-e的总电压大于零)施加到存储器单元105-e，那么存储器存储元件205-a中的离子可能聚集在存储器存储元件205-a及顶部电极210-a的界面附近。第一编程脉冲305可生成存储器存储元件205-a中的元素(例如，离子或硒或硒离子)的非均匀分布，其中元素富集接近于顶部电极210-a。为了生成具有正极性的第一编程脉冲305，可将第一电压施加到数字线115-e且可将小于第一电压的第二电压施加到字线110-e。

如果将具有负极性的第二编程脉冲310(例如，跨存储器单元105-e的总电压小于零)施加到存储器单元105-e，那么存储器存储元件205-a中的离子可能聚集在存储器存储元件205-a及底部电极215-a的界面附近。第二编程脉冲310可生成存储器存储元件205-a中的元素(例如，离子或硒或硒离子)的非均匀分布，其中元素富集接近于底部电极215-a。为了生成具有负极性的第二编程脉冲310，可将第一电压施加到字线110-e且可将小于第一电压的第二电压施加到数字线115-e。

图300-b说明具有不同极性的读取脉冲对存储器单元105-e的影响。当读取存储器单元105-e时，由存储器控制器识别为存储在存储器单元105-e中的逻辑状态可基于存储器存储元件205-a中的元素的分布及在读取操作期间施加的读取脉冲的极性。

例如，作为读取操作的部分，存储器控制器可将具有正极性的第一读取脉冲315(例如，跨存储器单元105-e的总电压大于零)施加到存储器单元105-e。由存储器控制器识别为存储在存储器单元105-e中的逻辑状态可基于所述存储器单元中的离子的分布。如果用正极性编程脉冲(例如，第一编程脉冲305)对存储器单元105-e进行编程，那么存储器控制器可确定逻辑‘1’经存储在存储器单元105-e上。然而，如果用负极性编程脉冲(例如，第二编程脉冲310)对存储器单元105-e进行编程，那么存储器控制器可确定逻辑‘0’经存储在存储器单元105-e上。

此现象可能由于存储器存储元件205-a中的离子的分布与经施加脉冲相互作用的方式而发生。如果将读取脉冲的正电压施加到最靠近离子富集的电极(例如，顶部电极210或底部电极215)，那么存储器控制器可检测到大量电荷或高电阻率。存储器控制器可将大量电荷识别为逻辑‘1’。如果将读取脉冲的正电压施加到最远离离子富集的电极(例如，顶部电极210或底部电极215)，那么存储器控制器可检测到少量电荷或低电阻率。存储器控制器可将少量电荷识别为逻辑状态‘0’。

当作为读取操作的部分将具有负极性的第二读取脉冲320(例如，跨存储器单元105-e的总电压小于零)施加到存储器单元105-e时，相同原理可适用。由存储器控制器识别为存储在存储器单元105-e中的逻辑状态可基于所述存储器单元中的离子的分布。如果用正极性编程脉冲(例如，第一编程脉冲305)对存储器单元105-e进行编程，那么存储器控制器可确定逻辑‘0’经存储在存储器单元105-e上。然而，如果用负极性编程脉冲(例如，第二编程脉冲310)对存储器单元105-e进行编程，那么存储器控制器可确定逻辑‘1’经存储在存储器单元105-e上。

在一些情况下，存储器控制器可经配置以在将数据输出到主机装置之前反转数据。为了正确地识别存储在自选存储器单元上的逻辑状态，存储器控制器可能需要知道存储器存储元件中的离子的分布。一种用于识别离子的分布的方式是知道用于对自选存储器单元进行编程的编程脉冲的极性。在一些例子中，存储器控制器可识别用于对自选存储器单元进行编程的编程脉冲的极性及用于读取自选存储器单元的读取脉冲的极性。存储器控制器可基于编程脉冲的极性及读取脉冲的极性两者来识别存储在自选存储器单元上的逻辑状态。在一些例子中，可静态地或半静态地配置施加到存储器图块的特定存储器单元的脉冲的极性。如果动态地配置到特定存储器单元的脉冲的极性，那么存储器控制器可执行额外操作以识别所述极性。

存储器控制器可经配置以利用使用多个极性的脉冲存取自选存储器单元的能力来在同一时间并发地存取同一存储器图块上的存储器单元。在单个存取操作持续时间期间针对每一存储器单元存取施加到存取线的电压可经配置使得施加到存储器图块的未选定存储器单元的电压不超过未选定存储器单元的编程阈值、读取阈值或某个其它干扰阈值。实际上，在存取操作期间施加到不同存取线的电压可经配置使得其负面地干涉未选定单元中的每一者，但相长地干涉存储器图块上的选定存储器单元中的每一者。

图4说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块400的实例。具体来说，图4说明在同一存取操作持续时间期间使用相同类型的存取操作来并发地存取存储器图块400上的两个存储器单元。例如，可并发地读取存储器图块400中的任何两个存储器单元或可并发地对存储器图块400中的任何两个存储器单元进行编程。

存储器图块400包含多个存储器单元405、410，多个字线110-f及多个数字线115-f。存储器图块400说明可使用具有第一极性的第一脉冲来存取(例如，读取或写入)第一选定存储器单元405-a的方式，及可使用具有与第一极性不同的第二极性的第二脉冲来存取(例如，读取或写入)第二选定存储器单元405-b的方式，其中并发地存取(例如，读取或写入)所述选定存储器单元405。存储器图块400也可包含多个未选定存储器单元410。存储器单元405、410可为参考图1到3所描述的存储器单元105的实例。

与存储器图块400相关联的存储器控制器(未展示)可识别第一选定存储器单元405-a及第二选定存储器单元405-b以在单个存取操作持续时间期间使用读取操作或写入操作来并发地存取。在许多存储器架构中，在单个存取操作持续时间期间可存取仅单个存储器单元。

存储器控制器可选择待施加的脉冲(例如，两个读取脉冲或两个编程脉冲)的极性以施加到选定存储器单元405。每一选定存储器单元的脉冲的特定极性可基于多种因素而选择，所述因素可包含选定存储器单元405的位置、选定存储器单元405的离子的分布、用于对选定存储器单元405、405-b进行编程的编程脉冲的特性(例如，极性及其它特性)或其组合。存储器控制器可确定将使用不同极性的脉冲来存取(例如，读取或写入)每一选定存储器单元405、405-b。例如，如果将用正极性读取脉冲读取第一选定存储器单元405-a，那么存储器控制器可确定将用负极性读取脉冲读取第二选定存储器单元405-b。在另一实例中，如果将用正极性编程脉冲对第一选定存储器单元405-a进行编程，那么存储器控制器可确定将用负极性编程脉冲对第二选定存储器单元405-b进行编程。

存储器控制器可控制字线110-f的偏置及数字线115-f的偏置以实现具有选定极性及量值的脉冲。例如，正脉冲可具有+Va的量值及极性(例如，对于读取脉冲为+Vr或对于编程脉冲为+Vp，其中Vr与Vp不同)且负脉冲可具有-Va的量值及极性(例如，对于读取脉冲为–Vr或对于编程脉冲为–Vp，其中Vr与Vp不同)。Va可表示在存取操作(例如，读取操作或写入操作)期间跨选定存储器单元的总电压差。存储器控制器可控制相应字线110-f及数字线115-f上的电压使得跨选定存储器单元的电压差是所要极性及/或量值。在一些情况下，存储器控制器可将第一选定存储器单元405的存取线中的一者保持在零伏且可将另一存取线偏置到Va的全量值。此操作将致使选定存储器单元405被存取(例如，读取或写入)，但其也可能干扰与偏置到Va的存取线耦合的未选定存储器单元410。当跨存储器单元的电压差超过与未选定存储器单元410相关联的编程阈值、读取阈值或某个其它干扰阈值时，未选定存储器单元410可能被干扰。

存储器控制器可将脉冲(例如，Va)划分成施加到第一存取线的第一电压(例如，+Va/2)及施加到第二存取线的第二电压(例如，-Va/2)。第一电压及所述电压的组合将导致Va的全电压差经施加到选定存储器单元405。存储器控制器可识别第一电压及第二电压的量值、极性、形状或其组合以实现跨选定存储器单元405的全电压差。

存储器控制器可基于施加到选定存储器单元405的脉冲的极性来确定每一电压的极性。例如，如果所述脉冲(例如，读取脉冲或编程脉冲)是正极性脉冲，那么存储器控制器可将+Va/2的正极性电压施加到选定存储器单元405的数字线115-f且将-Va/2的负极性电压施加到选定存储器单元405的字线110-f。

在一些情况下，存储器控制器可在两个存取线之间相等地划分脉冲(Va)的量值(例如，50％-50％分割，其中将Va/2施加到两个存取线)。在其它情况下，存储器控制器可在两个存取线之间不相等地划分脉冲(例如，51％-49％分割、60％-40％分割、66％-33％分割、75％-25％分割)。此处所展示的百分比分割仅用于说明性目的且不限于本公开。

将脉冲划分成第一电压及第二电压可降低跨未选定存储器单元410的电压差超过未选定存储器单元410的编程阈值、读取阈值或某个其它干扰阈值的可能性。以这种方式，存储器控制器可降低存储器图块400中的未选定存储器单元410被干扰的可能性。例如，存储器图块400说明可基于偏置一些存取线以存取选定存储器单元405(例如，读取或写入)来跨每一存储器单元405、410看到电压差的方式。

如存储器图块400中所展示，施加到存取线的电压可经配置以在选定存储器单元405处彼此相长地干涉。因而，第一选定存储器单元405-a在存取操作持续时间期间看到正极性脉冲且第二选择存储器单元405-b在存取操作期间看到负极性脉冲。施加到存取线的电压经配置以一起协作以并发地存取第一选定存储器单元405-a及第二选定存储器单元405-b。

如存储器图块400中所展示，施加到存取线的电压还可经配置以在一些未选定存储器单元410处彼此相消地干涉。例如，一些未选定存储器单元410可看到零伏的电压差，即使那个未选定存储器单元的存取线经偏置到某个值以进行存取操作(例如，读取操作或写入操作)。通过以此方式配置电压(例如，第一电压及第二电压)以使其彼此相长地及/或相消地干涉，降低与选定存储器单元405共享存取线的未选定存储器单元410被存取操作干扰的可能性。

施加到存取线的电压还可经配置使得如果在存储器图块中未发生相长或相消干涉，那么跨未选定存储器单元410看到的电压差将不满足干扰阈值(例如，编程阈值或读取阈值)。

在一些情况下，如果使用相同极性的脉冲来存取存储器图块400的两个选定存储器单元405，那么也可能无意地存取一些未选定存储器单元410。例如，如果使用正脉冲来存取第一选定存储器单元405-a及第二选定存储器单元405-b两者，那么也可能无意地存取未选定存储器单元410-a、410-b。在此类情况下，施加到存取线的电压可能在四个存储器单元而非选定的两个存储器单元处彼此相长地干涉。

在一些情况下，经配置以并发地进行存取的选定存储器单元405无法共享共同存取线。这表示第一选定存储器单元405-a无法与第二选定存储器单元405-b耦合到同一数字线115-f或字线110-f。此条件可能增加在存取操作期间一或多个未选定存储器单元410被干扰的可能性。

存储器控制器可经配置以至少部分地基于存储器单元的位置、选定存储器单元405的存取线或选定存储器单元405是否共享存取线来识别选定存储器单元405以进行并发存取操作。在一些情况下，存储器控制器可经配置以在已选择选定存储器单元405之后确定所述存储器单元是否共享共同存取线。如果存储器控制器确定选定存储器单元405共享共同存取线，那么存储器控制器可取消对选定存储器单元405中的一者的存取操作。在此类情况下，在单个存取操作持续时间期间执行的存取操作可用于存取仅单个存储器单元。

在一些情况下，可并发地存取存储器单元的任何组合。在此类情况下，存储器控制器可经配置以基于从主机装置接收的命令来动态地选择将在单个存取操作持续时间期间存取的存储器单元。为了减小用于执行从主机装置接收到的读取命令或写入命令的延时，存储器装置可并发地存取同一存储器图块400中的两个或更多个存储器单元405。在一些情况下，此并发存取可减少存储器装置在接收到命令之后对主机装置执行读取命令或写入命令所花费的总时间。

关于使用相同类型的存取操作(例如，两个读取操作或两个写入操作)来并发地存取存储器图块400的两个存储器单元所描述的原理也更普遍地适用于存取操作的任何组合。例如，存储器控制器可经配置以使用如图4中所描述的类似原理来并发地写入到第一存储器单元及从同一图块上的第二存储器单元读取。

图5说明根据本公开的各种实例的在支持用于并发地存取多个存储器单元的系统及技术的存储器图块中的未选定存储器单元处看到的存取脉冲的图500的实例。在一些境况下，存储器控制器可能想要使用将干扰未选定存储器单元的两个存取脉冲来存取存储器图块的两个存储器单元。为了在单个存取操作持续时间期间防止干扰未选定存储器单元同时仍存取两个选定存储器单元，存储器控制器可延迟所述存取脉冲中的一者。

图500的特征可在参考图4所描述的存储器图块400中实施。参考图500所描述的存取脉冲可为两个读取脉冲或两个编程脉冲的实例。

图500-a说明在存取操作期间由存储器图块的未选定存储器单元(例如，存储器图块400的未选定存储器单元410)看到的电压505-a、510-a。在图500-a中，电压505-a、510-a可彼此“相消地”干涉以防止未选定存储器单元被干扰。例如，第一电压505-a可具有第一极性及第一量值(例如，+Va/2)且电压510可具有相同极性且在一些情况下具有相同量值(例如，+Va/2)。这两个电压505-a、510-a的组合可能导致未能满足未选定存储器单元的干扰阈值(例如，编程阈值或读取阈值或某个其它阈值)的电压差515。在一些情况下，两个电压505-a、510-a的量值及/或极性可能不同，但所得电压差仍可未能满足干扰阈值。

图500-b说明在存取操作期间由存储器图块的未选定存储器单元(例如，存储器图块400的未选定存储器单元410)看到的电压505-b、510-b。在图500-b中，电压505-b、510-b可彼此“相长地”干涉以致使未选定存储器单元在存取操作(例如，读取操作或写入操作)期间被干扰。例如，第一电压505-b可具有第一极性及第一量值(例如，+Va/2)且电压510-b可具有不同极性且在一些情况下具有相同量值(例如，-Va/2)。这两个电压505-b、510-b的组合可能导致满足未选定存储器单元的干扰阈值(例如，编程阈值或读取阈值或某个其它阈值)的电压差520。在一些情况下，两个电压505、510的量值及/或极性可不同，但所得电压差仍可满足干扰阈值。

存储器控制器可识别用于存储器图块的两个选定存储器单元的两个存取脉冲(例如，读取-读取脉冲、编程-编程脉冲或编程-读取脉冲)可能干扰一或多个未选定存储器单元的时间。存储器控制器可使用多种手段来识别这种状况。在一些情况下，存储器控制器可比较存取脉冲的电压与禁止电压组合的预定义列表。在一些情况下，存储器控制器可比较存储器单元位置、存取脉冲的量值及/或极性与禁止组合的预定义列表。在一些情况下，存储器控制器可动态地确定每一存储器单元的相互作用以识别未选定存储器单元是否可能被干扰。

存储器控制器可经配置以基于未选定存储器单元可能被干扰的可能性来延迟用于存储器图块的选定存储器单元中的一者的存取脉冲中的一者。图500-c说明其中存储器控制器延迟第二电压510-c使其在第一电压505-c之后的某个时间出现的实例。图500-d说明其中存储器控制器延迟第一电压505-d使其在第二电压510-d之后的某个时间出现的实例。通过以此方式错开存取脉冲，存储器控制器可经配置以防止跨未选定存储器单元看到的电压差520满足干扰阈值。

在一些情况下，经延迟脉冲可在初始脉冲完整之后出现。在一些情况下，初始脉冲及经延迟脉冲可至少部分地重叠。存储器控制器可基于存储器单元位置、脉冲的极性、脉冲的量值、脉冲的形状或其组合来选择哪个脉冲被延迟。例如，基于其相应量值及/或形状，与第二类型的脉冲重叠相比，第一类型的脉冲重叠可能不太可能导致对未选定存储器单元的干扰。

在一些情况下，编程操作可能伴随预读取操作。在此类情况下，如果并发地对两个单元进行编程，那么编程操作及预读取操作的仅部分可能被延迟。例如，预读取操作可能在当前发生，但编程脉冲中的一者可能被延迟。

图6说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块600的实例。具体来说，图6说明在同一存取操作持续时间期间使用不同类型的存取操作(例如，读取操作及写入操作)来并发地存取存储器图块600上的两个存储器单元。例如，可在存取操作持续时间期间对第一选定存储器单元605-a进行编程且可在存取操作持续时间期间读取第二选定存储器单元605-b，或反之亦然。

存储器图块600包含多个存储器单元605、610，多个字线110-g及多个数字线115-g。存储器图块600说明可使用具有第一极性的编程脉冲来对第一选定存储器单元605-a进行编程的方式及可使用具有与第一极性不同的第二极性的读取脉冲来读取第二选定存储器单元605-b的方式，其中并发地存取所述选定存储器单元605。存储器图块600说明其中并发地使用两种不同类型的脉冲的原理。存储器图块600还可包含多个未选定存储器单元610。存储器图块600可为参考图1及4所描述的存储器图块100及400的实例。存储器单元605、610可为参考图1到4所描述的存储器单元105、405、410的实例。

与存储器图块600相关联的存储器控制器(未展示)可与用于存储器图块400的存储器控制器类似地操作。例如，存储器控制器可选择将存取的存储器单元(例如，选定存储器单元605)可选择将施加到选定存储器单元605的脉冲的特性(例如，量值、极性或形状)，可基于经识别脉冲来确定将施加到存取线的电压，可执行用以确保未选定存储器单元610不被干扰的操作，可执行其它操作及功能，或其组合。

当在同一存取持续时间期间对同一存储器图块执行不同存取操作时，不同类型的脉冲之间的差异可能引起对未选定存储器单元610的干扰。例如，编程脉冲可具有与读取脉冲的一或多个特性不同的一或多个特性。在一些情况下，编程脉冲的量值可大于读取脉冲的量值。此外，编程脉冲及读取脉冲的形状的差异可增加在存取操作持续时间的至少一部分期间干扰未选定存储器单元610的可能性，其中对同一存储器图块600的不同存储器单元执行写入操作及读取操作两者。

存储器控制器可经配置以选择脉冲的特性且以某种方式将脉冲划分成用于存取线的电压以降低干扰未选定存储器单元610的可能性。图700及800说明关于存储器图块中的编程脉冲与读取脉冲之间的相互作用的问题及解决方案。

图7说明根据本公开的各种实例的在支持用于并发地存取多个存储器单元的系统及技术的存储器图块中的未选定存储器单元处看到的存取脉冲的图700的实例。在一些情况下，存储器控制器可能想要与读取存储器图块的第二存储器单元并发地存取同一存储器图块的第一存储器单元。在一些情况下，并发地执行两个操作可能干扰存储器图块的未选定存储器单元。为了防止在单个存取操作持续时间期间干扰未选定存储器单元同时仍存取两个选定存储器单元，存储器控制器可执行多种缓解操作。

图700的特征可在参考图6所描述的存储器图块600中实施。参考图700所描述的存取脉冲可为读取脉冲及编程脉冲的实例。

图700说明在多个存取操作持续时间715期间施加到存取线的由未选定存储器单元(例如，未选定存储器单元610)看到的多个电压705、710。电压705、710可为编程脉冲及读取脉冲的部分。例如，在第一存取操作持续时间715-a期间，可将第一编程电压705-a施加到与存储器图块的未选定存储器单元耦合的第一存取线(例如，字线110-g或数字线115-g)且可将第一读取电压710-a施加到与存储器图块的未选定存储器单元耦合的第二存取线(例如，字线110-g或数字线115-g)。在第一存取操作持续时间715-a期间可与第一编程电压705-a并发地施加第一读取电压710-a。

在第一存取操作持续时间715-a期间，由未选定存储器单元看到的电压差720可能未能满足未选定存储器单元的干扰阈值(例如，编程阈值、读取阈值或其它阈值)。实际上，第一编程电压705-a及第一读取电压710-a可彼此“相消地”干涉且防止未选定存储器单元被干扰。

在对比实例中，在第三存取操作持续时间715-c期间，由未选定存储器单元看到的电压差725可满足未选定存储器单元的干扰阈值(例如，编程阈值、读取阈值或其它阈值)。第三编程电压705-c可具有第一极性及第一量值，其与第三读取电压710-c的第二极性(与所述第一极性不同)及第二量值协作以产生满足干扰阈值的电压差725。实际上，第三编程电压705-c及第三读取电压710-c可彼此“相长地”干涉且致使未选定存储器单元被干扰。

存储器控制器可执行一或多个缓解操作以防止在如同第三存取操作持续时间715-c中所说明的那些场景的场景中未选定存储器单元被干扰。在一些情况下，在其中未选定存储器单元可能被干扰的存取操作持续时间期间，存储器控制器可取消编程操作或读取操作。在一些情况下，存储器控制器可将编程脉冲划分成若干电压，这将降低对未选定存储器单元的干扰的可能性或防止对未选定存储器单元的干扰。因为编程脉冲及读取脉冲可能具有不同量值及/或形状，所以存储器控制器可以此方式划分这两个脉冲的量值使得对未选定存储器单元的干扰的风险得以缓解。在一些情况下，存储器控制器可延迟与参考图5所描述的电压类似的电压中的一者。

在一些情况下，存储器控制器可将脉冲划分成不相等划分(例如，不是50/50分割)。在一些情况下，每一脉冲及/或电压可具有特定形状。例如，第三编程电压705-c可具有阶梯形状或斜坡形状且第三读取电压710-c可具有阶梯形状或斜坡形状。在此类例子中，存储器控制器可引起斜坡或阶梯重合使得在未选定存储器单元处看到的电压差不满足干扰阈值。例如，在第三存取操作持续时间715-c期间，第三编程电压705-c可为递增斜坡形状且第三读取电压710-c可为递减斜坡形状。

在一些情况下，存储器控制器可选择编程脉冲、读取脉冲及/或由那些脉冲产生的经划分电压的极性以缓解对未选定存储器单元的干扰。在一些情况下，存储器控制器可能致使施加到未选定存储器单元的两个电压的极性为不同极性(例如，一个负及一个正)。

图8说明根据本公开的各种实例的在支持用于并发地存取多个存储器单元的系统及技术的存储器图块中的未选定存储器单元处看到的存取脉冲的图800的实例。所述图说明由存储器控制器用于当在同一存储器图块上与读取第二选定存储器单元并发地对第一选定存储器单元进行编程时缓解对未选定存储器单元的干扰的过程。图800的特征可在参考图6所描述的存储器图块600中实施。参考图800所描述的存取脉冲可为读取脉冲及编程脉冲的实例。

图说明其中存储器控制器基于编程脉冲的极性来选择施加到存储器图块的存取线的读取脉冲(及扩展来说读取电压)的极性的实例。通过基于编程脉冲的极性来选择读取脉冲的极性，存储器控制器可缓解对存储器图块的未选定存储器单元的干扰的可能性。在一些情况下，存储器控制器可基于读取脉冲的极性来选择编程脉冲的极性。

存储器控制器可识别用于选定存储器单元的编程脉冲的极性。存储器控制器可基于选定存储器单元的当前状态(例如，选定存储器单元的当前离子分布)来进行这个识别。接着，存储器控制器可将读取脉冲的极性选择为与编程脉冲的极性相反以最小化存储器图块的未选定存储器单元将被对存储器图块上的两个存储器单元的同时写入及读取干扰的可能性。

例如，图800说明在多个存取操作持续时间815期间施加到存取线的由未选定存储器单元(例如，未选定存储器单元610)看到的多个电压805、810。电压805、810可为编程脉冲及读取脉冲的部分。在每一存取操作持续时间815期间，存储器控制器可识别施加到与存储器图块的未选定存储器单元耦合的第一存取线(例如，字线110-g或数字线115-g)的编程电压805的极性。存储器控制器还可基于编程脉冲的经识别极性来选择读取电压810的极性。

例如，存储器控制器可识别在第一存取操作持续时间815-a期间，第一编程电压805-a具有正极性。存储器控制器可基于所述编程脉冲具有正极性来将第一读取电压810-a选择为具有负极性。实际上，存储器控制器可基于用于对选定存储器单元上的新数据进行编程的编程脉冲的极性来切换读取脉冲的极性。在一些情况下，存储器控制器可经配置以基于读取脉冲的极性来切换编程脉冲的极性。

图9说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的电路900的实例。电路900说明用于在存取操作期间动态地修改编程脉冲及/或读取脉冲的极性的组件。

电路900可包含存储器单元905、字线110-h及数字线115-h。正极性电压源910及负极性电压源915可选择性地耦合到存取线(例如，字线110-h或数字线115-h)。切换组件920可经配置以选择性地将各种电压源910、915中的一或多者耦合到相应存取线。存储器单元905可为参考图1到8所描述的存储器单元105、405、605的实例。

电压源910、915可经配置以将其相应存取线偏置到与所述电压源相关联的电压量值。在一些情况下，每一电压源910、915经配置以输出多个电压量值。例如，正极性电压源910可经配置以输出与编程脉冲相关联的第一电压量值、与读取脉冲相关联的第二电压量值及/或与不同形状脉冲相关联的多个电压量值。在一些情况下，每一电压源910、915经配置以输出单个电压量值与单个极性。在此类情况下，可使用切换组件920选择性地耦合存取线(例如，字线110-h及数字线115-h)与两个以上电压源910、915。

例如，字线110-h可经配置以耦合到用于编程脉冲的正极性电压源、用于读取脉冲的正极性电压源、用于编程脉冲的负极性电压源、用于读取脉冲的负极性电压源或其组合。在一些情况下，单个电压源可经配置以生成用于存取存储器单元905的所有脉冲(例如，量值、极性及形状)。在此类情况下，电路900可不包含切换组件920。存储器控制器还可经配置以在存取操作期间将电压源910、915与存取线隔离/解耦。

切换组件920可为定位在电压源910、915与其相应存取线之间的一或多个晶体管。存储器控制器可经配置以通过控制所述晶体管的栅极电压来选择各种电压源910、915。在一些情况下，切换组件920可包含用于一个电压源的p型晶体管及用于另一电压源的n型晶体管。在此类情况下，晶体管的栅极可系在一起使得一次仅一个电压源可经耦合到存取线。在一些情况下，两个晶体管可为相同类型，栅极可经绑定在一起，但所述栅极中的一者还可包含反相器。在一些情况下，切换组件920可经配置以在不同组件之间切换。例如，切换组件920可耦合存取与正极性电压源910或负极性电压源915。

电路900还可包含使用切换组件935选择性地与数字线115-h耦合的第一感测组件925及第二感测组件930(有时感测组件称为感测放大器)。当在存取操作期间使用正极性读取脉冲时，第一感测组件925可经配置以感测存储器单元905的状态。当在存取操作期间使用负极性读取脉冲时，第二感测组件930可经配置以感测存储器单元905的状态。

存储器控制器可经配置以基于施加到存储器单元905的读取脉冲的极性来选择性地将数字线115-h耦合到感测组件925、930中的一者。存储器控制器还可经配置以在存取操作期间将数字线与感测组件925、930中的一者隔离/解耦。在一些情况下，单个感测组件可经配置以使用正极性及负极性读取脉冲两者进行感测。在此类情况下，电路900可不包含切换组件935。所述感测组件可为参考图1所描述的感测组件125的实例。

切换组件935可为定位在感测组件925、930与其数字存取线115-h之间的一或多个晶体管。存储器控制器可经配置以通过控制所述晶体管的栅极电压来选择各种感测组件925、930。

在一些情况下，切换组件935可包含用于导通感测组件的p型晶体管及用于另一感测组件的n型晶体管。在此类情况下，晶体管的栅极可系在一起使得一次仅一个感测组件可经耦合到存取线。在一些情况下，两个晶体管可为相同类型，栅极可系在一起，但所述栅极中的一者还可包含反相器。在一些情况下，切换组件935可经配置以在不同组件之间切换。例如，切换组件935可耦合存取与感测组件925、930中的任一者。

在一个实施例中，存储器装置可包含存储器单元905、与存储器单元905耦合的数字线115-h、与数字线115-h耦合的第一感测组件925，第一感测组件925可经配置以至少部分地基于第一读取脉冲具有第一极性来识别存储在存储器单元上的逻辑状态，及与数字线115-h耦合的第二感测组件930，第二感测组件930经配置以至少部分地基于具有与第一极性不同的第二极性的第二读取脉冲来识别存储在存储器单元上的逻辑状态。

在上文所描述的存储器装置的一些实例中，第一电压源910与数字线115-h耦合，第一电压源910经配置以供应具有第一极性的第一读取脉冲的至少一部分。在上文所描述的装置或系统的一些实例中，第二电压源915与数字线115-h耦合，第二电压源915经配置以供应具有第二极性的第二读取脉冲的至少一部分。

在上文所描述的存储器装置的一些实例中，切换组件920经配置以在存取操作期间选择性地耦合数字线115-h与第一电压源910或第二电压源915。

在上文所描述的存储器装置的一些实例中，切换组件935经配置以在读取操作期间至少部分地基于施加到存储器单元905的读取脉冲的类型来选择性地从第一感测组件925或第二感测组件930输出信号。

在上文所描述的存储器装置的一些实例中，存储器单元905包括经配置以使用离子的非均匀分布来指示逻辑状态的硫属化物材料。在上文所描述的存储器装置的一些实例中，存储器单元905可为自选存储器单元。

图10说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器图块1000的实例。存储器图块1000可包含经静态地或半静态地配置的半图块1005、1010。半图块1005、1010可用于实施并发地存取存储器图块1000的两个存储器单元的技术。存储器图块1000可为参考图1、4及6所描述的存储器图块100、400、600的实例。

包含多个自选存储器单元的存储器图块可经配置以并发地存取几乎任何成对的存储器单元。然而，使用脉冲的各种组合来动态地存取存储器单元的各种组合可能增加存储器控制器的处理负荷。为了减少对同一存储器图块中的两个存储器单元执行并发存取操作所需的处理，存储器图块1000可包含第一半图块1005及第二半图块1010。

第一半图块1005可包含经配置以使用正极性读取脉冲进行读取的多个存储器单元1015。第二半图块1010可包含经配置以使用负极性读取脉冲进行读取的多个存储器单元1020。所述存储器图块可包含多个字线110-i及多个数字线115-i。此配置可减少执行读取操作所需的处理，因为针对给定半图块每次使用相同读取脉冲。另外，此配置可减少操作存储器图块1000所需的组件的数量(例如，可减少感测组件、切换组件、电压源或其组合的数目)。

可以任何方式将存储器图块1000分成不同半图块。在一些情况下，存储器图块1000-a可包含由字线110-i分组的半图块。其中第一半图块1005-a包含与第一组字线110-i电连通的存储器单元1015-a且第二半图块1010-a包含与不同于所述第一组的第二组字线110-i电连通的存储器单元1020-a。在一些情况下，存储器图块1000-b可包含由数字线115-i分组的半图块。其中第一半图块1005-b包含与第一组数字线115-i电连通的存储器单元1015-b且第二半图块1010-b包含与不同于所述第一组的第二组数字线115-i电连通的存储器单元1020-b。

即使存储器图块1000的存储器单元1015、1020经配置以通过特定极性的读取脉冲进行读取，所述存储器单元的每个存储器单元1015、1020也可经配置以通过正极性编程脉冲及负极性编程脉冲进行编程。可能需要此能力来改变任何给定存储器单元中的离子的分布。

包含第一存储器单元的读取操作及第二存储器单元的读取操作的存取操作持续时间可如参考图4及5所描述那样执行。存储器控制器可在单个存取操作持续时间期间选择第一半图块1005中的存储器单元1015及第二半图块1010中的存储器单元1020以进行读取。在半图块配置中，由于半图块的配置方式，可能无法读取耦合到同一存取线的两个存储器单元。

例如，在存储器图块1000-a中，用于第一半图块1005-a的字线110-i可经配置以在读取操作期间具有负极性电压且用于第二半图块1010-a的字线110-i可经配置以在读取操作期间具有负极性电压。为了读取存储器单元，那表示用于每一半图块1005-a、1010-a的对应数字线115-i可经偏置到具有与其相关联字线110-i相反的极性的电压。因为无法在同一时间将单个数位线115-i偏置到正极性电压及负极性电压两者，所以如果将在同一存取操作持续时间期间读取呈半图块配置的两个存储器单元，那么其无法共享共同数字线115-i或共同字线110-i。在一些情况下，可并发地读取存储器图块1000的任何两个存储器单元，只要所述两个存储器单元不共享共同存取线(共同字线或共同数字线)即可。

在存储器图块1000的半图块配置中，针对每一半图块静态地配置读取脉冲的极性。例如，可使用正极性读取脉冲来读取第一半图块1005的存储器单元1015且可使用负极性读取脉冲来读取第二半图块1010的存储器单元1020，或反之亦然。由于读取脉冲的这种静态配置，存储器控制器可经配置以基于存储器单元在哪个半图块中、存储器单元的所要逻辑状态、存储器单元的当前状态或将用于读取存储器单元的读取脉冲的极性或其组合来选择编程脉冲的极性。

例如，在其中使用正极性读取脉冲来读取存储器单元1015的第一半图块1005中，如果将正极性编程脉冲施加到存储器单元1015，那么离子的第一分布可能出现在存储器单元1015上，所述正极性读取脉冲可将其解释为逻辑‘1’。类似地，如果将负极性编程脉冲施加到存储器单元1015，那么在与第一分布不同的离子的第二分布可能出现在存储器单元1015上，所述正极性读取脉冲可将其解释为逻辑‘0’。

相反，在其中使用负极性读取脉冲来读取存储器单元1020的第二半图块1010中，如果将正极性编程脉冲施加到存储器单元1020，那么离子的第一分布可能出现在存储器单元1020上，所述负极性读取脉冲可将其解释为逻辑‘0’。类似地，如果将负极性编程脉冲施加到存储器单元1020，那么离子的第二分布可能出现在存储器单元1020上，所述负极性读取脉冲可将其解释为逻辑‘1’。在此类情况下，使用不同极性编程脉冲来将逻辑‘1’写入到不同半图块的存储器单元。例如，使用正极性编程脉冲来将逻辑‘1’存储在第一半图块1005上且使用负极性编程脉冲来将逻辑‘1’存储在第二半图块1010上。在一些情况下，存储器控制器可经配置以在输出经感测逻辑状态之前反转经感测逻辑状态。在此类情况下，可使用相同极性的编程脉冲来将逻辑‘1’存储到两个半图块。

在一些情况下，存储器控制器在写入操作期间可能不施加编程脉冲。例如，如果存储器单元已存储存储在其上的逻辑‘1’且写入命令指示下一所要逻辑状态是逻辑‘1’，那么存储器控制器可在写入操作期间不采取任何动作且指示将所要值写入到存储器单元。

在存储器图块1000的半图块配置中，编程脉冲、读取脉冲、位转换或其组合的各种组合可能干扰存储器图块1000的未选定存储器单元。这可能由于读取脉冲的静态配置降低存取操作的一些灵活性而发生。存储器控制器可经配置以识别可能在具有半图块1005、1010的存储器图块1000中并发地发生的存取操作的“禁止”组合。存取操作的禁止组合可能在存储器图块1000的未选定存储器单元看到满足干扰阈值(例如，编程阈值或读取阈值)的电压差时发生。

表1说明当并发地对存储器图块1000中的两个存储器单元进行编程(例如，与对第二半图块1010中的第二存储器单元1020进行编程并发地对第一半图块1005中的第一存储器单元1015进行编程)时可能跨存储器图块1000的未选定存储器单元出现的电压差。表1指示哪些编程位转换可能导致存储器图块1000的未选定存储器单元看到满足干扰阈值的电压差。

表1—不同半图块中的同时写入操作

在半图块配置中，存储器控制器可经配置以确定是否可在半图块层级上干扰存储器图块中的未选定存储器单元。此配置可减少用于执行并发写入操作的处理且由此降低功耗，减少处理时间(例如，延时)或其组合。在一些实例中，存储器控制器可在并发存取操作期间识别每一半图块的位转换且可基于位转换来确定存储器图块中的未选定存储器单元是否将被干扰。在此类实例中，存储器控制器可能不必逐个存储器单元地检查是否可容许写入操作的组合，而是可逐个半图块地检查。在一些情况下，存储器控制器可使用存储在存储器中的查找表来比较位转换。

在确定一或多个未选定存储器单元可能受在具有半图块的同一存储器图块中并发地执行两个写入操作干扰之后，存储器控制器可执行一或多个干扰缓解操作。例如，存储器控制器可取消写入操作中的一者且在除当前持续时间之外的后继存取操作持续时间期间执行所述写入操作。在一些实例中，存储器控制器可在同一存取操作持续时间内延迟编程脉冲中的一者。在一些情况下，存储器控制器可修改在两个并发写入操作期间施加到存储器单元的一或多个电压的形状。

表2说明当与读取存储器图块1000的第二存储器单元并发地对存储器图块1000的第一存储器单元进行编程(与读取第二半图块1010中的第二存储器单元1020并发地对第一半图块1005中的第一存储器单元1015进行编程)时可能跨存储器图块1000的未选定存储器单元出现的电压差。表2指示与读取脉冲极性组合的哪些编程脉冲极性可能导致存储器图块1000的未选定存储器单元看到满足干扰阈值的电压差。

表2—不同半图块中的同时读取-写入操作

在表2中，针对半图块1005仅展示正极性读取脉冲且针对半图块1010仅展示负极性读取脉冲，这是因为根据定义，仅单个极性的读取脉冲与教示半图块相关联。在一些情况下，分配给每一半图块的读取脉冲的极性可能颠倒。

在半图块配置中，存储器控制器可经配置以通过并发地对存储器图块1000执行读取操作及写入操作来确定是否可在半图块层级上干扰同一存储器图块中的未选定存储器单元。此半图块配置可减少用于执行并发写入操作及读取操作的处理且由此降低功耗，减少处理时间(例如，延时)或其组合。在一些实例中，存储器控制器可在并发存取操作期间识别每一半图块的脉冲极性及/或位转换且可基于脉冲极性及/或位转换来确定存储器图块中的未选定存储器单元是否将被干扰。

在此类实例中，存储器控制器可能不必逐个存储器单元地检查是否可容许写入操作及读取操作的组合，而是可逐个半图块地检查。在一些情况下，存储器控制器可使用存储在存储器中的查找表来比较脉冲极性及/或脉冲极性。

在确定一或多个未选定存储器单元可能受在具有半图块的同一存储器图块中并发地执行两个写入操作干扰之后，存储器控制器可执行一或多个干扰缓解操作。例如，存储器控制器可取消存取操作中的一者(读取操作或写入操作)且在除当前持续时间之外的后继存取操作持续时间期间执行所述存取操作。在一些实例中，存储器控制器可在同一存取操作持续时间内延迟所述脉冲中的一者(读取脉冲或编程脉冲)。在一些情况下，存储器控制器可在两个并发存取操作期间修改施加到存储器单元的一或多个电压的形状。

在一个实施例中，存储器装置可包含：存储器图块1000，其具有存储器单元的第一区段(例如，第一半图块1005)及存储器单元的第二区段(例如，第二半图块1010)，其中第一区段的存储器单元1015经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取且第二区段的存储器单元1020经配置以响应于具有与第一极性不同的第二极性的第二读取脉冲的施加而进行读取；第一感测组件(例如，感测组件1120或1155)，其与存储器图块1000的存储器单元的第一区段耦合且经配置以至少部分地基于第一读取脉冲具有第一极性来识别存储器单元的第一区段的一个存储器单元的逻辑状态；及第二感测组件(例如，感测组件1120或1155)，其与存储器图块的存储器单元的第二区段耦合且经配置以至少部分地基于具有第二极性的第二读取脉冲来识别存储器单元的第二区段的一个存储器单元的逻辑状态。

在上文所描述的存储器装置的一些实例中，第一电压源(例如，电压源910、915)与第一部分的数字线115耦合，第一电压源(例如，电压源910、915)经配置以供应具有第一极性的第一读取脉冲的至少一部分。在上文所描述的装置或系统的一些实例中，第二电压源(例如，电压源910、915)与第二部分的数字线耦合，第二电压源(例如，电压源910、915)经配置以供应具有第二极性的第二读取脉冲的至少一部分。

在上文所描述的存储器装置的一些实例中，存储器图块1000的存储器单元1015、1020可由经配置以使用离子的非均匀分布来指示逻辑状态的硫属化物材料形成。在上文所描述的存储器装置的一些实例中，用于存储器单元的第一部分的一或多个修整参数可独立于用于存储器单元的第二部分的一或多个修整参数。

在上文所描述的存储器装置的一些实例中，第一感测组件(例如，感测组件1120)及第二感测组件(例如，感测组件1120)可经定位在存储器图块1000的占据区域(例如，占据区域1170)下方。在上文所描述的存储器装置的一些实例中，存储器图块1000包含存储器单元的一个以上层面。

图11说明根据本公开的各种实例的支持用于并发地存取多个存储器单元的系统及技术的存储器装置1100的实例。存储器装置1100可包含多个存储器图块。存储器装置的每一存储器图块可被分成两个或更多个半图块。存储器装置1100说明经配置以并发地对存储器图块的至少两个存储器单元执行存取操作的组件。

第一存储器装置1100-a可包含多个存储器图块1105，每一存储器图块1105被分成经配置以由正极性读取脉冲读取的第一半图块1110及经配置以由负极性读取脉冲读取的第二存储器图块1115。存储器图块1105可包含与每一半图块1110、1115耦合的感测组件1120。感测组件1120可经配置以基于与那个半图块相关联的读取脉冲的极性来识别存储器单元的逻辑状态。

在存储器图块1105中，感测组件1120可经定位在存储器单元阵列的占据区域1135外部。存储器图块1105可包含经配置以对两个半图块1110、1115的存储器单元进行寻址的行解码器1125及列解码器1130。在存储器图块1105中，行解码器1125或列解码器1130中的至少一者或两者可经定位在存储器单元阵列的占据区域1135外部。在一些情况下，行解码器1125或列解码器1130中的至少一者或两者可经定位在存储器单元阵列下方内及/或存储器单元阵列的占据区域1135内。

第二存储器装置1100-b可包含多个存储器图块1140，每一存储器图块1140被分成经配置以由正极性读取脉冲读取的第一半图块1145及经配置以由负极性读取脉冲读取的第二存储器图块1150。存储器图块1140可包含与每一半图块1145、1150耦合的感测组件1155。感测组件1155可经配置以基于与那个半图块相关联的读取脉冲的极性来识别存储器单元的逻辑状态。在存储器图块1140中，感测组件1155可经定位在存储器单元阵列的占据区域1170中。

在此类配置中，感测组件1155可经定位在所述阵列下方的CMOS中。存储器图块1140可包含经配置以对两个半图块1145、1150的存储器单元进行寻址的行解码器1160及列解码器1165。在存储器图块1140中，行解码器1160或列解码器130中的至少一者或两者可经定位在存储器单元阵列下方内及/或存储器单元阵列的占据区域1170内。在此类配置中，行解码器1160或列解码器130中的至少一者或两者可经定位在所述阵列下方的CMOS中。在一些情况下，行解码器1160或列解码器1165中的至少一者或两者可经定位在存储器单元阵列的占据区域1170外部。

存储器装置1100的存储器图块1105、1140可包含未展示的组件。在一些情况下，存储器图块1105、1140可包含一或多个电压源及/或经配置以选择性地将一或多个电压源耦合到其相应存取线的一或多个切换组件。例如，存储器图块1105、1140可包含参考图9所描述的一些或所有组件。在其中感测组件与整个半图块相关联的一些情况下，存储器图块1105、1140可不包含经配置以选择性地将不同感测组件耦合到数字线的切换组件。

图12展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1200的流程图。方法1200的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1205处，存储器控制器140可识别存储器图块的第一存储器单元以进行读取。1205的操作可根据本文中所描述的方法来执行。

在框1210处，存储器控制器140可识别所述存储器图块的第二存储器单元以进行读取。1210的操作可根据本文中所描述的方法来执行。

在框1215处，存储器控制器140可选择第一读取脉冲的第一极性以读取所述第一存储器单元且选择第二读取脉冲的第二极性以读取所述第二存储器单元。1215的操作可根据本文中所描述的方法来执行。

在框1220处，存储器控制器140可使用所述第一读取脉冲来读取所述第一存储器单元。1220的操作可根据本文中所描述的方法来执行。

在框1225处，存储器控制器140可至少部分地基于选择所述第一极性及所述第二极性，与读取所述第一存储器单元并发地使用所述第二读取脉冲来读取所述第二存储器单元。1225的操作可根据本文中所描述的方法来执行。

描述一种用于执行方法1200的设备。所述设备可包含：用于识别存储器图块的第一存储器单元以进行读取的部件；用于识别所述存储器图块的第二存储器单元以进行读取的部件；用于选择第一读取脉冲的第一极性以读取所述第一存储器单元且选择第二读取脉冲的第二极性以读取所述第二存储器单元的部件；用于使用所述第一读取脉冲来读取所述第一存储器单元的部件；及用于至少部分地基于选择所述第一极性及所述第二极性，与读取所述第一存储器单元并发地使用所述第二读取脉冲来读取所述第二存储器单元的部件。

在上文所描述的方法1200及设备的一些实例中，所述第一读取脉冲的所述第一极性可与所述第二读取脉冲的所述第二极性相反。上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于选择所述第一极性及所述第二极性，并发地将电压施加到与所述第一存储器单元及所述第二存储器单元耦合的存取线，其中与所述第一存储器单元并发地读取所述第二存储器单元可至少部分地基于将所述电压施加到所述存取线。

上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：将所述第一读取脉冲划分成施加到第一存取线的第一电压及施加到第二存取线的第二电压，所述第一存取线及所述第二存取线与所述第一存储器单元耦合。上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一读取脉冲的所述第一极性，识别所述第一电压的量值及极性。上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一读取脉冲的所述第一极性及所述第一电压，识别与所述第一电压的所述量值不同的所述第二电压的量值及与所述第一电压的所述极性不同的所述第二电压的极性，其中施加所述电压可至少部分地基于所述划分及所述识别。

上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于与读取所述第一存储器单元并发地读取所述第二存储器单元，识别存储在所述第一存储器单元上的第一逻辑状态及存储在所述第二存储器单元上的第二逻辑状态。

上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一读取脉冲具有所述第一极性，将所述第一存储器单元耦合到第一类型的感测组件。上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第二读取脉冲具有所述第二极性，将所述第二存储器单元耦合到与所述第一类型不同的第二类型的感测组件。

在上文所描述的方法1200及设备的一些实例中，可选择所述第一极性及所述第二极性使得在所述存储器图块的第三存储器单元处由所述第一读取脉冲或所述第二读取脉冲引起的电压差不满足所述第三存储器单元的编程阈值。

上文所描述的方法1200及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定所述第一存储器单元及所述第二存储器单元可与共同存取线耦合，其中至少部分地基于确定所述第一存储器单元及所述第二存储器单元可与所述共同存取线耦合，所述第一极性及所述第二极性可为相同的。

图13展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1300的流程图。方法1300的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1305处，存储器控制器140可识别存储器图块的第一存储器单元以进行读取。1305的操作可根据本文中所描述的方法来执行。

在框1310处，存储器控制器140可识别所述存储器图块的第二存储器单元以进行读取。1310的操作可根据本文中所描述的方法来执行。

在框1315处，存储器控制器140可选择第一读取脉冲的第一极性以读取所述第一存储器单元且选择第二读取脉冲的第二极性以读取所述第二存储器单元。1315的操作可根据本文中所描述的方法来执行。

在框1320处，存储器控制器140可至少部分地基于选择所述第一极性及所述第二极性，并发地将电压施加到与所述第一存储器单元及所述第二存储器单元耦合的存取线。1320的操作可根据本文中所描述的方法来执行。

在框1325处，存储器控制器140可使用所述第一读取脉冲来读取所述第一存储器单元。1325的操作可根据本文中所描述的方法来执行。

在1330处，存储器控制器140可至少部分地基于选择所述第一极性及所述第二极性且将所述电压施加到所述存取线，与读取所述第一存储器单元并发地使用所述第二读取脉冲来读取所述第二存储器单元。1330的操作可根据本文中所描述的方法来执行。

图14展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1400的流程图。方法1400的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1405处，存储器控制器140可识别存储器图块的第一存储器单元以使用写入操作进行编程。1405的操作可根据本文中所描述的方法来执行。

在框1410处，存储器控制器140可识别所述存储器图块的第二存储器单元以使用写入操作或读取操作进行存取。1410的操作可根据本文中所描述的方法来执行。

在框1415处，存储器控制器140可确定在存取操作持续时间期间在所述存储器图块上容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元。1415的操作可根据本文中所描述的方法来执行。

在框1420处，存储器控制器140可在所述存取操作持续时间期间对所述存储器图块的所述第一存储器单元进行编程。1420的操作可根据本文中所描述的方法来执行。

在框1425处，存储器控制器140可至少部分地基于确定容许与对所述第一存储器单元进行编程并发地存取所述存储器图块的所述第二存储器单元，在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元。1425的操作可根据本文中所描述的方法来执行。

描述一种用于执行方法1400的设备。所述设备可包含：用于识别存储器图块的第一存储器单元以使用写入操作进行编程的部件；用于识别所述存储器图块的第二存储器单元以使用写入操作或读取操作进行存取的部件；用于确定在存取操作持续时间期间在所述存储器图块上容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元的部件；用于在所述存取操作持续时间期间对所述存储器图块的所述第一存储器单元进行编程的部件；及用于至少部分地基于确定容许与对所述第一存储器单元进行编程并发地存取所述存储器图块的所述第二存储器单元，在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元的部件。

在上文所描述的方法1400及设备的一些实例中，与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可进一步包含用于以下操作的过程、特征、部件或指令：在所述存取操作持续时间期间使用第一编程脉冲来对所述第一存储器单元进行编程及在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用第二编程脉冲来对所述第二存储器单元进行编程。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于在所述存取操作持续时间期间施加到未选定存储器单元的电压超过所述存储器图块上的编程阈值，延迟在所述存取操作持续时间期间所述第一编程脉冲或所述第二编程脉冲的施加，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于延迟所述第一编程脉冲。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：在所述写入操作期间识别所述第一存储器单元的第一位转换且在所述写入操作期间识别所述第二存储器单元的第二位转换。上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定在所述单个存取操作持续时间期间所述第一位转换及所述第二位转换的组合可能将导致施加到所述未选定存储器单元的电压超过所述存储器图块上的编程阈值，其中延迟所述第一编程脉冲或所述第二编程脉冲的所述施加可至少部分地基于确定所述第一位转换及所述第二位转换的所述组合将导致施加到所述未选定存储器单元的所述电压超过所述编程阈值。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一编程脉冲及所述第二编程脉冲的组合将超过未选定存储器单元的编程阈值的电压施加到所述未选定存储器单元，避免在所述单个存取操作持续时间期间施加所述第一编程脉冲及所述第二编程脉冲。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定所述第一存储器单元可与所述第二存储器单元耦合到不同存取线，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于确定所述第一存储器单元可与所述第二存储器单元耦合到不同存取线。

在上文所描述的方法1400及设备的一些实例中，与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可进一步包含用于以下操作的过程、特征、部件或指令：在所述存取操作持续时间期间使用编程脉冲来对所述第一存储器单元进行编程及在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用读取脉冲来读取所述第二存储器单元。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于在所述存取操作持续时间期间施加到所述第一存储器单元的所述编程脉冲的特性，选择在所述存取操作持续时间期间施加到所述第二存储器单元的所述读取脉冲的极性。

在上文所描述的方法1400及设备的一些实例中，所述编程脉冲的所述特性可为所述编程脉冲的极性、所述编程脉冲可施加到的位置、与所述编程脉冲相关联的位转换或其组合。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述读取脉冲具有负极性，反转从所述第二存储器单元读取的数据。上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：输出经反转数据。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于在所述存取操作持续时间期间施加到未选定存储器单元的电压超过所述存储器图块上的编程阈值，延迟在所述存取操作持续时间期间所述编程脉冲或所述读取脉冲的施加，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于延迟所述编程脉冲或所述读取脉冲。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定所述编程脉冲及所述读取脉冲的组合将导致在所述存取操作持续时间期间施加到未选定存储器单元的电压超过所述存储器图块上的编程阈值，其中延迟所述编程脉冲或所述读取脉冲可至少部分地基于确定所述编程脉冲及所述读取脉冲的所述组合将导致施加到所述未选定存储器单元的所述电压超过所述编程阈值。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述编程脉冲及所述读取脉冲的组合将超过未选定存储器单元的编程阈值的电压施加到所述未选定存储器单元，避免在所述存取操作持续时间期间施加所述编程脉冲及所述读取脉冲。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定可容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于所述识别所述电压不满足所述编程阈值。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定可容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于所述识别所述电压不满足所述编程阈值。

上文所描述的方法1400及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定可容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元可至少部分地基于所述比较所述组合与所述一组。

图15展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1500的流程图。方法1500的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1505处，存储器控制器140可识别存储器图块的第一存储器单元以使用写入操作进行编程。1505的操作可根据本文中所描述的方法来执行。

在框1510处，存储器控制器140可识别所述存储器图块的第二存储器单元以使用写入操作或读取操作进行存取。1510的操作可根据本文中所描述的方法来执行。

在框1515处，存储器控制器140可确定在存取操作持续时间期间在所述存储器图块上容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元。1515的操作可根据本文中所描述的方法来执行。

在框1520处，存储器控制器140可在所述存取操作持续时间期间使用第一编程脉冲来对所述存储器图块的所述第一存储器单元进行编程。1520的操作可根据本文中所描述的方法来执行。

在框1525处，存储器控制器140可至少部分地基于确定容许与对所述第一存储器单元进行编程并发地存取所述存储器图块的所述第二存储器单元，在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用第二编程脉冲对所述第二存储器单元进行编程。1525的操作可根据本文中所描述的方法来执行。

图16展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1600的流程图。方法1600的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1605处，存储器控制器140可识别存储器图块的第一存储器单元以使用写入操作进行编程。1605的操作可根据本文中所描述的方法来执行。

在框1610处，存储器控制器140可识别所述存储器图块的第二存储器单元以使用写入操作或读取操作进行存取。1610的操作可根据本文中所描述的方法来执行。

在框1615处，存储器控制器140可确定在存取操作持续时间期间在所述存储器图块上容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元。1615的操作可根据本文中所描述的方法来执行。

在框1620处，存储器控制器140可在所述存取操作持续时间期间使用编程脉冲来对所述存储器图块的所述第一存储器单元进行编程。1620的操作可根据本文中所描述的方法来执行。

在框1625处，存储器控制器140可至少部分地基于在所述存取操作持续时间期间施加到所述第一存储器单元的所述编程脉冲的特性，选择在所述存取操作持续时间期间施加到所述第二存储器单元的所述读取脉冲的极性。1625的操作可根据本文中所描述的方法来执行。

在框1630处，存储器控制器140可至少部分地基于确定容许与对所述第一存储器单元进行编程并发地存取所述存储器图块的所述第二存储器单元，在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用读取脉冲来读取所述第二存储器单元。1630的操作可根据本文中所描述的方法来执行。

图17展示说明根据本公开的实施例的用于并发地存取多个存储器单元的系统及技术的方法1700的流程图。方法1700的操作可由如本文中所描述的存储器控制器140或其组件来实施。在一些实例中，存储器控制器140可执行一组代码以控制存储器装置的功能元件执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的功能的部分。

在框1705处，存储器控制器140可识别存储器图块的第一区段的第一存储器单元以进行读取，其中所述存储器图块的所述第一区段中的存储器单元经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取。1705的操作可根据本文中所描述的方法来执行。

在框1710处，存储器控制器140可识别所述存储器图块的第二区段的第二存储器单元以进行读取，其中所述存储器图块的所述第二区段中的存储器单元经配置以响应于具有与所述第一极性不同的第二极性的第二读取脉冲的施加而进行读取。1710的操作可根据本文中所描述的方法来执行。

在框1715处，存储器控制器140可读取所述第一存储器单元。1715的操作可根据本文中所描述的方法来执行。

在框1720处，存储器控制器140可至少部分地基于识别所述第一区段的所述第一存储器单元及所述第二区段的所述第二存储器单元，与读取所述第一存储器单元并发地读取所述第二存储器单元。1720的操作可根据本文中所描述的方法来执行。

描述一种用于执行方法1700的设备。所述设备可包含：用于识别存储器图块的第一区段的第一存储器单元以进行读取的部件，其中所述存储器图块的所述第一区段中的存储器单元经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取；用于识别所述存储器图块的第二区段的第二存储器单元以进行读取的部件，其中所述存储器图块的所述第二区段中的存储器单元经配置以响应于具有与所述第一极性不同的第二极性的第二读取脉冲的施加而进行读取；用于读取所述第一存储器单元的部件；及用于至少部分地基于识别所述第一区段的所述第一存储器单元及所述第二区段的所述第二存储器单元，与读取所述第一存储器单元并发地读取所述第二存储器单元的部件。

上文所描述的方法1700及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：确定所述第一存储器单元与所述第二存储器单元可耦合到不同存取线，其中与读取所述第一存储器单元并发地读取所述第二存储器单元可至少部分地基于确定所述第一存储器单元与所述第二存储器单元可耦合到不同存取线。

上文所描述的方法1700及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一读取脉冲具有所述第一极性，将具有所述第一极性的第一电压施加到与所述第一存储器单元耦合的第一数字线。上文所描述的方法1700及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第二读取脉冲具有所述第二极性，将具有所述第二极性的第二电压施加到与所述第二存储器单元耦合的第二数字线。

上文所描述的方法1700及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第一读取脉冲具有所述第一极性，将具有所述第二极性的第一电压施加到与所述第一存储器单元耦合的第一数字线。上文所描述的方法1700及设备的一些实例可进一步包含用于以下操作的过程、特征、部件或指令：至少部分地基于所述第二读取脉冲具有所述第二极性，将具有所述第一极性的第二电压施加到与所述第二存储器单元耦合的第二数字线。

在上文所描述的方法1700及设备的一些实例中，所述第一极性可与所述第二极性相反使得存储器单元的所述第一区段可经配置以用正极性读取脉冲进行读取且存储器单元的所述第二区段可经配置以用负极性读取脉冲进行读取。

描述一种电子存储器设备。所述设备可包含：存储器单元；数字线，其与所述存储器单元耦合；第一感测组件，其与所述数字线耦合，所述第一感测组件经配置以至少部分地基于第一读取脉冲具有第一极性来识别存储在所述存储器单元上的逻辑状态；及第二感测组件，其与所述数字线耦合，所述第二感测组件经配置以至少部分地基于第二读取脉冲具有与所述第一极性不同的第二极性来识别存储在所述存储器单元上的所述逻辑状态。

在一些实例中，所述设备可包含：第一电压源，其与所述数字线耦合，所述第一电压源经配置以供应具有所述第一极性的所述第一读取脉冲的至少一部分；及第二电压源，其与所述数字线耦合，所述第二电压源经配置以供应具有所述第二极性的所述第二读取脉冲的至少一部分。在一些实例中，所述设备可包含切换组件，所述切换组件经配置以在存取操作期间选择性地耦合所述数字线与所述第一电压源或所述第二电压源。

在一些实例中，所述设备可包含切换组件，所述切换组件经配置以至少部分地基于在读取操作期间施加到所述存储器单元的读取脉冲的类型来选择性地从所述第一感测组件或所述第二感测组件输出信号。在一些实例中，所述存储器单元包括经配置以使用离子的非均匀分布来指示所述逻辑状态的硫属化物材料。在一些实例中，所述存储器单元是自选存储器单元。

描述一种电子存储器设备。在一些实例中，所述设备可包含：存储器图块，其具有存储器单元的第一区段及存储器单元的第二区段，其中所述第一区段的所述存储器单元经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取且所述第二区段的所述存储器单元经配置以响应于具有与所述第一极性不同的第二极性的第二读取脉冲的施加而进行读取；第一感测组件，其与所述存储器图块的存储器单元的所述第一区段耦合且经配置以至少部分地基于所述第一读取脉冲具有所述第一极性来识别存储器单元的所述第一区段的一个存储器单元的逻辑状态；及第二感测组件，其与所述存储器图块的存储器单元的所述第二区段耦合且经配置以至少部分地基于所述第二读取脉冲具有所述第二极性来识别存储器单元的所述第二区段的一个存储器单元的所述逻辑状态。

在一些实例中，所述设备可包含：第一电压源，其与所述第一区段的数字线耦合，所述第一电压源经配置以供应具有所述第一极性的所述第一读取脉冲的至少一部分；及第二电压源，其与所述第二区段的数字线耦合，所述第二电压源经配置以供应具有所述第二极性的所述第二读取脉冲的至少一部分。在一些实例中，所述存储器图块的存储器单元由经配置以使用离子的非均匀分布来指示所述逻辑状态的硫属化物材料形成。

在一些实例中，用于存储器单元的所述第一区段的一或多个修整参数独立于用于存储器单元的所述第二区段的一或多个修整参数。在一些实例中，所述第一感测组件及所述第二感测组件经定位在所述存储器图块的占据区域下方。在一些实例中，所述存储器图块包含存储器单元的一个以上层面。

应注意，上文所描述的方法描述可能的实现方案，且可重新布置或以其它方式修改操作及步骤且其它实现方案也是可能的。此外，可组合来自两种或更多种方法的实施例。

本文中所描述的信息及信号可使用多种不同科技及技术中的任一者来表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些附图可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。

术语“电连通”及“耦合”是指支持组件之间的电子流动的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电连通或耦合的组件可能正在主动地交换电子或信号(例如，在通电电路中)或可能并未正在主动地交换电子或信号(例如，在断电电路中)但可经配置及可操作以在电路被通电时交换电子或信号。举例来说，经由开关(例如，晶体管)物理上连接的两个组件处于电连通或可耦合，而与开关的状态如何(即，断开或闭合)无关。

术语“隔离”是指其中电子目前不能在其间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。例如，当开关断开时，通过开关物理上连接的两个组件可彼此隔离。

如本文中所使用，术语“短接”是指其中经由激活两个组件之间的单个中间组件来在所讨论组件之间建立导电路径的组件之间的关系。例如，当两个组件之间的开关闭合时，短接到第二组件的第一组件可与第二组件交换电子。因此，短接可为使在处于电连通中的组件(或线)之间能够进行电荷流动的动态操作。

本文中所论述的装置，包含存储器图块100可经形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，所述衬底是半导体晶片。在其它情况下，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制所述衬底或所述衬底的子区的导电率。可在所述衬底的初始形成或生长期间通过离子注入或通过任何其它掺杂手段来执行掺杂。

硫属化物材料可为包含元素硫(S)、硒(Se)及碲(Te)中的至少一者的材料或合金。本文中所论述的相变材料可为硫属化物材料。硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，连字符的化学组合物符号指示包含在特定化合物或合金中的元素且意在表示涉及所指示元素的所有化学计量。例如，Ge-Te可包含Ge_xTe_y，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两种或更多种金属的混合价氧化物，例如过渡金属、碱土金属及/或稀土金属。实施例不限于特定的可变电阻材料或与存储器单元的存储器元件相关联的材料。例如，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、庞磁阻材料或基于聚合物的材料以及其它材料。

本文中所论述的一或若干晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂，例如简并的半导体区。源极及漏极可通过轻掺杂半导体区或沟道分开。如果沟道是n型(即，多数载流子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载流子是空穴)，那么FET可称为p型FET。沟道可被绝缘栅极氧化物加盖。可通过将电压施加到栅极来控制沟道导电率。例如，分别将正电压或负电压施加到n型FET或p型FET可能导致沟道导电。当将大于或等于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可能“导通”或“被激活”。当将小于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可能“截断”或“被取消激活”。

本文中所阐述的描述结合附图描述实例配置且不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“实例性”表示“充当实例、例子或说明”且非“优选”或“优于其它实例”。详细描述包含特定细节以用于提供对所描述技术的理解的目的。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众多周知的结构及装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，所述描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。

本文中所描述的信息及信号可使用多种不同科技及技术中的任一者来表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。

结合本公开所描述的各种说明性块及模块可利用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。

可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施本文中所描述的功能，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征也可在物理上位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)所使用，如项目列表(例如，以例如“···中的至少一者”或“···中的一或多者”的短语开始的项目列表)中使用的“或”指示包含性列表使得例如，A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为对条件闭集的参考。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的实例性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，所述通信媒体包含促进将计算机程序从一个地方转移到另一地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置、或可用于以指令或数据结构形式携载或存储所要程序代码且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么媒体的定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)。如本文中所使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光盘，其中磁盘通常以磁性方式再现数据，而光盘则用激光以光学方式再现数据。上述的组合也包含在计算机可读媒体的范围内。

提供本文描述以使所属领域的技术人员能够制成或使用本公开。所属领域的技术人员将容易明白对本公开的各种修改，且在不脱离本公开的范围的情况下，本文中所定义的通用原理可应用于其它变型。因此，本公开不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原则及新颖特征一致的最广范围。

Claims (41)

1.一种方法，其包括：

识别存储器图块的第一存储器单元以进行读取；

识别所述存储器图块的第二存储器单元以进行读取；

选择第一读取脉冲的第一极性以读取所述第一存储器单元且选择第二读取脉冲的第二极性以读取所述第二存储器单元；

使用所述第一读取脉冲来读取所述第一存储器单元；及

至少部分地基于选择所述第一极性及所述第二极性，与读取所述第一存储器单元并发地使用所述第二读取脉冲来读取所述第二存储器单元。

2.根据权利要求1所述的方法，其中所述第一读取脉冲的所述第一极性与所述第二读取脉冲的所述第二极性相反。

3.根据权利要求1所述的方法，其进一步包括：

至少部分地基于选择所述第一极性及所述第二极性，并发地将电压施加到与所述第一存储器单元及所述第二存储器单元耦合的存取线，其中与所述第一存储器单元并发地读取所述第二存储器单元是至少部分地基于将所述电压施加到所述存取线。

4.根据权利要求3所述的方法，其进一步包括：

将所述第一读取脉冲划分成施加到第一存取线的第一电压及施加到第二存取线的第二电压，所述第一存取线及所述第二存取线与所述第一存储器单元耦合；

至少部分地基于所述第一读取脉冲的所述第一极性，识别所述第一电压的量值及极性；及

至少部分地基于所述第一读取脉冲的所述第一极性及所述第一电压，识别与所述第一电压的所述量值不同的所述第二电压的量值及与所述第一电压的所述极性不同的所述第二电压的极性，其中施加所述电压是至少部分地基于所述划分及所述识别。

5.根据权利要求1所述的方法，其进一步包括：

至少部分地基于与读取所述第一存储器单元并发地读取所述第二存储器单元，识别存储在所述第一存储器单元上的第一逻辑状态及存储在所述第二存储器单元上的第二逻辑状态。

6.根据权利要求1所述的方法，其进一步包括：

至少部分地基于所述第一读取脉冲具有所述第一极性，将所述第一存储器单元耦合到第一类型的感测组件；及

至少部分地基于所述第二读取脉冲具有所述第二极性，将所述第二存储器单元耦合到与所述第一类型不同的第二类型的感测组件。

7.根据权利要求1所述的方法，其中选择所述第一极性及所述第二极性使得在所述存储器图块的第三存储器单元处由所述第一读取脉冲或所述第二读取脉冲引起的电压差不满足所述第三存储器单元的编程阈值。

8.根据权利要求1所述的方法，其进一步包括：

确定所述第一存储器单元及所述第二存储器单元与共同存取线耦合，其中至少部分地基于确定所述第一存储器单元及所述第二存储器单元与所述共同存取线耦合，所述第一极性及所述第二极性是相同的。

9.一种方法，其包括：

识别存储器图块的第一存储器单元以使用写入操作进行编程；

识别所述存储器图块的第二存储器单元以使用写入操作或读取操作进行存取；

确定在存取操作持续时间期间在所述存储器图块上容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元；

在所述存取操作持续时间期间对所述存储器图块的所述第一存储器单元进行编程；及

至少部分地基于确定容许与对所述第一存储器单元进行编程并发地存取所述存储器图块的所述第二存储器单元，在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元。

10.根据权利要求9所述的方法，其中与对所述第一存储器单元进行编程并发地存取所述第二存储器单元包括在所述存取操作持续时间期间使用第一编程脉冲来对所述第一存储器单元进行编程及在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用第二编程脉冲来对所述第二存储器单元进行编程。

11.根据权利要求10所述的方法，其进一步包括：

至少部分地基于在所述存取操作持续时间期间施加到未选定存储器单元的电压超过所述存储器图块上的编程阈值，延迟在所述存取操作持续时间期间所述第一编程脉冲或所述第二编程脉冲的施加，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于延迟所述第一编程脉冲。

12.根据权利要求11所述的方法，其进一步包括：

在所述写入操作期间识别所述第一存储器单元的第一位转换且在所述写入操作期间识别所述第二存储器单元的第二位转换；及

确定在所述存取操作持续时间期间所述第一位转换及所述第二位转换的组合将导致施加到所述未选定存储器单元的所述电压超过所述存储器图块上的所述编程阈值，其中延迟所述第一编程脉冲或所述第二编程脉冲的所述施加是至少部分地基于确定所述第一位转换及所述第二位转换的所述组合将导致施加到所述未选定存储器单元的所述电压超过所述编程阈值。

13.根据权利要求10所述的方法，其进一步包括：

至少部分地基于所述第一编程脉冲及所述第二编程脉冲的组合将超过未选定存储器单元的编程阈值的电压施加到未选定存储器单元，避免在所述存取操作持续时间期间施加所述第一编程脉冲或所述第二编程脉冲。

14.根据权利要求9所述的方法，其进一步包括：

确定所述第一存储器单元与所述第二存储器单元耦合到不同存取线，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于确定所述第一存储器单元与所述第二存储器单元耦合到不同存取线。

15.根据权利要求9所述的方法，其中与对所述第一存储器单元进行编程并发地存取所述第二存储器单元包括在所述存取操作持续时间期间使用编程脉冲来对所述第一存储器单元进行编程及在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地使用读取脉冲来读取所述第二存储器单元。

16.根据权利要求15所述的方法，其进一步包括：

至少部分地基于在所述存取操作持续时间期间施加到所述第一存储器单元的所述编程脉冲的特性，选择在所述存取操作持续时间期间施加到所述第二存储器单元的所述读取脉冲的极性。

17.根据权利要求16所述的方法，其中所述编程脉冲的所述特性是所述编程脉冲的极性、所述编程脉冲所施加到的位置、与所述编程脉冲相关联的位转换或其组合。

18.根据权利要求15所述的方法，其进一步包括：

至少部分地基于所述读取脉冲具有负极性，反转从所述第二存储器单元读取的数据；及

输出经反转数据。

19.根据权利要求15所述的方法，其进一步包括：

至少部分地基于在所述存取操作持续时间期间施加到未选定存储器单元的电压超过所述存储器图块上的编程阈值，延迟在所述存取操作持续时间期间所述编程脉冲或所述读取脉冲的施加，其中在所述存取操作持续时间期间与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于延迟所述编程脉冲或所述读取脉冲。

20.根据权利要求19所述的方法，其进一步包括：

确定所述编程脉冲及所述读取脉冲的组合将导致在所述存取操作持续时间期间施加到所述未选定存储器单元的所述电压超过所述存储器图块上的所述编程阈值，其中延迟所述编程脉冲或所述读取脉冲是至少部分地基于确定所述编程脉冲及所述读取脉冲的所述组合将导致施加到所述未选定存储器单元的所述电压超过所述编程阈值。

21.根据权利要求15所述的方法，其进一步包括：

至少部分地基于所述编程脉冲及所述读取脉冲的组合将超过未选定存储器单元的编程阈值的电压施加到未选定存储器单元，避免在所述存取操作持续时间期间施加所述编程脉冲或所述读取脉冲。

22.根据权利要求9所述的方法，其进一步包括：

识别在所述存取操作持续时间期间编程脉冲及读取脉冲的组合将导致施加到未选定存储器单元的电压不满足编程阈值，其中确定容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于所述识别所述电压不满足所述编程阈值。

23.根据权利要求9所述的方法，其进一步包括：

识别在所述存取操作持续时间期间并发地存取成对的所述第一存储器单元及所述第二存储器单元将导致施加到未选定存储器单元的电压不满足编程阈值，其中确定容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于所述识别所述电压不满足所述编程阈值。

24.根据权利要求9所述的方法，其进一步包括：

比较编程脉冲及读取脉冲的组合与一组预配置的可容许组合，其中确定容许与对所述第一存储器单元进行编程并发地存取所述第二存储器单元是至少部分地基于所述比较所述组合与所述一组。

25.一种电子存储器设备，其包括：

存储器单元；

数字线，其与所述存储器单元耦合；

第一感测组件，其与所述数字线耦合，所述第一感测组件经配置以至少部分地基于第一读取脉冲具有第一极性来识别存储在所述存储器单元上的逻辑状态；及

第二感测组件，其与所述数字线耦合，所述第二感测组件经配置以至少部分地基于第二读取脉冲具有与所述第一极性不同的第二极性来识别存储在所述存储器单元上的所述逻辑状态。

26.根据权利要求25所述的电子存储器设备，其进一步包括：

第一电压源，其与所述数字线耦合，所述第一电压源经配置以供应具有所述第一极性的所述第一读取脉冲的至少一部分；及

第二电压源，其与所述数字线耦合，所述第二电压源经配置以供应具有所述第二极性的所述第二读取脉冲的至少一部分。

27.根据权利要求26所述的电子存储器设备，其进一步包括：

切换组件，其经配置以在存取操作期间选择性地耦合所述数字线与所述第一电压源或所述第二电压源。

28.根据权利要求25所述的电子存储器设备，其进一步包括：

切换组件，其经配置以至少部分地基于在读取操作期间施加到所述存储器单元的读取脉冲的类型来选择性地从所述第一感测组件或所述第二感测组件输出信号。

29.根据权利要求25所述的电子存储器设备，其中所述存储器单元包括经配置以使用离子的非均匀分布来指示所述逻辑状态的硫属化物材料。

30.根据权利要求25所述的电子存储器设备，其中所述存储器单元是自选存储器单元。

31.一种方法，其包括：

识别存储器图块的第一区段的第一存储器单元以进行读取，其中所述存储器图块的所述第一区段中的存储器单元经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取；

识别所述存储器图块的第二区段的第二存储器单元以进行读取，其中所述存储器图块的所述第二区段中的存储器单元经配置以响应于具有与所述第一极性不同的第二极性的第二读取脉冲的施加而进行读取；

读取所述第一存储器单元；及

至少部分地基于识别所述第一区段的所述第一存储器单元及所述第二区段的所述第二存储器单元，与读取所述第一存储器单元并发地读取所述第二存储器单元。

32.根据权利要求31所述的方法，其进一步包括：

确定所述第一存储器单元与所述第二存储器单元耦合到不同存取线，其中与读取所述第一存储器单元并发地读取所述第二存储器单元是至少部分地基于确定所述第一存储器单元与所述第二存储器单元耦合到不同存取线。

33.根据权利要求31所述的方法，其进一步包括：

至少部分地基于所述第一读取脉冲具有所述第一极性，将具有所述第一极性的第一电压施加到与所述第一存储器单元耦合的第一数字线；

至少部分地基于所述第二读取脉冲具有所述第二极性，将具有所述第二极性的第二电压施加到与所述第二存储器单元耦合的第二数字线。

34.根据权利要求31所述的方法，其进一步包括：

至少部分地基于所述第一读取脉冲具有所述第一极性，将具有所述第二极性的第一电压施加到与所述第一存储器单元耦合的第一数字线；

至少部分地基于所述第二读取脉冲具有所述第二极性，将具有所述第一极性的第二电压施加到与所述第二存储器单元耦合的第二数字线。

35.根据权利要求31所述的方法，其中所述第一极性与所述第二极性相反使得存储器单元的所述第一区段经配置以用正极性读取脉冲进行读取且存储器单元的所述第二区段经配置以用负极性读取脉冲进行读取。

36.一种电子存储器设备，其包括：

存储器图块，其具有存储器单元的第一区段及存储器单元的第二区段，其中所述第一区段的所述存储器单元经配置以响应于具有第一极性的第一读取脉冲的施加而进行读取且所述第二区段的所述存储器单元经配置以响应于具有与所述第一极性不同的第二极性的第二读取脉冲的施加而进行读取；

第一感测组件，其与所述存储器图块的存储器单元的所述第一区段耦合且经配置以至少部分地基于所述第一读取脉冲具有所述第一极性来识别存储器单元的所述第一区段的一个存储器单元的逻辑状态；及

第二感测组件，其与所述存储器图块的存储器单元的所述第二区段耦合且经配置以至少部分地基于所述第二读取脉冲具有所述第二极性来识别存储器单元的所述第二区段的一个存储器单元的所述逻辑状态。

37.根据权利要求36所述的电子存储器设备，其进一步包括：

第一电压源，其与所述第一区段的数字线耦合，所述第一电压源经配置以供应具有所述第一极性的所述第一读取脉冲的至少一部分；及

第二电压源，其与所述第二区段的数字线耦合，所述第二电压源经配置以供应具有所述第二极性的所述第二读取脉冲的至少一部分。

38.根据权利要求36所述的电子存储器设备，其中所述存储器图块的存储器单元由经配置以使用离子的非均匀分布来指示所述逻辑状态的硫属化物材料形成。

39.根据权利要求36所述的电子存储器设备，其中用于存储器单元的所述第一区段的一或多个修整参数独立于用于存储器单元的所述第二区段的一或多个修整参数。

40.根据权利要求36所述的电子存储器设备，其中所述第一感测组件及所述第二感测组件经定位在所述存储器图块的占据区域下方。

41.根据权利要求36所述的电子存储器设备，其中所述存储器图块包含存储器单元的一个以上层面。

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