CN104123957A - 半导体存储装置 - Google Patents

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Abstract

本发明涉及半导体存储装置。该半导体存储装置具备：存储单元阵列，其具有多条位线、与所述多条位线交叉的多条字线和设置于所述多条位线及多条字线的交叉部的存储单元；以及控制部，其对施加于位线及字线的电压进行控制。控制部在对于多个存储单元连续进行预定的工作的情况下，在选择从多条位线中选择的第1位线及从多条字线中选择的第1字线而对于第1存储单元进行了第1工作之后，在与该第1工作接续的接下来的第2工作中，选择与第1位线不同的第2位线及与第1字线不同的第2字线而选择第2存储单元。

Description

半导体存储装置
相关申请
本申请享有以美国专利临时申请61／815197号（申请日：2013年4月23）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
在本说明书中记载的实施方式涉及半导体存储装置。
背景技术
近年来，作为闪速存储器的后续候补，电阻变化存储器受到关注。电阻变化存储器通常具有如下交叉点型的结构：在多条位线和与其相交叉的多条字线的交点处，具备可变电阻元件的存储单元排列构成为矩阵状。
在这样的交叉点型的电阻变化存储器中，在选择存储单元中施加预期的电压而流动足以使可变电阻元件产生电阻变化的电流，另一方面，在非选择存储单元中，基于选择元件的选择功能等，不使电流流动。非选择存储单元中的泄漏电流的增加成为电阻变化存储器的误工作的原因，并且使功耗增加。
发明内容
本发明的实施方式提供能够防止误工作、抑制功耗的增大并加快工作速度的半导体存储装置。
以下说明的实施方式的半导体存储装置具备：存储单元阵列，其具有多条位线、与多条位线交叉的多条字线和设置于多条位线及多条字线的交叉部的存储单元；以及控制部，其对施加于位线及字线的电压进行控制。控制部在对于多个存储单元连续进行预定的工作的情况下，在选择从多条位线中选择的第1位线及从多条字线中选择的第1字线而对于第1存储单元进行了第1工作之后，在与该第1工作接续的接下来的第2工作中，选择与第1位线不同的第2位线及与第1字线不同的第2字线而选择第2存储单元。
根据实施方式的半导体存储装置，可提供能够防止误工作、抑制功耗的增大并加快工作速度的半导体存储装置。
附图说明
图1是第1实施方式涉及的非易失性半导体存储装置的框图的一例。
图2是表示第1实施方式涉及的非易失性半导体存储装置的存储单元的结构的立体图的一例。
图3是表示第1实施方式涉及的非易失性半导体存储装置的存储单元的结构的立体图的一例。
图4是说明第1实施方式涉及的非易失性半导体存储装置的存储单元的可变电阻元件和整流元件的配置的组合的例子的图。
图5是说明在第1实施方式涉及的非易失性半导体存储装置的选择存储单元及非选择存储单元中流动的电流的状况的图的一例。
图6是说明在使第1实施方式涉及的非易失性半导体存储装置进行单极工作的情况下的偏压状态的图的一例。
图7是说明在使第1实施方式涉及的非易失性半导体存储装置进行双极工作的情况下的偏压状态的一例的图。
图8是表示在第1实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图9A、B是表示在第1实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图10是表示在第2实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图11是表示在第3实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图12是表示在第4实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图13A是表示第5实施方式涉及的非易失性半导体存储装置的存储单元的结构的立体图的一例。
图13B、C是表示在第5实施方式涉及的非易失性半导体存储装置中对于多个存储单元连续地进行置位工作或复位工作的情况下的工作方法的一例的概念图。
图13D是表示第5实施方式涉及的非易失性半导体存储装置中的逻辑地址的分配的一例的概念图。
图14是表示第6实施方式涉及的非易失性半导体存储装置中的逻辑地址的分配的一例的概念图。
图15A是第7实施方式涉及的存储单元阵列的电路图的一例。
图15B是表示第7实施方式涉及的存储单元阵列的层叠结构的立体图的一例。
图15C是图15B的剖面图的一例。
图16～19是第2实施方式涉及的非易失性半导体存储装置中的存储单元的选择顺序的一例。
具体实施方式
以下，边参照附图边对实施方式涉及的非易失性半导体存储装置进行说明。
[第1实施方式]
<整体系统>
图1是第1实施方式涉及的非易失性半导体存储装置的框图的一例。
该非易失性半导体存储装置具备存储单元阵列1，该存储单元阵列1具有多条字线WL、与该字线WL交叉的多条位线BL和设置于这些字线WL及位线BL的交叉部的多个存储单元MC。
在存储单元阵列1的在位线BL方向相邻的位置，设置有对存储单元阵列1的位线BL进行控制并进行存储单元MC的数据擦除、向存储单元MC的数据写入及自存储单元MC的数据读出的列控制电路2。
此外，在存储单元阵列1的在字线WL方向相邻的位置，设置有对存储单元阵列1的字线WL进行选择并施加存储单元MC的数据擦除、向存储单元MC的数据写入及自存储单元MC的数据读出所需的电压的行控制电路3。
数据输入输出缓冲器4介由I／O线连接于未图示的外部的主机，进行写入数据的接收、擦除命令的接收、读出数据的输出、地址数据和／或命令数据的接收。数据输入输出缓冲器4将所接收的写入数据传送至列控制电路2，接收从列控制电路2读出的数据并输出至外部。从外部供给到数据输入输出缓冲器4的地址介由地址寄存器5传送至列控制电路2及行控制电路3。此外，从主机供给到数据输入输出缓冲器4的命令传送至命令接口6。
命令接口6接收来自主机的外部控制信号，判断输入于数据输入输出缓冲器4的数据是写入数据、命令还是地址，并且如果是命令则作为接收命令信号转送给状态机7。
状态机7进行该非易失性半导体存储装置整体的管理，接收来自主机的命令，进行读出、写入、擦除、数据的输入输出管理等。此外，有时将列控制电路2、行控制电路3、数据输入输出缓冲器4、地址寄存器5、命令接口6及状态机7的一部分称为控制电路。
此外，从主机输入至数据输入输出缓冲器4的数据被转送给编码·解码电路8，该输出信号输入至脉冲发生器9。通过该输入信号，脉冲发生器9输出预定的电压、预定的定时的写入脉冲。由脉冲发生器9生成输出的脉冲向由列控制电路2及行控制电路3选择的任意的布线转送。
<存储单元>
接下来，关于也示于图1的本实施方式中所用的存储单元MC进行说明。
本实施方式的存储单元MC具有在字线WL及位线BL的交叉部串联连接的存储元件和非欧姆元件。非欧姆元件为金属与半导体、添加杂质的量或浓度不同的2种半导体等具有非欧姆接合的元件，作为一例，可举出PN二极管、PIN二极管、PNP元件、NPN元件、NIN元件、PIP元件等。对存储元件，能够使用可变电阻元件或相变元件。所谓可变电阻元件，为包括电阻值通过电压、电流、热等发生变化的材料的元件。所谓相变元件，为包括电阻值和／或电容等物理属性通过相变发生变化的材料的元件。
在此，所谓相变（相转变），包含以下列举的方式。
（1）金属—半导体转变、金属—绝缘体转变、金属—金属转变、绝缘体—绝缘体转变、绝缘体—半导体转变、绝缘体—金属转变、半导体—半导体转变、半导体—金属转变或半导体—绝缘体转变
（2）金属—超导体转变等量子状态的相变
（3）顺磁体—铁磁体转变、反铁磁体—铁磁体转变、铁磁体—铁磁体转变、铁氧磁体—铁磁体转变、或包括这些转变的组合的转变
（4）顺电体—铁电体转变、顺电体—热电体转变、顺电体—压电体转变、铁电体—铁电体转变、反铁电体—铁电体转变、或包含这些转变的组合的转变
（5）作为包含上述（1）～（4）的转变的组合的转变，例如从金属、绝缘体、半导体、铁电体、顺电体、热电体、压电体、铁磁体、铁氧磁体、螺旋磁体、顺磁体或反铁磁体向铁电铁磁体的转变或其逆转变
虽然根据该定义，相变元件包含于可变电阻元件，但本实施方式的可变电阻元件主要是指包括金属氧化物、金属化合物、有机物薄膜、碳、碳纳米管等的元件。
此外，在本实施方式中，将以可变电阻元件为存储元件的ReRAM和／或以相变元件为存储元件的PCRAM、MRAM等作为电阻变化存储器的对象。
图2是作为非欧姆元件使用了PIN二极管的情况下的存储单元MC的立体图的一例。
如图2所示，存储单元MC设置于下层的字线WL（或者位线BL）与上层的位线BL（或者字线WL）的交叉部。存储单元MC形成为从下层到上层层叠有下部电极、包括n型半导体（N＋Si）／本征半导体（非掺杂Si）／p型半导体（P＋Si）的PIN二极管及包括电极／存储元件／电极的存储元件部的柱状。还有，PIN二极管的膜厚设定在50nm～150nm的范围内。
图3是作为非欧姆元件使用了PNP元件的情况下的存储单元MC的立体图的一例。
如图3所示，存储单元MC设置于下层的字线WL（或者位线BL）与上层的位线BL（或者字线WL）的交叉部。从下层到上层，层叠形成有下部电极、包括p型半导体（P＋Si）／n型半导体（N＋Si）／p型半导体（P＋Si）的PNP元件及存储元件部。
关于该PNP元件的膜厚，也设定在50nm～150nm的范围内。此外，作为存储单元MC的非欧姆元件，也能够代替PNP元件，使用包括n型半导体（N＋Si）／p型半导体（P＋Si）／n型半导体（N＋Si）的NPN元件。
如从图2、图3可以理解，这些存储单元MC因为能够以交叉点型形成，所以能够通过三维集成实现大的存储容量。并且，根据可变电阻元件的特性，有可能能够实现超过闪速存储器的高速工作。
以下，主要将存储元件设为ReRAM等可变电阻元件进行说明。
在使存储单元阵列1三维结构化的情况下，存储单元MC的作为可变电阻元件及非欧姆元件的整流元件的位置关系、整流元件的朝向的组合能够按各层进行各种选择。
图4是说明如图4中a所示，在属于下层的存储单元阵列1的存储单元MC0和属于上层的存储单元阵列1的存储单元MC1中，使字线WL0共用化的情况下的存储单元MC0、MC1的组合的模式例子的图。另外，在图4中，虽然为了方便通过二极管的符号表示整流元件，但是作为整流元件，并不限于二极管。
如图4中b～q所示，作为存储单元MC0和存储单元MC1的组合，可考虑使可变电阻元件VR和整流元件Rf的配置关系反转、或使整流元件Rf的朝向反转等16种模式。关于这些模式的选择，能够斟酌工作特性、工作方式、制造工序等进行选择。
<数据写入／擦除工作>
接下来，关于对于存储单元MC的数据写入／擦除工作进行说明。以下，将使可变电阻元件VR从高电阻状态转变为低电阻状态的写入工作称为“置位工作”、将使其从低电阻状态转变为高电阻状态的擦除工作称为“复位工作”。另外，关于在以下的说明中出现的电流值、电压值为一例，其根据可变电阻元件VR和／或整流元件Rf的材料、尺寸等而不同。
图5是表示存储单元阵列1的一部分的示意图的一例。在图5的情况下，下层的存储单元MC0设置于位线BL0及字线WL0的交叉部。上层的存储单元MC1设置于字线WL0、位线BL1的交叉部。字线WL0由存储单元MC0及MC1共用。
此外，存储单元MC0、MC1的配置的组合使用图4中b的模式进行说明。也就是说，存储单元MC0，从位线BL0到字线WL0，按整流元件Rf、可变电阻元件VR的顺序层叠。整流元件Rf配置为以从字线WL0向位线BL0的方向为正向的朝向。另一方面，存储单元MC1，从字线WL0到位线BL1，按整流元件Rf、可变电阻元件VR的顺序层叠。整流元件Rf配置为以从位线BL1向字线WL0的方向为正向的朝向。
在此，考虑将设置于位线BL0<1>与字线WL0<1>的交叉部的存储单元MC0<1，1>作为选择存储单元的情况下的置位／复位工作。
关于对于存储单元MC的置位／复位工作，存在如下的2种方法：通过同一极性的偏压施加实现置位工作及复位工作的单极工作和通过不同的极性的偏压施加实现置位工作及复位工作的双极工作。
首先，关于单极工作进行说明。
在置位工作中，必须将电流密度1×105～1×107A／cm2的电流或1～2V的电压施加于可变电阻元件VR。从而，在使存储单元MC进行置位工作的情况下，为了施加这样的预定电流或者电压，需要使正向电流流过整流元件Rf。
在复位工作中，必须将电流密度1×103～1×106A／cm2的电流或1～3V的电压施加于可变电阻元件VR。从而，在使存储单元MC进行复位工作的情况下，为了施加这样的预定电流或者电压，需要使正向电流流过整流元件Rf。
在单极工作中，例如，只要对于存储单元阵列1施加图6那样的偏压即可。
也就是说，如图6所示，对选择字线WL0<1>供给预定的电压V（例如3V），对其他的字线WL0<0>、WL0<2>供给0V。并且，对选择位线BL0<1>供给0V，对其他的位线BL0<0>、BL0<2>供给电压V。
其结果，对选择存储单元MC0<1，1>供给电位差V。对连接于非选择字线WL0<0>、WL0<2>及非选择位线BL0<0>、<2>的非选择存储单元MC0<0，0>、MC0<0，2>、MC0<2，0>、MC0<2，2>，供给电位差－V。对其他的存储单元MC0、也就是说仅连接于选择字线WL0<1>、选择位线BL0<1>的任一个的非选择存储单元（以下称为“半选择存储单元”）MC0<1，0>、MC0<1，2>、MC0<0，1>、MC0<2，1>，供给电位差0。
在该情况下，作为非欧姆元件，需要具有如下的电压—电流特性的二极管那样的元件：对于反向偏压直到－V为止不流动电流，对于正向偏压急剧地流动电流。通过将这样的非欧姆元件用于存储单元MC，能够仅使选择存储单元MC0<1，1>进行置位／复位工作。
接下来，关于双极工作进行说明。
在双极工作的情况下，基本上必须考虑到以下方面：（1）与单极工作的情况不同，在存储单元MC的双方向流动电流；（2）工作速度、工作电流、工作电压与单极工作的值发生变化；（3）对半选择存储单元MC也施加偏压。
图7是表示对于双极工作时的存储单元阵列1的偏压的施加的状况的图的一例。在双极工作中，例如，对于存储单元阵列1只要施加图7那样的偏压即可。
也就是说，如图7所示，对选择字线WL0<1>供给预定的电压V（例如3V），对其他的字线WL0<0>、WL0<2>供给电压V／2（例如1.5V）。此外，对选择位线BL0<1>供给0V，对其他的位线BL0<0>、BL0<2>供给电压V／2。
其结果，对选择存储单元MC0<1，1>供给电位差V。对连接于非选择字线WL0<0>、WL0<2>及非选择位线BL0<0>、<2>的非选择存储单元MC0<0，0>、MC0<0，2>、MC0<2，0>、MC0<2，2>，供给电位差0。对其他的存储单元MC0、也就是说仅连接于选择字线WL0<1>、选择位线BL0<1>的任一个的非选择存储单元（半选择存储单元）MC0<1，0>、MC0<1，2>、MC0<0，1>、MC0<2，1>，供给电位差V／2。
从而，在双极工作中，需要在电压差V时流动电流、在电位差V／2以下时不流动电流的非欧姆元件。
如以上所述，无论采用单极工作、双极工作中的哪种工作，若为了置位工作或复位工作而选中选择存储单元，则在该选择存储单元中流动预定的电流。例如，如图6所示，假定存储单元MC0<1，1>被选择作为置位工作或复位工作的选择存储单元的情况。在该情况下，在选择存储单元MC0<1，1>中的置位工作或复位工作完成后，结束向选择存储单元MC0<1，1>的电压施加的情况下，在选择存储单元MC0<1，1>中流动的电流理想上瞬时为零。可是，在现实的选择存储单元MC0<1，1>中，有时在选择存储单元MC0<1，1>中，在电压施加结束后虽然短时间但是也会流动反向恢复电流。此外，在向选择存储单元的电压施加刚结束后，有时例如在PIN二极管的本征半导体部和／或PN二极管的结部分会残存残留电荷。该残留电荷，尤其在作为二极管使用崩越二极管、利用轰击离子化现象使电流增大的情况下显著。
本发明人们着眼于该反向恢复电流和／或残留电荷成为接下来作为置位工作或复位工作的对象的存储单元中的置位工作或复位工作的障碍的事实。即，在置位工作或复位工作完成后的存储单元MC0<1，1>中流动反向恢复电流的期间，新选择在选择了存储单元MC0<1，1>时作为半选择存储单元的存储单元（例如图6的MC0<1，0>、MC0<1，2>、MC0<0，1>或MC0<2，1>）而新开始置位工作和／或复位工作有可能产生在置位工作和／或复位工作中产生误工作、引起功耗的增大等问题。这是因为，由于在之前的选择存储单元MC0<1，1>中流动的反向恢复电流和／或残留电荷的影响，选择位线BL或选择字线WL的电位会发生变动。
因此，本实施方式的半导体存储装置构成为：在对于多个存储单元MC连续进行置位工作或复位工作的情况下，执行图8所示的工作。在此，所谓连续，是指在置位工作或复位工作的反向恢复电流等流动的时间内进行接下来的置位工作或复位工作，大致为n秒～μ秒量级内的时间。即，控制电路在选择存储单元MC0<1，1>并在其置位工作或复位工作完成之后，在接下来的置位工作及复位工作中，不选择上述的半选择存储单元（例如图6的MC0<1，0>、MC0<1，2>、MC0<0，1>或MC0<2，1>）。代之，控制电路将连接于与存储单元MC0<1，1>所连接的位线BL0<1>、字线WL0<1>不同的位线BL、字线WL的存储单元MC新设为选择存储单元。作为一例，如图8所示，控制电路能够选择连接于与存储单元MC0<1，1>所连接的位线BL0<1>、字线WL0<1>相邻的位线BL0<2>、字线WL0<0>的存储单元MC0<0，2>。此后，若同样地反复进行选择，则如图9A所示，以选择存储单元相对于存储单元阵列内的位线BL的长度方向及字线WL的长度方向在倾斜方向上移动下去的方式，依次进行选择。在此，在字线WL与位线BL的布线宽度及布线间隔相等的情况下，可以认为选择存储单元相对于存储单元阵列内的位线BL的长度方向及字线WL的长度方向在倾斜45度方向上移动下去。
另外，在如上所述选择存储单元在倾斜方向上移动下去的情况下，对于依次选择的选择存储单元既可以进行同种的工作，也可以包括不同的工作。即，控制电路在对于多个所述存储单元进行第1工作、第2工作…第n工作（n为3以上的整数）的情况下，依次对选择存储单元进行选择，以使得选择存储单元相对于位线及字线的长度方向在倾斜方向上移动。在此，第1工作～第n工作例如为置位工作、复位工作、读出工作等。
[效果]
这样，根据本实施方式，在选择某存储单元作为置位工作或复位工作的对象的情况下，若其工作完成，则在接下来的置位工作或复位工作中，选择与该存储单元不共用位线BL、字线WL中的任一个的非选择存储单元。由此，不会受到在之前的选择存储单元中流动的反向恢复电流和／或残留电荷等的影响，能够前进至接下来的置位工作或复位工作。从而，能够防止置位工作或复位工作的误工作，既抑制功耗的增大，而且又加快工作速度。另外，虽然在上述的说明中，说明了在进行置位工作及复位工作的情况下进行图8及图9A所示的工作，但是在读出工作中也可以进行同样的工作。但是，在读出工作中，因为施加于各布线的电压比置位工作及复位工作中的低，所以也可以采用不同的工作方法。
此外，因为基于一定的法则对存储单元进行选择，所以容易进行物理地址和逻辑地址的变换。例如，如图9B所示，在物理地址沿着存储单元阵列的位线BL的长度方向顺序分配的情况下，能够进行地址变换以使得：逻辑地址相对于存储单元阵列的位线BL的长度方向在倾斜方向上顺序分配。于是，从外部从主机等输入数据长度为n的数据，控制电路按照逻辑地址的数值（（1，1）、（1，2）、（1、3）、（1、4）···（1、n））的顺序执行置位工作或复位工作，在各个存储单元存储数据。从主机等输入接下来的1页量的数据长度为n的数据，控制电路按照逻辑地址的数值（（2，1）、（2，2）、（2、3）、（2、4）···（2、n））的顺序执行置位工作或复位工作，在各个存储单元存储数据。
[第2实施方式]
接下来，对第2实施方式涉及的半导体存储装置参照图10进行说明。半导体存储装置的构成与第1实施方式基本相同。此外，在以下方面也与第1实施方式相同：控制电路选择某存储单元，在其置位工作或复位工作完成之后，在接下来的置位工作及复位工作中，控制电路将位线BL及字线WL双方不同的存储单元MC设为新选择存储单元。
但是，在第2实施方式中，如图10所示，在以下方面与第1实施方式不同：控制电路选择与之前的选择位线BL相隔2条的位线BL，并且选择与之前的选择字线WL相邻1条的字线WL。通过该工作，也能够起到与第1实施方式同样的效果。
此外，通过使选择存储单元与之前的选择存储单元分离，能够减小从之前的选择存储单元产生的热的影响。此外，因为基于一定的法则对存储单元进行选择，所以容易进行物理地址与逻辑地址的变换。
[第3实施方式]
接下来，对第3实施方式涉及的半导体存储装置参照图11进行说明。半导体存储装置的构成与第1实施方式基本相同。此外，在以下方面也与第1实施方式相同：控制电路选择某存储单元，在其置位工作或复位工作完成之后，控制电路在接下来的置位工作及复位工作中，将位线BL及字线WL双方不同的存储单元MC设为新选择存储单元。
但是，在第3实施方式中，如图11所示，在以下方面与第1实施方式不同：控制电路相对于位线BL及字线WL的长度方向按所谓的锯齿状依次选择存储单元。具体地，与第1实施方式同样地，控制电路新选择位于之前的选择存储单元MC的斜下方的存储单元。在对该存储单元的工作完成之后，控制电路接下来新选择从该存储单元看位于斜上方的存储单元。控制电路控制为，反复进行该选择，结果交错状地选择存储单元。通过该工作，也能够起到与第1实施方式同样的效果。
[第4实施方式]
接下来，对第4实施方式涉及的半导体存储装置参照图12进行说明。半导体存储装置的构成与第1实施方式基本相同。此外，在以下方面也与第1实施方式相同：控制电路选择某存储单元，在其置位工作或复位工作完成之后，控制电路在接下来的置位工作及复位工作中，将位线BL及字线WL双方不同的存储单元MC设为新选择存储单元。
但是，在第4实施方式中，如图12所示，在以下方面与第1实施方式不同：在状态机7中，具备确定进行置位工作或复位工作的顺序的表。例如，如图12的下方所示，相对于物理地址分配逻辑地址。控制电路按照逻辑地址的数值（（1，1）、（1，2）、（1、3）、（1、4）、···（1、n）、···）的顺序执行置位工作或复位工作。虽然图12如图12的上方的图所示，表示选择存储单元MC移动下去的情况，但是并非限定于此的意思。通过该工作，也能够起到与第1实施方式同样的效果。在此，表能够预先存储于非易失性半导体存储装置的ROM区域。此外，也能够在外部的存储控制器和／或主机等中具备表。
[第5实施方式]
接下来，对第5实施方式涉及的半导体存储装置参照图13A～13D进行说明。半导体存储装置的概略构成与第1实施方式（图1）基本相同。但是，在该实施方式中，存储单元阵列1例如以通过图13A所示的层叠结构，具有多个存储层MA为前提。虽然在图13A中，为了简化仅图示5个存储层MA（1）～MA（5），但是设定同样的结构在层叠方向反复，来进行以下的说明。即，存储层MA的层叠方向的数量为任意，并非限定于图13A所示的5层。此外，各个存储层MA具有多条字线WL、与该字线WL交叉的多条位线BL和设置于这些字线WL及位线BL的交叉部的多个存储单元MC。即，可以认为，在各个存储层MA中，如图13C所示存储单元MC配置为矩阵状。
在第1～第4实施方式中，对以下例子进行了说明：选择存在于某存储层MA（i）的存储单元，在其置位工作或复位工作完成之后，在接下来的置位工作及复位工作中，新选择存在于同一存储层MA（i）的另外的存储单元作为选择存储单元。相对于此，在该第5实施方式中构成为：控制电路例如在选择存储层MA<1>的某存储单元并在其置位工作或复位工作完成之后，在接下来的置位工作及复位工作中，选择处于不同的存储层MA（例如存储层MA（3））的存储单元。
另外，在以下的说明中，通过沿着半导体基板的表面的x轴及y轴以及与之正交的z轴表现1个存储层MA中的某存储单元的物理地址。例如，处于存储层MA（1）的左上方的存储单元的物理地址通过xyz坐标表现为P（1，1，1）。处于存储单元MA（2）的右下方的存储单元的物理地址表现为（k，k，2）（在字线、位线的条数分别为k条的情况下，k为2以上的整数）。
另一方面，假定多个存储层MA的存储单元假想性地处于1个平面上，逻辑地址不使用z坐标而仅以xy坐标如L（1，1）地表现。这仅是为了说明的方便的一例，物理地址及逻辑地址的分配方法并非限定于此。
在本实施方式中，对在z方向上依次选择存储单元的情况下的工作参照图13B、13C进行说明。在z方向上依次选择存储单元的情况下，作为一例，如图13B、13C所示，例如在存储层MA（1）中选择物理地址P（1，1，1）的存储单元（逻辑地址L（1，1）），接下来在选择存储层MA（3）的情况下，选择从存储层MA（1）的物理地址P（1，1，1）的存储单元看存在于斜上方的物理地址P（2，2，3）的存储单元（逻辑地址L（1，2））。接下来在选择存储层MA（5）的情况下，选择从存储层MA（3）的物理地址P（2，2，3）的存储单元看存在于斜上方的物理地址P（3，3，5）的存储单元（逻辑地址L（1，3））。另外，对存储层MA（1）的物理地址P（1，1，1）的存储单元，分配逻辑地址L（1，1）；对存储层MA（3）的物理地址P（2，2，3）的存储单元，分配逻辑地址L（1，2）；对存储层MA（5）的物理地址P（3，3，5）的存储单元，分配逻辑地址L（1，3）。以下，通过同样的要领，从层叠的多个存储层MA之中每次选择1个存储单元。
存储层MA（1）和存储层MA（3）因为在其间夹置有存储层MA（2），所以位线BL、字线WL均不共用。存储层MA（3）与MA（5）也同样。因此，通过采用上述的选择顺序，不会受到在之前的选择存储单元中流动的反向恢复电流和／或残留电荷等的影响，能够前进至接下来的置位工作或复位工作。图13B及图13C所示的选择顺序仅为一例，只要反向恢复电流和／或残留电荷等的影响有限，存储层MA的选择顺序就可采用各种顺序。
图13D是表示图13B及图13C所示的逻辑地址的分配的一例的概念图。在该例中，示出以下情况：在存储单元阵列配置2k－1层存储层MA，在一个存储层MA，存在k×k个存储单元。在该例的情况下，在如逻辑地址L（1，1）、L（1，2）、L（1，3）···L（2，1）、L（2，2）、L（2，3）···那样进行了选择的情况下，选择存储单元在Z方向移动，并且若从XY平面看则在倾斜方向移动。
例如，设定k个数据为1页。于是，从外部从主机等输入数据长度为k的数据，控制电路按照逻辑地址的数值（（1，1）、（1，2）、（1，3）、（1，4）、···（1，k））的顺序执行置位工作或复位工作，在各个存储单元存储数据。从主机等输入接下来的1页量的数据长度为n的数据，控制电路按照逻辑地址的数值（（2，1）、（2，2）、（2，3）、（2，4）、···（2，k））的顺序执行置位工作或复位工作，在各个存储单元存储数据。
这样，本实施方式采用在层叠方向依次选择所层叠的多个存储层的选择方法。存储层的选择例如每隔一层地，接下来选择与当前选择中的存储层不共用位线BL和／或字线WL的存储层（若换言之，则新选择的存储层具有与当前选择中的存储层所具有的位线及字线不同的位线及字线）。因为连续选择的存储层不共用位线和／或字线，所以例如在对于存储层MA（1）进行置位工作期间，能够开始进行对于存储层MA（3）的位线BL及字线WL的充电工作。从而，根据该实施方式，能够实现工作的高速化。另外，也可以使该第5实施方式与第1～第4实施方式适宜组合。
进而，在以3维看时，能够在XYZ轴的倾斜方向选择存储单元。其结果，能够使所选择的存储单元与接下来选择的存储单元间的距离隔开。因而，能够减少向存储单元的误写入。
[第6实施方式]
接下来，对第6实施方式涉及的半导体存储装置参照图14进行说明。半导体存储装置的概略构成与第1实施方式（图1）基本相同。此外，第6实施方式与第5实施方式同样地，存储单元阵列1以例如通过图13A所示的层叠结构，具有多个存储层MA为前提。而且，该第6实施方式与第5实施方式同样地构成为：控制电路选择例如存储层MA（1）的某存储单元并在其置位工作或复位工作完成之后，在接下来的置位工作及复位工作中，选择处于不同的存储层MA（例如存储层MA（3））的存储单元。
与第5实施方式的不同点为逻辑地址的分配方法。即，根据图14所示的逻辑地址的分配方法，在按逻辑地址（1，1）、（1，2）、（1，3）···（2，1）、（2，2）、（2、3）····的顺序进行了选择的情况下，选择存储单元在YZ平面内移动（不在X轴方向移动）。而且，在选择存储单元直至到达Y方向的端部之前的情况下，X坐标也递增，以后，按同样的要领对存储单元进行选择。
根据该实施方式，能够得到与第5实施方式同样的效果。
[第7实施方式]
接下来，对第7实施方式涉及的半导体存储装置参照图15A～16进行说明。半导体存储装置的概略构成与第1实施方式（图1）基本相同。但是，在该实施方式中，存储单元阵列1具备图15A～图15C所示的形状。
该第7实施方式涉及的半导体存储装置如图15A～图15C所示，具有与第1实施方式不同的存储单元阵列11。位线BL形成为，在垂直方向延伸。
首先，参照图15A，对第7实施方式涉及的存储单元阵列11的电路构成进行说明。图15A是存储单元阵列11的电路图的一例。另外，在图15A中，X方向、Y方向及Z方向相互正交，并且X方向为纸面垂直方向。此外，图15A所示的结构在X方向反复设置。
第7实施方式涉及的存储单元阵列11如图15A所示，除了上述的字线WL、位线BL及存储单元MC之外，还具有选择晶体管STr、全局位线GBL及选择栅线SG。
字线WL1～WL4如图15A所示，排列于Z方向，在X方向延伸。位线BL在X方向及Y方向排列为矩阵状，在Z方向延伸。存储单元MC配置于这些字线WL与位线BL相交叉的位置。从而，存储单元MC在X、Y、Z方向排列为3维矩阵状。
选择晶体管STr如图15A所示，设置于位线BL的一端与全局位线GBL之间。全局位线GBL在X方向及Y方向延伸。1条全局位线GBL共同连接于在Y方向排列为一列的多个选择晶体管STr的一端。若换言之，则可以认为配置于Y方向的位线BL连接于1条全局位线GBL。选择栅线SG在Y方向及X方向延伸。1条选择栅线SG共同连接于在X方向排列为一列的多个选择晶体管STr的栅。
接下来，参照图15B、图15C，关于第7实施方式涉及的存储单元阵列11的层叠结构进行说明。图15B是表示存储单元阵列11的层叠结构的立体图的一例。图15C是图15B的剖面图的一例。另外，在图15B中，省略了层间绝缘层。
存储单元阵列11如图15B及图15C所示，具有层叠于基板50上的选择晶体管层60及存储层70。在选择晶体管层60配置有多个选择晶体管STr，在存储层70配置有多个存储单元MC。
选择晶体管层60如图15B及图15C所示，具有相对于基板50的主平面在垂直的Z方向层叠的导电层61、层间绝缘层62、导电层63、层间绝缘层64。导电层61作为全局位线GBL而起作用，并且导电层63作为选择栅线SG及选择晶体管STr的栅而起作用。
导电层61在相对于基板50的主平面平行的X方向具有预定间距并在Y方向延伸。层间绝缘层62覆盖导电层61的上表面。导电层63在Y方向具有预定间距并在X方向延伸。层间绝缘层64覆盖导电层63的侧面及上表面。例如，导电层61、63包括多晶硅。层间绝缘层62、64例如包括氧化硅（SiO2）。
此外，选择晶体管层60具有柱状半导体层65及栅绝缘层66。柱状半导体层65作为选择晶体管STr的主体（沟道）而起作用，并且栅绝缘层66作为选择晶体管STr的栅绝缘膜而起作用。
柱状半导体层65在X方向及Y方向配置为矩阵状，在Z方向柱状地延伸。此外，柱状半导体层65接触导电层61的上表面，并隔着栅绝缘层66接触导电层63的Y方向端部的侧面。而且，柱状半导体层65例如具有层叠的N＋型半导体层65a、P＋型半导体层65b及N＋型半导体层65c。
N＋型半导体层65a在其Y方向端部的侧面接触层间绝缘层62。P＋型半导体层65b在其Y方向端部的侧面接触导电层63的侧面。N＋型半导体层65c在其Y方向端部的侧面接触层间绝缘层64。N＋型半导体层65a、65c包括注入有N＋型杂质的多晶硅，P＋型半导体层65b包括注入有P＋型杂质的多晶硅。栅绝缘层66例如包括氧化硅（SiO2）。
存储层70具有在Z方向交替地层叠的层间绝缘层71a～71d及导电层72a～72d。导电层72a～72d作为字线WL1～WL4而起作用。导电层72a～72d分别具有在X方向相对的一对梳齿形状。层间绝缘层71a～71d例如包括氧化硅（SiO2），导电层72a～72d例如包括多晶硅。
此外，存储层70具有柱状导电层73及侧壁层74。柱状导电层73在X及Y方向配置为矩阵状，接触柱状半导体层65的上表面并在Z方向柱状地延伸。柱状导电层73作为位线BL而起作用。
侧壁层74设置于柱状导电层73的Y方向端部的侧面。侧壁层74具有可变电阻层75及氧化层76。可变电阻层75作为可变电阻元件VR而起作用。氧化层76具有比可变电阻层75低的导电率。
可变电阻层75设置于柱状导电层73与导电层72a～72d的Y方向端部的侧面之间。氧化层76设置于柱状导电层73与层间绝缘层71a～71d的Y方向端部的侧面之间。
柱状导电层73例如包括多晶硅，侧壁层74（可变电阻层75及氧化层76）例如包括金属氧化物。
在该图15A～15C所示的结构的存储单元阵列中，相对于1条位线BL，在同一层形成有2个存储单元。此外，因为位线BL由半导体（例如多晶硅）形成，所以有时残存载流子会残存比较长的时间。
因此，在该实施方式中，在依次选择存储单元的情况下，对选择晶体管STr进行导通／截止控制，由此依次改变读出对象的位线（沿着相同位线BL的存储单元并不作为连续读出的对象）。
在此，在图16表示图15A～C的存储单元的物理地址的分配的一例及存储单元的选择顺序的一例。如图16的右侧的电路图所示，将最跟前的左下方的存储单元设为P（1，1，1）。以物理地址P（1，1，1）的存储单元为基准，在纸面中每次向X轴进深前进，X的地址便变大，在纸面中每次向Y轴右侧前进，Y的地址便变大，在纸面中每次向Z轴上方前进，Z的地址便变大。在此，在图16中，表示位线配置有4×4即16条、字线WL层叠有4层的例子。
接下来，关于存储单元的选择进行说明。例如，如图16所示，在选择了物理地址P（1，1，1）的存储单元之后，接下来，选择与该物理地址P（1，1，1）的存储单元不共用位线BL的、物理地址P（1，3，1）的存储单元。以下，以同样的要领，依次选择物理地址P（1，5，1）、物理地址P（1，7，1）的存储单元。该图16表示依次选择连接于同一条字线WL的存储单元（Z坐标相同的存储单元）并且X坐标也不改变的情况。在该第7实施方式中，可以认为依次改变要选择的位线BL。因此，在图16中，为了抑制受到选择栅线及位线的残留电荷等的影响，如上所述，依次选择Y坐标相差2个的存储单元。此外，如图17所示，也可以使依次选择的存储单元的Z坐标依次改变（例如每次增加1）。有时字线WL由相同的存储层共用多条。其结果，通过改变所选择的字线WL的层，能够防止受到字线的残留电荷等的影响。
图18是表示另外的选择顺序的概念图。在该图18的例子中表示以下情况：在依次选择存储单元的情况下，仅使Z坐标固定，X坐标每次变化1，并且Y坐标每次变化2（P（1，1，1）→P（2，3，1）→P（3，5，3）→····）。其结果，可以认为依次改变所选择的全局位线GBL。其结果，能够防止受到全局位线GBL的残留电荷等的影响。
此外，如图19所示，也能够采用Z坐标也每次增加1的选择顺序（P（1，1，1）→P（2，3，2）→P（3，5，3）···）。通过使X、Y、Z的全部坐标变化，能够进一步减小残留电荷等的影响。
此外，逻辑地址的分配能够与第6实施方式同样地分配。
在第7实施方式中，也能得到与第1～第6实施方式同样的效果。
[存储单元阵列的材料]
最后，总结第1～第7实施方式涉及的存储单元阵列所使用的材料。另外，x、y表示任意的组分比。
<整流元件>
对于构成作为非欧姆元件的整流元件的p型半导体、n型半导体及本征半导体的材料，能够从Si、SiGe、SiC、Ge、C等半导体的组中进行选择。
对于与构成整流元件的上部半导体的接合部，使用由Si、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Au制成的硅化物；在这些硅化物中，添加有Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Au中的1或2种以上来使用。
在整流元件包括绝缘层的情况下，该绝缘层例如从以下的材料选择。
（1）氧化物
·SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
·AM2O4
其中，A及M为相同或不同的元素，且为Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge中的一种。
对于AM2O4，例如有Fe3O4、FeAl2O4、Mn1＋xAl2－xO4＋y、Co1＋xAl2－xO4 ＋y、MnOx等。
·AMO3
其中，A及M为相同或不同的元素，且为Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn之中的一种。
对于AMO3，例如有LaAlO3、SrHfO3、SrZrO3、SrTiO3等。
（2）氮氧化物
·SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
·以氮元素置换了上述（1）中所示的氧化物的氧元素的一部分而得到的材料
尤其优选：构成整流元件的绝缘层分别从SiO2、SiN、Si3N4、Al2O3、SiON、HfO2、HfSiON、Ta2O5、TiO2、SrTiO3的组中选择。
另外，关于SiO2、SiN、SiON等Si类的绝缘膜，包括氧元素、氮元素的浓度分别为1×1018atoms／cm3以上的膜。
但是，多个绝缘层的势垒高度互不相同。
此外，在绝缘层中，也包括包含形成缺陷能级的杂质原子、或半导体／金属点（量子点）的材料。
<可变电阻元件>
对于存储单元MC的可变电阻元件、或者在整流元件内组进有存储功能的情况下的存储层，例如可使用以下的材料。
（1）氧化物
·SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
·AM2O4
其中，A及M为相同或不同的元素，且为Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge中的一种。
对于AM2O4，例如有Fe3O4、FeAl2O4、Mn1＋xAl2－xO4＋y、Co1＋xAl2－xO4 ＋y、MnOx等。
·AMO3
其中，A及M为相同或不同的元素，且为Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Ti、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn之中的一种或多种的组合。
对于AMO3，例如有LaAlO3、SrHfO3、SrZrO3、SrTiO3等。
（2）氮氧化物
·SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
存储元件例如包括二维类或三维类的金属氧化物和／或有机物（包括单层膜和／或纳米管）。例如，如果是碳则包括单层膜、纳米管、石墨烯、富勒烯等2维结构。金属氧化物包括上述（1）所示的氧化物和／或上述（2）所示的氮氧化物。
<电极层>
对于存储单元MC中所使用的电极层，可举出金属元素单质或多种混合物、硅化物和／或氧化物、氮化物等。
具体地，包括Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等。
电极层也可以同时具有作为阻挡金属层、或粘接层的功能。
<字线WL、位线BL>
作为存储单元阵列1的字线WL、位线BL而起作用的导电线包括W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等。
虽然说明了本发明的几个实施方式，但是这些实施方式是作为例子而提示的，并非要限定发明的范围。这些新实施方式可以通过其他各种形式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、变更。这些实施方式和/或其变形包含于发明的范围和/或主旨，并且也包含于权利要求所记载的发明及其均等的范围。

Claims (11)

1.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其具有多条位线、与所述多条位线交叉的多条字线和设置于所述多条位线及多条字线的交叉部的存储单元；以及
控制部，其对施加于所述位线及字线的电压进行控制；
所述存储单元包括可变电阻元件和非欧姆元件；
所述控制部在对于多个所述存储单元连续进行预定的工作的情况下，在选择从所述多条位线中选择的第1位线及从所述多条字线中选择的第1字线而对于第1存储单元进行了第1工作之后，在与该第1工作接续的接下来的第2工作中，选择与所述第1位线不同的第2位线及与所述第1字线不同的第2字线而选择第2存储单元。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制电路在对于多个所述存储单元进行所述第1工作、所述第2工作…第n工作的情况下，对选择存储单元依次选择，以使得选择存储单元相对于所述位线及所述字线的长度方向在倾斜方向移动，所述n为3以上的整数。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2位线为与所述第1位线相邻的位线；
所述第2字线为与所述第1字线相邻的字线。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制电路在对于多个所述存储单元连续进行所述第1工作、所述第2工作…第n工作的情况下，对选择存储单元依次选择，以使得选择存储单元相对于所述位线或所述字线的长度方向锯齿形地移动，所述n为3以上的整数。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储单元阵列分别通过将具备多条位线、多条字线及设置于其交叉部的存储单元的多个存储层进行层叠而构成；
所述控制部在对于多个所述存储单元进行第1工作、第2工作的情况下，在所述多个存储层之中的第1存储层中选择从所述多条位线中选择的位线及从所述多条字线中选择的字线而对于存储单元进行了所述第1工作之后，在与所述第1存储层不同的第2存储层中选择从所述多条位线中选择的位线及从所述多条字线中选择的字线而对于存储单元进行所述第2工作；
所述第2存储层连接于与所述第1存储层所具有的位线及字线不同的位线及字线。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述控制电路在对于多个所述存储单元进行所述第1工作、所述第2工作…第n工作的情况下，使依次选择的所述存储单元在层叠方向移动且在与所述层叠方向垂直的第1方向或第2方向的一方移动，并且不在所述第1方向或所述第2方向的另一方移动，所述n为3以上的整数。
7.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其具有以层叠方向为长度方向而延伸且在与所述层叠方向相交叉的第1方向及第2方向排列的多条位线、在所述第1方向延伸且在所述层叠方向层叠的多条字线和设置于所述多条位线及多条字线的交叉部的存储单元；以及
控制部，其对施加于所述位线及字线的电压进行控制；
所述存储单元包括可变电阻元件；
所述控制部在对于多个所述存储单元进行第1工作、第2工作的情况下，在选择从所述多条位线中选择的第1位线及从所述多条字线中选择的第1字线而对于第1存储单元进行了所述第1工作之后，在与该所述第1工作接续的接下来的所述第2工作中，选择与所述第1位线不同的第2位线而选择第2存储单元。
8.根据权利要求7所述的半导体存储装置，其特征在于，还具备：
全局位线，其在所述第2方向延伸，与在所述第2方向排列的多条所述位线连接；以及
选择晶体管，其分别连接于所述全局位线与多条所述位线之间。
9.根据权利要求7所述的半导体存储装置，其特征在于：
所述控制部在所述第1工作和所述第2工作中，改变选择的字线。
10.根据权利要求7所述的半导体存储装置，其特征在于：
所述控制部在所述第1工作和所述第2工作中，使选择的位线在第1方向及第2方向上移动。
11.根据权利要求10所述的半导体存储装置，其特征在于：
所述控制部在所述第1工作和所述第2工作中，依次改变选择的字线。
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