KR20220139747A - 반도체 장치 - Google Patents

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KR20220139747A
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이범석
이원준
홍석만
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 로우 라인들 및 상기 제1 로우 라인들과 교차된 컬럼 라인들의 사이에 각각 연결된 제1 메모리 셀들을 포함하고, 상기 제1 메모리 셀들 각각은 제1 가변 저항막을 포함하는, 제1 메모리 데크; 및 상기 컬럼 라인들 및 상기 컬럼 라인들과 교차된 제2 로우 라인들의 사이에 각각 연결된 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들 각각은 제2 가변 저항막을 포함하는, 제2 메모리 데크를 포함할 수 있고, 상기 제1 메모리 셀들의 리드 동작 시에 제1 극성의 리드 펄스를 이용하고, 상기 제2 메모리 셀들의 리드 동작 시에 상기 제1 극성과 상이한 제2 극성의 리드 펄스를 이용할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 장치에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 제1 로우 라인들(RL1), 컬럼 라인들(CL), 제2 로우 라인들(RL2), 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 포함할 수 있다. 실시예로서, 제1 로우 라인들(RL1) 및 제2 로우 라인들(RL2)이 워드 라인일 수 있고 컬럼 라인들(CL)이 비트 라인일 수 있다. 또는, 제1 로우 라인들(RL1) 및 제2 로우 라인들(RL2)이 비트 라인일 수 있고 컬럼 라인들(CL)이 워드 라인일 수 있다.
제1 로우 라인들(RL1) 및 제2 로우 라인들(RL2)은 제1 방향(I)으로 확장될 수 있다. 컬럼 라인들(BL)은 제1 로우 라인들(RL1) 및 제2 로우 라인들(RL2)과 교차될 수 있고, 제2 방향(Ⅱ)으로 확장될 수 있다.
제1 로우 라인들(RL1)과 제2 로우 라인들(RL2)은 제3 방향(Ⅲ)으로 적층될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면으로부터 돌출된 방향일 수 있다. 제1 로우 라인들(RL1)과 제2 로우 라인들(RL2)의 사이에 컬럼 라인들(CL)이 위치될 수 있다. 제1 로우 라인들(RL1), 컬럼 라인들(CL) 및 제2 로우 라인들(RL2)이 제3 방향(Ⅲ)으로 차례로 적층될 수 있다.
제1 메모리 셀들(MC1)은 제1 로우 라인들(RL1)과 컬럼 라인들(CL)의 사이에 각각 연결될 수 있다. 제1 메모리 셀들(MC1)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 제2 메모리 셀들(MC2)은 제2 로우 라인들(RL2)과 컬럼 라인들(CL)의 사이에 각각 연결될 수 있다. 제2 메모리 셀들(MC2)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)은 제3 방향(Ⅲ)으로 적층될 수 있다.
제1 로우 라인들(RL1), 제1 메모리 셀들(MC1) 및 컬럼 라인들(CL)이 제1 메모리 데크(D1)를 구성할 수 있다. 제2 로우 라인들(RL2), 제2 메모리 셀들(MC2) 및 컬럼 라인들(CL)이 제2 메모리 데크(D2)를 구성할 수 있다. 제1 데크(D1)와 제2 데크(D2)가 컬럼 라인들(CL)을 공유할 수 있다. 참고로, 제1 데크(D1)와 제2 데크(D2)가 컬럼 라인들을 공유하지 않는 것도 가능하다. 실시예로서, 제1 데크(D1)는 제1 컬럼 라인들을 포함할 수 있고, 제2 데크(D2)는 제2 컬럼 라인들을 포함할 수 있다.
또한, 본 도면에는 도시되지 않았으나, 반도체 장치는 컬럼 라인들(CL)을 제어하기 위한 컬럼 회로 및 로우 라인(RL1, RL2)을 제어하기 위한 로우 회로를 더 포함할 수 있다. 로우 회로는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로는 로우 어드레스에 따라 프로그램 동작을 수행할 로우 라인을 선택할 수 있다. 컬럼 회로는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로는 컬럼 어드레스에 따라 프로그램 동작을 수행할 컬럼 라인을 선택할 수 있다. 프로그램 동작 시, 선택된 컬럼 라인과 선택된 로우 라인의 사이에 연결된 메모리 셀이 선택될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a는 도 1의 제1 방향(I) 단면도 일 수 있고, 도 2b는 도 1의 제2 방향(Ⅱ) 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 제1 데크(D1) 및 제2 데크(D2)를 포함할 수 있다. 제1 데크(D1)는 제1 로우 라인들(10), 제1 메모리 셀들(MC1) 및 컬럼 라인들(30)을 포함할 수 있다. 제2 데크(D2)는 제2 로우 라인들(20), 제2 메모리 셀들(MC2) 및 컬럼 라인들(30)을 포함할 수 있다.
제1 메모리 셀들(MC1) 각각은 제1 전극(11), 제2 전극(12), 제1 가변 저항막(13) 및 제1 유전막(14)을 포함할 수 있다. 제1 전극(11)은 제1 로우 라인(10)의 일부이거나, 제1 로우 라인(10)과 전기적으로 연결될 수 있다. 제1 전극(11)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 실시예로서, 제1 전극들(11)은 폴리실리콘, 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt), 몰리브덴(Mo), 루테늄(Ru) 등을 포함할 수 있으며, 이들을 조합하여 포함할 수 있다.
제2 전극(12)은 컬럼 라인(30)의 일부이거나, 컬럼 라인(30)과 전기적으로 연결될 수 있다. 실시예로서, 제1 전극(11)이 워드 라인과 전기적으로 연결된 경우, 제2 전극(12)은 비트 라인과 전기적으로 연결될 수 있다. 제2 전극들(12)은 제1 전극들(11)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 제2 전극들(12)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 실시예로서, 제2 전극들(12)은 폴리실리콘, 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt), 몰리브덴(Mo), 루테늄(Ru) 등을 포함할 수 있으며, 이들을 조합하여 포함할 수 있다.
제1 가변 저항막(13)은 제1 전극(11)과 제2 전극(12)의 사이에 위치될 수 있다. 제1 가변 저항막(13)은 저항성 물질을 포함할 수 있고, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 제1 가변 저항막(13)은 데이터 저장소이면서 동시에 선택 소자로서 사용될 수 있다.
실시예로서, 제1 가변 저항막(13)은 상변화없이 저항이 변하는 가변 저항 물질을 포함할 수 있고, 칼코게나이드계 물질을 포함할 수 있다. 제1 가변 저항막(13)은 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 아세닉(As), 셀레늄(Se), 실리콘(Si), 인듐(In), 주석(Sn), 황(S), 갈륨(Ga) 등을 포함하거나, 이들을 조합하여 포함할 수 있다. 또한, 제1 가변 저항막(13)은 보론(B), 질소(N), 탄소(C), 비스무트(Bi), 니켈(Ni), 망간(Mn), 은(Ag) 등을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 가변 저항막(13)은 프로그램 동작 시에 비정질 상태를 유지할 수 있고, 프로그램 동작 후에 결정 상태로 변경되지 않을 수 있다. 프로그램 동작 시, 제1 메모리 셀(MC1)에 인가되는 프로그램 전압에 따라 제1 메모리 셀(MC1)의 임계 전압이 변경될 수 있다. 임계 전압에 따라, 제1 메모리 셀(MC1)은 적어도 두 가지의 상태로 프로그램될 수 있다.
제1 유전막(14)은 제1 가변 저항막(13)과 제1 로우 라인(10)의 사이에 위치될 수 있다. 실시예로서, 제1 유전막(14)은 제1 가변 저항막(13)과 제1 전극(11)의 사이에 위치될 수 있다. 제1 유전막(14)은 제1 전극(11) 및 제1 가변 저항막(13)과 접할 수 있다. 프로그램을 동작을 수행할 때, 제1 유전막(14)을 통해 전류가 흐를 수 있고, 이를 통해 제1 메모리 셀(MC1)에 데이터를 저장할 수 있다. 제1 유전막(14)은 1 내지 20Å의 두께를 가질 수 있다. 제1 유전막(14)은 산화물, 질화물 등의 유전 물질을 포함할 수 있다. 실시예로서, 제1 유전막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfOx), 티타늄 산화물(TiOx) 또는 탄탈륨 산화물(TaOx)을 포함하거나, 이들을 조합하여 포함할 수 있다.
제1 메모리 셀(MC1)은 제1 유전막(14)에 의한 비대칭 구조를 가질 수 있다. 제1 로우 라인(10)과 제1 가변 저항막(13)의 사이에만 제1 유전막(14)이 위치되고, 컬럼 라인(30)과 제1 가변 저항막(13)의 사이에는 제1 유전막(14)이 위치되지 않을 수 있다.
제2 메모리 셀들(MC2)은 제1 메모리 셀들(MC1)과 유사한 구성을 가질 수 있다. 제2 메모리 셀들(MC2) 각각은 제1 전극(21), 제2 전극(22), 제2 가변 저항막(23) 및 제2 유전막(24)을 포함할 수 있다. 제1 전극(21)은 제2 로우 라인(20)의 일부이거나, 제2 로우 라인(20)과 전기적으로 연결될 수 있다. 제1 전극(21)은 제1 메모리 셀(MC1)의 제1 전극(11)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 제2 전극(22)은 컬럼 라인(30)의 일부이거나, 컬럼 라인(30)과 전기적으로 연결될 수 있다. 제2 전극(22)은 제1 메모리 셀(MC1)의 제2 전극(12)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다.
제2 가변 저항막(23)은 제1 전극(21)과 제2 전극(22)의 사이에 위치될 수 있다. 제2 가변 저항막(23)은 제1 가변 저항막(13)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 제2 가변 저항막(23)은 저항성 물질을 포함할 수 있고, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 제2 가변 저항막(23)은 데이터 저장소이면서 동시에 선택 소자로서 사용될 수 있다.
제2 유전막(24)은 제2 가변 저항막(23)과 제2 로우 라인(20)의 사이에 위치될 수 있다. 실시예로서, 제2 유전막(24)은 제2 가변 저항막(23)과 제1 전극(21)의 사이에 위치될 수 있다. 제2 유전막(24)은 제1 전극(21) 및 제2 가변 저항막(23)과 접할 수 있다. 프로그램을 동작을 수행할 때, 제2 유전막(24)을 통해 전류가 흐를 수 있고, 이를 통해 제2 메모리 셀(MC2)에 데이터를 저장할 수 있다. 제2 유전막(24)은 1 내지 20Å의 두께를 가질 수 있다. 제2 유전막(24)은 제1 유전막과(14)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 제2 유전막(24)은 산화물, 질화물 등의 유전 물질을 포함할 수 있다. 실시예로서, 제2 유전막(24)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfOx), 티타늄 산화물(TiOx) 또는 탄탈륨 산화물(TaOx)을 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 메모리 셀(MC2)은 제2 유전막(24)에 의한 비대칭 구조를 가질 수 있다. 제2 로우 라인(20)과 제2 가변 저항막(23)의 사이에만 제2 유전막(24)이 위치되고, 컬럼 라인(30)과 제2 가변 저항막(23)의 사이에는 제2 유전막(24)이 위치되지 않을 수 있다. 컬럼 라인(30)을 기준으로, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)이 대칭 구조를 가질 수 있다.
전술한 바와 같은 구조에 따르면, 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2) 각각이 비대칭 구조를 가질 수 있다. 이를 통해, 임계 전압의 변경 폭을 증가시킬 수 있고, 리드 윈도우 마진을 확보할 수 있다. 또한, 컬럼 라인(30)을 기준으로 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)이 대칭 구조를 가질 수 있다. 이를 통해, 제1 데크(D1)와 제2 데크(D2) 둘다 임계 전압 변경 폭을 증가시킬 수 있다.
참고로, 셀 어레이에 포함된 데크들 중 일부 데크에서만 유전막을 포함하는 것도 가능하다. 실시예로서, 제1 메모리 셀들(MC1)은 제1 유전막들(14)을 포함하고 제2 메모리 셀들(MC2)은 제2 유전막들(24)을 포함하지 않을 수 있다. 또는, 제1 메모리 셀들(MC1)은 제1 유전막들(14)을 포함하지 않고 제2 메모리 셀들(MC2)은 제2 유전막들(24)을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3a는 도 1의 제1 방향(I) 단면도 일 수 있고, 도 3b는 도 1의 제2 방향(Ⅱ) 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 제1 데크(D1) 및 제2 데크(D2)를 포함할 수 있다. 제1 데크(D1)는 제1 로우 라인들(10), 제1 메모리 셀들(MC1) 및 컬럼 라인들(30)을 포함할 수 있다. 제2 데크(D2)는 제2 로우 라인들(20), 제2 메모리 셀들(MC2) 및 컬럼 라인들(30)을 포함할 수 있다.
제1 메모리 셀들(MC1) 각각은 제1 전극(11'), 제2 전극(12) 및 제1 가변 저항막(13)을 포함할 수 있다. 제1 전극(11')은 제1 로우 라인(10)과 인접한 제1 부분(11_P1) 및 제1 가변 저항막(13)과 인접한 제2 부분(11_P2)을 포함할 수 있다. 제2 부분(11_P2)은 제1 부분(11_P1)에 비해 높은 비저항을 가질 수 있다. 실시예로서, 제2 부분(11_P2)은 제1 부분(11_P1)에 비해 질소 농도가 높을 수 있다. 제1 부분(11_P1)과 제2 부분(11_P2)은 별도의 증착 공정으로 형성된 막일 수 있고, 제1 부분(11_P1)과 제2 부분(11_P2)의 사이에 계면이 존재할 수 있다. 제2 부분(11_P2)은 제1 전극(11)을 표면 처리하여 형성된 것일 수 있고, 제1 부분(11_P1)과 제2 부분(11_P2)의 사이에 계면이 존재하지 않을 수 있다. 제1 메모리 셀(MC1)은 제2 부분(11_P2)에 의한 비대칭 구조를 가질 수 있다. 제2 전극(12)은 상대적으로 저항이 높은 제2 부분을 포함하지 않을 수 있다.
여기서, 제1 전극(11')은 제2 전극(12)에 비해 높은 비저항을 가질 수 있다. 제2 부분(11_P2)이 제2 전극(12)에 비해 비저항이 높거나, 질소 농도가 높을 수 있다. 제1 부분(11_P1) 및 제2 부분(11_P2)이 제2 전극(12)에 비해 비저항이 높거나, 질소 농도가 높을 수 있다.
제2 메모리 셀들(MC2)은 제1 메모리 셀들(MC1)과 유사한 구성을 가질 수 있다. 제2 메모리 셀들(MC2) 각각은 제1 전극(21'), 제2 전극(22) 및 제2 가변 저항막(23)을 포함할 수 있다. 제1 전극(21')은 제2 로우 라인(20)과 인접한 제1 부분(21_P1) 및 제2 가변 저항막(23)과 인접한 제2 부분(21_P2)을 포함할 수 있다. 제2 부분(21_P2)은 제1 부분(21_P1)에 비해 높은 비저항을 가질 수 있다. 실시예로서, 제2 부분(21_P2)은 제1 부분(21_P1)에 비해 질소 농도가 높을 수 있다. 제2 메모리 셀(MC2)은 제2 부분(21_P2)에 의한 비대칭 구조를 가질 수 있다. 제2 전극(22)은 상대적으로 저항이 높은 제2 부분을 포함하지 않을 수 있다.
여기서, 제1 전극(21')은 제2 전극(22)에 비해 높은 비저항을 가질 수 있다. 제2 부분(21_P2)이 제2 전극(22)에 비해 비저항이 높거나, 질소 농도가 높을 수 있다. 제1 부분(21_P1) 및 제2 부분(21_P2)이 제2 전극(22)에 비해 비저항이 높거나, 질소 농도가 높을 수 있다.
전술한 바와 같은 구조에 따르면, 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2) 각각이 비대칭 구조를 가질 수 있다. 이를 통해, 임계 전압의 변경 폭을 증가시킬 수 있고, 리드 윈도우 마진을 확보할 수 있다. 또한, 컬럼 라인(30)을 기준으로 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)이 대칭 구조를 가질 수 있다. 이를 통해, 제1 데크(D1)와 제2 데크(D2) 둘다 임계 전압 변경 폭을 증가시킬 수 있다.
참고로, 셀 어레이에 포함된 데크들 중 일부 데크에서만 제2 부분을 포함하는 것도 가능하다. 실시예로서, 제1 메모리 셀들(MC1)은 제2 부분(11_P2)을 포함하고 제2 메모리 셀들(MC2)은 제2 부분(21_P2)을 포함하지 않을 수 있다. 또는, 제1 메모리 셀들(MC1)은 제2 부분(11_P2)을 포함하지 않고 제2 메모리 셀들(MC2)은 제2 부분(21_P2)을 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 각 그래프에서, x축은 시간을 나타낼 수 있고 y축은 전압을 나타낼 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a는 셋 동작을 설명하기 위한 것으로, 제1 데크(D1)에 포함된 제1 메모리 셀(MC1)의 셋 동작에 관한 것일 수 있다. 셋 동작 시, 선택된 제1 메모리 셀(MC1)에 제1 극성의 프로그램 펄스(PPGM)를 인가한다. 제1 극성은 양의 극성일 수 있다. 리드 동작 시, 선택된 제1 메모리 셀(MC1)에 제1 극성의 리드 펄스(PREAD)를 인가할 수 있다.
도 4b는 리셋 동작을 설명하기 위한 것으로, 제2 데크(D2)에 포함된 제2 메모리 셀(MC2)의 리셋 동작에 관한 것일 수 있다. 리셋 동작 시, 선택된 제1 메모리 셀(MC1)에 제1 극성과 상이한 제2 극성의 프로그램 펄스(PPGM)를 인가한다. 제2 극성은 음의 극성일 수 있다. 리드 동작 시, 선택된 제1 메모리 셀(MC1)에 제1 극성의 리드 펄스(PREAD)를 인가할 수 있다. 제1 극성은 양의 극성일 수 있다.
리셋 동작 시에 사용되는 제2 극성의 프로그램 펄스(PPGM)와 셋 동작 시에 사용되는 제1 극성의 프로그램 펄스(PPGM)는 극성이 상이할 뿐 실질적으로 동일한 파형을 가질 수 있다. 또는, 극성 뿐만 아니라 파형도 상이할 수 있다. 파형은 펄스의 폭, 피크 값 등을 포함할 수 있다.
전술한 바와 같은 동작 방법에 따르면, 셋 상태의 제1 메모리 셀(MC1)은 제1 임계 전압을 가질 수 있다. 리셋 상태의 제1 메모리 셀(MC1)은 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다. 제2 임계 전압이 제1 임계 전압에 비해 높은 레벨을 가질 수 있다. 따라서, 임계 전압 차이를 이용하여, 제1 메모리 셀(MC1)에 데이터를 저장할 수 있다.
제1 메모리 셀들(MC1)이 제1 유전막(14) 또는 제2 부분(11_P2)에 의한 비대칭 구조를 가지므로, 제1 유전막(14) 또는 제2 부분(11_P2)을 포함하지 않는 메모리 셀 또는 대칭 구조를 갖는 메모리 셀에 비해 더 높은 제2 임계 전압을 가질 수 있다. 따라서, 임계 전압의 변경 폭을 증가시킬 수 있고, 리드 윈도우 마진을 확보할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 각 그래프에서, x축은 시간을 나타낼 수 있고 y축은 전압을 나타낼 수 있다.
도 5a는 셋 동작을 설명하기 위한 것으로, 제2 데크(D2)에 포함된 제2 메모리 셀(MC2)의 셋 동작에 관한 것일 수 있다. 셋 동작 시, 선택된 제2 메모리 셀(MC2)에 제2 극성의 프로그램 펄스(PPGM)를 인가한다. 제2 극성은 음의 극성일 수 있다. 리드 동작 시, 선택된 제2 메모리 셀(MC2)에 제2 극성의 리드 펄스(PREAD)를 인가할 수 있다.
도 5b는 리셋 동작을 설명하기 위한 것으로, 제2 데크(D2)에 포함된 제2 메모리 셀(MC2)의 리셋 동작에 관한 것일 수 있다. 리셋 동작 시, 선택된 제2 메모리 셀(MC2)에 제1 극성의 프로그램 펄스(PPGM)를 인가한다. 제1 극성은 양의 극성일 수 있다. 리드 동작 시, 선택된 제2 메모리 셀(MC2)에 제2 극성의 리드 펄스(PREAD)를 인가할 수 있다. 제2 극성은 음의 극성일 수 있다.
리셋 동작 시에 사용되는 제1 극성의 프로그램 펄스(PPGM)와 셋 동작 시에 사용되는 제2 극성의 프로그램 펄스(PPGM)는 극성이 상이할 뿐 실질적으로 동일한 파형을 가질 수 있다. 또는, 극성 뿐만 아니라 파형도 상이할 수 있다.
전술한 바와 같은 동작 방법에 따르면, 셋 상태의 제2 메모리 셀(MC2)은 제1 임계 전압을 가질 수 있다. 리셋 상태의 제2 메모리 셀(MC2)은 제1 임계 전압보다 높은 제2 임계 전압을 가질 수 있다. 따라서, 임계 전압 차이를 이용하여, 제2 메모리 셀(MC2)에 데이터를 저장할 수 있다.
제2 메모리 셀들(MC2)이 제2 유전막(24) 또는 제2 부분(21_P2)에 의한 비대칭 구조를 가질 뿐만 아니라, 컬럼 라인(30)을 기준으로 제1 메모리 셀들(MC1)과 대칭 구조를 갖는다. 제2 메모리 셀들(MC2)이 비대칭 구조를 갖더라도, 제2 유전막(24) 또는 제2 부분(21_P2)이 컬럼 라인(30)과 제2 가변 저항막(23)의 사이에 위치되면 제2 임계 전압이 감소할 수 있다. 반면에, 제2 유전막(24) 또는 제2 부분(21_P2)을 제2 로우 라인(20)과 제2 가변 저항막(23)의 사이에 위치시키고, 제2 극성의 리드 펄스(PREAD)를 이용함으로써, 제2 메모리 셀들(MC2)의 제2 임계 전압을 증가시킬 수 있다. 따라서, 임계 전압의 변경 폭을 증가시킬 수 있고, 리드 윈도우 마진을 확보할 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 제1 메모리 셀들(MC1)의 셋 동작 시에 제1 극성의 프로그램 펄스를 이용하고, 제2 메모리 셀들(MC2)의 셋 동작 시에 제2 극성의 프로그램 펄스를 이용할 수 있다. 제1 메모리 셀들(MC1)의 리셋 동작 시에 제2 극성의 제2 프로그램 펄스를 이용하고, 제2 메모리 셀들(MC2)의 셋 동작 시에 제1 극성의 제1 프로그램 펄스를 이용할 수 있다.
여기서, 제1 메모리 셀들(MC1)의 셋 동작 시에 사용되는 프로그램 펄스(PPGM)와 제2 메모리 셀들(MC2)의 리셋 동작 시에 사용되는 프로그램 펄스(PPGM)는 동일한 극성 및 실질적으로 동일한 파형을 가질 수 있다. 또는, 극성만 동일하고, 파형은 상이할 수 있다. 제1 메모리 셀들(MC1)의 리셋 동작 시에 사용되는 프로그램 펄스(PPGM)와 제2 메모리 셀들(MC2)의 셋 동작 시에 사용되는 프로그램 펄스(PPGM)는 동일한 극성 및 실질적으로 동일한 파형을 가질 수 있다. 또는 극성만 동일하고, 파형은 상이할 수 있다.
제1 메모리 셀들(MC1)의 리드 동작 시에 제1 극성의 리드 펄스(PREAD)를 이용하고, 제2 메모리 셀들(MC2)의 리드 동작 시에 제2 극성의 리드 펄스(PREAD)를 이용할 수 있다. 여기서, 제1 극성의 리드 펄스(PREAD)와 제2 극성의 리드 펄스(PREAD)는 극성만 상이하고 실질적으로 동일한 파형을 가질 수 있다. 또는, 극성 뿐만 아니라 파형도 상이할 수 있다.
전술한 바와 같은 동작 방법에 따르면, 서로 다른 극성의 프로그램 펄스(VPGM)를 이용하여 제1 데크(D1)의 제1 메모리 셀들(MC1) 및 제2 데크(D2)의 제2 메모리 셀들(MC2)을 프로그램할 수 있다. 또한, 서로 다른 극성의 리드 펄스(VREAD)를 이용하여 제1 데크(D1)의 제1 메모리 셀들(MC1) 및 제2 데크(D2)의 제2 메모리 셀들(MC2)을 리드할 수 있다. 따라서, 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)의 리드 마진을 둘다 확보할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 9는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 메모리(1010), 연산부(1020), 컨트롤러(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
메모리(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 메모리(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
메모리(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 메모리(1010)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다. 이를 통해, 메모리(1010)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 컨트롤러(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
컨트롤러(1030)는 메모리(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 메모리(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리(1040)는 버스 인터페이스(1050)를 통해 메모리(1010), 연산부(1020) 및 컨트롤러(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 메모리(1111), 연산부(1112) 및 컨트롤러(1113)를 포함할 수 있다. 메모리(1111), 연산부(1112) 및 컨트롤러(1113)는 전술한 메모리(1010), 연산부(1020) 및 컨트롤러(1030)와 실질적으로 동일할 수 있다.
캐시 메모리(1120)는 고속으로 동작하는 코어(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리(1120)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다. 이를 통해 캐시 메모리(1120)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어(1110)의 내부에 구성되어 코어(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어(1110), 캐시 메모리(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어(1110)를 포함할 수 있으며 다수의 코어(1110)가 캐시 메모리(1120)를 공유할 수 있다. 다수의 코어(1110)와 캐시 메모리(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어(1110)는 모두 상술한 코어의 구성과 동일하게 구성될 수 있다. 다수의 코어(1110) 각각의 내의 저장부는 코어(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈(1150), 외부 메모리 장치를 구동하는 메모리 컨트롤러(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어 프로세서(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어(1110), 캐시 메모리(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤러(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Drive), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어 프로세서(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어 프로세서(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주메모리 장치(1220), 보조메모리 장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주메모리 장치(1220)는 프로그램이 실행될 때 보조메모리 장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 메모리장소로, 전원이 끊어져도 메모리된 내용이 보존될 수 있다. 보조메모리 장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 메모리 장치를 말한다. 주메모리 장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 전술한 전자 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다. 이를 통해, 주메모리 장치(1220) 또는 보조메모리 장치(1230)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 9와 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈(1150)와 실질적으로 동일할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Drive; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 제1 방향으로 확장된 제1 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 제1 방향으로 확장된 제2 로우 라인들; 상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및 상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
10: 제1 로우 라인 11: 제1 전극
12: 제2 전극 13: 제1 가변 저항막
14: 제1 유전막 20: 제2 로우 라인
21: 제1 전극 22: 제2 전극
23: 제2 가변 저항막 24: 제2 유전막
30: 컬럼 라인

Claims (20)

  1. 제1 방향으로 확장된 제1 로우 라인들;
    상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들;
    상기 제1 방향으로 확장된 제2 로우 라인들;
    상기 제1 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제1 가변 저항막 및 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는 제1 메모리 셀들; 및
    상기 제2 로우 라인들과 상기 컬럼 라인들의 사이에 각각 연결되고, 제2 가변 저항막 및 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는 제2 메모리 셀들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 가변 저항막 또는 상기 제2 가변 저항막은 프로그램 동작 시에 비정질 상태를 유지하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀들 각각은 상기 제1 유전막에 의한 비대칭 구조를 갖는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 셀들 각각은 제1 로우 라인과 전기적으로 연결된 제1 전극을 더 포함하고, 상기 제1 유전막은 상기 제1 전극 및 상기 제1 가변 저항막과 접하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제2 메모리 셀들 각각은 제2 로우 라인과 전기적으로 연결된 제1 전극을 더 포함하고, 상기 제2 유전막은 상기 제1 전극 및 상기 제2 가변 저항막과 접하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 유전막 또는 제2 유전막은 1 내지 20Å의 두께를 갖는
    반도체 장치.
  7. 제1항에 있어서,
    셋 동작 시에 선택된 제1 메모리 셀에 제1 극성의 제1 프로그램 펄스를 인가하고, 리셋 동작 시에 선택된 제1 메모리 셀에 상기 제1 극성과 상이한 제2 극성의 제2 프로그램 펄스를 인가하는
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 극성의 제1 프로그램 펄스가 인가된 제1 메모리 셀은 제1 임계 전압을 갖고, 상기 제2 극성의 제2 프로그램 펄스가 인가된 제1 메모리 셀은 상기 제1 임계 전압과 상이한 제2 임계 전압을 갖는
    반도체 장치.
  9. 제7항에 있어서,
    셋 동작 시에 선택된 제2 메모리 셀에 상기 제2 극성의 제2 프로그램 펄스를 인가하고, 리셋 동작 시에 선택된 제2 메모리 셀에 상기 제1 극성의 제1 프로그램 펄스를 인가하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 셀들의 셋 동작 시에 제1 극성의 제1 프로그램 펄스를 이용하고, 상기 제2 메모리 셀들의 셋 동작 시에 상기 제1 극성과 상이한 제2 극성의 제2 프로그램 펄스를 이용하는
    반도체 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 셀들의 리셋 동작 시에 제2 극성의 제2 프로그램 펄스를 이용하고, 상기 제2 메모리 셀들의 리셋 동작 시에 상기 제1 극성의 제1 프로그램 펄스를 이용하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1 메모리 셀들의 리드 동작 시에 제1 극성의 리드 펄스를 이용하고, 상기 제2 메모리 셀들의 리드 동작 시에 상기 제1 극성과 상이한 제2 극성의 리드 펄스를 이용하는
    반도체 장치.
  13. 제1 로우 라인들 및 상기 제1 로우 라인들과 교차된 컬럼 라인들의 사이에 각각 연결된 제1 메모리 셀들을 포함하고, 상기 제1 메모리 셀들 각각은 제1 가변 저항막을 포함하는, 제1 메모리 데크; 및
    상기 컬럼 라인들 및 상기 컬럼 라인들과 교차된 제2 로우 라인들의 사이에 각각 연결된 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들 각각은 제2 가변 저항막을 포함하는, 제2 메모리 데크를 포함하고,
    상기 제1 메모리 셀들의 리드 동작 시에 제1 극성의 리드 펄스를 이용하고, 상기 제2 메모리 셀들의 리드 동작 시에 상기 제1 극성과 상이한 제2 극성의 리드 펄스를 이용하는
    반도체 장치.
  14. 제13항에 있어서,
    상기 제1 메모리 셀들 각각은 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 유전막을 포함하는
    반도체 장치.
  15. 제14항에 있어서,
    상기 제2 메모리 셀들 각각은 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제2 유전막을 포함하는
    반도체 장치.
  16. 제14항에 있어서,
    상기 제1 유전막은 1 내지 20Å의 두께를 갖는
    반도체 장치.
  17. 제13항에 있어서,
    상기 제1 메모리 셀들 각각은 상기 제1 가변 저항막과 제1 로우 라인의 사이에 위치된 제1 전극을 포함하고, 상기 제1 전극은 상기 제1 로우 라인과 인접한 제1 부분 및 상기 제1 가변 저항막과 인접하고 상기 제1 부분에 비해 질소 농도가 높은 제2 부분을 포함하는
    반도체 장치.
  18. 제17항에 있어서,
    상기 제2 메모리 셀들 각각은 상기 제2 가변 저항막과 제2 로우 라인의 사이에 위치된 제1 전극을 포함하고, 상기 제1 전극은 상기 제2 로우 라인과 인접한 제1 부분 및 상기 제2 가변 저항막과 인접하고 상기 제1 부분에 비해 질소 농도가 높은 제2 부분을 포함하는
    반도체 장치.
  19. 제13항에 있어서,
    상기 제1 메모리 셀들 또는 상기 제2 메모리 셀들 각각은 임계 전압에 따라적어도 두 가지의 상태로 프로그램되는
    반도체 장치.

  20. 제13항에 있어서,
    상기 제1 메모리 셀들의 셋 동작 시에 제1 극성의 제1 프로그램 펄스를 이용하고, 상기 제1 메모리 셀들의 리셋 동작 시에 상기 제1 극성과 상이한 제2 극성의 제2 프로그램 펄스를 이용하고, 상기 제2 메모리 셀들의 셋 동작 시에 상기 제2 극성의 제2 프로그램 펄스를 이용하고, 상기 제2 메모리 셀들의 리셋 동작 시에 상기 제1 극성의 제1 프로그램 펄스를 이용하는
    반도체 장치.
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