TWI694591B - 具水平存取線之自選擇記憶體陣列 - Google Patents

具水平存取線之自選擇記憶體陣列 Download PDF

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Abstract

本發明描述用於具水平存取線之自選擇記憶體之方法、系統及裝置。一記憶體陣列可包含在不同方向上延伸之第一存取線及第二存取線。例如，一第一存取線可在一第一方向上延伸，且一第二存取線可在一第二方向上延伸。在各相交處，可存在複數個記憶體單元，且各複數個記憶體單元可與一自選擇材料接觸。此外，一介電材料可在至少一方向上定位於複數個第一記憶體單元與複數個第二記憶體單元之間。各單元群組(例如複數個第一記憶體單元及複數個第二記憶體單元)可分別與該第一存取線及該第二存取線之一者接觸。

Description

具水平存取線之自選擇記憶體陣列
本技術領域係關於一種具水平存取線之自選擇記憶體陣列。
下文大體上係關於形成一記憶體陣列且更具體而言，下文係關於具水平存取線之自選擇記憶體陣列。
記憶體裝置廣泛用於將資訊儲存於諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者之各種電子裝置中。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置具有兩個狀態(通常由一邏輯「1」或一邏輯「0」表示)。在其他系統中，可儲存兩個以上狀態。為存取儲存資訊，電子裝置之一組件可讀取或感測記憶體裝置中之儲存狀態。為儲存資訊，電子裝置之一組件可寫入或程式化記憶體裝置中之狀態。
存在各種類型之記憶體裝置，其包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(例如FeRAM)可長時間維持其儲存邏輯狀態，即使缺少一外部電源。揮發性記憶體裝置(例如DRAM)會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。FeRAM可使用類似於揮發性記憶體之裝置架構，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。因此，與其他非揮發性及揮發性記憶體裝置相比，FeRAM裝置可具有改良效能。
改良記憶體裝置一般可包含增大記憶體單元密度、提高讀取/寫入速度、提高可靠性、增加資料保存、減少電力消耗或降低製造成本以及其他度量。存取操作可歸因於位元線與多個字線耦合而導致相鄰選定與未選定記憶體單元之間的一電壓轉移。此一遷移可導致與記憶體單元之後續讀取相關之可靠性降低且在一些例項中可導致資料損失。
本專利申請案主張Fratin等人於2018年3月19日申請之名稱為「SELF-SELECTING MEMORY ARRAY WITH HORIZONTAL ACCESS LINES」之美國專利申請案第15/925,536號之優先權，該案讓與其受讓人且其全部內容明確以引用的方式併入本文中。
選定及未選定記憶體單元易受單元群組之間的一電壓轉移影響。因此，存取操作可引起無用電壓轉移，其會導致讀取記憶體單元之儲存邏輯狀態時之可靠性降低。在一些實例中，電壓轉移可導致一或多個記憶體單元之完全或部分資料損失。因此，防止或最小化相鄰選定與未選定記憶體單元之間的一電壓轉移之一架構可允許一存取操作(例如一讀取操作)期間之可靠性提高，且可防止記憶體單元之資料損失。
在一第一實例中，一記憶體陣列可包含在不同方向上延伸之複數個第一存取線及第二存取線。存取線可相交以導致包含複數個記憶體單元之三維記憶體陣列。記憶體單元可位於(例如直接位於、緊鄰)各相交處(例如在一第一存取線與一第二存取線之一相交處)，且在一些情況中，可各包含一自選擇材料。例如，一第一記憶體單元可存在於或緊鄰複數個第一存取線之一第一存取線與複數個第二存取線之一第一存取線之相交處。且一第二記憶體單元可存在於第一存取線與複數個第二存取線之一第二存取線之相交處。如上文所描述，記憶體單元之各者可包含一自選擇記憶體。換言之，各記憶體單元之自選擇記憶體可在線之相交處(例如一第一存取線與一第二存取線之一相交處)與各存取線接觸，且可擁有影響與各記憶體單元相關之存取操作(例如自各記憶體單元讀取及寫入至各記憶體單元)之特定電阻性質。
在一些實例中，一介電材料可使複數個第一記憶體單元之一第一記憶體單元在至少一方向(例如一水平方向)上與複數個第二記憶體單元之一第二記憶體單元分離。藉由在記憶體單元之間包含一介電材料，各記憶體單元可與一第一存取線及一第二存取線接觸。換言之，可藉由啟動一單一字線(例如一第二存取線)及一單一數位線(例如第一存取線)來僅選擇一個記憶體單元。因此，介電材料之存在可隔離不同記憶體單元(例如包含為不同複數個記憶體單元之部分)，否則不同記憶體單元將經由一共用存取線來連通。
在其他實例中，可形成一記憶體陣列。可藉由首先形成三維材料堆疊(其可包含一第一介電材料、一第二介電材料及一第三介電材料)來形成記憶體陣列。介電材料可經形成(例如分層)使得第一介電材料位於堆疊之一第一側(例如頂部)上且第三介電材料位於堆疊之一第二側(例如底部)上。接著，可發生一第一材料移除程序以導致在一第一方向(例如一「Y」方向)上蝕刻穿過至少第一介電材料及第二介電材料之複數個線。隨後，可發生一第二材料移除程序以導致在一第二方向(例如進出所描繪之頁面(諸如圖7C)之一「Z」方向)上蝕刻穿過第一介電材料之複數個線。此可導致蝕刻至堆疊中之正交線(例如通道)。
在一些實例中，存取線(例如上述第一存取線及第二存取線)可形成於正交線內。例如，可形成與第一介電材料之剩餘部分接觸之複數個第一存取線。可在形成複數個第一存取線之後沈積一自選擇材料以形成複數個記憶體單元。隨後，可形成與自選擇記憶體接觸之複數個第二存取線。類似於上述架構，依此一方式形成一記憶體陣列可導致位於一單一字線(例如一第二存取線)與一單一數位線(例如一第一存取線)之相交處之一記憶體單元。因此，介電材料之存在可隔離其他不同記憶體單元(例如包含為不同群組或複數個記憶體單元之部分)，否則不同記憶體單元將經由一共用存取線來連通。
下文將在支援具水平存取線之自選擇記憶體之記憶體陣列之背景下描述上文大體上介紹之本發明之進一步特徵。參考與具水平存取線之自選擇記憶體相關之設備圖、系統圖、形成方法圖及流程圖來進一步繪示及描述本發明之此等及其他特徵。
圖1繪示根據本發明之實例之支援具水平存取線之自選擇記憶體之一實例性記憶體陣列100。記憶體陣列100亦可指稱一記憶體裝置或一電子記憶體設備。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。在一些實例中，記憶體單元105可為自選擇記憶體單元。各記憶體單元105可程式化以儲存兩個狀態(表示為一邏輯0及一邏輯1)。在一些情況中，記憶體單元105可經組態以儲存兩個以上邏輯狀態。
一記憶體單元105可包含具有表示邏輯狀態之一可變及可組態電阻(例如一可變及可組態臨限電壓)之一材料，其可指稱一記憶體元件、記憶體儲存元件或一自選擇記憶體儲存元件。例如，具有一結晶或非晶原子組態之一材料可具有不同電阻。一結晶狀態可具有一低電阻且在一些情況中，可指稱「設定」狀態。一非晶狀態可具有一高電阻且可指稱「重設」狀態。因此，施加於記憶體單元105之一電壓可導致取決於材料呈一結晶或非晶狀態之不同電流，且所得電流之量值可用於判定由記憶體單元105儲存之邏輯狀態。
在一些情況中，不同內部狀態可與一臨限電壓(即，超過臨限電壓之後之電流)相關聯。例如，自選擇記憶體可擴大不同程式化狀態之間的記憶體單元之一臨限電壓之差異。因此，若所施加之電壓小於臨限電壓，則電流不會在記憶體元件呈非晶(例如重設)狀態時流動；若記憶體元件呈結晶(例如設定)狀態，則其可具有一不同臨限電壓且一電流因此可回應於所施加之電壓而流動。在一些實例中，設定狀態中之記憶體元件(例如具有一低臨限電壓)可不呈一結晶狀態，而是可呈一非晶狀態。
為程式化具一自選擇記憶體元件之一記憶體單元105，可將不同極性之程式化脈衝施加於記憶體單元105。例如，為程式化一邏輯「1」狀態，可施加一第一極性，而為程式化一邏輯「0」狀態，可施加一第二極性。第一極性及第二極性可為相反極性。為讀取具一自選擇記憶體儲存元件之一記憶體單元105，可跨記憶體單元105施加一電壓且所得電流或使電流開始流動之臨限電壓可表示一邏輯「1」或邏輯「0」狀態。電荷、離子及/或元件擁擠於記憶體儲存元件之一端或另一端處會影響傳導性質且因此影響臨限電壓。在一些實例中，一單元之一臨限電壓可取決於用於程式化單元之一極性。例如，使用一極性來程式化之一自選擇記憶體單元可具有特定電阻性質且因此具有一臨限電壓。且可使用一不同極性來程式化該自選擇記憶體單元，其可導致單元之不同電阻性質且因此導致一不同臨限電壓。因此，當程式化一自選擇記憶體單元時，單元內之元件可分離以引起離子遷移。離子可取決於給定單元之極性而朝向一特定電極遷移。例如，在一自選擇記憶體單元中，一些離子可朝向負電極遷移。接著，可藉由跨單元施加一電壓以感測離子已朝向哪個電極遷移來讀取記憶體單元。
在其他情況中，記憶體單元105可具有結晶及非晶區域之一組合，其可導致可對應於不同邏輯狀態(即，除邏輯1或邏輯0之外之狀態)且可允許記憶體單元105儲存兩個以上不同邏輯狀態之中間電阻。如下文將討論，可藉由加熱(其包含熔化)記憶體元件來設定一記憶體單元105之邏輯狀態。
記憶體陣列100可為三維(3D)記憶體陣列，其中形成彼此上下疊置之二維(2D)記憶體陣列。與2D陣列相比，此可增加可形成於一單一晶粒或基板上之記憶體單元之數目，其繼而可降低生產成本或提高記憶體陣列之效能或兩者。根據圖1中所描繪之實例，記憶體陣列100可包含兩層記憶體單元105且因此可被視為三維記憶體陣列；然而，層數不限於為2。各層可經對準或定位使得記憶體單元105可跨各層彼此大致對準以形成一記憶體單元堆疊145。替代地，例如，記憶體陣列100可包含兩層記憶體單元105，其中第一層之節距可不同於第二層之節距。例如，第一層之節距可小於第二層之節距。
根據圖1之實例，各列記憶體單元105可連接至一存取線110，且各行記憶體單元105可連接至一位元線115。存取線110亦可稱為字線110，且位元線115亦可稱為數位線115。字線110、位元線115及數位線115可各指稱存取線。在不失理解或操作之情況下，參考字線及位元線或其類似物可互換。字線110及位元線115可實質上彼此垂直以產生記憶體陣列100。如圖1中所展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用諸如一數位線115之一共同導線。即，一數位線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子連通。在一些情況(圖中未展示)中，各陣列可自身具有存取線；例如，各陣列可具有不與耦合至不同陣列之存取線共同之字線及數位線。其他組態係可行的；例如，一第三層可與一下層共用一字線110。
在一些實例中，各字線110可與複數個記憶體單元105連通。例如，複數個第一記憶體單元105可與複數個第二存取線110 (例如字線110)之一第一存取線接觸，且複數個第二記憶體單元105可與複數個第二存取線110 (例如字線110)之一第二存取線接觸。各記憶體單元105可進一步與一第一存取線115 (例如一數位線)耦合(例如接觸)且由一介電材料分離。因此，在一些實例中，複數個第一記憶體單元105及複數個第二記憶體單元105可定位於複數個第二存取線110 (例如字線110)之第一存取線與複數個第二存取線110 (例如字線110)之第二存取線之間。因此，介電材料之存在可確保各記憶體單元105僅與一個字線110及一個位元線115接觸，使得不同記憶體單元(例如不同記憶體單元群組之不同記憶體單元)可在使用中且不在一相同時間被選擇。
一般而言，一記憶體單元105可位於兩個導線(諸如一字線110及一位元線115)之相交處。此相交點可指稱一記憶體單元之位址。一目標記憶體單元105可為位於一賦能字線110與位元線115之相交處之一記憶體單元105；即，一字線110及位元線115可被賦能以讀取或寫入其等相交處之一記憶體單元105。與相同字線110或位元線115電子連通(例如連接)之其他記憶體單元105可指稱非目標記憶體單元105。
如上文所討論，電極可耦合至一記憶體單元105及一字線110或一位元線115。術語「電極」可係指一電導體且在一些情況中，可用作為一記憶體單元105之一電接點。一電極可包含提供記憶體陣列100之元件或組件之間的一導電路徑之一跡線、電線、導線、導電層或其類似者。
可藉由啟動或選擇一字線110及位元線115來對記憶體單元105執行諸如讀取及寫入之操作，其可包含將一電壓或一電流施加於各自線。另外，可藉由啟動一字線110或一位元線115來對第一記憶體層及第二記憶體層兩者執行讀取及寫入操作。字線110及位元線115可由導電材料製成，諸如金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti)等等)、金屬合金、碳、導電摻雜半導體或其他導電材料、合金或化合物。可透過一列解碼器120及一行解碼器130來控制存取記憶體單元105。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收之列位址來啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當位元線115。因此，可藉由啟動一字線110及一位元線115來存取一記憶體單元105。
在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。另外，感測組件125可判定一記憶體單元105之儲存狀態。感測組件125可包含各種電晶體或放大器以偵測及放大信號之一差異，其可指稱鎖存。接著，可透過行解碼器130來輸出記憶體單元105之偵測邏輯狀態作為輸入/輸出135。在一些情況中，感測組件125可為行解碼器130或列解碼器120之一部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子連通。
可藉由類似地啟動相關字線110及位元線115來設定或寫入一記憶體單元105，即，可將一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(例如輸入/輸出135)。另外，可藉由啟動相關字線110及位元線115來個別寫入一第一記憶體層及一第二記憶體層。
在一些記憶體架構中，存取記憶體單元105會劣化或破壞所儲存之邏輯狀態且可執行重寫或再新操作以使記憶體單元105恢復至原始邏輯狀態。例如，在DRAM中，可在一感測操作期間使儲存邏輯之電容器部分或完全放電以損壞所儲存之邏輯狀態。因此，可在一感測操作之後重寫邏輯狀態。另外，啟動一單一字線110可導致列中之所有記憶體單元放電；因此，列中之所有記憶體單元105需要重寫。但在諸如PCM及/或一自選擇記憶體之非揮發性記憶體中，存取記憶體單元105不會破壞邏輯狀態且因此無需在存取之後重寫記憶體單元105。
一些記憶體架構(其包含DRAM)會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。例如，一帶電電容器可變為透過洩漏電流來隨時間放電以導致儲存資訊損失。此等所謂之揮發性記憶體裝置之再新率可相對較高(例如對於DRAM而言，每秒數十次再新操作)，其可導致大量電力消耗。隨著記憶體陣列日益增大，增加電力消耗會抑制記憶體陣列之部署或操作(例如電源供應、發熱、材料限制等等)，依靠一有限電源(諸如一電池)之行動裝置尤其如此。如下文將討論，非揮發性PCM及/或自選擇記憶體單元可具有可導致相對於其他記憶體架構之改良效能之有益性質。例如，PCM及/或自選擇記憶體可提供與DRAM相當之讀取/寫入速度，但可為非揮發性且允許增大單元密度。
記憶體控制器140可透過各種組件(例如列解碼器120、行解碼器130及感測組件125)來控制記憶體單元105之操作(讀取、寫入、重寫、再新、放電等等)。在一些情況中，一或多個列解碼器120、行解碼器130及感測組件125可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟動所要字線110及位元線115。記憶體控制器140亦可產生及控制記憶體陣列100之操作期間所使用之各種電壓或電流。例如，其可在存取一或多個記憶體單元105之後將放電電壓施加於一字線110或位元線115。
一般而言，本文所討論之一施加電壓或電流之振幅、極性、形狀或持續時間可經調整或變動且可因操作記憶體陣列100中所討論之各種操作而不同。此外，可同時存取記憶體陣列100內之一或多個記憶體單元105；例如，可在一重設操作期間同時存取記憶體陣列100之多個或所有單元，其中將所有記憶體單元105或記憶體單元105之一群組設定為一邏輯狀態。
圖2A繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構200-a之一實例。記憶體結構200-a可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線及在一第二不同方向上延伸之第二存取線。因此，存取線可形成包含存取線之相交處(例如一第一存取線205與一第二存取線210之相交處)之一記憶體單元之三維結構(例如一格柵)。在一些實例中，各記憶體單元可包含一自選擇材料215。
自選擇記憶體結構200-a可包含第一存取線(例如第一存取線205)及第二存取線(例如第二存取線210)。如圖2A中所展示，第一存取線可在一第一(例如水平)方向上延伸且因此可指稱水平第一存取線。亦如圖2A中所展示，第二存取線可在一第二(例如垂直)方向上延伸且因此可指稱垂直存取線。
記憶體結構200-a亦可包含自選擇記憶體215，其可為或包含於各記憶體單元中，如參考圖2B所描述。另外或替代地，記憶體結構200-a可包含第一介電材料220、第二介電材料230、第三介電材料(例如第三介電材料235-a、第三介電材料235-b)及第四介電材料240。在其他實例中，記憶體結構200-a亦可包含諸如第一存取線205-a及第二存取線210-a之額外存取線。在其他實例中，第一存取線可指稱位元線且第二存取線可指稱字線。在進一步實例中，第二介電材料230可指稱一保護介電材料230，且第四介電材料240可指稱一絕緣介電材料240。
在一些實例中，記憶體結構200-a可包含複數個第一存取線(例如存取線205及205-a)及複數個第二存取線(例如存取線210及210-a)。第一存取線及第二存取線可在不同方向(例如正交方向、其他非平行方向)上延伸。例如，如上文所描述，參考圖2A中所展示之結構，第一存取線205可指稱水平存取線205且在一水平方向上延伸，且第二存取線210可指稱垂直存取線210且可在一垂直方向上延伸。例如，第一存取線205可在一「Z」方向上延伸且第二存取線210可在一「Y」方向上延伸。因此，如圖2A中所描繪，複數個第一存取線可在一第一方向(例如進出所描繪之頁面之一「Z」方向)上延伸，且複數個第二存取線可在不同於(例如正交於)第一方向之一第二方向(例如一「Y」方向)上延伸。因此，記憶體結構200-a可為三維記憶體陣列，其中複數個第一存取線及複數個第二存取線形成一類格柵結構。
例如，存取線210可指稱一第一垂直存取線210 (例如複數個垂直存取線之一第一垂直存取線210)。第一垂直存取線210可包含一第一側及與該第一側對置之一第二側。另外或替代地，第二存取線210-a可指稱一第二垂直存取線210-a。第二垂直存取線210-a可包含一第一側及與該第一側對置之一第二側。在一些實例中，第一垂直存取線210之第一側可與第二垂直存取線210-a之第二側對置。
在其他實例中，存取線205可指稱一第一水平存取線205 (例如複數個水平存取線之第一水平存取線205)且可與介電材料(例如第一介電材料220)及一第一記憶體單元225耦合。另外或替代地，存取線205-a可指稱一第二水平存取線205-a且可與介電材料(例如第一介電材料220)及一第二記憶體單元225-a耦合。在一些實例中，第一水平存取線205可與第一垂直存取線210連通且第二水平存取線205-a可與第二垂直存取線210-a連通。
複數個第一存取線(例如第一存取線205)及複數個第二存取線(例如存取線210)可與自選擇記憶體215接觸。如下文將參考圖2B描述，形成於記憶體結構200-a內之複數個記憶體單元之各者可包含自選擇記憶體215。因此，自選擇記憶體215 (例如各記憶體單元)可定位成緊鄰複數個第一存取線及複數個第二存取線。換言之，自選擇記憶體215可在一第一方向(例如一「Y」方向)上延伸且在至少一側上界接複數個第二存取線之各者。藉由界接複數個存取線之各者，自選擇記憶體215可被認為是連續的。例如，自選擇記憶體215之一第一部分可沿與一第一垂直存取線(例如第二存取線210)之一第一側耦合之複數個第一記憶體單元連續，且自選擇記憶體之一第二部分可沿與一第二垂直存取線(例如第二存取線210-a)之一第一側耦合之複數個第二記憶體單元連續。
在一些實例中，自選擇記憶體215可位於複數個第一存取線與複數個第二存取線之相交處及此等相交點之間的其他位置處。至少一記憶體單元(例如記憶體單元225)可位於第一存取線205與第二存取線210之相交處。換言之，存取線210可指稱複數個第二存取線之一第一存取線，且存取線210-a可指稱複數個第二存取線之一第二存取線。複數個第一記憶體單元可與第二存取線210 (例如複數個第二存取線之一第一存取線)接觸，且複數個第二記憶體單元可與第二存取線210-a (例如複數個第二存取線之一第二存取線)接觸。如下文將描述，一第一介電材料220可定位於複數個第一記憶體單元與複數個第二記憶體單元之間。
在一些實例中，存取線210可指稱複數個第二存取線之一第一存取線且存取線210-a可指稱複數個第二存取線之一第二存取線。在一些實例中，複數個第二存取線可在至少一方向上分路。在其他實例中，存取線205可指稱複數個第一存取線之一第一存取線且存取線205-a可指稱複數個第一存取線之一第二存取線。如圖2A中所展示，第一存取線205及205-a可由一第一介電材料220分離。可藉由介電材料220分離第一存取線205及205-a來個別存取位於第二存取線210與一第一存取線205之相交處之記憶體單元(例如記憶體單元225)及第二存取線210-a與一第一存取線205-a之相交處之記憶體單元(例如記憶體單元225-a)。換言之，介電材料220之存在確保存取線210可與存取線205而非存取線205-a連通。因此，一次可啟動一個記憶體單元。但就介電材料220而言，一單一存取線可自第二存取線210延伸至第二存取線210-a以導致每次啟動多個記憶體單元。
如上文所描述，可藉由啟動一相關字線及位元線來存取記憶體單元(例如記憶體單元225)。因此，可藉由啟動複數個第一存取線之一者及複數個第二存取線之一者來存取各記憶體單元。例如，可啟動位於第一存取線205與第二存取線210之相交處之一記憶體單元(例如記憶體單元225)，同時不選擇位於第一存取線205-a與第二存取線210-a之相交處之一記憶體單元(例如記憶體單元225-a)。替代地，例如，可啟動位於第一存取線205-a與第二存取線210-a之相交處之一記憶體單元(例如記憶體單元225-a)，同時不選擇位於第一存取線205與第二存取線210之相交處之一記憶體單元(例如記憶體單元225)。第一介電材料220存在於記憶體單元之間可允許存取一記憶體單元(例如位於存取線205與存取線210之相交處)，同時不選擇一第二記憶體單元(例如位於存取線205-a與存取線210-a之相交處)。
另外或替代地，自選擇記憶體215存在於各記憶體單元中可擴大不同程式化狀態之間的記憶體單元之一臨限電壓之差異。例如，如上文所描述，若所施加之電壓小於臨限電壓，則電流不會在記憶體元件呈重設狀態時流動；若記憶體元件呈設定狀態，則其可具有一不同臨限電壓且一電流因此可回應於所施加之電壓而流動。因此，可藉由將不同極性之程式化脈衝施加於各自記憶體單元來存取各記憶體單元。
記憶體結構200-a可包含第二介電材料230、第三介電材料(例如第三介電材料235-a、第三介電材料235-b)及第四介電材料240。在一些實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在其他實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在進一步實例中，第一介電材料、第二介電材料及第三介電材料之任兩者可分別為一相同介電材料。在一些實例中，第三介電材料(例如第三介電材料235-a、第三介電材料235-b)可包含可或可不具有不同特性之多個部分。例如，一第三介電材料可包含一第一部分(例如與第二介電材料230及第四介電材料240接觸之第三介電材料235-a)及一第二部分(例如與第一存取線205及205-a接觸之第三介電材料235-b)。在一些實例中，可在不同時間形成第三介電材料235-a及第三介電材料235-b。例如，可在第三介電材料235-a之前形成第三介電材料235-b。在其他實例中，可在第三介電材料235-a之後形成第三介電材料235-b。如上文所討論，第一介電材料220可分離兩個存取線(例如存取線205及205-a)以確保可個別選擇記憶體單元。第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體結構200-a之各種部分及/或組件。
作為一實例，第一介電材料220及第三介電材料235-b可電隔離各第一存取線。例如，第一介電材料220可使第一存取線205在一方向(例如一「X」方向)上與第一存取線205-a隔離。第三介電材料235-b可使第二存取線210在一相同方向(例如一「X」方向)上與第二存取線210-a隔離。在其他實例中，第三介電材料235-b可使第一存取線205及205-a之一或多者在一第二方向(例如一「Y」方向)上與一額外第一存取線(圖中未展示)隔離。因此，第一介電材料220與第三介電材料235-b之組合可協同操作以確保多個存取線(例如第二存取線210及第二存取線210-a)彼此電隔離。
第二介電材料230及第四介電材料240可有助於製造記憶體結構200-a之方法。例如，如下文將參考圖7A至圖7E描述，可形成包含第二介電材料230及第四介電材料240及其他材料之一堆疊。可蝕刻堆疊以形成複數個第一存取線。為保持一致，各蝕刻較佳地在至少一方向(例如一「Y」方向)上為一相同尺寸。因此，第四介電材料240可包含於堆疊中以確保一致蝕刻深度。例如，第三介電材料(例如第三介電材料235-a、第三介電材料235-b)及第四介電材料240可為不同材料。因此，在一蝕刻程序期間，可蝕刻穿過第三介電材料(例如在一「Y」方向上)之一通道。然而，歸因於存在第四介電材料240或歸因於第四介電材料240係不同於第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一材料，蝕刻程序會在到達第四介電材料240之後結束。因此，可形成具有一致尺寸(例如在一「Y」方向上)之複數個第二存取線之各者。
類似地，第二介電材料230可有助於製造記憶體結構200-a之方法，如下文將參考圖7A至圖7E描述。如上文所描述，可形成包含第二介電材料230及第三介電材料(例如第三介電材料235-a、第三介電材料235-b)及其他材料之一堆疊，且可蝕刻堆疊以形成複數個第二存取線(例如第二存取線210)。在一些實例中，至少一方向(例如一「Y」方向)上之蝕刻深度可使得蝕刻程序會劣化其中可形成第二存取線之開口(例如通路或孔)。例如，在至少一方向(例如一「Y」方向)上具有一較大尺寸之開口會更易受劣化影響。因此，第二介電材料230之存在可有助於製程，使得蝕刻程序導致一致開口且最終導致開口內形成一致第二存取線。
圖2B繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構200-b之一實例。記憶體結構200-b可為自一不同視角展示之參考圖2A所描述之記憶體結構200-a之一實例。圖2B可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線(例如205-b及205-c)及在一第二不同方向上延伸之第二存取線(例如210-b及210-c)。因此，存取線可形成包含存取線之相交(例如一第一存取線205-b與一第二存取線210-b之相交)處之一記憶體單元之三維結構(例如一格柵)。在一些實例中，各記憶體單元可包含一自選擇材料(自選擇記憶體215)。
自選擇記憶體結構200-b可包含在一不同方向上延伸之第一存取線及第二存取線。如上文所描述，第一存取線可在一第一方向上延伸且第二存取線可在一第二方向上延伸。記憶體結構200-b亦可包含自選擇記憶體215，其可包含於記憶體單元225及記憶體單元225-a之各者中。另外或替代地，記憶體結構200-b可包含第一介電材料220-a、第三介電材料235-c、一第四介電材料240 (圖中未展示)及一第五介電材料245。
如上文參考圖2A所描述，各記憶體單元可包含一自選擇記憶體215。因此，自選擇記憶體215 (例如各記憶體單元)可定位成緊鄰或可接觸一第一存取線(例如第一存取線205-b)及一第二存取線(第二存取線210-b)。換言之，自選擇記憶體215可在一第一方向上延伸且在至少一側上界接複數個第二存取線之各者，如圖2A中所描繪。
在一些實例中，記憶體單元225可指稱一第一記憶體單元225且可與第一垂直存取線210之第一側耦合，如參考圖2A所描述。在其他實例中，記憶體單元225-a可指稱一第二記憶體單元225-a且可與第二垂直存取線210-a之第二側耦合，如參考圖2A所描述。第一記憶體單元225及第二記憶體單元225-a之各者可包含一自選擇記憶體215。另外或替代地，一介電材料(例如第一介電材料220)可位於第一記憶體單元225與第二記憶體單元225-a之間。
如上文所描述，記憶體結構200-b可包含第一存取線205-b及205-c及第二存取線210-b及210-c。如圖2B中所展示，第一存取線205-b及205-c之各者可由第一介電材料220-a分離。藉由介電材料220-a分離第一存取線205-b及205-c，位於第二存取線210-b與一第一存取線205-b之相交處之記憶體單元225可與位於第一存取線205-c與第二存取線210-c之相交處之記憶體單元225-a隔離。換言之，介電材料220-a之存在確保存取線210-b可與存取線205-b而非存取線205-c連通。在此一實例中，一次可僅啟動記憶體單元225或記憶體單元225-a之一者。但就介電材料220而言，一單一存取線可自第二存取線210-b延伸至第二存取線210-c以導致每次啟動多個記憶體單元。
如圖2B中所描繪，可藉由啟動一相關字線及位元線來存取記憶體單元225或記憶體單元225-a之一者。因此，可藉由啟動一各自第一存取線及第二存取線來存取記憶體單元225及記憶體單元225-a之各者。例如，可啟動位於第一存取線205-b與第二存取線210-b之相交處之一記憶體單元，同時不選擇位於第一存取線205-c與第二存取線210-c之相交處之一記憶體單元。替代地，例如，可啟動位於第一存取線205-c與第二存取線210-c之相交處之一記憶體單元，同時不選擇位於第一存取線205-b與第二存取線210-b之相交處之一記憶體單元。第一介電材料220-a存在於記憶體單元之間可允許存取記憶體單元225，同時不選擇記憶體單元225-a。
圖3繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構300之一實例。記憶體結構300可為相對於分別參考圖2A及圖2B之記憶體結構200-a及200-b所描述之特徵之一實例或可包含相對於分別參考圖2A及圖2B之記憶體結構200-a及200-b所描述之特徵。記憶體結構300可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線及在一第二不同方向上延伸之第二存取線。存取線可形成包含存取線之相交(例如一第一存取線305與一第二存取線310之相交)處之一記憶體單元之三維結構(例如一格柵)。在一些實例中，各記憶體單元可包含一自選擇材料段315。
自選擇記憶體結構300可包含：第一存取線305及305-a，其等可為參考圖2A所描述之第一存取線205及205-a之實例；第二存取線310及310-a，其等可為參考圖2A所描述之第二存取線210及210-a之實例；及自選擇材料315及315-a，其等可為參考圖2A所描述之自選擇記憶體215之一實例。記憶體結構300亦可包含：第一介電材料320，其可為參考圖2A所描述之第一介電材料220之一實例；及記憶體單元325及325-a，其等可為參考圖2B所描述之記憶體單元225及記憶體單元225-a之實例。
記憶體結構300亦可包含：第二介電材料330，其可為參考圖2A所描述之第二介電材料230之一實例；第三介電材料(例如第三介電材料335-a、第三介電材料335-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例；及第四介電材料340，其可為參考圖2A所描述之第四介電材料240之一實例。在一些實例中，第一存取線可指稱字線且第二存取線可指稱位元線。在其他實例中，第二介電材料330可指稱一保護介電材料330且第四介電材料340可指稱一絕緣介電材料340。
在一些實例中，記憶體結構300可包含複數個第一存取線(例如存取線305及305-a)及複數個第二存取線(例如存取線310及310-a)。第一存取線及第二存取線可在不同方向(例如正交方向、其他非平行方向)上延伸。例如，如上文所描述，第一存取線305可指稱一水平存取線305且在一水平方向上延伸，且第二存取線310可指稱一垂直存取線310且可在一垂直方向上延伸。因此，如圖3中所描繪，複數個第一存取線可在一第一方向(例如進出所描繪之頁面之一「Z」方向)上延伸，且複數個第二存取線可在不同於(例如正交於)第一方向之一第二方向(例如一「Y」方向)上延伸。因此，記憶體結構300可為具形成一類格柵結構之複數個第一存取線及複數個第二存取線之三維記憶體陣列。
複數個第一存取線及複數個第二存取線可與個別自選擇記憶體段接觸。在一些實例中，個別自選擇記憶體段可指稱複數個離散自選擇記憶體段，且記憶體結構300可含有離散自選擇記憶體段之至少一第一子集及離散自選擇記憶體段之一第二子集。例如，自選擇記憶體段315可指稱離散自選擇記憶體之一第一子集且自選擇記憶體段315-a可指稱離散自選擇記憶體之一第二子集。各自選擇記憶體段可相鄰於複數個第一存取線之一存取線及複數個第二存取線之一存取線。換言之，自選擇記憶體段可在一第一(例如「Y」)方向上延伸且具有類似於一第一存取線(例如第一存取線305)之一尺寸(例如在「Y」方向上)。因此，至少一自選擇記憶體段可形成於存取線之各相交(例如第一存取線305與第二存取線310之一相交)處。因此，一記憶體單元325可位於第一存取線305與一第二存取線310之相交處，且一記憶體單元325-a可位於第一存取線305-a與第二存取線310-a之相交處。在一些實例中，各自選擇記憶體段315可位於材料345內，材料345可為一介電材料345或一導電材料345且可充當一密封材料。換言之，材料345可電隔離各自選擇記憶體段315。
在一些實例中，記憶體單元325可指稱一第一記憶體單元325且可與第一垂直存取線310之第一側耦合(例如參考圖2A所描述)。在其他實例中，記憶體單元325-a可指稱一第二記憶體單元325-a且可與第二垂直存取線310-a之第二側耦合(例如參考圖2A所描述)。第一記憶體單元325及第二記憶體單元325-a之各者可包含一自選擇記憶體段315。如上文所描述，記憶體結構300可包含複數個第一離散自選擇記憶體段315及複數個第二離散自選擇記憶體段315-a。在一些實例中，複數個第一離散段315可包含第一自選擇記憶體(例如參考圖2A所描述)且複數個第二離散自選擇記憶體段315-a可包含第二自選擇記憶體(例如參考圖2A所描述)。在其他實例中，第一記憶體單元325可包含複數個第一離散自選擇記憶體段315之一者且第二記憶體單元可包含複數個第二離散自選擇記憶體段315-a之一者。各離散自選擇記憶體段可包含硫屬化物。另外或替代地，一介電材料(例如第一介電材料320)可位於第一記憶體單元325與第二記憶體單元325-a之間。
如上文所描述，存取線310可指稱複數個第二存取線之一第一存取線且存取線310-a可指稱複數個第二存取線之一第二存取線。在一些實例中，複數個第二存取線可在至少一方向上分路。在其他實例中，存取線305可指稱複數個第一存取線之一第一存取線，且存取線305-a可指稱複數個第一存取線之一第二存取線。
如圖3中所展示，第一存取線305及305-a可由一第一介電材料320分離。藉由分離第一存取線305及305-a，一記憶體單元可位於第二存取線310與一第一存取線305之相交處及第二存取線310-a與一第一存取線305-a之相交處。可個別存取記憶體單元(例如記憶體單元325及325-a)。換言之，介電材料320之存在確保存取線310可與存取線305而非存取線305-a連通。因此，一次可啟動一個記憶體單元。但就介電材料320而言，在一些實例中，一單一存取線可自第二存取線310延伸至第二存取線310-a以導致每次啟動多個記憶體單元。
在一些實例中，可藉由啟動一相關字線及位元線來存取記憶體單元(例如參考圖2B所描述之記憶體單元225)。因此，可藉由啟動複數個第一存取線之一者及複數個第二存取線之一者來存取各記憶體單元。例如，可啟動位於第一存取線305與第二存取線310之相交處之一記憶體單元，同時不選擇位於第一存取線305-a與第二存取線310-a之相交處之一記憶體單元。替代地，例如，可啟動位於第一存取線305-a與第二存取線310-a之相交處之一記憶體單元，同時不選擇位於第一存取線305與第二存取線310之相交處之一記憶體單元。第一介電材料320存在於記憶體單元之間可允許存取記憶體單元325 (例如位於存取線205與存取線210之相交處)，同時不選擇一第二記憶體單元325-a (例如位於存取線305-a與存取線310-a之相交處)。
另外或替代地，各記憶體單元中存在自選擇記憶體(例如自選擇記憶體段315及315-a)可擴大不同程式化狀態之間的記憶體單元之一臨限電壓之差異。例如，如上文所描述，若所施加之電壓小於臨限電壓，則電流不會在記憶體元件呈重設狀態時流動；若記憶體元件呈設定狀態，則其可具有一不同臨限電壓且一電流因此可回應於所施加之電壓而流動。因此，可藉由將不同極性之程式化脈衝施加於各自記憶體單元來存取各記憶體單元。
另外或替代地，記憶體結構300可包含第二介電材料330、第三介電材料(例如第三介電材料335-a、第三介電材料335-b)及第四介電材料340。在進一步實例中，第一介電材料、第二介電材料及第三介電材料之任兩者可分別為一相同介電材料。在一些實例中，第三介電材料(例如第三介電材料335-a、第三介電材料335-b)可包含可或可不具有不同特性之多個部分。
例如，一第三介電材料可包含一第一部分(例如與第二介電材料330及第四介電材料340接觸之第三介電材料335-a)及一第二部分(例如與第一存取線305及305-a接觸之第三介電材料335-b)。在一些實例中，可在不同時間形成第三介電材料335-a及第三介電材料335-b。例如，可在第三介電材料335-a之前形成第三介電材料335-b。在其他實例中，可在第三介電材料335-a之後形成第三介電材料335-b。如上文所討論，第一介電材料320可分離兩個存取線(例如存取線305及305-a)以確保可個別選擇記憶體單元。第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體陣列300之各種部分及/或組件。
作為一實例，第一介電材料320及第三介電材料335-b可電隔離各第一存取線。例如，第一介電材料320可使第一存取線305在一方向(例如一「X」方向)上與第一存取線305-a隔離。第三介電材料335-b可使第二存取線310在一相同方向(例如一「X」方向)上與第二存取線310-a隔離。在其他實例中，第三介電材料335-b可使第一存取線305及305-a之一或多者在一第二方向(例如一「Y」方向)上與一額外第一存取線(圖中未展示)隔離。因此，第一介電材料320與第三介電材料335-b之組合可協同操作以確保多個存取線(例如第二存取線310及第二存取線310-a)彼此電隔離。
第二介電材料330及第四介電材料340可有助於製造記憶體結構300之方法。例如，如下文將參考圖7A至圖7E描述，可形成包含第二介電材料330及第四介電材料340及其他材料之一堆疊。可蝕刻堆疊以形成複數個第一存取線。為保持一致，各蝕刻較佳地在至少一方向(例如一「Y」方向)上為一相同尺寸。因此，第四介電材料340可包含於堆疊中以確保一致蝕刻深度。例如，第三介電材料(例如第三介電材料335-a、第三介電材料335-b)及第四介電材料340可為不同材料。因此，在一蝕刻程序期間，可在第三介電材料中(例如在一「Y」方向上)蝕刻至少一通道。然而，歸因於存在第四介電材料340或歸因於第四介電材料340係不同於第三介電材料(例如第三介電材料335-a、第三介電材料335-b)之一材料，蝕刻程序會在到達第四介電材料340之後結束。因此，可形成具有一致尺寸(例如在一「Y」方向上)之複數個第二存取線之各者。
類似地，第二介電材料330可有助於製造記憶體結構300之方法，如下文將參考圖7A至圖7E描述。如上文所描述，可形成包含第二介電材料330及第三介電材料(例如第三介電材料335-a、第三介電材料335-b)及其他材料之一堆疊，且可蝕刻堆疊以形成複數個第二存取線(例如第二存取線310)。在一些實例中，至少一方向(例如一「Y」方向)上之蝕刻深度可使得蝕刻程序會劣化其中可形成第二存取線之開口(例如通路或孔)。例如，在至少一方向(例如一「Y」方向)上具有一較大尺寸之開口會更易受劣化影響。因此，第二介電材料330之存在可有助於製程，使得蝕刻程序導致一致開口且最終導致在開口內形成一致第二存取線。
圖4繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構400之一實例。記憶體結構400可為相對於分別參考圖2A、圖2B及圖3所描述之記憶體結構200-a及200-b及300所描述之特徵之一實例，或可包含相對於分別參考圖2A、圖2B及圖3所描述之記憶體結構200-a及200-b及300所描述之特徵。記憶體結構400可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線及在一第二不同方向上延伸之第二存取線。存取線可形成包含存取線之相交(例如一第一存取線405與一第二存取線(圖中未展示)之相交)處之一記憶體單元之三維結構(例如一格柵)。在一些實例中，各記憶體單元可包含一自選擇材料(圖中未展示)。
自選擇記憶體結構400可包含：第一存取線405及405-a，其等可為參考圖2A所描述之第一存取線205及205-a之一實例；及記憶體單元425及記憶體單元425-a，其等可分別為參考圖2B所描述之記憶體單元225及記憶體單元225-a之一實例。記憶體結構400亦可包含：第一介電材料420，其可為參考圖2A所描述之第一介電材料220之一實例；第二介電材料430，其可為參考圖2A所描述之第二介電材料230之一實例；第三介電材料(例如第三介電材料435-a、第三介電材料435-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例；及第四介電材料440，其可為參考圖2A所描述之第四介電材料240之一實例。
記憶體結構400亦可包含：通道445，其等可為其中形成第二存取線(例如參考圖2A所描述之存取線210)之通道之實例；及通道450，其等可為其中沈積第一介電材料420之通道之實例。在一些實例中，第一存取線405及405-a可指稱位元線。在其他實例中，第二介電材料430可指稱一保護介電材料430，且第四介電材料440可指稱一絕緣介電材料440。
在一些實例中，記憶體結構400可包含複數個蝕刻通道445。通道445可經蝕刻使得複數個第二存取線(例如參考圖2A所描述之第二存取線210)可形成於其內。記憶體結構400亦可包含複數個第一存取線。例如，記憶體結構400可包含第一存取線405及405-a。通道445及第一存取線可在不同方向上延伸。在一些實例中，通道445可在一第一方向上延伸，且第一存取線可在正交於或不同於第一方向之一第二方向上延伸。因此，如圖4中所描繪，通道445可在一第一方向(例如一「Y」方向)上延伸，且複數個第一存取線(例如第一存取線405)可在正交於第一方向之一第二方向(例如進出所描繪之頁面之一「Z」方向)上延伸。因此，記憶體結構400 (在形成第一存取線之後)可為三維記憶體陣列。
形成於通道445內之複數個第二存取線及複數個第一存取線可與一自選擇記憶體(例如參考圖2A所描述之自選擇記憶體215)接觸。如上文所描述，形成於記憶體結構400內之複數個記憶體單元可各包含一自選擇記憶體(圖中未展示)。因此，自選擇記憶體(例如各記憶體單元)可定位成緊鄰或接觸複數個第一存取線及複數個第二存取線。換言之，自選擇記憶體可在一第一方向(例如一「Y」方向)上延伸且在至少一側上界接複數個第二存取線之各者。藉由界接複數個存取線之各者，自選擇記憶體可被認為是連續的。在一些實例中，自選擇記憶體可位於複數個第一存取線與複數個第二存取線之各相交處及此等相交點之間的其他位置處。至少一記憶體單元(例如記憶體單元425)可位於一第一存取線405與一第二存取線(圖中未展示)之各相交處。如下文將描述，一第一介電材料420可定位於複數個第一記憶體單元與複數個第二記憶體單元之間。
相反地，複數個第一存取線(例如第一存取線405)及複數個第二存取線(圖中未展示)可與個別自選擇記憶體段(圖中未展示)接觸。在一些實例中，個別自選擇記憶體段可指稱複數個離散自選擇記憶體段，且記憶體結構400可含有離散自選擇記憶體段之至少一第一子集及離散自選擇記憶體段之一第二子集。各自選擇記憶體段可相鄰於或接觸複數個第一存取線之一存取線及複數個第二存取線之一存取線。換言之，自選擇記憶體段可在一第一方向(例如一「Y」方向)上延伸且具有類似於一第一存取線(例如第一存取線405)之一尺寸(例如在「Y」方向上)。因此，至少一自選擇記憶體段可形成於存取線之各相交(例如第一存取線405與一第二存取線(圖中未展示)之一相交)處。因此，記憶體單元425可位於第一存取線405與一第二存取線(圖中未展示)之相交處，且一記憶體單元425-a可位於第一存取線405-a與第二存取線(圖中未展示)之相交處。
在一些實例中，存取線405可指稱複數個第一存取線之一第一存取線，且存取線405-a可指稱複數個第一存取線之一第二存取線。如圖4中所展示，第一存取線可由第一介電材料420分離。可藉由介電材料420分離存取線405及405-a來個別存取位於第一存取線405與一第二存取線(圖中未展示)之相交處之記憶體單元425及位於第一存取線405-a與一第二存取線(圖中未展示)之相交處之記憶體單元425-a。換言之，介電材料420之存在確保第一存取線405可與一各自第二存取線(圖中未展示)而非存取線405-a連通。因此，一次可僅啟動一個記憶體單元。但就介電材料420而言，一單一存取線可延伸於第二存取線(圖中未展示)之間以導致每次啟動多個記憶體單元。
另外或替代地，記憶體結構400可包含第二介電材料430、第三介電材料(例如第三介電材料435-a、第三介電材料435-b)及第四介電材料440。在一些實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在其他實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在進一步實例中，第一介電材料、第二介電材料及第三介電材料之任兩者可分別為一相同介電材料。在一些實例中，第三介電材料(例如第三介電材料435-a、第三介電材料435-b)可包含可或可不具有不同特性之多個部分。
例如，一第三介電材料可包含一第一部分(例如與第二介電材料430及第四介電材料440接觸之第三介電材料435-a)及一第二部分(例如與第一存取線405及405-a接觸之第三介電材料435-b)。在一些實例中，可在不同時間形成第三介電材料435-a及第三介電材料435-b。作為一實例，可在第三介電材料435-a之前形成第三介電材料435-b。在其他實例中，可在第三介電材料435-a之後形成第三介電材料435-b。如上文所討論，第一介電材料420可分離兩個存取線(例如第二存取線(圖中未展示))以確保可個別選擇記憶體單元。第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體結構400之各種部分及/或組件。
與圖2A、圖2B及圖3相比，可依一不同方式沈積第一介電材料420。例如，如參考圖2A、圖2B及圖3所描述，可形成包含第一介電材料之一堆疊。可隨後蝕刻堆疊且因此可在至少一方向(例如一「X」方向)上分離第一存取線。相反地，例如，在圖4中，可形成包含一第二介電材料430、第三介電材料(例如第三介電材料435-a、第三介電材料435-b)及第四介電材料440之一堆疊。隨後，可蝕刻堆疊以形成通道450。接著，第一介電材料420可沈積於通道450之各者內以電隔離第一存取線及第二存取線。例如，第一介電材料420可使存取線405與存取線405-a隔離。在一些實例中，通道445及450之各者可在至少一方向(例如一「X」方向)上具有一不同尺寸。例如，通道445之各者可比通道450之各者寬。通道445及/或通道450之寬度可變動。例如，通道445可實質上比通道450寬。在其他實例中，通道450可實質上比通道445寬。在任何實例中，通道445及通道450之寬度可使得第一介電材料420填充通道450且不填充通道445。
第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體結構400之各種部分及/或組件。因此，第一介電材料420及第三介電材料435-b可電隔離兩個或兩個以上第一存取線(例如使第一存取線405與第一存取線405-a隔離)。如上文所描述，第一介電材料420可在一方向(例如一「X」方向)上隔離各第一存取線。第三介電材料可在一不同方向(例如一「Y」方向)上隔離各第一存取線。因此，第一介電材料420與第三介電材料435-b之組合可協同操作以確保各第一存取線彼此電隔離。
第二介電材料430及第四介電材料440可有助於製造記憶體結構400之方法。例如，如下文將參考圖7A至圖7E描述，可形成包含第二介電材料430及第四介電材料440及其他材料之一堆疊。可蝕刻堆疊以形成複數個第一存取線。為保持一致，各蝕刻較佳地在至少一方向(例如一「Y」方向)上為一相同尺寸。因此，第四介電材料440可包含於堆疊中以確保一致蝕刻深度。例如，第三介電材料(例如第三介電材料435-a、第三介電材料435-b)及第四介電材料440可為不同材料。因此，在一蝕刻程序期間，可蝕刻穿過第三介電材料(例如在一「Y」方向上)之至少一通道。然而，歸因於存在第四介電材料440或歸因於第四介電材料440係不同於第三介電材料(例如第三介電材料435-a、第三介電材料435-b)之一材料，蝕刻程序會在到達第四介電材料440之後結束。因此，可形成具有一致尺寸(例如在一「Y」方向上)之複數個第二存取線之各者。
類似地，第二介電材料430可有助於製造記憶體結構400之方法，如下文將參考圖7A至圖7E描述。如上文所描述，可形成包含第二介電材料430及第三介電材料(例如第三介電材料435-a、第三介電材料435-b)及其他材料之一堆疊，且可蝕刻堆疊以形成複數個第二存取線(圖中未展示)。在一些實例中，至少一方向(例如一「Y」方向)上之蝕刻深度可使得蝕刻程序會劣化其中可形成第二存取線之開口(例如通路或孔)。例如，在至少一方向(例如一「Y」方向)上具有一較大尺寸之開口會更易受劣化影響。因此，第二介電材料430之存在可有助於製程，使得蝕刻程序導致一致開口且最終導致在開口內形成一致第二存取線。
圖5繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構500之一實例。記憶體結構500可為相對於分別參考圖2A、圖2B、圖3及圖4所描述之記憶體結構200-a及200-b、300及400所描述之特徵之一實例或可包含相對於分別參考圖2A、圖2B、圖3及圖4所描述之記憶體結構200-a及200-b、300及400所描述之特徵。記憶體結構500可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線及在一第二不同方向上延伸之第二存取線。存取線可形成包含存取線之相交(例如一第一存取線505與一第二存取線510之相交)處之一記憶體單元之三維結構(例如一格柵)。在一些實例中，記憶體陣列可包含複數個插塞550。
在一些實例中，記憶體結構500可包含：第一存取線505及505-a，其等可為參考圖2A所描述之第一存取線205及205-a之一實例；第二存取線510及510-a，其等可為參考圖2A所描述之第二存取線210及210-a之一實例；及自選擇材料515，其可為參考圖2A所描述之自選擇記憶體215之一實例。在其他實例中，記憶體結構500可包含：第一介電材料520，其可為參考圖2A所描述之第一介電材料220之一實例；第二介電材料530，其可為參考圖2A所描述之第二介電材料230之一實例；第三介電材料(例如第三介電材料535-a、第三介電材料535-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例；及第四介電材料540，其可為參考圖2A所描述之第四介電材料240之一實例。記憶體結構500亦可包含記憶體單元525及記憶體單元525-a，其等可為參考圖2B所描述之記憶體單元225及225-a之實例。
記憶體結構500亦可包含與一或多個第二存取線(例如第二存取線510)接觸之複數個插塞550，且一或多個第二存取線可包含隔離區域545。在一些實例中，第一存取線可指稱位元線且第二存取線可指稱字線。在其他實例中，第二介電材料530可指稱一保護介電材料530，且第四介電材料540可指稱一絕緣介電材料540。
在一些實例中，記憶體結構500可包含複數個第一存取線505及505-a及複數個第二存取線510及510-a。第一存取線及第二存取線可在不同方向(例如正交方向、其他非平行方向)上延伸。例如，如上文所描述，第一存取線(例如第一存取線505)可指稱水平存取線且可在一水平方向上延伸，且第二存取線(例如第二存取線510)可指稱垂直存取線且可在一垂直方向上延伸。在一些實例中，第一存取線可在一第一方向上延伸，且第二存取線可在不同於(例如正交於)第一方向之一第二方向上延伸。因此，如圖5中所描繪，複數個第一存取線可在一第一方向(例如進出所描繪之頁面之一「Z」方向)上延伸，且複數個第二存取線可在正交於第一方向之一第二方向(例如一「Y」方向)上延伸。因此，記憶體結構500可為具形成一類格柵結構之複數個第一存取線及複數個第二存取線之三維記憶體陣列。
複數個第一存取線及複數個第二存取線可與一自選擇記憶體515 (例如參考圖2A所描述之自選擇記憶體215)接觸。如上文所描述，形成於記憶體結構500內之複數個記憶體單元可各包含一自選擇記憶體515。因此，自選擇記憶體(例如各記憶體單元)可定位成緊鄰複數個第一存取線及複數個第二存取線。換言之，自選擇記憶體515可在一第一方向(例如一「Y」方向)上延伸且在至少一側上界接複數個第二存取線之各者。藉由界接複數個存取線之各者，自選擇記憶體515可被認為是連續的。在一些實例中，自選擇記憶體515可位於複數個第一存取線與複數個第二存取線之各相交處及此等相交點之間的其他位置處。至少一記憶體單元(例如記憶體單元525)可位於一第一存取線505與一第二存取線510之各相交處。如下文將描述，一第一介電材料520可定位於複數個第一記憶體單元與複數個第二記憶體單元之間。
在其他實例中，複數個第一存取線(例如第一存取線505)及複數個第二存取線(第二存取線510)可與個別自選擇記憶體段(圖中未展示)接觸。在一些實例中，個別自選擇記憶體段可指稱複數個離散自選擇記憶體段，且記憶體結構500可含有離散自選擇記憶體段之至少一第一子集及離散自選擇記憶體段之一第二子集。各自選擇記憶體段可相鄰於或接觸複數個第一存取線之一存取線及複數個第二存取線之一存取線。換言之，自選擇記憶體段可在一第一方向(例如一「Y」方向)上延伸且可具有類似於一第一存取線(例如第一存取線505)之一尺寸(例如在「Y」方向上)。因此，至少一自選擇記憶體段可形成於存取線之各相交(例如第一存取線505與第二存取線510之一相交)處。因此，記憶體單元525可位於第一存取線505與一第二存取線510之相交處，且一記憶體單元525-a可位於第一存取線505-a與第二存取線510-a之相交處。
在一些實例中，存取線510可指稱複數個第二存取線之一第一存取線且存取線510-a可指稱複數個第二存取線之一第二存取線。在一些實例中，複數個第二存取線可在至少一方向上分路。在其他實例中，存取線505及505-a之各者可指稱第一存取線。另外或替代地，存取線505可指稱複數個第一存取線之一第一存取線且存取線505-a可指稱複數個第一存取線之一第二存取線。如圖5中所展示，第一存取線505及505-a可由一第一介電材料520分離。可藉由介電材料520分離第一存取線505及505-a來個別存取位於第二存取線510與一第一存取線505之相交處及第二存取線510-a與一第一存取線505-a之相交處之記憶體單元。換言之，介電材料520之存在確保存取線510可與存取線505而非存取線505-a連通。因此，一次可啟動一個記憶體單元。但就介電材料520而言，一單一存取線可自第二存取線510延伸至第二存取線510-a以導致每次啟動多個記憶體單元。
如上文所描述，可藉由啟動一相關字線及位元線來存取記憶體單元(例如參考圖2B所描述之記憶體單元225)。因此，可藉由啟動複數個第一存取線之一者及複數個第二存取線之一者來存取各記憶體單元。例如，可啟動位於第一存取線505與第二存取線510之相交處之一記憶體單元，同時不選擇位於第一存取線505-a與第二存取線510-a之相交處之一記憶體單元。替代地，例如，可啟動位於第一存取線505-a與第二存取線510-a之相交處之一記憶體單元，同時不選擇位於第一存取線505與第二存取線510之相交處之一記憶體單元。第一介電材料520存在於記憶體單元之間可允許存取記憶體單元525 (例如位於存取線505與存取線510之相交處)，同時不選擇一第二記憶體單元525-a (例如位於存取線505-a與存取線510-a之相交處)。
另外或替代地，各記憶體單元中存在自選擇記憶體515可擴大不同程式化狀態之間的記憶體單元之一臨限電壓之差異。例如，如上文所描述，若所施加之電壓小於臨限電壓，則電流不會在記憶體元件呈非晶(例如重設)狀態時流動；若記憶體元件呈结晶(例如設定)狀態，則其可具有一不同臨限電壓且一電流因此可回應於所施加之電壓而流動。因此，可藉由將不同極性之程式化脈衝施加於各自記憶體單元來存取各記憶體單元。
在一些實例中，隔離區域545、至少一插塞550或兩者可促進或有助於記憶體單元525之啟動，同時不選擇另一記憶體單元(例如記憶體單元525-a)。隔離區域545可隔離複數個第二存取線之一或多個部分。在一些實例中，此可指稱一切割存取線。換言之，存取線可經分割(例如經切割或隔離)使得每次可啟動位於一第一存取線與一第二存取線之相交處之一記憶體單元。例如，隔離區域545之一或多者可允許啟動第二存取線510之一對應部分，使得位於第一存取線505與存取線510之相交處之一記憶體單元被啟動，而位於存取線505-a與存取線510-a之相交處之一記憶體單元不被選擇。另外或替代地，各插塞550可與複數個第二存取線510之各者之一端(例如一第二端)接觸。因此，複數個插塞550之一或多者可允許跨第二存取線510之一對應部分施加一電流，使得位於存取線505與存取線510之相交處之一記憶體單元被啟動，而位於存取線505-a與存取線510-a之相交處之一記憶體單元不被選擇。
另外或替代地，記憶體結構500可包含第二介電材料530、第三介電材料(例如第三介電材料535-a、第三介電材料535-b)及第四介電材料540。在一些實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在其他實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在進一步實例中，第一介電材料、第二介電材料及第三介電材料之任兩者可分別為一相同介電材料。在一些實例中，第三介電材料(例如第三介電材料535-a、第三介電材料535-b)可包含可或可不具有不同特性之多個部分。例如，一第三介電材料可包含一第一部分(例如與第二介電材料530及第四介電材料540接觸之第三介電材料535-a)及一第二部分(例如與第一存取線505及505-a接觸之第三介電材料535-b)。
在一些實例中，可在不同時間形成第三介電材料535-a及第三介電材料535-b。例如，可在第三介電材料535-a之前形成第三介電材料535-b。在其他實例中，可在第三介電材料535-a之後形成第三介電材料535-b。如上文所討論，第一介電材料520可分離兩個存取線(例如存取線505及505-a)以確保可個別選擇記憶體單元。第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體陣列500之各種部分及/或組件。
作為一實例，第一介電材料520及第三介電材料535-b可電隔離各第一存取線。例如，第一介電材料520可使第一存取線505在一方向(例如一「X」方向)上與第一存取線505-a隔離。第三介電材料535-b可使第二存取線510在一相同方向(例如一「X」方向)上與第二存取線510-a隔離。在其他實例中，第三介電材料535-b可使第一存取線505及505-a之一或多者在一第二方向(例如一「Y」方向)上與一額外第一存取線(圖中未展示)隔離。因此，第一介電材料520與第三介電材料535-b之組合可協同操作以確保多個存取線(例如第二存取線510及第二存取線510-a)彼此電隔離。
第二介電材料530及第四介電材料540可有助於製造記憶體結構500之方法。例如，如下文將參考圖7A至圖7E描述，可形成包含第二介電材料530及第四介電材料540及其他材料之一堆疊。可蝕刻堆疊以形成複數個第一存取線。為保持一致，各蝕刻較佳地在至少一方向(例如一「Y」方向)上為一相同尺寸。因此，第四介電材料540可包含於堆疊中以確保一致蝕刻深度。例如，第三介電材料(例如第三介電材料535-a、第三介電材料535-b)及第四介電材料540可為不同材料。因此，在一蝕刻程序期間，可蝕刻穿過第三介電材料(例如在一「Y」方向上)之至少一通道。然而，歸因於存在第四介電材料540或歸因於第四介電材料540係不同於第三介電材料(例如第三介電材料535-a、第三介電材料535-b)之一材料，蝕刻程序會在到達第四介電材料540之後結束。因此，可形成具有一致尺寸(例如在一「Y」方向上)之複數個第二存取線之各者。
類似地，第二介電材料530可有助於製造記憶體結構500之方法，如下文將參考圖7A至圖7E描述。如上文所描述，可形成包含第二介電材料530及第三介電材料(例如第三介電材料535-a、第三介電材料535-b)及其他材料之一堆疊，且可蝕刻堆疊以形成複數個第二存取線(例如第二存取線510)。在一些實例中，至少一方向(例如一「Y」方向)上之蝕刻深度可使得蝕刻程序會劣化其中可形成第二存取線之開口(例如通路或孔)。例如，在至少一方向(例如一「Y」方向)上具有一較大尺寸之開口會更易受劣化影響。因此，第二介電材料530之存在可有助於製程，使得蝕刻程序導致一致開口且最終導致在開口內形成一致第二存取線。
圖6繪示根據本發明之實例之包含水平位元線之一自選擇記憶體結構600之一實例。記憶體結構600可為相對於分別參考圖2A、圖2B、圖3、圖4及圖5所描述之記憶體結構200-a及200-b、300、400及500所描述之特徵之一實例，或可包含相對於分別參考圖2A、圖2B、圖3、圖4及圖5所描述之記憶體結構200-a及200-b、300、400及500所描述之特徵。記憶體結構600可包含三維記憶體陣列，其包含在一第一方向上延伸之第一存取線及在一第二不同方向上延伸之第二存取線。存取線可形成包含存取線之相交(例如一第一存取線605與一第二存取線610之相交)處之一記憶體單元之三維結構(例如一格柵)。在一些實例中，記憶體陣列可包含複數個插塞650。
在一些實例中，記憶體結構600可包含：第一存取線605及605-a，其等可為參考圖2A所描述之第一存取線205及205-a之一實例；第二存取線610及610-a，其等可為參考圖2A所描述之第二存取線210及210-a之一實例；及自選擇材料615，其可為參考圖2A所描述之自選擇記憶體215之一實例。記憶體結構600亦可包含：第一介電材料620，其可為參考圖2A所描述之第一介電材料220之一實例；第二介電材料630，其可為參考圖2A所描述之第二介電材料230之一實例；第三介電材料(例如第三介電材料635-a、第三介電材料635-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例；及第四介電材料640，其可為參考圖2A所描述之第四介電材料240之一實例。在一些實例中，記憶體結構600亦可包含記憶體單元625及625-a，其等可為參考圖2B所描述之記憶體單元225及225-a之一實例。
記憶體結構600亦可包含與一或多個第二存取線接觸之複數個插塞650，且可包含一或多個隔離區域645。在一些實例中，第一存取線可指稱位元線且第二存取線可指稱字線。在其他實例中，第二介電材料630可指稱一保護介電材料630，且第四介電材料640可指稱一絕緣介電材料640。
在一些實例中，記憶體結構600可包含複數個第一存取線605及605-a及複數個第二存取線610及610-a。第一存取線及第二存取線可在不同方向(例如正交方向、其他非平行方向)上延伸。例如，如上文所描述，第一存取線可指稱水平存取線且可在一水平方向上延伸，且第二存取線可指稱垂直存取線且可在一垂直方向上延伸。在一些實例中，第一存取線可在一第一方向上延伸，且第二存取線可在不同於(例如正交於)第一方向之一第二方向上延伸。因此，如圖6中所描繪，複數個第一存取線可在一第一方向(例如進出所描繪之頁面之一「Z」方向)上延伸，且複數個第二存取線可在正交於第一方向之一第二方向(例如一「Y」方向)上延伸。因此，記憶體結構600可為具形成一類格柵結構之複數個第一存取線及複數個第二存取線之三維記憶體陣列。
複數個第一存取線及複數個第二存取線可與一自選擇記憶體615 (例如參考圖2A所描述之自選擇記憶體215)接觸。如上文所描述，形成於記憶體結構600內之複數個記憶體單元可各包含一自選擇記憶體615。因此，自選擇記憶體(例如各記憶體單元)可定位成緊鄰或接觸複數個第一存取線及複數個第二存取線。換言之，自選擇記憶體615可在一第一方向(例如一「Y」方向)上延伸且在至少一側上界接複數個第二存取線之各者。藉由界接複數個存取線之各者，自選擇記憶體615可被認為是連續的。在一些實例中，自選擇記憶體615可位於複數個第一存取線與複數個第二存取線之各相交處及此等相交點之間的其他位置處。至少一記憶體單元(例如記憶體單元625)可位於一第一存取線605與一第二存取線610之各相交處。如下文將描述，一第一介電材料620可定位於複數個第一記憶體單元與複數個第二記憶體單元之間。
相反地，複數個第一存取線(例如第一存取線605)及複數個第二存取線(例如第二存取線610)可與個別自選擇記憶體段(圖中未展示)接觸。在一些實例中，個別自選擇記憶體段可指稱複數個離散自選擇記憶體段，且記憶體結構600可含有離散自選擇記憶體段之至少一第一子集及離散自選擇記憶體段之一第二子集。各自選擇記憶體段可相鄰於或接觸複數個第一存取線之一存取線及複數個第二存取線之一存取線。換言之，自選擇記憶體段可在一第一方向(例如一「Y」方向)上延伸且具有類似於一第一存取線(例如第一存取線605)之一尺寸(例如在「Y」方向上)。因此，至少一自選擇記憶體段可形成於存取線之各相交(例如第一存取線605與一第二存取線610之一相交)處。因此，記憶體單元625可位於第一存取線605與一第二存取線610之相交處，且一記憶體單元625-a可位於第一存取線605-a與第二存取線610-a之相交處。
在一些實例中，存取線610及610-a之各者可指稱第二存取線。如上文所描述，存取線610可指稱複數個第二存取線之一第一存取線且存取線610-a可指稱複數個第二存取線之一第二存取線。在一些實例中，存取線605可指稱複數個第一存取線之一第一存取線且存取線605-a可指稱複數個第一存取線之一第二存取線。
如圖6中所展示，在一些實例中，第一存取線605及605-a可由一第一介電材料620分離。藉由介電材料620分離第一存取線605及605-a，一記憶體單元625可位於第二存取線610與一第一存取線605之相交處且一記憶體單元625-a可位於第二存取線610-a與一第一存取線605-a之相交處。可個別存取記憶體單元625及記憶體單元625-a。換言之，介電材料620之存在確保存取線610可與存取線605而非存取線605-a連通。因此，一次可啟動一個記憶體單元。但就介電材料620而言，一單一存取線可自第二存取線610延伸至第二存取線610-a以導致每次啟動多個記憶體單元。
如上文所描述，可藉由啟動一相關字線及位元線來存取記憶體單元(例如參考圖2B所描述之記憶體單元225)。因此，可藉由啟動複數個第一存取線之一者及複數個第二存取線之一者來存取各記憶體單元。例如，可啟動位於第一存取線605與第二存取線610之相交處之一記憶體單元，同時不選擇位於第一存取線605-a與第二存取線610-a之相交處之一記憶體單元。替代地，例如，可啟動位於第一存取線605-a與第二存取線610-a之相交處之一記憶體單元，同時不選擇位於第一存取線605與第二存取線610之相交處之一記憶體單元。第一介電材料620存在於記憶體單元之間可允許存取記憶體單元625 (例如位於存取線605與存取線610之相交處)，同時不選擇一第二記憶體單元625-a (例如位於存取線605-a與存取線610-a之相交處)。
另外或替代地，各記憶體單元中存在自選擇記憶615可擴大不同程式化狀態之間的記憶體單元之一臨限電壓之差異。例如，如上文所描述，若所施加之電壓小於臨限電壓，則電流不會在記憶體元件呈非晶(例如重設)狀態時流動；若記憶體元件呈结晶(例如設定)狀態，則其可具有一不同臨限電壓且一電流因此可回應於所施加之電壓而流動。因此，可藉由將不同極性之程式化脈衝施加於各自記憶體單元來存取各記憶體單元。
在一些實例中，隔離區域645、複數個插塞650或兩者可促進或有助於一記憶體單元625之啟動，同時不選擇另一記憶體單元(例如記憶體單元625-a)。隔離區域645可隔離複數個第二存取線之一或多個部分(例如使第二存取線610與第二存取線610-a隔離)。在一些實例中，此可指稱一切割存取線。換言之，第二存取線可經分割(例如經切割或隔離)使得每次可啟動一個線。例如，隔離區域645之一或多者可允許啟動第二存取線610之一對應部分，使得位於存取線605-a與存取線610-a之相交處之一記憶體單元被啟動，而位於存取線605與存取線610之相交處之一記憶體單元不被選擇。
另外或替代地，各插塞650可與複數個第二存取線之各者之一端接觸。例如，複數個第一插塞650可與各第二存取線之一第一端接觸，且複數個第二插塞650可與各第二存取線之一第二端接觸。在一些實例中，複數個第二存取線之各者之零端、一端或兩端可與複數個插塞650之一者接觸。因此，複數個插塞650之一或多者可允許跨一第二存取線之一對應部分施加一電流，使得位於存取線605-a與存取線610-a之相交處之一記憶體單元被啟動，而位於存取線605與存取線610之相交處之一記憶體單元不被選擇。
另外或替代地，記憶體結構600可包含第二介電材料630、第三介電材料(例如第三介電材料635-a、第三介電材料635-b)及第四介電材料640。在一些實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在其他實例中，第一介電材料、第二介電材料及第三介電材料之各者可分別為一相同介電材料。在進一步實例中，第一介電材料、第二介電材料及第三介電材料之任兩者可分別為一相同介電材料。在一些實例中，第三介電材料(例如第三介電材料635-a、第三介電材料635-b)可包含可或可不具有不同特性之多個部分。例如，一第三介電材料可包含一第一部分(例如與第二介電材料630及第四介電材料640接觸之第三介電材料635-a)及一第二部分(例如與第一存取線605及605-a接觸之第三介電材料635-b)。
在一些實例中，可在不同時間形成第三介電材料635-a及第三介電材料635-b。例如，可在第三介電材料635-a之前形成第三介電材料635-b。在其他實例中，可在第三介電材料635-a之後形成第三介電材料635-b。如上文所討論，第一介電材料620可分離兩個存取線(例如存取線605及605-a)以確保可個別選擇記憶體單元。第二介電材料、第三介電材料及第四介電材料可隔離(例如電隔離)或保護記憶體陣列600之各種部分及/或組件。
作為一實例，第一介電材料620及第三介電材料635-b可電隔離各第一存取線。例如，第一介電材料620可使第一存取線605在一方向(例如一「X」方向)上與第一存取線605-a隔離。第三介電材料635-b可使第二存取線610在一相同方向(例如一「X」方向)上與第二存取線610-a隔離。在其他實例中，第三介電材料635-b可使第一存取線605及605-a之一或多者在一第二方向(例如一「Y」方向)上與一額外第一存取線(圖中未展示)隔離。因此，第一介電材料620與第三介電材料635-b之組合可協同操作以確保多個存取線(例如第二存取線610及第二存取線610-a)彼此電隔離。
第二介電材料630及第四介電材料640可有助於製造記憶體結構600之方法。例如，如下文將參考圖7A至圖7E描述，可形成包含第二介電材料630及第四介電材料640及其他材料之一堆疊。可蝕刻堆疊以形成複數個第一存取線。為保持一致，各蝕刻較佳地在至少一方向(例如一「Y」方向)上為一相同尺寸。因此，第四介電材料640可包含於堆疊中以確保一致蝕刻深度。例如，第三介電材料(例如第三介電材料635-a、第三介電材料635-b)及第四介電材料640可為不同材料。因此，在一蝕刻程序期間，可蝕刻穿過第三介電材料(例如在一「Y」方向上)之至少一通道。然而，歸因於存在第四介電材料640或歸因於第四介電材料640係不同於第三介電材料(例如第三介電材料635-a、第三介電材料635-b)之一材料，蝕刻程序會在到達第四介電材料640之後結束。因此，可形成具有一致尺寸(例如在一「Y」方向上)之複數個第二存取線之各者。
類似地，第二介電材料630可有助於製造記憶體結構600之方法，如下文將參考圖7A至圖7E描述。如上文所描述，可形成包含第二介電材料630及第三介電材料(例如第三介電材料635-a、第三介電材料635-b)及其他材料之一堆疊，且可蝕刻堆疊以形成複數個第二存取線(例如第二存取線610)。在一些實例中，至少一方向(例如一「Y」方向)上之蝕刻深度可使得蝕刻程序會劣化其中可形成第二存取線之開口(例如通路或孔)。例如，在至少一方向(例如一「Y」方向)上具有一較大尺寸之開口會更易受劣化影響。因此，第二介電材料630之存在可有助於製程，使得蝕刻程序導致一致開口且最終導致在開口內形成一致第二存取線。
圖7A至圖7E繪示根據本發明之實例之形成包含水平位元線之一自選擇記憶體結構之實例性方法。圖7A中描繪處理步驟700-a。在處理步驟700-a中，可形成一堆疊，該堆疊包含：一第一介電材料705，其可為參考圖2A所描述之第一介電材料220之一實例；一第二介電材料720，其可為參考圖2A所描述之第二介電材料230之一實例；及一第三介電材料(例如第三介電材料710-a、第三介電材料710-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例。在一些實例中，堆疊亦可包含一第四介電材料715，其可為參考圖2A所描述之第四介電材料240之一實例。在一些實例中，複數個插塞(例如參考圖5所描述之插塞550)可形成於堆疊之至少一側上。
圖7B中描繪處理步驟700-b。在處理步驟700-b中，可發生在一第一方向上移除材料。材料之移除可導致在一第一方向(例如一「Y」方向)及一第二方向(例如一「Z」方向)上延伸且可延伸穿過第一介電材料705、第二介電材料720及第三介電材料710-a之至少一部分之複數個線路(例如溝渠) 725。在一些實例中，複數個線路725亦可延伸穿過第四介電材料715。在一些實例中，可藉由一各向同性蝕刻技術來形成複數個線路725。如上文所描述，介電材料705可為不同於(例如)第二介電材料720或第三介電材料(例如第三介電材料710-a、第三介電材料710-b)之一材料以促進均勻線路725之產生。在一些實例中，處理步驟700-b可導致具有多個部分之第三介電材料(例如第三介電材料710-a、第三介電材料710-b)。例如，一第三介電材料可包含一第一部分(例如與第二介電材料720及第四介電材料715接觸之第三介電材料710-a)及一第二部分(例如與第一介電材料705接觸之第三介電材料710-b)。在一些實例中，可在不同時間形成第三介電材料710-a及第三介電材料710-b。例如，可在第三介電材料710-a之前形成第三介電材料710-b。在其他實例中，可在第三介電材料710-a之後形成第三介電材料710-b。
圖7C中描繪處理步驟700-c。在處理步驟700-c中，可發生在一第二方向上移除材料。材料之移除可導致在一第二方向(例如進出所描繪之頁面之一「Z」)上延伸且可延伸穿過第一介電材料705之至少一部分之複數個線路730。此材料移除可充當待形成之一或多個第一存取線(例如參考圖2A所描述之第一存取線205)之一佔位。在一些實例中，可藉由一選擇性各向同性蝕刻技術來形成複數個線路730。
圖7D中描繪處理步驟700-d。在處理步驟700-d中，可形成複數個第一存取線735。在一些實例中，可藉由沈積一導電材料且接著各向同性地蝕刻線路725來形成第一存取線735。處理步驟700-d可為形成與第一介電材料705接觸之複數個第一存取線735之一實例。在一些實例中，第一存取線735可為參考圖2A所描述之第一存取線205之實例，且可與第一介電材料705接觸。另外或替代地，各第一存取線可與複數個線路725 (例如在處理步驟700-b期間產生)之一者接觸。第一存取線735可由一導電材料形成。
圖7E中描繪處理步驟700-e。在處理步驟700-e中，可沈積自選擇材料740。在一些實例中，自選擇材料740可為參考圖2A所描述之自選擇記憶體215之一實例。在一些實例中，沈積自選擇記憶體740可為沈積自選擇記憶體740以形成與複數個第二存取線745之至少一部分接觸之複數個記憶體單元之一實例，複數個第二存取線745與自選擇記憶體740接觸。因此，可在沈積自選擇記憶體740之後形成複數個第二存取線745。可藉由(例如)使用一導電材料填充線路725來形成複數個第二存取線745。接著，可沿至少一方向(例如一「Z」方向)將導電材料圖案化為電隔離線。在此一圖案化操作期間，可選擇性移除導電材料且將其替換為一介電材料(圖中未展示)。在一些實例中，複數個第二存取線745可為參考圖2A所描述之第二存取線210之實例，且可與自選擇記憶體740接觸。另外或替代地，例如，可蝕刻第二存取線745之一或多個部分以產生一或多個隔離區域(例如參考圖5所描述之隔離區域545)，且可形成與第二存取線745之一第一端接觸之一或多個插塞(例如參考圖5所描述之插塞550)。在一些實例中，隔離區域可在至少一方向(例如一「X」方向)上隔離一導電材料(例如第二存取線745)。
圖8A至圖8E繪示根據本發明之實例之形成包含水平位元線之一自選擇記憶體結構之實例性方法。圖8A中描繪處理步驟800-a。在處理步驟800-a中，可形成一堆疊，該堆疊包含：一第一介電材料805，其可為參考圖2A所描述之第一介電材料220之一實例；一第二介電材料820，其可為參考圖2A所描述之第二介電材料230之一實例；及一第三介電材料(例如第三介電材料810-a、第三介電材料810-b)，其可為參考圖2A所描述之第三介電材料(例如第三介電材料235-a、第三介電材料235-b)之一實例。在一些實例中，堆疊亦可包含一第四介電材料815，其可為參考圖2A所描述之第四介電材料240之一實例。在一些實例中，複數個插塞(例如參考圖5所描述之插塞550)可形成於堆疊之至少一側上。
圖8B中描繪處理步驟800-b。在處理步驟800-b中，可發生在一第一方向上移除材料。材料之移除可導致在一第一方向(例如一「Y」方向)及一第二方向(例如一「Z」方向)上延伸且可延伸穿過第一介電材料805、第二介電材料820及第三介電材料810-a之至少一部分之複數個線路(例如溝渠) 825。在一些實例中，複數個線路825亦可延伸穿過第四介電材料815。在一些實例中，可藉由一各向同性蝕刻技術來形成複數個線路825。如上文所描述，介電材料805可為不同於(例如)第二介電材料820或第三介電材料(例如第三介電材料810-a、第三介電材料810-b)之一材料以促進均勻線路825之產生。在第一方向上移除材料之後，可發生在一第二方向上移除材料。材料之移除可導致在一第二方向(例如進出所描繪之頁面之一「Z」)上延伸且可延伸穿過第一介電材料805之至少一部分之複數個線路830。此材料移除可充當待形成之一或多個第一存取線(例如參考圖2A所描述之第一存取線205)之一佔位。在一些實例中，處理步驟800-b可導致具有多個部分之第三介電材料。例如，一第三介電材料可包含一第一部分(例如與第二介電材料820及第四介電材料815接觸之第三介電材料810-a)及一第二部分(例如與第一介電材料805接觸之第三介電材料810-b)。在一些實例中，可在不同時間形成第三介電材料810-a及第三介電材料810-b。例如，可在第三介電材料810-a之前形成第三介電材料810-b。在其他實例中，可在第三介電材料810-a之後形成第三介電材料810-b。在一些實例中，可藉由一選擇性各向同性蝕刻技術來形成複數個線路830。
圖8C中描繪處理步驟800-c。在處理步驟800-c中，可形成複數個第一存取線835。在一些實例中，可藉由沈積一導電材料且接著各向同性地蝕刻線路825來形成第一存取線835。處理步驟800-c可為形成與第一介電材料805接觸之複數個第一存取線835之一實例。在一些實例中，第一存取線835可為參考圖2A所描述之第一存取線205之實例，且可與第一介電材料805接觸。另外或替代地，各第一存取線可與複數個線路825 (例如在處理步驟800-b期間產生)之一者接觸。第一存取線835可由一導電材料形成。
圖8D中描繪處理步驟800-d。在處理步驟800-d中，可首先沈積複數個離散自選擇材料段840。在一些實例中，自選擇記憶體段840可為參考圖3所描述之自選擇記憶體段315之一實例。在一些實例中，此可為形成與複數個第一存取線835耦合之複數個離散自選擇記憶體段840之一實例。
圖8E中描繪處理步驟800-e。處理步驟800-e可描繪形成與複數個離散自選擇記憶體段840之各者耦合之複數個第二存取線845。在一些實例中，複數個離散自選擇記憶體段840之各者可定位於複數個第二存取線845之一第一存取線之一第一側與複數個第二存取線845之一第二存取線之一第二側之間。另外或替代地，例如，可蝕刻第二存取線845之一或多個部分以產生一或多個隔離區域(例如參考圖5所描述之隔離區域545)，且可形成與第二存取線845之一第一端接觸之一或多個插塞(例如參考圖5所描述之插塞550)。在一些實例中，隔離區域可在至少一方向(例如一「X」方向)上隔離一導電材料(例如第二存取線845)。
圖9繪示根據本發明之實例之一系統900之一圖式，系統900包含支援具水平位元線之自選擇記憶體陣列之一裝置905。裝置905可為上文(例如)參考圖2所描述之記憶體結構200之組件之一實例，或包含上文(例如)參考圖2所描述之記憶體結構200之組件。裝置905可包含用於雙向語音及資料通信之組件，其包含用於發射及接收通信之組件，該等組件包含記憶體控制器915、記憶體單元920、基本輸入/輸出系統(BIOS)組件925、處理器930、I/O控制器935及周邊組件940。此等組件可經由一或多個匯流排(例如匯流排910)來電子通信。
記憶體控制器915可操作本文所描述之一或多個記憶體單元。具體而言，記憶體控制器915可經組態以支援具水平位元線之自選擇記憶體陣列。在一些情況中，記憶體控制器915可包含列解碼器、行解碼器或兩者，如本文所描述(圖中未展示)。
記憶體單元920可儲存資訊(即，以一邏輯狀態之形式)，如本文所描述。
BIOS組件925可為包含操作為韌體之BIOS之一軟體組件，其可初始化及運行各種硬體組件。BIOS組件925亦可管理一處理器與各種其他組件(例如周邊組件、輸入/輸出控制組件等等)之間的資料流。BIOS組件925可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
處理器930可包含一智慧型硬體裝置(例如一通用處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘或電晶體邏輯組件、一離散硬體組件或其等之任何組合)。在一些情況中，處理器930可經組態以使用一記憶體控制器來操作一記憶體陣列。在其他情況中，一記憶體控制器可整合至處理器930中。處理器930可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如支援具水平位元線之自選擇記憶體陣列之功能或任務)。
I/O控制器935可管理裝置905之輸入及輸出信號。I/O控制器935亦可管理未整合至裝置905中之周邊設備。在一些情況中，I/O控制器935可表示至一外部周邊設備之一實體連接或埠。在一些情況中，I/O控制器935可利用諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統之一作業系統。在其他情況中，I/O控制器935可表示一数据機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置或與一数据機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置互動。在一些情況中，I/O控制器935可實施為一處理器之部分。在一些情況中，一使用者可經由I/O控制器935或經由I/O控制器935控制之硬體組件來與裝置905互動。
周邊組件940可包含任何輸入或輸出裝置或用於此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並行埠或周邊卡槽(諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽)。
輸入945可表示提供輸入至裝置905或其組件之裝置905外之一裝置或信號。此可包含一使用者介面或具其他裝置或介於其他裝置之間的一介面。在一些情況中，輸入945可由I/O控制器935管理且可經由一周邊組件940來與裝置905互動。
輸出950亦可表示經組態以自裝置905或其組件之任何者接收輸出之裝置905外之一裝置或信號。輸出950之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等等。在一些情況中，輸出950可為經由(若干)周邊組件940來與裝置905介接之一周邊元件。在一些情況中，輸出950可由I/O控制器935管理。
裝置905之組件可包含經設計以實施其功能之電路。此可包含經組態以實施本文所描述之功能之各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他主動或未選定元件。裝置905可為一電腦、一伺服器、一膝上型電腦、一筆記型電腦、一平板電腦、一行動電話、一可穿戴電子裝置、一個人電子裝置或其類似者。或裝置905可為此一裝置之一部分或態樣。
圖10展示繪示根據本發明之實例之形成具水平位元線之一自選擇記憶體陣列之一方法1000的一流程圖。方法1000之操作可由本文(例如)參考圖7A至圖7E及圖8A至圖8E所描述之方法實施。
在1005中，可形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。可根據本文所描述之方法來執行操作1005。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1005之態樣。
在1010中，可發生在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。可根據本文所描述之方法來執行操作1010且可使用(例如)一各向同性蝕刻技術來進行操作1010。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1010之態樣。
在1015中，可發生在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。可根據本文所描述之方法來執行操作1015。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1015之態樣。
在1020中，可形成與第一介電材料接觸之複數個第一存取線。可根據本文所描述之方法來執行操作1020。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1020之態樣。
在1025中，可發生沈積一自選擇材料以形成與複數個第二存取線之至少一部分接觸之複數個記憶體單元，複數個第二存取線與自選擇記憶體接觸。可藉由(例如)使用一導電材料填充一或多個線路(例如溝渠)來形成複數個第二存取線。接著，可沿至少一方向(例如一「Z」方向)將導電材料圖案化為電隔離線。在此一圖案化操作期間，可選擇性移除導電材料且將其替換為一介電材料。可根據本文所描述之方法來執行操作1025。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1025之態樣。
圖11展示繪示根據本發明之實例之形成具水平位元線之一自選擇記憶體陣列之一方法1100的一流程圖。方法1100之操作可由本文(例如)參考圖7A至圖7E及圖8A至圖8E所描述之方法實施。
在1105中，可形成複數個插塞。可在形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊(例如1110)之前形成複數個插塞。在一些實例中，複數個插塞之各者之一第一端可與複數個第二存取線之各者之一第二端接觸。可根據本文所描述之方法來執行操作1105。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1105之態樣。
在1110中，可形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。可根據本文所描述之方法來執行操作1110。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1110之態樣。
在1115中，可發生在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。可根據本文所描述之方法來執行操作1115。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1115之態樣。
在1120中，可發生在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。可根據本文所描述之方法來執行操作1120。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1120之態樣。
在1125中，可形成與第一介電材料接觸之複數個第一存取線。可根據本文所描述之方法來執行操作1125。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1125之態樣。
在1130中，可沈積一自選擇材料以形成與複數個第二存取線之至少一部分接觸之複數個記憶體單元，複數個第二存取線與自選擇記憶體接觸。可根據本文所描述之方法來執行操作1130。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1130之態樣。
在1135中，可發生在第一方向上移除複數個第二存取線之至少一部分。可根據本文所描述之方法來執行操作1135。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1135之態樣。
在1140中，可形成複數個插塞。在一些實例中，複數個插塞之各者之一第一端可與複數個第二存取線之各者之一第二端接觸。可根據本文所描述之方法來執行操作1140。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1140之態樣。
在一些實例中，形成方法亦可包含形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。在一些情況中，形成方法可包含在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。形成方法可包含形成與第一介電材料接觸之複數個第一存取線。
在一些實例中，形成方法亦可包含沈積一自選擇材料以形成與複數個第二存取線之至少一部分接觸之複數個記憶體單元，複數個第二存取線與自選擇記憶體接觸。在一些實例中，自選擇記憶體可包含硫屬化物。在其他實例中，形成方法可包含在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。形成方法亦可包含在第一方向上移除複數個第二存取線之至少一部分。
另外或替代地，例如，形成方法可包含在堆疊中形成複數個第二插塞，複數個第二插塞之各者之一第一端與複數個第二存取線之各者之一第一端接觸。複數個第一線路之至少一者可包含大於複數個第一線路之另一線路之一寬度。在其他情況中，第一介電材料及第二介電材料可為一相同材料。在一些實例中，形成方法亦可包含在堆疊中形成複數個插塞，複數個插塞之各者之一第一端與複數個第二存取線之各者之一第二端接觸。在其他實例中，可藉由(例如)使用一導電材料填充一或多個線路(例如溝渠)來形成複數個第二存取線。接著，可沿至少一方向(例如一「Z」方向)將導電材料圖案化為電隔離線。在此一圖案化操作期間，可選擇性移除導電材料且將其替換為一介電材料。
圖12展示繪示根據本發明之實例之形成具水平位元線之一自選擇記憶體陣列之一方法1200的一流程圖。方法1200之操作可由本文(例如)參考圖7A至圖7E及圖8A至圖8E所描述之方法實施。
在1205中，可形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。可根據本文所描述之方法來執行操作1205。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1205之態樣。
在1210中，可發生在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。可根據本文所描述之方法來執行操作1210。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1210之態樣。
在1215中，可發生在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。可根據本文所描述之方法來執行操作1215。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1215之態樣。
在1220中，可形成與第一介電材料耦合之複數個第一存取線。可根據本文所描述之方法來執行操作1220。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1220之態樣。
在1225中，可形成與複數個第一存取線耦合之複數個離散自選擇材料段。可根據本文所描述之方法來執行操作1225。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1225之態樣。
在1230中，可形成與複數個離散自選擇記憶體段之各者耦合之複數個第二存取線，複數個離散自選擇記憶體段之各者定位於複數個第二存取線之一第一存取線之一第一側與複數個第二存取線之一第二存取線之一第二側之間。可藉由(例如)使用一導電材料填充一或多個線路(例如溝渠)來形成複數個第二存取線。接著，可沿至少一方向(例如一「Z」方向)將導電材料圖案化為電隔離線。在此一圖案化操作期間，可選擇性移除導電材料且將其替換為一介電材料。可根據本文所描述之方法來執行操作1230。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1230之態樣。
圖13展示繪示根據本發明之實例之形成具水平位元線之一自選擇記憶體陣列之一方法1300的一流程圖。方法1300之操作可由本文(例如)參考圖7A至圖7E及圖8A至圖8E所描述之方法實施。
在1305中，可形成複數個第一插塞。在一些實例中，複數個第一插塞之各者可與複數個第二存取線之各者之一第一端接觸。可根據本文所描述之方法來執行操作1305。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1305之態樣。
在1310中，可形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。可根據本文所描述之方法來執行操作1310。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1310之態樣。
在1315中，可發生在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。可根據本文所描述之方法來執行操作1315。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1315之態樣。
在1320中，可發生在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。可根據本文所描述之方法來執行操作1320。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1320之態樣。
在1325中，可形成與第一介電材料耦合之複數個第一存取線。可根據本文所描述之方法來執行操作1325。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1325之態樣。
在1330中，可形成與複數個第一存取線耦合之複數個離散自選擇材料段。可根據本文所描述之方法來執行操作1330。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1330之態樣。
在1335中，可形成與複數個離散自選擇記憶體段之各者耦合之複數個第二存取線。在一些實例中，複數個離散自選擇記憶體段之各者可定位於複數個第二存取線之一第一存取線之一第一側與複數個第二存取線之一第二存取線之一第二側之間。可根據本文所描述之方法來執行操作1335。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1335之態樣。
在1340中，可在第一方向上移除複數個第二存取線之一部分。可根據本文所描述之方法來執行操作1340。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1340之態樣。
在1345中，可形成複數個第二插塞。在一些實例中，複數個第二插塞之各者可與複數個第二存取線之各者之一第二端接觸。可根據本文所描述之方法來執行操作1345。在特定實例中，可由參考圖7A至圖7E及圖8A至圖8E所描述之一或多個程序執行操作1345之態樣。
在一些實例中，形成方法可包含形成包含一第一介電材料、一第二介電材料及一第三介電材料之一堆疊。在一些情況中，複數個離散自選擇記憶體段之至少若干者可包含硫屬化物。在其他實例中，形成方法可包含在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。形成方法亦可包含形成與第一介電材料耦合之複數個第一存取線。
在一些情況中，形成方法可包含形成與複數個離散自選擇記憶體段之各者耦合之複數個第二存取線，複數個離散自選擇記憶體段之各者定位於複數個第二存取線之一第一存取線之一第一側與複數個第二存取線之一第二存取線之一第二側之間。在一些情況中，複數個離散自選擇記憶體段之至少若干者包括硫屬化物。另外或替代地，例如，形成方法可包含在一第一方向上移除材料以在第一介電材料、第二介電材料及第三介電材料中形成複數個第一線路。在一些情況中，第一介電材料、第二介電材料及第三介電材料包括一不同材料。
在其他情況中，形成方法可包含在一第二方向上移除材料以在第一介電材料中形成複數個第二線路。在一些實例中，第一介電材料、第二介電材料及第三介電材料之各者包括一不同材料。在其他實例中，在第二方向上移除材料之後，第一介電材料之一寬度大於複數個第二存取線之至少一者之一寬度。另外或替代地，形成方法可包含在堆疊中形成複數個第一插塞及複數個第二插塞，複數個第一插塞之各者與複數個第二存取線之各者之一第一端接觸，且複數個第二插塞之各者與複數個第二存取線之各者之一第二端接觸。在一些情況中，複數個第一線路之至少一者包括大於複數個第一線路之另一線路之一寬度。在一些情況中，第一介電材料及第二介電材料係相同材料。
應注意，上述方法描述可能實施方案，且可重新配置或否則修改操作及步驟，且其他實施方案係可行的。此外，可組合來自兩個或兩個以上方法之實例。
可使用各種不同工藝及技術之任何者來表示本文所描述之資訊及信號。例如，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示可在以上描述中提及之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者應瞭解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子通信」及「耦合」係指支援組件之間的電子流動之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如在一通電電路中)或可不主動交換電子或信號(例如在一斷電電路中)，但可經組態及操作以在一電路通電之後交換電子或信號。舉例而言，經由一開關(例如一電晶體)實體連接之兩個組件電子通信或可耦合，不管開關之狀態如何(即，打開或閉合)。
本文所使用之術語「層」係指一幾何結構之一階層或薄片。各層可具有三個維度(例如高度、寬度及深度)且可覆蓋一表面之部分或全部。例如，一層可為三維結構，其中兩個維度大於一第三維度(例如一薄膜)。層可包含不同元件、組件及/或材料。在一些情況中，一層可由兩個或兩個以上子層構成。在一些附圖中，為了說明而描繪三維層之兩個維度。然而，熟習技術者將認識到，層實際上為三維的。
如本文所使用，術語「實質上」意謂經修飾之特性(例如由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近以達成特性之優點。
硫屬化物材料可為包含元素S、Se及Te之至少一者之材料或合金。本文所討論之相變材料可為硫屬化物材料。硫屬化物材料可包含以下各者之合金：S、Se、Te、Ge、As、Al、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)。實例性硫屬化物材料及合金可包含(但不限於) Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用，帶連字符之化學組合物表示法指示包含於一特定化合物或合金中之元素且意欲表示涉及指示元素之所有化學計量。例如，Ge-Te可包含Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或包含兩個或兩個以上金屬(例如過渡金屬、鹼土金屬及/或稀土金屬)之混價氧化物。實例不受限於與記憶體單元之記憶體元件相關聯之一或若干特定可變電阻材料。例如，可變電阻材料之其他實例可用於形成記憶體元件且可尤其包含硫屬化物材料、巨大磁阻材料或基於聚合物之材料。
本文所討論之裝置(其包含記憶體陣列100)可形成於諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等之一半導體基板上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用包含(但不限於)磷、硼或砷之各種化學物種之摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或任何其他摻雜方法來執行摻雜。
本文所討論之一或若干電晶體可表示一場效電晶體(FET)且包括三端裝置(其包含源極、汲極及閘極)。端子可透過導電材料(例如金屬)來連接至其他電子元件。源極及汲極可導電且可包括一重摻雜(例如簡併)半導體區域。源極及汲極可由一輕摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加於閘極來控制通道導電性。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變為導電。當將大於或等於電晶體之臨限電壓之一電壓施加於電晶體閘極時，一電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓之一電壓施加於電晶體閘極時，電晶體可「切斷」或「停用」。
本文所闡述之描述結合附圖來描述實例性組態且不表示可被實施或在申請專利範圍之範疇內之所有實例。本文所使用之術語「例示性」意謂「充當一實例、例項或說明」而非「較佳的」或「優於其他實例」。詳細描述包含為了提供所描述之技術之一理解之具體細節。然而，可在無此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以免使所描述之實例之概念不清楚。
在附圖中，類似組件或特徵可具有相同元件符號。此外，可藉由使元件符號後接一短劃線及區分類似組件之一第二符號來區分相同類型之各種組件。若說明中僅使用第一元件符號，則描述可應用於具有相同第一元件符號之類似組件之任何者，不管第二元件符號如何。
可使用各種不同工藝及技術之任何者來表示本文所描述之資訊及信號。例如，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示可在以上描述中提及之資料、指令、命令、資訊、信號、位元、符號及晶片。
可在硬體、由一處理器執行之軟體、韌體或其等之任何組合中實施本文所描述之功能。若在由一處理器執行之軟體中實施，則功能可儲存於一電腦可讀媒體上或傳輸為一電腦可讀媒體上之一或多個指令或程式碼。其他實例及實施方案係在本發明及隨附申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬連線或此等之任何者之組合來實施上述功能。實施功能之特徵亦可實體定位於各種位置處，其包含經分佈使得功能之部分實施於不同實體位置處。另外，如本文(其包含申請專利範圍)所使用，一項目列表(例如以諸如「…至少一者」或「…之一或多者」之一片語為開端之一項目列表)中所使用之「或」指示一包含性列表，使得(例如) A、B或C之至少一者之一列表意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。另外，如本文所使用，片語「基於…」不應被解釋為參考一組閉合條件。例如，在不背離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文所使用，應依相同於片語「至少部分基於…」之方式解釋片語「基於…」。
提供本文之描述以使熟習技術者能夠製造或使用本發明。熟習技術者將易於明白本發明之各種修改，且可在不背離本發明之範疇之情況下將本文所界定之一般原理應用於其他變體。因此，本發明不受限於本文所描述之實例及設計，而是應被給予與本文所揭示之原理及新穎特徵一致之最廣範疇。
100‧‧‧記憶體陣列 105‧‧‧記憶體單元 110‧‧‧存取線/字線 115‧‧‧位元線/數位線 120‧‧‧列解碼器 125‧‧‧感測組件 130‧‧‧行解碼器 135‧‧‧輸入/輸出 140‧‧‧記憶體控制器 145‧‧‧記憶體單元堆疊 200-a‧‧‧自選擇記憶體結構 200-b‧‧‧自選擇記憶體結構 205‧‧‧第一存取線 205-a‧‧‧第一存取線 205-b‧‧‧第一存取線 205-c‧‧‧第一存取線 210‧‧‧第二存取線 210-a‧‧‧第二存取線 210-b‧‧‧第一存取線 210-c‧‧‧第一存取線 215‧‧‧自選擇材料/自選擇記憶體 220‧‧‧第一介電材料 225‧‧‧第一記憶體單元 225-a‧‧‧第二記憶體單元 230‧‧‧第二介電材料 235-a‧‧‧第三介電材料 235-b‧‧‧第三介電材料 235-c‧‧‧第三介電材料 240‧‧‧第四介電材料 245‧‧‧第五介電材料 300‧‧‧自選擇記憶體結構 305‧‧‧第一存取線 305-a‧‧‧第一存取線 310‧‧‧第二存取線 310-a‧‧‧第二存取線 315‧‧‧自選擇材料 315-a‧‧‧自選擇材料 320‧‧‧第一介電材料 325‧‧‧第一記憶體單元 325-a‧‧‧第二記憶體單元 330‧‧‧第二介電材料 335-a‧‧‧第三介電材料 335-b‧‧‧第三介電材料 340‧‧‧第四介電材料 345‧‧‧材料 400‧‧‧自選擇記憶體結構 405‧‧‧第一存取線 405-a‧‧‧第一存取線 420‧‧‧第一介電材料 425‧‧‧記憶體單元 425-a‧‧‧記憶體單元 430‧‧‧第二介電材料 435-a‧‧‧第三介電材料 435-b‧‧‧第三介電材料 440‧‧‧第四介電材料 445‧‧‧通道 450‧‧‧通道 500‧‧‧自選擇記憶體結構 505‧‧‧第一存取線 505-a‧‧‧第一存取線 510‧‧‧第二存取線 510-a‧‧‧第二存取線 515‧‧‧自選擇材料/自選擇記憶體 520‧‧‧第一介電材料 525‧‧‧記憶體單元 525-a‧‧‧記憶體單元 530‧‧‧第二介電材料 535-a‧‧‧第三介電材料 535-b‧‧‧第三介電材料 540‧‧‧第四介電材料 545‧‧‧隔離區域 550‧‧‧插塞 600‧‧‧自選擇記憶體結構 605‧‧‧第一存取線 605-a‧‧‧第一存取線 610‧‧‧第二存取線 610-a‧‧‧第二存取線 615‧‧‧自選擇材料/自選擇記憶體 620‧‧‧第一介電材料 625‧‧‧記憶體單元 625-a‧‧‧記憶體單元 630‧‧‧第二介電材料 635-a‧‧‧第三介電材料 635-b‧‧‧第三介電材料 640‧‧‧第四介電材料 645‧‧‧隔離區域 650‧‧‧插塞 700-a‧‧‧處理步驟 700-b‧‧‧處理步驟 700-c‧‧‧處理步驟 700-d‧‧‧處理步驟 700-e‧‧‧處理步驟 705‧‧‧第一介電材料 710-a‧‧‧第三介電材料 710-b‧‧‧第三介電材料 715‧‧‧第四介電材料 720‧‧‧第二介電材料 725‧‧‧線路 730‧‧‧線路 735‧‧‧第一存取線 740‧‧‧自選擇材料/自選擇記憶體 745‧‧‧第二存取線 800-a‧‧‧處理步驟 800-b‧‧‧處理步驟 800-c‧‧‧處理步驟 800-d‧‧‧處理步驟 800-e‧‧‧處理步驟 805‧‧‧第一介電材料 810-a‧‧‧第三介電材料 810-b‧‧‧第三介電材料 815‧‧‧第四介電材料 820‧‧‧第二介電材料 825‧‧‧線路 830‧‧‧線路 835‧‧‧第一存取線 840‧‧‧離散自選擇材料段/自選擇記憶體段 845‧‧‧第二存取線 900‧‧‧系統 905‧‧‧裝置 910‧‧‧匯流排 915‧‧‧記憶體控制器 920‧‧‧記憶體單元 925‧‧‧基本輸入/輸出系統(BIOS)組件 930‧‧‧處理器 935‧‧‧I/O控制器 940‧‧‧周邊組件 945‧‧‧輸入 950‧‧‧輸出 1000‧‧‧方法 1005‧‧‧操作 1010‧‧‧操作 1015‧‧‧操作 1020‧‧‧操作 1025‧‧‧操作 1100‧‧‧方法 1105‧‧‧操作 1110‧‧‧操作 1115‧‧‧操作 1120‧‧‧操作 1125‧‧‧操作 1130‧‧‧操作 1135‧‧‧操作 1140‧‧‧操作 1200‧‧‧方法 1205‧‧‧操作 1210‧‧‧操作 1215‧‧‧操作 1220‧‧‧操作 1225‧‧‧操作 1230‧‧‧操作 1300‧‧‧方法 1305‧‧‧操作 1310‧‧‧操作 1315‧‧‧操作 1320‧‧‧操作 1325‧‧‧操作 1330‧‧‧操作 1335‧‧‧操作 1340‧‧‧操作 1345‧‧‧操作
圖1繪示根據本發明之實例之支援具水平存取線之自選擇記憶體之一記憶體陣列之一實例。
圖2A及圖2B繪示根據本發明之實例之包含水平存取線之一實例性自選擇記憶體陣列。
圖3至圖6繪示根據本發明之實例之包含水平存取線之實例性自選擇記憶體陣列。
圖7A至圖7E繪示根據本發明之實例之形成包含水平存取線之一自選擇記憶體陣列之一實例性方法。
圖8A至圖8E繪示根據本發明之實例之形成包含水平存取線之一自選擇記憶體陣列之一實例性方法。
圖9繪示根據本發明之實例之包含支援具水平存取線之自選擇記憶體陣列之一記憶體陣列之一系統之一方塊圖。
圖10至圖13繪示根據本發明之實例之形成具水平存取線之自選擇記憶體陣列之方法。
205‧‧‧第一存取線
205-a‧‧‧第一存取線
210‧‧‧第二存取線
210-a‧‧‧第二存取線
215‧‧‧自選擇材料/自選擇記憶體
220‧‧‧第一介電材料
225‧‧‧第一記憶體單元
225-a‧‧‧第二記憶體單元
230‧‧‧第二介電材料
235-a‧‧‧第三介電材料
235-b‧‧‧第三介電材料
240‧‧‧第四介電材料

Claims (34)

  1. 一種記憶體裝置，其包括：複數個第一存取線，其等在一第一方向上延伸；複數個第二存取線，其等在不同於該第一方向之一第二方向上延伸；複數個第一記憶體單元，其等包括一自選擇材料，該複數個第一記憶體單元與該複數個第二存取線之一第一存取線接觸；複數個第二記憶體單元，其等包括該自選擇材料，該複數個第二記憶體單元與該複數個第二存取線之一第二存取線接觸，其中該自選擇材料與該複數個第二存取線接觸；及一介電材料，其介於該複數個第一記憶體單元與該複數個第二記憶體單元之間，該複數個第一記憶體單元及該複數個第二記憶體單元定位於該第一存取線與該第二存取線之間。
  2. 如請求項1之記憶體裝置，其進一步包括：一插塞，其與該複數個第二存取線之該第一存取線之一第二端接觸；及一插塞，其與該複數個第二存取線之該第二存取線之一第二端接觸，其中該第一存取線與該第二存取線電隔離。
  3. 如請求項2之記憶體裝置，其進一步包括：一插塞，其與該複數個第二存取線之該第一存取線之一第一端接 觸；及一插塞，其與該複數個第二存取線之該第二存取線之一第一端接觸。
  4. 如請求項1之記憶體裝置，其中該複數個第二存取線在至少一方向上分路。
  5. 如請求項1之記憶體裝置，其進一步包括：一第二介電材料，其介於該複數個第一記憶體單元之一第一記憶體單元與該複數個第一記憶體單元之一第二記憶體單元之間。
  6. 如請求項5之記憶體裝置，其中該介電材料及該第二介電材料係一相同材料。
  7. 如請求項1之記憶體裝置，其中該自選擇材料沿著該複數個第二存取線連續地延伸。
  8. 一種形成一記憶體裝置之方法，其包括：形成包括一第一介電材料、一第二介電材料及一第三介電材料之一堆疊；在一第一方向上移除材料以在該第一介電材料、該第二介電材料及該第三介電材料中形成複數個第一線路；在一第二方向上移除材料以在該第一介電材料中形成複數個第二線 路；形成與該第一介電材料接觸之複數個第一存取線；沈積一自選擇材料以形成與複數個第二存取線之至少一部分接觸之複數個記憶體單元，該複數個第二存取線與該自選擇材料接觸。
  9. 如請求項8之方法，其進一步包括：形成複數個插塞，該複數個插塞之各者之一第一端與該複數個第二存取線之各者之一第二端接觸；及在該第一方向上移除該複數個第二存取線之至少一部分。
  10. 如請求項9之方法，其進一步包括：形成複數個第二插塞，該複數個第二插塞之各者之一第一端與該複數個第二存取線之各者之一第一端接觸。
  11. 如請求項8之方法，其中該複數個第一線路之至少一者包括大於該複數個第一線路之另一線路之一寬度。
  12. 如請求項11之方法，該第一介電材料及該第二介電材料係一相同材料。
  13. 如請求項8之方法，其中該自選擇材料包括硫屬化物。
  14. 一種記憶體裝置，其包括： 一第一垂直存取線，其包括一第一側及與該第一側對置之一第二側；一第一記憶體單元，其包括一第一自選擇材料，其中該第一記憶體單元及該第一自選擇材料與該第一側耦合；一介電材料，其介於該第一記憶體單元與一第二記憶體單元之間，其中該第二記憶體單元包括一第二自選擇材料，且該第二記憶體單元及該第二自選擇材料與一第二垂直存取線之一第二側耦合，該第二垂直存取線之該第二側與該第一垂直存取線之該第一側對置。
  15. 如請求項14之記憶體裝置，其進一步包括：一第一水平存取線，其與該介電材料及該第一記憶體單元耦合；及一第二水平存取線，其與該介電材料及該第二記憶體單元耦合，該第一水平存取線與該第一垂直存取線連通且該第二水平存取線與該第二垂直存取線連通。
  16. 如請求項14之記憶體裝置，其中該第一垂直存取線與該第二垂直存取線電隔離。
  17. 如請求項16之記憶體裝置，其進一步包括：一密封材料，其與該第一垂直存取線及該第二垂直存取線之一第二端接觸，其中該第一垂直存取線及該第二垂直存取線至少部分基於該密封材料來彼此隔離。
  18. 如請求項14之記憶體裝置，其中該記憶體裝置包括複數個第一離散自選擇材料段及複數個第二離散自選擇材料段，該複數個第一離散自選擇材料段包含該第一自選擇材料且該複數個第二離散自選擇材料段包含該第二自選擇材料，且其中該第一記憶體單元包含該複數個第一離散自選擇材料段之一者且該第二記憶體單元包含該複數個第二離散自選擇材料段之一者。
  19. 如請求項14之記憶體裝置，其中該第一自選擇材料及該第二自選擇材料之各者沿與該第一垂直存取線之該第一側耦合之複數個第一記憶體單元及沿與該第二垂直存取線之該第二側耦合之複數個第二記憶體單元連續，其中該複數個第一記憶體單元及該複數個第二記憶體單元之各者包括硫屬化物。
  20. 一種記憶體裝置，其包括：複數個第一記憶體單元及複數個第二記憶體單元，其等定位於複數個垂直存取線之一第一垂直存取線之一第一側與該複數個垂直存取線之一第二垂直存取線之一第二側之間，該等記憶體單元之各者包括一離散自選擇材料段；一介電材料，其介於該複數個第一記憶體單元與該複數個第二記憶體單元之間，其中該複數個第一記憶體單元及一第一離散自選擇材料段與該第一垂直存取線耦合，且該複數個第二記憶體單元及一第二離散自選擇材料段與該第二垂直存取線耦合。
  21. 如請求項20之記憶體裝置，其進一步包括：複數個第一水平存取線，其等與該複數個第一記憶體單元之各者耦合；及複數個第二水平存取線，其等與該複數個第二記憶體單元之各者耦合。
  22. 如請求項21之記憶體裝置，其進一步包括：複數個第一插塞，其等與該複數個垂直存取線之各者之一第一端接觸；及複數個第二插塞，其等與該複數個垂直存取線之各者之一第二端接觸，其中該複數個垂直存取線之至少該第一垂直存取線與該複數個垂直存取線之該第二垂直存取線電隔離。
  23. 如請求項22之記憶體裝置，其進一步包括：一第二介電材料，其與該第一垂直存取線及該第二垂直存取線接觸，該第二介電材料不同於該介電材料。
  24. 如請求項23之記憶體裝置，其中該介電材料及該第二介電材料係不同材料。
  25. 如請求項23之記憶體裝置，其中該第二介電材料在至少一第一方向上與該介電材料接觸。
  26. 如請求項20之記憶體裝置，其中該介電材料之一寬度大於該複數個垂直存取線之至少一者之一寬度。
  27. 如請求項20之記憶體裝置，其中該等離散自選擇材料段之各者包括硫屬化物。
  28. 如請求項20之記憶體裝置，其中該第一垂直存取線與該第二垂直存取線耦合。
  29. 一種形成一記憶體裝置之方法，其包括：形成包括一第一介電材料、一第二介電材料及一第三介電材料之一堆疊；在一第一方向上移除材料以在該第一介電材料、該第二介電材料及該第三介電材料中形成複數個第一線路；在一第二方向上移除材料以在該第一介電材料中形成複數個第二線路；形成與該第一介電材料耦合之複數個第一存取線；形成與該複數個第一存取線耦合之複數個離散自選擇材料段；及形成與該複數個離散自選擇材料段之各者耦合之複數個第二存取線，該複數個離散自選擇材料段之各者定位於該複數個第二存取線之一第一存取線之一第一側與該複數個第二存取線之一第二存取線之一第二側之間。
  30. 如請求項29之方法，其進一步包括：形成複數個第一插塞及複數個第二插塞，該複數個第一插塞之各者與該複數個第二存取線之各者之一第一端接觸，且該複數個第二插塞之各者與該複數個第二存取線之各者之一第二端接觸；及在該第一方向上移除該複數個第二存取線之一部分。
  31. 如請求項29之方法，其中該複數個離散自選擇材料段之各者形成為相鄰於該複數個第一線路。
  32. 如請求項29之方法，其中在該第二方向上移除該材料之後，該第一介電材料之一寬度大於該複數個第二存取線之至少一者之一寬度。
  33. 如請求項31之方法，其中該第一介電材料、該第二介電材料及該第三介電材料之各者包括一不同材料。
  34. 如請求項29之方法，其中該複數個離散自選擇材料段之至少若干者包括硫屬化物。
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