KR102436908B1 - 비대칭 전극 인터페이스를 구비한 메모리 셀 - Google Patents

비대칭 전극 인터페이스를 구비한 메모리 셀 Download PDF

Info

Publication number
KR102436908B1
KR102436908B1 KR1020207025924A KR20207025924A KR102436908B1 KR 102436908 B1 KR102436908 B1 KR 102436908B1 KR 1020207025924 A KR1020207025924 A KR 1020207025924A KR 20207025924 A KR20207025924 A KR 20207025924A KR 102436908 B1 KR102436908 B1 KR 102436908B1
Authority
KR
South Korea
Prior art keywords
self
electrode
memory component
length
dielectric liner
Prior art date
Application number
KR1020207025924A
Other languages
English (en)
Other versions
KR20200108913A (ko
Inventor
아고스티노 피로바노
콜야 야스트레베네트스키
안나 마리아 콘티
파비오 펠리쩌
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20200108913A publication Critical patent/KR20200108913A/ko
Application granted granted Critical
Publication of KR102436908B1 publication Critical patent/KR102436908B1/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/005—Read using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/13—Dissociation, i.e. using memory material including molecules which, during a write operation, are dissociated in ions which migrate further in the memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

비대칭 전극 인터페이스를 구비한 메모리 셀을 위한 방법, 시스템 및 디바이스가 설명된다. 비대칭 전극 인터페이스를 구비한 메모리 셀은 인접한 워드 라인에서의 단락을 완화시킬 수 있으며, 이는 메모리 셀의 저장된 값을 정확하게 판독하기 위해 활용될 수 있다. 메모리 디바이스는 상부 전극과 접촉하는 상부 표면 면적 및 하부 전극과 접촉하는 하부 표면 면적을 갖는 자기 선택 메모리 컴포넌트를 포함할 수 있으며, 상부 전극과 접촉하는 상부 표면 면적은 하부 전극과 접촉하는 하부 표면 면적과 다른 크기이다.

Description

비대칭 전극 인터페이스를 구비한 메모리 셀
상호 참조
본 특허 출원은 미국 특허 출원 제15/893,108호(출원일: 2018년 2월 9일, 발명의 명칭: "MEMORY CELLS WITH ASYMMETRICAL ELECTRODE INTERFACES", 발명자: Pirovano 등)에 대한 우선권을 주장하는 PCT 출원 제PCT/US2019/015683호(출원일: 2019년 1월 29일, 발명의 명칭: "MEMORY CELLS WITH ASYMMETRICAL ELECTRODE INTERFACES", 발명자: Pirovano 등)에 대한 우선권을 주장하며, 이들 각각은 이들의 양수인에게 양도되었고, 이들 각각은 그들 전문이 참조에 의해 명시적으로 원용된다.
다음은 일반적으로 자기 선택 메모리 셀(self-selecting memory cell)에 관한 것이며, 보다 구체적으로 비대칭 전극 인터페이스를 구비한 메모리 셀에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하도록 폭 넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 판독 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다수의 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원의 부재시에도 장기간 동안 그 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시하지 않으면 시간이 지남에 따라서 그 저장된 상태를 잃을 수 있다. 메모리 디바이스를 개선하는 것은 다른 메트릭 중에서도 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다.
일부 유형의 메모리 디바이스는 상이한 논리 상태를 프로그래밍하고 감지하기 위해 셀에 걸친 저항에서의 변동을 사용할 수 있다. 예를 들어, 자기 선택 메모리 셀에서, 논리 상태는 메모리 셀 내의 전하 및/또는 이온 및/또는 원소의 분포에 기초하여 저장될 수 있다. 셀이 프로그래밍되는 방식은 셀을 구성하는 다양한 재료의 분포에 영향을 미칠 수 있으며, 이는 셀의 이온 이동에 영향을 미칠 수 있으며, 이는 차례로 셀의 임계 전압에 영향을 미칠 수 있다. 임계 전압은 셀의 논리 상태와 관련되거나 또는 이를 나타낼 수 있다. 그러므로, 상이한 논리 상태 사이에서 임계 전압에서의 작은 변화는 셀을 판독할 수 있는 정확도에 영향을 미칠 수 있다.
도 1은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 예시적인 메모리 어레이를 도시한다.
도 2는 본 개시내용의 예에 따른 비대칭 전극 인터페이스 프로파일을 갖는 메모리 셀을 지원하는 예시적인 메모리 어레이를 도시한다.
도 3은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스의 예시적인 단면도를 도시한다.
도 4는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스의 예시적인 단면도를 도시한다.
도 5는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스의 예시적인 단면도를 도시한다.
도 6은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스의 예시적인 단면도를 도시한다.
도 7은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하기 위한 예시적인 공정 흐름을 도시한다.
도 8은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하기 위한 예시적인 공정 흐름을 도시한다.
도 9는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 예시적인 메모리 어레이를 도시한다.
도 10은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는, 메모리 어레이를 포함하는 디바이스를 도시한다.
도 11은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하기 위한 방법 또는 방법들을 도시하는 흐름도이다.
도 12는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하기 위한 방법 또는 방법들을 도시하는 흐름도이다.
도 13은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 예시적인 메모리 셀을 도시한다.
비대칭 전극 인터페이스를 갖는 자기 선택 메모리 셀은 메모리 셀에서 이온의 분포에 영향을 미칠 수 있다. 메모리 셀에서 이온의 분포가 변함에 따라서, 이러한 것은 메모리 셀의 임계 전압에 영향을 미칠 수 있고, 상이한 프로그래밍된 상태를 저장하는데 사용될 수 있다. 예를 들어, 특정 프로그래밍 펄스를 인가하는 것은 셀의 특정 전극에서 또는 그 근처에서 이온이 밀집되게 할 수 있다. 비대칭 전극 인터페이스는 셀에 대한 감지 윈도우(sensing window)를 강화시킬 수 있으며, 이는 대칭 전극 인터페이스를 갖는 셀에 비해 더욱 정확한 감지를 유발할 수 있다. 자기 선택 메모리 셀이 프로그래밍될 때, 셀 내의 원소가 분리되어, 이온 이동을 유발한다. 이온은 셀에 인가되는 프로그래밍 펄스의 극성에 따라 특정 전극을 향해 이동할 수 있다.
자기 선택 메모리 디바이스에서 증가된 감지 신뢰성은 자기 선택 메모리 셀의 메모리 저장 소자와의 비대칭 전극 인터페이스를 사용하여 실현될 수 있다. 각각의 메모리 셀은 프로그래밍될 때 셀 내의 이온이 하나의 전극을 향해 이동하도록 구성될 수 있다. 자기 선택 메모리 컴포넌트와의 비대칭 전극 인터페이스로 인해, 더욱 높은 밀도의 이온이 하나의 전극에서 또는 그 근처에서 축적될 수 있다. 이러한 것은 셀 내에서 높은 밀도의 이온을 갖는 영역 및 낮은 밀도의 이온을 갖는 영역을 생성할 수 있다. 메모리 셀에 인가된 프로그래밍 펄스의 극성에 따라, 이온의 이러한 농도는 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다.
비대칭 전극 인터페이스를 갖는 자기 선택 메모리 디바이스는 자기 선택 메모리 컴포넌트와 접촉하는 하부 전극 및/또는 상부 전극의 크기를 변화시키는 것에 의해 형성될 수 있다. 상부 전극과 접촉하는 자기 선택 메모리 컴포넌트의 상부 표면의 면적은 워드 라인 및/또는 디지트 라인 방향의 관점(perspective)으로부터 하부 전극과 접촉하는 자기 선택 메모리 컴포넌트의 하부 표면의 면적보다 작을 수 있다. 일부 예에서, 유전체 라이너(dielectric liner)는 비대칭 전극 인터페이스를 달성하기 위해 워드 라인 및 디지트 라인 방향에서 상부 전극의 측부 표면과 접촉할 수 있다.
대안적으로, 상부 전극과 접촉하는 자기 선택 메모리 컴포넌트의 상부 표면의 면적은 워드 라인 및 디지트 라인 방향의 관점으로부터 하부 전극과 접촉하는 자기 선택 메모리 컴포넌트의 하부 표면의 면적보다 클 수 있다. 일부 예에서, 유전체 라이너는 비대칭 전극 인터페이스를 달성하기 위해 워드 라인 및 디지트 라인 방향에서 상부 전극의 측부 표면 및 자기 선택 메모리 컴포넌트와 접촉할 수 있다. 일부 예에서, 유전체 라이너는 비대칭 전극 인터페이스를 달성하기 위해 워드 라인 방향에서 상부 전극의 측부 표면 및 자기 선택 메모리 컴포넌트와 접촉할 수 있다.
비대칭 전극 인터페이스를 갖는 자기 선택 메모리 디바이스는 에칭 기술의 예를 사용하여 형성될 수 있다. 예를 들어, 자기 선택 메모리 디바이스는 상부 전극을 통해 워드 라인 방향으로 부분적으로 에칭될 수 있다. 이어서, 유전체 라이너는 현장내(in-situ) 또는 현장외(ex-situ) 기술을 사용하여 상부 전극의 측부 표면과 접촉하도록 증착될 수 있다. 유전체 라이너는 상부 전극의 치수보다 넓은 치수의 자기 선택 메모리 컴포넌트를 허용하기 위해 후속 에칭 단계를 위한 스페이서로서 작용할 수 있다. 그러므로, 상부 전극과 자기 선택 메모리 컴포넌트 사이의 전극 인터페이스의 면적은 하부 전극과 자기 선택 메모리 컴포넌트 사이의 전극 인터페이스의 면적보다 작을 수 있다.
대안적으로, 비대칭 전극 인터페이스를 갖는 자기 선택 메모리 디바이스는 에칭 기술의 다른 예를 사용하여 형성될 수 있다. 예를 들어, 자기 선택 메모리 디바이스는 상부 전극 및 자기 선택 메모리 컴포넌트를 통해 워드 라인 방향으로 부분적으로 에칭될 수 있다. 이어서, 유전체 라이너는 현장내 또는 현장외 기술을 사용하여 상부 전극의 측부 표면 및 자기 선택 메모리 컴포넌트와 접촉하도록 증착될 수 있다. 유전체 라이너는 하부 전극의 치수보다 넓은 치수의 자기 선택 메모리 컴포넌트를 허용하기 위해 후속 에칭 단계를 위한 스페이서로서 작용할 수 있다. 그러므로, 상부 전극과 자기 선택 메모리 컴포넌트 사이의 전극 인터페이스의 면적은 하부 전극과 자기 선택 메모리 컴포넌트 사이의 전극 인터페이스의 면적보다 클 수 있다.
위에서 소개된 본 개시내용의 특징은 메모리 어레이의 맥락에서 다음에 추가로 설명된다. 비대칭 전극 인터페이스를 갖는 자기 선택 메모리 셀이 교차점 아키텍처(cross-point architecture)의 맥락에서 예시되고 도시되어 있다. 본 개시내용의 이들 및 다른 특징은 비대칭 전극 인터페이스를 구비한 메모리 셀과 관련된 장치 도면, 시스템 도면, 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 개시내용의 다양한 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로서 또한 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 "0" 및 논리 "1"로 표시되는 2개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2개보다 많은 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 논리 상태를 나타내는 가변적이고 구성 가능한 임계 전압, 전기 저항, 또는 둘 다를 갖는 자기 선택 메모리 컴포넌트로서 지칭될 수 있는 칼코게나이드 재료(chalcogenide material)를 포함할 수 있다. 일부 예에서, 셀의 임계 전압은 셀을 프로그래밍하는데 사용되는 펄스의 극성에 따라 변한다. 예를 들어, 하나의 극성으로 프로그래밍된 자기 선택 메모리 셀은 특정 저항 특성, 그러므로 하나의 임계 전압을 가질 수 있다. 그리고, 자기 선택 메모리 셀은 셀의 상이한 저항 특성, 그러므로 상이한 임계 전압을 초래할 수 있는 상이한 극성으로 프로그래밍될 수 있다. 위에서 논의된 바와 같이, 자기 선택 메모리 셀이 프로그래밍될 때, 셀 내의 원소가 분리되어, 메모리 셀(105) 내의 전하 및/또는 이온 및/또는 원소의 재분배를 유발할 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "이온"은 이러한 가능성 중 임의의 것과 관련될 수 있다. 이온은 주어진 셀의 극성에 따라 특정 전극을 향해 이동할 수 있다. 예를 들어, 자기 선택 메모리 셀에서, 이온은 음 전극을 향해 이동할 수 있다. 이어서, 메모리 셀은 이온이 어느 전극을 향해 이동했는지를 감지하도록 셀의 양단에 전압을 인가하는 것에 의해 판독될 수 있다. 일부 예에서, 양이온은 전극 중 하나를 향해 이동할 수 있는 반면에, 음이온은 다른 전극을 향해 이동할 수 있다.
일부 예에서, 셀 프로그래밍은 상이한 논리 상태를 달성하기 위해 결정 구조 또는 원자 구성을 이용할 수 있다. 예를 들어, 결정질 또는 비정질 원자 구성을 갖는 재료는 상이한 전기 저항을 가질 수 있다. 결정질 상태는 낮은 전기 저항을 가질 수 있으며, 일부 경우에 "설정" 상태로서 지칭될 수 있다. 비정질 상태는 높은 전기 저항을 가질 수 있으며, "재설정" 상태로서 지칭될 수 있다. 그러므로, 메모리 셀(105)에 인가된 전압은 재료가 결정질 또는 비정질 상태인지에 따라 상이한 전류를 초래할 수 있고, 결과적인 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는데 사용될 수 있다.
일부 경우에, 비정질 또는 재설정 상태의 재료는 이와 관련된 임계 전압을 가질 수 있으며, 즉 전류는 임계 전압이 초과된 후에 흐를 수 있다. 그러므로, 인가된 전압이 임계 전압보다 작은 경우에, 전류는 메모리 소자가 재설정 상태에 있으면 흐르지 않을 수 있으며; 메모리 소자는 설정 상태에 있으면 임계 전압을 가지지 않을 수 있고(즉, 0의 임계 전압), 그러므로, 전류는 인가된 전압에 응답하여 흐를 수 있다. 다른 경우에, 메모리 셀(105)은 중간 저항을 초래할 수 있는 결정질 및 비정질 면적의 조합을 가질 수 있고, 중간 저항은 상이한 저항 상태(즉, 논리 1 또는 논리 0 이외의 상태)에 대응할 수 있고 메모리 셀(105)이 2개보다 많은 상이한 다른 논리 상태를 저장하는 것을 가능하게 할 수 있다. 후술하는 바와 같이, 메모리 셀(105)의 논리 상태는, 메모리 소자를 용융시키는 것을 포함하여 메모리 소자를 가열하는 것에 의해 설정될 수 있다.
메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있으며, 여기에서 2차원(2D) 메모리 어레이는 서로의 상부에 형성된다. 이러한 것은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 차례로 생산 비용을 감소시킬 수 있거나, 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 1에 도시된 예에 따르면. 메모리 어레이(100)는 2-레벨의 메모리 셀(105)을 포함하고, 그러므로 3차원 메모리 어레이로 간주될 수 있으며; 그러나 레벨의 수는 2개로 제한되지 않는다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 대략적으로 정렬되어 메모리 셀 스택(145)을 형성하도록 정렬되거나 위치될 수 있다.
메모리 셀(105)의 각각의 행은 액세스 라인(110) 및 액세스 라인(115)에 연결된다. 액세스 라인(110)은 또한 각각 워드 라인(110) 및 비트 라인(115)으로서 공지되어 있다. 비트 라인(115)은 또한 공지된 디지트 라인(115)일 수 있다. 워드 라인 및 비트 라인 또는 이들의 유사체(analogue)에 대한 참조는 이해 또는 동작의 손실없이 상호 교환 가능하다. 워드 라인(110)과 비트 라인(115)은 어레이를 생성하기 위해 서로 실질적으로 직각일 수 있다. 메모리 셀 스택(145)에서의 2개의 메모리 셀(105)은 디지트 라인(115)과 같은 공통의 도전성 라인을 공유할 수 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하부 전극과 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성들이 가능할 수 있고; 예를 들어, 메모리 셀(105)은 메모리 저장 소자와의 비대칭 전극 인터페이스를 포함할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 디지트 라인(115)과 같은 2개의 도전성 라인의 교차점에 위치될 수 있다. 이러한 교차점은 메모리 셀의 어드레스로서 지칭될 수 있다. 타겟 메모리 셀(105)은 통전된 워드 라인(110)과 디지트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 워드 라인(110) 및 디지트 라인(115)은 그 교차점에서 메모리 셀(105)을 판독하거나 기록하기 위해 통전될 수 있다. 동일한 워드 라인(110) 또는 디지트 라인(115)과 전자 통신하는(예를 들어, 이에 연결된) 다른 메모리 셀(105)은 비타겟화된(untargeted) 메모리 셀(105)로서 지칭될 수 있다.
전술한 바와 같이, 전극은 메모리 셀(105) 및 워드 라인(110) 또는 디지트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에, 메모리 셀(105)에 대한 전기 접점으로서 이용될 수 있다. 전극은 메모리 어레이(100)의 소자 또는 컴포넌트 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작은 워드 라인(110) 및 디지트 라인(115)을 활성화시키거나 또는 선택하는 것에 의해 메모리 셀(105)에서 수행될 수 있으며, 상기 활성화 또는 선택하는 것은 각각의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 도전성으로 도핑된 반도체 또는 다른 도전성 재료, 합금 또는 화합물과 같은 도전성 재료로 만들어질 수 있다. 메모리 셀(105)을 선택할 때, 예를 들어, 이온의 이동은 셀의 논리 상태를 설정하기 위해 활용될 수 있다.
셀을 판독하기 위해, 전압이 메모리 셀(105)의 양단에 인가될 수 있고, 결과적인 전류 또는 전류가 흐르기 시작하는 임계 전압은 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다. 자기 선택 메모리 컴포넌트의 한쪽 또는 다른 단부에서의 이온의 밀집(crowding)은 저항률 및/또는 임계 전압에 영향을 미쳐, 논리 상태 사이의 셀 응답에서 더욱 큰 차이를 초래할 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 그러므로, 워드 라인(110) 및 디지트 라인(115)을 활성화시키는 것에 의해, 메모리 셀(105)이 액세스될 수 있다.
액세스할 때, 메모리 셀(105)은 감지 컴포넌트(125)에 의해 판독되거나 또는 감지될 수 있다. 예를 들어, 감지 컴포넌트(125)는 메모리 셀(105)에 액세스하는 것에 의해 생성된 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 컴포넌트(125)는 전압 감지 증폭기, 전류 감지 증폭기 또는 둘 다를 포함할 수 있다. 예를 들어, 전압은 메모리 셀(105)에 인가될 수 있고(대응하는 워드 라인(110) 및 디지트 라인(115)을 사용하여), 결과적인 전류의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 마찬가지로, 전류는 메모리 셀(105)에 인가될 수 있고, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 감지 컴포넌트(125)는 래칭으로서 지칭될 수 있는 신호를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 이어서, 메모리 셀(105)의 검출된 논리 상태는 입력/출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)와 연결되거나 또는 이와 전자 통신할 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시키는 것에 의해 프로그래밍되거나 기록될 수 있으며, 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록되도록 데이터, 예를 들어, 입력/출력(135)을 수용할 수 있다. 상 변화 메모리 또는 자기 선택 메모리의 경우에, 메모리 셀(105)은 예를 들어, 자기 선택 메모리 컴포넌트를 가열하는 것에 의해, 예를 들어, 자기 선택 메모리 컴포넌트를 통해 전류를 통과시키는 것에 의해 기록될 수 있다. 메모리 셀(105)에 기록된 논리 상태, 예를 들어, 논리 "1" 또는 논리 "0"에 따라, 이온은 특정 전극에서 또는 그 근처에서 밀집될 수 있다. 예를 들어, 메모리 셀(105)의 극성에 의존하여, 제1 전극에서 또는 그 근처에서의 이온 밀집(ion crowding)은 논리 "1" 상태를 나타내는 제1 임계 전압을 초래할 수 있고, 제2 전극에서 또는 그 근처에서의 이온 밀집은 제1 임계 전압과 다른 논리 "0" 상태를 나타내는 제2 임계 전압을 초래할 수 있다. 제1 임계 전압 및 제2 임계 전압은 예를 들어, 사전 결정된 극성에서 수행되는 판독 동작 동안 결정될 수 있다. 제1 임계 전압과 제2 임계 전압 사이의 차이는 도 3 내지 도 8를 참조하여 설명된 것을 포함하는, 비대칭 전극 인터페이스를 구비한 메모리 셀에서 더욱 두드러질 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화시키거나 또는 파괴할 수 있고, 재기록 또는 리프레시 동작은 본래의 논리 상태를 메모리 셀(105)로 복귀시키기 위해 수행될 수 있다. DRAM에서, 예를 들어, 논리-저장 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 그래서, 논리 상태는 감지 작업 후에 재기록될 수 있다. 추가적으로, 단일 워드 라인(110)을 활성화시키는 것은 행에 있는 모든 메모리 셀의 방전을 초래할 수 있으며; 그러므로, 행에 있는 모든 메모리 셀(105)은 재기록될 필요가 있을 수 있다. 그러나, PCM 및/또는 자기 선택 메모리와 같은 비휘발성 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 그러므로 메모리 셀(105)은 액세스 후에 재기록을 요구하지 않을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 리프레시되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보의 손실을 초래할 수 있다. 이들 소위 휘발성 메모리 디바이스의 리프레시 속도(refresh rate)는 예를 들어, DRAM에 대해 초당 수십개의 리프레시 동작과 같이 비교적 높을 수 있으며, 이는 상당한 전력 소비를 초래할 수 있다. 점점 더 큰 메모리 어레이로 인해, 증가된 전력 소비는 특히 배터리와 같은 유한 전원에 의지하는 모바일 디바이스를 위한 메모리 어레이(예를 들어, 전력 공급 장치, 열 발생, 재료 제한 등)의 전개 또는 동작을 방해할 수 있다. 후술하는 바와 같이, 비휘발성 PCM 및/또는 자기 선택 메모리 셀은 다른 메모리 아키텍처에 비해 개선된 성능을 유발할 수 있는 유리한 특성을 가질 수 있다. 예를 들어, PCM 및/또는 자기 선택 메모리는 DRAM과 비슷한 판독/기록 속도를 제공할 수 있지만, 비휘발성일 수 있으며 증가된 셀 밀도를 허용한다.
메모리 제어기(140)는 다양한 컴포넌트, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125를 통해 메모리 셀(105)의 동작(판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후에 방전 전압을 워드 라인(110) 또는 디지트 라인(115)에 인가할 수 있다.
일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있으며, 메모리 어레이(100)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 메모리 어레이(100) 내의 하나, 다수 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 재설정 동작 동안 동시에 액세스될 수 있다.
도 2는 본 개시내용의 다양한 예에 따른 비휘발성 메모리 셀의 판독 및 기록 및 메모리 셀에서의 프로그래밍 향상을 지원하는 예시적인 메모리 어레이(200)를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(100)의 예일 수 있다.
메모리 어레이(200)는 도 1을 참조하여 기술된 바와 같은 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 예일 수 있는 메모리 셀(105-a), 메모리 셀(105-b), 워드 라인(110-a) 및 디지트 라인(115-a)을 포함할 수 있다. 메모리 셀(105-a)은 전극(205)(예를 들어, 상부 전극), 전극(210)(예를 들어, 하부 전극) 및 자기 선택 메모리 컴포넌트(220)를 포함할 수 있다. 메모리 셀(105-a)의 논리 상태는 자기 선택 메모리 컴포넌트(220)의 적어도 하나 특성에 기초할 수 있다. 메모리 셀(105-b)은 메모리 셀(105-a)과 유사한 상부 전극, 하부 전극, 및 자기 선택 메모리 컴포넌트를 포함할 수 있다. 일부 경우에, 3D 메모리 어레이는 다수의 메모리 어레이(200)를 서로 적층하는 것에 의해 형성될 수 있다. 일부 예에서, 2개의 적층된 어레이는 공통의 도전성 라인을 가질 수 있어서, 각각의 레벨은 워드 라인(110-a) 또는 디지트 라인(115-a)을 공유할 수 있다. 메모리 셀(105-a)은 본 명세서의 다른 곳에 기술된 바와 같이, 타겟 메모리 셀, 즉 감지 동작의 타겟을 나타낼 수 있다.
메모리 어레이(200)의 아키텍처는 교차점 아키텍처로 지칭될 수 있다. 이는 또한 필라 구조(pillar structure)로서 지칭될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제1 도전성 라인(예를 들어, 워드 라인(110-a)과 같은 액세스 라인) 및 제2 도전성 라인(예를 들어, 디지트 라인(115-a)과 같은 액세스 라인)과 접촉할 수 있다. 필라는 메모리 셀(105-a)을 포함할 수 있고, 여기에서 메모리 셀(105-a)은 제1 전극(예를 들어, 상부 전극(205)), 자기 선택 메모리 컴포넌트(220), 및 제2 전극(예를 들어, 하부 전극(210))을 포함한다. 메모리 셀(105-a)은 비대칭 전극 인터페이스(도 3 내지 도 8을 참조하여 설명된 것을 포함하는)를 가질 수 있다. 비대칭 전극 인터페이스는 메모리 셀(105-a)의 극성에 따라 상부 전극(205) 또는 하부 전극(210)에서 이온 밀집을 유발할 수 있다. 상부 전극(205) 또는 하부 전극(210)에서의 이온 밀집은 전술한 바와 같이 메모리 셀(105-a)의 더욱 정확한 감지를 허용할 수 있다. 아울러, 비대칭 전극 인터페이스는 인접한 워드 라인 사이의 단락을 완화시킬 수 있다.
도 2에 도시된 교차점 또는 필라 아키텍처는 다른 메모리 아키텍처에 비해 생산 비용이 저렴한 비교적 고밀도의 데이터 저장 장치를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처에 비해 감소된 면적, 그러므로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택을 갖는 것들과 같은 6F2 메모리 셀 면적을 갖는 다른 아키텍처와 비교하여 4F2 메모리 셀 면적을 가질 수 있으며, 여기에서 F는 가장 작은 특징부 크기이다. 예를 들어, DRAM은 각각의 메모리 셀에 대한 선택 컴포넌트로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고, 필라 아키텍처에 비해 더욱 큰 메모리 셀 면적을 가질 수 있다.
일부 예에서, 메모리 어레이(200)는 양의 전압원을 사용하여 동작될 수 있고, 중간 전압의 크기는 양의 전압원과 가상 접지의 크기 사이에 있다. 일부 예에서, 비트 라인 액세스 전압 및 워드 라인 액세스 전압 모두는 메모리 셀(105-a)의 액세스 동작 이전에 중간 전압으로 유지된다. 그리고, 액세스 동작 동안, 비트 라인 액세스 전압은 (예를 들어, 양의 공급 레일로) 증가될 수 있는 동시에, 워드 라인 액세스 전압은 (예를 들어, 가상 접지로) 감소될 수 있어, 메모리 셀(105-a)의 양단에 순수 전압을 생성한다. 메모리 셀(105-a) 양단에 전압을 인가한 결과로서 전류가 메모리 셀(105-a)을 통해 흐르기 시작하는 임계 전압은 상부 전극(205) 또는 하부 전극(210)을 향한 이온 이동의 함수일 수 있으며, 이는 차례로 자기 선택 메모리 컴포넌트(220)의 형상 및 자기 선택 메모리 컴포넌트(220)와 상부 전극(205) 및 하부 전극(210) 사이의 비대칭 전극 인터페이스에 따라 변할 수 있다.
일부 경우에, 자기 선택 메모리 컴포넌트(220)는 제1 도전성 라인과 제2 도전성 라인 사이, 예를 들어, 워드 라인(110-a)과 디지트 라인(115-a) 사이에서 직렬로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 자기 선택 메모리 컴포넌트(220)는 상부 전극(205)과 하부 전극(210) 사이에 위치될 수 있고; 그러므로, 자기 선택 메모리 컴포넌트(220)는 디지트 라인(115-a)과 워드 라인(110-a) 사이에서 직렬로 위치될 수 있다. 다른 구성이 가능하다. 전술한 바와 같이, 자기 선택 메모리 컴포넌트(220)는 임계 전압이 충족되거나 초과될 때 전류가 자기 선택 메모리 컴포넌트(220)를 통해 흐르도록 임계 전압을 가질 수 있다. 임계 전압은 메모리 셀(105-a)의 프로그래밍 및 자기 선택 메모리 컴포넌트(220)와 상부 전극(205) 및 하부 전극(210) 사이의 비대칭 전극 인터페이스에 의존할 수 있다.
자기 선택 메모리 컴포넌트(220)는 워드 라인(110-a)과 디지트 라인(115-a) 사이에서 직렬 구성으로 배열될 수 있다. 자기 선택 메모리 컴포넌트(220)는 셀레늄을 포함하는 칼코게나이드 유리를 포함할 수 있다. 일부 예에서, 자기 선택 메모리 컴포넌트(220)는 셀레늄, 비소(As), 텔루르(Te), 실리콘(Si), 게르마늄(Ge) 또는 안티몬(Sb) 중 적어도 하나의 조성을 포함한다. 전압이 자기 선택 메모리 컴포넌트(220)의 양단에 인가될 때(또는 상부 전극(205)과 하부 전극(210) 사이에 전압 차이가 있을 때), 이온은 한쪽 또는 다른 전극을 향해 이동할 수 있다. 자기 선택 메모리 컴포넌트(220)는 또한 선택기 디바이스로서 작용할 수 있다. 이러한 유형의 메모리 아키텍처는 자기 선택 메모리로서 지칭될 수 있다.
도 3은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스(302)의 예시적인 단면도(300-a 및 300-b)를 도시한다. 자기 선택 메모리 컴포넌트(220-a)는 워드 라인 방향(예를 들어, 제1 방향) 및/또는 디지트 라인 방향(예를 들어, 제2 방향)으로 상부 전극(205-a) 및 하부 전극(210-a)과의 비대칭 전극 인터페이스를 가질 수 있다. 예를 들어, 상부 전극(205-a)의 길이는 하부 전극(210-a)의 길이보다 작을 수 있고, 이에 의해 자기 선택 메모리 컴포넌트(220-a)와의 상부 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-a)와의 하부 전극 인터페이스보다 작게 할 수 있다. 상부 전극(205-a)은 디지트 라인(115-b)에 결합될 수 있고, 하부 전극(210-a)은 워드 라인(110-b)에 결합될 수 있다.
자기 선택 메모리 컴포넌트(220-a)는 상부 표면(310) 및 상부 표면(310) 반대편의 하부 표면(315)을 포함한다. 자기 선택 메모리 컴포넌트(220-a)는 워드 라인 방향으로의 길이(340) 및 디지트 라인 방향으로의 길이(360)를 또한 포함할 수 있다. 길이(340) 및 길이(360)는 상부 표면(310) 및 하부 표면(315)의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(340)는 워드 라인 방향으로 상부 표면(310) 및 하부 표면(315)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-a)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(360)는 디지트 라인 방향으로 상부 표면(310) 및 하부 표면(315)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-a)의 단면은 비트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 표면(310)의 면적과 하부 표면(315)의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(340)는 워드 라인 방향으로 상부 표면(310) 및 하부 표면(315)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-a)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부 경우에, 길이(360)는 디지트 라인 방향으로 상부 표면(310) 및 하부 표면(315)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-a)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 표면(310)의 면적 및 하부 표면(315)의 면적은 또한 동일하지 않을 수 있다.
자기 선택 메모리 컴포넌트(220-a)는 상부 전극(205-a)과 접촉하는 상부 표면(310)을 포함한다. 일부 경우에, 상부 전극(205-a)과 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-a)와 상부 전극(205-a) 및 하부 전극(210-a) 사이에 존재할 수 있다. 상부 전극(205-a)은 워드 라인 방향으로의 길이(335) 및 디지트 라인 방향으로의 길이(355)를 포함할 수 있다. 길이(335) 및 길이(355)는 상부 전극(205-a)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(335)는 워드 라인 방향으로 상부 전극(205-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-a)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(355)는 디지트 라인 방향으로 상부 전극(205-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-a)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 전극(205-a)의 상부 표면의 면적과 하부 표면의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(335)는 워드 라인 방향으로 상부 전극(205-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-a)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부의 경우에, 길이(355)는 디지트 라인 방향으로 상부 전극(205-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-a)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴 직사각형이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 전극(205-a)의 상부 표면의 면적과 하부 표면의 면적은 또한 동일하지 않을 수 있다.
일부 경우에, 상부 전극(205-a)의 길이(335)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-a)의 길이(340)보다 작을 수 있다. 다른 예에서, 상부 전극(205-a)의 길이(355)는 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-a)의 길이(360)보다 작을 수 있다. 즉, 상부 전극(205-a)은 자기 선택 메모리 컴포넌트(220-a)보다 작을 수 있다. 상부 전극(205-a)의 이러한 구성은 상부 전극(205-a)과 자기 선택 메모리 컴포넌트(220-a) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)의 면적보다 작을 수 있다.
워드 라인의 관점으로부터, 유전체 라이너(305)는 상부 전극(205-a) 및 자기 선택 메모리 컴포넌트(220-a)의 하나 이상의 표면과 접촉할 수 있다. 예를 들어, 유전체 라이너(305)는 상부 전극(205-a)의 측부 표면(320) 및 측부 표면(325)과 접촉할 수 있다. 유전체 라이너(305)는 또한 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉할 수 있다. 예를 들어, 유전체 라이너(305)는 상부 전극(205-a)과 접촉하지 않는 상부 표면(310)의 부분과 접촉할 수 있다. 일부 예에서, 유전체 라이너(305)는 측부 표면(320), 측부 표면(325), 상부 표면(310) 또는 이들의 조합과 접촉할 수 있다. 유전체 라이너(305)는 자기 선택 메모리 컴포넌트(220-a)의 재료와 호환 가능한 유전체 재료일 수 있다. 예를 들어, 유전체 라이너(305)는 전기적으로 중성인 재료일 수 있다.
유전체 라이너(305)는 상부 전극(205-a)의 치수와 자기 선택 메모리 컴포넌트(220-a)의 치수 사이에 공간을 생성하도록 메모리 디바이스(302)의 하나 이상의 표면을 따라서 배치될 수 있다. 예를 들어, 길이(330)는 상부 전극(205-a)의 길이(335)보다 크고, 측부 표면(320) 및 측부 표면(325)과 접촉하는 유전체 라이너(305)를 포함할 수 있다. 일부 경우에, 길이(330)는 상부 전극(205-a)의 길이(335)보다 클 수 있다. 일부 예에서, 길이(330)는 워드 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-a)의 길이(340)와 동일할 수 있다.
일부 예에서, 길이(330)는 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-a)의 측부 표면(320) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(325) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양과 다를 수 있다. 즉, 상부 전극(205-a)의 측부 표면(320) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(325) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양보다 클 수 있다. 대안적으로, 상부 전극(205-a)의 측부 표면(320) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(325) 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양보다 작을 수 있다.
디지트 라인의 관점으로부터, 유전체 라이너(305)는 상부 전극(205-a)의 측부 표면(380) 및 측부 표면(385)과 접촉할 수 있다. 추가적으로, 유전체 라이너(305)는 디지트 라인 방향에서 디지트 라인(115-b)의 측부 표면(370) 및 측부 표면(375)과 접촉할 수 있다. 유전체 라이너(305)는 또한 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉할 수 있다. 유전체 라이너(305)는 또한 측부 표면(370), 측부 표면(380), 측부 표면(375), 측부 표면(385), 상부 표면(310) 또는 이들의 조합과 접촉할 수 있다. 길이(350)는 측부 표면(380) 및 측부 표면(385)과 접촉하는 상부 전극(205-a)의 길이(355) 및 유전체 라이너(305)를 포함할 수 있다. 일부 경우에, 길이(350)는 상부 전극(205-a)의 길이(355)보다 클 수 있다. 일부 예에서, 길이(350)는 디지트 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-a)의 길이(360)와 동일할 수 있다.
길이(350)는 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-a)의 측부 표면(380), 디지트 라인(115-b)의 측부 표면(370), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(385), 디지트 라인(115-b)의 측부 표면(375), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양과 다를 수 있다. 즉, 상부 전극(205-a)의 측부 표면(380), 디지트 라인(115-b)의 측부 표면(370), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(385), 디지트 라인(115-b)의 측부 표면(375), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양보다 클 수 있다. 대안적으로, 상부 전극(205-a)의 측부 표면(380), 디지트 라인(115-b)의 측부 표면(370), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양은 상부 전극(205-a)의 측부 표면(385), 디지트 라인(115-b)의 측부 표면(375), 및 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 접촉하는 유전체 라이너(305)의 양보다 작을 수 있다.
자기 선택 메모리 컴포넌트(220-a)는 또한 하부 전극(210-a)과 접촉하는 하부 표면(315)을 포함한다. 일부 경우에, 하부 전극(210-a)과 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-a)와 상부 전극(205-a) 및 하부 전극(210-a) 사이에 존재할 수 있다. 하부 전극(210-a)은 워드 라인 방향으로의 길이(345) 및 디지트 라인 방향으로의 길이(365)를 포함할 수 있다. 길이(345) 및 길이(365)는 상부 전극(205-a)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(345)는 워드 라인 방향으로 하부 전극(210-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-a)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(365)는 디지트 라인 방향으로 하부 전극(210-a)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-a)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다.
일부 경우에, 하부 전극(210-a)의 길이(345)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-a)의 길이(340)와 동일할 수 있다. 디지트 라인의 관점으로부터, 하부 전극(210-a)의 길이(365)는 자기 선택 메모리 컴포넌트(220-a)의 길이(360)보다 클 수 있다. 하부 전극(210-a)의 이러한 구성은 하부 전극(210-a)과 자기 선택 메모리 컴포넌트(220-a) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)의 면적과 동일할 수 있다.
일부 경우에, 하부 전극(210-a)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 테이퍼형 프로파일을 나타낼 수 있다. 예를 들어, 하부 전극(210-a)은 워드 라인(110-b)과 접촉하는 하부 표면으로부터 자기 선택 메모리 컴포넌트(220-a)와 접촉하는 상부 표면으로 테이퍼질 수 있다. 하부 전극(210-a)의 단면은 사다리꼴일 수 있다. 대안적으로, 하부 전극(210-a)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 역테이퍼 프로파일(inverted taper profile)을 나타낼 수 있다. 즉, 하부 전극(210-a)은 자기 선택 메모리 컴포넌트(220-a)와 접촉하는 상부 표면으로부터 워드 라인(110-b)과 접촉하는 하부 표면으로 테이퍼질 수 있다. 하부 전극(210-a)의 단면은 역사다리꼴일 수 있다.
하부 전극(210-a)은 상이한 기하학적 형상을 형성할 수 있다. 예를 들어, 하부 전극(210-a)은 사다리꼴 프리즘의 형상을 할 수 있으며, 하부 전극(210-a)의 단면은 워드 라인 방향에서 사다리꼴을, 디지트 라인 방향에서 직사각형을 포함할 수 있다. 대안적으로, 하부 전극(210-a)은 역사다리꼴 프리즘의 형상을 할 수 있으며, 하부 전극(210-a)의 단면은 워드 라인 방향에서의 역사다리꼴 및 디지트 라인 방향에서의 직사각형을 포함할 수 있다. 일부 경우에, 하부 전극(210-a)은 절두체(frustum)일 수 있다. 본 명세서에서 사용되는 바와 같은 절두체는 상부 부분이 제거된 원뿔 또는 피라미드 일부의 또는 유사한 형상, 또는 상단 아래에서 원뿔 또는 피라미드를 가로지르는 제1 평면과 베이스에서 또는 그 위의 제2 평면 사이에서 원뿔 또는 피라미드의 일부의 또는 유사한 형상을 포함한다.
상부 전극(205-a)은 자기 선택 메모리 컴포넌트(220-a)를 통해 하부 전극(210-a)과 전자 통신할 수 있다. 일부 경우에, 상부 전극(205-a)의 길이(335)는 워드 라인 방향에서 하부 전극(210-a)의 길이(345)보다 작을 수 있다. 대안적으로, 상부 전극(205-a)의 길이(355)는 디지트 라인 방향에서 하부 전극(210-a)의 길이(365)보다 작을 수 있다. 그러나, 길이(330)는 워드 라인 방향에서 하부 전극(210-a)의 길이(345)와 동일할 수 있다. 일부 경우에, 길이(350)는 디지트 라인 방향에서 하부 전극(210-a)의 길이(365)보다 작을 수 있다.
자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 상부 전극(205-a) 사이의 접촉 면적(예를 들어, 인터페이스)은 상부 전극(205-a)의 길이(335) 및 길이(355)의 치수에 의해 결정될 수 있다. 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)과 하부 전극(210-a) 사이의 접촉 면적(예를 들어, 인터페이스)은 하부 전극(210-a)의 길이(345) 및 길이(365)의 치수에 의해 결정될 수 있다. 일부 경우에, 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 상부 전극(205-a) 사이의 접촉 면적과 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)과 하부 전극(210-a) 사이의 접촉 면적은 상부 전극(205-a)과 하부 전극(210-a) 사이의 비대칭 전극 인터페이스를 달성하도록 다를 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 상부 전극(205-a) 사이의 접촉 면적은 워드 라인 및 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)과 하부 전극(210-a) 사이의 접촉 면적보다 작을 수 있다.
자기 선택 메모리 컴포넌트(220-a)는 비대칭 전극 인터페이스로 인해 테이퍼형 프로파일(390)을 모방할 수 있다. 워드 라인 및 디지트 라인의 관점으로부터, 자기 선택 메모리 컴포넌트(220-a)가 테이퍼형 프로파일(390)을 모방할 수 있어서, 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310)과 상부 전극(205-a) 사이의 접촉 면적은 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)과 하부 전극(210-a) 사이의 접촉 면적보다 더 작다. 테이퍼형 프로파일(390)은 자기 선택 메모리 컴포넌트(220-a)의 하부 표면(315)으로부터 상부 표면(310)까지일 수 있다.
메모리 셀은 자기 선택 메모리 컴포넌트(220-a)의 양단에 전압을 인가하는 것에 의해 판독될 수 있다. 전압은 사전 결정된 극성(예를 들어, 양의 극성)으로 자기 선택 메모리 컴포넌트(220-a)의 양단에 인가될 수 있다. 전압은 자기 선택 메모리 컴포넌트(220-a)의 상부 표면(310) 또는 하부 표면(315)에 인가될 수 있다. 일부 경우에, 양의 극성 전압은 상부 전극(205-a) 또는 하부 전극(210-a)과 접촉하는 더욱 큰 면적을 갖는 자기 선택 메모리 컴포넌트(220-a)의 표면에 인가될 수 있다. 예를 들어, 양의 극성 전압은 하부 전극(210-a)과 접촉하는 하부 표면(315)에 인가될 수 있다.
자기 선택 메모리 컴포넌트(220-a)의 임계 전압 및/또는 자기 선택 메모리 컴포넌트(220-a)를 통한 결과적인 전류는 이온 이동에 의해 영향을 받을 수 있는 자기 선택 메모리 컴포넌트(220-a) 내에서의 이온의 분포로 인하여 자기 선택 메모리 컴포넌트(220-a) 내의 고 저항률 영역 및 저 저항률 영역의 위치에 의존할 수 있다. 영역의 저항률은 자기 선택 메모리 컴포넌트(220-a)의 조성에 기초할 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-a)는 칼코게나이드 재료일 수 있다.
도 4는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스(402)의 단면도(400-a 및 400-b)를 도시한다. 자기 선택 메모리 컴포넌트(220-b)는 워드 라인 방향(예를 들어, 제1 방향)으로 상부 전극(205-b) 및 하부 전극(210-b)과의 비대칭 전극 인터페이스를 가질 수 있다. 예를 들어, 상부 전극(205-b)의 길이는 하부 전극(210-b)의 길이보다 작을 수 있고, 이에 의해 자기 선택 메모리 컴포넌트(220-b)를 갖는 상부 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-b)를 갖는 하부 전극 인터페이스보다 작게 된다. 상부 전극(205-b)은 디지트 라인(115-c)에 결합될 수 있고, 하부 전극(210-b)은 워드 라인(110-c)에 결합될 수 있다.
자기 선택 메모리 컴포넌트(220-b)는 상부 표면(310-a), 및 상부 표면(310-a) 반대편의 하부 표면(315-a)을 포함한다. 자기 선택 메모리 컴포넌트(220-b)는 또한 워드 라인 방향으로의 길이(415) 및 디지트 라인 방향으로의 길이(440)를 포함할 수 있다. 길이(415) 및 길이(440)는 상부 표면(310-a) 및 하부 표면(315-a)의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(415)는 워드 라인 방향으로 상부 표면(310-a) 및 하부 표면(315-a)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-b)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(440)는 디지트 라인 방향으로 상부 표면(310-a) 및 하부 표면(315-a)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-b)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 표면(310-a)의 면적 및 하부 표면(315-a)의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(415)는 워드 라인 방향으로 상부 표면(310-a) 및 하부 표면(315-a)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-b)의 단면은 워드 라인 방향에서 사다리꼴 또는 역사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 일부 경우에, 길이(440)는 디지트 라인 방향으로 상부 표면(310-a) 및 하부 표면(315-a)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-b)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 표면(310-a)의 면적과 하부 표면(315-a)의 면적은 또한 동일하지 않을 수 있다.
자기 선택 메모리 컴포넌트(220-b)는 상부 전극(205-b)과 접촉하는 상부 표면(310-a)을 포함한다. 일부 경우에, 상부 전극(205-b)과 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-b)와 상부 전극(205-b) 및 하부 전극(210-b) 사이에 존재할 수 있다. 상부 전극(205-b)은 워드 라인 방향으로의 길이(420) 및 디지트 라인 방향으로의 길이(435)를 포함할 수 있다. 길이(425) 및 길이(435)는 상부 전극(205-b)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(420)는 워드 라인 방향으로 상부 전극(205-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-b)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(435)는 디지트 라인 방향으로 상부 전극(205-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-b)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 전극(205-b)의 상부 표면의 면적 및 하부 표면의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(420)는 워드 라인 방향으로 상부 전극(205-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-b)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부 경우에, 길이(435)는 디지트 라인 방향으로 상부 전극(205-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-b)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴 직사각형이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 전극(205-b)의 상부 표면의 면적과 하부 표면의 면적은 또한 동일하지 않을 수 있다.
일부 경우에, 상부 전극(205-b)의 길이(420)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-b)의 길이(415)보다 작을 수 있다. 다른 예에서, 상부 전극(205-b)의 길이(435)는 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-b)의 길이(440)와 동일할 수 있다. 상부 전극(205-b)의 이러한 구성은 상부 전극(205-b)과 자기 선택 메모리 컴포넌트(220-b) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)의 면적보다 작을 수 있다.
워드 라인의 관점으로부터, 유전체 라이너(305-a)는 상부 전극(205-b) 및 자기 선택 메모리 컴포넌트(220-b)의 하나 이상의 표면과 접촉할 수 있다. 예를 들어, 유전체 라이너(305-a)는 상부 전극(205-b)의 측부 표면(405) 및 측부 표면(410)과 접촉할 수 있다. 유전체 라이너(305-a)는 또한 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉할 수 있다. 일부 예에서, 유전체 라이너(305-a)는 측부 표면(405), 측부 표면(410), 상부 표면(310-a), 또는 이들의 조합과 접촉할 수 있다. 유전체 라이너(305-a)는 자기 선택 메모리 컴포넌트(220-b)의 재료와 호환 가능한 유전체 재료일 수 있다. 예를 들어, 유전체 라이너(305-a)는 전기적으로 중성인 재료일 수 있다.
유전체 라이너(305-a)는 상부 전극(205-b)의 치수와 자기 선택 메모리 컴포넌트(220-b)의 치수 사이에 공간을 생성하도록 메모리 디바이스(402)의 하나 이상의 표면을 따라서 배치될 수 있다. 예를 들어, 길이(430)는 측부 표면(405) 및 측부 표면(410)과 접촉하는 상부 전극(205-b)의 길이(420) 및 유전체 라이너(305-a)를 포함할 수 있다. 일부 경우에, 길이(430)는 상부 전극(205-b)의 길이(420)보다 클 수 있다. 일부 예에서, 길이(430)는 워드 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-b)의 길이(415)와 동일할 수 있다.
일부 예에서, 길이(430)는 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-b)의 측부 표면(405) 및 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양은 상부 전극(205-b)의 측부 표면(410) 및 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양과 다를 수 있다. 즉, 상부 전극(205-b)의 측부 표면(405) 및 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양은 상부 전극(205-b)의 측부 표면(410) 및 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양보다 클 수 있다. 대안적으로, 상부 전극(205-b)의 측부 표면(405) 및 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양은 상부 전극(205-b)의 측부 표면(410) 및 자기 선택 메모리 컴포넌트(220-b)의 및 상부 표면(310-a)과 접촉하는 유전체 라이너(305-a)의 양보다 작을 수 있다. 디지트 라인의 관점으로부터, 유전체 라이너(305-a)는 메모리 디바이스(402)에 없을 수 있다.
자기 선택 메모리 컴포넌트(220-b)는 또한 하부 전극(210-b)과 접촉하는 하부 표면(315-a)을 포함한다. 일부 경우에, 하부 전극(210-b)과 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-b)와 상부 전극(205-b) 및 하부 전극(210-b) 사이에 존재할 수 있다. 하부 전극(210-b)은 워드 라인 방향으로의 길이(425) 및 디지트 라인 방향으로의 길이(445)를 포함할 수 있다. 길이(425) 및 길이(445)는 상부 전극(205-b)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(425)는 워드 라인 방향으로 하부 전극(210-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-b)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(445)는 디지트 라인 방향으로 하부 전극(210-b)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-b)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다.
일부 경우에, 하부 전극(210-b)의 길이(425)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-b)의 길이(415)와 동일할 수 있다. 디지트 라인의 관점으로부터, 하부 전극(210-b)의 길이(445)는 자기 선택 메모리 컴포넌트(220-b)의 길이(440)보다 클 수 있다. 하부 전극(210-b)의 이러한 구성은 하부 전극(210-b)과 자기 선택 메모리 컴포넌트(220-b) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)의 면적과 동일할 수 있다.
일부 경우에, 하부 전극(210-b)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 테이퍼형 프로파일을 나타낼 수 있다. 예를 들어, 하부 전극(210-b)은 워드 라인(110-c)과 접촉하는 하부 표면으로부터 자기 선택 메모리 컴포넌트(220-b)와 접촉하는 상부 표면으로 테이퍼질 수 있다. 하부 전극(210-b)의 단면은 사다리꼴일 수 있다. 대안적으로, 하부 전극(210-b)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 역테이퍼 프로파일을 나타낼 수 있다. 즉, 하부 전극(210-b)은 자기 선택 메모리 컴포넌트(220-b)와 접촉하는 상부 표면으로부터 워드 라인(110-c)과 접촉하는 하부 표면으로 테이퍼질 수 있다. 하부 전극(210-b)의 단면은 역사다리꼴일 수 있다.
하부 전극(210-b)은 상이한 기하학적 형상을 형성할 수 있다. 예를 들어, 하부 전극(210-b)은 사다리꼴 프리즘의 형상을 할 수 있고, 하부 전극(210-b)의 단면은 워드 라인 방향에서 사다리꼴을, 디지트 라인 방향에서 직사각형을 포함할 수 있다. 대안적으로, 하부 전극(210-b)은 역사다리꼴 프리즘의 형상을 할 수 있고, 하부 전극(210-b)의 단면은 워드 라인 방향에서의 역사다리꼴 및 디지트 라인 방향에서의 직사각형을 포함할 수 있다. 일부 경우에, 하부 전극(210-b)은 절두체일 수 있다. 본 명세서에서 사용되는 바와 같은 절두체는 상부 부분이 제거된 원뿔 또는 피라미드 일부의 또는 유사한 형상, 또는 상단 아래에서 원뿔 또는 피라미드를 가로지르는 제1 평면과 베이스에서 또는 그 위의 제2 평면 사이에서 원뿔 또는 피라미드의 일부의 또는 유사한 형상을 포함한다.
상부 전극(205-b)은 자기 선택 메모리 컴포넌트(220-b)를 통해 하부 전극(210-b)과 전자 통신할 수 있다. 일부 경우에, 상부 전극(205-b)의 길이(420)는 워드 라인 방향에서 하부 전극(210-b)의 길이(425)보다 작을 수 있다. 대안적으로, 상부 전극(205-b)의 길이(435)는 디지트 라인 방향에서 하부 전극(210-b)의 길이(445)보다 작을 수 있다. 그러나, 길이(430)는 워드 라인 방향에서 하부 전극(210-b)의 길이(425)와 동일할 수 있다.
자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 상부 전극(205-b) 사이의 접촉 면적(예를 들어, 인터페이스)은 상부 전극(205-b)의 길이(420) 및 길이(435)의 치수에 의해 결정될 수 있다. 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)과 하부 전극(210-b) 사이의 접촉 면적(예를 들어, 인터페이스)은 하부 전극(210-b)의 길이(425) 및 길이(445)의 치수에 의해 결정될 수 있다. 일부 경우에, 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 상부 전극(205-b) 사이의 접촉 면적 및 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)과 하부 전극(210-b) 사이의 접촉 면적은 상부 전극(205-b)과 하부 전극(210-b) 사이의 비대칭 전극 인터페이스를 달성하기 위해 다를 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 상부 전극(205-b) 사이의 접촉 면적은 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)과 하부 전극(210-b) 사이의 접촉 면적보다 작을 수 있다.
자기 선택 메모리 컴포넌트(220-b)는 비대칭 전극 인터페이스로 인해 테이퍼형 프로파일(450)을 모방할 수 있다. 워드 라인의 관점으로부터, 자기 선택 메모리 컴포넌트(220-b)가 테이퍼형 프로파일(450)을 모방할 수 있어서, 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a)과 상부 전극(205-b) 사이의 접촉 면적은 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)과 하부 전극(210-b) 사이의 접촉 면적보다 더 작다. 테이퍼형 프로파일(450)은 자기 선택 메모리 컴포넌트(220-b)의 하부 표면(315-a)으로부터 상부 표면(310-a)까지일 수 있다.
메모리 셀은 자기 선택 메모리 컴포넌트(220-b)의 양단에 전압을 인가하는 것에 의해 판독될 수 있다. 전압은 사전 결정된 극성(예를 들어, 양의 극성)으로 자기 선택 메모리 컴포넌트(220-b)의 양단에 인가될 수 있다. 전압은 자기 선택 메모리 컴포넌트(220-b)의 상부 표면(310-a) 또는 하부 표면(315-a)에 인가될 수 있다. 일부 경우에, 양의 극성 전압은 상부 전극(205-b) 또는 하부 전극(210-b)과 접촉하는 더욱 큰 면적을 갖는 자기 선택 메모리 컴포넌트(220-b)의 표면에 인가될 수 있다. 예를 들어, 양의 극성 전압은 하부 전극(210-b)과 접촉하는 하부 표면(315-a)에 인가될 수 있다.
자기 선택 메모리 컴포넌트(220-b)의 임계 전압 및/또는 자기 선택 메모리 컴포넌트(220-b)를 통한 결과적인 전류는 이온 이동에 의해 영향을 받을 수 있는 자기 선택 메모리 컴포넌트(220-b) 내에서의 이온의 분포로 인하여 자기 선택 메모리 컴포넌트(220-b) 내의 고 저항률 영역 및 저 저항률 영역의 위치에 의존할 수 있다. 영역의 저항률은 자기 선택 메모리 컴포넌트(220-b)의 조성에 기초할 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-b)는 칼코게나이드 재료일 수 있다.
도 5는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스(501)의 단면도(500-a 및 500-b)를 도시한다. 자기 선택 메모리 컴포넌트(220-c)는 워드 라인 방향(예를 들어, 제1 방향) 및 디지트 라인 방향(예를 들어, 제2 방향)으로 상부 전극(205-c) 및 하부 전극(210-c)과의 비대칭 전극 인터페이스를 가질 수 있다. 예를 들어, 하부 전극(210-c)의 길이는 상부 전극(205-c)의 길이보다 작을 수 있고, 이에 의해 자기 선택 메모리 컴포넌트(220-c)와의 하부 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-c)와의 하부 전극 인터페이스보다 작게 된다. 상부 전극(205-c)은 디지트 라인(115-d)에 결합될 수 있고, 하부 전극(210-c)은 워드 라인(110-d)에 결합될 수 있다.
자기 선택 메모리 컴포넌트(220-c)는 상부 표면(310-b)을 포함하고, 하부 표면(315-b)은 상부 표면(310-b) 반대편에 있다. 자기 선택 메모리 컴포넌트(220-c)는 또한 워드 라인 방향으로의 길이(530) 및 디지트 라인 방향으로의 길이(585)를 포함할 수 있다. 길이(530) 및 길이(585)는 상부 표면(310-b) 및 하부 표면(315-b)의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(530)는 워드 라인 방향으로 상부 표면(310-b) 및 하부 표면(315-b)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-c)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(585)는 디지트 라인 방향으로 상부 표면(310-b) 및 하부 표면(315-b)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-c)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 표면(310-b)의 면적과 하부 표면(315-b)의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(530)는 워드 라인 방향으로 상부 표면(310-b) 및 하부 표면(315-b)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-c)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 또는 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부 경우에, 길이(585)는 디지트 라인 방향으로 상부 표면(310-b) 및 하부 표면(315-b)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-c)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 표면(310-b)의 면적과 하부 표면(315-b)의 면적은 또한 동일하지 않을 수 있다.
자기 선택 메모리 컴포넌트(220-c)는 상부 전극(205-c)과 접촉하는 상부 표면(310-b)을 포함한다. 일부 경우에, 상부 전극(205-c)과 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-c)와 상부 전극(205-c) 및 하부 전극(210-c) 사이에 존재할 수 있다. 상부 전극(205-c)은 워드 라인 방향으로의 길이(525) 및 디지트 라인 방향으로의 길이(580)를 포함할 수 있다. 길이(525) 및 길이(580)는 상부 전극(205-c)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(525)는 워드 라인 방향으로 상부 전극(205-c)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-c)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(580)는 디지트 라인 방향으로 상부 전극(205-c)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-c)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 전극(205-c)의 상부 표면의 면적 및 하부 표면의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(525)는 워드 라인 방향으로 상부 전극(205-c)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-c)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부의 경우, 길이(580)는 디지트 라인 방향으로 상부 전극(205-c)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-c)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴 직사각형이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 전극(205-c)의 상부 표면의 면적 및 하부 표면의 면적은 또한 동일하지 않을 수 있다.
일부 경우에, 상부 전극(205-c)의 길이(525)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-c)의 길이(530)와 동일할 수 있다. 다른 예에서, 상부 전극(205-c)의 길이(580)는 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-c)의 길이(585)와 동일할 수 있다. 즉, 상부 전극(205-c)은 자기 선택 메모리 컴포넌트(220-c)와 동일한 크기일 수 있다. 상부 전극(205-c)의 이러한 구성은 상부 전극(205-c)과 자기 선택 메모리 컴포넌트(220-c) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)의 면적과 동일할 수 있다.
워드 라인의 관점으로부터, 유전체 라이너(305-b)는 상부 전극(205-c) 및 자기 선택 메모리 컴포넌트(220-c)의 하나 이상의 표면과 접촉할 수 있다. 예를 들어, 유전체 라이너(305-b)는 상부 전극(205-c)의 측부 표면(505) 및 측부 표면(510)과 접촉할 수 있다. 유전체 라이너(305-b)는 또한 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(515) 및 측부 표면(520)과 접촉할 수 있다. 일부 예에서, 유전체 라이너(305-b)는 측부 표면(505), 측부 표면(510), 측부 표면(515), 측부 표면(520) 또는 이들의 조합과 접촉할 수 있다. 유전체 라이너(305-b)는 자기 선택 메모리 컴포넌트(220-c)의 재료와 호환 가능한 유전체 재료일 수 있다. 예를 들어, 유전체 라이너(305-b)는 전기적으로 중성인 재료일 수 있다.
유전체 라이너(305-b)는 하부 전극(210-c)의 치수와 자기 선택 메모리 컴포넌트(220-c)의 치수 사이에 공간을 생성하도록 메모리 디바이스(501)의 하나 이상의 표면을 따라서 배치될 수 있다. 예를 들어, 길이(535)는 측부 표면(505) 및 측부 표면(510)과 접촉하는 상부 전극(205-c)의 길이(525) 및 유전체 라이너(305-b)를 포함할 수 있다. 일부 경우에, 길이(535)는 상부 전극(205-c)의 길이(525)보다 클 수 있다. 일부 예에서, 길이(535)는 워드 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-c)의 길이(530)보다 클 수 있다.
또한, 길이(508)는 워드 라인 방향에서 유전체 라이너(305-b)의 내부 표면(504 및 506) 사이에서 측정될 수 있다. 유전체 라이너(305-b)의 내부 표면(504 및 506)은 상부 전극(205-c)의 측부 표면(505 및 510)과 접촉할 수 있다. 아울러, 유전체 라이너(305-b)의 내부 표면(504 및 506)은 또한 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(515 및 520)과 접촉할 수 있다. 일부 경우에, 길이(508)는 하부 전극(210-c)의 상부 길이(540) 및 하부 길이(545)보다 클 수 있다.
일부 예에서, 길이(535)는 상부 전극(205-c)의 측부 표면(505) 및 측부 표면(510) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(505) 및 측부 표면(510)과 접촉하는 유전체 라이너(305-b)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-c)의 측부 표면(505) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(515)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(510) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(520)과 접촉하는 유전체 라이너(305-b)의 양과 다를 수 있다. 즉, 상부 전극(205-c)의 측부 표면(505) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(515)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(510) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(520)과 접촉하는 유전체 라이너(305-b)의 양보다 클 수 있다. 대안적으로, 상부 전극(205-c)의 측부 표면(505) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(515)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(510) 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(520)과 접촉하는 유전체 라이너(305-b)의 양보다 작을 수 있다.
디지트 라인의 관점으로부터, 유전체 라이너(305-b)는 상부 전극(205-c)의 측부 표면(560) 및 측부 표면(565)과 접촉할 수 있다. 추가적으로, 유전체 라이너(305-b)는 디지트 라인 방향에서 디지트 라인(115-d)의 측부 표면(550) 및 측부 표면(555)과 접촉할 수 있다. 유전체 라이너(305-b)는 또한 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(570) 및 측부 표면(575)과 접촉할 수 있다. 유전체 라이너(305-b)는 측부 표면(550, 555, 560, 565, 570, 및 575) 또는 이들의 조합과 접촉할 수 있다. 길이(595)는 측부 표면(550, 555, 560, 565, 570 및 575)과 접촉하는 상부 전극(205-c)의 길이(580) 및 유전체 라이너(305-b)를 포함할 수 있다. 일부 경우에, 길이(595)는 상부 전극(205-c)의 길이(580)보다 클 수 있다. 일부 예에서, 길이(595)는 디지트 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-c)의 길이(585)보다 클 수 있다.
길이(595)는 상부 전극(205-c)의 측부 표면(560 및 565), 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(570 및 575), 및 디지트 라인(115-d)의 측부 표면(550 및 555)과 접촉하는 유전체 라이너(305-b)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-c)의 측부 표면(560), 디지트 라인(115-d)의 측부 표면(550), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(570)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(565), 디지트 라인(115-d)의 측부 표면(555), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(575)과 접촉하는 유전체 라이너(305-b)의 양과 다를 수 있다. 즉, 상부 전극(205-c)의 측부 표면(560), 디지트 라인(115-d)의 측부 표면(550), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(570)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(565), 디지트 라인(115-d)의 측부 표면(555), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(575)과 접촉하는 유전체 라이너(305-b)의 양보다 클 수 있다.
대안적으로, 상부 전극(205-c)의 측부 표면(560), 디지트 라인(115-d)의 측부 표면(550), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(570)과 접촉하는 유전체 라이너(305-b)의 양은 상부 전극(205-c)의 측부 표면(565), 디지트 라인(115-d)의 측부 표면(555), 및 자기 선택 메모리 컴포넌트(220-c)의 측부 표면(575)과 접촉하는 유전체 라이너(305-b)의 양보다 작을 수 있다.
자기 선택 메모리 컴포넌트(220-c)는 또한 하부 전극(210-c)과 접촉하는 하부 표면(315-b)을 포함한다. 일부 경우에, 하부 전극(210-c)과 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-c)와 상부 전극(205-c) 및 하부 전극(210-c) 사이에 존재할 수 있다. 하부 전극(210-c)은 워드 라인 방향에서의 하부 길이(545) 및 상부 길이(540), 및 디지트 라인 방향으로의 길이(590)를 포함할 수 있다. 일부 경우에, 하부 길이(545)는 상부 길이(540)보다 클 수 있다. 즉, 하부 전극(210-c)의 단면은 워드 라인 방향에서 사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 일부 경우에, 길이(590)는 디지트 라인 방향으로 하부 전극(210-c)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-c)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다.
일부 경우에, 하부 전극(210-c)의 상부 길이(540) 및 하부 길이(545)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-c)의 길이(530)보다 작을 수 있다. 디지트 라인의 관점으로부터, 하부 전극(210-c)의 길이(590)는 자기 선택 메모리 컴포넌트(220-c)의 길이(585)보다 작을 수 있다. 하부 전극(210-c)의 이러한 구성은 하부 전극(210-c)과 자기 선택 메모리 컴포넌트(220-c) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b)의 면적보다 작을 수 있다.
일부 경우에, 하부 전극(210-c)은 워드 라인 방향, 디지트 라인 방향 또는 둘 다에서 테이퍼형 프로파일을 나타낼 수 있다. 예를 들어, 하부 전극(210-c)은 워드 라인(110-d)과 접촉하는 하부 표면으로부터 자기 선택 메모리 컴포넌트(220-c)와 접촉하는 상부 표면으로 테이퍼질 수 있다. 하부 전극(210-c)의 단면은 사다리꼴일 수 있다. 대안적으로, 하부 전극(210-c)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 역테이퍼 프로파일을 나타낼 수 있다. 즉, 하부 전극(210-c)은 자기 선택 메모리 컴포넌트(220-c)와 접촉하는 상부 표면으로부터 워드 라인(110-d)과 접촉하는 하부 표면으로 테이퍼질 수 있다. 하부 전극(210-c)의 단면은 역사다리꼴일 수 있다.
하부 전극(210-c)은 상이한 기하학적 형상을 형성할 수 있다. 예를 들어, 하부 전극(210-c)은 사다리꼴 프리즘 형상일 수 있고, 하부 전극(210-c)의 단면은 워드 라인 방향에서 사다리꼴을, 디지트 라인 방향에서 직사각형을 포함할 수 있다. 대안적으로, 하부 전극(210-c)은 역사다리꼴 프리즘의 형상을 할 수 있고, 하부 전극(210-c)의 단면은 워드 라인 방향에서의 역사다리꼴 및 디지트 라인 방향에서의 직사각형을 포함할 수 있다. 일부 경우에, 하부 전극(210-c)은 절두체일 수 있다.
상부 전극(205-c)은 자기 선택 메모리 컴포넌트(220-c)를 통해 하부 전극(210-c)과 전자 통신할 수 있다. 일부 경우에, 상부 전극(205-c)의 길이(525)는 워드 라인 방향에서 하부 전극(210-c)의 상부 길이(540) 및 하부 길이(545)보다 클 수 있다. 대안적으로, 상부 전극(205-c)의 길이(580)는 디지트 라인 방향에서 하부 전극(210-c)의 길이(590)보다 클 수 있다. 길이(535)는 워드 라인 방향에서 하부 전극(210-c)의 상부 길이(540) 및 하부 길이(545)보다 클 수 있다. 일부 경우에, 길이(595)는 디지트 라인 방향에서 하부 전극(210-c)의 길이(590)보다 클 수 있다.
자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)과 상부 전극(205-c) 사이의 접촉 면적(예를 들어, 인터페이스)은 상부 전극(205-c)의 길이(525) 및 길이(580)의 치수에 의해 결정될 수 있다. 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b)과 하부 전극(210-c) 사이의 접촉 면적(예를 들어, 인터페이스)은 하부 전극(210-c)의 상부 길이(540) 및 길이(590)의 치수에 의해 결정될 수 있다. 일부 경우에, 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)과 상부 전극(205-c) 사이의 접촉 면적과 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b)과 하부 전극(210-c) 사이의 접촉 면적은 상부 전극(205-c)과 하부 전극(210-c) 사이의 비대칭 전극 인터페이스를 달성하기 위해 다를 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)과 상부 전극(205-c) 사이의 접촉 면적은 워드 라인 및 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b)과 하부 전극(210-c) 사이의 접촉 면적보다 클 수 있다.
자기 선택 메모리 컴포넌트(220-c)는 비대칭 전극 인터페이스로 인해 테이퍼형 프로파일(502)을 모방할 수 있다. 워드 라인 및 디지트 라인의 관점으로부터, 자기 선택 메모리 컴포넌트(220-c)가 테이퍼형 프로파일(502)을 모방하여서, 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)과 상부 전극(205-c) 사이의 접촉 면적은 자기 선택 메모리 컴포넌트(220-c)의 하부 표면(315-b)과 하부 전극(210-c) 사이의 접촉 면적보다 더 크다. 테이퍼형 프로파일(502)은 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b)으로부터 하부 표면(315-b)까지일 수 있다.
메모리 셀은 자기 선택 메모리 컴포넌트(220-c)의 양단에 전압을 인가하는 것에 의해 판독될 수 있다. 전압은 사전 결정된 극성(예를 들어, 양의 극성)으로 자기 선택 메모리 컴포넌트(220-c)의 양단에 인가될 수 있다. 전압은 자기 선택 메모리 컴포넌트(220-c)의 상부 표면(310-b) 또는 하부 표면(315-b)에 인가될 수 있다. 일부 경우에, 양의 극성 전압은 상부 전극(205-c) 또는 하부 전극(210-c)과 접촉하는 더욱 큰 면적을 갖는 자기 선택 메모리 컴포넌트(220-c)의 표면에 인가될 수 있다. 예를 들어, 양의 극성 전압은 상부 전극(205-c)과 접촉하는 상부 표면(310-b)에 인가될 수 있다.
자기 선택 메모리 컴포넌트(220-c)의 임계 전압 및/또는 자기 선택 메모리 컴포넌트(220-c)를 통한 결과적인 전류는 이온 이동에 의해 영향을 받을 수 있는 자기 선택 메모리 컴포넌트(220-c) 내에서의 이온의 분포로 인하여 자기 선택 메모리 컴포넌트(220-c) 내의 고 저항률 영역 및 저 저항률 영역의 위치에 의존할 수 있다. 영역의 저항률은 자기 선택 메모리 컴포넌트(220-c)의 조성에 기초할 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-c)는 칼코게나이드 재료일 수 있다.
도 6은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스(602)의 단면도(600-a 및 600-b)를 도시한다. 자기 선택 메모리 컴포넌트(220-d)는 워드 라인 방향(예를 들어, 제1 방향)에서 상부 전극(205-d) 및 하부 전극(210-d)과의 비대칭 전극 인터페이스를 가질 수 있다. 예를 들어, 하부 전극(210-d)의 길이는 상부 전극(205-d)의 길이보다 작을 수 있고, 이에 의해 자기 선택 메모리 컴포넌트(220-d)와의 하부 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-d)와의 하부 전극 인터페이스보다 작게된다. 상부 전극(205-d)은 디지트 라인(115-e)에 결합될 수 있고, 하부 전극(210-d)은 워드 라인(110-e)에 결합될 수 있다.
자기 선택 메모리 컴포넌트(220-d)는 상부 표면(310-c), 및 상부 표면(310-c) 반대편의 하부 표면(315-c)을 포함한다. 자기 선택 메모리 컴포넌트(220-d)는 또한 워드 라인 방향으로의 길이(630) 및 디지트 라인 방향으로의 길이(655)를 포함할 수 있다. 길이(630) 및 길이(655)는 상부 표면(310-c) 및 하부 표면(315-c)의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(630)는 워드 라인 방향으로 상부 표면(310-c) 및 하부 표면(315-c)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-d)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(655)는 디지트 라인 방향으로 상부 표면(310-c) 및 하부 표면(315-c)을 따라서 측정될 때 동일할 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-d)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 표면(310-c)의 면적과 하부 표면(315-c)의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(630)는 워드 라인 방향으로 상부 표면(310-c) 및 하부 표면(315-c)을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 자기 선택 메모리 컴포넌트(220-d)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 또는 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부 경우에, 길이(655)는 디지트 라인 방향으로 상부 표면(310-c) 및 하부 표면(315-c)을 따라서 측정될 때 동일하지 않다. 즉, 자기 선택 메모리 컴포넌트(220-d)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 표면(310-c)의 면적과 하부 표면(315-c)의 면적은 또한 동일하지 않을 수 있다.
자기 선택 메모리 컴포넌트(220-d)는 상부 전극(205-d)과 접촉하는 상부 표면(310-c)을 포함한다. 일부 경우에, 상부 전극(205-d)과 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-d)와 상부 전극(205-d) 및 하부 전극(210-d) 사이에 존재할 수 있다. 상부 전극(205-d)은 워드 라인 방향으로의 길이(625) 및 디지트 라인 방향으로의 길이(650)를 포함할 수 있다. 길이(625) 및 길이(650)는 상부 전극(205-d)의 상부 표면 및 하부 표면의 치수 및 면적을 결정할 수 있다. 일부 경우에, 길이(625)는 워드 라인 방향으로 상부 전극(205-d)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-d)의 단면은 워드 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 일부 경우에, 길이(650)는 디지트 라인 방향으로 상부 전극(205-d)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 상부 전극(205-d)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다. 상부 전극(205-d)의 상부 표면의 면적 및 하부 표면의 면적은 또한 동일할 수 있다.
일부 경우에, 길이(625)는 워드 라인 방향으로 상부 전극(205-d)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-d)의 단면은 사다리꼴 또는 역사다리꼴이고, 곡선화되거나 경사진 기하학적 프로파일(예를 들어, 테이퍼형 프로파일 또는 계단형 프로파일)을 나타낼 수 있다. 일부 경우에, 길이(650)는 디지트 라인 방향으로 상부 전극(205-d)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일하지 않을 수 있다. 즉, 상부 전극(205-d)의 단면은 디지트 라인 방향에서 사다리꼴 또는 역사다리꼴 직사각형이고, 테이퍼형 프로파일을 나타낼 수 있다. 상부 전극(205-d)의 상부 표면의 면적과 하부 표면의 면적은 또한 동일하지 않을 수 있다.
일부 경우에, 상부 전극(205-d)의 길이(625)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-d)의 길이(630)와 동일할 수 있다. 다른 예에서, 상부 전극(205-d)의 길이(650)는 디지트 라인 방향에서 자기 선택 메모리 컴포넌트(220-d)의 길이(655)와 동일할 수 있다. 즉, 상부 전극(205-d)은 자기 선택 메모리 컴포넌트(220-d)와 동일한 크기일 수 있다. 상부 전극(205-d)의 이러한 구성은 상부 전극(205-d)과 자기 선택 메모리 컴포넌트(220-d) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)의 면적과 동일할 수 있다.
워드 라인의 관점으로부터, 유전체 라이너(305-c)는 상부 전극(205-d) 및 자기 선택 메모리 컴포넌트(220-d)의 하나 이상의 표면과 접촉할 수 있다. 예를 들어, 유전체 라이너(305-c)는 상부 전극(205-d)의 측부 표면(605) 및 측부 표면(610)과 접촉할 수 있다. 유전체 라이너(305-b)는 또한 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(615) 및 측부 표면(620)과 접촉할 수 있다. 일부 예에서, 유전체 라이너(305-c)는 측부 표면(605), 측부 표면(610), 측부 표면(615), 측부 표면(620) 또는 이들의 조합과 접촉할 수 있다. 유전체 라이너(305-c)는 자기 선택 메모리 컴포넌트(220-d)의 재료와 호환 가능한 유전체 재료일 수 있다. 예를 들어, 유전체 라이너(305-c)는 전기적으로 중성인 재료일 수 있다.
유전체 라이너(305-c)는 하부 전극(210-d)의 치수와 자기 선택 메모리 컴포넌트(220-d)의 치수 사이에 공간을 생성하도록 메모리 디바이스(602)의 하나 이상의 표면을 따라서 배치될 수 있다. 예를 들어, 길이(635)는 측부 표면(605) 및 측부 표면(610)과 접촉하는 상부 전극(205-d)의 길이(625) 및 유전체 라이너(305-c)를 포함할 수 있다. 일부 경우에, 길이(635)는 상부 전극(205-d)의 길이(625)보다 클 수 있다. 일부 예에서, 길이(635)는 워드 라인의 관점으로부터 자기 선택 메모리 컴포넌트(220-d)의 길이(630)보다 클 수 있다.
또한, 길이(670)는 워드 라인 방향으로 유전체 라이너(305-c)의 내부 표면(675 및 680) 사이에서 측정될 수 있다. 유전체 라이너(305-c)의 내부 표면(675 및 680)은 상부 전극(205-d)의 측부 표면(605 및 610)과 접촉할 수 있다. 아울러, 유전체 라이너(305-c)의 내부 표면(675 및 680)은 또한 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(615 및 620)과 접촉할 수 있다. 일부 경우에, 길이(670)는 하부 전극(210-d)의 상부 길이(640) 및 하부 길이(645)보다 클 수 있다.
일부 예에서, 길이(635)는 상부 전극(205-d)의 측부 표면(605 및 610) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(605 및 610)과 접촉하는 유전체 라이너(305-c)의 길이에 따라 변할 수 있다. 예를 들어, 상부 전극(205-d)의 측부 표면(605) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(615)과 접촉하는 유전체 라이너(305-c)의 양은 상부 전극(205-d)의 측부 표면(610) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(620)과 접촉하는 유전체 라이너(305-c)의 양과 다를 수 있다. 즉, 상부 전극(205-d)의 측부 표면(605) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(615)과 접촉하는 유전체 라이너(305-c)의 양은 상부 전극(205-d)의 측부 표면(610) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(620)과 접촉하는 유전체 라이너(305-c)의 양보다 클 수 있다. 대안적으로, 상부 전극(205-d)의 측부 표면(605) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(615)과 접촉하는 유전체 라이너(305-c)의 양은 상부 전극(205-d)의 측부 표면(610) 및 자기 선택 메모리 컴포넌트(220-d)의 측부 표면(620)과 접촉하는 유전체 라이너(305-c)의 양보다 작을 수 있다. 디지트 라인의 관점으로부터, 유전체 라이너(305-c)는 메모리 디바이스(602)에 없을 수 있다.
자기 선택 메모리 컴포넌트(220-d)는 또한 하부 전극(210-d)과 접촉하는 하부 표면(315-c)을 포함한다. 일부 경우에, 하부 전극(210-d)과 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c) 사이의 접촉 면적은 전극 인터페이스일 수 있다. 일부 경우에, 비대칭 전극 인터페이스가 자기 선택 메모리 컴포넌트(220-d)와 상부 전극(205-d) 및 하부 전극(210-d) 사이에 존재할 수 있다. 하부 전극(210-d)은 워드 라인 방향에서의 하부 길이(645) 및 상부 길이(640), 및 디지트 라인 방향으로의 길이(660)를 포함할 수 있다. 일부 경우에, 하부 길이(645)는 상부 길이(640)보다 클 수 있다. 즉, 하부 전극(210-d)의 단면은 워드 라인 방향에서 사다리꼴이고, 테이퍼형 프로파일을 나타낼 수 있다. 일부 경우에, 길이(660)는 디지트 라인 방향으로 하부 전극(210-d)의 상부 표면 및 하부 표면을 따라서 측정될 때 동일할 수 있다. 즉, 하부 전극(210-d)의 단면은 디지트 라인 방향에서 직사각형이고, 직선 프로파일을 나타낼 수 있다.
일부 경우에, 하부 전극(210-d)의 상부 길이(640) 및 하부 길이(645)는 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-d)의 길이(630)보다 작을 수 있다. 디지트 라인의 관점으로부터, 하부 전극(210-d)의 길이(660)는 자기 선택 메모리 컴포넌트(220-d)의 길이(655)보다 클 수 있다. 하부 전극(210-d)의 이러한 구성은 하부 전극(210-d)과 자기 선택 메모리 컴포넌트(220-d) 사이의 인터페이스의 크기에 영향을 미친다. 인터페이스의 면적은 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c)의 면적보다 작을 수 있다.
일부 경우에, 하부 전극(210-d)은 워드 라인 방향, 디지트 라인 방향 또는 둘 다에서 테이퍼형 프로파일을 나타낼 수 있다. 예를 들어, 하부 전극(210-d)은 워드 라인(110-e)과 접촉하는 하부 표면으로부터 자기 선택 메모리 컴포넌트(220-d)와 접촉하는 상부 표면으로 테이퍼질 수 있다. 하부 전극(210-d)의 단면은 사다리꼴일 수 있다. 대안적으로, 하부 전극(210-d)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 역테이퍼 프로파일을 나타낼 수 있다. 즉, 하부 전극(210-d)은 자기 선택 메모리 컴포넌트(220-d)와 접촉하는 상부 표면으로부터 워드 라인(110-e)과 접촉하는 하부 표면으로 테이퍼질 수 있다. 하부 전극(210-d)의 단면은 역사다리꼴일 수 있다.
하부 전극(210-d)은 상이한 기하학적 형상을 형성할 수 있다. 예를 들어, 하부 전극(210-d)은 사다리꼴 프리즘의 형상을 할 수 있으며, 하부 전극(210-d)의 단면은 워드 라인 방향에서 사다리꼴 및 디지트 라인 방향에서 직사각형을 포함할 수 있다. 대안적으로, 하부 전극(210-d)은 역사다리꼴 프리즘의 형상을 할 수 있고, 하부 전극(210-d)의 단면은 워드 라인 방향에서의 역사다리꼴 및 디지트 라인 방향에서의 직사각형을 포함할 수 있다. 일부 경우에, 하부 전극(210-d)은 절두체일 수 있다.
상부 전극(205-d)은 자기 선택 메모리 컴포넌트(220-d)를 통해 하부 전극(210-d)과 전자 통신할 수 있다. 일부 경우에, 상부 전극(205-d)의 길이(625)는 워드 라인 방향에서 하부 전극(210-d)의 상부 길이(640) 및 하부 길이(645)보다 클 수 있다. 대안적으로, 상부 전극(205-d)의 길이(650)는 디지트 라인 방향에서 하부 전극(210-d)의 길이(660)보다 작을 수 있다. 길이(635)는 워드 라인 방향에서 하부 전극(210-d)의 상부 길이(640) 및 하부 길이(645)보다 클 수 있다.
자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)과 상부 전극(205-d) 사이의 접촉 면적(예를 들어, 인터페이스)은 상부 전극(205-d)의 길이(625) 및 길이(650)의 치수에 의해 결정될 수 있다. 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c)과 하부 전극(210-d) 사이의 접촉 면적(예를 들어, 인터페이스)은 하부 전극(210-d)의 상부 길이(640) 및 길이(660)의 치수에 의해 결정될 수 있다. 일부 경우에, 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)과 상부 전극(205-d) 사이의 접촉 면적과 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c)과 하부 전극(210-d) 사이의 접촉 면적은 상부 전극(205-d)과 하부 전극(210-d) 사이의 비대칭 전극 인터페이스를 달성하도록 다를 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)과 상부 전극(205-d) 사이의 접촉 면적은 워드 라인 방향에서 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c)과 하부 전극(210-d) 사이의 접촉 면적보다 클 수 있다.
자기 선택 메모리 컴포넌트(220-d)는 비대칭 전극 인터페이스로 인해 테이퍼형 프로파일(665)을 모방할 수 있다. 워드 라인의 관점으로부터, 자기 선택 메모리 컴포넌트(220-d)가 테이퍼 프로파일(665)을 모방할 수 있어서, 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)과 상부 전극(205-d) 사이의 접촉 면적은 자기 선택 메모리 컴포넌트(220-d)의 하부 표면(315-c)과 하부 전극(210-d) 사이의 접촉 면적보다 더 크다. 테이퍼형 프로파일(665)은 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c)으로부터 하부 표면(315-c)까지일 수 있다.
메모리 셀은 자기 선택 메모리 컴포넌트(220-d)의 양단에 전압을 인가하는 것에 의해 판독될 수 있다. 전압은 사전 결정된 극성(예를 들어, 양의 극성)으로 자기 선택 메모리 컴포넌트(220-d)의 양단에 인가될 수 있다. 전압은 자기 선택 메모리 컴포넌트(220-d)의 상부 표면(310-c) 또는 하부 표면(315-c)에 인가될 수 있다. 일부 경우에, 양의 극성 전압은 상부 전극(205-d) 또는 하부 전극(210-d)과 접촉하는 더욱 큰 면적을 갖는 자기 선택 메모리 컴포넌트(220-d)의 표면에 인가될 수 있다. 예를 들어, 양의 극성 전압은 상부 전극(205-d)과 접촉하는 상부 표면(310-c)에 인가될 수 있다.
자기 선택 메모리 컴포넌트(220-d)의 임계 전압 및/또는 자기 선택 메모리 컴포넌트(220-d)를 통한 결과적인 전류는 이온 이동에 의해 영향을 받을 수 있는 자기 선택 메모리 컴포넌트(220-d) 내에서의 이온의 분포로 인해 자기 선택 메모리 컴포넌트(220-d) 내의 고 저항률 영역 및 저 저항률 영역의 위치에 의존할 수 있다. 영역의 저항률은 자기 선택 메모리 컴포넌트(220-d)의 조성에 기초할 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트(220-d)는 칼코게나이드 재료일 수 있다.
도 7은 본 개시내용의 예에 따라 처리 단계(700-a, 700-b 및 700-c)를 포함할 수 있는, 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 자기 선택 메모리 디바이스를 형성하기 위한 예시적인 공정 흐름을 도시한다. 결과적인 메모리 디바이스는 도 1 내지 도 6을 참조하여 설명된 메모리 셀, 및 메모리 디바이스를 포함하는 아키텍처의 예일 수 있다. 일부 경우에, 처리 단계(700-a, 700-b 및 700-c)는 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 일어날 수 있다.
처리 단계(700-a)는 상부 전극(205-e), 하부 전극(210-e) 및 자기 선택 메모리 컴포넌트(220-e)를 포함하는 스택의 형성을 포함한다. 처리 단계(700-a)에 도시된 재료 또는 컴포넌트를 형성하기 위해 다양한 기술이 사용될 수 있다. 이러한 기술은 예를 들어, 다른 박막 성장 기술 중에서도 화학 기상 증착(CVD), 금속 유기 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다.
처리 단계(700-a)에서, 자기 선택 메모리 컴포넌트(220-e)는 하부 전극(210-e) 위에 증착될 수 있다. 이어서, 상부 선택 전극(205-e)은 자기 선택 메모리 컴포넌트(220-e)가 하부 전극(210-e)과 상부 전극(205-e) 사이에 위치되도록 자기 선택 메모리 컴포넌트(220-e) 위에 증착될 수 있다. 이어서, 경질 마스크 재료(hard mask material)(705)가 상부 전극(205-e)의 상부 표면(710) 상에 증착될 수 있다. 자기 선택 메모리 컴포넌트(220-e)는 칼코게나이드 재료를 포함할 수 있다.
일부 예에서, 추가 인터페이스 재료들이 상부 전극(205-e)과 자기 선택 메모리 컴포넌트(220-e) 사이, 및 자기 선택 메모리 컴포넌트(220-e)와 상부 전극(205-e) 사이에 증착될 수 있다. 처리 단계(700-a)에서, 상부 전극(205-e)은 워드 라인 방향(예를 들어, 제1 방향)으로 길이(715)(예를 들어, 제1 길이)까지 에칭될 수 있다. 상부 전극(205-e)을 에칭하는 것에 의해, 상부 전극(205-e)과 자기 선택 메모리 컴포넌트(220-e) 사이의 인터페이스의 크기가 결정될 수 있다. 일부 경우에, 상부 전극(205-e)은 상부 전극(205-e)을 통해 워드 라인 방향으로 부분적으로 에칭될 수 있다. 즉, 에칭은 자기 선택 메모리 컴포넌트(220-e)의 상부 표면 전에 정지될 수 있다.
처리 단계(700-b)에서, 상부 전극(205-e)이 증착되고 에칭된 후에 유전체 라이너(305-d)의 증착이 일어날 수 있다. 유전체 라이너(305-d)는 후속 에칭 단계를 위한 스페이서로서 작용할 수 있다. 일부 예에서, 유전체 라이너(305-d)는 상부 전극(205-e)의 측부 표면(730) 및 측부 표면(720)과 접촉할 수 있다. 일부 경우에, 유전체 라이너는 또한 경질 마스크 재료(705)의 하나 이상의 측부 표면 및 자기 선택 메모리 컴포넌트(220-e)의 상부 표면과 접촉할 수 있다. 길이(725)(예를 들어, 제1 방향에서의 제2 길이)는 상부 전극(205-e)의 측부 표면(730 및 720) 및 길이(715)와 접촉하는 유전체 라이너(305-d)를 포함할 수 있다. 일부 경우에, 길이(725)는 상부 전극(205-e)의 길이(715)(예를 들어, 제1 길이)보다 클 수 있다.
유전체 라이너(305-d)는 현장내 또는 현장외 기술을 사용하여 증착될 수 있다. 예를 들어, 처리 단계(700-a, 700-b 및 700-c)는 하나의 공정 챔버(예를 들어, 제1 챔버)에서 일어날 수 있다. 대안적으로, 처리 단계(700-a, 700-b 및 700-c)는 2개 이상의 공정 챔버(예를 들어, 제1, 제2 챔버 등)에서 일어날 수 있다. 유전체 라이너(305-d)는 현장내 기술을 사용하여 증착될 수 있다. 예를 들어, 상부 전극(205-e)은 먼저 공정 챔버에서 길이(715)까지 에칭될 수 있다(예를 들어, 처리 단계(700-a)). 상부 전극(205-e)의 에칭 공정은 중단될 수 있고, 이어서, 유전체 라이너(305-d)가 동일한 공정 챔버 내에 증착될 수 있다(예를 들어, 처리 단계(700-b)). 예를 들어, 유전체 라이너(305-d)는 제1 챔버 내부에 증착될 수 있다. 유전체 라이너(305-d)가 증착된 후에, 에칭 공정은 동일한 공정 챔버에서 재개될 수 있다.
대안적으로, 유전체 라이너(305-d)는 현장외 기술을 사용하여 증착될 수 있다. 예를 들어, 상부 전극(205-e)은 먼저 제1 공정 챔버에서 워드 라인 방향으로 길이(715)까지 에칭될 수 있다(예를 들어, 처리 단계(700-a)). 예를 들어, 상부 전극(205-e), 하부 전극(210-e) 및 자기 선택 메모리 컴포넌트(220-e)를 포함하는 스택은 제1 공정 챔버 내부에서 라인을 형성하도록 에칭될 수 있다. 상부 전극(205-e)의 에칭 공정은 중단될 수 있고, 스택(에칭된 상부 전극(205-e)을 포함하는)은 제2 공정 챔버로 이송될 수 있다. 제2 공정 챔버는 제1 공정 챔버와 다를 수 있다. 이어서, 유전체 라이너(305-d)는 제2 공정 챔버에서 증착될 수 있다(예를 들어, 처리 단계(700-b)). 유전체 라이너(305-d)가 증착된 후에, 상부 전극(205-e) 상에 증착된 유전체 라이너(305-d)를 포함하는 스택은 에칭 공정을 완료하기 위해 제1 공정 챔버로 다시 이송될 수 있다.
처리 단계(700-c)에서, 상부 전극(205-e), 하부 전극(210-e) 및 자기 선택 메모리 컴포넌트(220-e)를 포함하는 스택은 라인을 형성하도록 유전체 라이너(305-d), 자기 선택 메모리 컴포넌트(220-e), 하부 전극(210-e), 및 워드 라인(110-f)을 통해 에칭될 수 있다. 라인은 상부 전극(205-e), 하부 전극(210-e), 및 자기 선택 메모리 컴포넌트(220-e)를 포함할 수 있다. 처리 단계(700-c)는 또한 경질 마스크 재료(705)의 상부 표면으로부터 유전체 라이너(305-d)의 제거를 포함할 수 있다.
라인을 형성하도록 유전체 라이너(305-d), 자기 선택 메모리 컴포넌트(220-e), 하부 전극(210-e) 및 워드 라인(110-f)를 통한 에칭은 비대칭 전극 인터페이스를 갖는 메모리 디바이스(예를 들어, 도 3 및 도 4를 참조하여 설명된 메모리 디바이스(302, 402))를 야기할 수 있다. 예를 들어, 상부 전극(205-e)과 자기 선택 메모리 컴포넌트(220-e) 사이의 접촉 면적(예를 들어, 인터페이스)은 하부 전극(210-e)과 자기 선택 메모리 컴포넌트(220-e) 사이의 접촉 면적(예를 들어, 인터페이스)보다 작을 수 있다. 즉, 상부 전극(205-e)과 자기 선택 메모리 컴포넌트(220-e) 사이의 인터페이스는 하부 전극(210-e)과 자기 선택 메모리 컴포넌트(220-e) 사이의 인터페이스보다 좁을 수 있다.
일부 예에서, 유전체 라이너(305-d), 자기 선택 메모리 컴포넌트(220-e), 하부 전극(210-e), 및 워드 라인(110-f)을 통한 에칭은 유전체 라이너(305-d), 자기 선택 메모리 컴포넌트(220-e), 하부 전극(210-e), 및 상부 전극(205-e)을 포함하는 라인 또는 필라를 형성할 수 있다. 라인 또는 필라는 상부 전극(205-e)의 길이(715)(예를 들어, 제1 길이)보다 큰 디지트 라인 방향(도시되지 않음)으로의 길이를 가질 수 있다.
처리 단계(700-c)에서 제거된 재료는 예를 들어, 화학적 에칭(또한 "습식 에칭"으로서 지칭됨), 플라즈마 에칭(또한 "건식 에칭"으로서 지칭됨), 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기술을 사용하여 제거될 수 있다. 하나 이상의 에칭 단계가 이용될 수 있다. 당업자는 일부 예에서 단일 노출 및/또는 에칭 단계로 설명된 공정의 단계들이 별도의 에칭 단계로 수행될 수 있고 그 반대도 가능하다는 것을 인식할 것이다.
도 8은 본 개시내용의 예에 따른 단계(800-a, 800-b 및 800-c)를 포함할 수 있는, 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 자기 선택 메모리 디바이스를 형성하기 위한 예시적인 공정 흐름을 도시한다. 결과적인 메모리 디바이스는 도 1 내지 도 6을 참조하여 설명된 메모리 셀, 및 메모리 디바이스를 포함하는 아키텍처의 예일 수 있다. 일부 경우에, 처리 단계(800-a, 800-b 및 800-c)는 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 일어날 수 있다.
처리 단계(800-a)는 상부 전극(205-f), 하부 전극(210-f), 및 자기 선택 메모리 컴포넌트(220-f)를 포함하는 스택의 형성을 포함한다. 처리 단계(800-a)에 도시된 재료 또는 컴포넌트를 형성하기 위해 다양한 기술이 사용될 수 있다. 이러한 것들은 예를 들어, 다른 박막 성장 기술에서도 화학 기상 증착(CVD), 금속 유기 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다.
처리 단계(800-a)에서, 자기 선택 메모리 컴포넌트(220-f)는 하부 전극(210-f) 상에 증착될 수 있다. 이어서, 상부 전극(205-f)은 자기 선택 메모리 컴포넌트(220-f)가 하부 전극(210-f)과 상부 전극(205-f) 사이에 위치되도록 자기 선택 메모리 컴포넌트(220-f) 상에 증착될 수 있다. 이어서, 경질 마스크 재료(705-a)는 상부 전극(205-f)의 상부 표면(810) 상에 증착될 수 있다. 자기 선택 메모리 컴포넌트(220-f)는 칼코게나이드 재료를 포함할 수 있다.
처리 단계(800-a)에서, 상부 전극(205-f)은 워드 라인 방향으로 길이(805)(예를 들어, 제1 길이)까지 에칭될 수 있다. 일부 경우에, 자기 선택 메모리 컴포넌트(220-f)는 워드 라인 방향으로 길이(805)까지 상부 전극(205-f)과 함께 에칭될 수 있다. 일부 경우에, 상부 전극(205-f) 및 자기 선택 메모리 컴포넌트(220-f)는 상부 전극(205-f) 및 자기 선택 메모리 컴포넌트(220-f)를 통해 워드 라인 방향으로 부분적으로 에칭될 수 있다. 즉, 자기 선택 메모리 컴포넌트는 상부 표면(825)으로부터 하부 표면(820)으로 에칭될 수 있다.
처리 단계(800-b)에서, 상부 전극(205-e)이 증착되고 에칭된 후에 유전체 라이너(305-e)의 증착이 일어날 수 있다. 유전체 라이너(305-e)는 후속 에칭 단계를 위한 스페이서로서 작용할 수 있다. 일부 예에서, 유전체 라이너(305-e)는 상부 전극(205-f)의 하나 이상의 측부 표면과 접촉할 수 있다. 일부 경우에, 유전체 라이너는 또한 경질 마스크 재료(705-a)의 하나 이상의 측부 표면, 자기 선택 메모리 컴포넌트(220-f)의 측부 표면, 및 하부 전극(210-f)의 상부 표면과 접촉할 수 있다.
유전체 라이너(305-e)는 현장내 또는 현장외 기술을 사용하여 증착될 수 있다. 예를 들어, 처리 단계(800-a, 800-b 및 800-c)는 하나의 공정 챔버(예를 들어, 제1 챔버)에서 일어날 수 있다. 대안적으로, 처리 단계(800-a, 800-b 및 800-c)는 별도의 공정 챔버(예를 들어, 제1, 제2 챔버 등)에서 일어날 수 있다. 유전체 라이너(305-e)는 현장내 기술을 사용하여 증착될 수 있다. 예를 들어, 상부 전극(205-f) 및 자기 선택 메모리 컴포넌트(220-f)는 먼저 공정 챔버에서 길이(805)까지 에칭될 수 있다(예를 들어, 처리 단계(800-a)). 상부 전극(205-f) 및 자기 선택 메모리 컴포넌트(220-f)의 에칭 공정은 중단될 수 있고, 이어서, 유전체 라이너(305-e)가 동일한 공정 챔버에서 증착될 수 있다(예를 들어, 처리 단계(800-b)). 예를 들어, 유전체 라이너(305-e)는 제1 챔버 내부에서 증착될 수 있다. 유전체 라이너(305-e)가 증착된 후에, 에칭 공정은 동일한 공정 챔버에서 재개될 수 있다.
대안적으로, 유전체 라이너(305-e)는 현장외 기술을 사용하여 증착될 수 있다. 예를 들어, 상부 전극(205-f) 및 자기 선택 메모리 컴포넌트(220-f)는 제1 공정 챔버에서 먼저 길이(805)까지 에칭될 수 있다(예를 들어, 처리 단계(800-a)). 예를 들어, 상부 전극(205-f), 하부 전극(210-f), 및 자기 선택 메모리 컴포넌트(220-f)를 포함하는 스택은 제1 공정 챔버 내부에서 필라를 형성하도록 에칭될 수 있다. 에칭 공정이 중단될 수 있고, 필라는 제2 공정 챔버로 이송될 수 있다. 제2 공정 챔버는 제1 공정 챔버와 다를 수 있다. 이어서, 유전체 라이너(305-e)가 제2 공정 챔버에서 증착될 수 있다(예를 들어, 처리 단계(800-b)). 유전체 라이너(305-e)가 증착된 후에, 유전체 라이너(305-e)를 포함하는 스택은 에칭 공정을 완료하기 위해 제1 공정 챔버로 다시 이송될 수 있다.
처리 단계(800-c)에서, 상부 전극(205-f), 하부 전극(210-f), 및 자기 선택 메모리 컴포넌트(220-f)를 포함하는 스택은 라인 또는 필라를 형성하도록 유전체 라이너(305-e), 하부 전극(210-f) 및 워드 라인(110-g)을 통해 에칭될 수 있다. 라인 또는 필라는 상부 전극(205-f), 하부 전극(210-f) 및 자기 선택 메모리 컴포넌트(220-f)를 포함할 수 있다. 처리 단계(800-c)는 또한 경질 마스크 재료(705-a)의 상부 표면으로부터 유전체 라이너(305-e)의 제거를 포함할 수 있다.
라인 또는 필라를 형성하도록 유전체 라이너(305-e), 하부 전극(210-f), 및 워드 라인(110-g)을 통한 에칭은 비대칭 전극 인터페이스를 갖는 메모리 디바이스(예를 들어, 도 5 및 도 6을 참조하여 각각 설명된 메모리 디바이스(501 및 602))를 야기할 수 있다. 예를 들어, 상부 전극(205-f)과 자기 선택 메모리 컴포넌트(220-f) 사이의 접촉 면적은 하부 전극(210-f)과 자기 선택 메모리 컴포넌트(220-f) 사이의 접촉 면적보다 클 수 있다. 즉, 하부 전극(210-f)과 자기 선택 메모리 컴포넌트(220-f) 사이의 인터페이스는 상부 전극(205-f)과 자기 선택 메모리 컴포넌트(220-f) 사이의 인터페이스보다 좁을 수 있다.
처리 단계(800-c)에 도시된 바와 같이, 라인 또는 필라는 상부 전극(205-f)의 측부 표면(830 및 835), 및 자기 선택 메모리 컴포넌트(220-f)의 측부 표면(840 및 845)과 접촉하는 유전체 라이너를 포함할 수 있다. 길이(850)는 상부 전극(205-f)의 측부 표면(830 및 835) 및 길이(805)와 접촉하는 유전체 라이너(305-e)를 포함할 수 있다. 일부 경우에, 길이(850)는 상부 전극(205-f)의 길이(805)보다 클 수 있다.
처리 단계(800-c)에서, 테이퍼가 하부 전극(210-f)의 하부 표면(860)으로부터 상부 표면(855)으로 형성될 수 있다. 예를 들어, 상부 길이(865)는 하부 전극(210-f)의 하부 길이(870)보다 작을 수 있다. 하부 전극(210-f)의 단면은 사다리꼴일 수 있다. 대안적으로, 하부 전극(210-f)은 워드 라인 방향, 디지트 라인 방향, 또는 둘 다에서 역테이퍼 프로파일을 나타낼 수 있다. 즉, 하부 전극(210-f)은 상부 표면(855)으로부터 하부 표면(860)으로 테이퍼질 수 있다. 하부 전극(210-f)의 단면은 역사다리꼴일 수 있다. 일부 경우에, 하부 전극(210-f)은 등방성 에칭 단계를 적용하는 것에 의해 형성될 수 있다.
처리 단계(800-c)에서 제거된 재료는 예를 들어, 화학적 에칭(또한 "습식 에칭"으로서 지칭됨), 플라즈마 에칭(또한 "건식 에칭"으로서 지칭됨), 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기술을 사용하여 제거될 수 있다. 하나 이상의 에칭 단계가 이용될 수 있다. 당업자는 일부 예에서 단일 노출 및/또는 에칭 단계로 설명된 공정의 단계들이 별도의 에칭 단계로 수행될 수 있고 그 반대도 가능하다는 것을 인식할 것이다.
도 9는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 어레이(100-a)의 예시적인 블록도(900)를 도시한다. 메모리 어레이(100-a)는 전자 메모리 장치로서 지칭될 수 있고, 도 1을 참조하여 설명된 바와 같은 메모리 제어기(140)의 컴포넌트의 예일 수 있다.
메모리 어레이(100-a)는 하나 이상의 메모리 셀(105-b), 메모리 제어기(140-a), 워드 라인(도시되지 않음)을 사용하여 통신된 워드 라인 신호(920), 감지 컴포넌트(125-a), 디지트 라인을 사용하여 통신된 디지트 라인 신호(925), 및 래치(915)를 포함할 수 있다. 이들 컴포넌트는 서로 전자 통신할 수 있고, 본 명세서에 설명된 기능 중 하나 이상을 수행할 수 있다. 일부 경우에, 메모리 제어기(140-a)는 바이어싱 컴포넌트(905) 및 타이밍 컴포넌트(910)를 포함할 수 있다. 메모리 제어기(140-a)는 도 1 및 도 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115) 및 감지 컴포넌트(125)의 예일 수 있는 워드 라인, 디지트 라인, 및 감지 컴포넌트(125-a)와 전자 통신할 수 있다. 일부 경우에, 감지 컴포넌트(125-a) 및 래치(915)는 메모리 제어기(140-a)의 컴포넌트일 수 있다.
메모리 셀(105-b)은 비대칭 전극 인터페이스를 구비한 메모리 셀을 포함할 수 있다. 예를 들어, 자기 선택 메모리 컴포넌트는 도 2 내지 도 8을 참조하여 설명된 자기 선택 메모리 컴포넌트(220)의 예일 수 있다.
일부 예에서, 디지트 라인은 감지 컴포넌트(125-a) 및 메모리 셀(105-b)과 전자 통신한다. 논리 상태는 메모리 셀(105-b)에 기록될 수 있다. 워드 라인은 메모리 제어기(140-a) 및 메모리 셀(105-b)과 전자 통신할 수 있다. 감지 컴포넌트(125-a)는 메모리 제어기(140-a), 디지트 라인, 및 래치(915)와 전자 통신할 수 있다. 이들 컴포넌트는 또한 다른 컴포넌트, 연결, 또는 버스를 통해 위에 열거되지 않은 컴포넌트 외에 메모리 어레이(100-a)의 내부 및 외부의 다른 컴포넌트와 전자 통신할 수 있다.
메모리 제어기(140-a)는 이들 다양한 노드에 전압을 인가하는 것에 의해 워드 라인 신호(920) 또는 디지트 라인 신호(925)를 전송하도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트(905)는 전술한 바와 같이 메모리 셀(105-b)을 판독 또는 기록하도록 메모리 셀(105-b)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이 행 디코더, 열 디코더 또는 둘 다를 포함할 수 있다. 이러한 것은 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105-b)에 액세스하는 것을 가능하게 한다. 바이어싱 컴포넌트(905)는 감지 컴포넌트(125-a)의 동작을 위해 전압을 제공할 수 있다.
일부 경우에, 메모리 제어기(140-a)는 타이밍 컴포넌트(910)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트(910)는 본 명세서에서 논의된 판독 및 기록과 같은 메모리 기능을 수행하도록 스위칭 및 전압 인가를 위한 타이밍을 포함하는 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 컴포넌트(910)는 바이어싱 컴포넌트(905)의 동작을 제어할 수 있다.
메모리 셀(105-b)의 논리 상태를 결정할 때, 감지 컴포넌트(125-a)는 출력을 래치(915)에 저장할 수 있고, 여기에서 래치는 메모리 어레이(100-a)가 일부인 전자 디바이스의 동작에 따라서 사용될 수 있다. 감지 컴포넌트(125-a)는 래치 및 메모리 셀(105-b)과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(140-a), 또는 그 다양한 하위 컴포넌트 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우에, 메모리 제어기(140-a) 및/또는 그 다양한 하위 컴포넌트 중 적어도 일부의 기능은 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션 특정 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트, 또는 본 개시내용에서 기술된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다.
메모리 제어기(140-a) 및/또는 그 다양한 하위 컴포넌트 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(140-a) 및/또는 그 다양한 하위 컴포넌트 중 적어도 일부는 본 개시내용의 다양한 예에 따른 분리 및 별개의 컴포넌트일 수 있다. 다른 예에서, 메모리 제어기(140-a) 및/또는 그 다양한 하위 컴포넌트 중 적어도 일부는 수신기, 송신기, 트랜시버, 본 개시에서 설명된 하나 이상의 다른 하드웨어 컴포넌트, 또는 본 개시내용의 다양한 예에 따른 이들의 조합을 포함하지만 이들로 한정되지 않는 하나 이상의 다른 컴포넌트와 조합될 수 있다.
도 10은 본 개시내용의 다양한 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 디바이스(1005)를 포함하는 시스템(1000)의 예시적인 도면을 도시한다. 디바이스(1005)는 도 1을 참조하여 전술한 바와 같은 메모리 제어기(140)의 컴포넌트의 예이거나 또는 이를 포함할 수 있다. 디바이스(1005)는 메모리 제어기(140-b) 및 메모리 셀(105-c)을 포함하는 메모리 어레이(100-b), 기본 입/출력 시스템(BIOS) 컴포넌트(1015), 프로세서(1010), I/O 제어기(1025), 및 주변 컴포넌트(1020)를 포함하는, 통신을 송신 및 수신하기 위한 컴포넌트를 포함하는 양방향 음성 및 데이터 통신을 위한 컴포넌트를 포함할 수 있다. 이들 컴포넌트는 하나 이상의 버스(예를 들어, 버스(1030))를 통해 전자 통신할 수 있다.
메모리 셀(105-c)은 본 명세서에서 기술된 바와 같이 정보(즉, 논리 상태의 형태를 하는)를 저장할 수 있다. 메모리 셀(105-c)은 예를 들어, 도 2 내지 도 8을 참조하여 설명된 바와 같이 자기 선택 메모리 컴포넌트를 갖는 자기 선택 메모리 셀일 수 있다.
BIOS 컴포넌트(1015)는 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 있는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(1015)는 또한 프로세서와 다양한 다른 컴포넌트, 예를 들어, 주변 장치 컴포넌트, 입력/출력 제어 컴포넌트 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(1015)는 판독 전용 메모리(ROM), 플래시 메모리 또는 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1010)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로 제어기, ASIC, FPGA, 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 컴포넌트, 이산 하드웨어 컴포넌트, 또는 이들의 임의의 조합)을 포함할 수 있다. 일부 경우에, 프로세서(1010)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(1010)에 통합될 수 있다. 프로세서(1010)는 다양한 기능(예를 들어, 자기 선택 메모리에서 프로그래밍 향상을 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(1025)는 디바이스(1005)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1025)는 또한 디바이스(1005)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(1025)는 물리적 연결 또는 포트를 외부 주변 장치에 나타낼 수 있다. 일부 경우에, I/O 제어기(1025)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 공지된 운영 시스템과 같은 운영 시스템을 이용할 수 있다.
주변 장치 컴포넌트(1020)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스에 대한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 장치 컴포넌트 인터커넥터(PCI) 또는 가속 그래픽 포트(AGP) 슬롯과 같은 주변 장치 카드 슬롯을 포함할 수 있다.
입력(1035)은 디바이스(1005) 또는 그 컴포넌트에 입력을 제공하는 디바이스(1005)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 이러한 것은 사용자 인터페이스 또는 다른 디바이스와의, 또는 다른 디바이스 사이의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(1035)은 I/O 제어기(1025)에 의해 관리될 수 있고, 주변 장치 컴포넌트(1020)를 통해 디바이스(1005)와 상호 작용할 수 있다.
출력(1040)은 또한 디바이스(1005) 또는 그 컴포넌트 중 임의의 컴포넌트로부터 출력을 수신하도록 구성된 디바이스(1005)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 출력(1040)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(1040)은 주변 장치 컴포넌트(들)(1020)를 통해 디바이스(1005)와 접속하는 주변 장치 소자일 수 있다. 일부 경우에, 출력(1040)은 I/O 제어기(1025)에 의해 관리될 수 있다.
디바이스(1005)의 컴포넌트는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이러한 것은 다양한 회로 소자, 예를 들어, 도전성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본 명세서에 기술된 기능을 수행하도록 구성된 다른 활성 또는 비활성 소자를 포함할 수 있다. 디바이스(1005)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 디바이스, 퍼스널 전자 디바이스 등일 수 있다. 또는 디바이스(1005)는 이러한 디바이스의 일부 또는 컴포넌트일 수 있다.
도 11은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하는 방법(1100)을 예시하는 흐름도를 도시한다.
블록(1105)에서, 방법은 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하는 단계를 포함할 수 있다.
블록(1110)에서, 방법은 스택 형성에 적어도 부분적으로 기초하여 제1 방향으로의 제1 길이까지 상부 전극을 에칭하는 단계를 포함할 수 있다.
블록(1115)에서, 방법은 상부 전극의 에칭에 적어도 부분적으로 기초하여 상부 전극의 2개의 측부 표면과 접촉하는 유전체 라이너를 증착하는 단계를 포함할 수 있다. 일부 예에서, 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착될 수 있다.
블록(1120)에서, 방법은 하부 전극, 상부 전극, 자기 선택 메모리 컴포넌트, 및 유전체 라이너를 포함하는 필라를 형성하기 위해 스택을 에칭하는 단계를 포함할 수 있으며, 필라는 상부 전극의 제1 길이보다 큰 제1 방향으로의 제2 길이를 갖는다.
일부 경우에, 방법(1100)과 같은 방법을 수행하기 위한 장치가 설명된다. 예를 들어, 장치는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하기 위한 수단을 포함할 수 있다. 장치는 또한 스택 형성에 적어도 부분적으로 기초하여 제1 방향으로의 제1 길이까지 상부 전극을 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 상부 전극의 에칭에 적어도 부분적으로 기초하여 상부 전극의 2개의 측부 표면과 접촉하는 유전체 라이너를 증착하기 위한 수단을 포함할 수 있다. 장치는 또한 하부 전극, 상부 전극, 자기 선택 메모리 컴포넌트 및 유전체 라이너를 포함하는 라인을 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있고, 라인은 상부 전극의 제1 길이보다 큰 제1 방향으로의 제2 길이를 갖는다.
일부 예에서, 장치는 또한 상부 전극의 상부 표면 상에 경질 마스크 재료를 증착하기 위한 수단을 포함할 수 있으며, 여기에서, 경질 마스크 재료의 일부는 라인이 형성될 때 제거될 수 있다. 일부 예에서, 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착될 수 있다. 일부 예에서, 장치는 제1 챔버 내부에 라인을 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있고, 여기에서 유전체 라이너를 증착하는 단계는 제1 챔버 내부에서 일어난다.
일부 예에서, 장치는 제1 챔버 내부에 라인을 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 스택을 제1 챔버로부터 제2 챔버로 이송하기 위한 수단을 포함할 수 있고, 유전체 라이너를 증착하는 단계는 제2 챔버 내부에서 일어난다. 일부 예에서, 장치는 또한 하부 전극, 상부 전극, 자기 선택 메모리 컴포넌트, 및 유전체 라이너를 포함하는 필라를 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있고, 필라는 상부 전극의 제1 길이보다 큰 제2 방향으로의 제2 길이를 더 갖는다.
도 12는 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 메모리 디바이스를 형성하는 방법(1200)을 예시하는 흐름도를 도시한다.
블록(1205)에서, 방법은 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하는 단계를 포함할 수 있다.
블록(1210)에서, 방법은 스택 형성에 적어도 부분적으로 기초하여 상부 전극을 에칭하는 단계를 포함할 수 있다.
블록(1215)에서, 방법은 상부 전극을 에칭하는 것에 적어도 부분적으로 기초하여 자기 선택 메모리 컴포넌트의 상부 표면으로부터 하부 표면까지 에칭하는 단계를 포함할 수 있다.
블록(1220)에서, 방법은 자기 선택 메모리 컴포넌트의 상부 표면으로부터 하부 표면까지의 에칭에 적어도 부분적으로 기초하여 상부 전극의 2개의 측부 표면 및 자기 선택 메모리 컴포넌트의 2개의 측부 표면과 접촉하는 유전체 라이너를 증착하는 단계를 포함할 수 있다. 일부 예에서, 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착될 수 있다.
블록(1225)에서, 방법은 하부 전극, 상부 전극, 자기 선택 메모리 컴포넌트, 및 유전체 라이너를 포함하는 필라를 형성하기 위해 스택을 에칭하는 단계를 포함할 수 있다.
블록(1230)에서, 방법은 하부 전극의 하부 표면으로부터 하부 표면 반대편의 상부 표면으로 테이퍼를 형성하는 단계를 포함할 수 있다.
이전에 설명된 예는 주어진 방향으로 단조적으로(monotonically) 증가하거나 또는 감소할 수 있는 테이퍼형 프로파일에 초점을 맞추고 있지만, 이러한 것이 요구되는 것은 아니다. 예를 들어, 자기 선택 메모리 컴포넌트의 원하는 프로파일/형상은 모래 시계 형상, 배럴 형상, 또는 임의의 다른 형상일 수 있다.
일부 경우에, 자기 선택 메모리 컴포넌트는 배럴형의 테이퍼형 프로파일일 수 있다. 예를 들어, 메모리 셀이 주어진 극성을 사용하여 프로그래밍될 때, 음이온은 자기 선택 메모리 컴포넌트의 하나의 표면(예를 들어, 상부 또는 하부 표면)을 향해 드리프트될 수 있고, 양이온은 자기 선택 메모리 컴포넌트의 반대편 표면(예를 들어, 하부 또는 상부 표면)을 향해 드리프트될 수 있다. 대칭으로 형상화된 메모리 셀과 비교하여, 배럴형의 테이퍼형 프로파일을 포함하거나 모방하는 자기 선택 메모리 컴포넌트, 또는 자기 선택 메모리 컴포넌트의 상부 및 하부 표면의 폭이 자기 선택 메모리 컴포넌트의 중간 부분의 폭보다 좁은 다른 비대칭 프로파일은 예를 들어, 각각의 전극에서 좁은 접촉 면적 및 자기 선택 메모리 컴포넌트의 중간에서 더욱 큰 벌크 이온 저장소를 갖는 것에 의해 각각의 표면에서 양이온 및/또는 음이온의 농도에서의 증가를 유발할 수 있다.
일부 경우에, 방법(1200)과 같은 방법을 수행하기 위한 장치가 설명된다. 예를 들어, 장치는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하기 위한 수단을 포함할 수 있다. 장치는 또한 스택 형성에 적어도 부분적으로 기초하여 상부 전극을 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 상부 전극을 에칭하는 것에 적어도 부분적으로 기초하여 자기 선택 메모리 컴포넌트의 상부 표면으로부터 하부 표면까지 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 자기 선택 메모리 컴포넌트의 상부 표면으로부터 하부 표면까지의 에칭에 적어도 부분적으로 기초하여 상부 전극의 2개의 측부 표면 및 자기 선택 메모리 컴포넌트의 2개의 측부 표면과 접촉하는 유전체 라이너를 증착하기 위한 수단을 포함할 수 있다. 장치는 또한 하부 전극, 상부 전극, 자기 선택 메모리 컴포넌트, 및 유전체 라이너를 포함하는 필라를 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 하부 전극의 하부 표면으로부터 하부 표면 반대편의 상부 표면으로 테이퍼를 형성하기 위한 수단을 포함할 수 있다.
일부 예에서, 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착될 수 있다. 일부 예에서, 장치는 제1 챔버 내부에서 필라를 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있으며, 유전체 라이너를 증착하는 단계는 제1 챔버 내부에서 일어난다.
일부 예에서, 장치는 또한 제1 챔버 내부에서 필라를 형성하기 위해 스택을 에칭하기 위한 수단을 포함할 수 있다. 장치는 또한 스택을 제1 챔버로부터 제2 챔버로 이송하기 위한 수단을 포함할 수 있고, 유전체 라이너를 증착하는 단계는 제2 챔버 내부에서 일어난다.
도 13은 본 개시내용의 예에 따른 비대칭 전극 인터페이스를 구비한 메모리 셀을 지원하는 예시적인 메모리 셀(105-d, 105-e)을 도시한다. 메모리 셀(105-d, 105-e)은 자기 선택 메모리 컴포넌트의 상부 및 하부 표면의 폭이 자기 선택 메모리 컴포넌트의 중간 부분의 폭보다 좁은 비대칭 기하학적 구조의 예를 제공한다. 메모리 셀(105-d, 105-e)은 동작의 극성에 따라, 자기 선택 메모리 컴포넌트의 한쪽 표면에서 음이온 밀집 및 반대편 표면에서 양이온 밀집, 또는 그 반대를 야기할 수 있는 자기 선택 메모리 컴포넌트 프로파일을 갖는다.
메모리 셀(105-d)의 자기 선택 메모리 컴포넌트(220-g)는 자기 선택 메모리 컴포넌트(220-g)의 중간 근처에서 더 넓은 폭(1305) 및 전극(205-g, 205-h)과 결합된 자기 선택 메모리 컴포넌트(220-g)의 표면 근처에서 더 좁은 폭(1310) 및 폭(1315)을 갖는 배럴형의 테이퍼형 프로파일일 수 있다. 일부 경우에, 폭(1310)은 폭(1315)과 유사하다. 일부 경우에, 폭(1310)은 폭(1315)과 다르다. 자기 선택 메모리 컴포넌트(220-g)는 예를 들어, 전극(205-g, 205-h)을 통해 액세스 라인에 결합될 수 있다.
메모리 셀(105-e)의 자기 선택 메모리 컴포넌트(220-h)는 자기 선택 메모리 컴포넌트(220-h)의 상부 표면 근처에서 더 좁은 폭(1340) 및 하부 표면 근처에서 더욱 좁은 폭(1345)을 갖는 제2 부분(1330) 및 부분(1335)에 비해 더욱 넓은 폭(1325)을 갖는 제1 (중간) 부분(1320)을 갖는 계단형 프로파일일 수 있다. 이러한 예에서, 제2 부분(1330)은 제3 부분(1335)의 폭(1345)과는 상이한 폭(1340)을 가질 수 있다. 다른 예에서, 제2 부분(1330)은 제3 부분(1335)의 폭(1345)과 동일한 폭(1340)을 가질 수 있다. 자기 선택 메모리 컴포넌트(220-h)는, 예를 들어, 전극(205-i, 205-j)을 통해 액세스 라인에 결합될 수 있다.
본 명세서에서 사용된 바와 같은 용어 "가상 접지"는 접지와 직접 연결되지 않으면 대략 0 볼트(0 V)의 전압으로 유지되는 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압은 일시적으로 변동하고, 정상 상태(steady state)에서 약 0 V로 복귀할 수 있다. 가상 접지는 연산 증폭기 및 저항기로 이루어진 전압 분배기와 같은 다양한 전자 회로 소자를 사용하여 구현될 수 있다. 다른 구현이 또한 가능하다. "가상 접지된" 또는 "가상으로 접지된"은 대략 0 V에 연결된 것을 의미한다.
"전자 통신" 및 "결합된"이라는 용어는 컴포넌트 사이의 전자 흐름을 지원하는 컴포넌트 사이의 관계를 지칭한다. 이러한 것은 컴포넌트 사이의 직접적인 연결을 포함하거나 또는 중간 컴포넌트를 포함할 수 있다. 전자 통신하거나 또는 서로 결합된 컴포넌트는 전자 또는 신호를 능동적으로 교환하거나(예를 들어, 통전된 회로에서) 또는 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예를 들어, 무전압 회로에서), 회로가 통전될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트는 전자 통신하거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
용어 "분리된"은 전자가 현재 컴포넌트 사이에서 흐를 수 없는 컴포넌트 사이의 관계를 지칭하고; 컴포넌트 사이에 개방 회로가 있으면 컴포넌트는 서로 분리된다. 예를 들어, 스위치에 의해 물리적으로 연결된 2개의 컴포넌트는 스위치가 개방될 때 서로 분리될 수 있다.
본 명세서에서 사용되는 용어 "단락(shorting)"은 당해 2개의 컴포넌트 사이에서 단일의 중간 컴포넌트의 활성화를 통해 컴포넌트 사이에 도전성 경로가 확립된 컴포넌트 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 단락된 제1 컴포넌트는 두 컴포넌트 사이의 스위치가 폐쇄될 때 제2 컴포넌트와 전자를 교환할 수 있다. 그러므로, 단락은 전자 통신하는 컴포넌트(또는 라인) 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(silicon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP)와 같은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜층일 수 있다. 기판, 또는 기판의 하위 영역의 도전성은 인, 붕소 또는 비소를 포함하지만, 이들로 한정되지 않는 다양한 화학종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
칼코게나이드 재료는 황(S), 셀레늄(Se) 및 텔루르(Te) 원소 중 적어도 하나를 포함하는 재료 또는 합금일 수 있다. 본 명세서서 논의된 상 변화 재료는 칼코게나이드 재료일 수 있다. 칼코게나이드 재료 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt를 포함할 수 있지만, 이들로 한정되지 않는다. 본 명세서에서 사용된 바와 같은 하이픈으로 연결된 화학 조성물 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기에서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료의 다른 예는 2가지 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이종 금속 산화물 재료(binary metal oxide material) 또는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 실시형태는 메모리 셀의 메모리 소자와 관련된 특정 가변 저항 재료 또는 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 소자를 형성하는데 사용될 수 있으며, 특히 칼코게나이드 재료, 거대 자기 저항 재료 또는 폴리머계 재료를 포함할 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 도전성 재료, 예를 들어, 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고, 고도로 도핑된, 예를 들어, 퇴행된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수의 캐리어가 전자임)이면, FET는 n-형 FET로서 지칭될 수 있다. 채널이 p-형(즉, 다수의 캐리어는 정공임)이면, FET는 p-형 FET로서 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가하는 것에 의해 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n-형 FET 또는 p-형 FET에 인가하는 것은 도전성이 되는 채널을 야기할 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하며, 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예를 나타내지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것은 아니다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나, 이들 기술은 이러한 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 널리 공지된 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 도면 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨이 도면 부호를 따르는 것에 의해 구별될 수 있다. 명세서에서 제1 도면 부호만 사용되면, 상세한 설명은 제2 도면 부호에 상관없이 동일한 제1 도면 부호를 갖는 유사한 구성 요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 상세한 설명 전반에 걸쳐서 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학장 또는 입자, 또는 이것들의 임의의 조합으로 나타낼 수 있다.
본 명세서의 개시내용과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트, 또는 본 명세서에 기술된 기능을 수행하도록 설계된 이들의 임의의 조합을 이용하여 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스(예를 들어, 디지털 신호 프로세서(DSP 및 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 구성)의 조합으로서 구현될 수 있다.
본 명세서에 기술된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능 매체 상에서 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시내용 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산된 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하는 본 명세서에서 사용되는 바와 같이, 품목의 목록(예를 들어, "적어도 하나 중 하나" 또는 "하나 이상"과 같은 문구가 앞에 붙은 품목의 목록)에서 사용된 바와 같은 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 목록을 나타낸다. 또한, 본 명세서에서 사용된 문구 "기초하는"은 조건의 폐쇄된 세트에 대한 참조로서 해석되지 않아야 할 것이다. 예를 들어, "조건 A에 기초하는"으로서 기술된 예시적인 단계는 본 개시내용의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용된 "기초하는"이라는 문구는 "적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 할 것이다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체, 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한없이, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM, 또는 다른 광 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태를 하는 원하는 프로그램 코드 수단을 운반하거나 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(digital subscriber line: DSL), 또는 적외선, 라디오 및 무선파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 전송되면, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 무선파와 같은 무선 기술은 매체의 정의에 포함된다. 본 명세서에서 사용된 디스크(Disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 디스크가 통상적으로 자기적으로 데이터를 재생하는 디스크 및 블루레이 디스크를 포함하는 반면에, 디스크(disc)는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 개시내용을 만들거나 이용 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 변경은 용이하게 당업자에게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 개시내용의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 그러므로, 본 개시내용은 본 명세서에 설명된 예 및 설계에 제한되지 않고, 본 명세서에서 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 메모리 디바이스로서,
    상부 전극;
    하부 전극; 및
    상기 상부 전극과 접촉하는 상부 표면의 제1 면적 및 상기 상부 표면 반대편의 하부 표면의 제2 면적을 갖는 자기 선택 메모리 컴포넌트를 포함하되, 상기 상부 전극과 접촉하는 제1 면적은 상기 하부 전극과 접촉하는 제2 면적과 상이한 크기이고, 상기 상부 전극은 디지트 라인과 접촉하는 상부 표면의 제3 면적을 포함하며, 상기 상부 표면의 상기 제3 면적은 상기 상부 전극의 제1 측부 표면으로부터 상기 상부 전극의 제2 측부 표면으로 연장되는, 메모리 디바이스.
  2. 제1항에 있어서,
    제1 방향으로 형성되고, 상기 제1 방향을 따라서 상기 자기 선택 메모리 컴포넌트의 2개의 측부 표면과 접촉하는 유전체 라이너(dielectric liner)를 더 포함하는, 메모리 디바이스.
  3. 제1항에 있어서, 유전체 라이너가 제1 방향에서 상기 자기 선택 메모리 컴포넌트의 상기 상부 표면 및 상기 상부 전극의 2개의 측부 표면과 접촉하는, 메모리 디바이스.
  4. 제1항에 있어서, 유전체 라이너가 상기 자기 선택 메모리 컴포넌트의 상기 상부 표면, 상기 상부 전극의 2개의 측부 표면, 및 제2 방향으로 연장되는 상기 디지트 라인의 2개의 측부 표면과 접촉하는, 메모리 디바이스.
  5. 제1항에 있어서, 상기 자기 선택 메모리 컴포넌트의 상기 상부 표면은 상기 자기 선택 메모리 컴포넌트의 상기 하부 표면의 면적과 동일한 면적을 갖는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 상부 전극과 접촉하는 상기 상부 표면의 상기 제1 면적은 상기 하부 전극과 접촉하는 상기 하부 표면의 상기 제2 면적보다 작은, 메모리 디바이스.
  7. 제1항에 있어서, 상기 상부 전극의 길이는 제1 방향에서 상기 자기 선택 메모리 컴포넌트의 길이보다 작은, 메모리 디바이스.
  8. 제1항에 있어서, 상기 상부 전극의 길이는 제1 방향에서 상기 하부 전극의 길이보다 작은, 메모리 디바이스.
  9. 제1항에 있어서, 상기 상부 전극 및 유전체 라이너의 길이는 제1 방향에서 상기 자기 선택 메모리 컴포넌트의 길이와 동일한, 메모리 디바이스.
  10. 제1항에 있어서, 유전체 라이너는 제1 방향에서 상기 자기 선택 메모리 컴포넌트의 2개의 측부 표면 및 상기 상부 전극의 2개의 측부 표면과 접촉하는, 메모리 디바이스.
  11. 제1항에 있어서, 유전체 라이너가 상기 자기 선택 메모리 컴포넌트의 2개의 측부 표면, 상기 상부 전극의 2개의 측부 표면, 및 제2 방향으로 연장되는 상기 디지트 라인의 2개의 측부 표면과 접촉하는, 메모리 디바이스.
  12. 제1항에 있어서, 상기 상부 전극과 접촉하는 상기 상부 표면의 상기 제1 면적은 상기 하부 전극과 접촉하는 상기 하부 표면의 상기 제2 면적보다 큰, 메모리 디바이스.
  13. 제1항에 있어서, 상기 자기 선택 메모리 컴포넌트의 상기 하부 표면의 면적은 상기 하부 전극의 상기 상부 표면의 면적보다 큰, 메모리 디바이스.
  14. 제1항에 있어서, 상기 하부 전극은 하부 표면으로부터 상기 하부 표면 반대편의 상부 표면으로 테이퍼지는, 메모리 디바이스.
  15. 제1항에 있어서, 상기 상부 전극의 2개의 측부 표면과 접촉하는 유전체 라이너의 내부 표면 사이의 길이는 제1 방향에서 상기 하부 전극의 길이보다 크며, 상기 자기 선택 메모리 컴포넌트의 2개의 측부 표면과 접촉하는 유전체 라이너의 내부 표면 사이의 길이는 제1 방향에서 상기 하부 전극의 길이보다 큰, 메모리 디바이스.
  16. 메모리 디바이스를 형성하는 방법으로서,
    하부 전극, 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하는 단계;
    상기 스택을 형성하는 것에 적어도 부분적으로 기초하여 제1 방향으로의 제1 길이까지 상기 상부 전극을 에칭하는 단계;
    상기 상부 전극을 에칭하는 것에 적어도 부분적으로 기초하여 상기 상부 전극의 2개의 측면과 접촉하는 유전체 라이너를 증착하는 단계; 및
    상기 하부 전극, 상기 상부 전극, 상기 자기 선택 메모리 컴포넌트, 및 상기 유전체 라이너를 포함하는 라인을 형성하도록 상기 스택을 에칭하는 단계를 포함하며, 상기 라인은 상기 상부 전극의 상기 제1 길이보다 큰 제1 방향으로의 제2 길이를 갖는, 방법.
  17. 제16항에 있어서,
    상기 상부 전극의 상부 표면 상에 경질 마스크 재료를 증착하는 단계를 더 포함하되, 상기 경질 마스크 재료의 일부는 상기 라인이 형성될 때 제거되는, 방법.
  18. 제16항에 있어서, 상기 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착되는, 방법.
  19. 제16항에 있어서,
    제1 챔버 내부에서 상기 라인을 형성하도록 상기 스택을 에칭하는 단계를 더 포함하되, 상기 유전체 라이너를 증착하는 단계는 상기 제1 챔버 내부에서 일어나는, 방법.
  20. 제16항에 있어서,
    제1 챔버 내부에서 상기 라인을 형성하도록 상기 스택을 에칭하는 단계; 및
    상기 제1 챔버로부터 제2 챔버로 상기 스택을 이송하는 단계를 더 포함하되, 상기 유전체 라이너를 증착하는 단계는 상기 제2 챔버 내부에서 일어나는, 방법.
  21. 제16항에 있어서,
    상기 하부 전극, 상기 상부 전극, 상기 자기 선택 메모리 컴포넌트, 및 상기 유전체 라이너를 포함하는 필라(pillar)를 형성하도록 상기 스택을 에칭하는 단계를 더 포함하되, 상기 필라는 상기 상부 전극의 상기 제1 길이보다 큰 제2 방향으로의 제2 길이를 갖는, 방법.
  22. 메모리 디바이스를 형성하는 방법으로서,
    하부 전극, 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이의 자기 선택 메모리 컴포넌트를 포함하는 스택을 형성하는 단계;
    상기 스택을 형성하는 것에 적어도 부분적으로 기초하여 상기 상부 전극을 에칭하는 단계;
    상기 상부 전극을 에칭하는 것에 적어도 부분적으로 기초하여 상기 자기 선택 메모리 컴포넌트의 상부 표면으로부터 하부 표면까지 에칭하는 단계;
    상기 자기 선택 메모리 컴포넌트의 상기 상부 표면으로부터 상기 하부 표면까지 에칭하는 것에 적어도 부분적으로 기초하여 상기 상부 전극의 2개의 측부 표면 및 상기 자기 선택 메모리 컴포넌트의 2개의 측부 표면과 접촉하는 유전체 라이너를 증착하는 단계;
    상기 하부 전극, 상기 상부 전극, 상기 자기 선택 메모리 컴포넌트, 및 상기 유전체 라이너를 포함하는 필라를 형성하도록 상기 스택을 에칭하는 단계; 및
    상기 하부 전극의 하부 표면으로부터 상기 하부 표면 반대편의 상부 표면으로 테이퍼를 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 상기 유전체 라이너는 현장내 기술 또는 현장외 기술을 사용하여 증착되는, 방법.
  24. 제22항에 있어서,
    제1 챔버 내부에서 상기 필라를 형성하도록 상기 스택을 에칭하는 단계를 더 포함하되, 상기 유전체 라이너를 증착하는 단계는 상기 제1 챔버 내부에서 일어나는, 방법.
  25. 제22항에 있어서,
    제1 챔버 내부에서 상기 필라를 형성하도록 상기 스택을 에칭하는 단계; 및
    상기 제1 챔버로부터 제2 챔버로 상기 스택을 이송하는 단계를 더 포함하되, 상기 유전체 라이너를 증착하는 단계는 상기 제2 챔버 내부에서 일어나는, 방법.
KR1020207025924A 2018-02-09 2019-01-29 비대칭 전극 인터페이스를 구비한 메모리 셀 KR102436908B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/893,108 2018-02-09
US15/893,108 US10541364B2 (en) 2018-02-09 2018-02-09 Memory cells with asymmetrical electrode interfaces
PCT/US2019/015683 WO2019156857A1 (en) 2018-02-09 2019-01-29 Memory cells with asymmetrical electrode interfaces

Publications (2)

Publication Number Publication Date
KR20200108913A KR20200108913A (ko) 2020-09-21
KR102436908B1 true KR102436908B1 (ko) 2022-08-26

Family

ID=67542341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207025924A KR102436908B1 (ko) 2018-02-09 2019-01-29 비대칭 전극 인터페이스를 구비한 메모리 셀

Country Status (6)

Country Link
US (4) US10541364B2 (ko)
EP (1) EP3750187A4 (ko)
JP (2) JP7087091B2 (ko)
KR (1) KR102436908B1 (ko)
CN (1) CN111684595B (ko)
WO (1) WO2019156857A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US11177319B2 (en) * 2019-05-10 2021-11-16 International Business Machines Corporation RRAM device with spacer for electrode isolation
US11296147B2 (en) * 2019-05-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device having spacer
KR20210141024A (ko) 2020-05-15 2021-11-23 삼성전자주식회사 자기 기억 소자
US11711987B2 (en) * 2020-08-31 2023-07-25 Micron Technology, Inc. Memory electrodes and formation thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232214A (ja) 2009-03-25 2010-10-14 Toshiba Corp 不揮発性記憶装置および不揮発性記憶装置の製造方法
US20150372227A1 (en) 2006-08-30 2015-12-24 Micron Technology, Inc. Memory cells
JP2016015477A (ja) 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950027954A (ko) 1994-03-17 1995-10-18 김주용 반도체 소자의 콘택홀 형성방법
WO2004040648A1 (ja) 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US20040099926A1 (en) 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6885590B1 (en) 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
DE102004020575B3 (de) 2004-04-27 2005-08-25 Infineon Technologies Ag Halbleiterspeicherbauelement in Cross-Point-Architektur
US7259038B2 (en) 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US8110863B2 (en) * 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US20070054460A1 (en) 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
US20070010082A1 (en) 2005-07-05 2007-01-11 Cay-Uwe Pinnow Structure and method for manufacturing phase change memories with particular switching characteristics
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US7973384B2 (en) 2005-11-02 2011-07-05 Qimonda Ag Phase change memory cell including multiple phase change material portions
US7723692B2 (en) 2005-11-21 2010-05-25 Fujifilm Corporation Solid state radiation sensor and manufacturing method of the same
US20070238225A1 (en) 2006-04-07 2007-10-11 Guy Wicker Phase change memory with improved temperature stability
US8896045B2 (en) * 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
TWI312189B (en) 2006-07-04 2009-07-11 Macronix Int Co Ltd Memory device and manufacturing method and operating method thereof
US7688618B2 (en) 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
US8084799B2 (en) 2006-07-18 2011-12-27 Qimonda Ag Integrated circuit with memory having a step-like programming characteristic
US7800092B2 (en) 2006-08-15 2010-09-21 Micron Technology, Inc. Phase change memory elements using energy conversion layers, memory arrays and systems including same, and methods of making and using
US20080096344A1 (en) 2006-10-24 2008-04-24 Macronix International Co., Ltd. Method for Manufacturing a Resistor Random Access Memory with a Self-Aligned Air Gap insulator
TWI327381B (en) 2006-10-27 2010-07-11 Macronix Int Co Ltd Apparatus, fabrication method and operating method and for non-volatile multi-bit memory
KR100810617B1 (ko) 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
US7656697B2 (en) 2007-03-29 2010-02-02 Qimonda Ag Integrated circuit having a resistively switching memory and method
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7808028B2 (en) 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
EP2149165A2 (en) 2007-04-20 2010-02-03 Nxp B.V. An electronic device comprising a convertible structure
US7550313B2 (en) 2007-07-21 2009-06-23 International Business Machines Corporation Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity
JP5885285B2 (ja) 2007-11-07 2016-03-15 サイプレス セミコンダクター コーポレーション 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ
JP5159270B2 (ja) 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20090077232A (ko) 2008-01-10 2009-07-15 삼성전자주식회사 상변화층 및 그를 포함하는 상변화 메모리 소자
JP5364280B2 (ja) 2008-03-07 2013-12-11 株式会社東芝 不揮発性記憶装置及びその製造方法
WO2009122347A2 (en) 2008-04-01 2009-10-08 Nxp B.V. Multiple bit phase change memory cell
US7825398B2 (en) * 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
JP4460646B2 (ja) 2008-06-03 2010-05-12 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
JP5288933B2 (ja) 2008-08-08 2013-09-11 株式会社東芝 半導体記憶装置及びその製造方法
US7772583B2 (en) 2008-08-21 2010-08-10 Micron Technology, Inc. Memory devices and methods of forming the same
IT1392578B1 (it) 2008-12-30 2012-03-09 St Microelectronics Rousset Metodo di programmazione multilivello di celle di memoria a cambiamento di fase utilizzante impulsi di reset adattativi
JP5367400B2 (ja) 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法
US8153488B2 (en) 2009-03-24 2012-04-10 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile storage device
US8193522B2 (en) 2009-04-09 2012-06-05 Qualcomm Incorporated Diamond type quad-resistor cells of PRAM
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
KR20110015934A (ko) 2009-08-10 2011-02-17 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
US8847186B2 (en) 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
PT2544679T (pt) 2010-03-12 2019-07-11 Omeros Corp Inibidores de pde-10 e composições e métodos relacionados
JP2011216768A (ja) 2010-04-01 2011-10-27 Elpida Memory Inc 半導体装置およびその製造方法
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
JPWO2012033106A1 (ja) 2010-09-10 2014-01-20 独立行政法人科学技術振興機構 メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
US8502343B1 (en) 2010-11-17 2013-08-06 The University Of Toledo Nanoelectric memristor device with dilute magnetic semiconductors
KR101952879B1 (ko) 2011-02-01 2019-02-28 매크로닉스 인터내셔널 컴퍼니 리미티드 도핑된 상 변화 재료를 형성하기 위한 복합 타겟의 스퍼터링
US8426242B2 (en) 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
CN103262240B (zh) 2011-02-23 2016-08-03 松下知识产权经营株式会社 非易失性存储元件及其制造方法
JP5439419B2 (ja) 2011-03-18 2014-03-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2013016530A (ja) 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
JP5780948B2 (ja) 2011-12-22 2015-09-16 日立建機株式会社 アキシャルピストン式液圧ポンプ
US9496491B2 (en) 2012-05-21 2016-11-15 Micron Technology, Inc. Methods of forming a metal chalcogenide material and related methods of forming a memory cell
US8993374B2 (en) 2012-08-03 2015-03-31 Micron Technology, Inc. Phase change material gradient structures and methods
US8796098B1 (en) 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9343668B2 (en) 2013-03-14 2016-05-17 Crossbar, Inc. Low temperature in-situ doped silicon-based conductor material for memory cell
KR101431656B1 (ko) 2013-04-05 2014-08-21 한국과학기술연구원 저머늄 및 셀레늄을 이용한 칼코지나이드 스위칭 소자 및 그 제조방법
JP2014216553A (ja) 2013-04-26 2014-11-17 株式会社東芝 抵抗変化型記憶装置
GB2515100A (en) 2013-06-14 2014-12-17 Ibm Phase-change memory cells
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
CN104517987B (zh) 2013-09-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体存储控制单元、集成电路及集成电路的制造方法
US9176020B2 (en) 2013-10-01 2015-11-03 Freescale Semiconductor, Inc. Pressure sensor having multiple pressure cells and sensitivity estimation methodology
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
DE102014103303A1 (de) 2014-03-12 2015-10-01 Universität Konstanz Verfahren zum Herstellen von Solarzellen mit simultan rückgeätzten dotierten Bereichen
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
US20160019960A1 (en) 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
KR20160006028A (ko) 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US10786332B2 (en) * 2014-07-17 2020-09-29 Stoma Ventures, LLC Dental valve tailpiece
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9847481B2 (en) * 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10128262B2 (en) 2015-12-26 2018-11-13 Intel Corporation Vertical memory having varying storage cell design through the storage cell stack
US9553265B1 (en) * 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US9607691B1 (en) 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
KR20170099214A (ko) 2016-02-23 2017-08-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US9923139B2 (en) 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
KR102495000B1 (ko) 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10566519B2 (en) * 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
JP2019057660A (ja) * 2017-09-22 2019-04-11 東芝メモリ株式会社 メモリデバイス
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372227A1 (en) 2006-08-30 2015-12-24 Micron Technology, Inc. Memory cells
JP2010232214A (ja) 2009-03-25 2010-10-14 Toshiba Corp 不揮発性記憶装置および不揮発性記憶装置の製造方法
JP2016015477A (ja) 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法

Also Published As

Publication number Publication date
US20200321522A1 (en) 2020-10-08
JP7431887B2 (ja) 2024-02-15
CN111684595A (zh) 2020-09-18
WO2019156857A1 (en) 2019-08-15
KR20200108913A (ko) 2020-09-21
US10672981B2 (en) 2020-06-02
EP3750187A4 (en) 2021-06-09
JP2022120027A (ja) 2022-08-17
US20190252606A1 (en) 2019-08-15
CN111684595B (zh) 2023-08-29
JP7087091B2 (ja) 2022-06-20
US20200119273A1 (en) 2020-04-16
US10541364B2 (en) 2020-01-21
US11133463B2 (en) 2021-09-28
US12082513B2 (en) 2024-09-03
US20220059763A1 (en) 2022-02-24
EP3750187A1 (en) 2020-12-16
JP2021513224A (ja) 2021-05-20

Similar Documents

Publication Publication Date Title
EP3616202B1 (en) Programming enhancement in self-selecting memory
JP7123151B2 (ja) メモリ・デバイスのためのドーパント変調型エッチング
KR102447789B1 (ko) 테이퍼진 메모리 셀 프로파일
KR102436908B1 (ko) 비대칭 전극 인터페이스를 구비한 메모리 셀

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant