JP2021513224A - 非対称電極界面を有するメモリ・セル - Google Patents

Abstract

非対称電極界面を有するメモリ・セルのための方法、システム、およびデバイスが説明されている。非対称電極界面を有するメモリ・セルは、隣接したワード・ラインにおける短絡を緩和することができ、これは、メモリ・セルの記憶された値を正確に読み取るために利用することができる。メモリ・デバイスは、上部電極に接触している上面の面積、および底部電極に接触している底面の面積を有する自己選択メモリ構成部品を含むことができ、上部電極に接触している上面の面積は、底部電極に接触している底面の面積とは異なるサイズである。

Description

［クロスリファレンス］
特許に対する本出願は、２０１８年２月９日に出願の“ＭＥＭＯＲＹ ＣＥＬＬＳ ＷＩＴＨ ＡＳＹＭＭＥＴＲＩＣＡＬ ＥＬＥＣＴＲＯＤＥ ＩＮＴＥＲＦＡＣＥＳ”という名称のＰｉｒｏｖａｎｏ等による米国特許出願番号１５／８９３，１０８の優先権を主張する２０１９年１月２９日に出願の“ＭＥＭＯＲＹ ＣＥＬＬＳ ＷＩＴＨ ＡＳＹＭＭＥＴＲＩＣＡＬ ＥＬＥＣＴＲＯＤＥ ＩＮＴＥＲＦＡＣＥＳ”という名称のＰｉｒｏｖａｎｏ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０１５６８３の優先権を主張し、該出願の各々は、本願の譲受人に与えられる。

以下は、一般に、自己選択メモリ・セルに関し、より詳細には、非対称電極界面を有するメモリ・セルに関する。

メモリ・デバイスは、例えばコンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために幅広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、二値デバイスは、しばしば、論理「１」または論理「０」によって示される２つの状態を有する。他のシステムでは、３つ以上の状態を記憶する場合がある。記憶された情報にアクセスするために、電子デバイスの構成部品は、メモリ・デバイス内の記憶された状態を読み出す、または感知することができる。情報を記憶するために、電子デバイスの構成部品は、メモリ・デバイス内の状態を書き込む、またはプログラミングすることができる。

磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期動的ＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、読出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）、およびその他を含む多数のタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でさえも、長期間、記憶された論理状態を維持することができる。揮発性メモリ・デバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、時間の経過とともに、記憶された状態を失うことがある。メモリ・デバイスを改良することは、他の基準のうち、メモリ・セル密度を増加させること、読出し／書込み速度を増加させること、信頼性を増加させること、データ維持を増加させること、消費電力を少なくすること、または製造コストを少なくすることを含むことができる。

いくつかのタイプのメモリ・デバイスは、セルの両端間での抵抗の変化を使用して、異なる論理状態をプログラミングおよび感知することができる。例えば、自己選択メモリ・セルでは、論理状態は、メモリ・セル内の電荷および／またはイオンおよび／または元素の分布に基づいて記憶することができる。セルをプログラミングするやり方は、セルを構成する様々な材料の分布に影響を与えることがあり、これはセルのイオンの移動に影響を与えることがあり、これはその後、セルの閾値電圧に影響を与えることがある。閾値電圧は、セルの論理状態に関連付けられ、またはこれを示すことがある。したがって、異なる論理状態間の閾値電圧の小さな変化は、セルを読み出すことができる精度に影響を与えることがある。

本開示の例による、非対称電極界面を有するメモリ・セルをサポートする例示的なメモリ・アレイを示す。 本開示の例による、非対称電極界面を有するメモリ・セルがプロファイルする例示的なメモリ・アレイを示す図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスの例示的な断面図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスの例示的な断面図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスの例示的な断面図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスの例示的な断面図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する例示的なプロセス・フローを示す図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する例示的なプロセス・フローを示す図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートする例示的なメモリ・アレイを示す図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・アレイを含むデバイスを示す図である。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する１つまたは複数の方法を示すフローチャートである。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する１つまたは複数の方法を示すフローチャートである。 本開示の例による、非対称電極界面を有するメモリ・セルをサポートする例示的なメモリ・セルを示す図である。

非対称電極界面を有する自己選択メモリ・セルは、メモリ・セル内のイオンの分布に影響を与えることができる。メモリ・セル内のイオンの分布が変化するとき、それは、メモリ・セルの閾値電圧に影響を与えることができ、異なるプログラミングされた状態を記憶するために使用することができる。例えば、特定のプログラミング・パルスを加えることにより、セルの特定の電極で、またはその近くでイオンを混み合わせることができる。非対称電極界面は、セルに対する感知ウィンドウを改善することができ、このことは対称電極界面を有するセルと比較して、より正確な感知をもたらすことができる。自己選択メモリ・セルがプログラミングされると、セル内の元素が分離し、イオンの移動が生じる。イオンは、セルに加えられるプログラミング・パルスの極性によって、特定の電極に向かって移動することができる。

自己選択メモリ・デバイスにおける感知信頼性の増大は、自己選択メモリ・セルのメモリ記憶素子を備えた非対称電極界面を用いて達成することができる。各メモリ・セルは、プログラミングされると、セル内のイオンが１つの電極に向かって移動するように構成することができる。自己選択メモリ構成部品との非対称電極界面により、イオンのより大きな密度は、１つの電極で、またはその近くで増大することがある。これにより、高密度のイオンを有する領域、および低密度のイオンを有する領域をセル内に作り出すことがある。メモリ・セルに加えられるプログラミング・パルスの極性により、イオンのこのような濃度は、論理「１」または論理「０」の状態を示すことがある。

非対称電極界面を有する自己選択メモリ・デバイスは、自己選択メモリ構成部品に接触している底部電極および／または上部電極のサイズを変化させることによって形成することができる。上部電極に接触する自己選択メモリ構成部品の上面の面積は、ワード・ラインおよび／またはデジット・ライン方向の視点から、底部電極に接触する自己選択メモリ構成部品の底面の面積より小さくてもよい。いくつかの例では、誘電体ライナは、非対称電極界面を得るために、ワード・ラインおよびデジット・ライン方向に上部電極の側面に接触していることができる。

別の方法では、上部電極に接触する自己選択メモリ構成部品の上面の面積は、ワード・ラインおよびデジット・ライン方向の視点から、底部電極に接触する自己選択メモリ構成部品の底面の面積より大きくてもよい。いくつかの例では、誘電体ライナは、非対称電極界面を得るために、ワード・ラインおよびデジット・ライン方向に上部電極の側面および自己選択メモリ構成部品と接触していてもよい。いくつかの例では、誘電体ライナは、非対称電極界面を得るために、ワード・ライン方向に上部電極の側面および自己選択メモリ構成部品と接触していてもよい。

非対称電極界面を有する自己選択メモリ・デバイスは、エッチング技法の例を使用して形成することができる。例えば、自己選択メモリ・デバイスは、上部電極を通してワード・ライン方向に部分的にエッチングされてもよい。誘電体ライナをその後、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して上部電極の側面に接触するように蒸着させることができる。誘電体ライナは、自己選択メモリ構成部品の寸法が上部電極の寸法よりも幅広いことを可能にするために、続くエッチング・ステップのためのスペーサとして働くことができる。したがって、上部電極と自己選択メモリ構成部品の間の電極界面の面積は、底部電極と自己選択メモリ構成部品の間の電極界面の面積より小さくてもよい。

別の方法では、非対称電極界面を有する自己選択メモリ・デバイスは、エッチング技法の他の例を使用して形成することができる。例えば、自己選択メモリ・デバイスは、上部電極および自己選択メモリ構成部品を通してワード・ライン方向に部分的にエッチングされてもよい。誘電体ライナをその後、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して上部電極の側面および自己選択メモリ構成部品に接触するように蒸着させることができる。誘電体ライナは、自己選択メモリ構成部品の寸法が底部電極の寸法よりも幅広いことを可能にするために、続くエッチング・ステップのためのスペーサとして働くことができる。したがって、上部電極と自己選択メモリ構成部品の間の電極界面の面積は、底部電極と自己選択メモリ構成部品の間の電極界面の面積より大きくてもよい。

上で紹介した本開示の特徴は、メモリ・アレイの内容で以下にさらに説明される。非対称電極界面を有する自己選択メモリ・セルは、十字アーキテクチャの内容で例示および図示されている。本開示のこれらおよび他の特徴はさらに、非対称電極界面を有するメモリ・セルに関する装置図、システム図、およびフローチャートによって例示され、これに関連して記載されている。

図１は、本開示の様々な例による、非対称電極界面を有するメモリ・セルをサポートする例示的なメモリ・アレイ１００を示す。メモリ・アレイ１００は、電子メモリ装置とも呼ばれ得る。メモリ・アレイ１００は、異なる状態を記憶するようにプログラミング可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、論理「０」および論理「１」で示される、２つの状態を記憶するようにプログラミング可能であり得る。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成されている。

メモリ・セル１０５は、可変および設定可能な閾値電圧または電気抵抗あるいは両方を有し、論理状態を示す、自己選択メモリ構成部品と呼ばれ得る、カルコゲニド材料を含むことができる。いくつかの例では、セルの閾値電圧は、セルをプログラミングするために使用されるパルスの極性によって変化する。例えば、１つの極性でプログラミングされた自己選択メモリ・セルは、ある特定の抵抗特性、したがって１つの閾値電圧を有することができる。また、この自己選択メモリ・セルは、セルの異なる抵抗特性、したがって、異なる閾値電圧をもたらす可能性がある異なる極性でプログラミングすることができる。上で論じたように、自己選択メモリ・セルがプログラミングされると、セル内の素子は分離し、メモリ・セル１０５内で電荷および／またはイオンおよび／または元素の再分布を生じさせることができる。本明細書で使用されるとき、用語「イオン」は、これらの可能性のいずれかに関し得る。所与のセルの極性によって、イオンは、特定の電極に向かって移動することがある。例えば、自己選択メモリ・セルにおいて、イオンは、負の電極に向かって移動することができる。メモリ・セルはその後、どの電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を加えることによって読み出すことができる。いくつかの例では、カチオンは、電極の一方に向かって移動することでき、一方、アニオンは、電極の他方に向かって移動することができる。

いくつかの例では、セル・プログラミングは、異なる論理状態を達成するために、結晶構造または原子構成を利用することができる。例えば、結晶または非結晶原子構成を有する材料は、異なる電気抵抗を有することができる。結晶状態は、低電気抵抗を有することができ、いくつかの場合では、「設定」状態と呼ぶことができる。非結晶状態は、高電気抵抗を有することができ、「再設定」状態と呼ぶことができる。メモリ・セル１０５に加えられた電圧は、したがって、材料が結晶状態にあるか非結晶状態にあるかによって、異なる電流をもたらすことができ、得られた電流の大きさを使用して、メモリ・セル１０５によって記憶された論理状態を判断することができる。

いくつかの場合では、非結晶または再設定状態の材料は、これに関連する閾値電圧を有することができ、すなわち、電流は閾値電圧を超えた後に流れる。したがって、加えられた電圧が閾値電圧より小さい場合、メモリ素子が再設定状態にあると、電流は流れないことがあり、メモリ素子が設定状態にあると、閾値電圧を有さないことがあり（すなわち、ゼロの閾値電圧）、したがって、電流は加えられた電圧に応じて流れることがある。その他の場合では、メモリ・セル１０５は、異なる論理状態（すなわち、論理１または論理０以外の状態）に対応することが可能で、メモリ・セル１０５が３つ以上の異なる論理状態を記憶することを可能にする、中間抵抗をもたらすことがある結晶および非結晶領域の組合せを有することができる。以下で論じるように、メモリ・セル１０５の論理状態は、メモリ素子の溶融を含む加熱によって設定することができる。

メモリ・アレイ１００は、３次元（３Ｄ）メモリ・アレイとすることができ、２次元（２Ｄ）メモリ・アレイは互いの上に形成されている。これにより、２Ｄアレイと比べて、単一の金型または基板上に形成することができるメモリ・セルの数を増加させることができ、その後、製造コストを少なくする、またはメモリ・アレイの性能を向上させる、あるいはその両方を行うことができる。図１に示した例によると、メモリ・アレイ１００は、２つのレベルのメモリ・セル１０５を備え、したがって、３次元メモリ・アレイであると考えることができるが、レベルの数は２つに限らない。各レベルは、メモリ・セル１０５が各レベルにわたって互いにおおよそ整列されて、メモリ・セル・スタック１４５を形成できるように、整列または位置決めすることができる。

メモリ・セル１０５の各列は、アクセス・ライン１１０およびアクセス・ライン１１５に接続されている。アクセス・ライン１１０は、それぞれ、ワード・ライン１１０およびビット・ライン１１５としても知られている場合がある。ビット・ライン１１５は、既知のデジット・ライン１１５としても知られている場合がある。ワード・ラインおよびビット・ライン、またはその類似物への言及は、理解または操作の損失なしで、相互変更可能である。ワード・ライン１１０およびビット・ライン１１５は、アレイを作り出すために、互いにほぼ垂直であってもよい。メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、デジット・ライン１１５などの共通の導電性ラインを共有することができる。すなわち、デジット・ライン１１５は、上側メモリ・セル１０５の底部電極および下側メモリ・セル１０５の上部電極と電子連通することができる。他の構成も可能である場合があり、例えば、メモリ・セル１０５は、メモリ記憶素子を有する非対称電極界面を含んでもよい。

一般的に、１つのメモリ・セル１０５は、ワード・ライン１１０およびデジット・ライン１１５などの２つの導電性ラインの交差点に置くことができる。この交差点は、メモリ・セルのアドレスと呼ぶことができる。ターゲット・メモリ・セル１０５は、付勢されたワード・ライン１１０およびデジット・ライン１１５の交差点にあるメモリ・セル１０５であってもよく、すなわち、ワード・ライン１１０およびデジット・ライン１１５は、その交差点でメモリ・セル１０５の読出しまたは書込みをするために付勢することができる。同じワード・ライン１１０またはデジット・ライン１１５と電子連通（例えば、接続）している他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ぶことができる。

上で論じたように、電極は、メモリ・セル１０５およびワード・ライン１１０またはデジット・ライン１１５に結合させることができる。電極という用語は、電気導体のことを言うことがあり、いくつかの場合では、メモリ・セル１０５への電気的接点として利用することができる。電極としては、メモリ・アレイ１００の素子または構成部品の間に導電性経路を提供する、トレース、ワイヤ、導電性ライン、導電層などが挙げられ得る。

読出しおよび書込みなどの操作は、それぞれのラインに電圧または電流を加えることを含むことができる、ワード・ライン１１０およびデジット・ライン１１５を活性化させるまたは選択することによって、メモリ・セル１０５上で行うことができる。ワード・ライン１１０およびビット・ライン１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金あるいは化合物などの導電性材料でできていてもよい。メモリ・セル１０５を選択する際、例えば、イオンの移動を、セルの論理状態を設定するために活用することができる。

セルを読み出すために、電圧をメモリ・セル１０５の両端間に加えることができ、得られた電流、または電流が流れ始める閾値電圧は、論理「１」または論理「０」の状態を示すことができる。自己選択メモリ構成部品の一端部または他端部でのイオンの混み合いは、抵抗率および／または閾値電圧に影響を与え、論理状態間のセル応答におけるより大きな区別をもたらす可能性がある。

メモリ・セル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて、適当なワード・ライン１１０を活性化させることができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受信し、適当なデジット・ライン１１５を活性化させる。したがって、ワード・ライン１１０およびデジット・ライン１１５を活性化させることによって、メモリ・セル１０５にアクセスすることができる。

アクセスの際、メモリ・セル１０５は、感知構成部品１２５によって読み出す、または感知することができる。例えば、感知構成部品１２５は、メモリ・セル１０５にアクセスすることによって生成される信号に基づいて、メモリ・セル１０５の記憶された論理状態を判断するように構成することができる。信号は電圧または電流を含むことができ、感知構成部品１２５は、電圧感知増幅器、電流感知増幅器、または両方を備えることができる。例えば、電圧は、（対応するワード・ライン１１０およびデジット・ライン１１５を使用して）メモリ・セル１０５に加えることができ、得られた電流の大きさはメモリ・セル１０５の電気抵抗に依存することがある。同様に、電流をメモリ・セル１０５に加えることができ、電流を生成するための電圧の大きさはメモリ・セル１０５の電気抵抗に依存することがある。感知構成部品１２５は、信号を検出および増幅させるために、様々なトランジスタまたは増幅器を備えていてもよく、ラッチングと呼ぶことができる。メモリ・セル１０５の検出された論理状態はその後、出力１３５として出力することができる。いくつかの場合では、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０に接続、または電子連通してもよい。

メモリ・セル１０５は、関連するワード・ライン１１０およびデジット・ライン１１５を同様に活性化させることによってプログラミングまたは書込みをすることができ、すなわち、論理値をメモリ・セル１０５に記憶させることができる。列デコーダ１３０または行デコーダ１２０は、データ、例えば入出力１３５を、メモリ・セル１０５に書き込むことを許容することができる。位相変化メモリまたは自己選択メモリの場合、メモリ・セル１０５は自己選択メモリ構成部品を加熱することによって、例えば、自己選択メモリ構成部品を通して電流を通過させることによって書き込むことができる。メモリ・セル１０５に書き込まれた論理状態、例えば、論理「１」または論理「０」によって、イオンは特定の電極で、またはその近くで混み合っている可能性がある。例えば、メモリ・セル１０５の極性によって、第１の電極で、またはその近くでのイオンの混み合いは、論理「１」の状態を示す第１の閾値電圧をもたらすことがあり、第２の電極で、またはその近くでのイオンの混み合いは、論理「０」の状態を示す第１の閾値電圧とは異なる第２の閾値電圧をもたらすことがある。第１の閾値電圧および第２の閾値電圧は、例えば、所定の極性で行われる読出し動作中に判断することができる。第１および第２の閾値電圧間の差は、図３〜図８を参照して説明するものを含む、非対称電極界面を有するメモリ・セル内でより顕著である可能性がある。

いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５へのアクセスにより、記憶した論理状態を劣化または崩壊させることがあり、メモリ・セル１０５に対する元の論理状態に戻るために、再書込みまたはリフレッシュ動作が行われることがある。ＤＲＡＭでは、例えば、論理記憶コンデンサは、感知動作中に部分的にまたは完全に放電されて、記憶した論理状態を破壊する場合がある。したがって、論理状態は感知動作後に再書込みをする場合がある。加えて、単一のワード・ライン１１０を活性化させることは、行における全てのメモリ・セルの放電をもたらす場合があり、したがって、行における全てのメモリ・セル１０５は再書込みをする必要がある場合がある。しかし、ＰＣＭおよび／または自己選択メモリなどの不揮発性メモリでは、メモリ・セル１０５へのアクセスは、論理状態を崩壊しないことができ、したがって、メモリ・セル１０５はアクセス後の再書込みを必要としないことができる。

ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過とともにその記憶した状態を失うことがある。例えば、充電されたコンデンサは、漏洩電流により時間の経過とともに放電され、記憶した情報の損失をもたらすことがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、比較的高いことがあり、例えば、ＤＲＡＭに対して数十リフレッシュ動作／秒であり、かなりの電力消費をもたらすことがある。メモリ・アレイがより大きくなると、大きな電力消費が、特に電池などの限界のある電源に頼る移動デバイスに対して、メモリ・アレイの展開または動作（例えば、電力供給、熱生成、材料制限など）を抑制する可能性がある。以下に論じるように、不揮発性ＰＣＭおよび／または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対する改良された性能をもたらすことができる有益な特性を有することができる。例えば、ＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読出し／書込み速度を提供することができるが、不揮発性であってもよく、大きなセル密度を可能にする。

メモリ・コントローラ１４０は、様々な構成部品、例えば、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５を通してメモリ・セル１０５の動作（読出し、書込み、再書込み、リフレッシュ、放電など）を制御することができる。いくつかの場合では、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５の１つまたは複数は、メモリ・コントローラ１４０と共に配置することができる。メモリ・コントローラ１４０は、所望のワード・ライン１１０およびデジット・ライン１１５を活性化させるために、行および列アドレス信号を生成することができる。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用される様々な電圧または電流を生成および制御することができる。例えば、１つまたは複数のメモリ・セル１０５にアクセスした後に、ワード・ライン１１０またはデジット・ライン１１５に放電電圧を加えることができる。

一般的に、本明細書で論じた印加電圧または電流の大きさ、形状、または持続時間は、調節または変更することができ、メモリ・アレイ１００を操作する際に論じた様々な動作で異なっていてもよい。さらに、メモリ・アレイ１００内の１つ、多数、または全てのメモリ・セル１０５は同時にアクセスすることができ、例えば、メモリ・アレイ１００の多数または全てのセルは、全てのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されている再設定動作中に同時にアクセスすることができる。

図２は、本開示の様々な例による、不揮発性メモリ・セルの読出しおよび書込み、およびメモリ・セルにおけるプログラミング改良をサポートする例示的なメモリ・アレイ２００を示す。メモリ・アレイ２００は、図１を参照したメモリ・アレイ１００の例であってもよい。

メモリ・アレイ２００は、図１を参照して記載するような、メモリ・セル１０５、ワード・ライン１１０、およびデジット・ライン１１５の例であることがある、メモリ・セル１０５−ａ、メモリ・セル１０５−ｂ、ワード・ライン１１０−ａ、およびデジット・ライン１１５−ａを備えることができる。メモリ・セル１０５−ａは、電極２０５（例えば、上部電極）、電極２１０（例えば、底部電極）、および自己選択メモリ構成部品２２０を備えることができる。メモリ・セル１０５−ａの論理状態は、自己選択メモリ構成部品２２０の少なくとも１つの特徴に基づいていてもよい。メモリ・セル１０５−ｂは、メモリ・セル１０５−ａと同様に、上部電極、底部電極、および自己選択メモリ構成部品を備えることができる。いくつかの場合、３Ｄメモリ・アレイは、多数のメモリ・アレイ２００を互いに積み重ねることによって形成することができる。２つの積み重ねられたアレイは、いくつかの例では、共通の導電性ラインを有することができ、したがって、各レベルがワード・ライン１１０−ａまたはデジット・ライン１１５−ａを共有することができる。メモリ・セル１０５−ａは、ターゲット・メモリ・セル、すなわち、本明細書の他の部分に記載されているような、感知動作のターゲットを示すことができる。

メモリ・アレイ２００のアーキテクチャは、交差点アーキテクチャと呼ぶことができる。それは、ピラー構造と呼ぶこともできる。例えば、図２に示すように、ピラーは、第１の導電性ライン（例えば、ワード・ライン１１０−ａなどのアクセス・ライン）および第２の導電性ライン（例えば、デジット・ライン１１５−ａなどのアクセス・ライン）と接触していてもよい。ピラーはメモリ・セル１０５−ａを備えることができ、メモリ・セル１０５−ａは第１の電極（例えば、上部電極２０５）、自己選択メモリ構成部品２２０、および第２の電極（例えば、底部電極２１０）を備えている。メモリ・セル１０５−ａは、（図３〜図８を参照して記載したものを含む）非対称電極界面を有してもよい。非対称電極界面は、メモリ・セル１０５−ａの極性によって、上部電極２０５または底部電極２１０でのイオンの混み合いを生じさせることがある。上部電極２０５または底部電極２１０でのイオンの混み合いにより、上に記載するように、メモリ・セル１０５−ａのより正確な感知が可能になる。加えて、非対称電極界面は、隣接したワード・ライン間の短絡を緩和することができる。

図２に示す交差点またはピラー・アーキテクチャは、他のメモリ・アーキテクチャと比較して、より低い製造コストで比較的高密度のデータ記憶を提供することができる。例えば、交差点アーキテクチャは、他のアーキテクチャと比較して、小さくした領域、したがって、大きなメモリ・セル密度を有するメモリ・セルを有することができる。例えば、アーキテクチャは４Ｆ^２メモリ・セル領域を有することができ、Ｆは、３端子選択のものなどの、６Ｆ^２メモリ・セル領域を有する他のアーキテクチャと比較して、最も小さな特徴サイズである。例えば、ＤＲＡＭは、各メモリ・セルに対する選択構成部品として３端末デバイスであるトランジスタを使用することができ、ピラー・アーキテクチャと比較して、より大きなメモリ・セル領域を有することができる。

いくつかの例では、正の電圧源を使用して、メモリ・アレイ２００を操作することができ、中間電圧の大きさは正の電圧源の大きさと仮想接地の間である。いくつかの例では、ビット・ライン・アクセス電圧およびワード・ライン・アクセス電圧は両方とも、メモリ・セル１０５−ａのアクセス動作前に、中間電圧で維持される。そして、アクセス動作中、ビット・ライン・アクセス電圧は（例えば、正の供給レールに対して）大きくなることができ、一方、ワード・ライン・アクセス電圧は（例えば、仮想接地に対して）同時に小さくなることができ、メモリ・セル１０５−ａの両端間に正味電圧を生成する。セル１０５−ａの両端間に電圧を加えた結果、電流がセル１０５−ａを通して流れ始める閾値電圧は、上部電極２０５または底部電極２１０に向かうイオンの移動の関数であり得、これにより、自己選択メモリ構成部品２２０、ならびに自己選択メモリ構成部品２２０と上部電極２０５および底部電極２１０との間の非対称電極界面の形状で変化し得る。

自己選択メモリ構成部品２２０は、いくつかの例では、第１の導電性ラインと第２の導電性ラインの間、例えば、ワード・ライン１１０−ａとデジット・ライン１１５−ａの間で直列に接続することができる。例えば、図２に示すように、自己選択メモリ構成部品２２０は、上部電極２０５と底部電極２１０の間に配置することができ、したがって、自己選択メモリ構成部品２２０は、デジット・ライン１１５−ａとワード・ライン１１０−ａの間で直列に配置することができる。他の構成も可能である。上に記載したように、自己選択メモリ構成部品２２０は、閾値電圧が満たされたまたはこれを超えた場合に、電流が自己選択メモリ構成部品２２０を通して流れるように、閾値電圧を有することができる。閾値電圧は、メモリ・セル１０５−ａ、ならびに自己選択メモリ構成部品２２０と上部電極２０５および底部電極２１０との間の非対称電極界面のプログラミングに依存することがある。

自己選択メモリ構成部品２２０は、ワード・ライン１１０−ａとデジット・ライン１１５−ａの間に直列構成で配置することができる。自己選択メモリ構成部品２２０は、セレニウムを含むカルコゲニド・ガラスを含むことができる。いくつかの例では、自己選択メモリ構成部品２２０は、セレニウム、ヒ素（Ａｓ）、テルル（Ｔｅ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはアンチモン（Ｓｂ）の少なくとも１つの組成物を含んでいる。電圧が自己選択メモリ構成部品２２０の両端間に加えられると（または、上部電極２０５と底部電極２１０の間に電圧差があると、イオンは一方または他方の電極に向かって移動することができる。自己選択メモリ構成部品２２０は、セレクタ・デバイスとして働くこともできる。このタイプのメモリ・アーキテクチャは、自己選択メモリと呼ぶことができる。

図３は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイス３０２の例示的な断面図３００−ａおよび３００−ｂを示す。自己選択メモリ構成部品２２０−ａは、ワード・ライン方向（例えば、第１の方向）および／またはデジット・ライン方向（例えば、第２の方向）に上部電極２０５−ａおよび底部電極２１０−ａとの非対称電極界面を有することができる。例えば、上部電極２０５−ａの長さは、底部電極２１０−ａの長さより小さくてもよく、それによって自己選択メモリ構成部品２２０−ａとの上部電極界面を、自己選択メモリ構成部品２２０−ａとの底部電極界面よりも小さくさせる。上部電極２０５−ａは、デジット・ライン１１５−ｂに結合させることができ、底部電極２１０−ａは、ワード・ライン１１０−ｂに結合させることができる。

自己選択メモリ構成部品２２０−ａは、上面３１０と、この上面３１０に対向した底面３１５とを備える。自己選択メモリ構成部品２２０−ａは、ワード・ライン方向の長さ３４０と、デジット・ライン方向の長さ３６０とを含むこともできる。長さ３４０および長さ３６０により、上面３１０および底面３１５の寸法および面積を決定することができる。いくつかの場合では、長さ３４０は、ワード・ライン方向に上面３１０および底面３１５に沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ａの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ３６０は、デジット・ライン方向に上面３１０および底面３１５に沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ａの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上面３１０の面積および底面３１５の面積は、等しくすることもできる。

いくつかの場合では、長さ３４０は、ワード・ライン方向に上面３１０および底面３１５に沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ａの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイル）を示すことができる。いくつかの場合では、長さ３６０は、デジット・ライン方向に上面３１０および底面３１５に沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ａの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上面３１０の面積および底面３１５の面積は、等しくないとすることもできる。

自己選択メモリ構成部品２２０−ａは、上部電極２０５−ａに接触している上面３１０を備える。ある場合には、上部電極２０５−ａと自己選択メモリ構成部品２２０−ａの上面３１０との間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ａと上部電極２０５−ａおよび底部電極２１０−ａとの間に存在してもよい。上部電極２０５−ａは、ワード・ライン方向の長さ３３５と、デジット・ライン方向の長さ３５５とを含むことができる。長さ３３５および長さ３５５は、上部電極２０５−ａの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ３３５は、ワード・ライン方向に上部電極２０５−ａの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ａの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ３５５は、デジット・ライン方向に上部電極２０５−ａの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ａの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上部電極２０５−ａの上面の面積および底面の面積を、等しくすることもできる。

いくつかの場合では、長さ３３５は、ワード・ライン方向に上部電極２０５−ａの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ａの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ３５５は、デジット・ライン方向に上部電極２０５−ａの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ａの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上部電極２０５−ａの上面の面積および底面の面積は、等しくないとすることもできる。

いくつかの場合では、上部電極２０５−ａの長さ３３５は、ワード・ライン方向の自己選択メモリ構成部品２２０−ａの長さ３４０より小さくてもよい。他の例では、上部電極２０５−ａの長さ３５５は、デジット・ライン方向の自己選択メモリ構成部品２２０−ａの長さ３６０より小さくてもよい。すなわち、上部電極２０５−ａは、自己選択メモリ構成部品２２０−ａより小さくてもよい。上部電極２０５−ａのそのような構成は、上部電極２０５−ａと自己選択メモリ構成部品２２０−ａの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ａの上面３１０の面積より小さくてもよい。

ワード・ラインの視点から、誘電体ライナ３０５は、上部電極２０５−ａおよび自己選択メモリ構成部品２２０−ａの１つまたは複数の面と接触していてもよい。例えば、誘電体ライナ３０５は、上部電極２０５−ａの側面３２０および側面３２５と接触していてもよい。誘電体ライナ３０５は、自己選択メモリ構成部品２２０−ａの上面３１０に接触していることもできる。例えば、誘電体ライナ３０５は、上部電極２０５−ａに接触していない上面３１０の一部と接触していることができる。いくつかの例では、誘電体ライナ３０５は、側面３２０、側面３２５、上面３１０、またはそれらの組合せと接触していてもよい。誘電体ライナ３０５は、自己選択メモリ構成部品２２０−ａの材料に適合する誘電性材料とすることができる。例えば、誘電体ライナ３０５は、電気的に中性な材料とすることができる。

誘電体ライナ３０５は、上部電極２０５−ａの寸法と自己選択メモリ構成部品２２０−ａの寸法の間に空間を作り出すために、メモリ・デバイス３０２の１つまたは複数の面に沿って配設することができる。例えば、長さ３３０は、上部電極２０５−ａの長さ３３５より大きく、側面３２０および側面３２５に接触している誘電体ライナ３０５を含んでいてもよい。いくつかの場合では、長さ３３０は、上部電極２０５−ａの長さ３３５より大きくてもよい。いくつかの例では、長さ３３０は、ワード・ラインの視点から自己選択メモリ構成部品２２０−ａの長さ３４０と等しくすることができる。

いくつかの例では、長さ３３０は、自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の長さによって変化することができる。例えば、上部電極２０５−ａの側面３２０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３２５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量とは異なってもよい。すなわち、上部電極２０５−ａの側面３２０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３２５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量より大きくてもよい。別の方法では、上部電極２０５−ａの側面３２０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３２５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量より小さくてもよい。

デジット・ラインの視点から、誘電体ライナ３０５は、上部電極２０５−ａの側面３８０および側面３８５と接触していてもよい。加えて、誘電体ライナ３０５は、デジット・ライン方向にデジット・ライン１１５−ｂの側面３７０および側面３７５と接触していてもよい。誘電体ライナ３０５は、自己選択メモリ構成部品２２０−ａの上面３１０に接触していることもできる。誘電体ライナ３０５は、側面３７０、側面３８０、側面３７５、側面３８５、上面３１０、またはそれらの組合せに接触していることもできる。長さ３５０は、側面３８０および側面３８５に接触している上部電極２０５−ａおよび誘電体ライナ３０５の長さ３５５を含むことができる。いくつかの場合では、長さ３５０は、上部電極２０５−ａの長さ３５５より大きくてもよい。いくつかの例では、長さ３５０は、デジット・ラインの視点から、自己選択メモリ構成部品２２０−ａの長さ３６０と等しくすることができる。

長さ３５０は、自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の長さによって変化することができる。例えば、上部電極２０５−ａの側面３８０、デジット・ライン１１５−ｂの側面３７０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３８５、デジット・ライン１１５−ｂの側面３７５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量とは異なってもよい。すなわち、上部電極２０５−ａの側面３８０、デジット・ライン１１５−ｂの側面３７０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３８５、デジット・ライン１１５−ｂの側面３７５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量より大きくてもよい。別の方法では、上部電極２０５−ａの側面３８０、デジット・ライン１１５−ｂの側面３７０、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量は、上部電極２０５−ａの側面３８５、デジット・ライン１１５−ｂの側面３７５、および自己選択メモリ構成部品２２０−ａの上面３１０に接触している誘電体ライナ３０５の量より小さくてもよい。

自己選択メモリ構成部品２２０−ａは、底部電極２１０−ａに接触している底面３１５も備える。ある場合には、底部電極２１０−ａと自己選択メモリ構成部品２２０−ａの底面３１５との間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ａと上部電極２０５−ａおよび底部電極２１０−ａとの間に存在してもよい。底部電極２１０−ａは、ワード・ライン方向の長さ３４５と、デジット・ライン方向の長さ３６５とを含むことができる。長さ３４５および長さ３６５は、上部電極２０５−ａの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ３４５は、ワード・ライン方向に底部電極２１０−ａの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ａの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ３６５は、デジット・ライン方向に底部電極２１０−ａの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ａの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。

いくつかの場合では、底部電極２１０−ａの長さ３４５は、ワード・ライン方向の自己選択メモリ構成部品２２０−ａの長さ３４０と等しくすることができる。デジット・ラインの視点から、底部電極２１０−ａの長さ３６５は、自己選択メモリ構成部品２２０−ａの長さ３６０より大きくてもよい。底部電極２１０−ａのそのような構成は、底部電極２１０−ａと自己選択メモリ構成部品２２０−ａの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ａの底面３１５の面積と等しくすることができる。

いくつかの場合では、底部電極２１０−ａは、ワード・ライン方向、デジット・ライン方向、または両方にテーパ化プロファイルを示すことができる。例えば、底部電極２１０−ａは、ワード・ライン１１０−ｂに接触している底面から自己選択メモリ構成部品２２０−ａに接触している上面までテーパ化してもよい。底部電極２１０−ａの断面は、台形であってもよい。別の方法では、底部電極２１０−ａは、ワード・ライン方向、デジット・ライン方向、または両方に逆さのテーパ化プロファイルを示すことができる。すなわち、底部電極２１０−ａは、自己選択メモリ構成部品２２０−ａに接触している上面からワード・ライン１１０−ｂに接触している底面までテーパ化してもよい。底部電極２１０−ａの断面は、逆台形とすることができる。

底部電極２１０−ａは、異なる幾何学的形状を形成してもよい。例えば、底部電極２１０−ａは、台形プリズムの形状であってもよく、底部電極２１０−ａの断面は、ワード・ライン方向の台形、およびデジット・ライン方向の長方形を含むことができる。別の方法では、底部電極２１０−ａは、逆台形のプリズムの形状であってもよく、底部電極２１０−ａの断面は、ワード・ライン方向の逆台形、およびデジット・ライン方向の長方形を含むことができる。いくつかの場合では、底部電極２１０−ａは、錐台であってもよい。本明細書で使用されるような錐台は、頂点の下方で円錐または角錐を切り取る第１の平面と基部にあるまたはそれより上にある第２の平面との間に、上部が取り除かれた円錐または角錐の一部の形状またはこれに似た形状、あるいは円錐または角錐の一部の形状またはこれに似た形状を含む。

上部電極２０５−ａは、自己選択メモリ構成部品２２０−ａを通して底部電極２１０−ａと電子連通することができる。いくつかの場合では、上部電極２０５−ａの長さ３３５は、底部電極２１０−ａのワード・ライン方向の長さ３４５より小さくてもよい。別の方法では、上部電極２０５−ａの長さ３５５は、底部電極２１０−ａのデジット・ライン方向の長さ３６５より小さくてもよい。しかしながら、長さ３３０は、底部電極２１０−ａのワード・ライン方向の長さ３４５と等しくすることができる。いくつかの場合では、長さ３５０は、底部電極２１０−ａのデジット・ライン方向の長さ３６５より小さくてもよい。

自己選択メモリ構成部品２２０−ａの上面３１０と上部電極２０５−ａとの間の接触（例えば、界面）の面積は、上部電極２０５−ａの長さ３３５および長さ３５５の寸法によって決定することができる。自己選択メモリ構成部品２２０−ａの底面３１５と底部電極２１０−ａの間の接触（例えば、界面）の面積は、底部電極２１０−ａの長さ３４５および長さ３６５の寸法によって決定することができる。いくつかの場合では、自己選択メモリ構成部品２２０−ａの上面３１０と上部電極２０５−ａの間の接触の面積、および自己選択メモリ構成部品２２０−ａの底面３１５と底部電極２１０−ａの間の接触の面積は、上部電極２０５−ａと底部電極２１０−ａの間の非対称電極界面を得るために異なっていてもよい。例えば、自己選択メモリ構成部品２２０−ａの上面３１０と上部電極２０５−ａの間の接触の面積は、ワード・ラインおよびデジット・ライン方向に、自己選択メモリ構成部品２２０−ａの底面３１５と底部電極２１０−ａの間の接触の面積より小さくてもよい。

自己選択メモリ構成部品２２０−ａは、非対称電極界面によりテーパ化プロファイル３９０によく似ていてもよい。ワード・ラインおよびデジット・ラインの視点から、自己選択メモリ構成部品２２０−ａは、自己選択メモリ構成部品２２０−ａの上面３１０と上部電極２０５−ａの間の接触の面積が自己選択メモリ構成部品２２０−ａの底面３１５と底部電極２１０−ａの間の接触の面積よりも小さいように、テーパ化プロファイル３９０によく似ていてもよい。テーパ化プロファイル３９０は、自己選択メモリ構成部品２２０−ａの底面３１５から上面３１０まであってもよい。

メモリ・セルは、自己選択メモリ構成部品２２０−ａの両端間に電圧を加えることによって読み出すことができる。電圧は、所定の極性（例えば、正の極性）で自己選択メモリ構成部品２２０−ａの両端間に加えることができる。電圧は、自己選択メモリ構成部品２２０−ａの上面３１０または底面３１５に加えることができる。いくつかの場合では、正の極性の電圧は、上部電極２０５−ａまたは底部電極２１０−ａに接触しているより大きい領域で自己選択メモリ構成部品２２０−ａの面に加えることができる。例えば、正の極性の電圧は、底部電極２１０−ａに接触している底面３１５に加えることができる。

自己選択メモリ構成部品２２０−ａの閾値電圧、および／または自己選択メモリ構成部品２２０−ａを通して得られた電流は、イオンの移動によって影響を受け得る自己選択メモリ構成部品２２０−ａ内のイオンの分布による自己選択メモリ構成部品２２０−ａ内の高抵抗領域および低抵抗領域の位置に依存することがある。領域の抵抗率は、自己選択メモリ構成部品２２０−ａの組成に基づくことができる。例えば、自己選択メモリ構成部品２２０−ａは、カルコゲニド材料であり得る。

図４は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイス４０２の断面図４００−ａおよび４００−ｂを示す。自己選択メモリ構成部品２２０−ｂは、ワード・ライン方向（例えば、第１の方向）に上部電極２０５−ｂおよび底部電極２１０−ｂとの非対称電極界面を有することができる。例えば、上部電極２０５−ｂの長さは、底部電極２１０−ｂの長さより小さくてもよく、それによって自己選択メモリ構成部品２２０−ｂとの上部電極界面を、自己選択メモリ構成部品２２０−ｂとの底部電極界面よりも小さくさせる。上部電極２０５−ｂは、デジット・ライン１１５−ｃに結合させることができ、底部電極２１０−ｂは、ワード・ライン１１０−ｃに結合させることができる。

自己選択メモリ構成部品２２０−ｂは、上面３１０−ａと、この上面３１０−ａに対向した底面３１５−ａとを備える。自己選択メモリ構成部品２２０−ｂは、ワード・ライン方向の長さ４１５と、デジット・ライン方向の長さ４４０とを含むこともできる。長さ４１５および長さ４４０により、上面３１０−ａおよび底面３１５−ａの寸法および面積を決定することができる。いくつかの場合では、長さ４１５は、ワード・ライン方向に上面３１０−ａおよび底面３１５−ａに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｂの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ４４０は、デジット・ライン方向に上面３１０−ａおよび底面３１５−ａに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｂの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上面３１０−ａの面積および底面３１５−ａの面積を、等しくすることもできる。

いくつかの場合では、長さ４１５は、ワード・ライン方向に上面３１０−ａおよび底面３１５−ａに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｂの断面は、ワード・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。いくつかの場合では、長さ４４０は、デジット・ライン方向に上面３１０−ａおよび底面３１５−ａに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｂの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上面３１０−ａの面積および底面３１５−ａの面積は、等しくないとすることもできる。

自己選択メモリ構成部品２２０−ｂは、上部電極２０５−ｂに接触している上面３１０−ａを備える。ある場合には、上部電極２０５−ｂと自己選択メモリ構成部品２２０−ｂの上面３１０−ａとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ｂと上部電極２０５−ｂおよび底部電極２１０−ｂとの間に存在してもよい。上部電極２０５−ｂは、ワード・ライン方向の長さ４２０と、デジット・ライン方向の長さ４３５とを含むことができる。長さ４２５および長さ４３５は、上部電極２０５−ｂの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ４２０は、ワード・ライン方向に上部電極２０５−ｂの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｂの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ４３５は、デジット・ライン方向に上部電極２０５−ｂの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｂの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上部電極２０５−ｂの上面の面積および底面の面積を、等しくすることもできる。

いくつかの場合では、長さ４２０は、ワード・ライン方向に上部電極２０５−ｂの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｂの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ４３５は、デジット・ライン方向に上部電極２０５−ｂの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｂの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上部電極２０５−ｂの上面の面積および底面の面積は、等しくないとすることもできる。

いくつかの場合では、上部電極２０５−ｂの長さ４２０は、ワード・ライン方向の自己選択メモリ構成部品２２０−ｂの長さ４１５より小さくてもよい。他の例では、上部電極２０５−ｂの長さ４３５は、デジット・ライン方向の自己選択メモリ構成部品２２０−ｂの長さ４４０と等しくすることができる。上部電極２０５−ｂのそのような構成は、上部電極２０５−ｂと自己選択メモリ構成部品２２０−ｂの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｂの上面３１０−ａの面積より小さくてもよい。

ワード・ラインの視点から、誘電体ライナ３０５−ａは、上部電極２０５−ｂおよび自己選択メモリ構成部品２２０−ｂの１つまたは複数の面と接触していてもよい。例えば、誘電体ライナ３０５−ａは、上部電極２０５−ｂの側面４０５および側面４１０と接触していてもよい。誘電体ライナ３０５−ａは、自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触していることもできる。いくつかの例では、誘電体ライナ３０５−ａは、側面４０５、側面４１０、上面３１０−ａ、またはそれらの組合せと接触していてもよい。誘電体ライナ３０５−ａは、自己選択メモリ構成部品２２０−ｂの材料に適合する誘電性材料とすることができる。例えば、誘電体ライナ３０５−ａは、電気的に中性な材料とすることができる。

誘電体ライナ３０５−ａは、上部電極２０５−ｂの寸法と自己選択メモリ構成部品２２０−ｂの寸法の間に空間を作り出すために、メモリ・デバイス４０２の１つまたは複数の面に沿って配設することができる。例えば、長さ４３０は、上部電極２０５−ｂの長さ４２０、ならびに側面４０５および側面４１０に接触している誘電体ライナ３０５−ａを含むことができる。いくつかの場合では、長さ４３０は、上部電極２０５−ｂの長さ４２０より大きくてもよい。いくつかの例では、長さ４３０は、ワード・ラインの視点から自己選択メモリ構成部品２２０−ｂの長さ４１５と等しくすることができる。

いくつかの例では、長さ４３０は、自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの長さによって変化することができる。例えば、上部電極２０５−ｂの側面４０５および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量は、上部電極２０５−ｂの側面４１０、および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量とは異なってもよい。すなわち、上部電極２０５−ｂの側面４０５、および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量は、上部電極２０５−ｂの側面４１０、および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量より大きくてもよい。別の方法では、上部電極２０５−ｂの側面４０５、および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量は、上部電極２０５−ｂの側面４１０、および自己選択メモリ構成部品２２０−ｂの上面３１０−ａに接触している誘電体ライナ３０５−ａの量より小さくてもよい。デジット・ラインの視点から、誘電体ライナ３０５−ａは、メモリ・デバイス４０２になくてもよい。

自己選択メモリ構成部品２２０−ｂは、底部電極２１０−ｂに接触している底面３１５−ａも備える。ある場合には、底部電極２１０−ｂと自己選択メモリ構成部品２２０−ｂの底面３１５−ａとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ｂと上部電極２０５−ｂおよび底部電極２１０−ｂとの間に存在してもよい。底部電極２１０−ｂは、ワード・ライン方向の長さ４２５と、デジット・ライン方向の長さ４４５とを含むことができる。長さ４２５および長さ４４５は、上部電極２０５−ｂの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ４２５は、ワード・ライン方向に底部電極２１０−ｂの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ｂの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ４４５は、デジット・ライン方向に底部電極２１０−ｂの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ｂの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。

いくつかの場合では、底部電極２１０−ｂの長さ４２５は、ワード・ライン方向の自己選択メモリ構成部品２２０−ｂの長さ４１５と等しくすることができる。デジット・ラインの視点から、底部電極２１０−ｂの長さ４４５は、自己選択メモリ構成部品２２０−ｂの長さ４４０より大きくてもよい。底部電極２１０−ｂのそのような構成は、底部電極２１０−ｂと自己選択メモリ構成部品２２０−ｂの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｂの底面３１５−ａの面積と等しくすることができる。

いくつかの場合では、底部電極２１０−ｂは、ワード・ライン方向、デジット・ライン方向、または両方にテーパ化プロファイルを示すことができる。例えば、底部電極２１０−ｂは、ワード・ライン１１０−ｃに接触している底面から自己選択メモリ構成部品２２０−ｂに接触している上面までテーパ化してもよい。底部電極２１０−ｂの断面は、台形であってもよい。別の方法では、底部電極２１０−ｂは、ワード・ライン方向、デジット・ライン方向、または両方に逆さのテーパ化プロファイルを示すことができる。すなわち、底部電極２１０−ｂは、自己選択メモリ構成部品２２０−ｂに接触している上面からワード・ライン１１０−ｃに接触している底面までテーパ化してもよい。底部電極２１０−ｂの断面は、逆台形とすることができる。

底部電極２１０−ｂは、異なる幾何学的形状を形成してもよい。例えば、底部電極２１０−ｂは、台形プリズムの形状であってもよく、底部電極２１０−ｂの断面は、ワード・ライン方向の台形、およびデジット・ライン方向の長方形を含むことができる。別の方法では、底部電極２１０−ｂは、逆台形のプリズムの形状であってもよく、底部電極２１０−ｂの断面は、ワード・ライン方向の逆台形、およびデジット・ライン方向の長方形を含むことができる。いくつかの場合では、底部電極２１０−ｂは、錐台であってもよい。本明細書で使用されるような錐台は、頂点の下方で円錐または角錐を切り取る第１の平面と基部にあるまたはそれより上にある第２の平面との間に、上部が取り除かれた円錐または角錐の一部の形状またはこれに似た形状、あるいは円錐または角錐の一部の形状またはこれに似た形状を含む。

上部電極２０５−ｂは、自己選択メモリ構成部品２２０−ｂを通して底部電極２１０−ｂと電子連通することができる。いくつかの場合では、上部電極２０５−ｂの長さ４２０は、底部電極２１０−ｂのワード・ライン方向の長さ４２５より小さくてもよい。別の方法では、上部電極２０５−ｂの長さ４３５は、底部電極２１０−ｂのデジット・ライン方向の長さ４４５より小さくてもよい。しかしながら、長さ４３０は、底部電極２１０−ｂのワード・ライン方向の長さ４２５と等しくすることができる。

自己選択メモリ構成部品２２０−ｂの上面３１０−ａと上部電極２０５−ｂの間の接触（例えば、界面）の面積は、上部電極２０５−ｂの長さ４２０および長さ４３５の寸法によって決定することができる。自己選択メモリ構成部品２２０−ｂの底面３１５−ａと底部電極２１０−ｂの間の接触（例えば、界面）の面積は、底部電極２１０−ｂの長さ４２５および長さ４４５の寸法によって決定することができる。いくつかの場合では、自己選択メモリ構成部品２２０−ｂの上面３１０−ａと上部電極２０５−ｂとの間の接触の面積、および自己選択メモリ構成部品２２０−ｂの底面３１５−ａと底部電極２１０−ｂとの間の接触の面積は、上部電極２０５−ｂと底部電極２１０−ｂの間の非対称電極界面を得るために異なっていてもよい。例えば、自己選択メモリ構成部品２２０−ｂの上面３１０−ａと上部電極２０５−ｂの間の接触の面積は、ワード・ライン方向に、自己選択メモリ構成部品２２０−ｂの底面３１５−ａと底部電極２１０−ｂの間の接触の面積より小さくてもよい。

自己選択メモリ構成部品２２０−ｂは、非対称電極界面によりテーパ化プロファイル４５０によく似ていてもよい。ワード・ラインの視点から、自己選択メモリ構成部品２２０−ｂは、自己選択メモリ構成部品２２０−ｂの上面３１０−ａと上部電極２０５−ｂの間の接触の面積が自己選択メモリ構成部品２２０−ｂの底面３１５−ａと底部電極２１０−ｂの間の接触の面積よりも小さいように、テーパ化プロファイル４５０によく似ていてもよい。テーパ化プロファイル４５０は、自己選択メモリ構成部品２２０−ｂの底面３１５−ａから上面３１０−ａまであってもよい。

メモリ・セルは、自己選択メモリ構成部品２２０−ｂの両端間に電圧を加えることによって読み出すことができる。電圧は、所定の極性（例えば、正の極性）で自己選択メモリ構成部品２２０−ｂの両端間に加えることができる。電圧は、自己選択メモリ構成部品２２０−ｂの上面３１０−ａまたは底面３１５−ａに加えることができる。いくつかの場合では、正の極性の電圧は、上部電極２０５−ｂまたは底部電極２１０−ｂに接触しているより大きい領域で自己選択メモリ構成部品２２０−ｂの面に加えることができる。例えば、正の極性の電圧は、底部電極２１０−ｂに接触している底面３１５−ａに加えることができる。

自己選択メモリ構成部品２２０−ｂの閾値電圧、および／または自己選択メモリ構成部品２２０−ｂを通して得られた電流は、イオンの移動によって影響を受け得る自己選択メモリ構成部品２２０−ｂ内のイオンの分布による自己選択メモリ構成部品２２０−ｂ内の高抵抗領域および低抵抗領域の位置に依存することがある。領域の抵抗率は、自己選択メモリ構成部品２２０−ｂの組成に基づくことができる。例えば、自己選択メモリ構成部品２２０−ｂは、カルコゲニド材料であり得る。

図５は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイス５０１の断面図５００−ａおよび５００−ｂを示す。自己選択メモリ構成部品２２０−ｃは、ワード・ライン方向（例えば、第１の方向）およびデジット・ライン方向（例えば、第２の方向）に上部電極２０５−ｃおよび底部電極２１０−ｃとの非対称電極界面を有することができる。例えば、底部電極２１０−ｃの長さは、上部電極２０５−ｃの長さより小さくてもよく、それによって自己選択メモリ構成部品２２０−ｃとの底部電極界面を、自己選択メモリ構成部品２２０−ｃとの底部電極界面よりも小さくさせる。上部電極２０５−ｃは、デジット・ライン１１５−ｄに結合させることができ、底部電極２１０−ｃは、ワード・ライン１１０−ｄに結合させることができる。

自己選択メモリ構成部品２２０−ｃは上面３１０−ｂを備え、底面３１５−ｂが上面３１０−ｂと対向している。自己選択メモリ構成部品２２０−ｃは、ワード・ライン方向の長さ５３０と、デジット・ライン方向の長さ５８５とを含むこともできる。長さ５３０および長さ５８５は、上面３１０−ｂおよび底面３１５−ｂの寸法および面積を決定することができる。いくつかの場合では、長さ５３０は、ワード・ライン方向に上面３１０−ｂおよび底面３１５−ｂに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｃの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ５８５は、デジット・ライン方向に上面３１０−ｂおよび底面３１５−ｂに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｃの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上面３１０−ｂの面積および底面３１５−ｂの面積を、等しくすることもできる。

いくつかの場合では、長さ５３０は、ワード・ライン方向に上面３１０−ｂおよび底面３１５−ｂに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｃの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ５８５は、デジット・ライン方向に上面３１０−ｂおよび底面３１５−ｂに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｃの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上面３１０−ｂの面積および底面３１５−ｂの面積は、等しくないとすることもできる。

自己選択メモリ構成部品２２０−ｃは、上部電極２０５−ｃに接触している上面３１０−ｂを備える。ある場合には、上部電極２０５−ｃと自己選択メモリ構成部品２２０−ｃの上面３１０−ｂとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ｃと上部電極２０５−ｃおよび底部電極２１０−ｃとの間に存在してもよい。上部電極２０５−ｃは、ワード・ライン方向の長さ５２５と、デジット・ライン方向の長さ５８０とを含むことができる。長さ５２５および長さ５８０は、上部電極２０５−ｃの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ５２５は、ワード・ライン方向に上部電極２０５−ｃの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｃの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ５８０は、デジット・ライン方向に上部電極２０５−ｃの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｃの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上部電極２０５−ｃの上面の面積および底面の面積を、等しくすることもできる。

いくつかの場合では、長さ５２５は、ワード・ライン方向に上部電極２０５−ｃの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｃの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ５８０は、デジット・ライン方向に上部電極２０５−ｃの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｃの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上部電極２０５−ｃの上面の面積および底面の面積は、等しくないとすることもできる。

いくつかの場合では、上部電極２０５−ｃの長さ５２５は、ワード・ライン方向の自己選択メモリ構成部品２２０−ｃの長さ５３０と等しくすることができる。他の例では、上部電極２０５−ｃの長さ５８０は、デジット・ライン方向の自己選択メモリ構成部品２２０−ｃの長さ５８５と等しくすることができる。すなわち、上部電極２０５−ｃは、自己選択メモリ構成部品２２０−ｃと同じサイズとすることができる。上部電極２０５−ｃのそのような構成は、上部電極２０５−ｃと自己選択メモリ構成部品２２０−ｃの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂの面積と等しくすることができる。

ワード・ラインの視点から、誘電体ライナ３０５−ｂは、上部電極２０５−ｃおよび自己選択メモリ構成部品２２０−ｃの１つまたは複数の面と接触していてもよい。例えば、誘電体ライナ３０５−ｂは、上部電極２０５−ｃの側面５０５および側面５１０と接触していてもよい。誘電体ライナ３０５−ｂは、自己選択メモリ構成部品２２０−ｃの側面５１５および側面５２０に接触していることもできる。いくつかの例では、誘電体ライナ３０５−ｂは、側面５０５、側面５１０、側面５１５、側面５２０、またはそれらの組合せと接触していてもよい。誘電体ライナ３０５−ｂは、自己選択メモリ構成部品２２０−ｃの材料に適合する誘電性材料とすることができる。例えば、誘電体ライナ３０５−ｂは、電気的に中性な材料とすることができる。

誘電体ライナ３０５−ｂは、底部電極２１０−ｃの寸法と自己選択メモリ構成部品２２０−ｃの寸法との間に空間を作り出すために、メモリ・デバイス５０１−の１つまたは複数の面に沿って配設することができる。例えば、長さ５３５は、上部電極２０５−ｃの長さ５２５、および側面５０５および側面５１０に接触している誘電体ライナ３０５−ｂを含むことができる。いくつかの場合では、長さ５３５は、上部電極２０５−ｃの長さ５２５より大きくてもよい。いくつかの例では、長さ５３５は、ワード・ラインの視点から、自己選択メモリ構成部品２２０−ｃの長さ５３０より大きくてもよい。

さらに、長さ５０８は、ワード・ライン方向に誘電体ライナ３０５−ｂの内面５０４と内面５０６の間で測定することができる。誘電体ライナ３０５−ｂの内面５０４および５０６は、上部電極２０５−ｃの側面５０５および５１０と接触していてもよい。加えて、誘電体ライナ３０５−ｂの内面５０４および５０６は、自己選択メモリ構成部品２２０−ｃの側面５１５および５２０に接触していることもできる。いくつかの場合では、長さ５０８は、底部電極２１０−ｃの長さ５４０および５４５より大きくてもよい。

いくつかの例では、長さ５３５は、上部電極２０５−ｃの側面５０５および側面５１０、ならびに自己選択メモリ構成部品２２０−ｃの側面５０５および側面５１０に接触している誘電体ライナ３０５−ｂの長さによって変化し得る。例えば、上部電極２０５−ｃの側面５０５および自己選択メモリ構成部品２２０−ｃの側面５１５に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５１０、および自己選択メモリ構成部品２２０−ｃの側面５２０に接触している誘電体ライナ３０５−ｂの量とは異なってもよい。すなわち、上部電極２０５−ｃの側面５０５、および自己選択メモリ構成部品２２０−ｃの側面５１５に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５１０、および自己選択メモリ構成部品２２０−ｃの側面５２０に接触している誘電体ライナ３０５−ｂの量より大きくてもよい。別の方法では、上部電極２０５−ｃの側面５０５、および自己選択メモリ構成部品２２０−ｃの側面５１５に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５１０、および自己選択メモリ構成部品２２０−ｃの側面５２０に接触している誘電体ライナ３０５−ｂの量より小さくてもよい。

デジット・ラインの視点から、誘電体ライナ３０５−ｂは、上部電極２０５−ｃの側面５６０および側面５６５と接触していてもよい。加えて、誘電体ライナ３０５−ｂは、デジット・ライン方向にデジット・ライン１１５−ｄの側面５５０および側面５５５と接触していてもよい。誘電体ライナ３０５−ｂは、自己選択メモリ構成部品２２０−ｃの側面５７０および側面５７５に接触していることもできる。誘電体ライナ３０５−ｂは、側面５５０、５５５、５６０、５６５、５７０、および５７５、またはそれらの組合せと接触していてもよい。長さ５９５は、上部電極２０５−ｃの長さ５８０、ならびに側面５５０、５５５、５６０、５６５、５７０、および５７５に接触している誘電体ライナ３０５−ｂを含むことができる。いくつかの場合では、長さ５９５は、上部電極２０５−ｃの長さ５８０より大きくてもよい。いくつかの例では、長さ５９５は、デジット・ラインの視点から、自己選択メモリ構成部品２２０−ｃの長さ５８５より大きくてもよい。

長さ５９５は、上部電極２０５−ｃの側面５６０および５６５、自己選択メモリ構成部品２２０−ｃの側面５７０および５７５、ならびにデジット・ライン１１５−ｄの側面５５０および５５５に接触している誘電体ライナ３０５−ｂの長さによって変化し得る。例えば、上部電極２０５−ｃの側面５６０、デジット・ライン１１５−ｄの側面５５０、および自己選択メモリ構成部品２２０−ｃの側面５７０に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５６５、デジット・ライン１１５−ｄの側面５５５、および自己選択メモリ構成部品２２０−ｃの側面５７５に接触している誘電体ライナ３０５−ｂの量とは異なってもよい。すなわち、上部電極２０５−ｃの側面５６０、デジット・ライン１１５−ｄの側面５５０、および自己選択メモリ構成部品２２０−ｃの側面５７０に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５６５、デジット・ライン１１５−ｄの側面５５５、および自己選択メモリ構成部品２２０−ｃの側面５７５に接触している誘電体ライナ３０５−ｂの量より大きくてもよい。

別の方法では、上部電極２０５−ｃの側面５６０、デジット・ライン１１５−ｄの側面５５０、および自己選択メモリ構成部品２２０−ｃの側面５７０に接触している誘電体ライナ３０５−ｂの量は、上部電極２０５−ｃの側面５６５、デジット・ライン１１５−ｄの側面５５５、および自己選択メモリ構成部品２２０−ｃの側面５７５に接触している誘電体ライナ３０５−ｂの量より小さくてもよい。

自己選択メモリ構成部品２２０−ｃは、底部電極２１０−ｃに接触している底面３１５−ｂを備えることもできる。ある場合には、底部電極２１０−ｃと自己選択メモリ構成部品２２０−ｃの底面３１５−ｂとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ｃと上部電極２０５−ｃおよび底部電極２１０−ｃとの間に存在してもよい。底部電極２１０−ｃは、ワード・ライン方向の底部長さ５４５および上部長さ５４０と、デジット・ライン方向の長さ５９０とを含むことができる。いくつかの場合では、底部長さ５４５は、上部長さ５４０より大きくてもよい。すなわち、底部電極２１０−ｃの断面は、ワード・ライン方向に台形であり、テーパ化プロファイルを示すことができる。いくつかの場合では、長さ５９０は、デジット・ライン方向に底部電極２１０−ｃの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ｃの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。

いくつかの場合では、底部電極２１０−ｃの上部長さ５４０および底部長さ５４５は、ワード・ライン方向の自己選択メモリ構成部品２２０−ｃの長さ５３０より小さくてもよい。デジット・ラインの視点から、底部電極２１０−ｃの長さ５９０は、自己選択メモリ構成部品２２０−ｃの長さ５８５より小さくてもよい。底部電極２１０−ｃのそのような構成は、底部電極２１０−ｃと自己選択メモリ構成部品２２０−ｃの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｃの底面３１５−ｂの面積より小さくてもよい。

いくつかの場合では、底部電極２１０−ｃは、ワード・ライン方向、デジット・ライン方向、または両方にテーパ化プロファイルを示すことがある。例えば、底部電極２１０−ｃは、ワード・ライン１１０−ｄに接触している底面から自己選択メモリ構成部品２２０−ｃに接触している上面までテーパ化してもよい。底部電極２１０−ｃの断面は、台形であってもよい。別の方法では、底部電極２１０−ｃは、ワード・ライン方向、デジット・ライン方向、または両方に逆さのテーパ化プロファイルを示すことがある。すなわち、底部電極２１０−ｃは、自己選択メモリ構成部品２２０−ｃに接触している上面からワード・ライン１１０−ｄに接触している底面までテーパ化してもよい。底部電極２１０−ｃの断面は、逆台形とすることができる。

底部電極２１０−ｃは、異なる幾何学的形状を形成してもよい。例えば、底部電極２１０−ｃは、台形プリズムの形状であってもよく、底部電極２１０−ｃの断面は、ワード・ライン方向の台形、およびデジット・ライン方向の長方形を含むことができる。別の方法では、底部電極２１０−ｃは、逆台形のプリズムの形状であってもよく、底部電極２１０−ｃの断面は、ワード・ライン方向の逆台形、およびデジット・ライン方向の長方形を含むことができる。いくつかの場合では、底部電極２１０−ｃは、錐台であってもよい。

上部電極２０５−ｃは、自己選択メモリ構成部品２２０−ｃを通して底部電極２１０−ｃと電子連通することができる。いくつかの場合では、上部電極２０５−ｃの長さ５２５は、ワード・ライン方向に底部電極２１０−ｃの上部長さ５４０および底部長さ５４５より大きくてもよい。別の方法では、上部電極２０５−ｃの長さ５８０は、デジット・ライン方向に底部電極２１０−ｃの長さ５９０より大きくてもよい。長さ５３５は、ワード・ライン方向に底部電極２１０−ｃの上部長さ５４０および底部長さ５４５より大きくてもよい。いくつかの場合では、長さ５９５は、デジット・ライン方向に底部電極２１０−ｃの長さ５９０より大きくてもよい。

自己選択メモリ構成部品２２０−ｃの上面３１０−ｂと上部電極２０５−ｃとの間の接触（例えば、界面）の面積は、上部電極２０５−ｃの長さ５２５および長さ５８０の寸法によって決定することができる。自己選択メモリ構成部品２２０−ｃの底面３１５−ｂと底部電極２１０−ｃの間の接触（例えば、界面）の面積は、底部電極２１０−ｃの上部長さ５４０および長さ５９０の寸法によって決定することができる。いくつかの場合では、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂと上部電極２０５−ｃの間の接触の面積、および自己選択メモリ構成部品２２０−ｃの底面３１５−ｂと底部電極２１０−ｃの間の接触の面積は、上部電極２０５−ｃと底部電極２１０−ｃの間の非対称電極界面を達成するために異なっていてもよい。例えば、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂと上部電極２０５−ｃの間の接触の面積は、ワード・ラインおよびデジット・ライン方向に、自己選択メモリ構成部品２２０−ｃの底面３１５−ｂと底部電極２１０−ｃの間の接触の面積より大きくてもよい。

自己選択メモリ構成部品２２０−ｃは、非対称電極界面によりテーパ化プロファイル５０２によく似ていてもよい。ワード・ラインおよびデジット・ラインの視点から、自己選択メモリ構成部品２２０−ｃは、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂと上部電極２０５−ｃの間の接触の面積が自己選択メモリ構成部品２２０−ｃの底面３１５−ｂと底部電極２１０−ｃの間の接触の面積より大きいように、テーパ化プロファイル５０２によく似ていてもよい。テーパ化プロファイル５０２は、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂから底面３１５−ｂまであってもよい。

メモリ・セルは、自己選択メモリ構成部品２２０−ｃの両端間に電圧を加えることによって読み出すことができる。電圧は、所定の極性（例えば、正の極性）で自己選択メモリ構成部品２２０−ｃの両端間に加えることができる。電圧は、自己選択メモリ構成部品２２０−ｃの上面３１０−ｂまたは底面３１５−ｂに加えることができる。いくつかの場合では、正の極性の電圧は、上部電極２０５−ｃまたは底部電極２１０−ｃに接触しているより大きい領域で自己選択メモリ構成部品２２０−ｃの面に加えることができる。例えば、正の極性の電圧は、上部電極２０５−ｃに接触している上面３１０−ｂに加えることができる。

自己選択メモリ構成部品２２０−ｃの閾値電圧、および／または自己選択メモリ構成部品２２０−ｃを通して得られた電流は、イオンの移動によって影響を受け得る自己選択メモリ構成部品２２０−ｃ内のイオンの分布による自己選択メモリ構成部品２２０−ｃ内の高抵抗領域および低抵抗領域の位置に依存することがある。領域の抵抗率は、自己選択メモリ構成部品２２０−ｃの組成に基づくことができる。例えば、自己選択メモリ構成部品２２０−ｃは、カルコゲニド材料であり得る。

図６は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイス６０２の断面図６００−ａおよび６００−ｂを示す。自己選択メモリ構成部品２２０−ｄは、ワード・ライン方向（例えば、第１の方向）に上部電極２０５−ｄおよび底部電極２１０−ｄとの非対称電極界面を有することができる。例えば、底部電極２１０−ｄの長さは、上部電極２０５−ｄの長さより小さくてもよく、それによって自己選択メモリ構成部品２２０−ｄとの底部電極界面を、自己選択メモリ構成部品２２０−ｄとの底部電極界面よりも小さくさせる。上部電極２０５−ｄは、デジット・ライン１１５−ｅに結合させることができ、底部電極２１０−ｄは、ワード・ライン１１０−ｅに結合させることができる。

自己選択メモリ構成部品２２０−ｄは、上面３１０−ｃと、この上面３１０−ｃに対向した底面３１５−ｃとを備える。自己選択メモリ構成部品２２０−ｄは、ワード・ライン方向の長さ６３０と、デジット・ライン方向の長さ６５５とを含むこともできる。長さ６３０および長さ６５５は、上面３１０−ｃおよび底面３１５−ｃの寸法および面積を決定することができる。いくつかの場合では、長さ６３０は、ワード・ライン方向に上面３１０−ｃおよび底面３１５−ｃに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｄの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ６５５は、デジット・ライン方向に上面３１０−ｃおよび底面３１５−ｃに沿って測定されると等しくなり得る。すなわち、自己選択メモリ構成部品２２０−ｄの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上面３１０−ｃの面積および底面３１５−ｃの面積も、等しくすることができる。

いくつかの場合では、長さ６３０は、ワード・ライン方向に上面３１０−ｃおよび底面３１５−ｃに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｄの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ６５５は、デジット・ライン方向に上面３１０−ｃおよび底面３１５−ｃに沿って測定されると等しくないことがある。すなわち、自己選択メモリ構成部品２２０−ｄの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上面３１０−ｃの面積および底面３１５−ｃの面積は、等しくないとすることもできる。

自己選択メモリ構成部品２２０−ｄは、上部電極２０５−ｄに接触している上面３１０−ｃを備える。ある場合には、上部電極２０５−ｄと自己選択メモリ構成部品２２０−ｄの上面３１０−ｃとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面が、自己選択メモリ構成部品２２０−ｄと上部電極２０５−ｄおよび底部電極２１０−ｄとの間に存在していてもよい。上部電極２０５−ｄは、ワード・ライン方向の長さ６２５と、デジット・ライン方向の長さ６５０とを含むことができる。長さ６２５および長さ６５０は、上部電極２０５−ｄの上面および底面の寸法および面積を決定することができる。いくつかの場合では、長さ６２５は、ワード・ライン方向に上部電極２０５−ｄの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｄの断面は、ワード・ライン方向に長方形であり、直線プロファイルを示すことができる。いくつかの場合では、長さ６５０は、デジット・ライン方向に上部電極２０５−ｄの上面および底面に沿って測定されると等しくなり得る。すなわち、上部電極２０５−ｄの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。上部電極２０５−ｄの上面の面積および底面の面積も、等しくすることができる。

いくつかの場合では、長さ６２５は、ワード・ライン方向に上部電極２０５−ｄの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｄの断面は、台形または逆台形であり、曲がったまたは傾斜した幾何学的プロファイル（例えば、テーパ化プロファイルまたは階段状のプロファイルを示すことができる。いくつかの場合では、長さ６５０は、デジット・ライン方向に上部電極２０５−ｄの上面および底面に沿って測定されると等しくないことがある。すなわち、上部電極２０５−ｄの断面は、デジット・ライン方向に台形または逆台形であり、テーパ化プロファイルを示すことができる。上部電極２０５−ｄの上面の面積および底面の面積は、等しくないとすることもできる。

いくつかの場合では、上部電極２０５−ｄの長さ６２５は、ワード・ライン方向に自己選択メモリ構成部品２２０−ｄの長さ６３０と等しくすることができる。他の例では、上部電極２０５−ｄの長さ６５０は、デジット・ライン方向の自己選択メモリ構成部品２２０−ｄの長さ６５５と等しくすることができる。すなわち、上部電極２０５−ｄは、自己選択メモリ構成部品２２０−ｄと同じサイズとすることができる。上部電極２０５−ｄのそのような構成は、上部電極２０５−ｄと自己選択メモリ構成部品２２０−ｄの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｄの上面３１０−ｃの面積と等しくすることができる。

ワード・ラインの視点から、誘電体ライナ３０５−ｃは、上部電極２０５−ｄおよび自己選択メモリ構成部品２２０−ｄの１つまたは複数の面と接触していてもよい。例えば、誘電体ライナ３０５−ｃは、上部電極２０５−ｄの側面６０５および側面６１０と接触していてもよい。誘電体ライナ３０５−ｂは、自己選択メモリ構成部品２２０−ｄの側面６１５および側面６２０に接触していることもできる。いくつかの例では、誘電体ライナ３０５−ｃは、側面６０５、側面６１０、側面６１５、側面６２０、またはそれらの組合せと接触していてもよい。誘電体ライナ３０５−ｃは、自己選択メモリ構成部品２２０−ｄの材料に適合する誘電性材料とすることができる。例えば、誘電体ライナ３０５−ｃは、電気的に中性な材料とすることができる。

誘電体ライナ３０５−ｃは、底部電極２１０−ｄの寸法と自己選択メモリ構成部品２２０−ｄの寸法の間に空間を作り出すために、メモリ・デバイス６０２の１つまたは複数の面に沿って配設することができる。例えば、長さ６３５は、上部電極２０５−ｄの長さ６２５、および側面６０５および側面６１０に接触している誘電体ライナ３０５−ｃを含むことができる。いくつかの場合では、長さ６３５は、上部電極２０５−ｄの長さ６２５より大きくてもよい。いくつかの例では、長さ６３５は、ワード・ラインの視点から、自己選択メモリ構成部品２２０−ｄの長さ６３０より大きくてもよい。

さらに、長さ６７０は、ワード・ライン方向に誘電体ライナ３０５−ｃの内面６７５と内面６８０の間で測定することができる。誘電体ライナ３０５−ｃの内面６７５および６８０は、上部電極２０５−ｄの側面６０５および６１０と接触していてもよい。加えて、誘電体ライナ３０５−ｃの内面６７５および６８０は、自己選択メモリ構成部品２２０−ｄの側面６１５および６２０に接触していることもできる。いくつかの場合では、長さ６７０は、底部電極２１０−ｄの長さ６４０および６４５より大きくてもよい。

いくつかの例では、長さ６３５は、上部電極２０５−ｄの側面６０５および６１０、ならびに自己選択メモリ構成部品２２０−ｄの側面６０５および６１０に接触している誘電体ライナ３０５−ｃの長さによって変化し得る。例えば、上部電極２０５−ｄの側面６０５および自己選択メモリ構成部品２２０−ｄの側面６１５に接触している誘電体ライナ３０５−ｃの量は、上部電極２０５−ｄの側面６１０および自己選択メモリ構成部品２２０−ｄの側面６２０に接触している誘電体ライナ３０５−ｃの量とは異なってもよい。すなわち、上部電極２０５−ｄの側面６０５および自己選択メモリ構成部品２２０−ｄの側面６１５に接触している誘電体ライナ３０５−ｃの量は、上部電極２０５−ｄの側面６１０および自己選択メモリ構成部品２２０−ｄの側面６２０に接触している誘電体ライナ３０５−ｃの量より大きくてもよい。別の方法では、上部電極２０５−ｄの側面６０５および自己選択メモリ構成部品２２０−ｄの側面６１５に接触している誘電体ライナ３０５−ｃの量は、上部電極２０５−ｄの側面６１０および自己選択メモリ構成部品２２０−ｄの側面６２０に接触している誘電体ライナ３０５−ｃの量より小さくてもよい。デジット・ラインの視点から、誘電体ライナ３０５−ｃは、メモリ・デバイス６０２になくてもよい。

自己選択メモリ構成部品２２０−ｄは、底部電極２１０−ｄに接触している底面３１５−ｃを備えることもできる。ある場合には、底部電極２１０−ｄと自己選択メモリ構成部品２２０−ｄの底面３１５−ｃとの間の接触の面積は、電極界面であってもよい。いくつかの場合では、非対称電極界面は、自己選択メモリ構成部品２２０−ｄと上部電極２０５−ｄおよび底部電極２１０−ｄとの間に存在してもよい。底部電極２１０−ｄは、ワード・ライン方向の底部長さ６４５および上部長さ６４０と、デジット・ライン方向の長さ６６０とを含むことができる。いくつかの場合では、底部長さ６４５は、上部長さ６４０より大きくてもよい。すなわち、底部電極２１０−ｄの断面は、ワード・ライン方向に台形であり、テーパ化プロファイルを示すことができる。いくつかの場合では、長さ６６０は、デジット・ライン方向に底部電極２１０−ｄの上面および底面に沿って測定されると等しくなり得る。すなわち、底部電極２１０−ｄの断面は、デジット・ライン方向に長方形であり、直線プロファイルを示すことができる。

いくつかの場合では、底部電極２１０−ｄの上部長さ６４０および底部長さ６４５は、ワード・ライン方向に自己選択メモリ構成部品２２０−ｄの長さ６３０より小さくてもよい。デジット・ラインの視点から、底部電極２１０−ｄの長さ６６０は、自己選択メモリ構成部品２２０−ｄの長さ６５５より大きくてもよい。底部電極２１０−ｄのそのような構成は、底部電極２１０−ｄと自己選択メモリ構成部品２２０−ｄの間の界面のサイズに影響を与える。界面の面積は、自己選択メモリ構成部品２２０−ｄの底面３１５−ｃの面積より小さくてもよい。

いくつかの場合では、底部電極２１０−ｄは、ワード・ライン方向、デジット・ライン方向、または両方のテーパ化プロファイルを示すことができる。例えば、底部電極２１０−ｄは、ワード・ライン１１０−ｅに接触している底面から自己選択メモリ構成部品２２０−ｄに接触している上面までテーパ化してもよい。底部電極２１０−ｄの断面は、台形であってもよい。別の方法では、底部電極２１０−ｄは、ワード・ライン方向、デジット・ライン方向、または両方の逆さのテーパ化プロファイルを示すことができる。すなわち、底部電極２１０−ｄは、自己選択メモリ構成部品２２０−ｄに接触している上面からワード・ライン１１０−ｅに接触している底面までテーパ化してもよい。底部電極２１０−ｄの断面は、逆台形とすることができる。

底部電極２１０−ｄは、異なる幾何学的形状を形成してもよい。例えば、底部電極２１０−ｄは、台形プリズムの形状であってもよく、底部電極２１０−ｄの断面は、ワード・ライン方向の台形、およびデジット・ライン方向の長方形を含むことができる。別の方法では、底部電極２１０−ｄは、逆台形のプリズムの形状であってもよく、底部電極２１０−ｄの断面は、ワード・ライン方向の逆台形、およびデジット・ライン方向の長方形を含むことができる。いくつかの場合では、底部電極２１０−ｄは、錐台とすることができる。

上部電極２０５−ｄは、自己選択メモリ構成部品２２０−ｄを通して底部電極２１０−ｄと電子連通することができる。いくつかの場合では、上部電極２０５−ｄの長さ６２５は、ワード・ライン方向の底部電極２１０−ｄの上部長さ６４０および底部長さ６４５より大きくてもよい。別の方法では、上部電極２０５−ｄの長さ６５０は、デジット・ライン方向の底部電極２１０−ｄの長さ６６０より小さくてもよい。長さ６３５は、ワード・ライン方向の底部電極２１０−ｄの上部長さ６４０および長さ６４５より大きくてもよい。

自己選択メモリ構成部品２２０−ｄの上面３１０−ｃと上部電極２０５−ｄとの間の接触（例えば、界面）の面積は、上部電極２０５−ｄの長さ６２５および長さ６５０の寸法によって決定することができる。自己選択メモリ構成部品２２０−ｄの底面３１５−ｃと底部電極２１０−ｄの間の接触（例えば、界面）の面積は、底部電極２１０−ｄの上部長さ６４０および長さ６６０の寸法によって決定することができる。いくつかの場合では、自己選択メモリ構成部品２２０−ｄの上面３１０−ｃと上部電極２０５−ｄとの間の接触の面積、および自己選択メモリ構成部品２２０−ｄの底面３１５−ｃと底部電極２１０−ｄの間の接触の面積は、上部電極２０５−ｄと底部電極２１０−ｄの間の非対称電極界面を達成するために異なっていてもよい。例えば、自己選択メモリ構成部品２２０−ｄの上面３１０−ｃと上部電極２０５−ｄの間の接触の面積は、ワード・ライン方向に、自己選択メモリ構成部品２２０−ｄの底面３１５−ｃと底部電極２１０−ｄの間の接触の面積より大きくてもよい。

自己選択メモリ構成部品２２０−ｄは、非対称電極界面によりテーパ化プロファイル６６５によく似ていてもよい。ワード・ラインの視点から、自己選択メモリ構成部品２２０−ｄは、自己選択メモリ構成部品２２０−ｄの上面３１０−ｃと上部電極２０５−ｄの間の接触の面積が自己選択メモリ構成部品２２０−ｄの底面３１５−ｃと底部電極２１０−ｄの間の接触の面積よりも大きいように、テーパ化プロファイル６６５によく似ていてもよい。テーパ化プロファイル６６５は、上面３１０−ｃから自己選択メモリ構成部品２２０−ｄの底面３１５−ｃまであってもよい。

メモリ・セルは、自己選択メモリ構成部品２２０−ｄの両端間に電圧を加えることによって読み出すことができる。電圧は、所定の極性（例えば、正の極性）で自己選択メモリ構成部品２２０−ｄの両端間に加えることができる。電圧は、自己選択メモリ構成部品２２０−ｄの上面３１０−ｃまたは底面３１５−ｃに加えることができる。いくつかの場合では、正の極性の電圧は、上部電極２０５−ｄまたは底部電極２１０−ｄに接触しているより大きい領域で自己選択メモリ構成部品２２０−ｄの面に加えることができる。例えば、正の極性の電圧は、上部電極２０５−ｄに接触している上面３１０−ｃに加えることができる。

自己選択メモリ構成部品２２０−ｄの閾値電圧、および／または自己選択メモリ構成部品２２０−ｄを通して得られた電流は、イオンの移動によって影響を受け得る自己選択メモリ構成部品２２０−ｄ内のイオンの分布による自己選択メモリ構成部品２２０−ｄ内の高抵抗領域および低抵抗領域の位置に依存することがある。領域の抵抗率は、自己選択メモリ構成部品２２０−ｄの組成に基づくことができる。例えば、自己選択メモリ構成部品２２０−ｄは、カルコゲニド材料であり得る。

図７は、本開示の例による、ステップ７００−ａ、７００−ｂ、および７００−ｃを含むことができる、非対称電極界面を有するメモリ・セルをサポートする自己選択メモリ・デバイスを形成する例示的なプロセス・フローを示している。得られたメモリ・デバイスは、図１〜図６を参照して記載されたメモリ・セルを備えたメモリ・セルおよびアーキテクチャの例であってもよい。いくつかの場合では、処理ステップ７００−ａ、７００−ｂ、および７００−ｃは、ワード・ライン方向、デジット・ライン方向、または両方に行われてもよい。

処理ステップ７００−ａは、上部電極２０５−ｅ、底部電極２１０−ｅ、および自己選択メモリ構成部品２２０−ｅを含むスタックの形成を含む。処理ステップ７００−ａに示された材料または構成部品を形成するために、様々な技法を使用することができる。これらとしては、例えば、他の薄膜成長技法のうち、化学蒸着（ＣＶＤ）、金属有機蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。

処理ステップ７００−ａでは、自己選択メモリ構成部品２２０−ｅを底部電極２１０−ｅ上に蒸着させることができる。自己選択メモリ構成部品２２０−ｅが底部電極２１０−ｅと上部電極２０５−ｅの間にあるように、上部電極２０５−ｅをその後、自己選択メモリ構成部品２２０−ｅ上に蒸着させることができる。ハード・マスク材料７０５をその後、上部電極２０５−ｅの上面７１０に蒸着させることができる。自己選択メモリ構成部品２２０−ｅは、カルコゲニド材料を含むことができる。

いくつかの例では、追加の界面材料を、上部電極２０５−ｅと自己選択メモリ構成部品２２０−ｅの間、および自己選択メモリ構成部品２２０−ｅと上部電極２０５−ｅの間に蒸着させることができる。処理ステップ７００−ａでは、上部電極２０５−ｅを、ワード・ライン方向（例えば、第１の方向）に長さ７１５（例えば、第１の長さ）までエッチングすることができる。上部電極２０５−ｅをエッチングすることによって、上部電極２０５−ｅと自己選択メモリ構成部品２２０−ｅの間の界面のサイズを決定することができる。いくつかの場合では、上部電極２０５−ｅを、上部電極２０５−ｅを通してワード・ライン方向に部分的にエッチングしてもよい。すなわち、エッチングは、自己選択メモリ構成部品２２０−ｅの上面の前で停止することができる。

処理ステップ７００−ｂでは、上部電極２０５−ｅを蒸着およびエッチングした後に、誘電体ライナ３０５−ｄの蒸着を行うことができる。誘電体ライナ３０５−ｄは、続くエッチング・ステップの間、スペーサとして働くことができる。いくつかの例では、誘電体ライナ３０５−ｄは、上部電極２０５−ｅの側面７３０および側面７２０と接触していてもよい。いくつかの場合では、誘電体ライナは、ハード・マスク材料７０５の１つまたは複数の側面、および自己選択メモリ構成部品２２０−ｅの上面に接触していることもできる。長さ７２５（例えば、第１の方向の第２の長さ）は、側面７３０および７２０に接触している誘電体ライナ３０５−ｄと、上部電極２０５−ｅの長さ７１５とを含んでもよい。いくつかの場合では、長さ７２５は、上部電極２０５−ｅの長さ７１５（例えば、第１の長さ）より大きくてもよい。

誘電体ライナ３０５−ｄは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、処理ステップ７００−ａ、７００−ｂ、および７００−ｃは、１つの処理チャンバ（例えば、第１のチャンバ）内で行うことができる。別の方法では、処理ステップ７００−ａ、７００−ｂ、および７００−ｃは、２つ以上の処理チャンバ（例えば、第１のチャンバ、第２のチャンバなど）内で行うことができる。誘電体ライナ３０５−ｄは、ｉｎ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、上部電極２０５−ｅは、まず、処理チャンバ内で長さ７１５までエッチングすることができる（例えば、処理ステップ７００−ａ）。上部電極２０５−ｅのエッチング・プロセスを停止させることができ、その後、誘電体ライナ３０５−ｄを同じ処理チャンバ内で堆積させることができる（例えば、処理ステップ７００−ｂ）。例えば、誘電体ライナ３０５−ｄを、第１のチャンバの内側で堆積させることができる。誘電体ライナ３０５−ｄを堆積させた後、エッチング・プロセスは、同じ処理チャンバ内で再開することができる。

別の方法では、誘電体ライナ３０５−ｄは、ｅｘ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、上部電極２０５−ｅは、まず、第１の処理チャンバ内でワード・ライン方向に長さ７１５までエッチングすることができる（例えば、処理ステップ７００−ａ）。例えば、上部電極２０５−ｅ、底部電極２１０−ｅ、および自己選択メモリ構成部品２２０−ｅを含むスタックを、第１の処理チャンバの内側でラインを形成するためにエッチングすることができる。上部電極２０５−ｅのエッチング・プロセスを停止させることができ、（エッチングされた上部電極２０５−ｅを含む）スタックを第２の処理チャンバへ移送することができる。第２の処理チャンバは、第１の処理チャンバとは異なってもよい。誘電体ライナ３０５−ｄをその後、第２の処理チャンバ内で蒸着させることができる（例えば、処理ステップ７００−ｂ）。誘電体ライナ３０５−ｄを蒸着した後、上部電極２０５−ｅに蒸着された誘電体ライナ３０５−ｄを含むスタックを、エッチング・プロセスを完了させるために第１の処理チャンバに戻すように移送することができる。

処理ステップ７００−ｃでは、上部電極２０５−ｅ、底部電極２１０−ｅ、および自己選択メモリ構成部品２２０−ｅを含むスタックを、ラインを形成するために、誘電体ライナ３０５−ｄ、自己選択メモリ構成部品２２０−ｅ、底部電極２１０−ｅ、およびワード・ライン１１０−ｆを通してエッチングすることができる。ラインは、上部電極２０５−ｅ、底部電極２１０−ｅ、および自己選択メモリ構成部品２２０−ｅを含むことができる。処理ステップ７００−ｃは、ハード・マスク材料７０５の上面から誘電体ライナ３０５−ｄを除去することを含むこともできる。

ラインを形成するための誘電体ライナ３０５−ｄ、自己選択メモリ構成部品２２０−ｅ、底部電極２１０−ｅ、およびワード・ライン１１０−ｆを通してのエッチングは、非対称電極界面を有するメモリ・デバイス（例えば、図３および図４を参照して記載したメモリ・デバイス３０２および４０２）をもたらすことができる。例えば、上部電極２０５−ｅと自己選択メモリ構成部品２２０−ｅの間の接触（例えば、界面）の面積は、底部電極２１０−ｅと自己選択メモリ構成部品２２０−ｅの間の接触（例えば、界面）の面積より小さくてもよい。すなわち、上部電極２０５−ｅと自己選択メモリ構成部品２２０−ｅの間の界面は、底部電極２１０−ｅと自己選択メモリ構成部品２２０−ｅの間の界面より狭くてもよい。

いくつかの例では、誘電体ライナ３０５−ｄ、自己選択メモリ構成部品２２０−ｅ、底部電極２１０−ｅ、およびワード・ライン１１０−ｆを通してのエッチングにより、誘電体ライナ３０５−ｄ、自己選択メモリ構成部品２２０−ｅ、底部電極２１０−ｅ、および上部電極２０５−ｅを備えるラインまたはピラーを形成することができる。ラインまたはピラーは、上部電極２０５−ｅの長さ７１５（例えば、第１の長さ）より大きいデジット・ライン方向（図示せず）の長さを有することができる。

処理ステップ７００−ｃで取り除かれる材料は、例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技法を使用して取り除くことができる。１つまたは複数のエッチング・ステップを用いることができる。当業者なら、いくつかの例では、単一露出および／またはエッチング・ステップで記載されたプロセスのステップを別のエッチング・ステップで行うことができ、またその逆も行うことができることを理解されよう。

図８は、本開示の例による、ステップ８００−ａ、８００−ｂ、および８００−ｃを含むことができる、非対称電極界面を有するメモリ・セルをサポートする自己選択メモリ・デバイスを形成する例示的なプロセス・フローを示している。得られたメモリ・デバイスは、図１〜図６を参照して記載されたメモリ・セルを備えたメモリ・セルおよびアーキテクチャの例であってもよい。いくつかの場合では、処理ステップ８００−ａ、８００−ｂ、および８００−ｃは、ワード・ライン方向、デジット・ライン方向、または両方に行われてもよい。

処理ステップ８００−ａは、上部電極２０５−ｆ、底部電極２１０−ｆ、および自己選択メモリ構成部品２２０−ｆを含むスタックの形成を含む。処理ステップ８００−ａに示された材料または構成部品を形成するために、様々な技法を使用することができる。これらとしては、例えば、他の薄膜成長技法のうち、化学蒸着（ＣＶＤ）、金属有機蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。

処理ステップ８００−ａでは、自己選択メモリ構成部品２２０−ｆを底部電極２１０−ｆ上に蒸着させることができる。自己選択メモリ構成部品２２０−ｆが底部電極２１０−ｆと上部電極２０５−ｆの間にあるように、上部電極２０５−ｆをその後、自己選択メモリ構成部品２２０−ｆ上に蒸着させることができる。ハード・マスク材料７０５−ａをその後、上部電極２０５−ｆの上面８１０に蒸着させることができる。自己選択メモリ構成部品２２０−ｆは、カルコゲニド材料を含むことができる。

処理ステップ８００−ａでは、上部電極２０５−ｆを、ワード・ライン方向に長さ８０５（例えば、第１の長さ）までエッチングすることができる。いくつかの場合では、自己選択メモリ構成部品２２０−ｆを、ワード・ライン方向に長さ８０５まで上部電極２０５−ｆとともにエッチングすることができる。いくつかの場合では、上部電極２０５−ｆおよび自己選択メモリ構成部品２２０−ｆを、上部電極２０５−ｆおよび自己選択メモリ構成部品２２０−ｆを通してワード・ライン方向に部分的にエッチングしてもよい。すなわち、自己選択メモリ構成部品は、上面８２５から底面８２０までエッチングしてもよい。

処理ステップ８００−ｂでは、上部電極２０５−ｅを蒸着およびエッチングした後に、誘電体ライナ３０５−ｅの蒸着を行うことができる。誘電体ライナ３０５−ｅは、続くエッチング・ステップの間、スペーサとして働くことができる。いくつかの例では、誘電体ライナ３０５−ｅは、上部電極２０５−ｆの１つまたは複数の側面と接触していてもよい。いくつかの場合では、誘電体ライナは、ハード・マスク材料７０５−ａの１つまたは複数の側面、自己選択メモリ構成部品２２０−ｆの側面、および底部電極２１０−ｆの上面に接触していることもできる。

誘電体ライナ３０５−ｅは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、処理ステップ８００−ａ、８００−ｂ、および８００−ｃは、１つの処理チャンバ（例えば、第１のチャンバ）内で行うことができる。別の方法では、処理ステップ８００−ａ、８００−ｂ、および８００−ｃは、別々の処理チャンバ（例えば、第１のチャンバ、第２のチャンバなど）内で行うことができる。誘電体ライナ３０５−ｅは、ｉｎ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、上部電極２０５−ｆおよび自己選択メモリ構成部品２２０−ｆは、まず、処理チャンバ内で長さ８０５までエッチングすることができる（例えば、処理ステップ８００−ａ）。上部電極２０５−ｆおよび自己選択メモリ構成部品２２０−ｆのエッチング・プロセスを停止させることができ、その後、誘電体ライナ３０５−ｅを同じ処理チャンバ内で堆積させることができる（例えば、処理ステップ８００−ｂ）。例えば、誘電体ライナ３０５−ｅを、第１のチャンバの内側で堆積させることができる。誘電体ライナ３０５−ｅを堆積させた後、エッチング・プロセスは、同じ処理チャンバ内で再開することができる。

別の方法では、誘電体ライナ３０５−ｅは、ｅｘ−ｓｉｔｕ技法を使用して蒸着させることができる。例えば、上部電極２０５−ｆおよび自己選択メモリ構成部品２２０−ｆは、まず、第１の処理チャンバ内で長さ８０５までエッチングすることができる（例えば、処理ステップ８００−ａ）。例えば、上部電極２０５−ｆ、底部電極２１０−ｆ、および自己選択メモリ構成部品２２０−ｆを含むスタックを、第１の処理チャンバの内側でピラーを形成するためにエッチングすることができる。エッチング・プロセスを停止させることができ、ピラーを第２の処理チャンバへ移送することができる。第２の処理チャンバは、第１の処理チャンバとは異なってもよい。誘電体ライナ３０５−ｅをその後、第２の処理チャンバ内で蒸着させることができる（例えば、処理ステップ８００−ｂ）。誘電体ライナ３０５−ｅを蒸着した後、誘電体ライナ３０５−ｅを含むスタックを、エッチング・プロセスを完了させるために第１の処理チャンバに戻すように移送することができる。

処理ステップ８００−ｃでは、上部電極２０５−ｆ、底部電極２１０−ｆ、および自己選択メモリ構成部品２２０−ｆを含むスタックを、ラインまたはピラーを形成するために、誘電体ライナ３０５−ｅ、底部電極２１０−ｆ、およびワード・ライン１１０−ｇを通してエッチングすることができる。ラインまたはピラーは、上部電極２０５−ｆ、底部電極２１０−ｆ、および自己選択メモリ構成部品２２０−ｆを含むことができる。処理ステップ８００−ｃは、ハード・マスク材料７０５−ａの上面から誘電体ライナ３０５−ｅを除去することを含むこともできる。

ラインまたはピラーを形成するための誘電体ライナ３０５−ｅ、底部電極２１０−ｆ、およびワード・ライン１１０−ｇを通してのエッチングは、非対称電極界面を有するメモリ・デバイス（例えば、それぞれ、図５および図６を参照して記載したメモリ・デバイス５０１および６０２）をもたらすことがある。例えば、上部電極２０５−ｆと自己選択メモリ構成部品２２０−ｆの間の接触の面積は、底部電極２１０−ｆと自己選択メモリ構成部品２２０−ｆの間の接触の面積より大きくてもよい。すなわち、底部電極２１０−ｆと自己選択メモリ構成部品２２０−ｆの間の界面は、上部電極２０５−ｆと自己選択メモリ構成部品２２０−ｆの間の界面より狭くてもよい。

処理ステップ８００−ｃに示されるように、ラインまたはピラーは、上部電極２０５−ｆの側面８３０および８３５、ならびに自己選択メモリ構成部品２２０−ｆの側面８４０および８４５に接触している誘電体ライナを含むことができる。長さ８５０は、側面８３０および８３５に接触している誘電体ライナ３０５−ｅと、上部電極２０５−ｆの長さ８０５とを含むことができる。いくつかの場合では、長さ８５０は、上部電極２０５−ｆの長さ８０５より大きくてもよい。

処理ステップ８００−ｃでは、テーパは、底部電極２１０−ｆの底面８６０から上面８５５まで形成することができる。例えば、上部長さ８６５は、底部電極２１０−ｆの底部長さ８７０より小さくてもよい。底部電極２１０−ｆの断面は、台形であってもよい。別の方法では、底部電極２１０−ｆは、ワード・ライン方向、デジット・ライン方向、または両方に逆さのテーパ化プロファイルを示すことがある。すなわち、底部電極２１０−ｆは、上面８５５から底面８６０までテーパ化してもよい。底部電極２１０−ｆの断面は、逆台形とすることができる。いくつかの場合では、底部電極２１０−ｆは、等方性のエッチング・ステップを適用することによって形成することができる。

処理ステップ８００−ｃで取り除かれる材料は、例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技法を使用して取り除くことができる。１つまたは複数のエッチング・ステップを用いることができる。当業者なら、いくつかの例では、単一露出および／またはエッチング・ステップで記載されたプロセスのステップを別のエッチング・ステップで行うことができ、またその逆も行うことができることを理解されよう。

図９は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・アレイ１００−ａの例示的なブロック図９００を示している。メモリ・アレイ１００−ａは、電子メモリ装置と呼ぶことができ、図１を参照して記載するように、メモリ・コントローラ１４０の構成部品の例であってもよい。

メモリ・アレイ１００−ａは、１つまたは複数のメモリ・セル１０５−ｂ、メモリ・コントローラ１４０−ａ、ワード・ライン（図示せず）を用いて伝達されるワード・ライン信号９２０、感知構成部品１２５−ａ、デジット・ライン（図示せず）用いて伝達されるデジット・ライン信号９２５、およびラッチ９１５を備えることができる。これらの構成部品は、互いに電子連通することができ、本明細書に記載した機能の１つまたは複数を行うことができる。いくつかの場合では、メモリ・コントローラ１４０−ａは、バイアス構成部品９０５、およびタイミング構成部品９１０を備えることができる。メモリ・コントローラ１４０−ａは、図１および２を参照して記載した、ワード・ライン１１０、デジット・ライン１１５および感知構成部品１２５の例であってもよい、ワード・ライン、デジット・ライン、および感知構成部品１２５−ａと電子連通してもよい。いくつかの場合では、感知構成部品１２５−ａおよびラッチ９１５は、メモリ・コントローラ１４０−ａの構成部品であってもよい。

メモリ・セル１０５−ｂは、非対称電極界面を有するメモリ・セルを備えることができる。例えば、自己選択メモリ構成部品は、図２から図８を参照して記載した自己選択メモリ構成部品２２０の例であり得る。

いくつかの例では、デジット・ラインは、感知構成部品１２５−ａおよびメモリ・セル１０５−ｂと電子連通する。論理状態は、メモリ・セル１０５−ｂに書き込むことができる。ワード・ラインは、メモリ・コントローラ１４０−ａおよびメモリ・セル１０５−ｂと電子連通することができる。感知構成部品１２５−ａは、メモリ・コントローラ１４０−ａ、デジット・ライン、およびラッチ９１５と電子連通することができる。これらの構成部品はまた、他の構成部品、接続またはバスを介して、上で挙げていない構成部品に加えて、メモリ・アレイ１００−ａの内側および外側の両方で、他の構成部品と電子連通することができる。

メモリ・コントローラ１４０−ａは、これらの様々なノードに電圧を加えることによって、ワード・ライン信号９２０またはデジット・ライン信号９２５を送信するように構成することができる。例えば、バイアス構成部品９０５は、上に記載したように、メモリ・セル１０５−ｂを読み出すまたは書き込むために、メモリ・セル１０５−ｂを操作するために電圧を加えるように構成することができる。いくつかの場合では、メモリ・コントローラ１４０−ａは、図１を参照して記載するように、行デコーダ、列デコーダ、または両方を備えることができる。これにより、メモリ・コントローラ１４０−ａが１つまたは複数のメモリ・セル１０５−ｂにアクセスすることが可能になり得る。バイアス構成部品９０５は、感知構成部品１２５−ａの動作に対する電圧を提供することができる。

いくつかの場合では、メモリ・コントローラ１４０−ａは、タイミング構成部品９１０を使用して、その動作を行うことができる。例えば、タイミング構成部品９１０は、本明細書で論じた、読出しおよび書込みなどの、メモリ機能を行うためのスイッチングおよび電圧印加のタイミングを含む、様々なワード・ライン選択またはプレート・バイアスのタイミングを制御することができる。いくつかの場合では、タイミング構成部品９１０は、バイアス構成部品９０５の動作を制御することができる。

メモリ・セル１０５−ｂの論理状態を判断する際に、感知構成部品１２５−ａは、ラッチ９１５内に出力を記憶することができ、それは、メモリ・アレイ１００−ａが一部である電子デバイスの動作によって使用することができる。感知構成部品１２５−ａは、ラッチおよびメモリ・セル１０５−ｂと電子連通する感知増幅器を備えることができる。

メモリ・コントローラ１４０−ａ、またはその様々なサブコンポーネントの少なくともいくつかは、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかの機能を、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック、離散ハードウェア構成部品、または本開示に記載された機能を実施するように設計されたその任意の組合せによって実行することができる。

メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、機能の部分が１つまたは複数の物理的デバイスによって異なる物理的位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。いくつかの例では、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、本開示の様々な例によると、別々で区別される構成部品であってもよい。他の例では、メモリ・コントローラ１４０−ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、これに限らないが、受信機、送信機、送受信機、本開示に記載された１つまたは複数の他の構成部品、または本開示の様々な例によるそれらの組合せを含む、１つまたは複数の他のハードウェア構成部品と組み合わせることができる。

図１０は、本開示の様々な例による、非対称電極界面を有するメモリ・セルをサポートするデバイス１００５を備えたシステム１０００の例示的な図を示している。デバイス１００５は、図１を参照して上に記載したように、メモリ・コントローラ１４０の構成部品の例である、またはこれを含むことができる。デバイス１００５は、メモリ・コントローラ１４０−ｂおよびメモリ・セル１０５−ｃを備えたメモリ・アレイ１００−ｂ、基本入出力システム（ＢＩＯＳ）構成部品１０１５、プロセッサ１０１０、Ｉ／Ｏコントローラ１０２５、および周辺構成部品１０２０を含む、通信を送信および受信するための構成部品を含む双方向音声およびデータ通信用の構成部品を備えることができる。これらの構成部品は、１つまたは複数のバス（例えば、バス１０３０）を介して電子連通することができる。

メモリ・セル１０５−ｃは、本明細書に記載するように、情報を（すなわち、論理状態の形で）記憶することができる。メモリ・セル１０５−ｃは、例えば、図２〜図８を参照して記載されるように、自己選択メモリ構成部品を有する自己選択メモリ・セルであってもよい。

ＢＩＯＳ構成部品１０１５は、様々なハードウェア構成部品を開始および実行することができるファームウェアとして動作するＢＩＯＳを備えたソフトウェア構成部品であってもよい。ＢＩＯＳ構成部品１０１５は、プロセッサと、様々な他の構成部品、例えば、周辺構成部品、入出力制御構成部品などとの間のデータ・フローを管理することもできる。ＢＩＯＳ構成部品１０１５は、読出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意の他の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを備えることができる。

プロセッサ１０１０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央演算処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成部品、離散ハードウェア構成部品、またはそれらの任意の組合せ）を備えることができる。いくつかの場合では、プロセッサ１０１０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成することができる。他の場合では、メモリ・コントローラはプロセッサ１０１０内に集積させることができる。プロセッサ１０１０は、様々な機能（例えば、自己選択メモリにおけるプログラミング改良をサポートする機能またはタスク）を行うように、メモリ内に記憶されたコンピュータ読出し可能指示を実行するように構成することができる。

Ｉ／Ｏコントローラ１０２５は、デバイス１００５に対する入力信号および出力信号を管理することができる。Ｉ／Ｏコントローラ１０２５は、デバイス１００５内に集積されない周辺機器を管理することもできる。いくつかの場合では、Ｉ／Ｏコントローラ１０２５は、外部周辺機器に対する物理的接続またはポートに相当することができる。いくつかの場合では、Ｉ／Ｏコントローラ１０２５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。

周辺構成部品１０２０は、任意の入力または出力デバイス、あるいはそのようなデバイスに対するインターフェイスを備えることができる。例としては、ディスク・コントローラ、音声コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、あるいは周辺構成部品相互接続（ＰＣＩ）またはアクセラレイティッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットが挙げられる。

入力１０３５は、デバイス１００５またはその構成部品に入力を提供するデバイス１００５の外部のデバイスまたは信号に相当することができる。これは、ユーザ・インターフェイス、または他のデバイスとのまたはその間のインターフェイスを含むことができる。いくつかの場合では、入力１０３５は、Ｉ／Ｏコントローラ１０２５によって管理することができ、周辺構成部品１０２０を介してデバイス１００５と相互作用することができる。

出力１０４０は、デバイス１００５からの出力を受信するように構成されたデバイス１００５の外部のデバイスまたは信号、またはその構成部品のいずれかに相当することもできる。出力１０４０の例としては、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたは印刷基板などが挙げられる。いくつかの場合では、出力１０４０は、周辺構成部品１０２０を介してデバイス１００５とインターフェイス接続する周辺素子であってもよい。いくつかの場合では、出力１０４０はＩ／Ｏコントローラ１０２５によって管理することができる。

デバイス１００５の構成部品は、その機能を実行するように設計された回路を含むことができる。これは、様々な回路要素、例えば、導電性ライン、トランジスタ、コンデンサ、インダクタ、レジスタ、増幅器、または本明細書に記載された機能を実行するために構成された他の能動または非能動素子が挙げられる。デバイス１００５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。あるいは、デバイス１００５は、そのようなデバイスの一部または構成部品であってもよい。

図１１は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する方法１１００を例示するフローチャートを示す。

ブロック１１０５では、方法は、底部電極、上部電極、および底部電極と上部電極の間の自己選択メモリ構成部品を備えるスタックを形成することを含むことができる。

ブロック１１１０では、方法は、スタックを形成することに少なくとも一部基づいて第１の方向に第１の長さまで上部電極をエッチングすることを含むことができる。

ブロック１１１５では、方法は、上部電極をエッチングすることに少なくとも一部基づいて上部電極の２つの側面に接触している誘電体ライナを蒸着することを含むことができる。いくつかの例では、誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着されてもよい。

ブロック１１２０では、方法は、底部電極、上部電極、自己選択メモリ構成部品、および誘電体ライナを備えるピラーを形成するためにスタックをエッチングすることを含むことができ、ピラーは、上部電極の第１の長さより大きい第１の方向の第２の長さを有する。

いくつかの場合では、方法１１００などの方法を実施する装置が記載されている。例えば、装置は、底部電極、上部電極、および底部電極と上部電極の間の自己選択メモリ構成部品を備えるスタックを形成する手段を備えることができる。装置は、スタックを形成することに少なくとも一部基づいて第１の方向に第１の長さまで上部電極をエッチングする手段を備えることもできる。装置は、上部電極をエッチングすることに少なくとも一部基づいて上部電極の２つの側面に接触している誘電体ライナを蒸着する手段を備えることもできる。装置は、底部電極、上部電極、自己選択メモリ構成部品、および誘電体ライナを備えるラインを形成するためにスタックをエッチングする手段も備えることができ、ラインは、上部電極の第１の長さより大きい第１の方向の第２の長さを有する。

いくつかの例では、装置は、上部電極の上面にハード・マスク材料を蒸着する手段を備えることができ、ラインが形成されると、ハード・マスク材料の一部を取り除くことができる。いくつかの例では、誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着されてもよい。いくつかの例では、装置は、第１のチャンバの内側にラインを形成するためにスタックをエッチングする手段を備えることができ、誘電体ライナを蒸着することは、第１のチャンバの内側で行われる。

いくつかの例では、装置は、第１のチャンバの内側にラインを形成するためにスタックをエッチングする手段を備えることができる。装置は、第１のチャンバから第２のチャンバまでスタックを移送する手段を含むこともでき、誘電体ライナを蒸着することは、第２のチャンバの内側で行われる。いくつかの例では、装置は、底部電極、上部電極、自己選択メモリ構成部品、および誘電体ライナを備えるピラーを形成するためにスタックをエッチングする手段を備えることもでき、ピラーは、上部電極の第１の長さより大きい第２の方向の第２の長さを有する。

図１２は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートするメモリ・デバイスを形成する方法１２００を例示するフローチャートを示す。

ブロック１２０５では、方法は、底部電極、上部電極、および底部電極と上部電極の間の自己選択メモリ構成部品を備えるスタックを形成することを含むことができる。

ブロック１２１０では、方法は、スタックを形成することに少なくとも一部基づいて上部電極をエッチングすることを含むことができる。

ブロック１２１５では、方法は、上部電極をエッチングすることに少なくとも一部基づいて自己選択メモリ構成部品の上面から底面までエッチングすることを含むことができる。

ブロック１２２０では、方法は、自己選択メモリ構成部品の上面から底面までエッチングすることに少なくとも一部基づいて上部電極の２つの側面および自己選択メモリ構成部品の２つの側面に接触している誘電体ライナを蒸着することを含むことができる。いくつかの例では、誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着されてもよい。

ブロック１２２５では、方法は、底部電極、上部電極、自己選択メモリ構成部品、および誘電体ライナを備えるピラーを形成するためにスタックをエッチングすることを含むことができる。

ブロック１２３０では、方法は、底部電極の底面からこの底面に対向する上面までテーパを形成することを含むことができる。

先に記載した例は、所与の方向に単調増加または単調減少し得るテーパ化プロファイルに注目したが、これは必要ではない。例えば、自己選択メモリ構成部品の所望のプロファイル／形状は、砂時計形状、樽形状、または任意の他の形状であってもよい。

いくつかの場合では、自己選択メモリ構成部品は、樽状のテーパ化プロファイルであってもよい。例えば、メモリ・セルが所与の極性を使用してプログラミングされるとき、アニオンは、自己選択メモリ構成部品の一方の面（例えば、上面または底面）に向かってドリフトすることができ、カチオンは、自己選択メモリ構成部品の反対の面（例えば、底面または上面）に向かってドリフトすることができる。対称的な形状のメモリ・セルと比較すると、樽状のテーパ化プロファイル、または自己選択メモリ構成部品の上面および底面の幅が自己選択メモリ構成部品の中央部の幅より狭い別の非対称プロファイルを含む、またはこれによく似ている自己選択メモリ構成部品は、例えば、電極ごとに狭い接触面積を有するとともに、自己選択メモリ構成部品の中央部でより大きいバルク・イオン・リザーバを有することによって、それぞれの面でカチオンおよび／またはアニオンの密度の増加を引き起こし得る。

いくつかの場合では、方法１２００などの方法を実施する装置が記載されている。例えば、装置は、底部電極、上部電極、および底部電極と上部電極の間の自己選択メモリ構成部品を備えるスタックを形成する手段を備えることができる。装置は、スタックを形成することに少なくとも一部基づいて上部電極をエッチングする手段を備えることもできる。装置は、上部電極をエッチングすることに少なくとも一部基づいて自己選択メモリ構成部品の上面から底面までエッチングする手段を備えることもできる。装置は、自己選択メモリ構成部品の上面から底面までエッチングすることに少なくとも一部基づいて上部電極の２つの側面および自己選択メモリ構成部品の２つの側面に接触している誘電体ライナを蒸着する手段を備えることもできる。装置は、底部電極、上部電極、自己選択メモリ構成部品、および誘電体ライナを備えるピラーを形成するためにスタックをエッチングする手段を備えることもできる。装置は、底部電極の底面からこの底面に対向する上面までテーパを形成する手段を備えることもできる。

いくつかの例では、誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着されてもよい。いくつかの例では、装置は、第１のチャンバの内側にピラーを形成するためにスタックをエッチングする手段を備えることもでき、誘電体ライナを蒸着することは、第１のチャンバの内側で行われる。

いくつかの例では、装置は、第１のチャンバの内側にピラーを形成するためにスタックをエッチングする手段を備えることもできる。装置は、第１のチャンバから第２のチャンバまでスタックを移送する手段を含むこともでき、誘電体ライナを蒸着することは、第２のチャンバの内側で行われる。

図１３は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートする例示的メモリ・セル１０５−ｄ、１０５−ｅを示す。メモリ・セル１０５−ｄ、１０５−ｅは、自己選択メモリ構成部品の上面および底面の幅が自己選択メモリ構成部品の中央部の幅よりも狭い非対称幾何学的形状の例を示す。メモリ・セル１０５−ｄおよび１０５−ｅは、動作の極性によって、自己選択メモリ構成部品の一方の表面にアニオンの混み合いをもたらすとともに、他方の表面にカチオンの混み合いをもたらすことがあり、またその逆も行うことができる自己選択メモリ構成部品プロファイルを有する。

メモリ・セル１０５−ｄの自己選択メモリ構成部品２２０−ｇは、自己選択メモリ構成部品２２０−ｇの中央近くでより広い幅１３０５を有するとともに、電極２０５−ｇ、２０５−ｈと結合される自己選択メモリ構成部品２２０−ｇの表面近くでより狭い幅１３１０、１３１５を有する、樽状のテーパ化プロファイルとすることができる。いくつかの場合では、幅１３１０は、幅１３１５と同様である。いくつかの場合では、幅１３１０は、幅１３１５とは異なる。自己選択メモリ構成部品２２０−ｇは、例えば、電極２０５−ｇ、２０５−ｈを介してアクセス・ラインに結合させることができる。

メモリ・セル１０５−ｅの自己選択メモリ構成部品２２０−ｈは、自己選択メモリ構成部品２２０−ｈの上面および底面の近くでより狭い幅１３４０、１３４５を有する第２の部分および第３の部分１３３０、１３３５に対してより広い幅１３２５を有する第１の（中央）部分１３２０を有する階段状のプロファイルであってもよい。この例では、第２および第３の部分１３３０、１３３５は、異なる幅１３４０、１３４５を有する。他の例では、第２および第３の部分１３３０、１３３５は、同じ幅１３４０、１３４５を有してもよい。自己選択メモリ構成部品２２０−ｈは、例えば、電極２０５−ｉ、２０５−ｊを介してアクセス・ラインに結合させることができる。

本明細書で使用するように、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保持されるが、接地に直接接続されていない電気回路のノードのことを言う。したがって、仮想接地の電圧は、定常状態で、一時的に変動し、ほぼ０Ｖに戻ることがある。仮想接地は、動作増幅器およびレジスタからなる分圧器などの様々な電子回路素子を使用して実施することができる。他の実施も可能である。「仮想接地している」または「仮想接地された」は、約０Ｖへの接続を意味する。

「電子連通」および「結合された」という用語は、構成部品の間の電子流をサポートする構成部品間の関係のことを言う。これは、構成部品の間の直接接続を含むことができ、または中間構成部品を含むことができる。互いに電子連通または結合された構成部品は、（例えば、付勢された回路内で）能動的に電子または信号を交換していてもよく、または（例えば、付勢されていない回路内で）能動的に電子または信号を交換していなくてもよいが、回路が付勢される際に電子または信号を交換するように構成し動作可能であってもよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成部品は、電子連通し、またはスイッチの状態（すなわち、開いているまたは閉じている）に関わらず結合させることができる。

「絶縁された」という用語は、電子がその間で現在流れることが可能ではない構成部品の間の関係のことを言い、間に開回路にある場合に、構成部品は互いに絶縁されている。例えば、スイッチによって物理的に接続された２つの構成部品は、スイッチが開いている場合に、互いに絶縁させることができる。

本明細書で使用するように、「短絡」という用語は、導電性経路が問題の２つの構成部品の間の単一の中間構成部品の作動を介して構成部品の間に確立される、構成部品間の関係のことを言う。例えば、２つの構成部品間のスイッチが閉じている場合、第２の構成部品に短絡された第１の構成部品は、第２の構成部品と電子を交換することができる。したがって、短絡は、電子連通する構成部品（またはライン）間の電荷の流れを可能にする動的動作であってもよい。

メモリ・アレイ１００を含む、本明細書で論じたデバイスは、ケイ素、ゲルマニウム、ケイ素・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。いくつかの場合では、基板は半導体ウェーハである。他の場合では、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、これに限らないが、リン、ホウ素、またはヒ素を含む様々な化学種を使用して、ドーピングにより制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に行うことができる。

カルコゲニド材料は、硫黄（Ｓ）、セレニウム（Ｓｅ）およびテルル（Ｔｅ）の元素の少なくとも１つを含む材料または合金であってもよい。本明細書で論じる位相変化材料は、カルコゲニド材料であってもよい。カルコゲニド材料および合金としては、これに限らないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔが挙げられる。本明細書で使用されるような、ハイフンで結ばれた化学構成表示は、特定の化合物または合金に含まれる元素を示し、示した元素に関連する全ての化学量を示すことを意図している。例えば、Ｇｅ−ＴｅはＧｅ_ｘＴｅ_ｙを含むことができ、ｘおよびｙは任意の正の整数とすることができる。可変抵抗材料の他の例としては、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、および／または希土類金属を含む二成分金属酸化物材料または混合原子価酸化物が挙げられる。実施形態は、特定の可変抵抗材料、またはメモリ・セルのメモリ素子に関連する材料に限らない。例えば、可変抵抗材料の他の例を使用して、メモリ素子を形成することができ、特に、カルコゲニド材料、巨大な磁気抵抗材料、またはポリマー系材料を挙げることができる。

本明細書で論じた１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を示し、ソース、ドレイン、およびゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を通して他の電子素子に接続させることができる。ソースおよびドレインは導電性であってもよく、十分にドーピングした半導体領域、例えば、縮退半導体領域を含むことができる。ソースおよびドレインは、軽くドーピングした半導体領域またはチャネルによって分離させることができる。チャネルがｎタイプの（すなわち、大部分の担体が電子である）場合、ＦＥＴはｎタイプＦＥＴと言うことができる。チャネルがｐタイプの（すなわち、大部分の担体がホールである）場合、ＦＥＴはｐタイプＦＥＴと言うことができる。チャネルは、絶縁ゲート酸化物によってキャップをすることができる。チャネル導電性は、ゲートに電圧を加えることによって制御することができる。例えば、正の電圧または負の電圧をｎタイプＦＥＴまたはｐタイプＦＥＴにそれぞれ加えることにより、チャネルが導電性を有することをもたらすことができる。トランジスタの閾値電圧より大きいまたはこれに等しい電圧が、トランジスタ・ゲートに加えられると、トランジスタを「オン」または「起動」することができる。トランジスタの閾値電圧より小さい電圧がトランジスタ・ゲートに加えられると、トランジスタを「オフ」または「停止」することができる。

添付の図面に関連して本明細書に記載した説明は、例示的な構成を記載しており、実施することができる、または特許請求の範囲内にある全ての例を示すものではない。本明細書で使用する「例示的」という用語は、「例、場合、または例示として働く」ことを意味しており、「好ましい」または「他の例より有利である」ことを意味するものではない。詳細な説明は、記載した技術の理解を行う目的で、特定の詳細を含んでいる。しかし、これらの技術は、これらの特定の詳細でなく実施することができる。いくつかの場合では、既知の構造およびデバイスが、記載した例の概念を妨げるのを防ぐために、ブロック図の形で示されている。

添付の図では、同様の構成部品または機構は、同じ参照符号を有することがある。さらに、同じタイプの様々な構成部品は、参照符号の後で、ダッシュおよび同様の構成部品を区別する第２の符号によって区別することができる。第１の参照符号だけが明細書で使用されている場合、説明は、第２の参照符号とは関係なく、同じ第１の参照符号を有する同様の構成部品のいずれか１つに適用可能である。

本明細書に記載された情報および信号を、様々な異なるテクノロジーおよび技術のいずれかを使用して示すことができる。例えば、上記記載全体を通して参照することができるデータ、指示、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはその任意の組合せによって示すことができる。

本明細書の開示に関連して記載された、様々な例示的なブロックおよびモジュールは、本明細書に記載した機能を行うために設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック、離散ハードウェア構成部品、またはその任意の組合せで実施または行うことができる。汎用プロセッサはマイクロプロセッサであってもよいが、別の方法では、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、演算デバイスの組合せ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、多数のマイクロプロセッサ、ＤＳＰコアと合わせた１つまたは複数のマイクロプロセッサ、または任意の他のこのような構成）として実施することができる。

本明細書に記載した機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、機能はコンピュータ読出し可能媒体上で１つまたは複数の指示またはコードとして、記憶または伝達することができる。他の例および実施は、開示および添付の特許請求の範囲の範囲内である。例えば、ソフトウェアの性質により、上に記載した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、またはこれらのいずれかの組合せを使用して実施することができる。機能を実施する機構はまた、機能の部分が異なる物理位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書で使用されるように、アイテムのリスト（例えば、「少なくとも１つの」または「１つまたは複数の」などの表現が前にあるアイテムのリスト）で使用されるような「または」は、例えば、Ａ、ＢまたはＣの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示す。また、本明細書で使用されるように、「基づく」という表現は、排他的な一連の条件に言及するものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。すなわち、本明細書で使用されるように、「基づく」という表現は、「少なくとも部分的に基づく」という表現と同様の方法で解釈すべきである。

コンピュータ読出し可能媒体は、１つの場所から別のところへのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体および通信媒体の両方を含む。非一時的な記憶媒体は、汎用または専用コンピュータによってアクセスすることができる任意の市販の媒体であってもよい。例として、これに限らないが、非一時的なコンピュータ読出し可能媒体としては、ＲＡＭ、ＲＯＭ、電気消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶デバイスまたは他の磁気記憶デバイス、または指示またはデータ構造の形で所望のプログラム・コード手段を担持または記憶するために使用することができ、汎用または専用コンピュータ、または汎用または専用プロセッサによってアクセスすることができる任意の他の非一時的な媒体を含むことができる。また、任意の接続がコンピュータ読出し可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン（ＤＳＬ）、または赤外線、無線およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから伝達される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン（ＤＳＬ）、または赤外線、無線およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で使用する、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスクおよびブルーレイ・ディスクを含み、ディスク（ｄｉｓｋ）は通常データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組合せはまた、コンピュータ読出し可能媒体の範囲内に含まれる。

本明細書の記載は、当業者が本開示を利用または使用することを可能にするために提供されたものである。本開示に対する様々な変更は、当業者には容易に明らかであろうし、また本明細書で定義された一般的原理は本開示の範囲から逸脱することなく他の変更に適用することができる。したがって、本開示は本明細書に記載した例および設計に限定されるものではなく、本明細書で開示された原理および新規な特徴と矛盾しない最も広い範囲と一致するものとする。

［クロスリファレンス］
特許に対する本出願は、２０１８年２月９日に出願の“ＭＥＭＯＲＹ ＣＥＬＬＳ ＷＩＴＨ ＡＳＹＭＭＥＴＲＩＣＡＬ ＥＬＥＣＴＲＯＤＥ ＩＮＴＥＲＦＡＣＥＳ”という名称のＰｉｒｏｖａｎｏ等による米国特許出願番号１５／８９３，１０８の優先権を主張する２０１９年１月２９日に出願の“ＭＥＭＯＲＹ ＣＥＬＬＳ ＷＩＴＨ ＡＳＹＭＭＥＴＲＩＣＡＬ ＥＬＥＣＴＲＯＤＥ ＩＮＴＥＲＦＡＣＥＳ”という名称のＰｉｒｏｖａｎｏ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０１５６８３の優先権を主張し、該出願の各々は、本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。

アクセスの際、メモリ・セル１０５は、感知構成部品１２５によって読み出す、または感知することができる。例えば、感知構成部品１２５は、メモリ・セル１０５にアクセスすることによって生成される信号に基づいて、メモリ・セル１０５の記憶された論理状態を判断するように構成することができる。信号は電圧または電流を含むことができ、感知構成部品１２５は、電圧感知増幅器、電流感知増幅器、または両方を備えることができる。例えば、電圧は、（対応するワード・ライン１１０およびデジット・ライン１１５を使用して）メモリ・セル１０５に加えることができ、得られた電流の大きさはメモリ・セル１０５の電気抵抗に依存することがある。同様に、電流をメモリ・セル１０５に加えることができ、電流を生成するための電圧の大きさはメモリ・セル１０５の電気抵抗に依存することがある。感知構成部品１２５は、信号を検出および増幅させるために、様々なトランジスタまたは増幅器を備えていてもよく、ラッチングと呼ぶことができる。メモリ・セル１０５の検出された論理状態はその後、入出力１３５として出力することができる。いくつかの場合では、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０に接続、または電子連通してもよい。

さらに、長さ５０８は、ワード・ライン方向に誘電体ライナ３０５−ｂの内面５０４と内面５０６の間で測定することができる。誘電体ライナ３０５−ｂの内面５０４および５０６は、上部電極２０５−ｃの側面５０５および５１０と接触していてもよい。加えて、誘電体ライナ３０５−ｂの内面５０４および５０６は、自己選択メモリ構成部品２２０−ｃの側面５１５および５２０に接触していることもできる。いくつかの場合では、長さ５０８は、底部電極２１０−ｃの上部長さ５４０および底部長さ５４５より大きくてもよい。

さらに、長さ６７０は、ワード・ライン方向に誘電体ライナ３０５−ｃの内面６７５と内面６８０の間で測定することができる。誘電体ライナ３０５−ｃの内面６７５および６８０は、上部電極２０５−ｄの側面６０５および６１０と接触していてもよい。加えて、誘電体ライナ３０５−ｃの内面６７５および６８０は、自己選択メモリ構成部品２２０−ｄの側面６１５および６２０に接触していることもできる。いくつかの場合では、長さ６７０は、底部電極２１０−ｄの上部長さ６４０および底部長さ６４５より大きくてもよい。

上部電極２０５−ｄは、自己選択メモリ構成部品２２０−ｄを通して底部電極２１０−ｄと電子連通することができる。いくつかの場合では、上部電極２０５−ｄの長さ６２５は、ワード・ライン方向の底部電極２１０−ｄの上部長さ６４０および底部長さ６４５より大きくてもよい。別の方法では、上部電極２０５−ｄの長さ６５０は、デジット・ライン方向の底部電極２１０−ｄの長さ６６０より小さくてもよい。長さ６３５は、ワード・ライン方向の底部電極２１０−ｄの上部長さ６４０および底部長さ６４５より大きくてもよい。

図７は、本開示の例による、処理ステップ７００−ａ、７００−ｂ、および７００−ｃを含むことができる、非対称電極界面を有するメモリ・セルをサポートする自己選択メモリ・デバイスを形成する例示的なプロセス・フローを示している。得られたメモリ・デバイスは、図１〜図６を参照して記載されたメモリ・セルを備えたメモリ・セルおよびアーキテクチャの例であってもよい。いくつかの場合では、処理ステップ７００−ａ、７００−ｂ、および７００−ｃは、ワード・ライン方向、デジット・ライン方向、または両方に行われてもよい。

図１３は、本開示の例による、非対称電極界面を有するメモリ・セルをサポートする例示的メモリ・セル１０５−ｄ、１０５−ｅを示す。メモリ・セル１０５−ｄ、１０５−ｅは、自己選択メモリ構成部品の上面および底面の幅が自己選択メモリ構成部品の中央部の幅よりも狭い非対称幾何学的形状の例を示す。メモリ・セル１０５−ｄ、１０５−ｅは、動作の極性によって、自己選択メモリ構成部品の一方の表面にアニオンの混み合いをもたらすとともに、他方の表面にカチオンの混み合いをもたらすことがあり、またその逆も行うことができる自己選択メモリ構成部品プロファイルを有する。

メモリ・セル１０５−ｄの自己選択メモリ構成部品２２０−ｇは、自己選択メモリ構成部品２２０−ｇの中央近くでより広い幅１３０５を有するとともに、電極２０５−ｇ、２０５−ｈと結合される自己選択メモリ構成部品２２０−ｇの表面近くでより狭い幅１３１０と幅１３１５を有する、樽状のテーパ化プロファイルとすることができる。いくつかの場合では、幅１３１０は、幅１３１５と同様である。いくつかの場合では、幅１３１０は、幅１３１５とは異なる。自己選択メモリ構成部品２２０−ｇは、例えば、電極２０５−ｇ、２０５−ｈを介してアクセス・ラインに結合させることができる。

メモリ・セル１０５−ｅの自己選択メモリ構成部品２２０−ｈは、自己選択メモリ構成部品２２０−ｈの上面の近くでより狭い幅１３４０を有する第２の部分１３３０および自己選択メモリ構成部品２２０−ｈの底面の近くでより狭い幅１３４５を有する第３の部分１３３５に対してより広い幅１３２５を有する第１の（中央）部分１３２０を有する階段状のプロファイルであってもよい。この例では、第２の部分１３３０は、第３の部分１３３５の幅１３４５と異なる幅１３４０を有してもよい。他の例では、第２の部分１３３０は、第３の部分１３３５の幅１３４５と同じ幅１３４０を有してもよい。自己選択メモリ構成部品２２０−ｈは、例えば、電極２０５−ｉ、２０５−ｊを介してアクセス・ラインに結合させることができる。

Claims (25)

1. 上部電極と、
   底部電極と、
   前記上部電極に接触している上面の第１の面積、および前記上面に対向する底面の第２の面積を有する自己選択メモリ構成部品とを有し、ここで、前記上部電極に接触している前記第１の面積は、前記底部電極に接触している前記第２の面積とは異なるサイズであることを特徴とする、
   メモリ・デバイス。
2. 第１の方向に形成され、前記第１の方向に沿って前記自己選択メモリ構成部品の２つの側面に接触している誘電体ライナ
   をさらに含むことを特徴とする、請求項１に記載のメモリ・デバイス。
3. 誘電体ライナは、前記自己選択メモリ構成部品の前記上面および第１の方向の前記上部電極の２つの側面に接触していることを特徴とする、請求項１に記載のメモリ・デバイス。
4. 誘電体ライナは、前記自己選択メモリ構成部品の前記上面、前記上部電極の２つの側面、および第２の方向に延びるデジット・ラインの２つの側面に接触していることを特徴とする、請求項１に記載のメモリ・デバイス。
5. 前記自己選択メモリ構成部品の前記上面は、前記自己選択メモリ構成部品の前記底面の面積に等しい面積を有することを特徴とする、請求項１に記載のメモリ・デバイス。
6. 前記上部電極と電気的接触している前記上面の前記第１の面積は、前記底部電極と電気的接触している前記底面の前記第２の面積未満であることを特徴とする、請求項１に記載のメモリ・デバイス。
7. 前記上部電極の長さは、第１の方向の前記自己選択メモリ構成部品の長さ未満であることを特徴とする、請求項１に記載のメモリ・デバイス。
8. 前記上部電極の長さは、第１の方向の前記底部電極の長さ未満であることを特徴とする、請求項１に記載のメモリ・デバイス。
9. 前記上部電極および誘電体ライナの長さは、第１の方向の前記自己選択メモリ構成部品の長さに等しいことを特徴とする、請求項１に記載のメモリ・デバイス。
10. 誘電体ライナは、第１の方向の前記自己選択メモリ構成部品の２つの側面および前記上部電極の２つの側面に接触していることを特徴とする、請求項１に記載のメモリ・デバイス。
11. 誘電体ライナは、第２の方向に延びる前記自己選択メモリ構成部品の２つの側面、前記上部電極の２つの側面、およびデジット・ラインの２つの側面に接触していることを特徴とする、請求項１に記載のメモリ・デバイス。
12. 前記上部電極と電気的接触している前記上面の前記第１の面積は、前記底部電極と電気的接触している前記底面の前記第２の面積より大きいことを特徴とする、請求項１に記載のメモリ・デバイス。
13. 前記自己選択メモリ構成部品の前記底面の面積は、前記底部電極の前記上面の面積より大きいことを特徴とする、請求項１に記載のメモリ・デバイス。
14. 前記底部電極は、底面から前記底面に対向する上面までテーパ化することを特徴とする、請求項１に記載のメモリ・デバイス。
15. 前記上部電極の２つの側面に接触している誘電体ライナの内面間の長さは、第１の方向の前記底部電極の長さより大きく、前記自己選択メモリ構成部品の２つの側面に接触している誘電体ライナの内面間の長さは、前記第１の方向の前記底部電極の前記長さより大きいことを特徴とする、請求項１に記載のメモリ・デバイス。
16. メモリ・デバイスを形成する方法であって、
    底部電極、上部電極、および前記底部電極と前記上部電極の間の自己選択メモリ構成部品を含むスタックを形成するステップと、
    前記スタックを形成するステップに少なくとも一部基づいて第１の方向に第１の長さまで前記上部電極をエッチングするステップと、
    前記上部電極をエッチングするステップに少なくとも一部基づいて前記上部電極の２つの側面に接触している誘電体ライナを蒸着するステップと、
    前記底部電極、前記上部電極、前記自己選択メモリ構成部品、および前記誘電体ライナを含むラインを形成するために前記スタックをエッチングするステップであって、前記ラインは、前記上部電極の前記第１の長さより大きい前記第１の方向の第２の長さを有する、ステップと
    を含むことを特徴とする、方法。
17. 前記上部電極の上面にハード・マスク材料を蒸着するステップをさらに含み、ここで、前記ラインが形成されると、前記ハード・マスク材料の一部が取り除かれることを特徴とする、
    請求項１６に記載の方法。
18. 前記誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着させられることを特徴とする、請求項１６に記載の方法。
19. 第１のチャンバの内側に前記ラインを形成するために前記スタックをエッチングするステップをさらに含み、ここで、前記誘電体ライナを蒸着するステップは、前記第１のチャンバの内側で行われることを特徴とする、
    請求項１６に記載の方法。
20. 第１のチャンバの内側に前記ラインを形成するために前記スタックをエッチングするステップと、
    前記第１のチャンバから第２のチャンバまで前記スタックを移送するステップとをさらに含み、ここで、前記誘電体ライナを蒸着するステップは、前記第２のチャンバの内側で行われることを特徴とする、
    請求項１６に記載の方法。
21. 前記底部電極、前記上部電極、前記自己選択メモリ構成部品、および前記誘電体ライナを含むピラーを形成するために前記スタックをエッチングするステップであって、前記ピラーは、前記上部電極の前記第１の長さより大きい第２の方向の第２の長さを有する、ステップをさらに含むことを特徴とする、
    請求項１６に記載の方法。
22. メモリ・デバイスを形成する方法であって、
    底部電極、上部電極、および前記底部電極と前記上部電極の間の自己選択メモリ構成部品を含むスタックを形成するステップと、
    前記スタックを形成するステップに少なくとも一部基づいて前記上部電極をエッチングするステップと、
    前記上部電極をエッチングするステップに少なくとも一部基づいて前記自己選択メモリ構成部品の上面から底面までエッチングするステップと、
    前記自己選択メモリ構成部品の前記上面から前記底面までエッチングするステップに少なくとも一部基づいて前記上部電極の２つの側面および前記自己選択メモリ構成部品の２つの側面に接触している誘電体ライナを蒸着するステップと、
    前記底部電極、前記上部電極、前記自己選択メモリ構成部品、および前記誘電体ライナを含むピラーを形成するために前記スタックをエッチングするステップと、
    前記底部電極の底面から前記底面に対向する上面までテーパを形成するステップと
    を含むことを特徴とする、方法。
23. 前記誘電体ライナは、ｉｎ−ｓｉｔｕ技法またはｅｘ−ｓｉｔｕ技法を使用して蒸着させられることを特徴とする、請求項２２に記載の方法。
24. 第１のチャンバの内側に前記ピラーを形成するために前記スタックをエッチングするステップをさらに含み、ここで、前記誘電体ライナを蒸着するステップは、前記第１のチャンバの内側で行われることを特徴とする、
    請求項２２に記載の方法。
25. 第１のチャンバの内側に前記ピラーを形成するために前記スタックをエッチングするステップと、
    前記第１のチャンバから第２のチャンバまで前記スタックを移送するステップとをさらに含み、ここで、前記誘電体ライナを蒸着するステップは、前記第２のチャンバの内側で行われることを特徴とする、
    請求項２２に記載の方法。
    

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