JP2019057660A - メモリデバイス - Google Patents

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翔吾 板井
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忠臣 大坊
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親義 鎌田
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Abstract

【課題】 高い記憶密度及び高い信頼性を実現する。【解決手段】実施形態のメモリデバイスは、基板９０上の第１のメモリ素子２００Ａと、基板の表面に対して平行な第１の方向において第１のメモリ素子２００Ａに隣り合う第１のコンタクト部ＣＰ１Ａと、基板９０の表面に対して垂直な第２の方向において第１のメモリ素子２００Ａ上方に配置された第２のコンタクト部ＣＰ２と、第２の方向において第１のコンタクト部ＣＰ１上方に配置された第２のメモリ素子２００Ｂと、を含む。第１及び第２のメモリ素子２００Ａ，２００Ｂの上部の第１の寸法Ｄ１は、前記第１及び第２のメモリ素子２００Ａ，２００Ｂの下部の第２の寸法Ｄ２より小さい。第１及び第２のコンタクト部ＣＰ１，ＣＰ２の上部の第３の寸法Ｄ３は、第１及び第２のコンタクト部ＣＰ１，ＣＰ２の下部の第４の寸法Ｄ４より大きい。【選択図】 図６

Description

本発明の実施形態は、メモリデバイスに関する。
メモリデバイスのビットコストの低減及び記憶密度の向上のために、メモリデバイスの新規の構造及び製造方法が、開発及び研究されている。
米国特許出願公開第２０１５／０３３３２５２号明細書
高い信頼性及び高い記憶密度のメモリデバイスを実現する。
本実施形態のメモリデバイスは、基板上方に配置された第１のメモリ素子と、前記基板の表面に対して平行な第１の方向において、前記第１のメモリ素子に隣り合う第１のコンタクト部と、前記基板の表面に対して垂直な第２の方向において、前記第１のメモリ素子上方に配置された第２のコンタクト部と、前記第２の方向において、前記第１のコンタクト部上方に配置された第２のメモリ素子と、を含む。前記第１及び第２のメモリ素子の上部の第１の寸法は、前記第１及び第２のメモリ素子の下部の第２の寸法より小さく、前記第１及び第２のコンタクト部の上部の第３の寸法は、前記第１及び第２のコンタクト部の下部の第４の寸法より大きい。
実施形態のメモリデバイスを含むシステムの構成例を示すブロック図。 実施形態のメモリデバイスの構成例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの構成例を示す等価回路図。 実施形態のメモリデバイスのメモリ素子の構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す平面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す図。 第２の実施形態のメモリデバイスの構造例を示す平面図。 第２の実施形態のメモリデバイスの構造例を示す断面図。 第３の実施形態のメモリデバイスの構造例を示す平面図。 第３の実施形態のメモリデバイスの構造例を示す断面図。 第３の実施形態のメモリデバイスの構造例を示す断面図。 第４の実施形態のメモリデバイスの構造例を示す断面図。 第４の実施形態のメモリデバイスの製造方法の一工程を示す図。 第４の実施形態のメモリデバイスの製造方法の一工程を示す図。 第４の実施形態のメモリデバイスの製造方法の一工程を示す図。 第４の実施形態のメモリデバイスの製造方法の一工程を示す図。 第５の実施形態のメモリデバイスの構造例を示す断面図。 第５の実施形態のメモリデバイスの製造方法の一工程を示す図。 第５の実施形態のメモリデバイスの製造方法の一工程を示す図。 第６の実施形態のメモリデバイスの製造方法の一工程を示す図。 第６の実施形態のメモリデバイスの製造方法の一工程を示す図。 第６の実施形態のメモリデバイスの製造方法の一工程を示す図。 第６の実施形態のメモリデバイスの製造方法の一工程を示す図。 実施形態のメモリデバイスの変形例を示す図。
［実施形態］
図１乃至図３９を参照して、実施形態のメモリデバイス及びメモリデバイスの製造方法について説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図２１を参照して、第１の実施形態のメモリデバイス及びメモリデバイスの製造方法について説明する。
（ａ）構成
図１乃至図４を参照して、本実施形態のメモリデバイスの構成について説明する。
図１は、本実施形態のメモリデバイスを含むシステムの一例を示すブロック図である。
図１に示されるように、メモリシステムは、例えば、本実施形態のメモリデバイス１、メモリコントローラ５及びホストデバイス９００を含む。
ホストデバイス９００は、メモリコントローラ５を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などの各種の動作を、メモリデバイス１に要求できる。
メモリデバイス１は、メモリコントローラ５に直接的又は間接的に接続されている。例えば、メモリデバイス１は、ストレージクラスメモリやメインメモリである。
メモリコントローラ５は、接続端子、コネクタ又はケーブルを介して、ホストデバイス９００に直接的又は間接的に結合されている。
メモリコントローラ５は、メモリデバイス１の動作を制御できる。メモリコントローラ５は、処理回路５０、内蔵メモリ５１及びＥＣＣ回路などを含む。
メモリコントローラ５は、ホストデバイス９００からの要求に基づいて、コマンドを発行する。メモリコントローラ５は、発行したコマンドを、メモリデバイス１に送信する。
メモリデバイス１は、メモリコントローラ５からのコマンドに対応する動作を実行する。
例えば、メモリコントローラ５は、ホストデバイス９００からの要求がデータの書き込みである場合において、書き込みコマンドをメモリデバイス１に送信する。メモリコントローラ５は、書き込みコマンドと共に、選択すべきメモリセルのアドレス、メモリセルに書き込むべきデータ、及び、制御信号を送信する。メモリデバイス１は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。
例えば、メモリコントローラ５は、ホストデバイス９００からの要求がデータの読み出しである場合において、読み出しコマンドをメモリデバイス１に送信する。メモリコントローラ５は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。メモリデバイス１は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。メモリデバイス１は、読み出されたデータを、メモリコントローラ５に送信する。メモリコントローラ５は、メモリデバイス１からのデータを受信する。メモリコントローラ５は、メモリデバイス１からのデータを、ホストデバイス９００に送信する。
このように、メモリデバイス１は、メモリシステム内において、他のデバイス９００，５からの制御によって、所定の動作を実行する。
例えば、メモリデバイス１及びメモリコントローラ５は、プロセッサ５００内に設けられている。ホストデバイス９００は、プロセッサ５００に電気的に結合されている。ホストデバイス９００は、携帯端末、スマートフォン、ゲーム機器、プロセッサ、サーバ、及び、パーソナルコンピュータなどから選択される少なくとも１つのデバイスである。
以下において、メモリコントローラ５及びホストデバイス９００の少なくとも一方は、外部デバイスとよばれる。
尚、本実施形態のメモリデバイス１は、メモリコントローラ５内又はホストデバイス９００内のメモリでもよい。また、メモリコントローラ５は、ホストデバイス９００内に設けられていてもよい。プロセッサ５００は、ホストデバイス９００内に設けられてもよい。
図２は、本実施形態のメモリデバイスの内部構成を示すブロック図である。
図２に示されるように、本実施形態のメモリデバイス１は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、デコード回路１３０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ１００は、複数のメモリセルＭＣを含む。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、デコード回路１３０からのアドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（ワード線）は、選択ロウ（選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（非選択ワード線）とよばれる。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、デコード回路１３０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（ビット線）は、選択カラム（選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（非選択ビット線）とよばれる。
デコード回路１３０は、Ｉ／Ｏ回路１６０からのアドレスＡＤＲをデコードする。デコード回路１３０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に供給する。アドレス（例えば、物理アドレス）ＡＤＲは、選択されるカラムアドレス及び選択されるロウアドレスを、含む。
書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、書き込み電流を、メモリセルストリング２０に供給することによって、メモリ素子にデータを書き込む。
例えば、書き込み回路１４０は、電圧源（又は電流源）、ラッチ回路などを有する。
読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、ビット線ＢＬの電位又は電流値をセンスすることによって、メモリ素子内のデータを読み出す。
例えば、読み出し回路１５０は、電圧源（又は電流源）、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として提供されてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、メモリデバイス１内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（例えば、メモリコントローラ５）からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータＤＴを、読み出しデータとして、外部デバイスへ転送する。
Ｉ／Ｏ回路１６０は、外部デバイスからのアドレスＡＤＲを、デコード回路１３０に転送する。Ｉ／Ｏ回路１６０は、外部デバイスからのコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサまたは内部コントローラともよばれる）１９０は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス１内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、メモリデバイス１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイス５，９００とメモリデバイス１との間の動作タイミング及びメモリデバイスの内部の動作タイミングを制御するための信号である。
図３は、本実施形態のメモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
本実施形態のメモリデバイスは、例えば、クロスポイント構造のメモリセルアレイ１００を有する。
図３に示されるように、メモリセルアレイ１００内において、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１００内において、複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続されている。
Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続されている。
例えば、本実施形態のメモリデバイスが、メモリデバイス（例えば、ＭＲＡＭ）である場合、１つのメモリセルＭＣは、１つの磁気抵抗効果素子２００を含む。ＭＲＡＭにおいて、磁気抵抗効果素子２００は、メモリセルＭＣのメモリ素子として機能する。
磁気抵抗効果素子２００の一端が、ビット線ＢＬに接続され、磁気抵抗効果素子２００の他端が、ワード線ＷＬに接続される。
図４は、本実施形態のメモリデバイスのメモリセルにおける、磁気抵抗効果素子の構成を説明するための模式的断面図である。
図４に示されるように、磁気抵抗効果素子２００は、少なくとも２つの磁性層２０１，２０２と、２つの磁性層２０１，２０２間の非磁性層２０３とを含む。
磁気抵抗効果素子２００は、柱状の積層体である。
例えば、磁性層２０１，２０２及び非磁性層２０３は、磁気トンネル接合を形成する。これによって、磁気抵抗効果素子２００は、磁気トンネル接合を有する。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子２００は、ＭＴＪ素子２００とよばれる。ＭＴＪ素子における非磁性層２０３は、トンネルバリア層とよばれる。トンネルバリア層２０３は、例えば、ＭｇＯを含む絶縁膜である。
ＭＴＪ素子２００の一端に、電極２０８が設けられている。ＭＴＪ素子２００の他端に、電極２０９が設けられている。磁性層２０１，２０２及びトンネルバリア層２０３は、２つの電極２０８，２０９間に挟まれている。
以下において、説明の明確化のために、２つの電極のうち一方の電極２０８は、下部電極２０８とよばれ、他方の電極２０９は、上部電極２０９とよばれる。
ＭＴＪ素子２００の断面形状において、ＭＴＪ素子２００の上端側（上部電極２０９側）の寸法Ｄ１は、ＭＴＪ素子２００の下端側（下部電極２０８側）の寸法よりＤ２より小さい。寸法Ｄ１，Ｄ２は、基板の表面に対して平行方向の寸法（例えば、直径、又は、長手方向の寸法）である。
以下において、素子の上部側の寸法が素子の下部側の寸法より小さい形状は、テーパー状とよばれる。これとは反対に、素子の上部側の寸法が素子の下部側の寸法より大きい形状は、逆テーパー状とよばれる。
例えば、ＭＴＪ素子２００は、円形状、楕円形状、又は、矩形状の平面形状を有する。
図４の例において、磁性層２０１，２０２は、垂直磁気異方性を有する。垂直磁気異方性を有する磁性層２０１，２０２の磁化は、層面に対して実質的に垂直である。磁性層２０１，２０２の磁化は、層２０１，２０２，２０３の積層方向に対して実質的に平行である。
尚、磁性層２０１，２０２は、面内磁気異方性を有していてもよい。面内磁気異方性を有する磁性層２０１，２０２の磁化は、層面に対して実質的に平行である。磁性層２０１，２０２の磁化は、層２０１，２０２，２０３の積層方向に対して実質的に垂直である。
磁性層２０１は、磁化の向きが可変であり、磁性層２０２は、磁化の向きが不変（固定状態、固着状態）である。
本実施形態において、磁化の向きが可変な磁性層２０２は、記憶層（又は、自由層）１０２とよばれ、磁化の向きが不変な磁性層２０１は、参照層（又は、固定層、固着層）２０１とよばれる。
磁化の向きが不変とは、磁気抵抗効果素子２００に記憶層２０２の磁化の向きを反転させる（変える）ための電圧又は電流が供給された場合に、参照層２０１の磁化の向きは反転しないことを、意味する。磁性層の磁化の向きが反転する電圧値又は電流値は、磁化反転しきい値とよばれる。
参照層２０１の磁化反転しきい値が、記憶層２０２の磁化反転しきい値より高い値に設定される。これによって、記憶層２０２の磁化の向きを反転させるために、記憶層２０２の磁化反転しきい値程度の電圧又は電流が磁気抵抗効果素子２００に供給されたとしても、参照層２０１の磁化の向きは、反転しない。
参照層２０１と下部電極２０８との間に、シフトキャンセル層が設けられてもよい。例えば、シフトキャンセル層と参照層２０１とは、ＳＡＦ（synthetic antiferromagnetic）構造を形成する。
ＭＴＪ素子２００の抵抗値（磁気抵抗値）は、記憶層２０２の磁化の向きと参照層２０１の磁化の向きと間の相対的な関係（磁化配列）に応じて、変化する。
記憶層２０２の磁化の向きが参照層２０１の磁化の向きと同じである場合（ＭＴＪ素子の磁化配列が平行配列状態である場合）、ＭＴＪ素子２００は、第１の抵抗値Ｒ１を有する。
記憶層２０２の磁化の向きが参照層２０１の磁化の向きに対して反対である場合（ＭＴＪ素子の磁化配列が反平行配列状態である場合）、ＭＴＪ素子２００は、第２の抵抗値Ｒ２を有する。第２の抵抗値は、第１の抵抗値より高い。
本実施形態において、ＭＴＪ素子の磁化配列の状態に関して、平行配列状態は、Ｐ状態と表記され、反平行配列状態は、ＡＰ状態と表記される。
ＭＴＪ素子２００が、磁化配列状態に応じて異なる抵抗値を有することを利用して、データ（情報）が、ＭＴＪ素子２００内に記憶される。例えば、第１の抵抗値又は第２の抵抗値を有するＭＴＪ素子は、１ビット（“０”又は“１”）のデータを記憶する。
例えば、ＭＴＪ素子２００の抵抗値が第１の抵抗値Ｒ１に設定された場合に、ＭＴＪ素子（Ｐ状態（低抵抗状態）のＭＴＪ素子）１００は、第１のデータ（例えば、“０”データ）を記憶する。ＭＴＪ素子２００の抵抗値が第２の抵抗値Ｒ２に設定された場合に、ＭＴＪ素子（ＡＰ状態（高抵抗状態）のＭＴＪ素子）１００は、第２のデータ（例えば、“１”データ）を記憶する。
尚、ＭＴＪ素子２００は、素子の構造（例えば、記憶層の数）又は磁性層の磁化の制御によって、２ビット以上のデータを記憶することができる。
尚、以下において、ＭＴＪ素子がメモリ素子に用いられた例が、主に説明されるが、本実施形態のメモリデバイスにおいて、ＭＴＪ素子以外のメモリ素子が、メモリセルに用いられてもよい。
例えば、遷移金属酸化物（例えば、酸化チタン）が用いられた可変抵抗素子、カルコゲナイド系材料（例えば、ＧｅＳｂＴｅ）が用いられた相変化素子、及び、遷移金属酸化物と半導体との積層膜（例えば、酸化チタンとアモルファスシリコン）を用いた素子、などから選択される１つが、メモリ素子２００に用いられてもよい。
（ｂ）構造例
図５乃至図７を参照して、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構造例について、説明する。
図５は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための平面図である。図６及び図７は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための断面図である。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。図７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図である。
図５に示されるように、複数のメモリ素子（ここでは、ＭＴＪ素子）２００（２００Ａ，２００Ｂ）が、Ｘ−Ｙ平面内において、基板９０上方にマトリクス状に配列されている。
複数のワード線ＷＬは、基板９０上においてＹ方向において配列される。ワード線ＷＬは、Ｘ方向に延在する。複数のビット線ＢＬは、基板９０の上方に、Ｘ方向において配列される。ビット線ＢＬは、Ｙ方向に延在する。
本実施形態において、メモリセルアレイ１００は、複数の階層（以下では、アレイ層とよばれる）を含む。
図６及び図７に示されるように、メモリセルアレイ１００は、複数の第１のＭＴＪ素子２００Ａを含む第１のアレイ層（第１の階層）ＭＬ１と、複数の第２のＭＴＪ素子２００Ｂを含む第２のアレイ層（第２の階層）ＭＬ２とを含む。
層間絶縁膜９１が、Ｙ方向に隣り合うワード線ＷＬ間に、設けられている。
例えば、基板９０は、半導体基板（例えば、シリコン基板）上の絶縁膜である。この場合において、半導体基板上に、ＭＲＡＭの上述の回路を形成するための複数の素子（例えば、トランジスタ）が形成されてもよい。
第１のアレイ層ＭＬ１において、複数のＭＴＪ素子２００Ａ及び複数のコンタクトプラグ（コンタクト部）ＣＰ１が、Ｘ−Ｙ平面内において、配列されている。ＭＴＪ素子２００Ａ及びコンタクトプラグＣＰ１は、層間絶縁膜９２内に設けられている。
Ｘ方向において、複数のＭＴＪ素子２００Ａ及び複数のコンタクトプラグＣＰ１が、交互に配列されている。Ｙ方向において、複数のＭＴＪ素子２００Ａ及び複数のコンタクトプラグＣＰ１が、交互に配列されている。
Ｘ−Ｙ平面において斜め方向に、複数のＭＴＪ素子２００Ａが配列される。Ｘ−Ｙ平面において斜め方向に、複数のコンタクトプラグＣＰ１が配列される。
ＭＴＪ素子２００Ａ及びコンタクトプラグＣＰ１は、基板９０上のワード線ＷＬ上に配置されている。
第１のアレイ層ＭＬ１内のＭＴＪ素子２００Ａにおいて、Ｚ方向に関して、図４のＭＴＪ素子２００の下部電極２０８は、ワード線ＷＬ側に位置し、ＭＴＪ素子２００の上部電極２０９は、ビット線ＢＬ側に位置する。
コンタクトプラグＣＰ１の断面形状において、コンタクトプラグＣＰ１の上部側（ビット線ＢＬ側）の寸法（長さ）Ｄ３が、コンタクトプラグＣＰ１の下部側（ワード線ＷＬ側）の寸法Ｄ４より大きい。コンタクトプラグＣＰ１は、逆テーパー状の断面形状を有する。尚、ＭＴＪ素子２００Ａは、テーパー状の断面形状を有する。
第２のアレイ層ＭＬ２は、Ｚ方向において、第１のアレイ層ＭＬ１上に積層されている。
第２のアレイ層ＭＬ２において、複数のＭＴＪ素子２００Ｂ及び複数のコンタクトプラグＣＰ２が、Ｘ−Ｙ平面内において、配列されている。ＭＴＪ素子２００Ｂ及びコンタクトプラグＣＰ２は、層間絶縁膜９３内に設けられている。
Ｘ方向において、複数のＭＴＪ素子２００Ｂ及び複数のコンタクトプラグＣＰ２が、交互に配列されている。Ｙ方向において、複数のＭＴＪ素子２００Ｂ及び複数のコンタクトプラグＣＰ２が、交互に配列されている。
Ｘ−Ｙ平面において斜め方向に、複数のＭＴＪ素子２００Ｂが配列される。Ｘ−Ｙ平面において斜め方向に、複数のコンタクトプラグＣＰ２が配列される。
ビット線ＢＬは、Ｙ方向に配列された複数のＭＴＪ素子２００Ｂ及び複数のコンタクトプラグＣＰ２上に、配置されている。
第２のアレイ層ＭＬ２内のＭＴＪ素子２００Ｂにおいて、Ｚ方向に関して、図４のＭＴＪ素子２００の下部電極２０８は、ワード線ＷＬ側に位置し、ＭＴＪ素子２００の上部電極２０９は、ビット線ＢＬ側に位置する。
コンタクトプラグＣＰ２の断面形状において、コンタクトプラグＣＰ１の構造と同じように、コンタクトプラグＣＰ２の上部側の寸法（長さ）が、コンタクトプラグＣＰ２の下部側の寸法より大きい。コンタクトプラグＣＰ２は、逆テーパー状の断面形状を有する。ＭＴＪ素子２００Ｂは、テーパー状の断面形状を有する。
ＭＴＪ素子２００Ｂは、Ｚ方向において、コンタクトプラグＣＰ１上に積層されている。コンタクトプラグＣＰ２は、Ｚ方向において、ＭＴＪ素子２００Ａ上に積層されている。
Ｚ方向において、ＭＴＪ素子２００Ｂは、ＭＴＪ素子２００Ａと上下に重ならない位置に配置されている。
これによって、メモリセルアレイ１００がＺ方向から見られた場合、メモリセルアレイ１００は、異なるアレイ層ＭＬのＭＴＪ素子２００Ａ，２００Ｂが２次元にマトリクス状に配列されたレイアウトを有する。
本実施形態において、各アレイ層ＭＬにおいて、テーパー状のＭＴＪ素子２００と逆テーパー状のコンタクトプラグとＣＰとがアレイ層ＭＬ内に設けられることによって、アレイ層ＭＬ内のＭＴＪ素子の密度（充填率）を、向上できる。
メモリセルアレイ１００内において、Ｘ方向及びＹ方向に平行な辺を有する２×２の四角形６００の四隅に、ＭＴＪ素子２００Ａ，２００Ｂが配置される。例えば、四角形の対角線上に、同じアレイ層ＭＬ内のＭＴＪ素子２００が、配列されている。これに伴って、２×２の四角形の四隅に、ＭＴＪ素子２００の上下に重なるコンタクトプラグＣＰ１，ＣＰ２が配置される。例えば、四角形の対角線上に、同じアレイ層ＭＬ内のコンタクトプラグＣＰ（ＣＰ１，ＣＰ２）が、配列されている。
Ｘ方向及びＹ方向に対して斜め方向の辺を有する２×２の四角形６０１において、２×２の四角形の四隅のＭＴＪ素子２００は、同じアレイ層ＭＬ内のＭＴＪ素子である。四角形６０１の中央に配置されたＭＴＪ素子２００は、四角形の四隅のＭＴＪ素子２００と異なる階層に設けられている。
メモリセルアレイ１００内において、Ｘ方向及びＹ方向に平行な辺を有する３×３の四角形の四隅に、同じアレイ層ＭＬ内のＭＴＪ素子２００が、配置される。メモリセルアレイ１００内の３×３の四角形の辺に、四隅のアレイ層と異なる階層のＭＴＪ素子２００が配置される。
メモリセルアレイ１００がＺ方向から見られた場合において、Ｘ方向（又はＹ方向）に並ぶ第１のＭＴＪ素子２００Ａと第２のＭＴＪ素子２００Ｂとの間の距離は、“ＤＡ”と表記される。同じアレイ層ＭＬ（ＭＬ１，ＭＬ２）内のＸ方向（又はＹ方向）に並ぶ２つのＭＴＪ素子２００（２００Ａ，２００Ｂ）間の距離は、“ＤＢ”と表記される。
距離ＤＢは、距離ＤＡより長い。
各アレイ層ＭＬにおいて、Ｘ方向及びＹ方向において、ＭＴＪ素子２００は、コンタクトプラグＣＰ間に設けられている。ＭＴＪ素子２００は、Ｘ方向及びＹ方向において、コンタクトプラグＣＰに囲まれている。
本実施形態において、クロスポイント型メモリセルアレイの構造が例示されている。但し、本実施形態のＭＲＡＭのメモリセルアレイは、トランジスタとＭＴＪ素子とを含む複数のメモリセルが配列された構造を有していてもよい。
本実施形態のＭＲＡＭは、周知の書き込み動作及び読み出し動作によって、データの書き込み及び読み出しを実行できる。それゆえ、ここでの書き込み動作及び読み出し動作の説明は省略する。
本実施形態において、各アレイ層ＭＬにおいて、同じアレイ層ＭＬ内のＭＴＪ素子２００間の距離を大きくできる。これによって、各アレイ層の形成時において、ＭＴＪ素子２００間のエッチングのための比較的大きいスペースが、確保される。
それゆえ、本実施形態において、各アレイ層ＭＬにおけるＭＴＪ素子の加工の難度は、低減できる。
また、本実施形態において、ＭＴＪ素子間の漏れ磁場の影響が、抑制される。
本実施形態のメモリデバイスにおいて、テーパー状のメモリ素子と逆テーパー状のコンタクトプラグを含むアレイ層の積層化によって、メモリセルアレイ１００内に高い密度でメモリ素子を配置できる。
この結果として、本実施形態のメモリデバイスは、高い記憶密度を実現できる。
（ｃ）製造方法
図８乃至図２１を参照して、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の製造方法について、説明する。
図８は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図８に示されるように、基板９０上に、周知の膜堆積技術、リソグラフィ技術及びエッチング技術によって、複数のワード線ＷＬが、形成される。
ワード線ＷＬ上（及びワード線ＷＬ間の絶縁膜上）に、積層体２００Ｘが、スパッタ法及びＣＶＤ法などを用いて、形成される。
積層体２００Ｘは、第１のアレイ層のＭＴＪ素子２００を形成するための複数の層（膜）を含む。例えば、積層体２００Ｘは、基板９０側から順に、下部電極、参照層、トンネルバリア層、記憶層及び上部電極を形成するための各層（材料）を含む。
積層体２００Ｘ上において、マスク層９９０が、ＭＴＪ素子が形成される領域（以下では、素子形成予定領域とよばれる）に、形成される。例えば、Ｘ方向（又は、Ｙ方向）に並ぶマスク層９９０の中心間に、距離ＤＢの間隔が設定される。
図９は、本実施形態のＭＲＡＭの製造方法の一工程を示す平面図である。図１０は、図９のＡ−Ａ線に対応する、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図９及び図１０に示されるように、イオンビームＩＢが、基板９０を回転させながら、基板９０に対して斜め方向から積層体に照射される。
これによって、マスク層９９０の下方に、テーパー状の第１のＭＴＪ素子２００Ａが、ワード線ＷＬ上に形成される。
２つのＭＴＪ素子２００間に比較的大きいスペースが確保されているため、基板９０の表面に対して斜め方向からのイオンビームエッチングが、比較的大きい傾斜角度によって、積層体（ＭＴＪ素子）に対して実行できる。これによって、本実施形態において、エッチングに起因する飛散物が、ＭＴＪ素子２００Ａに付着するのを低減できる。この結果として、本実施形態において、不良のＭＴＪ素子の発生が、抑制できる。
図１１は、本実施形態のＭＲＡＭの製造方法の一工程を示す平面図である。図１２は、図１１のＡ−Ａ線に対応する、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１１及び図１２に示されるように、ＭＴＪ素子２００Ａ上のマスク層が除去された後、層間絶縁膜９２が、ＭＴＪ素子２００Ａを覆うように、例えば、ＣＶＤ法によって、ＭＴＪ素子２００Ａ上及びワード線ＷＬ上に形成される。
尚、層間絶縁膜９２が形成される前に、ＭＴＪ素子２００Ａの側面上に、絶縁膜（保護膜）が形成されてもよい。
コンタクトプラグの形成予定領域において、開口部（コンタクトホール）９９Ａが、リソグラフィ技術及びエッチング技術によって、ＭＴＪ素子２００Ａ間の層間絶縁膜９２内に、形成される。
図１３は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１３に示されるように、導電体（例えば、金属）８０が、ワード線ＷＬ上及び層間絶縁膜９２上に、形成される。導電体８０が、形成された開口部内に埋め込まれる。
図１４は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１４に示されるように、層間絶縁膜９２の上面をストッパに用いて、導電体に対して、ＣＭＰ処理又はエッチバックが施される。
これによって、コンタクトプラグＣＰ１が、層間絶縁膜９２内に、自己整合的に形成される。コンタクトプラグＣＰ１は、逆テーパー状の断面形状を有する。
このように、第１のアレイ層ＭＬ１において、ＭＴＪ素子２００Ａ及びコンタクトプラグＣＰ１が、形成される。
図１５は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１５に示されるように、例えば、ＭＴＪ素子２００Ａの上部（上部電極）をストッパに用いて、層間絶縁膜９２及びコンタクトプラグＣＰ１が、エッチングされる。
これによって、コンタクトプラグＣＰ１の上部の位置が、ＭＴＪ素子２００Ａの上部の位置と同じ高さに設定される。ＭＴＪ素子２００ＡとコンタクトプラグＣＰ１との間の間隔は、例えば、距離ＤＡを有する。
この後、積層体２００Ｘが、ＭＴＪ素子２００Ａ、コンタクトプラグ及び層間絶縁膜９２上に、形成される。積層体２００Ｘは、第２のアレイ層内のＭＴＪ素子を形成するための複数の層を含む。上述のように、積層体２００Ｘは、基板９０側から順に、下部電極、参照層、トンネルバリア層、記憶層及び上部電極を形成するための各層（材料）を含む。
積層体２００Ｘ上において、マスク層９９１が、第２のアレイ層のＭＴＪ素子の形成予定領域内に、形成される。マスク層９９１は、Ｚ方向において、コンタクトプラグＣＰ１の上方に配置されている。Ｘ方向（又はＹ方向）に隣り合うマスク層９９１間の距離は、距離ＤＢに設定されている。
図１６は、本実施形態のＭＲＡＭの製造方法の一工程を示す平面図である。図１７は、図１６のＡ−Ａ線に対応する、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１６及び図１７に示されるように、図１０の例と同様に、斜め方向からのイオンビームの照射によって、第１のアレイ層ＭＬ１上の積層体が、エッチングされる。積層体は、ＭＴＪ素子２００Ａの上方から除去される。
これによって、テーパー状のＭＴＪ素子２００Ｂが、コンタクトプラグＣＰ１上に、形成される。
このように、第２のアレイ層ＭＬ２のＭＴＪ素子２００Ｂが、第１のアレイ層ＭＬ１上に形成される。
図９を用いて説明した第１のアレイ層ＭＬ１におけるＭＴＪ素子２００Ａの形成工程と同様に、第２のアレイ層ＭＬ１内の２つのＭＴＪ素子２００間に、比較的大きいスペースが確保されているため、比較的大きい角度によって、積層体（ＭＴＪ素子２００Ｂ）に対するイオンビームの照射を、実行できる。
図１８は、本実施形態のＭＲＡＭの製造方法の一工程を示す平面図である。図１９は、図１８のＡ−Ａ線に対応する、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図１８及び図１９に示されるように、層間絶縁膜９３が、ＭＴＪ素子２００Ｂを覆うように、アレイ層ＭＬ１上に形成される。
層間絶縁膜９３におけるＭＴＪ素子２００Ｂ間の領域に、開口部９９Ｂが、形成される。開口部９９Ｂは、ＭＴＪ素子２００Ａの上方に形成される。
図２０は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図２０に示されるように、図１３及び図１４を用いて説明した工程と同様の工程によって、逆テーパー状のコンタクトプラグＣＰ２が、開口部内に自己整合的に形成される。
これによって、Ｚ方向において、コンタクトプラグＣＰ２が、ＭＴＪ素子２００Ａ上に形成される。
図２１は、本実施形態のＭＲＡＭの製造方法の一工程を示す断面図である。
図２１に示されるように、図１５の工程と同様の工程によって、例えば、ＭＴＪ素子２００Ｂの上部（上部電極）をストッパに用いて、層間絶縁膜９２及びコンタクトプラグＣＰ１が、エッチングされる。これによって、コンタクトプラグＣＰ２の上部の位置が、ＭＴＪ素子２００Ｂの上部の位置と同じ高さに設定される。
コンタクトプラグＣＰ２及び層間絶縁膜９３がエッチングされた後、ビット線ＢＬが、例えば、ダマシン法によって、第２のアレイ層ＭＬ２のコンタクトプラグＣＰ２及びＭＴＪ素子２００Ａ上に形成される。
これによって、本実施形態のＭＲＡＭのメモリセルアレイが、完成する。
（ｃ） まとめ
本実施形態のメモリデバイスにおいて、メモリセルアレイは、複数の階層を含む。各階層に、複数のメモリ素子が設けられている。各階層において、コンタクト部が、メモリ素子間に設けられている。
基板の表面に対して垂直方向において、上層のメモリ素子は、下層のコンタクト部上に積層されている。基板の表面に対して垂直方向において、上層のコンタクト部は、下層のメモリ素子上に積層されている。上層のメモリ素子は、下層のメモリ素子上と上下に重ならない。
本実施形態において、あるアレイ層内において、テーパー状のメモリ素子と逆テーパー状のコンタクト部とが、Ｘ方向及びＹ方向に交互に配列されている。アレイ層内のメモリ素子及びコンタクト部の密度を、高くできる。
本実施形態において、複数のメモリ素子を含む階層が、Ｚ方向に積層されている。そのため、本実施形態のメモリデバイスにおいて、単位面積当たりの記憶密度（素子数）の低下は、生じない。
したがって、本実施形態のメモリデバイスは、高い記憶密度のメモリセルアレイを含むメモリデバイスを提供できる。
基板の表面に対して平行な平面内において、Ｘ方向又はＹ方向に並ぶＭＴＪ素子間の間隔を比較的大きくできる。これによって、本実施形態のメモリデバイスにおいて、隣り合うＭＴＪ素子の漏れ磁場の影響を抑制できる。
本実施形態において、各アレイ層内のメモリ素子間の間隔を大きくできる。それゆえ、本実施形態において、基板の表面に対して斜め方向からのイオンビームの照射によって、メモリ素子がエッチングされる場合に、イオンビームの照射角度を比較的大きい角度に設定できる。
これによって、本実施形態において、メモリ素子の加工の難度を低減でき、エッチングに起因する飛散物が、メモリ素子に再付着するのを抑制できる。
この結果として、本実施形態のメモリデバイスは、信頼性の高い（不良の少ない）メモリ素子を含むメモリデバイスを実現できる。
大きい電圧／電流の供給によってＭＴＪ素子のトンネルバリア層の絶縁破壊が発生する場合、その破壊の衝撃によって、ＭＴＪ素子の構成部材が拡散（飛散）する可能性がある。
本実施形態において、隣り合うＭＴＪ素子間の間隔が大きくされる及びＭＴＪ素子間にコンタクトプラグが配置される。これによって、本実施形態において、ＭＴＪ素子の絶縁破壊により拡散した部材が、他のＭＴＪ素子に付着又は他のＭＴＪ素子内に侵入するのを抑制できる。
コンタクト部の熱伝導特性は、メモリ素子の熱伝導特性より高い。それゆえ、本実施形態において、メモリ素子の周囲に、コンタクト部が設けられることによって、メモリ素子の熱を、比較的効率よく放熱できる。
尚、本実施形態のメモリデバイスにおいて、ＭＴＪ素子以外の可変抵抗素子が、メモリ素子に用いられた場合であっても、類似の効果を得ることができる。
以上のように、本実施形態のメモリデバイス及びその製造方法は、高い記憶密度及び信頼性を有するメモリデバイスを提供できる。
（２） 第２の実施形態
図２２及び図２３を参照して、第２の実施形態のメモリデバイスについて、説明する。
本実施形態のように、メモリセルアレイ内において、３つのアレイ層が、基板上方に積層されてもよい。
図２２は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための平面図である。図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。図２３において、図示の明確化のため、層間絶縁膜の図示は省略する。
図２２に示されるように、基板９０がＺ方向から見られた場合、３つのメモリ素子（例えば、ＭＴＪ素子２００が、正三角形６０５の単位で、Ｘ−Ｙ平面内に配列されている。
ＭＴＪ素子２００は、正三角形の各頂点に配置されている。
３層構造のメモリセルアレイにおいて、正三角形の頂点（角）上のＭＴＪ素子２００は、互いに異なる階層（アレイ層）ＭＬに設けられている。
例えば、Ｙ方向に配列されるＭＴＪ素子は、同じアレイ層ＭＬ内に設けられている。
図２３に示されるように、３つのアレイ層ＭＬ１，ＭＬ２，ＭＬ３が、Ｚ方向において、基板９０上方に積層されている。
Ｘ方向に隣り合うメモリ素子（例えば、ＭＴＪ素子）２００Ａ，２００Ｂ，２００Ｃは、互いに異なるアレイ層に設けられている。
第１のアレイ層ＭＬ１において、メモリ素子２００Ａは、ワード線ＷＬ上に設けられている。メモリ素子２００Ａとビット線ＢＬとの間に、２つのコンタクトプラグＣＰ２，ＣＰ３が設けられている。
第１のアレイ層ＭＬ１内において、メモリ素子２００Ａは、Ｘ方向及びＹ方向において、コンタクトプラグＣＰ１に隣り合う。
第２のアレイ層ＭＬ２において、メモリ素子２００Ｂは、Ｚ方向において、コンタクトプラグＣＰ１とコンタクトプラグＣＰ３との間に設けられている。
第２のアレイ層ＭＬ２内において、メモリ素子２００Ｂは、Ｘ方向及びＹ方向において、コンタクトプラグＣＰ２に隣り合う。
第３のアレイ層ＭＬ３において、メモリ素子２００Ｃは、Ｚ方向において、ビット線ＢＬとコンタクトプラグＣＰ２との間に設けられている。メモリ素子２００Ｃとワード線ＷＬとの間に、２つのコンタクトプラグＣＰ１，ＣＰ２が設けられている。
第３のアレイ層ＭＬ３内において、メモリ素子２００Ｃは、Ｘ方向及びＹ方向において、コンタクトプラグＣＰ３に隣り合う。
本実施形態のように、３つのアレイ層が基板上に積層された場合であっても、素子の加工難度を比較的低減しつつ、高い信頼性及び高い記憶密度のメモリデバイスを実現できる。
（３） 第３の実施形態
図２４乃至図２６を参照して、第３の実施形態のメモリデバイスについて、説明する。
図２４は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための平面図である。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。図２５及び図２６において、図示の明確化のため、層間絶縁膜の図示は省略する。
図２４乃至図２６に示されるように、メモリセルアレイ１００内において、４つのアレイ層ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ４が、Ｚ方向において、基板９０上方に積層されてもよい。
例えば、４層構造のメモリセルアレイ１００において、Ｘ−Ｙ平面における３×３の四角形において、四角形の頂点（角）のメモリ素子（例えば、ＭＴＪ素子）２００は、同じアレイ層内のメモリ素子である。図２４の例において、第１のアレイ層ＭＬ１のメモリ素子２００Ａが、３×３の四角形６０９の頂点に配置されている。
Ｘ−Ｙ平面における３×３の四角形６０９において、互いに対向する辺上のメモリ素子は、同じアレイ層ＭＬ内のメモリ素子である。図２４の例において、第２のアレイ層ＭＬ２のＭＴＪ素子２００Ｂ及び第３のアレイ層ＭＬ３のＭＴＪ素子２００ＣＢが、３×３の四角形６０９の辺上に配置されている。
３×３の四角形６０９において、３×３の中心のメモリ素子のアレイ層は、四角形６０９の頂点上のメモリ素子のアレイ層及び辺上のメモリ素子のアレイ層と異なる。図２４の例において、第４のアレイ層ＭＬ４のＭＴＪ素子２００Ｄが、３×３の四角形６０９の中心に配置されている。
図２４の例において、Ｘ−Ｙ平面における２×２の四角形６０１において、四角形６０８の頂点のメモリ素子２００は、互いに異なるアレイ層ＭＬ内のメモリ素子である。
Ｚ方向から見てＸ方向（又はＹ方向）に同一直線上に並ぶ複数のＭＴＪ素子２００は、２つのアレイ層ＭＬ内にそれぞれ設けられたメモリ素子である。Ｘ−Ｙ平面において、斜め方向に並ぶメモリ素子２００は、２つのアレイ層ＭＬ内にそれぞれ設けられたメモリ素子である。
例えば、図２５に示されるように、第１のアレイ層ＭＬ１内のメモリ素子２００Ａと第２のアレイ層ＭＬ２内のメモリ素子２００Ｂとが、Ｘ方向において交互に配列される。
メモリ素子２００Ａ上に、各アレイ層ＭＬ２，ＭＬ３，ＭＬ４のコンタクトプラグＣＰ２，ＣＰ３，ＣＰ４が、設けられている。メモリ素子２００Ｂは、コンタクトプラグＣＰ１上に、設けられている。メモリ素子２００Ｂ上に、コンタクトプラグＣＰ３，ＣＰ４１が、設けられている。
図２６に示されるように、メモリ素子２００Ａとメモリ素子２００Ｂとからなる配列に対してＹ方向に隣り合う配列において、第３のアレイ層ＭＬ３内のＭＴＪ素子２００Ｃと第４のアレイ層ＭＬ４内のＭＴＪ素子２００Ｄとが、Ｘ方向において交互に配列される。
メモリ素子２００Ｃは、積層されたコンタクトプラグＣＰ１，ＣＰ２上に、設けられている。メモリ素子２００Ｃ上に、コンタクトプラグＣＰ４が、設けられている。メモリ素子２００Ｄは、積層されたコンタクトプラグＣＰ１，ＣＰ２，ＣＰ３上に、設けられている。メモリ素子２００Ｂ上及びコンタクトプラグＣＰ４に、ビット線ＢＬが、設けられている。
Ｙ方向において、第１のアレイ層ＭＬ１内のＭＴＪ素子２００Ａと第３のアレイ層ＭＬ３内のＭＴＪ素子２００Ｃとが、交互に配列される。
第１及び第３のアレイ層のＭＴＪ素子２００Ａ，２００Ｃの配列パターン（カラム）にＸ方向に隣り合うＹ方向の配列パターンにおいて、第２のアレイ層ＭＬ２内のＭＴＪ素子２００Ｂと第４のアレイ層ＭＬ４内のＭＴＪ素子２００ＣＤが、交互に配列される。
本実施形態メモリのように、メモリセルアレイが、４つのアレイ層の積層構造を有する場合であっても、第１及び第２の実施形態と実質的に同様の効果を得ることができる。
（４） 第４の実施形態
図２７乃至３１を参照して、第４の実施形態のメモリデバイス及びその製造方法について、説明する。
図２７は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための断面図である。
図２７に示されるように、セレクタ素子３００が、メモリセルＭＣ内に設けられてもよい。
セレクタ素子３００は、ダイオード、スイッチング素子（例えば、可変抵抗素子）、キャパシタなどの中から選択される１つの素子である。例えば、セレクタ素子３００は、ＧｅＴｅ層を含む素子である。
セレクタ素子３００は、メモリデバイスの動作（例えば、書き込み動作及び読み出し動作）時において、選択セルと非選択セルとの間におけるノイズ（例えば、メモリセル間を流れる電流）を、抑制できる。
第１のＭＴＪ素子２００Ａと第２のＭＴＪ素子とが、Ｘ方向（又はＹ方向）において、交互に配列されている。
第１のＭＴＪ素子２００Ａは、ワード線ＷＬ上に設けられている。第１のＭＴＪ素子２００Ａ上に、第１のセレクタ素子３００Ａが設けられている。第１のセレクタ素子３００Ａ上に、ビット線ＢＬが設けられている。
第２のＭＴＪ素子２００Ｂは、第２のセレクタ素子３００Ｂ上に設けられている。第２のセレクタ素子３００Ｂは、第２のＭＴＪ素子２００Ｂとワード線ＷＬとの間に、設けられている。第２のＭＴＪ素子２００Ｂは、ビット線ＢＬと第２のセレクタ素子３００Ｂとの間に、設けられている。
このように、本実施形態において、ＭＴＪ素子２００とセレクタ素子３００との積層順序が互いに反対の２種類のメモリセルＭＣが、Ｘ方向及びＹ方向に交互に配列されている。
尚、セレクタ素子３００の断面形状は、テーパー状になっていてもよい。テーパー状のセレクタ素子３００において、セレクタ素子３００の上部（ビット線側の部分）の寸法が、セレクタ素子３００の下部（ワード線側の部分）の寸法より小さい。また、セレクタ素子３００の断面形状は、逆テーパー状になっていてもよい。逆テーパー状のセレクタ素子３００において、セレクタ素子３００の上部の寸法が、セレクタ素子３００の下部の寸法より大きい。
図２８乃至図３１を参照して、本実施形態のメモリデバイスの製造方法を説明する。
図２８乃至図３１のそれぞれは、本実施形態のメモリデバイスの製造方法の一工程を説明するための断面工程図である。
図２８に示されるように、セレクタ素子３００Ｂが、第２のメモリセルの形成予定領域内のワード線ＷＬ上に、形成される。
図２９に示されるように、メモリ素子（例えば、ＭＴＪ素子）を形成するための積層体２００Ｘが、基板９０上に形成される。積層体２００Ｘは、ワード線ＷＬ及びセレクタ素子３００Ｂ上に、形成される。
図３０に示されるように、例えば、斜め方向からのイオンビームの照射によって、メモリ素子２００Ａ，２００Ｂが形成される。
テーパー状のメモリ素子２００Ａが、ワード線ＷＬ上に形成される。また、テーパー状のメモリ素子２００Ｂが、セレクタ素子３００Ｂ上に形成される。
図３１に示されるように、層間絶縁膜９２が、メモリ素子２００Ａ，２００Ｂ上に形成される。この後、メモリ素子２００Ａの上部が露出するように、第１のメモリセルの形成予定領域に対して、エッチングが実行される。
セレクタ素子を形成するための部材（例えば、積層体）３００Ｘが、層間絶縁膜９１及びメモリ素子２００Ａ上に、形成される。
この後、所定の形状のセレクタ素子が形成されるように、部材３００Ｘに対してエッチングが実行される。
これによって、図２７の構造のメモリセルアレイが、形成される。
セレクタ素子は、素子の動作の安定化のために、素子の面積が比較的大きくなる可能性がある。
本実施形態において、メモリ素子がテーパー状の断面形状を有している。また、本実施形態において、Ｘ方向又はＹ方向において隣り合うメモリセルに関して、セレクタ素子のＺ方向の位置が互い違いになる。
これによって、本実施形態のメモリデバイスは、セレクタ素子を含むメモリセルを高密度にメモリセルアレイ内に配置できる。
また、本実施形態のように、メモリセル内にセレクタ素子が設けられることによって、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
（５） 第５の実施形態
図３２乃至図３４を参照して、第５の実施形態のメモリデバイス及びその製造方法について、説明する。
図３２は、本実施形態のＭＲＡＭのメモリセルアレイの構造例を説明するための断面図である。
図３２に示されるように、第１のアレイ層ＭＬ１と第２のアレイ層ＭＬ２との間に、バッファ層４００が設けられてもよい。
バッファ層４００は、メモリ素子（例えば、ＭＴＪ素子）２００とコンタクトプラグＣＰとの間に、設けられている。
尚、バッファ層４００は、図２７のセレクタ素子３００とメモリ素子２００との間に設けられてもよい。
図３３及び図３４を参照して、本実施形態のメモリデバイスの製造方法を説明する。
図３３及び図３４のそれぞれは、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の製造方法の一工程を説明するための断面工程図である。
図３３に示されるように、第１のアレイ層ＭＬ１が形成された後、バッファ層４００が、周知の膜形成技術によって、ＭＴＪ素子２００Ａ上及びコンタクトプラグＣＰ１上に形成される。
積層体２００Ｘが、バッファ層４００上及び層間絶縁膜９２上に形成される。
図３４に示されるように、ＭＴＪ素子２００Ｂが、バッファ層４００を介して、コンタクトプラグＣＰ１上方に形成される。
第２のアレイ層内のＭＴＪ素子２００Ｂが形成された後、層間絶縁膜９３が、第１のアレイ層ＭＬ１上に形成される。
第１のＭＴＪ素子２００Ａ上方に、開口部９９Ｂが形成される。
開口部９９Ｂの形成時において、ＭＴＪ素子２００Ａ上に、バッファ層４００が形成されている。バッファ層４００が、開口部９９Ｂの形成のためのエッチングにおけるストッパに用いられる。エッチングによって、バッファ層４００の上面が、露出する。
これによって、本実施形態において、比較的容易に、ＭＴＪ素子２００Ａの上方の領域を、開口できる。
バッファ層４００によって、開口部９９Ｂを形成するためのエッチング条件に、ＭＴＪ素子２００Ａが直接さらされなくなる。
それゆえ、本実施形態において、開口部９９Ｂの形成のためのエッチングによってＭＴＪ素子に与えられるダメージを、低減できる。
この後、上述の例と同様に、第２のアレイ層ＭＬ２内のコンタクトプラグＣＰ２、及び、ビット線ＢＬが、順次形成される。
以上のように、本実施形態のメモリデバイス及びその製造方法によれば、メモリデバイスの形成難度を容易化でき、製造プロセスに起因する素子特性の劣化を抑制できる。
（６） 第６の実施形態
図３５乃至図３８を参照して、第６の実施形態のメモリデバイス及びその製造方法について、説明する。
本実施形態のメモリデバイスのように、メモリ素子（例えば、ＭＴＪ素子）が、ダマシン法によって、形成されてもよい。
図３５乃至３８は、本実施形態のメモリデバイスの製造方法の一工程を示す断面工程図である。
図３５に示されるように、コンタクトプラグＣＰ１Ｘがワード線ＷＬ上に形成された後、層間絶縁膜９２Ｘが、コンタクトプラグＣＰ１Ｘを覆うように、基板９０上に形成される。例えば、コンタクトプラグＣＰ１Ｘは、テーパー状の断面形状を有する。尚、コンタクトプラグＣＰ１Ｘの断面形状は、四角形状（例えば、長方形状）でもよい。
メモリ素子の形成予定領域において、逆テーパー状の開口部９９Ｘが、層間絶縁膜９２Ｘ内に形成される。
図３６に示されるように、メモリ素子を形成するための積層体（部材）２００Ｚが、開口部９９Ｘ内を埋め込むように、層間絶縁膜９２Ｘ上に形成される。層間絶縁膜９２Ｘの上面をストッパに用いて、エッチバック又はＣＭＰが積層体２００Ｚに対して、施される。これによって、積層体２００Ｚが、層間絶縁膜９２Ｘの上面上から除去され、開口部内に自己整合的に残存する。
これによって、メモリ素子２００ＡＸが、層間絶縁膜９２Ｘの開口部内に、形成される。例えば、メモリ素子２００ＡＸは、逆テーパー状の断面形状を有する。
この後、開口部９９Ｘ内のメモリ素子２００ＡＸの端部（側面）が、エッチングされてもよい。この場合、メモリ素子２００ＡＸは、四角形状（例えば、長方形状）の断面形状を有する。
図３７に示されるように、メモリ素子２００ＡＸ上に、テーパー状のコンタクトプラグＣＰ２Ｘが形成される。
コンタクトプラグＣＰ２Ｘを覆うように、第２の層間絶縁膜９３Ｘが、第１の層間絶縁膜９２Ｘ上に、形成される。
第２のメモリ素子の形成領域において、開口部９９Ｚが、コンタクトプラグＣＰ１Ｘ上方に、形成される。
この後、図３６の工程と同様の工程によって、メモリ素子を形成するための積層体が、開口部９９Ｚ内に自己整合的に埋め込まれる。
これによって、図３８に示されるように、逆テーパー状のメモリ素子２００ＢＸが、コンタクトプラグＣＰ１Ｘ上に形成される。この後、ビット線ＢＬが、メモリ素子２００ＢＸ上及びコンタクトプラグＣＰ２Ｘ上に形成される。
以上のように、本実施形態において、ダマシン法によって、メモリ素子を形成できる。
（７） 変形例
図３９を参照して、実施形態のメモリデバイスの変形例について、説明する。
図３９は、実施形態のメモリデバイスのメモリセルアレイの変形例を示す断面図である。
図３９に示されるように、例えば、セレクタ素子３００は、層間絶縁膜９４内において、ワード線ＷＬとメモリ素子２００Ａとの間、及び、ワード線ＷＬとコンタクトプラグＣＰ１との間に設けられている。
図３９の例において、セレクタ素子３００は、図８の製造工程におけるワード線ＷＬの形成後及び積層体２００Ｘの形成前において、形成される。
例えば、セレクタ素子３００を形成するための層（単層膜又は積層膜）が、ワード線ＷＬ上に堆積される。ワード線上の層が、所定の形状にエッチングされる。これによって、セレクタ素子３００が、ワード線ＷＬ上に形成される。
メモリ素子を形成するための積層体が、形成されたセレクタ素子３００上に堆積される。この後、図９から図２１の製造工程が実行される。
尚、セレクタ素子３００は、メモリ素子２００とビット線ＢＬとの間に接続されてもよい。この場合において、セレクタ素子３００は、ビット線ＢＬとメモリ素子２００Ｂとの間、及び、ビット線ＢＬとコンタクトプラグＣＰ２との間に設けられている。
（８） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、１００：メモリセルアレイ、２００，２００Ａ，２００Ｂ：メモリ素子、３００，３００Ａ，３００Ｂ：セレクタ素子、ＣＰ１，ＣＰ２：コンタクト部。

Claims (6)

  1. 基板上方に配置された第１のメモリ素子と、
    前記基板の表面に対して平行な第１の方向において、前記第１のメモリ素子に隣り合う第１のコンタクト部と、
    前記基板の表面に対して垂直な第２の方向において、前記第１のメモリ素子上方に配置された第２のコンタクト部と、
    前記第２の方向において、前記第１のコンタクト部上方に配置された第２のメモリ素子と、
    を具備し、
    前記第１及び第２のメモリ素子の上部の第１の寸法は、前記第１及び第２のメモリ素子の下部の第２の寸法より小さく、
    前記第１及び第２のコンタクト部の上部の第３の寸法は、前記第１及び第２のコンタクト部の下部の第４の寸法より大きい、
    メモリデバイス。
  2. 前記第１のメモリ素子と前記第２のコンタクト部との間に配置された第１のバッファ層と、
    前記第１のコンタクト部と前記第２のメモリ素子との間に配置された第２のバッファ層と、
    をさらに具備する請求項１に記載のメモリデバイス。
  3. 前記基板の表面に対して平行で、前記第１の方向に交差する第３の方向において、前記第１のメモリ素子に隣り合う第３のコンタクト部と、
    前記第２の方向において前記第３のコンタクト部上方に配置され、前記第３の方向において前記第２のコンタクト部に隣り合う第３のメモリ素子と、
    前記第３の方向において前記第１のコンタクト部に隣り合う第４のメモリ素子と、
    前記第２の方向において前記第４のメモリ素子上方に配置され、前記第３の方向において前記第２のメモリ素子に隣り合う第４のコンタクト部と、
    をさらに具備する請求項１に記載のメモリデバイス。
  4. 基板上方に配置された第１のメモリ素子と、
    前記基板の表面に対して平行な第１の方向において、前記第１のメモリ素子に隣り合う第１のセレクタ素子と、
    前記基板の表面に対して垂直な第２の方向において、前記第１のメモリ素子上方に配置された第２のセレクタ素子と、
    前記第２の方向において、前記第１のセレクタ素子上方に配置された第２のメモリ素子と、
    を具備し、
    前記第１及び第２のメモリ素子の上部の第１の寸法は、前記第１及び第２のメモリ素子の下部の第２の寸法より小さい、
    メモリデバイス。
  5. 前記基板の表面に対して平行で、前記第１の方向に交差する第３の方向において、前記第１のメモリ素子に隣り合う第３のセレクタ素子と、
    前記第２の方向において前記第３のセレクタ素子上方に配置され、前記第３の方向において前記第２のセレクタ素子に隣り合う第３のメモリ素子と、
    前記第３の方向において前記第１のセレクタ素子に隣り合う第４のメモリ素子と、
    前記第２の方向において前記第４のメモリ素子上方に配置され、前記第３の方向において前記第２のメモリ素子に隣り合う第４のセレクタ素子と、
    をさらに具備する請求項４に記載のメモリデバイス。
  6. 前記第１及び第２のメモリ素子は、磁気抵抗効果素子である、
    請求項１乃至５のいずれか１項に記載のメモリデバイス。
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