KR20090077232A - 상변화층 및 그를 포함하는 상변화 메모리 소자 - Google Patents

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KR20090077232A
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이태연
강윤호
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삼성전자주식회사
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Abstract

상변화층 및 그를 포함하는 상변화 메모리 소자에 관해 개시되어 있다. 본 발명의 상변화층은 제1 공간에 분산되고, 상변화 물질로 채워진 복수의 제1 영역, 및 상기 제1 공간의 나머지 부분으로서, 유전 물질로 채워진 제2 영역을 포함한다.

Description

상변화층 및 그를 포함하는 상변화 메모리 소자{Phase change layer and phase change memory device comprising the same}
본 발명은 박막 및 그를 포함하는 메모리 소자에 관한 것으로서, 보다 자세하게는 상변화층 및 그를 포함하는 상변화 메모리 소자에 관한 것이다.
상변화 메모리 소자(PRAM)는 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 비휘발성 메모리 소자의 하나이다. PRAM과 다른 비휘발성 메모리 소자의 구조적 차이점은 스토리지 노드(storage node)에 있다.
PRAM의 스토리지 노드는 데이터 저장층으로 상변화층을 포함한다. 상변화층에 소정의 리세트 전압(reset voltage)을 짧은 시간 동안 인가하면, 상기 상변화층의 일부 영역은 결정화 온도 이상으로 가열되었다가 냉각되어 비정질 영역이 된다. 상기 비정질 영역은 스토리지 노드에 소정의 세트 전압(set voltage)을 긴 시간 동안 인가함으로써 다시 결정 영역으로 변화된다.
상변화층에 비정질 영역이 존재할 때의 상기 상변화층의 저항을 제1 저항이라 하고, 상변화층의 상(phase)이 전부 결정 상태일 때의 상기 상변화층의 저항을 제2 저항이라 하면, 상기 제1 저항은 상기 제2 저항보다 크다.
PRAM은 이와 같이 상(phase)에 따라 저항이 달라지는 상변화층의 저항 특성을 이용하여 비트 데이트를 기록하고 읽는 메모리 소자이다.
그러나 PRAM의 동작 중 상변화층에서 발생하는 열은 다음과 같은 문제를 야기할 수 있다. 소정의 메모리 셀(memory cell)에서 발생한 열은 그와 인접한 메모리 셀들에 영향을 줄 수 있다. 이를 열간섭(thermal interference)이라 하는데, 셀 간격이 좁으면 상기 열간섭 효과가 커지기 때문에 저장된 정보의 안정성(stablility)이 떨어진다. 따라서 종래의 기술로는 PRAM의 집적도를 높이기 어렵다. 또한 상변화층에서 발생된 열은 그와 접촉된 절연층이나 금속층 등으로 쉽게 전도될 수 있는데, 이로 인해 구성 층들의 계면에 물리·화학적 결함이 유발될 수 있다. 이는 소자의 수명을 단축시키는 요인이 될 수 있다.
본 발명은 열전도도가 낮은 상변화층 및 그를 포함하는 상변화 메모리 소자를 제공한다.
본 발명의 일 실시예는 제1 공간에 분산되고, 상변화 물질로 채워진 복수의 제1 영역; 및 상기 제1 공간의 나머지 부분으로서, 유전 물질로 채워진 제2 영역;을 포함하는 상변화층을 제공한다.
본 발명의 다른 실시예는 상기 상변화층을 포함하는 스토리지 노드; 및 상기 스토리지 노드에 연결된 스위칭 소자;를 포함하는 상변화 메모리 소자을 제공한다.
상기 상변화층에서 상기 유전 물질의 함유량은 20 mol% 이하일 수 있다.
상기 복수의 제1 영역은 100㎚ 이하의 지름을 갖는 구 형상일 수 있다.
상기 복수의 제1 영역은 100㎚ 이하의 폭을 갖되, 크기가 서로 다를 수 있다.
상기 복수의 제1 영역은 형태가 불균일할 수 있다.
상기 제1 영역과 상기 제2 영역은 층 구조가 되도록 수직하게 교대로 배열되고, 상기 제1 영역의 두께는 100㎚ 이하일 수 있다.
상기 제1 영역과 상기 제2 영역은 수평으로 교대로 배열되고, 상기 제1 영역의 폭은 100㎚ 이하일 수 있다. 이때, 상기 제1 영역은 구불구불한 형태일 수 있다.
상기 상변화층의 열전도도는 전체가 상변화 물질로 채워진 상변화층의 열전도도보다 낮을 수 있다.
이하, 본 발명의 실시예에 따른 상변화층 및 그를 포함하는 상변화 메모리 소자를 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 상변화층을 보여준다.
도 1을 참조하면, 상변화층(100)은 상변화 물질로 채워진 제1 영역(10)과 유전 물질로 채워진 제2 영역(20)을 포함한다. 제1 및 제2 영역(10, 20)은 제1 공간을 이룰 수 있고, 제1 영역(10)은 상기 제1 공간의 일부이고, 제2 영역(20)은 상기 제1 공간의 나머지 부분일 수 있다. 제1 영역(10)은 구 형상을 갖는 복수의 영역으로서, 비교적 균일한 지름을 가질 수 있다. 제1 영역(10)은 나노사이즈를 갖는 것이 바람직하다. 예컨대, 제1 영역(10)은 100㎚ 이하, 보다 바람직하게는 20㎚ 이하의 지름을 가질 수 있다. 복수의 제1 영역(10)이 상기 제1 공간 내에 균일하게 분산되어 있는 것이 바람직하지만, 적어도 두 개의 제1 영역(10)이 서로 접촉해 있을 수도 있다.
제1 영역(10)을 채우는 상기 상변화 물질은 Ge, Sb 및 Te 중 적어도 하나를 포함할 수 있다. 예컨대, 제1 영역(10)은 GeaSbbTec 또는 InlSbmTen로 이루어진 칼코 제나이드(Chalcogenide) 물질로 채워진 영역일 수 있다. 여기서, GeaSbbTec 의 a, b 및 c는 해당 원소의 몰분율로서, 0＜a,b,c＜1 및 a+b+c=1을 만족하는 실수일 수 있고, InlSbmTen 의 l, m 및 n 또한 해당 원소의 몰분율로서, 0＜l,m,n＜1 및 l+m+n=1를 만족하는 실수일 수 있다. 한편, 제2 영역(20)은 SiO2, TiO2, Ta2O3, Al2O3, ZrO2, Cr2O3 등과 같은 산화물 또는 Si3N4 등과 같은 질화물을 포함하는 유전 물질로 채워진 영역일 수 있다. 제1 영역(10)이 GeaSbbTec로 채워지고, 제2 영역(20) SiO2 로 채워진 경우, 상변화층(100)은 (GeaSbbTec)1-x(SiO2)x 로 표현될 수 있다. 상변화층(100)에서 제2 영역(20)을 채우는 유전체의 함유량은 20 mol% 이하, 바람직하게는 8mol% 이하일 수 있다. 따라서, 상기 (GeaSbbTec)1-x(SiO2)x의 경우, x는 0.2 이하인 것이 바람직하다.
이와 같은 구조를 갖는 상변화층(100)은 전체가 상변화 물질로 채워진 상변화층보다 낮은 열전도도를 가질 수 있다. 이에 대해서는 추후에 보다 자세히 설명한다.
도 1과 같은 구조를 갖는 상변화층(100)은 상변화 물질로 이루어진 제1 타겟과 유전 물질로 이루어진 제2 타겟을 함께 스퍼터링(sputtering)하는 PVD(physical vapor deposition) 방법으로 제조할 수 있다.
도 2는 본 발명의 실시예에 따라 제조한 (Ge2Sb2Te5)0.8(SiO2)0.2층을 보여주는 TEM(trasmission electron microscope) 사진이다. 도 2에서 흰색 부분이 Ge2Sb2Te5 이고, 검은색 부분이 SiO2 이다.
도 3은 본 발명의 실시예에 따른 (Ge2Sb2Te5)1-x(SiO2)x층의 XRD(X-ray diffraction) 분석 결과로서, x, 즉, SiO2 함유량에 따른 XRD 패턴의 변화를 보여준다. 상기 XRD 분석을 위한 (Ge2Sb2Te5)1-x(SiO2)x층은 Si 기판 상에 증착된 후, 170℃에서 15분간 열처리되었다.
도 3을 참조하면, SiO2가 함유되지 않은 (Ge2Sb2Te5)1-x(SiO2)x층(x=0), 즉, Ge2Sb2Te5층의 XRD 패턴(이하, 제1 패턴)(P1)은 FCC(face-centered cubic) 구조의 갖는 Ge2Sb2Te5 결정에 대응하는 결과이다. SiO2가 함유된 (Ge2Sb2Te5)1-x(SiO2)x층(x≠0)의 XRD 패턴들(이하, 제2 내지 제4 패턴)(P2∼P4)은 제1 패턴(P1)과 비교하여 위치는 동일하나 반치폭(full width half maximum)(FWHM)이 줄어든 피크(peak)들을 갖는다. 한편, SiO2가 함유되더라도 SiO2는 비정질이므로 그에 대한 XRD 피크(peak)는 나타나지 않는다.
이러한 도 3의 결과로부터, (Ge2Sb2Te5)1-x(SiO2)x층(x≠0)이 순수한 Ge2Sb2Te5와 동일한 결정 구조 및 격자 상수(lattice parameter)를 갖는 Ge2Sb2Te5 결정을 포함하고, (Ge2Sb2Te5)1-x(SiO2)x층(x≠0)에서 SiO2가 Ge2Sb2Te5의 격자(lattice) 내에 위 치하지 않음을 알 수 있다. 또한 (Ge2Sb2Te5)1-x(SiO2)x층(x≠0)에서 Ge2Sb2Te5의 입자(grain) 크기는 순수한 Ge2Sb2Te5의 입자 크기보다 작은 것을 알 수 있다. 이것은 Ge2Sb2Te5이 SiO2와 섞여 있더라도 그의 고유한 미세 구조 및 상변화 특성은 유지될 수 있음을 의미한다.
도 4는 본 발명의 실시예에 따른 (Ge2Sb2Te5)1-x(SiO2)x층의 SiO2 함유량, 즉, x의 크기에 따른 열전도도의 변화를 보여준다. 도 4에서 제1 그래프(G1)는 비정질의 (Ge2Sb2Te5)1-x(SiO2)x층에 대응하는 결과이고, 제2 그래프(G2)는 200℃ 온도에서 제조한 결정질의 (Ge2Sb2Te5)1-x(SiO2)x층에 대응하는 결과이고, 제3 그래프(G3)는 상온에서 비정질로 제조하였다가 200℃ 온도로 후열처리(post-annealing)하여 결정화시킨 (Ge2Sb2Te5)1-x(SiO2)x층에 대응하는 결과이다.
도 4를 참조하면, 제1 내지 제3 그래프(G1∼G3) 모두에서 SiO2 함유량이 증가할수록(즉, x의 크기가 증가할수록) 열전도도가 감소하는 경향이 나타낸다. 특히, 제2 및 제3 그래프(G2, G3)의 경우, SiO2 함유량이 증가할수록 열전도도가 급격히 감소함을 알 수 있다. 이러한 도 4의 결과로부터, 본 발명의 실시예에 따른 구조에서 SiO2가 상변화층의 열전도도를 감소시키는 역할을 하는 것을 알 수 있다.
도 1의 구조는 다양하게 변형될 수 있다. 그 예들이 도 5 내지 도 7에 도시되어 있다. 도 5 내지 도 7에서 제1 영역(10', 10") 및 제2 영역(20', 20")의 물질 은 각각 도 1의 제1 영역(10) 및 제2 영역(20)의 물질에 대응된다.
도 5를 참조하면, 불균일한 크기 및 형태를 갖고 상변화 물질로 채워진 복수의 제1 영역(10')이 존재한다. 제1 영역(10')을 제외한 나머지 영역은 유전 물질로 채워진 제2 영역(20')이다. 도 5에서 제1 영역(10')의 형태 및 크기는 다양하게 변형될 수 있다. 예컨대, 복수의 제1 영역(10') 중 일부는 전체 구조물(상변화층)의 하면에서 상면까지 이어져 있을 수 있다.
도 6을 참조하면, 제1 영역(10")과 제2 영역(20")이 층(layer) 구조를 갖도록 수직하게 교대로 배열되어 있다. 제1 영역(10")은 100㎚ 이하, 바람직하게는 20㎚ 이하의 두께를 가질 수 있다. 제2 영역(20")의 두께는 제1 영역(10")의 두께와 유사할 수 있다.
도 7을 참조하면, 제1 영역(10")과 제2 영역(20")이 수평으로 교대로 배열되어 있다. 도 7의 구조물은 도 6의 구조물을 90°회전시킨 것과 등가할 수 있다. 도 7에서 제1 영역(10")은 구불구불한 형태로 변형될 수 있다.
앞서 언급한 바와 같이, 도 1과 도 5 내지 도 7의 구조에서 제1 영역(10, 10', 10")은 나노사이즈를 갖는 것이 바람직하다. 상기 나노사이즈를 갖는 영역이란, 폭 및 두께 중 적어도 어느 하나가 100㎚ 이하인 영역으로 정의한다. 만약, 제1 영역(10, 10', 10")이 나노사이즈를 갖는 영역이 아니라 그보다 큰 스케일을 갖는 영역(이후, 벌크 영역)이라면, SiO2의 부피 분율에 따른 상변화층의 열전도도 변화는 도 4와 다를 수 있다.
도 8은 도 1과 도 5 내지 도 7의 구조물에서 제1 영역(10, 10', 10")을 상기 벌크 영역으로 가정하고, 각 구조물의 SiO2 부피 분율에 따른 유효 열전도도 변화를 계산한 결과이다. 도 8의 제1 내지 제4 그래프(G1'∼G4')는 각각 도 1, 도 5, 도 6 및 도 7의 구조물(즉, 상변화층)에 대응하는 그래프이다. 제1 그래프(G1')는 맥스웰-오이켄 모델(Maxwell-Eucken model)에 따른 수식(이하, 수학식 1)으로 계산한 결과이고, 제2 그래프(G2')는 EMT 모델에 따른 수식(이하, 수학식 2)으로 계산한 결과이고, 제3 그래프(G3')는 시리얼 모델(serial model)에 따른 수식(이하, 수학식 3)으로 계산한 결과이며, 제4 그래프(G4')는 평행 모델(parallel model)에 따른 수식(이하, 수학식 4)으로 계산한 결과이다. 상기 수학식 1 내지 4는 아래와 같다.
Figure 112008002172835-PAT00001
Figure 112008002172835-PAT00002
Figure 112008002172835-PAT00003
Figure 112008002172835-PAT00004
상기 수학식 1 내지 4에서, Km은 매질, 즉, 제2 영역(20, 20', 20")을 채우는 유전 물질의 열전도도를 나타내고, Kp는 상기 매질 내에 존재하는 미립자(particulate) 또는 층(layer), 즉, 제1 영역(10, 10', 10")을 채우는 상변화 물질의 열전도도를 나타내며, f는 구조물 전체, 즉, 상변화층에서 상기 유전 물질의 부피 분율을 나타내며, Keff는 구조물 전체의 유효 열전도도를 나타낸다. 상기 수학식 1 내지 4에 대한 보다 자세한 내용은 "International Journal of Heat and Mass Transfer, vol.49, p.3075 (2006)"에서 알 수 있다.
도 8의 결과는 상기 수학식 1 내지 4에서 Km 및 Kp를 각각 결정질 Ge2Sb2Te5 및 비정질 SiO2의 열전도도에 대응하는 0.58W/mK 및 1.2W/mK로 두고 계산한 결과이다. 도 8을 참조하면, SiO2의 부피 분율이 증가할수록 구조물 전체의 유효 열전도도(Keff)는 증가한다. 이러한 도 8의 결과는 도 4의 결과와 반대이다.
이와 같은 도 8의 결과는, 상기 수학식 1 내지 4가 혼합된 두 물질의 계면에서 발생하는 열경계층 저항(thermal boundary resistance)(TBR)을 고려하지 않았기 때문이다. 만약, 도 1과 도 5 내지 도 7의 구조에서 제1 영역(10, 10', 10")이 벌크 영역이라면, 제1 영역(10, 10', 10")과 제2 영역(20, 20', 20") 사이의 계면의 면적은 작기 때문에 그 영향이 작지만, 제1 영역(10, 10', 10")이 나노사이즈를 갖는다면, 상기 계면의 면적은 매우 클 수 있고 그로 인해 유효 열전도도는 크게 달라질 수 있다.
상기 열경계층 저항의 영향이 두드러지는 경우에 적용될 수 있는 식으로서, 다음의 수학식 5가 "Journal of Applied Physics, vol.81, p.6692(1997)"에 제안되었다.
Figure 112008002172835-PAT00005
수학식 5에서 α는 ak/a로서 무차원 상수(dimensionless constant)이다. 여기서, ak는 케피차 반지름(Kapitza radius)이며, a는 미립자(particulate)의 반지름이다. ak는 RBd와 Km의 곱으로 나타낼 수 있는데, 여기서 RBd는 열경계층 저항(thermal boundary resistance) 또는 케피차 저항(Kapitza resistance)이라 한 다.
도 9는 상기 수학식 5로 도 1의 구조를 갖는 상변화층의 SiO2 부피 분율 및 상기 α값에 따른 열전도도 변화를 계산한 결과이다.
도 9를 참조하면, α가 0.525보다 작은 경우, SiO2 부피 분율이 증가할수록 상변화층의 유효 열전도도는 증가한다. 그러나 α가 0.525보다 큰 경우, SiO2 부피 분율이 증가할수록 상변화층의 유효 열전도도는 감소한다. α 값이 크다는 것은 열경계층의 면적이 넓어 그로 인한 저항이 크다는 것을 의미한다. 도 1의 구조에서 제1 영역(10)이 나노사이즈를 가져, 제1 영역(10)과 제2 영역(20)의 경계면의 면적이 매우 넓은 경우, 열경계층 저항이 커지므로, SiO2 부피 분율이 증가할수록 상변화층의 유효 열전도도는 감소할 수 있는 것이다. 이로써 실제 측정치인 도 4의 결과가 설명될 수 있다. 상기한 바와 같은 이유로, 도 5 내지 도 7의 구조에서도 제1 영역(10', 10")과 제2 영역(20', 20")의 계면 면적이 넓은 경우, SiO2 부피 분율이 증가할수록 상변화층의 유효 열전도도는 감소할 수 있다.
도 10은 본 발명의 일 실시예에 따른 상변화 메모리 소자(PRAM)를 보여준다.
도 10을 참조하면, 하부전극(E1)과 상부전극(E2) 사이에 상변화층(100)이 존재한다. 하부전극(E1)은 제1 층간절연층(ILD1)의 제1 콘택홀(H1) 내에 구비된 플러그형 전극일 수 있고, 제1 층간절연층(ILD1) 상에 하부전극(E1)과 콘택된 상변화층(100)이 구비될 수 있다. 제1 층간절연층(ILD1) 및 상변화층(100) 상에 제2 층간 절연층(ILD2)이 구비될 수 있는데, 제2 층간절연층(ILD2)에 상변화층(100)의 일부 영역을 노출시키는 제2 콘택홀(H2)이 구비될 수 있다. 제2 콘택홀(H2) 내에 상변화층(100)과 콘택하는 상부전극(E2)이 구비될 수 있다. 하부전극(E1), 상변화층(100) 및 상부전극(E2)은 하나의 스토리지 노드를 구성할 수 있다. 하부전극(E1)과 상부전극(E2) 중 어느 하나, 예컨대, 하부전극(E1)은 소정의 스위칭 소자(SD1)와 연결되어 있을 수 있다. 스위칭 소자(SD1)는 상기 스토리지 노드로의 신호의 접근(access)을 제어하는 역할을 하는 것으로, 예컨대, 다이오드나 트랜지스트일 수 있다. 도시하지는 않았지만, 하부전극(E1) 아래에 하부전극(E1)보다 큰 폭을 갖는 다른 전극이 더 구비될 수 있다. 하부전극(E1)과 상부전극(E2) 사이에 인가되는 전압에 따라, 상변화층(100) 일부의 상(phase)이 변화될 수 있다.
도 10에서 상변화층(100)은 도 1의 상변화층(100)과 등가할 수 있다. 또한 도 10의 상변화층(100)은 도 5 내지 도 7의 구조 및 이들의 변형 구조를 갖는 상변화층으로 대체될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 PRAM을 보여준다. 도 11에서 상변화층(100a)을 제외한 나머지 구성 요소는 도 10의 그것들과 동일할 수 있다.
도 11을 참조하면, 상변화 물질로 채워진 제1 영역(10a)과 유전 물질로 채워진 제2 영역(20a)으로 구성된 상변화층(100a)이 존재한다. 상변화층(100a)은 도 7에서 제1 영역(10")이 구불구불한 형태로 변형된 구조와 유사한 구조를 갖는다. 이러한 상변화층(100a)은 다공성 유전체 박막을 ALD(atomic layer deposition) 공정이나 스핀 코팅(spin coating) 공정으로 형성한 후, 그 기공 내에 상변화 물질을 ALD 공정으로 채우는 방법으로 형성할 수 있다. 이때, 상기 기공은 100㎚ 이하의 크기를 갖는 것이 바람직하다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따른 상변화층은 낮은 열전도도를 갖는다. 따라서, 본 발명의 실시예에 따른 PRAM에서는 메모리 셀간 열간섭(thermal interference) 효과가 작고, 저장된 정보의 안정성(stablility)이 향상될 수 있다. 그러므로 본 발명을 이용하면, 메모리 셀들의 간격을 좁혀 PRAM의 집적도를 높일 수 있다. 또한 본 발명의 실시예에 따른 PRAM에서는 구성 층들의 계면에서의 물리·화학적 결함 발생이 억제될 수 있다.
부가적으로, 본 발명의 실시예에 따른 상변화층은 상변화 물질만으로 이루어진 종래의 상변화층보다 높은 전기 저항을 갖기 때문에, 종래보다 낮은 전류를 이용해서 가열할 수 있다. 따라서 본 발명을 이용하면 PRAM의 동작 전류를 낮출 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 10 및 도 11의 구조 및 구성요소는 변경 및 다양화될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 상변화층을 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 (Ge2Sb2Te5)0.8(SiO2)0.2층을 보여주는 TEM(trasmission electron microscope) 사진이다.
도 3은 본 발명의 실시예에 따른 (Ge2Sb2Te5)1-x(SiO2)x층의 XRD(X-ray diffraction) 그래프이다.
도 4는 본 발명의 실시예에 따른 (Ge2Sb2Te5)1-x(SiO2)x층의 SiO2 함유량에 따른 열전도도의 변화를 보여주는 그래프이다.
도 5 내지 도 7은 본 발명의 다른 실시예들에 따른 상변화층을 보여주는 단면도이다.
도 8은 도 1 및 도 5 내지 도 7의 구조물에서 제1 영역(10, 10', 10")을 벌크 영역으로 가정하고, 상기 각 구조물의 SiO2 부피 분율에 따른 유효 열전도도 변화를 계산한 결과를 보여주는 그래프이다.
도 9는 상기 수학식 5를 이용하여 도 1의 상변화층의 SiO2 부피 분율에 따른 열전도도 변화를 계산한 결과를 보여주는 그래프이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 상변화 메모리 소자(PRAM)를 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10, 10', 10", 10a : 제1 영역 20, 20', 20", 20a : 제2 영역
100, 100a : 상변화층 E1 : 하부전극
E2 : 상부전극 H1, H2 : 콘택홀
ILD1, ILD2 : 층간절연층 SD1 : 스위칭 소자

Claims (16)

  1. 제1 공간에 분산되고, 상변화 물질로 채워진 복수의 제1 영역; 및
    상기 제1 공간의 나머지 부분으로서, 유전 물질로 채워진 제2 영역;을 포함하는 상변화층.
  2. 제 1 항에 있어서, 상기 상변화층에서 상기 유전 물질의 함유량은 20 mol% 이하인 상변화층.
  3. 제 1 항에 있어서, 상기 복수의 제1 영역은 100㎚ 이하의 지름을 갖는 구 형상인 상변화층.
  4. 제 1 항에 있어서, 상기 복수의 제1 영역은 100㎚ 이하의 폭을 갖되, 크기가 서로 다른 상변화층.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 복수의 제1 영역은 형태가 불균일한 상변화층.
  6. 제 1 항에 있어서, 상기 제1 영역과 상기 제2 영역은 층 구조가 되도록 수직하게 교대로 배열되고, 상기 제1 영역의 두께는 100㎚ 이하인 상변화층.
  7. 제 1 항에 있어서, 상기 제1 영역과 상기 제2 영역은 수평으로 교대로 배열되고, 상기 제1 영역의 폭은 100㎚ 이하인 상변화층.
  8. 제 1 항에 있어서, 상기 상변화층의 열전도도는 전체가 상변화 물질로 채워진 상변화층의 열전도도보다 낮은 상변화층.
  9. 상변화층을 포함하는 스토리지 노드 및 상기 스토리지 노드에 연결된 스위칭 소자를 포함하되,
    상기 상변화층은,
    제1 공간에 분산되고, 상변화 물질로 채워진 복수의 제1 영역; 및
    상기 제1 공간의 나머지 부분으로서, 유전 물질로 채워진 제2 영역;을 포함하는 상변화 메모리 소자.
  10. 제 9 항에 있어서, 상기 상변화층에서 상기 유전 물질의 함유량은 20 mol% 이하인 상변화 메모리 소자.
  11. 제 9 항에 있어서, 상기 복수의 제1 영역은 100㎚ 이하의 지름을 갖는 구 형상인 상변화 메모리 소자.
  12. 제 9 항에 있어서, 상기 복수의 제1 영역은 100㎚ 이하의 폭을 갖되, 크기가 서로 다른 상변화 메모리 소자.
  13. 제 9 항 또는 제 12 항에 있어서, 상기 복수의 제1 영역은 형태가 불균일한 상변화 메모리 소자.
  14. 제 9 항에 있어서, 상기 제1 영역과 상기 제2 영역은 층 구조가 되도록 수직하게 교대로 배열되고, 상기 제1 영역의 두께는 100㎚ 이하인 상변화 메모리 소자.
  15. 제 9 항에 있어서, 상기 제1 영역과 상기 제2 영역은 수평으로 교대로 배열되고, 상기 제1 영역의 폭은 100㎚ 이하인 상변화 메모리 소자.
  16. 제 9 항에 있어서, 상기 상변화층의 열전도도는 전체가 상변화 물질로 채워진 상변화층의 열전도도보다 낮은 상변화 메모리 소자.
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