TWI393253B - 電流限制之相變化記憶體元件結構 - Google Patents

電流限制之相變化記憶體元件結構 Download PDF

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Description

電流限制之相變化記憶體元件結構
本發明係揭露一種半導體結構，且特別是關於一種具有電流限制層之相變化記憶體裝置結構及其製造方法。
相變化記憶體(PCM)裝置係一種使用相變化材料之電阻率變化的非揮發性記憶體裝置。PCM裝置亦被稱為相變化隨機存取記憶體(PRAM)。通常，能在非晶態與結晶態之間轉變之硫屬化物材料可被用於PCM裝置。
視自液態之冷卻速率而定，硫屬化物材料可形成一非晶態硫屬化物玻璃或一硫屬化物結晶。該兩狀態之間的差異係以長程次序存在與否為其物理上的特徵。此外，硫屬化物材料之結晶態與非晶態具有著極不相同的電阻率數值。藉由操控硫屬化物材料的相態，可將二進位資料位元寫入PCM裝置。藉由偵測硫屬化物材料的相態，其通常是以電阻率量測的方式，該儲存在PCM裝置的二進位資料可被讀取。許多使用該等方法的PCM裝置之類型在該領域中為已知。
一種典型使用在PCM裝置的硫屬化物材料係通稱為GST(Ge2 Se2 Te5 )的鍺、銻及碲之化合物。連同氧、硫、硒及釙，碲屬於硫族，因此名為硫屬化物材料。在一典型的PCM裝置，具有高電阻率數值之硫屬化物玻璃可基於硫屬化物材料之熔化及快速冷卻而形成。或者，具有低電阻率數值之硫屬化物結晶可藉由將溫度提高至低於熔化溫度之結晶溫度而形成，接著進行硫屬化物材料之緩慢冷卻。硫屬化物於相當高的溫度下，例如600℃以上，會變成液體。
參考第1圖，一習知的相變化記憶體(PCM)裝置結構係包含一底導電板10、相變化材料層20及頂導電板30之堆疊。藉由使電流通過PCM元件結構，將相變化材料層20中之相變化材料加熱至能誘發相變化之溫度，例如至熔化溫度或結晶溫度之上。
目前PCM裝置結構之一挑戰係如何產生充足的熱以達到相變化材料之熔化溫度。雖然不須要將相變化材料每一部份皆熔化才可以將PCM裝置中的資料編碼，但至少一部份能顯著影響PCM裝置結構之總電阻的相變化材料須要達到相轉變溫度，例如熔化溫度及/或結晶溫度，以便該相變化材料可在結晶結構與非晶形結構之間改變其狀態。為了誘發此一熔化或再結晶，通常須要相當大量電流。然而，施加此一大量電流須要一大的電晶體，及因此須要一大的半導體面積，此將使得難以增加PCM裝置的密度。
藉由混合相變化材料與被動介電材料以降低PCM元件結構對電流的需求之一種方法已揭示於發證給Czubatyj等人之美國專利第5,825,046號中。第2圖簡要表示Czubatyj等人之習知結構，其中一混合相變化材料層20’包含一與被動介電材料26混合之相變化材料21。相變化材料21與被動介電材料26之混合可減少底導電板10及頂導電板30間的電流路徑之截面積，因此增加該混合相變化材料層20’內之電流密度。對於底導電板10及頂導電板30間之給定電流程度，第2圖中之混合相變化材料層20’提供較第1圖中之相變化材料高的局部溫度。
雖然Czubatyj等人提供一可提高混合相變化材料層局部溫度之結構，然而該混合程序係隨機的，亦即混合程序中之統計上的差異會產生非均勻的混合，導致混合相變化材料層之電 阻的顯著差異。
因此，存在有對於能達到與較少程式化電流相符之相變化材料層之相轉變溫度的相變化記憶體元件結構及其製造方法之需求。
此外，存在有對於在相變化材料層中具有較高電阻之相變化記憶體元件結構以及其製造方法之需求，其中電阻數值具有緊密的分佈。
本發明藉由提供具有一由底導電板與頂導電結構之間的絕緣性奈米粒子限制之電流路徑的相變化記憶體結構解決上述之需求。
具體而言，使用具有約10 nm級尺寸之奈米粒子層以形成一電流限制層或作為一用於自底部絕緣體層形成一電流限制層之硬遮罩。該奈米粒子較佳在底表面上係自我對準及/或自我平坦化。該電流限制層可形成於底導電板內、相變化材料層內、頂導電板內、或在含有相變化材料或頂導電材料之錐形介層側壁與介層栓塞之間的錐形內襯內。該電流限制層周圍局部結構之電流密度係高於周圍區域，因而允許局部溫度升高至高於周圍材料。由於該電流限制層，程式化該相變化記憶體裝置所需之總電流及因此程式化電晶體之尺寸可以降低。再者，奈米粒子之自我組裝特徵提供相變化記憶體裝置之一緊密的電阻分佈。
根據本發明之一具體實施例，一半導體結構包含：a.一相變化材料層；b.一電流限制層，鄰接該相變化材料層及含有嵌入在一導 電材料之體積中與由其分隔之絕緣性奈米粒子之單層；c.一第一導電板，鄰接該電流限制層及包含該導電材料之另一體積；及d.一第二導電板，鄰接該相變化材料層及與該第一導電板分開。
第一導電板可為頂導電板，及第二導電板可為底導電板。或者，第一導電板可為底導電板，及第二導電板可為頂導電板。
根據本發明之另一具體例，一半導體結構包含：a.一第一導電板，包含一第一導電材料；b.一相變化材料層，鄰接該第一導電板及包含一相變化材料；c.一電流限制層，包括一組平面排列之分開的絕緣層島狀物，其中每一該分開的絕緣層島狀物係嵌入在一選自該相變化材料及該第一導電材料之材料之體積中且由其分隔，該電流限制層具有一奈米粒子之橫向尺寸，及直接連接於該相變化材料層。
d.一第二導電板，包含一第二導電材料及藉由該電流限制層以電阻地連接至該相變化材料層。
該第二導電板可鄰接該電流限制層。或者，該半導體結構可更包含由該相變化材料之另一體積組成及鄰接該電流限制層之另一相變化材料層，以及該第二導電板。
該分開的絕緣層島狀物具有自約3 nm至60 nm之厚度，及包含一選自由氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合組成之群之材料。
根據本發明之又一具體例，該半導體結構包含： a.一介電層，含有錐形介層孔側壁；b.一錐形介層內襯，鄰接該錐形介層孔側壁及具有一內襯底表面，及含有一嵌入在一導電材料之體積中且由其分隔之絕緣性奈米粒子的單層；c.一導電介層栓塞，鄰接該錐形介層內襯及包含該導電材料；d.一相變化材料層，鄰接該內襯底表面及該介電層；e.一底導電板，鄰接該相變化材料層。
根據本發明之又另一具體例，該半導體結構包含：a.一頂導電板；b.一介電層，鄰接該頂導電板及含有錐形介層孔側壁；c.一錐形介層內襯，鄰接該錐形介層孔側壁及具有一內襯底表面，及含有一嵌入在相變化材料之體積中且由其分隔之絕緣性奈米粒子；d.一介層栓塞，由該相變化材料之另一體積組成及由錐形介層內襯與該頂導電板包覆；及e.一底導電板，藉由該錐形介層以電阻地連接至該頂導電板。
該底導電板可鄰接該內襯底表面及該介電層。或者，該半導體結構可更包含一由該相變化材料之又一體積組成之相變化材料層，其中該相變化材料層鄰接該內襯底表面、該介電層、及該底導電板。
於各種不同的示範性半導體結構範圍內，該絕緣性奈米粒子包含一選自由氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合組成之群之介電材料。
或者，每一該絕緣性奈米粒子係一限定在單層內之有機分子及具有在約3 nm至24 nm之範圍的特徵尺寸，該特徵尺寸係選自由全長、全寬或直徑組成之群。
此處可使用之相變化材料，包含但不限於一硫屬化物合金，其係具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群，及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。
各種不同的導電板及導電栓塞可包含一選自由鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金組成之群之材料。
如上述，本發明係關於具有電流限制層之相變化記憶體(PCM)元件結構及其製造方法，現將參考附圖詳細說明。應注意的是，類似及對應的元件係以相同的元件符號表示。
根據本發明之第一具體例的第一示範性結構的順序剖視圖係以第3(a)－3(f)圖顯示製程的各種階段。參考第3(a)圖，一底導電板40係形成於下部的半導體結構(未圖示)上。該底導電板40可以是利用化學氣相沈積或是濺鍍所形成的金屬層。為了形成PCM記憶體裝置而在半導體結構中沈積底導電板40之方法在此技術領域中為已知。該底導電板40包含一例如選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金之導電材料。該底導電板40之厚度通常在約10 nm至80 nm的範圍。
參考第3(b)圖，絕緣性奈米粒子70之單層係施加至底導電板40之頂表面。每一絕緣性奈米粒子70可為一限定在單層內之有機分子及可實質為具有直徑在約1 nm至24 nm之範圍的球形物。有機分子可例如為蛋白質分子。有機分子亦可為橢圓形、超橢圓形或多邊形且具有在約1 nm至24 nm之範圍的特徵尺寸。該特徵尺寸可為絕緣性奈米粒子70之全長、全寬或直徑。Yamashita在IEEE國際電子裝置研討會上發表之「大奈米製程：使用蛋白質超分子之奈米電子裝置的製造(1－4244－0439－8/06；2006)」顯示蛋白質奈米粒子可形成在自我對準的表面上，因而在單層中形成一具有規則排列之層。換言之，有機奈米粒子之密度在自我對準單層可為恒定。有機奈米粒子係絕緣及較佳也是自我平坦化的。
或者，絕緣性奈米粒子70可包含一介電材料，諸如氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，及其組合。該絕緣性奈米粒子70可實質為球形、橢圓形、超橢圓形或多邊形且具有在約1 nm至24 nm之範圍的特徵尺寸。該特徵尺寸可為全長、全寬或直徑。該絕緣性奈米粒子70可以例如在濺鍍室中之介電材料標靶之濺鍍形成。
該絕緣性奈米粒子70在底導電板40之頂表面上為自我對準及/或自我平坦化較佳。該絕緣性奈米粒子70之單層係彼此隔開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第3(c)圖，導電材料層88係沈積在絕緣性奈米粒子70之單層上及在絕緣性奈米粒子70間之間隙下方的底導電板40之部分上。該導電材料層88包含一導電材料，且較佳如底導電板40之導電材料的相同材料。該導電材料層88之體積 填入在絕緣性奈米粒子70之間的間隙。該導電材料層88之厚度大於絕緣性奈米粒子70的單層之高度，及可自約6 nm至60 nm。
參考第3(d)圖，將該導電材料層88蝕刻以移除絕緣性奈米粒子70之單層的上方部分。絕緣性奈米粒子70之單層及該導電材料層88之殘留體積41形成電流限制層90。該電流限制層90鄰接底導電板40及包含嵌入在導電材料層88之殘留體積41中且由其分隔的絕緣性奈米粒子70之單層。假如絕緣性奈米粒子70於施加在單層中時係均勻分佈，則電流限制層90之組成係實質均勻而可提供橫跨電流限制層90一均勻電阻。
參考第3(e)圖，相變化材料層50係以例如化學氣相沈積或濺鍍而直接形成於電流限制層90上。相變化材料層50包含一相變化材料，其包含但不限於硫屬化物合金或具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。此硫屬化物合金之說明性範例為GaSb、InSb、InSe、Sb2 Te3 、GeTe、Ge2 Sb2 Te5 、InSbTe、GaSbTe、SnSb2 Te4 、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81 Ge15 Sb2 S2 、及具有改質原子比率的化合物。相變化材料層50之厚度係自約10 nm至100 nm，且可依PCM裝置之最適性能而最適化。
參考第3(f)圖，頂導電板60係以例如化學氣相沈積或濺鍍直接形成在相變化材料層50上。頂導電板60包含例如選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金之導電材料。該頂導電板60之厚度 通常在約10 nm至80 nm的範圍。頂導電板60與底導電板40可以包含相同或不同的材料。
根據本發明之第二具體例的第二示範性結構的順序剖視圖係以第4(a)－4(d)圖顯示製程的各種階段。參考第4(a)圖，一底導電板40係形成於相同於第一具體例中之底部的半導體結構(未圖示)之上。
參考第4(b)圖，相變化材料層50係直接形成在底導電板40上。相變化材料層50之物理特徵係相同於第一具體例中者。
參考第4(c)圖，一絕緣性奈米粒子70之單層係施加至相變化材料層50之頂表面。相同於第一具體例中之絕緣性奈米粒子70的類型可被使用。絕緣性奈米粒子70較佳為可自我對準及/或自我平坦化於相變化材料層50之頂表面上。絕緣性奈米粒子70之單層係彼此分開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第4(d)圖，一導電材料係沈積在絕緣性奈米粒子70之單層上及在絕緣性奈米粒子70間之間隙中的相變化材料層50之部分上。該導電材料可為列在第一具體例中作為底導電板40及頂導電板60之任何材料。該導電材料之體積65填入在絕緣性奈米粒子70之單層間的間隙。該導電材料之體積65與絕緣性奈米粒子70之單層形成一電流限制層90。該電流限制層90之厚度係相同於絕緣性奈米粒子70的單層之高度。
一頂導電板60包含直接形成在電流限制層90上方之導電材料之另一體積。頂導電板60之厚度通常自約10 nm至80 nm。頂導電板60及底導電板40可包含相同或不同之材料。該電流限制層90鄰接於相變化材料層50及頂導電板60兩 者。由第4(d)圖中之虛線所示之位於絕緣性奈米粒子70之單層之頂表面上方的絕緣性奈米粒子70之單層與頂導電板60中之導電材料之另一體積間之導電材料的體積65係自然地靠近。
根據本發明之第三具體例的第三示範性結構的順序剖視圖係以第5(a)－5(f)圖顯示製程的各種階段。參考第5(a)圖，一底導電板40係形成於相同於第一具體例中之底部的半導體結構(未圖示)之上。
參考第5(b)圖，一絕緣層80係以例如化學氣相沈積形成在底導電板40上。該絕緣層80包含一絕緣材料，諸如氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合。該絕緣層80可以諸如化學氣相沈積形成。該絕緣層80之厚度可自約3 nm至約60 nm。
參考第5(c)圖，絕緣性奈米粒子70之單層係施加至該絕緣層80之頂表面。相同於第一具體例中之絕緣性奈米粒子70的類型可被使用。絕緣性奈米粒子70較佳為可自我對準及/或自我平坦化於相變化材料層50之頂表面上。絕緣性奈米粒子70之單層係彼此分開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第5(d)圖，使用絕緣性奈米粒子70之單層作為硬遮罩之絕緣層80係以非等向反應式離子蝕刻操作。於非等向反應式離子蝕刻期間，將絕緣性奈米粒子70間之間隙下方的絕緣層80部份蝕刻及移除，而位於絕緣性奈米粒子70正下方之絕緣層80的殘留部分於非等向反應式離子蝕刻期間係藉由絕緣性奈米粒子70遮蔽反應式離子。因此，一組分開的絕緣層島狀物81可藉由非等向反應式離子蝕刻形成。該絕緣性奈 米粒子較佳於非等向反應式離子蝕刻期間被消耗。該組分開的絕緣層島狀物81係以平面排列。該組分開的絕緣層島狀物81之厚度可自約3 nm至60 nm。
參考第5(e)圖，一相變化材料係沈積在該組分開的絕緣層島狀物81上及絕緣性奈米粒子70間之間隙下方的底導電板40之部份上。該相變化材料可為列在第一具體例中作為相變化材料50之任何材料。該相變化材料之體積55填入在該組分開的絕緣層島狀物81的間隙中。該相變化材料之體積55與該組分開的絕緣層島狀物81形成一電流限制層100。該電流限制層100之厚度係相同於該組分開的絕緣層島狀物81之高度。
該相變化材料之另一體積形成一位在電流限制層100正上方之相變化材料層50。該相變化材料層50之厚度通常自約10 nm至100 nm。該電流限制層100係鄰接於相變化材料層50及底導電板40兩者。該分開的絕緣島狀物81間之相變化材料之體積55與相變化材料層50之相變化材料之另一體積係自然地靠近。電流限制層100與相變化材料層50間之邊界係以第5(e)圖中之虛線表示。
參考第5(f)圖，一頂導電板60係藉由將一導電材料直接沈積在相變化材料層50上形成。該導電材料可為列在第一具體例中作為底導電板40及頂導電板60之任何材料。該頂導電板60通常自約10 nm至80 nm範圍。該頂導電板60與底導電板40可包含相同或不同材料。
根據本發明之第四具體例的第四示範性結構的順序剖視圖係以第6(a)－6(h)圖顯示製程的各種階段。參考第6(a)圖，一底導電板40係形成於相同於第一具體例中之底部的半導體結構(未圖示)之上。
參考第6(b)圖，一第一相變化材料係沈積在底導電板40上以形成一第一相變化材料層51。該第一相變化材料可為列在第一具體例中作為相變化材料50之任何材料。第一相變化材料層51之厚度通常自約5 nm至50 nm範圍。
參考第6(c)圖，一絕緣層80係以例如化學氣相沈積形成在該第一相變化材料層51上。該絕緣層80係以如第三具體例的絕緣層80之相同方法及包含相同材料形成。該絕緣層80之厚度可自約3 nm至60 nm範圍。
參考第6(d)圖，絕緣性奈米粒子70之單層係施加至該絕緣層80之頂表面。相同於第一具體例中之絕緣性奈米粒子70的類型可被使用。絕緣性奈米粒子70較佳為可自我對準及/或自我平坦化於絕緣層80之頂表面上。絕緣性奈米粒子70之單層係彼此分開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第6(e)圖，使用絕緣性奈米粒子70之單層作為硬遮罩之絕緣層80係以非等向反應式離子蝕刻操作。一組分開的絕緣層島狀物81可藉由相同於本發明之第三具體例非等向反應式離子蝕刻方式形成。該絕緣性奈米粒子70較佳於非等向反應式離子蝕刻期間被消耗。該組分開的絕緣層島狀物81係以平面排列。該組分開的絕緣層島狀物81之厚度可自約3 nm至60 nm。
參考第6(f)圖，一第二相變化材料係沈積在該組分開的絕緣層島狀物81上及絕緣性奈米粒子70間之間隙下方的第一相變化材料層51之部份上。該第二相變化材料可為列在第一具體例中作為相變化材料50之任何材料。該第二相變化材料之體積95填入在該組分開的絕緣層島狀物81的間隙中。該第二相變化材料之體積95與該組分開的絕緣層島狀物81形成 一電流限制層100。該電流限制層100之厚度係相同於該組分開的絕緣層島狀物81之高度。
該第二相變化材料之另一體積在電流限制層100正上方形成一第二相變化材料層52。該第二相變化材料層52之厚度通常自約5 nm至50 nm。該電流限制層100係鄰接於第一相變化材料層51與第二相變化材料層52兩者。該分開的絕緣島狀物81間之第二相變化材料之體積95與第二相變化材料層52之第二相變化材料之另一體積可自然地靠近，此係由於上述兩者在相同製程步驟期間形成。電流限制層100與第二相變化材料層52間之邊界係以第6(f)圖中之虛線表示。第一相變化材料與第二相變化材料可包含相同或不同材料。
參考第6(g)圖，一頂導電板60係藉由將一導電材料直接沈積在第二相變化材料層52上形成。該導電材料可為列在第一具體例中作為底導電板40及頂導電板60之任何材料。該頂導電板60通常自約10 nm至80 nm範圍。該頂導電板60與底導電板40可包含相同或不同材料。
參考第6(h)圖，其為沿第6(g)圖中之H－H’平面之第四示範性結構之水平剖視圖，顯示電流限制層100內之該組分開的絕緣層島狀物81係分開的，或是以電流限制層100內之第二相變化材料之體積95彼此分開。
根據本發明之第五具體例的第五示範性結構的順序剖視圖係以第7(a)－7(f)圖顯示製程的各種階段。參考第7(a)圖，一底導電板40係形成於相同於第一具體例中之底部的半導體結構(未圖示)之上。
參考第7(b)圖，一相變化材料係沈積在底導電板40上以形成一相變化材料層50。該相變化材料可為列在第一具體例中作為相變化材料50之任何材料。該相變化材料層50之厚 度通常自約10 nm至100 nm範圍。
參考第7(c)圖，一絕緣層80係以例如化學氣相沈積形成在該相變化材料層50上。該絕緣層80係以如第三具體例的絕緣層80之相同方法及包含相同材料形成。該絕緣層80之厚度可自約3 nm至60 nm範圍。
參考第7(d)圖，絕緣性奈米粒子70之單層係施加至該絕緣層80之頂表面。相同於第一具體例中之絕緣性奈米粒子70的類型可被使用。絕緣性奈米粒子70較佳為可自我對準及/或自我平坦化於絕緣層80之頂表面上。絕緣性奈米粒子70之單層係彼此分開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第7(e)圖，使用絕緣性奈米粒子70之單層作為硬遮罩之絕緣層80係以非等向反應式離子蝕刻操作。一組分開的絕緣層島狀物81可藉由相同於本發明之第三具體例非等向反應式離子蝕刻方式形成。該絕緣性奈米粒子70較佳於非等向反應式離子蝕刻期間被消耗。該組分開的絕緣層島狀物81係以平面排列。該組分開的絕緣層島狀物81之厚度可自約3 nm至60 nm。
參考第7(f)圖，一導電材料係沈積在該組分開的絕緣層島狀物81上及絕緣性奈米粒子70間之間隙下方的相變化材料層50之部份上。該導電材料可為列在第一具體例中作為底導電板40及頂導電板60之任何材料。該導電材料之體積65係填入在該組分開的絕緣層島狀物81的間隙中。該導電材料之體積65與該組分開的絕緣層島狀物81形成一電流限制層100。該電流限制層100之厚度係相同於該組分開的絕緣層島狀物81之高度。
該導電材料之另一體積在電流限制層100正上方形成一 頂導電板60。該頂導電板60之厚度通常自約10 nm至80 nm。頂導電板60與底導電板40可包含相同或不同材料。電流限制層100係鄰接相變化材料層50與頂導電板60兩者。該分開的絕緣島狀物81間之導電材料之體積65與頂導電板60之導電材料之另一體積係自然地靠近，此係由於上述兩者在相同製程步驟期間形成。電流限制層100與頂導電板60間之邊界係以第7(f)圖中之虛線表示。
根據本發明之第六具體例的第六示範性結構的順序剖視圖係以第8(a)－8(h)圖顯示製程的各種階段。參考第8(a)圖，一底導電板40係形成於相同於第一具體例中之底部的半導體結構(未圖示)之上。
參考第8(b)圖，一相變化材料係沈積在底導電板40上以形成一相變化材料層50。該相變化材料可為列在第一具體例中作為相變化材料50之任何材料。該相變化材料層50之厚度通常自約10 nm至100 nm範圍。
參考第8(c)圖，一導電材料層62係以例如化學氣相沈積形成在該相變化材料層50上。該導電材料層62係包含如第一具體例的底導電板40與頂導電板60之相同材料。該導電材料層62之厚度可自約3 nm至60 nm範圍。
參考第8(d)圖，絕緣性奈米粒子70之單層係施加至該導電材料層62之頂表面。相同於第一具體例中之絕緣性奈米粒子70的類型可被使用。絕緣性奈米粒子70較佳為可自我對準及/或自我平坦化於導電材料層62之頂表面上。絕緣性奈米粒子70之單層係彼此分開，以致於當從上方觀看時，間隙係呈現在該絕緣性奈米粒子70之間。該間隙彼此可為連續或分開。
參考第8(e)圖，使用絕緣性奈米粒子70之單層作為硬 遮罩之導電材料層62係以非等向反應式離子蝕刻操作。於非等向反應式離子蝕刻期間，將絕緣性奈米粒子70間之間隙下方的導電材料層62部份蝕刻及移除，而位於絕緣性奈米粒子70正下方之導電材料層62的殘留部分於非等向反應式離子蝕刻期間係藉由絕緣性奈米粒子70遮蔽反應式離子。因此，一組分開的絕緣層島狀物64可藉由非等向反應式離子蝕刻形成。該絕緣性奈米粒子較佳於非等向反應式離子蝕刻期間被消耗。該組分開的絕緣層島狀物64係以平面排列。該組分開的絕緣層島狀物64之厚度可自約3 nm至60 nm。
參考第8(f)圖，一絕緣材料層82係沈積在相變化材料層50之暴露部份的上方及在分開的導電島狀物64之頂表面及側壁上。該絕緣材料層82之厚度較分開的導電島狀物64厚及可為自約6 nm至100 nm。
參考第8(g)圖，在分開的導電島狀物64之頂表面上方的絕緣材料層82之部份係以例如反應式離子蝕刻或以其他諸如化學機械平坦化(CMP)的平坦化手段移除。分開的導電島狀物64與分開的導電島狀物64間之殘留絕緣材料84一起形成一電流層100’。
參考第8(h)圖，一頂導電板60係藉由在電流限制層100’上直接沈積一導電材料而形成。該導電材料可為列在第一具體例中作為底導電板40及頂導電板60之任何材料。頂導電板60之厚度通常係自約10 nm至80 nm。該頂導電板60與底導電板40可包含相同或不同材料。
參考第9圖，根據本發明之第七具體例的第七示範性結構包含底導電板40、相變化材料層50、含有錐形介層孔側壁78之介電層77、具有內襯底表面79之錐形介層內襯110、及一導電介層栓塞60’。該相變化材料層50係鄰接底導電板40 及介電層77，其中底導電板40係位於內襯底表面79下方。該錐形介層內襯110係鄰接錐形介層孔側壁78，且包含嵌入在導電材料之體積65中且由其分隔的絕緣性奈米粒子70之單層。該導電介層栓塞60’包含與該錐形介層內襯110內之導電材料之體積65相同的導電材料。
該底導電板40及導電介層栓塞60’包含例如選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金之導電材料。該底導電板40之厚度通常在約自10 nm至80 nm的範圍。
該相變化材料層50包含一相變化材料，其包含但不限於硫屬化物合金或具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。此硫屬化物合金之說明性範例為GaSb、InSb、InSe、Sb2 Te3 、GeTe、Ge2 Sb2 Te5 、InSbTe、GaSbTe、SnSb2 Te4 、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81 Ge15 Sb2 S2 、及具有改質原子比率的化合物。相變化材料層50之厚度係自約10 nm至100 nm，且可依PCM元件之最適性能而最適化。
該介電層77包含一介電材料，其可例如為氧化矽、氮化矽、或其他可忍受用於熔化相變化材料層50中之相變化材料所需之溫度的之介電材料。該介電層可具有自約50 nm至約400 nm之厚度。一錐形介層孔係藉由對於該介電層77之微影圖案化及蝕刻而形成在該介電層77上。錐形介層孔具有一可為圓形、橢圓形、超橢圓形、或多邊形之剖面區域之錐形介層側壁78。錐形介層孔之底部開口可具有一微影尺寸或次微影尺寸。
導電介層栓塞60’及該錐形介層內襯110內的導電材料之體積65之導電材料包含例如選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金之導電材料。導電介層栓塞60’及該錐形介層內襯110內的導電材料之體積65之導電材料包含相同材料及自然地靠近，此係因為兩者皆在相同製程步驟期間以相同導電材料之沈積而形成。導電介層栓塞60’的導電材料及該錐形介層內襯110內的導電材料之體積65之邊界係以圖9中虛線標示。
參考第10圖，根據本發明之第八具體例的第八示範性結構包含底導電板40、相變化材料層50、含有錐形的介層孔側壁78之介電層77、具有內襯底表面79之錐形介層內襯120、及一相變化材料栓塞53及一頂導電板60。該相變化材料層50係鄰接底導電板40及介電層77，其中底導電板40係位於內襯底表面79下方。該錐形介層內襯120係鄰接錐形介層孔側壁78，且包含嵌入在相變化材料之體積55’中且由其分隔的絕緣性奈米粒子70之單層。該相變化材料栓塞53包含與該錐形介層內襯120內之相變化材料之體積55’相同的相變化材料。該頂導電板60係鄰接介電層77、錐形介層內襯120及相變化材料栓塞53。
底導電板40與頂導電板60可包含如第七具體例之底導電板40之相同材料。該底導電板40與該頂導電板60可具有或不具有相同組成物。該底導電板40之厚度通常係自約10 nm至80 nm。而且，該頂導電板60之厚度通常係自約10 nm至80 nm之範圍。
該相變化材料層50及相變化材料栓塞53包含如第七具體例之相變化材料層50之相同材料。該相變化材料層50之厚 度係自約10 nm至100 nm，且可依PCM裝置之最適性能而最適化。
其中具有錐形介層孔之介電層77及錐形介層孔側壁78具有如第七實施例之相同結構特徵。
參考第11圖，根據本發明之第九實施例的第九示範性結構包含底導電板40、含有錐形介層孔側壁78之介電層77、具有內襯底表面79之錐形介層內襯120、及一相變化材料栓塞53及一頂導電板60。該底導電板40係鄰接內襯底表面79及介電層77。該錐形介層內襯120係鄰接錐形介層孔側壁78，且包含嵌入在相變化材料之體積55’中且由其分隔的絕緣性奈米粒子70之單層。該相變化材料栓塞53包含與該錐形介層內襯120內之相變化材料之體積55’相同的相變化材料。該頂導電板60鄰接介電層77、錐形介層內襯120及相變化材料栓塞53。
底導電板40與頂導電板60可包含如第七實施例之底導電板40之相同材料。該底導電板40與該頂導電板60可具有或不具有相同組成物。該底導電板40之厚度通常係自約10 nm至80 nm。而且，該頂導電板60之厚度通常係自約10 nm至80 nm之範圍。
相變化材料栓塞53包含如第七實施例之相變化材料層50之相同材料。
其中具有錐形介層孔之介電層77及錐形介層孔側壁78具有如第七實施例之相同結構特徵。
參考第12圖，根據本發明之第十實施例的第十示範性結構，除了以第十實施例中的絕緣性奈米粒子70之多層取代第八實施例中之絕緣性奈米粒子70之單層外，包含有與第八示範性結構之相同結構元件及結構關係。該奈米粒子70之多層 可以重複含有絕緣性奈米粒子70之單層而形成。或者，氧可於相變化材料形成期間供應以形成含有相變化材料及絕緣性奈米粒子之體積的混合物的多層。例如，於沈積製程，氧化鍺可於存在有充足氧下快速與含有相變化材料之鍺混合而形成。
參考第13圖，根據本發明之第十一實施例的第十一示範性結構，除了以第十一實施例中的絕緣性奈米粒子之多層取代第九實施例中之絕緣性奈米粒子之單層外，包含有與第九示範性結構之相同結構元件及結構關係。於第十一實施例可使用如在第十實施例之絕緣性奈米粒子之多層與相變化材料之體積混合之相同的形成方法。
雖然本發明係已參照特定實施例來加以描述，明顯的是基於前述之替換方式、修改樣式及變化將為熟習此項技藝之人士顯而易知。因此，本發明係意欲涵蓋所有此等替換方式、修改樣式及變化，及該等係落入本發明之範圍及精神內及隨附申請專利範圍之中。
10‧‧‧底導電板
20‧‧‧相變化材料層
20’‧‧‧混合相變化材料層
21‧‧‧相變化材料
26‧‧‧被動介電材料
30‧‧‧頂導電板
40‧‧‧底導電板
41‧‧‧殘留體積
50‧‧‧相變化材料層
51‧‧‧第一相變化材料層
52‧‧‧第二相變化材料層
53‧‧‧相變化材料栓塞
55‧‧‧體積
55’‧‧‧體積
60‧‧‧頂導電板
60’‧‧‧導電介層栓塞
62‧‧‧導電材料層
64‧‧‧絕緣層島狀物
65‧‧‧體積
70‧‧‧絕緣性奈米粒子
77‧‧‧介電層
78‧‧‧錐形介層孔側壁
79‧‧‧內襯底表面
80‧‧‧絕緣層
81‧‧‧絕緣層島狀物
82‧‧‧絕緣材料層
84‧‧‧殘留絕緣材料
88‧‧‧導電材料層
90‧‧‧電流限制層
95‧‧‧體積
100‧‧‧電流限制層
100’‧‧‧電流限制層
110‧‧‧錐形介層內襯
120‧‧‧錐形介層內襯
第1和2圖係習知相變化記憶體元件結構之剖視圖。
第3(a)至3(f)圖係根據本發明之第一實施例的第一示範性結構的順序剖視圖。
第4(a)至4(d)圖係根據本發明之第二實施例的第二示範性結構的順序剖視圖。
第5(a)至5(f)圖係根據本發明之第三實施例的第三示範性結構的順序剖視圖。
第6(a)至6(g)圖係根據本發明之第四實施例的第 四示範性結構的順序剖視圖。第6(h)圖為沿第6(g)圖中之H－H’平面之第四示範性結構之水平剖視圖。
第7(a)至7(f)圖係根據本發明之第五實施例的第五示範性結構的順序剖視圖。
第8(a)至8(h)圖係根據本發明之第六實施例的第六示範性結構的順序剖視圖。
第9至13圖係分別根據本發明之第七至十一實施例之第七至第十一示範性相變化記憶體元件結構。
40‧‧‧底導電板
41‧‧‧殘留體積
50‧‧‧相變化材料層
60‧‧‧頂導電板
70‧‧‧絕緣性奈米粒子
88‧‧‧導電材料層
90‧‧‧電流限制層

Claims (20)

  1. 一種半導體結構，包含：一相變化材料層；一電流限制層，鄰接該相變化材料層及包含嵌入於一導電材料中且由金屬分隔之一絕緣性奈米粒子單層；一第一導電板具有一第一金屬部分且與該電流限制層接觸，其中該第一金屬部分是該金屬的另一部分；以及一第二導電板具有一第二金屬部分且與該相變化材料層接觸及與該第一導電板分開。
  2. 如申請專利範圍第1項所述之半導體結構，其中該絕緣性奈米粒子包含一介電材料，該介電材料選自由氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合組成之群。
  3. 如申請專利範圍第1項所述之半導體結構，其中每一該絕緣性奈米粒子係一限定在單層內之有機分子及具有在約1 nm至24 nm之範圍的特徵尺寸，該特徵尺寸係選自由全長、全寬或直徑組成之群。
  4. 如申請專利範圍第1項所述之半導體結構，其中該相變化材料層包含具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群，及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。
  5. 如申請專利範圍第1項所述之半導體結構，其中該第一及第二金屬部分包含一選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、 鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、其他元素金屬及其合金組成之群之材料。
  6. 一種半導體結構，包含：一第一導電板具有一第一金屬部分；一相變化材料層，鄰接該第一導電板及包含一相變化材料；一電流限制層，包括一組平面排列之分開的絕緣層島狀物，其中每一該分開的絕緣層島狀物係嵌入於該一金屬之中且由該金屬分隔，該電流限制層具有一奈米粒子之橫向尺寸，及直接接觸該相變化材料層；及一第二導電板具有包含一金屬的一第二金屬部分且與該電流限制層接觸。
  7. 如申請專利範圍第6項所述之半導體結構，其中該第二導電板係鄰接該電流限制層。
  8. 如申請專利範圍第6項所述之半導體結構，更包含由該相變化材料之另一體積組成及鄰接該電流限制層之另一相變化材料層，以及該第二導電板。
  9. 如申請專利範圍第6項所述之半導體結構，其中該分開的絕緣層島狀物具有自約3 nm至60 nm之厚度，及包含一介電材料，該介電材料選自由氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合組成之群。
  10. 如申請專利範圍第6項所述之半導體結構，其中該相變化材 料層包含具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群，及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。
  11. 一種半導體結構，包含：一介電層，含有錐形介層孔側壁；一錐形介層內襯，鄰接該錐形介層孔側壁及具有一內襯底表面，及含有一嵌入於一導電材料中且與由該導電材料分隔之一絕緣性奈米粒子單層；一導電介層栓塞，鄰接該錐形的介層內襯及包含該導電材料；一相變化材料層，鄰接該內襯底表面及該介電層；一底導電板，鄰接該相變化材料層。
  12. 如申請專利範圍第11項所述之半導體結構，其中每一該絕緣性奈米粒子係一限定在單層內之有機分子及具有在約1 nm至24 nm之範圍的特徵尺寸，該特徵尺寸係選自由全長、全寬或直徑組成之群，及該奈米粒子形成一單層。
  13. 如申請專利範圍第11項所述之半導體結構，其中該相變化材料層包含具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群，及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。
  14. 如申請專利範圍第11項所述之半導體結構，其中該導電錐形介層及底導電板包含一例如選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鋁(Al)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、 鎳(Ni)、釕(Ru)、及其合金組成之群之材料。
  15. 一種半導體結構，包含：一頂導電板；一介電層，鄰接該頂導電板及含有錐形介層孔側壁；一錐形介層內襯，鄰接該錐形介層孔側壁及具有一內襯底表面，及含有一嵌入於一相變化材料中且由該相變化材料分隔之絕緣性奈米粒子；一介層栓塞，由該相變化材料之另一體積組成及由該錐形介層內襯與該頂導電板包覆；及一底導電板，經由該錐形介層以電阻地連接至該頂導電板。
  16. 如申請專利範圍第15項所述之半導體結構，其中該底導電板鄰接該內襯底表面及該介電層。
  17. 如申請專利範圍第16項所述之半導體結構，更包含一由該相變化材料之又一體積組成之相變化材料層，其中該相變化材料層鄰接該內襯底表面、該介電層、及該底導電板。
  18. 如申請專利範圍第16項所述之半導體結構，其中該絕緣性奈米粒子包含一介電材料，該介電材料選自由氧化矽、氮化矽、氧化鋁、氮化鋁、碳化矽、氧化鈦、氧化鉭、氧化釕、氧化鎢、氧化鋅、矽、鍺、氧化鍺、碳，或其組合組成之群。
  19. 如申請專利範圍第16項所述之半導體結構，其中每一該絕緣性奈米粒子係一限定在單層內之有機分子及具有在約1 nm至24 nm之範圍的特徵尺寸，該特徵尺寸係選自由全長、全寬或直 徑組成之群，及該奈米粒子形成一單層。
  20. 如申請專利範圍第16項所述之半導體結構，其中該相變化材料層包含具有至少一非硫屬元素的硫屬元素之合金，其中硫屬元素係選自由碲、硒及硫組成之群，及至少一非硫屬元素係選自由鍺、銻、鉍、鉛、錫、砷、矽、磷、鎵、銦及銀組成之群。
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