JP2020027818A - 半導体記憶装置 - Google Patents
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Abstract
【課題】耐久性を向上させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に対向配置された第１電極及び第２電極と、これら第１電極及び第２電極の間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、抵抗変化膜の、第１方向と交差する第２方向の側面に設けられ、抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第１の層とを備える。【選択図】 図４
Description
実施形態は、半導体記憶装置に関する。
大容量データを記憶する半導体記憶装置として、メモリセルの抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。
実施形態の目的は、耐久性を向上させた半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第１方向に対向配置された第１電極及び第２電極と、これら第１電極及び第２電極の間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、前記抵抗変化膜の、前記第１方向と交差する第２方向の側面に設けられ、前記抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第１の層とを備える。
［第１の実施形態］
以下、図面に基づき第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
以下、図面に基づき第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データ消去／書き込み／読み出し）可能に構成される。
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１，ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２を備える。
これらメモリセルＭＣ１，ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２は、例えば１ページ分のデータを記憶する。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１，ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２を備える。
これらメモリセルＭＣ１，ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２は、例えば１ページ分のデータを記憶する。
メモリセルＭＣ１，ＭＣ２は、相変化膜ＰＣＭとセレクタＳＥＬの直列回路により構成されている。相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得るので、抵抗変化膜として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。また、メモリセルＭＣ１，ＭＣ２のセレクタＳＥＬは、整流素子として機能する。従って、選択されたワード線ＷＬ１，ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼ぶ。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼ぶ。
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びる複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて配置され、Ｙ方向に平行に延びる複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて配置され、Ｘ方向に平行に延びる複数のワード線ＷＬ２が設けられる。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、この例では、メモリセルＭＣ１，ＭＣ２が角柱状であるが、円柱状でも良い。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びる複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて配置され、Ｙ方向に平行に延びる複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて配置され、Ｘ方向に平行に延びる複数のワード線ＷＬ２が設けられる。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、この例では、メモリセルＭＣ１，ＭＣ２が角柱状であるが、円柱状でも良い。
図４は、メモリマットＭＭ０の一部の構成を示す断面図である。図４（ａ）はＸ方向と直交する断面、図４（ｂ）はＹ方向と直交する断面を示している。
メモリマットＭＭ０は、半導体基板ＳＢ（不図示）側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向の側面間に設けられた絶縁層２０とを備える。
メモリマットＭＭ０は、半導体基板ＳＢ（不図示）側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向の側面間に設けられた絶縁層２０とを備える。
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｘ方向及びＹ方向と交差するＺ方向（第１方向）に順に積層された下部電極層２１、セレクタ層２２（セレクタＳＥＬ）、中間電極層２３（第１電極）、抵抗変化膜２４ 、及び上部電極層２５（第２電極）を備えて構成されている。抵抗変化膜２４のＸＹ方向 （第２方向）の側面には、保護層２６（第１の層）が形成されている。
ワード線ＷＬ１、ビット線ＢＬ、下部電極層２１、中間電極層２３及び上部電極層２５は、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成される。電極層２１，２３及び２５には必要に応じてバリア金属層が用いられていても良い。また、これら電極層２１，２３及び２５には、抵抗変化膜２４の加熱のために熱抵抗効果の高い材料を使用するようにしても良い。セレクタ層２２は、例えばｐ型半導体層、真性半導体層、及びｎ型半導体層からなるｐｉｎダイオード等の非オーミック素子により構成される。絶縁層２０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。
セレクタ層２２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
抵抗変化膜２４は、カルコゲンを含む。カルコゲンとは、周期表の第１６族に属する元素である。抵抗変化膜２４は、このうち、酸素（Ｏ）を除く、たとえば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。また、抵抗変化膜２４は、カルコゲナイド膜でも良い。カルコゲナイドは、カルコゲンを含む化合物であり、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等である。即ち、抵抗変化膜２４は、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含むものでも良い。
保護層２６は、抵抗変化膜２４と同等の材料に窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）から選ばれた少なくとも１種の元素を含んで構成されている。また、保護層２６は、抵抗変化膜２４を構成する元素、例えば、ゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），テルル（Ｔｅ）から選ばれた少なくとも１種の元素と、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）から選ばれた少なくとも１種の元素を含む層として構成されていても良い。
窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）等の元素は、保護層２６の溶融温度を向上させる。従って、ここに一例として開示された実施形態では、例えば、保護層２６の溶融温度は、抵抗変化膜２４の溶融温度よりも高い。より具体的には、保護層２６の溶融温度は、メモリセルＭＣ１に対するアクセス時に、抵抗変化膜２４に加えられる熱よりも高く、例えば５００℃よりも高い。よって、保護層２６は、メモリセルＭＣ１に対するアクセスによっては溶融せず、固化状態を維持している。また、保護層２６は、高抵抗のアモルファス状態を維持している。このため、保護層２６の結晶化温度は、抵抗変化膜２４の溶融温度よりも高い。
次に、保護層２６の機能と本実施形態の効果について説明する。
抵抗変化膜２４は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、抵抗変化膜２４は、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。このため、抵抗変化膜２４は、リセット・セットによって溶融・固化を繰り返す。保護層２６が無い場合、抵抗変化膜２４の溶融・固化の繰り返しにより、抵抗変化膜２４と絶縁層２０の界面でボイドが形成されたり、構成元素の偏析が起こったり、周辺部材料との反応・拡散などを引き起こすことがある。これらの現象は相変化メモリの劣化を引き起こす。
抵抗変化膜２４は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、抵抗変化膜２４は、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。このため、抵抗変化膜２４は、リセット・セットによって溶融・固化を繰り返す。保護層２６が無い場合、抵抗変化膜２４の溶融・固化の繰り返しにより、抵抗変化膜２４と絶縁層２０の界面でボイドが形成されたり、構成元素の偏析が起こったり、周辺部材料との反応・拡散などを引き起こすことがある。これらの現象は相変化メモリの劣化を引き起こす。
一方、本実施形態のように、抵抗変化膜２４と絶縁層２０の界面に保護層２６が形成されていると、この保護層２６は抵抗変化膜２４の構成元素を含むので、抵抗変化膜２４と相性が良く、両者は安定に結合する。また、保護層２６は、Ｎ、Ｃ、Ｂ及びＯ等の元素の添加により溶融温度が引き上げられ、固化したアモルファス状態を保つので、絶縁層２０との間でボイド形成、偏析、組成変化、反応・拡散等の現象を抑制することができる。また、保護層２６はアモルファス状態を保っているので、抵抗値が高く電流は殆ど流れない。このため、保護層２６は、中間電極層２３と上部電極層２５との間に流れる電流値に影響を与えることはない。
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
図５に示す通り、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、抵抗変化膜２４を構成する抵抗変化膜２４１及び上部電極層２５を構成する導電層２５１を、例えばＡＬＤ（ Atomic Layer Deposition ）、ＣＶＤ（ Chemical Vapor Deposition ）等の方法によって順次形成する。その後、導電層２５１の上に、リソグラフィによりハードマスク３０１を形成する。
図５に示す通り、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、抵抗変化膜２４を構成する抵抗変化膜２４１及び上部電極層２５を構成する導電層２５１を、例えばＡＬＤ（ Atomic Layer Deposition ）、ＣＶＤ（ Chemical Vapor Deposition ）等の方法によって順次形成する。その後、導電層２５１の上に、リソグラフィによりハードマスク３０１を形成する。
次に、図６に示す通り、ハードマスク３０１を用い、例えば、ＲＩＥ（ Reactive Ion Etching ）等の異方性エッチングにより、導電層２５１から抵抗変化膜２４１までの積層構造体をＹ方向に分断する。
次に、図７に示す通り、抵抗変化膜２４１のＹ方向側面に、Ｎ，Ｃ，Ｂ及びＯの少なくとも１種の元素を、イオン注入、プラズマドープ、ガス注入後のアニール処理等の方法により注入し、保護層２６１を形成する。
続いて、図８に示すように、抵抗変化膜２４１の側面を含むように、積層構造体の上面を絶縁膜３０２で被覆する。絶縁膜３０２は、その後の異方性エッチングにおいて、抵抗変化膜２４１の側面がダメージを受けないように保護するための膜である。
次に、図９に示すように、ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電層２３１、半導体層２２１、導電層２１１及び導電層２００の積層構造体をＹ方向に分断する。
次に、図１０に示すように、エッチングにより分断された積層体間に絶縁層２０１を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させる。
続いて、図１１に示すように、露出した導電層２５１の上に、ビット線ＢＬを構成する導電層２０２を形成する。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図４に示すような半導体記憶装置が形成される。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図４に示すような半導体記憶装置が形成される。
なお、保護層２６は、イオン注入、プラズマドープ、ガス注入後のアニール処理等により形成する他に、抵抗変化膜２４の側面に、サイドウォール膜として形成しても良い。このサイドウォール膜は、例えばＡＬＤ、ＣＶＤ等によって、Ｔｅ等のカルコゲン、Ｇｅ及びＳｂから選ばれた少なくとも１種の元素と、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素を含む。また、保護層２６は、上記のサイドウォール膜の形成後の固相拡散により形成するようにしても良い。
［第２の実施形態］
図１２は、第２の実施形態に係る半導体記憶装置の一部を示す断面図である。
本実施形態では、メモリセルＭＣ１’を構成する抵抗変化膜２４のＸＹ方向の側面に保護層２６が形成されることに加え、抵抗変化膜２４の中間電極層２３側の面にも保護層２７（第２の層）が形成されている。保護層２７は保護層２６と同様の材料、即ち、抵抗変化膜２４を構成する元素、例えば、Ｇｅ，Ｓｂ，Ｔｅから選ばれた少なくとも１種の元素と、Ｎ、Ｃ、Ｂ及びＯから選ばれた少なくとも１種の元素を含む層として構成される。保護層２６，２７は、固化したアモルファス状態である。
図１２は、第２の実施形態に係る半導体記憶装置の一部を示す断面図である。
本実施形態では、メモリセルＭＣ１’を構成する抵抗変化膜２４のＸＹ方向の側面に保護層２６が形成されることに加え、抵抗変化膜２４の中間電極層２３側の面にも保護層２７（第２の層）が形成されている。保護層２７は保護層２６と同様の材料、即ち、抵抗変化膜２４を構成する元素、例えば、Ｇｅ，Ｓｂ，Ｔｅから選ばれた少なくとも１種の元素と、Ｎ、Ｃ、Ｂ及びＯから選ばれた少なくとも１種の元素を含む層として構成される。保護層２６，２７は、固化したアモルファス状態である。
抵抗変化膜２４と中間電極層２３との間に保護層２７を設けることにより、抵抗変化膜２４の溶融による抵抗変化膜２４と中間電極層２３との界面でのボイド形成、組成変化、偏析などを抑制することができる。また、保護層２７による熱抵抗効果により、抵抗変化膜２４を迅速に加熱することもできる。なお、保護層２７は、抵抗変化膜２４と比べて遙かに薄く形成されるため、保護層２７の厚み方向の抵抗値が、抵抗変化膜２４の抵抗値に影響を与えることは少ない。このため、保護層２７の存在が抵抗変化膜２４の抵抗変化の検出に支障を来すことはない。
本実施形態に係る保護層２７は、図５に示した、第1の実施形態における抵抗変化膜２４１の形成時の冒頭に、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素を、例えばイオン注入、プラズマドープ、ガス注入後のアニール処理等により抵抗変化膜２１４に注入することにより形成することができる。又は、保護層２７は、中間電極層２３の上面に、Ｔｅ等のカルコゲン、Ｇｅ及びＳｂから選ばれた少なくとも１種の元素と、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素を含む膜を形成し、固相拡散させて形成することもできる。
［第３の実施形態］
図１３は、第３の実施形態に係る半導体記憶装置の一部を示す断面図である。
第３の実施形態では、メモリセルＭＣ１’’及びワード線ＷＬ１のＸＹ方向の側面全体に保護層２９が形成されている。保護層２９は、カルコゲン、Ｇｅ及びＳｂから選ばれた少なくとも１種の元素と、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素とを含む。
図１３は、第３の実施形態に係る半導体記憶装置の一部を示す断面図である。
第３の実施形態では、メモリセルＭＣ１’’及びワード線ＷＬ１のＸＹ方向の側面全体に保護層２９が形成されている。保護層２９は、カルコゲン、Ｇｅ及びＳｂから選ばれた少なくとも１種の元素と、Ｎ，Ｃ，Ｂ及びＯから選ばれた少なくとも１種の元素とを含む。
次に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。
図５と同様、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、抵抗変化膜２４を構成する抵抗変化膜２４１及び上部電極層２５を構成する導電層２５１を順次形成する。その後、導電層２５１の上にハードマスク３０１を形成する。ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電層２５１、抵抗変化膜２４１、導電層２３１、半導体層２２１、導電層２１１及び導電層２００の積層構造体をＹ方向に分断する。
図５と同様、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、抵抗変化膜２４を構成する抵抗変化膜２４１及び上部電極層２５を構成する導電層２５１を順次形成する。その後、導電層２５１の上にハードマスク３０１を形成する。ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電層２５１、抵抗変化膜２４１、導電層２３１、半導体層２２１、導電層２１１及び導電層２００の積層構造体をＹ方向に分断する。
続いて、分断された積層構造体の側面に、保護層２９を形成し、更に積層構造体間に絶縁層２０１を形成する。次に、ＣＭＰ等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させ、その上にビット線ＢＬを構成する導電層２０２を形成する。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図１３に示す半導体記憶装置が形成される。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図１３に示す半導体記憶装置が形成される。
［第４の実施形態］
図１４は、第４の実施形態に係る半導体記憶装置のメモリセルアレイ１１’の一部の構成を示す概略的な斜視図である。この実施形態に係るメモリセルアレイ１１’では、メモリセルＭＣ１’’’，ＭＣ２’’’を構成する相変化膜ＰＣＭが、ビット線ＢＬの上下面に沿って、Ｙ方向に延びている。
このようなメモリセルアレイ１１’では、相変化膜ＰＣＭのＸ方向の側面にのみ保護層２６を形成するようにしても良い。
図１４は、第４の実施形態に係る半導体記憶装置のメモリセルアレイ１１’の一部の構成を示す概略的な斜視図である。この実施形態に係るメモリセルアレイ１１’では、メモリセルＭＣ１’’’，ＭＣ２’’’を構成する相変化膜ＰＣＭが、ビット線ＢＬの上下面に沿って、Ｙ方向に延びている。
このようなメモリセルアレイ１１’では、相変化膜ＰＣＭのＸ方向の側面にのみ保護層２６を形成するようにしても良い。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１，１１’…メモリセルアレイ、２０…絶縁層、２１…下部電極層、２２…セレクタ層、２３…中間電極層、２４…抵抗変化膜、２５…上部電極層、２６，２７，２９…保護層、ＢＬ…ビット線、ＷＬ１，ＷＬ２…ワード線、ＭＣ１，ＭＣ２，ＭＣ１’，ＭＣ１’’，ＭＣ１’’’，ＭＣ２’’’…メモリセル。
Claims (10)
- 第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、
前記抵抗変化膜の、前記第１方向と交差する第２方向の側面に設けられ、前記抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第１の層と
を備えた
半導体記憶装置。 - 前記第１の層は、カルコゲン、ゲルマニウム及びアンチモンから選ばれた少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む請求項１記載の半導体記憶装置。
- 第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられたカルコゲナイド膜と、
前記カルコゲナイド膜の、前記第１電極及び第２電極の少なくとも一方と接する面に設けられた第２の層と
を備え、
前記第２の層は、前記カルコゲナイド膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む
半導体記憶装置。 - 第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられた相変化膜と、
前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられた絶縁層と、
前記相変化膜の前記第２方向の側面と前記絶縁層の間に設けられた第１の層と
を備え、
前記第１の層は、前記相変化膜を構成する少なくとも１種の元素を含み、前記相変化膜の状態に拘わらず固化したアモルファス状態である
半導体記憶装置。 - 第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられた相変化膜と、
前記相変化膜の、前記第１電極及び第２電極の少なくとも一方と接する面に設けられた第２の層と
を備え、
前記第２の層は、前記相変化膜を構成する少なくとも１種の元素を含み、前記相変化膜の状態に拘わらず固化したアモルファス状態である
半導体記憶装置。 - 第１方向に延びる第１配線層と、
前記第１方向に交差した第２方向に延びる第２配線層と、
前記第２配線層と前記第１方向に隣り合い、前記第２方向に延びる第３配線層と、
前記第１配線層と前記第２配線層との間に設けられ、ゲルマニウム、テルル及びアンチモンから選ばれた少なくとも１種の元素を含む第１抵抗変化膜と、
前記第１配線層と前記第３配線層との間に設けられ、ゲルマニウム、テルル及びアンチモンから選ばれた少なくとも１種の元素を含む第２抵抗変化膜と、
前記第１抵抗変化膜の前記第１方向側面に設けられ、前記第１抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第１の層と、
前記第１の層と前記第２抵抗変化膜との間であって、前記第２抵抗変化膜の側面に設けられ、前記第２抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第２の層と、
を備えた半導体記憶装置 - 前記第１の層と前記第２の層との間に設けられた第１絶縁層をさらに備えた請求項６に記載の半導体記憶装置。
- 前記第１配線層と前記第２方向に隣り合い、前記第１方向に延伸する第４配線層と、
前記第４配線層と前記第２配線層との間に設けられ、ゲルマニウム、テルル及びアンチモンから選ばれた少なくとも１種の元素を含む第３抵抗変化膜と、
前記第１抵抗変化膜の前記第２方向側面に設けられ、前記第１抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第３の層と、
前記第３の層と前記第３抵抗変化膜との間であって、前記第３抵抗変化膜の側面に設けられ、前記第３抵抗変化膜を構成する少なくとも１種の元素と、窒素、炭素、ホウ素及び酸素から選ばれた少なくとも１種の元素を含む第４の層と、
を備えた請求項６に記載の半導体記憶装置 - 前記第３の層と前記第４の層との間に設けられた第２絶縁層をさらに備えた請求項８に記載の半導体記憶装置。
- 前記第１抵抗変化膜と前記第１配線層との間に設けられた第１セレクタと、
前記第２抵抗変化膜と前記第１配線層との間に設けられた第２セレクタと
を備える請求項６に記載の半導体記憶装置。
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