JP6865506B2 - 組み込みリフレッシュによるドリフト低減 - Google Patents

Description

クロス・リファレンス
本特許出願は、２０１７年１２月２８日に出願され、「Drift Mitigation with Embedded Refresh」という名称のTortorelliらによる米国特許出願第１５／８５７，１２５号の優先権を主張する、２０１８年１２月１１日に出願され、「Drift Mitigation with Embedded Refresh」という名称のTortorelliらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６４９２８号の優先権を主張し、それらの各々は本願の譲受人に譲渡され、また、それらの各々は参照によりその全体が本明細書に明示的に組み込まれる。

以下は、一般にはメモリ・セルの論理状態を判断することに関し、より詳細には、組み込みリフレッシュによるドリフト低減に関する。

メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスにおいて情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリ・デバイスは、論理１または論理０によって示されることが多い、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイスに記憶されている状態を読み取りまたはセンスすることができる。情報を記憶するために、電子デバイスの構成要素が、メモリ・デバイスに状態を書き込み、またはプログラムすることができる。

磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含む、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性の場合がある。ＰＣＭなどの不揮発性メモリは、記憶された論理状態を外部電源がなくても長期間維持することができる。ＤＲＡＭなどの揮発性メモリは、外部電源によって定期的にリフレッシュされないと時間の経過とともに記憶された状態を失うことがある。

メモリ・デバイスの改良には、一般に、他の指標の中でも特にメモリ・セル密度の高密度化、読み取り／書き込み速度の高速化、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの削減が含まれ得る。アクセス操作は、メモリ・セルの閾値電圧の変化（例えばドリフト）を生じさせることがある。そのような変化の結果、メモリ・セルのその後の読み取りに関する信頼性を低下させる可能性があり、場合によってはデータ損失を生じさせることがある。

本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応するメモリ・アレイの一実施例を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応する例示のメモリ・アレイを示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応する例示のタイミング図を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応する例示のタイミング図を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応する例示のタイミング図を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応するデバイスのブロック図を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応するメモリ・アレイを含むシステムのブロック図を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減方法を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減方法を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減方法を示す図である。 本開示の実施例による、組み込みリフレッシュによるドリフト低減方法を示す図である。

本開示の実施例によると、第１の極性を使用してメモリ・セルに書き込むことができ、第２の、異なる（例えば逆の）極性を使用してメモリ・セルを読み取ることができる。読み取り操作などのメモリ・セルに関するアクセス操作は、特定の論理状態を記憶するときにメモリ・セルの閾値電圧の変化を生じさせることがあり、そのような変化は後続の読み取り操作において記憶論理状態の読み取りの信頼性を低下させる可能性がある。実施例によっては、この変化の結果、メモリ・セルの完全な、または部分的なデータ損失が生じることがある。したがって、メモリ・セルの元の閾値電圧をリフレッシュすることによってメモリ・セルの閾値電圧の変化を防止または低減することができるプロセスが、操作（例えば読み取り操作）時の信頼性の向上を可能にすることができ、メモリ・セルのデータ損失を防止することができる。

第１の実施例では、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の書き込み電圧を印加することができる。メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含むことができるか、または他の実施例では、メモリ・セルは、（例えば、セレクタとメモリ素子の両方として機能するように構成可能な単一の自己選択物質を含む）自己選択メモリ・セルとすることができる。実施例によっては、（例えばメモリ・セルに論理状態を書き込む）書き込み電圧の印加後に、メモリ・セルに第１の読み取り電圧を印加することができる。第１の読み取り電圧は、例えば、第１の極性で印加することができ、書き込み電圧の印加後に印加することができる。実施例によっては、第１の極性は正極性とすることができ、他の実施例では、第１の極性は負極性とすることができる。メモリ・セルへの第１の読み取り電圧の印加後、メモリ・セルに第２の読み取り電圧（実施例によってはリフレッシュ操作を伴い得る）を印加することができる。第２の読み取り電圧は、第２の極性とは異なる第１の極性で印加することができ、実施例によっては、メモリ・セルの組成を前の状態に復帰させるかまたは復帰を促進することができる。例えば、第２の読み取り電圧の印加は、メモリ・セルの組成を前の書き込み操作と同じ状態に復帰させることができる。

別の実施例では、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の書き込み電圧を印加することができる。上述のように、メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含み得る。書き込み電圧の印加後、メモリ・セルに第１の読み取り電圧を印加することができる。第１の読み取り電圧は、例えば第１の極性で印加することができ、書き込み電圧後に印加することができる。実施例によっては、第１の極性は正極性とすることができ、他の実施例では、第１の極性は負極性とすることができる。メモリ・セルへの第１の読み取り電圧の印加後、第２の読み取り電圧（実施例によってはメモリ・セルのリフレッシュ操作を開始することができる）をメモリ・セルに印加することができる。第２の読み取り電圧は第１の極性とは異なる第２の極性で印加することができ、実施例によっては、メモリ・セルの組成の前の状態への復帰を支援することができる。第２の読み取り電圧の印加後、メモリ・セルに第１の極性で第３の読み取り電圧を印加することができる。第３の読み取り電圧は、メモリ・セルの組成を前の状態に復帰させるか、または復帰を促進することができる。例えば、第３の読み出し電圧の印加は、メモリ・セルの組成を書き込み操作後と同じ状態に復帰させることができる。

さらに別の実施例では、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の書き込み電圧を印加することができ、メモリ・セルはメモリ記憶素子とセレクタ・デバイスとを含む。書き込み電圧の印加後、第１の極性でメモリ・セルに第１の読み取り電圧を印加することができる。第１の読み取り電圧は、書き込み電圧の後に印加することができる。実施例によっては、第１の極性は正極性とすることができ、他の例では、第１の極性は負極性とすることができる。メモリ・セルへの第１の読み取り電圧の印加後、メモリ・セルに第２の読み取り電圧（メモリ・セルのリフレッシュ操作を開始することができる）を印加することができる。第２の読み取り電圧は、第１の極性とは異なる第２の極性で印加することができ、実施例によっては、メモリ・セルの組成の前の状態への復帰を支援することができる。第２の読み取り電圧の印加後、第１の極性で第３の読み取り電圧をメモリ・セルに印加することができる。第３の読み取り電圧は、メモリ・セルの組成の前の状態への復帰をさらに支援することができる。第３の読み取り電圧の印加後、メモリ・セルに第４の電圧を印加することができ、第４の読み取り電圧はメモリ・セルの組成を前の状態に復帰させるか、または復帰を促進することができる。例えば、第３の読み取り電圧は、メモリ・セルの組成を書き込み操作後と同じ状態に復帰させることができる。

上記で概説した本開示のさらなる特徴について、以下に、組み込みリフレッシュによるドリフト低減に対応するメモリ・アレイの文脈で説明する。本開示の上記およびその他の特徴について、組み込みリフレッシュによるドリフト低減に関するタイミング図、装置図、システム図、およびフローチャートによってさらに図示し、参照しながら説明する。

図１に、本開示の様々な実施例による、組み込みリフレッシュによるドリフト低減に対応するメモリ・アレイ１００を示す。メモリ・アレイ１００は、電子メモリ装置とも呼ぶ場合がある。メモリ・アレイ１００は、異なる論理状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、２つの論理状態を記憶するようにプログラム可能とすることができ、この２つの状態は論理０と論理１として示すことができる。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成することもできる。

実施例によっては、メモリ・セル１０５は、異なる論理状態を表す可変の設定可能電気抵抗を有する、メモリ素子またはメモリ記憶素子と呼ぶ場合がある物質部分を含み得る。例えば、結晶原子配位またはアモルファス原子配位の形態をとることができる（例えば、室温などの動作温度範囲にわたって結晶状態またはアモルファス状態を維持することができる）物質は、原子配位に応じて異なる電気抵抗を有し得る。この物質のより結晶質な状態（例えば、単結晶、またはほぼ結晶質の比較的大型の結晶粒子の集合）は、相対的に低い電気抵抗を有することができ、「セット」論理状態と呼ぶことができる。この物質のよりアモルファスな状態（例えば、完全にアモルファスな状態、またはほぼアモルファスである比較的小型の結晶粒子の何らかの分散）は、相対的に高い電気抵抗を有することができ、「リセット」論理状態と呼ぶことができる。したがって、このようなメモリ・セル１０５に印加された電圧の結果、メモリ・セル１０５のこの物質部分がより結晶質な状態であるかよりアモルファスな状態であるかに応じて異なる電流が流れ得る。したがって、メモリ・セル１０５への読み取り電圧の印加の結果として生じる電流の大きさを使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。

実施例によっては、メモリ素子を、（例えばそれぞれのメモリ・セル１０５の３つ以上の論理状態をサポートする）異なる論理状態を表すことができる中間抵抗を結果として生じさせ得る結晶質領域とアモルファス領域との様々な比率（例えば原子秩序と原子乱れとの異なる度合い）で設定することができる。また、実施例によっては、材料またはメモリ素子が、アモルファス配位と２つの異なる結晶配位などの、３つ以上の原子配位を有することができる。本明細書では、異なる原子配位の電気抵抗に関連して説明するが、メモリ・デバイスは原子配位または原子配位の組み合わせに対応する記憶論理状態を判断するためにメモリ素子の他の何らかの特性を使用してもよい。

場合によっては、よりアモルファスな状態のメモリ素子は閾値電圧を伴うことができ、メモリ素子において閾値電圧を超えると、メモリ素子に電流が流れる。よりアモルファスな状態のメモリ素子に印加された電圧が閾値電圧より低い場合、メモリ素子には電流が流れることができない。場合によっては、より結晶質な状態のメモリ素子は閾値電圧を伴わず（例えば、閾値電圧ゼロを伴い得る）、メモリ素子が非ゼロ電圧であることに応答してメモリ素子を電流が流れることができる。以下で詳述するように、このようなメモリ素子を有するメモリ・セル１０５の論理状態は、メモリ素子を特定の原子配位または原子配位の組み合わせの形成を支援する温度プロファイルまで経時的に加熱することによって設定することができる。したがって、実施例によっては、メモリ・セル１０５はメモリ記憶素子とセレクタ・デバイスとを含み得る。他の実施例では、メモリ・セル１０５は、単一の、自己選択物質を含む自己選択メモリ・セルとすることができる。

メモリ・アレイ１００は、２次元（２Ｄ）メモリ層（例えば「階層」）が上下に重なり合って形成された３次元（３Ｄ）メモリ・アレイとすることができる。このような層の配置は、２Ｄアレイと比較して１つのダイ上または基板上に形成可能なメモリ・セル１０５の数を増加させることができ、それによって、製造コストを削減することができるか、またはメモリ・アレイのパフォーマンスを向上させることができるか、あるいはその両方が可能になる。図１に示す実施例によると、メモリ・アレイ１００はメモリ・セル１０５の２つの階層を含み、したがって、３Ｄメモリ・アレイとみなすことができる。本開示による他の実施例またはメモリ・アレイ１００は、単一の層または３層以上の層を有してもよい。実施例によっては、メモリ・セル１０５が階層間で互いにほぼ位置合わせされてメモリ・セル・スタック１４５を形成することができるように、各階層が位置合わせまたは位置決めされてもよい。

メモリ・アレイ１００のこの実施例では、メモリ・セル１０５の各行が複数の第１のアクセス線１１０（例えばワード線）のうちの１つに接続され、メモリ・セル１０５の各列が第２の複数のアクセス線１１５（例えばビット線）のうちの１つに接続される。アクセス線１１０および１１５は、アクセス線のアレイを形成するように互いにほぼ直角とすることができる。図１に示すように、メモリ・セル・スタック１４５の２つのメモリ・セル１０５は、別々のアクセス線１１０によってアクセスすることができ、共通のアクセス線１１５を共用することができる。すなわち、アクセス線１１５を、上層メモリ・セル１０５−ａの下部電極と下層メモリ・セル１０５−ｂの上部電極とに結合（例えば電子的に連通させる）することができる。他の構成も可能である。例えば、第３の層がアクセス線１１０を下部層と共用してもよい。

一般に、アクセス線１１０とアクセス線１１５との交差点に１つのメモリ・セル１０５を配置する（例えば間に結合する）ことができる。この交差点を、メモリ・セル１０５のアドレスと呼ぶことがある。目標メモリ・セル１０５は、通電されたアクセス線１１０と通電されたアクセス線１１５との交差点に位置するメモリ・セル１０５とすることができる。言い換えると、アクセス線１１０とアクセス線１１５との交差点にあるメモリ・セル１０５に読み取りまたは書き込みを行うために、アクセス線１１０とアクセス線１１５とを通電またはその他の方法で選択することができる。同じアクセス線１１０または１１５と電子的に連通する（例えば接続されている）他のメモリ・セル１０５を、非目標メモリ・セル１０５と呼ぶことがある。

実施例によっては、メモリ・セル１０５とアクセス線１１０の間に、またはメモリ・セル１０５とアクセス線１１５との間に、電極を結合することができる。電極という用語は、構成要素間の導体またはその他の電気的インターフェースを指すことがあり、場合によっては、メモリ・セル１０５との電気接点として採用することができる。電極は、メモリ・アレイ１００の素子間または構成要素間に導電経路を設けるトレース、配線、導線、導電層、導電パッドなどとすることができる。

アクセス線１１０および１１５をアクティブにするかまたはその他の方法で選択することによって、メモリ・セル１０５に対して読み取りおよび書き込みなどの操作を行うことができる。ワード線、ビット線、ディジット線、またはこれらに類する表現は、理解または作用を損なわずに互いに置き換えて使用可能である。アクセス線１１０またはアクセス線１１５をアクティブにすることまたは選択することは、それぞれのアクセス線に電圧を印加することを含み得る。アクセス線１１０およびアクセス線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電性にドープされた半導体、またはその他の導電物質、合金、化合物などの導電物質からなり得る。

アーキテクチャによっては、セルの論理記憶部（例えばキャパシタまたは抵抗変化型メモリ素子）は、選択構成要素によってアクセス線から電気的に分離することができる。例えば、アクセス線１１０は、そのような選択構成要素（例えばメモリ・セル１０５の選択構成要素）に接続可能であり、制御することができる。実施例によっては、選択構成要素はトランジスタとすることができ、アクセス線１１０は、トランジスタのゲートに接続することができる。したがって、アクセス線１１０をアクティブにすることによって、メモリ・セル１０５の論理記憶部とそれに対応するアクセス線１１５との間に電気接続または閉回路を生じさせることができる。次に、メモリ・セル１０５の読み取りまたは書き込みのためにアクセス線１１５にアクセスすることができる。メモリ・セル１０５を選択した後、その結果の信号を使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。例えば、メモリ・セル１０５に電圧を印加することができ、その結果の電流を使用して、メモリ・セル１０５の相変化物質の原子配位（例えば抵抗状態）を識別することができる。場合によっては、第１の論理状態が、無電流または無視可能な微小電流に対応してよく、第２の論理状態が、何らかの有限の電流に対応してもよい。

メモリ・セル１０５へのアクセスは、行デコーダ１２０と列デコーダ１３０とによって制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信することができ、受信した行アドレスに基づいて適切なアクセス線１１０をアクティブにするかまたはその他の方法で選択することができる。同様に、列デコーダ１３０が、メモリ・コントローラ１４０から列アドレスを受信し、適切なアクセス線１１５をアクティブにするかまたはその他の方法で選択することができる。

メモリ・コントローラ１４０は、様々な構成要素（例えば、行デコーダ１２０、列デコーダ１３０およびセンス構成要素１２５）を介して、メモリ・セル１０５の操作（例えば、読み取り操作、書き込み操作、再書き込み操作、リフレッシュ操作、または放電操作）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、およびセンス構成要素１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同一の場所にあってもよい。メモリ・コントローラ１４０は、所望のアクセス線１１０とアクセス線１１５とをアクティブにするために、行アドレス信号と列アドレス信号とを生成することができる。メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧または電流も生成または制御することができる。例えば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、アクセス線１１０またはアクセス線１１５に放電電圧を印加することができる。

一般に、本開示による印加電圧、電流または電荷の振幅、形状または存続期間は調整または変更可能であり、メモリ・アレイ１００の操作において、記載されている様々な操作ごとに異なり得る。また、メモリ・アレイ１００内の１つ、複数またはすべてのメモリ・セル１０５が同時にアクセスすることができる。例えば、すべてのメモリ・セル１０５またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット操作時に、メモリ・アレイ１００の複数またはすべてのメモリ・セル１０５にアクセスすることができる。

メモリ・セル１０５の記憶された状態を判断するためにメモリ・セル１０５がアクセスされると、メモリ・セル１０５をセンス構成要素１２５によって読み取る（例えばセンスする）ことができる。例えば、メモリ・セル１０５にアクセス後、メモリ・セル１０５の論理記憶部が放電するか、またはその他の方法によりそれに対応するアクセス線１１５を介して電流を流れさせることができる。このような電流は、メモリ・アレイ１００の１つまたは複数の電圧源（図示せず）からメモリ・セル１０５にバイアスをかけるかまたは電圧を印加することによって生じさせることができ、このような電圧源はセンス構成要素１２５または他の何らかの構成要素（例えばバイアス構成要素）の一部とすることができる。実施例によっては、メモリ・セル１０５の放電によって、アクセス線１１５の電圧に変化を生じさせることができ、メモリ・セル１０５の記憶された状態を判断するためにそれをセンス構成要素１２５が基準電圧と比較することができる。実施例によっては、（例えば対応するアクセス線１１０とアクセス線１１５とを使用して）メモリ・セル１０５に電圧を印加することができ、その結果の電流の存在は、印加電圧と、メモリ・セル１０５のメモリ素子の抵抗状態とに依存し得る。

場合によっては、メモリ・セル１０５を読み取るときに、複数の電圧（例えば読み取り操作の複数の電圧）を印加することができる。例えば、印加された読み取り電圧の結果、電流が流れなかった場合、センス構成要素１２５によって電流が検出されるまで他の読み取り電圧を印加することができる。電流の流れを生じさせた読み取り電圧を判定することによって、メモリ・セル１０５の記憶論理状態を判断することができる。場合によっては、センス構成要素１２５によって電流の流れが検出されるまで、読み取り電圧の大きさを徐々に上昇させてもよい。他の場合には、電流が検出されるまで、所定の読み取り電圧を順次に印加してもよい。同様に、メモリ・セル１０５に読み取り電流を印加することができ、読み取り電流を生じさせるための電圧の大きさはメモリ・セル１０５の電気抵抗または合計閾値電圧に依存し得る。

センス構成要素１２５は、読み取り信号の差（例えば、メモリ・アレイ１００の構成要素間で共用される読み取り電圧、読み取り電流または読み取り電荷）を検出し、増幅するために、様々なトランジスタまたは増幅器を含むことができ、これを実施例によってはラッチと呼ぶことがある。センス構成要素１２５は、読み取り操作に応答してメモリ・セル１０５を流れる電流または電荷をセンスし、メモリ・セル１０５によって記憶されている論理状態を示す出力信号を出力するように構成可能である。センス構成要素１２５は、メモリ・アレイ１００を含むメモリ・デバイスに組み込むことができる。例えば、センス構成要素１２５は、メモリ・アレイ１００に結合可能なメモリの他の読み取りおよび書き込み回路、デコーディング回路、またはレジスタ回路とともに組み込むことができる。実施例によっては、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を介して出力１３５として出力することができる。実施例によっては、センス構成要素１２５は列デコーダ１３０または行デコーダ１２０の一部であってもよい。実施例によっては、センス構成要素１２５は、列デコーダ１３０または行デコーダ１２０と接続されるかまたはその他の方法で電子的に連通していてもよい。

実施例によっては、第１の論理状態（例えば、より結晶質の原子配位に伴うセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルス（例えば読み取り電圧）が印加され、その読み取りパルスがメモリ・セル１０５の閾値電圧を超えるため、メモリ・セルは電流を通す。したがって、センス構成要素１２５は記憶されている論理状態の判断の一端としてメモリ・セル１０５を流れる電流を検出することができる。第２の論理状態（例えば、よりアモルファスな原子配位に伴うリセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルスの印加が行われると、その読み取りパルスがメモリ・セルの閾値電圧を超えないため、メモリ・セルは電流を通すことができない。したがって、センス構成要素１２５は、記憶された論理状態の判断の一端としてメモリ・セル１０５の電流をほとんどまたはまったく検出することができない。

実施例によっては、メモリ・セル１０５によって記憶されている論理状態をセンスするために閾値電流を定義することができる。閾値電流は、メモリ・セル１０５が読み取りパルスに応答して閾値に達しない場合にメモリ・セル１０５を流れることができる電流を上回るが、メモリ・セル１０５が読み取りパルスに応答して閾値を超えるとメモリ・セル１０５を流れると見込まれる電流以下に設定することができる。例えば、閾値電流は、関連付けられたアクセス線１１０または１１５の漏れ電流よりも高くすることができる。実施例によっては、メモリ・セル１０５によって記憶されている論理状態は、読み取りパルスによって駆動された電流の結果として生じる（例えばシャント抵抗の）電圧に基づいて判断することができる。例えば、結果の電圧を基準電圧と比較してもよく、基準電圧よりも低い結果の電圧が第１の論理状態に対応し、基準電圧よりも高い結果の電圧が第２の論理状態に対応してもよい。

メモリ・アーキテクチャによっては、メモリ・セル１０５にアクセスすると、記憶されている論理状態を劣化させるかまたは破壊する可能性があり、メモリ・セル１０５に元の論理状態を戻すように再書き込みまたはリフレッシュ操作が行われることがある。例えば、ＤＲＡＭまたはＦｅＲＡＭでは、メモリ・セル１０５のキャパシタが、センス操作時に部分的にまたは完全に放電され、それによって記憶論理状態を破損させることがある。例えば、ＰＣＭでは、センス操作がメモリ・セル１０５の原子配位に変化を生じさせ、それによってメモリ・セル１０５の抵抗状態を変化させることがある。したがって、実施例によっては、メモリ・セル１０５に記憶されている論理状態をアクセス操作後に再書き込みしてもよい。また、単一のアクセス線１１０または１１５をアクティブにすると、その結果としてそのアクセス線１１０または１１５に結合されているすべてのメモリ・セル１０５が放電することがある。したがって、アクセス操作のアクセス線１１０または１１５に結合されている一部または全部のメモリ・セル１０５（例えば、アクセスされた行のすべてのセルまたはアクセスされた列のすべてのセル）を、アクセス操作後に再書き込みしてもよい。

実施例によっては、メモリ・セル１０５の読み取りは非破壊的な場合がある。すなわち、メモリ・セル１０５が読み取られた後でメモリ・セル１０５の論理状態を再書き込みしなくてもよい。例えば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスしても論理状態を破壊せず、したがって、メモリ・セル１０５はアクセス後の再書き込みを必要としない場合がある。しかし、様々な実施例では、アクセス操作がない場合に、メモリ・セル１０５の論理状態のリフレッシュが必要な場合も不要な場合もあり得る。例えば、記憶論理状態を維持するために、適切な書き込みパルスまたはリフレッシュ・パルスを印加することによって、メモリ・セル１０５によって記憶されている論理状態が周期的にリフレッシュされてもよい。メモリ・セル１０５のリフレッシュにより、電荷漏洩またはメモリ素子の原子配位の経時的変化による読み取り阻害エラーまたは論理状態破損を低減するかまたはなくすことができる。

メモリ・セル１０５は、該当するアクセス線（例えばアクセス線１１０およびアクセス線１１５）をアクティブにするかまたはその他の方法で選択することによって、論理状態を書き込むことができる。言い換えると、メモリ・セル１０５に対応するアクセス線１１０および１１５を介した書き込み操作により、メモリ・セル１０５に論理値を記憶することができる。メモリ・セル１０５に書き込まれるデータを列デコーダ１３０または行デコーダ１２０が（例えば入力／出力１３５を介して）受け付けることができる。ＰＣＭの場合、メモリ・セル１０５のメモリ素子に電流を通してメモリ素子を加熱することによってメモリ・セル１０５に書き込むことができる。メモリ・セル１０５に電流を印加するために使用される電圧は、メモリ素子の様々な閾値電圧と、場合によっては選択構成要素に付随する閾値電圧とに依存し得る。

実施例によっては、メモリ・セルは、自己選択記憶物質を含むことができる。すなわち、メモリ・セルは、セレクタとメモリ素子の両方として機能するように構成可能な単一の自己選択物質を含み得る。場合によっては、自己選択メモリは、一例として、位相変化を受けないカルコゲナイド物質であるかまたはそれを含むことができる。自己選択メモリを含むメモリ・セルの場合、メモリ・セル１０５は、メモリ・セル１０５に異なる極性のプログラミング・パルスを印加することによってプログラムすることができる。例えば、論理「１」状態をプログラムするために第１の極性を印加することができ、論理「０」状態をプログラムするために第２の極性を印加することができる。第１の極性と第２の極性とは互いに逆の極性とすることができる。

自己選択メモリ記憶素子を有するメモリ・セル１０５を読み取るために、メモリ・セル１０５に電圧を印加し、その結果の電流、または電流が流れ始める閾値電圧が、論理「１」状態または論理「０」状態を表すことができる。実施例によっては、セルの閾値電圧は、セルをプログラムするために使用される極性に依存し得る。例えば、１つの極性でプログラムされた自己選択メモリ・セルは、特定の抵抗特性、したがって１つの閾値電圧を有することができる。さらに、その自己選択メモリ・セルを、セルの異なる抵抗特性、したがって異なる閾値電圧を結果として生じさせることが可能な、異なる極性でプログラムすることができる。したがって、自己選択メモリ・セルをプログラムすると、セル内の元素が分離してイオン移動を生じさせ得る。イオンは、与えられたセルの極性に応じて特定の電極に向かって移動し得る。例えば、自己選択メモリ・セルにおいて、一部のセルが負電極に向かって移動し得る。次に、そのメモリ・セルに電圧を印加してイオンがそこに向かって移動した電極をセンスすることによって、そのメモリ・セルを読み取ることができる。

場合によっては、メモリ・セル１０５に書き込むときに複数の電圧を印加することができる。例えば、異なる論理状態に関連付けられた異なる原子配位を有するメモリ素子に書き込む場合、メモリ・セルを流れる関係する電流によって生じる加熱が１つの原子配位から別の原子配位への遷移を生じさせるように、書き込み電圧を印加することができる。一実施例では、より結晶質な原子配位を伴う論理状態を書き込むために、書き込み操作の第１の書き込み電圧が、まず不規則な原子配位の形成を伴い（例えば、材料を比較的ランダムな、場合によっては不安定な原子分布に全体的に「溶融させる」のに比較的高い温度を支援する）、書き込み操作の第２の書き込み電圧が、より結晶質な原子配位の形成を伴う（例えば、相対的に規則的な原子配位の安定した形態の核生成と成長とを支援する相対的に中程度の温度を支援する）ことができる。

関連付けられたアクセス線１１０またはアクセス線１１５のうちの一方または両方に書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。例えば、メモリ・セル１０５に第１の極性（例えば正極性）を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。第１の極性を有する書き込み電圧を印加するために、第１の電圧（例えば正電圧）を関連付けられたアクセス線１１５に印加することができ、関連付けられたアクセス線１１０は接地されるか、またはその他の方法でより低い電圧または負電圧を有し得る。他の実施例では、メモリ・セル１０５に負極性などの異なる極性を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。この異なる極性の書き込み電圧を印加するために、第２の電圧（例えば正電圧）をアクセス線１１０に印加することができ、アクセス線１１５は接地されるかまたはその他の方法でより低い電圧または負電圧を有し得る。メモリ・セル１０５の書き込み後、メモリ・セル１０５の記憶された状態を読み取るために後続の読み取り電圧を印加することができる。

本開示の実施例によると、書き込み操作はメモリ・セル１０５にわたり異なる電圧極性を有する異なる部分に分割することができる。実施例によっては、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧を印加することと、メモリ・セル１０５に第１の極性とは異なる極性（例えば、逆極性）である第２の極性を有する第２の書き込み電圧を印加することとを含む書き込み操作を行うことによって、メモリ・セル１０５に論理状態を書き込むことができる。実施例によっては、このような書き込み操作は、書き込み操作時にアクセス線１１０とアクセス線１１５との間で電圧印加の極性を切り替えることによって、対応するアクセス線１１０と対応するアクセス線１１５とを介してメモリ・セル１０５に複数の書き込み電圧を印加することを含み得る。一実施例では、本開示による書き込み操作が、アクセス線１１０における電圧がアクセス線１１５における電圧より高い状態で第１の書き込み電圧を印加することと、その後、アクセス線１１０における電圧がアクセス線１１５における電圧よりも低い状態で第２の書き込み電圧を印加することとを含み得る。別の実施例では、本開示による書き込み操作は、アクセス線１１０の電圧でアクセス線１１５の電圧より低い第１の書き込み電圧を印加し、その後、アクセス線１１５の電圧より高いアクセス線１１０の電圧で第２の書き込み電圧を印加することを含み得る。逆の極性または別様に異なる極性を有する少なくとも２つの書き込み電圧を印加することを含む書き込み操作を行うことで、同じ極性の書き込み電圧のみを含む書き込み操作よりも高速の書き込み操作を支援することができる。

メモリ・セル１０５への書き込み操作（例えば、メモリ・セル１０５に単一の極性の１つまたは複数の電圧を印加する書き込み操作、またはメモリ・セル１０５に複数の極性の１つまたは複数の電圧を印加する書き込み操作）の後、メモリ・セル１０５の記憶された状態を読み取るために読み取り操作を行うことができる。実施例によっては、読み取り操作は、メモリ・セル１０５に異なる極性を有する異なる読み取り電圧を印加することを含み得る。実施例によっては、メモリ・セル１０５は、メモリ・セル１０５に、正極性または負極性とすることができる第１の極性を有する第１の読み取り電圧を印加することを含み得る。実施例によっては、第１の読み取り電圧は、前の書き込み操作の書き込み電圧よりも小さい大きさを有する。第１の読み取り電圧の印加後、読み取り操作はメモリ・セル１０５に第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することをさらに含む。第２の極性は、第１の極性とは逆の極性、または別様に第１の極性とは異なる極性とすることができる。したがって、実施例によっては、第１の極性はメモリ・セル１０５にわたって正極性とすることができ、第２の極性は負極性とすることができる。他の実施例では、メモリ・セル１０５の第１の極性は負極性とすることができ、第２の極性は正極性とすることができる。逆の極性または別様に異なる特性を有する少なくとも２つの読み取り電圧を印加することを含む読み取り操作を行うことで、同じ極性の読み取り電圧のみを含む読み取り操作と比較して、メモリ・セル１０５にわたる電圧分布の変化の低減を支援することができる。

実施例によっては、上述のようにメモリ・コントローラ１４０は、（アクセス線１１０または１１５をイネーブルにするか、またはその他の方法で１つまたは複数の電圧源をメモリ・セル１０５に結合することによって）読み取り電圧と書き込み電圧とを印加するように動作可能とすることができる。例えば、メモリ・コントローラ１４０は、異なる極性の書き込み電圧を含む書き込み操作を行うように動作可能とすることができる。別の言い方をすれば、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧を印加し、その後、第１の書き込み電圧の印加後、メモリ・セル１０５に第２の極性（例えば第１の極性とは逆の極性）を有する第２の書き込み電圧を印加するように動作可能とすることができる。実施例によっては、メモリ・コントローラ１４０は、異なる極性の読み取り電圧を含む読み取り操作を実行するように動作可能とすることができる。別の言い方をすると、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の読み取り電圧を印加し、その後、第１の読み取り電圧の印加後にメモリ・セル１０５に第２の極性（例えば、第１の極性とは逆の極性）を有する第２の読み取り電圧を印加するように動作可能とすることができる。メモリ・コントローラ１４０による異なる極性の読み取り電圧の印加により、センス構成要素１２５が異なる極性の電圧の印加に少なくとも部分的に基づいてメモリ・セル１０５の論理状態を判断しやすくすることができる。実施例によっては、メモリ・コントローラ１４０は、メモリ・セル１０５の論理状態を判断するためにセンス構成要素１２５を起動するか、またはセンス構成要素１２５に標識を送信することができる。

本開示による様々な実施例では、異なる電圧極性を有する読み取り操作または書き込み操作を支援するために、異なるアクセス線または異なる電圧源を使用することができる。例えば、読み取り操作または書き込み操作の第１の電圧がメモリ・セルを通る第１の方向に印加され、読み取り操作または書き込み操作の第２の電圧が第２の、異なる方向（例えば直交方向）に印加されるように、メモリ・セル１０５に第３のアクセス線（図示せず）を結合することができる。したがって、本開示による異なる極性を有する電圧の印加は、逆極性に限定される必要はない。逆に、実施例によっては、そのような電圧の印加は、２Ｄまたは３Ｄ座標系の異なる方向にメモリ・セル１０５に電界が印加されることをより広く指すことができる。

図２に、本開示の様々な実施例による、例示のメモリ・アレイ２００を示す。メモリ・アレイ２００は、図１に関連したメモリ・アレイ１００の実施例とすることができる。メモリ・アレイ２００は、複数のメモリ・セル（例えばメモリ・セル１０５−ａ）と、複数のアクセス線１１０（例えばアクセス線１１０−ａ）と、複数のアクセス線１１０（例えばアクセス線１１５−ａ）とを含み、これらは図１を参照しながら説明したメモリ・セル１０５、アクセス線１１０、およびアクセス線１１５の実施例とすることができる。場合によっては、複数のメモリ・アレイ２００を上下に積層することによって３Ｄメモリ・アレイが形成されてもよい。２つの積層アレイは、実施例によっては、図１を参照しながら説明したように各階層がアクセス線１１０またはアクセス線１１５を共用することができるように共通の導線を有し得る。

メモリ・アレイ２００のこの実施例では、メモリ・セル１０５−ａが、本明細書に記載のような相変化メモリ素子の一実施例とすることができるメモリ素子２２０を含む。メモリ・セル１０５−ａは、上部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１５−ａとの間に結合された）第１の電極２０５−ａと、下部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１０−ａとの間に結合された）第２の電極２１０も含む。実施例によっては、メモリ・セル１０５−ａは、セレクタ・デバイス２１５も含み得る。そのような実施例では、メモリ・セル１０５−ａは、中央電極と呼ぶこともある（例えばメモリ素子２２０とセレクタ・デバイス２１５との間に結合された）電極２０５−ｃを含み得る。他の実施例（図示せず）では、メモリ・セル１０５−ａは、それぞれ下部電極と上部電極の間に自己選択メモリを含み得る。メモリ・セル１０５−ａは、自己選択メモリと、アクセス線１１０−ａまたは１１５−ａのうちの一方との間に結合することができる。

本開示の実施例によると、メモリ素子２２０の原子配位（例えば電気抵抗）を設定することによってメモリ・セル１０５−ａにより論理状態を記憶することができる。場合によっては、この設定は、メモリ・セル１０５−ａを加熱する（例えばメモリ素子２２０を加熱する）ように、書き込み操作に伴う電流をメモリ・セル１０５−ａに流すことを含むことができ、これにより、メモリ素子２２０において異なる原子配位を全面的にまたは部分的に形成する（例えばアモルファス相を形成するか、結晶相を形成するか、またはアモルファス相と結晶相との組み合わせを形成する）ことができる。

メモリ・アレイ２００は、クロスポイント・アーキテクチャと呼ばれることがある。また、メモリ・アレイ２００はピラー構造とも呼ばれることもあり、ピラーは第１の導線（例えばアクセス線１１０−ａ）と第２の導線（例えばアクセス線１１５−ａ）とに接触可能である。例えば、図２に示すように、ピラーは第２の電極２１０（例えば下部電極）と、セレクタ・デバイス２１５と、第３の電極２０５−ａ（例えば中央電極）と、メモリ素子２２０と、第１の電極２０５（例えば上部電極）とを含み得る。このようなピラー・アーキテクチャは、他のメモリ・アーキテクチャと比べて、比較的高密度のデータ記憶をより低い製造コストで提供することができる。

実施例によっては、メモリ・セル１０５−ａにアクセスする前に、アクセス線１１０−ａとアクセス線１１５−ａとを抑止電圧（例えば、メモリ・セル放電を防止するかまたはその他の方法で制限する電圧）に維持してもよい。例えば、アクセス線１１０−ａとアクセス線１１５−ａの両方を、接地または仮想接地と同等の抑止電圧に維持することができる（例えば、アクセス線１１０−ａとアクセス線１１５−ａとを接地電圧源または仮想接地電圧源に結合してもよい）。メモリ・セル１０５−ａにアクセスするために、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによってこれらのアクセス線に通電することができ、目標メモリ・セル１０５−ａに印加された結果の電圧はセル・アクセス電圧と呼ばれることがある。実施例によっては、アクセス線１１０−ａとアクセス線１１５−ａとに印加されるアクセス電圧は、アクセス線１１０−ａとアクセス線１１５−ａとに印加される電圧の大きさがメモリ・セル１０５−ａにわたって加法的となるように、接地または仮想接地と比較して逆の極性を有することができる。

実施例によっては、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによって、メモリ・セル１０５−ａに書き込み電圧を印加することができる。書き込み電圧は、メモリ・セル１０５−ａに正極性または負極性で印加することができる。例えば、正極性で書き込み電圧を印加する場合、アクセス線１１５−ａに正電圧を印加することができ、アクセス線１１０−ａを接地またはそうでなければアクセス線１１５−ａに印加される正電圧より低い電圧とすることができる。負極性で書き込み電圧を印加する場合、アクセス線１１０−ａに正電圧を印加することができ、アクセス線１１５−ａを接地またはそうでなければアクセス線１１０−ａに印加される正電圧よりも低くすることができる。

実施例によっては、抑止電圧は、中間電圧（例えば中間バイアス電圧）とすることができる。実施例によっては、仮想接地を基準にして正のアクセス線アクセス電圧と負のアクセス線アクセス電圧とを印加する代わりに、このような中間電圧を基準にしてアクセス線１１０または１１５に電圧を印加してもよい。例えば、メモリ・アレイ２００は、正電圧源（例えば接地または仮想接地を基準として）のみを使用して動作させることができ、中間電圧は正電圧源と接地または仮想接地との間とすることができる。

実施例によっては、アクセス線１１０またはアクセス線１１５に印加される電圧は、メモリ・セル１０５−ａのアクセス操作の前に中間電圧に維持されてもよい。例示のアクセス操作時に、アクセス線１１５−ａに印加される電圧を（例えば正電源レールに）上昇させ、一方、アクセス線１１０−ａに印加される電圧を（例えば仮想接地に）降下させることができ、それによってメモリ・セル１０５−ａに（例えば正極性の）電圧を生成してもよい。

場合によっては、メモリ素子２２０と導線（例えばアクセス線１１０−ａまたはアクセス線１１５−ａのうちの少なくとも一方）との間にセレクタ・デバイス２１５を直列接続することができる。例えば、メモリ・アレイ２００に図示するように、セレクタ・デバイス２１５を第２の電極２１０（例えば下部電極）と第３の電極２５０−ａ（例えば中間電極）との間に配置する。したがって、セレクタ・デバイス２１５はメモリ素子２２０とアクセス線１１０−ａとの間に直列に配置（例えば間に結合）される。他の構成も可能である。例えば、メモリ素子２２０とアクセス線１１５−ａとの間にセレクタ・デバイス２１５を直列に配置してもよい。他の実施例では、セレクタ・デバイス２１５は、メモリ・セル１０５の一部ではなく、メモリ・セル１０５とアクセス線（例えばアクセス線１１０または１１５）の間に他の方法で結合されてもよい。

セレクタ・デバイス２１５は、特定のメモリ・セル１０５を選択するのを助けることができ、または選択されたメモリ・セル１０５に隣接した非選択メモリ・セル１０５に漂遊電流が流れるのを防ぐ役割を果たすことができる。セレクタ・デバイス２１５は、非目標メモリ・セル１０５のバイアス（例えば電圧）を低減することもできる。例えば、セレクタ・デバイス２１５は、閾値電圧が満たされるかまたは超えられるとセレクタ・デバイス２１５を電流が流れるような閾値電圧を有し得る。

セレクタ・デバイス２１５は、金属・絶縁体・金属（ＭＩＭ）接合、またはオボニック閾値スイッチ（ＯＴＳ）、金属・半導体・金属（ＭＳＭ）スイッチなどの電気的に非線形の構成要素（例えば非オーム構成要素）とすることができるが、ダイオードなどの他の種類の２端子選択構成要素であってもよい。場合によっては、セレクタ・デバイス２１５は、カルコゲナイド膜、例えばセレン（Ｓｅ）とヒ素（Ａｓ）とゲルマニウム（Ｇｅ）との合金を含む。セレクタ・デバイス２１５は、第３の電極２０５−ａなどの電極によってメモリ素子２２０から物理的に分離することができる。したがって、第３の電極２０５−ａは電気的に浮遊状態とすることができ、すなわち、電気的接地または仮想接地、または電気的に接地可能な他の構成要素に直接接続されなくてもよいため、第３の電極２０５−ａで電荷が蓄積することができる。

メモリ・アレイ２００は、材料形成と除去の様々な組み合わせ（例えばアディティブ法およびサブトラクティブ法）によって形成することができる。例えば、アクセス線１１０もしくは１１５、電極２０５、セレクタ・デバイス２１５、またはメモリ素子２２０に対応する材料の層を堆積させることができる。次に、材料をメモリ・アレイ２００に図示するピラー構造などの所望のフィーチャを形成するように選択的に除去することができる。例えば、フォトリソグラフィを使用してフォトレジストをパターン形成することによってフィーチャを画定することができ、次にエッチングなどの技術によって材料を除去することができる。次に、例えば、材料の層を堆積させ、メモリ・アレイ２００に図示する線構造を形成するように選択的にエッチングすることによって、アクセス線１１５を形成することができる。場合によっては、電気的絶縁領域または層を形成または堆積させてもよい。電気的絶縁領域は、シリコン酸化物、シリコン窒化物などの酸化物材料または窒化物材料、またはその他の電気的絶縁材料を含み得る。

メモリ・アレイ２００の材料または構成要素を形成するために様々な技法を使用することができる。これには、例えば、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、または分子線エピタキシ（ＭＢＥ）、その他の薄膜成長技法が含まれる。いくつかの技法を使用して材料を除去することができ、これには、例えば、化学エッチング（「ウェット・エッチング」とも呼ばれる）、プラズマ・エッチング（「ドライ・エッチング」とも呼ばれる）、または化学機械平坦化が含まれ得る。

上述のように、メモリ・アレイ２００のメモリ・セル１０５は、設定可能原子配位（例えば設定可能抵抗）を伴うメモリ素子２２０を含み得る。設定可能抵抗をサポートする材料には、例えば、金属酸化物、カルコゲナイドなどが含まれ得る。カルコゲナイド物質は、硫黄（Ｓ）、テルル（Ｔｅ）、またはセレン（Ｓｅ）元素のうちの少なくとも１つを含む物質または合金である。メモリ素子２２０の設定可能抵抗をサポートするために多くのカルコゲナイド合金を使用することができる。例えば、メモリ素子２２０は、ゲルマニウム−アンチモン−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）を含み得る。ここで明示的に記載していないその他のカルコゲナイド合金も、メモリ素子２２０において採用可能である。

ＰＣＭシステムは、特定の相変化物質における原子配位間の（例えば、より結晶質な状態とよりアモルファスな状態との間の）比較的大きな抵抗の差を利用することができる。例えば、結晶状態のそのような物質は、相対的に規則的で周期的な構造に配置された原子を有することができ、これは相対的に低い電気抵抗（例えばセット状態）を伴い得る。それに対して、アモルファス状態のそのような物質は、周期的な原子構造をまったく、または比較的わずかしか持たない（例えば比較的ランダムな原子構造である）ことがあり、これは相対的に高い電気抵抗（例えばリセット状態）を伴い得る。

材料のよりアモルファスな状態とより結晶質な状態との電気抵抗の差は大きい場合がある。例えば、アモルファス状態の物質は、その結晶状態の物質の抵抗より１桁以上大きい抵抗を有し得る。場合によっては、アモルファス状態は閾値電圧を超えるまで電流が物質中を流れることができないような閾値電圧を伴い得る。場合によっては、物質はアモルファス部分と液晶部分との分布を有することがあり、その物質の抵抗は、完全な結晶状態に伴う抵抗と完全なアモルファスな状態に伴う抵抗との間である場合がある。実施例によっては、物質をバイナリ記憶用途以外の記憶用途にも使用することができる（例えば、物質に記憶可能な論理状態の数を３つ以上とすることができる）。

メモリ・セル１０５−ａに特定の論理状態を書き込むために、その特定の論理状態に関連付けられた特定の原子配位または原子配位の特定の組み合わせを選択的に形成するようにメモリ素子２２０を加熱することができる。実施例によっては、このような加熱は、メモリ・セル１０５−ａに電流を流すことによって行うことができる。有限抵抗を流れる電流によって生じる加熱をジュール加熱またはオーム加熱と呼ぶ場合がある。したがって、メモリ・セル１０５−ａにおけるジュール加熱は、電極２０５、メモリ素子２２０、セレクタ・デバイス２１５、またはこれらの様々な組み合わせの電気抵抗に関係する。他の実施例では、メモリ素子２２０をジュール加熱以外の手段で（例えば、レーザまたはその他の放射、摩擦、または音響振動によって）加熱してもよい。

記憶素子２２０の材料内に形成される原子配位は、書き込み操作による経時的な材料の温度に関係し得る。例えば、よりアモルファスな原子配位に伴う高抵抗状態（例えばリセット状態）を設定するために、材料をまず、材料のアモルファスな状態の形成を伴う温度より高い温度まで加熱することができ、この温度は溶融温度または臨界温度と呼ぶことができる。材料が溶融温度または臨界温度を超えると、材料は相対的に不規則な原子配位となり得る。書き込み操作完了後に不規則な原子配位を維持するために、材料の温度が比較的急速に降下するように、メモリ素子２２０に加えられた加熱を比較的迅速に除去することができる。したがって、材料の原子はほぼ規則的になるのに十分な時間がなく（例えばほぼ結晶状態になる時間がなく）、材料はよりアモルファスな状態に伴う不規則配位に相対的に「ロック」または「凍結」され得る。本明細書で使用されている「よりアモルファスな」状態または原子配位とは、完全にアモルファスな状態または、相対的にほとんど結晶化度を持たないほぼアモルファスな状態（例えば、材料元素の相対的に少数の部分または相対的に小さい部分あるいはその両方の部分が原子規則性を有する）を指し得る。

実施例によっては、リセット操作においてメモリ素子２２０に印加される電流は、「リセット」パルスに関連付けられるかまたはその他によりリセット・パルスと言うことができ、リセット・パルスを除去すると、メモリ素子２２０において２２０のよりアモルファスな状態を形成するのに十分に急速な冷却を生じさせることができる。したがって、実施例によっては、リセット状態のための書き込み操作は、書き込み操作のための後続の書き込みパルスがない単一のリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得る。

別の実施例では、より結晶質な原子配位に伴う低抵抗状態（例えばセット状態）を設定するために、やはり材料をまず、材料のアモルファスな状態の形成を伴う温度（溶融温度または臨界温度）より高温に加熱する。より規則的な原子配位（例えばより結晶質な状態）を形成するために、記憶素子２２０に加えられた加熱は、材料の温度が比較的緩慢に降下するように比較的緩慢に除去することができる。比較的緩慢な冷却は、結晶相の「核形成」および「成長」、または単に「結晶化」と呼ぶ場合がある、材料の元素の相対的に規則的な状態の形成を支援することができる。言い換えると、不規則な状態の形成に付随する上昇温度からの比較的緩慢な冷却により、低抵抗状態を書き込むためにメモリ素子２２０においてより結晶質な状態が形成され得る。本明細書で使用されている「より結晶質な」状態または原子配位とは、完全な結晶状態（例えば単結晶）または、相対的に十分な結晶化度を有する（例えば材料元素の相対的に大きな部分が原子規則性を有する）ほぼ結晶質な状態を指し得る。

冷却の速度に応じて、メモリ素子２２０のうちの相対的により多くの部分またはより少ない部分に結晶原子構造の核形成が起こり、それによってメモリ素子が、「結晶粒」と呼ばれ得る結晶物質の離散的な部分を形成することがある。実施例によっては、メモリ素子２２０全体のこのような結晶粒の相対的な大きさまたは結晶粒の相対的な数あるいはその両方が、メモリ素子２２０の抵抗の異なるレベルに寄与し得る。実施例によっては、結晶原子配位のそのような粒度を、メモリ素子における３つ以上の論理状態をサポートするように明確に設定することができる。

実施例によっては、セット操作においてメモリ素子２２０に印加される初期電流を、「リセット・パルス」（例えばリセット書き込み操作で印加されるのと同じパルス）に関連付けられるかまたはその他により「リセット・パルス」とも呼ぶことができる。しかし、セット操作では、リセット・パルスの後に、「セット・パルス」に関連付けられるかまたはその他により「セット・パルス」と呼ぶことができる後続の電流または電圧のメモリ素子２２０への印加が続き、セット・パルスはメモリ素子２２０においてより結晶質な状態を形成するのに十分に緩慢なメモリ素子２２０の冷却を支援することができる。したがって、実施例によっては、セット状態のための書き込み操作はリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得るとともに、それに続くセット・パルスも含み得る。

このような加熱プロファイルと冷却プロファイルを支援するようにメモリ素子２２０を流れる電流は、（例えばアクセス線１１０およびアクセス線１１５を介して）メモリ・セル１０５−ａに電圧を印加することによって生じさせることができる。実施例によっては、印加電圧はメモリ素子２２０の閾値電圧またはセレクタ・デバイス２１５の閾値電圧、あるいはこれらの組み合わせに基づき得る。例えば、メモリ素子２２０がリセット状態である場合、印加電圧がセレクタ・デバイス２１５とメモリ素子２２０の閾値電圧の合計を上回らない限り、メモリ・セル１０５−ａに電流が流れることができない。

書き込み電圧（例えばリセット・パルス、またはリセット・パルスとセット・パルス）の印加後、メモリ・セル１０５−ａに読み取り電圧を印加することによってメモリ・セル１０５−ａを読み取ることができる。書き込み電圧の印加と同様に、読み取り電圧の印加の結果、メモリ・セル１０５−ａを電流が流れることができる。電流の大きさは、メモリ素子２２０の（例えば、よりアモルファスな状態に書き込むとき、またはより結晶質な状態に書き込むときの）抵抗に依存し、したがって電流の大きさを使用して、メモリ・セル１０５−ａに記憶されている論理状態を判断することができる。

図３に、本開示の様々な実施例による、組み込みリフレッシュによるドリフト低減に対応するタイミング図３００の一例を示す。タイミング図３００は、時間を表す横軸と、メモリ・セル（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）に流れる電流を表す縦軸とを含み得る。タイミング図３００は、書き込み操作を伴う期間３０１と、センス操作を伴う期間３１０と、セットバック操作を伴う期間３１５も含むことができ、期間３１０と期間３１５とはまとめて読み取り操作に関連付けることができる。実施例によっては、期間３０１に関連付けられた書き込み電圧または電流を書き込みパルスと呼ぶことがあり、期間３１０に関連付けられたセンス電圧または電流をセンス・パルスと呼ぶことがあり、期間３１５に関連付けられたセットバック電圧またはセットバック電流をセットバック・パルスと呼ぶことがある。他の実施例では、センス電圧またはセンス電流を読み取り操作の第１の読み取り電圧、第１の読み取り電流、または第１の読み取りパルスと呼ぶことがあり、セットバック電圧を、読み取り操作の第２の読み取り電圧、第２の読み取り電流、または第２の読み取りパルスと呼ぶことがある。

実施例によっては、メモリ・セルはメモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合可能である。実施例によっては、メモリ・セルは、セレクタ・デバイス（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含み得る。他の実施例では、メモリ・セルは、図１および図２を参照しながら上述したような自己選択メモリを含み得る。

期間３０１中に、第１のアクセス線と第２のアクセス線とを介して印加可能な書き込み電圧をメモリ・セルに印加することによって、メモリ・セルに論理状態を書き込むことができる。期間３０１の書き込み電圧は、メモリ・セルを流れる電流を駆動することができ、その結果、メモリ・セルのメモリ素子をより結晶質な状態、よりアモルファスな状態、またはこれらの何らかの組み合わせによって構成することができる。メモリ素子の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒子の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。

メモリ・セルを流れる電流の流れの方向は、期間３０１中に印加される書き込み電圧の極性に依存し得る。例えば、（タイミング図３００に示すように）メモリ・セルに正電流で書き込むために、期間３０１中に第２のアクセス線に最大書き込み電圧（例えばＶ_ＭＡＸ）を印加し、第１のアクセス線に接地または仮想接地電圧を印加するかまたは他の何らかの相対的により低い電圧を第１のアクセス線に印加することによって、メモリ・セルに正極性の電圧を印加することができる。したがって、メモリ・セルの正極性を有する書き込み電圧の結果として、メモリ・セルに正電流が流れることができる。実施例によっては、期間３０１中に書き込み電圧を印加した後、期間３０５中にその書き込み電圧を除去してもよい。別の言い方をすると、期間３０５中にはメモリ・セルに正味電圧が印加されなくてもよい。別の実施例では、読み取り操作は期間３０５から直接（例えばメモリ・セルに印加されるゼロ電圧の期間なしに）、期間３１０に進むことができる。

メモリ・セルは、その後、期間３１０中に第１の読み取り電圧（例えばセンス電圧）を印加することによって読み取る（例えばセンスする）ことができる。第１の読み取り電圧はメモリ・セルにおいて第１の極性を有することができ、場合によっては、第１の極性は期間３１０の書き込み電圧の極性と比較して、メモリ・セルにおいて逆または別様に異なる極性とすることができる。例えば、図３に示すように、第１の読み取り電圧を、期間３０１の正極性とは逆であってもよい負極性でメモリ・セルに印加することができる。メモリ・セルに負極性の第１の読み取り電圧を印加するために、最大読み取り電圧（例えばＶ_ＭＡＸ）を第１のアクセス線に印加し、第２のアクセス線を接地することができる。他の実施例（図示せず）では、第１の読み取り電圧は前の書き込み電圧と異なる極性を有していなくてもよい。例えば、別の実施形態では、第２のアクセス線にＶ_ＭＡＸを印加し、第１のアクセス線を接地することによって、第１の読み取り電圧を正極性で印加してもよい。いずれの実施例でも、メモリ・セルに印加される電圧の結果として、メモリ・セルに電流が流れることができる。図３に示すように、期間３１０中に第１の読み取り電圧の結果としてメモリ・セルに流れる電流は、メモリ・セルによって記憶されている特定の論理状態を示すことができる。

期間３１０の第１の読み取り電圧の印加時、センス増幅器またはセンス構成要素（例えば、図１を参照しながら説明したセンス構成要素１２５）を起動してもよい。起動期間中、センス増幅器はメモリ・セルに印加された読み取り電圧の差を検出し、増幅することができ、これをラッチと呼ぶことがある。したがって、（例えば期間３１０中に）メモリ・セル１０５への第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルによって記憶されている論理状態を判断することができる。

実施例によっては、期間３１５中に（例えばメモリ・セル１０５の論理状態を判断した後）、メモリ・セル１０５に第２の読み取り電圧を印加することができる。第２の読み取り電圧は、第１の極性とは異なる第２の極性でメモリ・セルに印加することができる。例えば、図３に示すように、第２の読み取り電圧は、期間３１０に印加される第１の読み取り電圧の極性とは逆の正極性で印加することができる。様々な実施例において、期間３１５中に印加される第２の読み取り電圧は、期間３０１中に印加される書き込み電圧と同じ極性を有してよく、または期間３０１中に印加される書き込み電圧とは異なる極性を有してもよい。第２の読み取り電圧の大きさは、書き込み電圧の大きさと異なり得る。例えば、期間３１５中にメモリ・セルに印加される第２の読み取り電圧の大きさは、期間３０１中にメモリ・セルに印加される書き込み電圧の大きさより小さくてもよい。

期間３１５は、メモリ・セル１０５のリフレッシュ操作を伴い得る。実施例によっては、第２の読み取り電圧はセットバック電圧と呼ぶことがあり、結果としてメモリ・セルに電流が流れることができる。電流は、実施例によっては、メモリ・セルの元の状態を再導入またはその他によりリフレッシュすることができる。例えば、期間３１５中のセットバック電圧の印加によって、メモリ・セルを、期間３１０中に第１の読み取り電圧が印加される前と同じ、よりアモルファスな状態またはより結晶質な状態に復帰させることができる。例えば、メモリ・セルは、期間３０１の書き込み電圧の印加によって形成されたのと同じ、より結晶質またはよりアモルファスな状態に復帰することができる。メモリ・セルを第１の読み取り電圧が印加される前の直前書き込み状態（例えばよりアモルファスな状態またはより結晶質な状態）に復帰させることにより、第１の読み取り電圧の印加によって生じるメモリ・セルの原子配位（例えばアモルファス領域または結晶領域の組成、または結晶粒度）の変化（例えばドリフト）を低減することができる。別の言い方をすると、書き込み電圧とは逆の極性を有する第１の読み取り電圧の印加によって、読み取り電圧の逆極性効果のためにそのメモリ・セルの電圧分布が変化することがある。したがって、第２の電圧の印加によって、メモリ・セルの分布を書き込み操作後と同様の状態にリフレッシュ（例えば「スナップ・バック」）することができる。実施例によっては、第２の読み取り電圧は、期間３１０中に印加された第１の読み取り電圧とは逆の正極性で印加することができる。上述のように、メモリ・セルは自己選択メモリを含むことができ、したがって期間３１５はリフレッシュ操作を伴い得る。

メモリ・セルを第１の読み取り電圧が印加された後の元のアモルファスまたは結晶状態に復帰させることによって、第１の読み取り電圧の印加によって生じるメモリ・セルの電圧分布の変化（例えばドリフト）を低減することができる。別の言い方をすると、書き込み電圧とは逆の極性の第１の読み取り電圧の印加により、そのメモリ・セルの電圧分布が読み取り電圧の逆極性効果のために変化することがある。したがって、第２の電圧の印加によってメモリ・セルの分布を書き込み操作後と同様の状態にリフレッシュ（例えば「スナップ・バック」）することができる。

別の実施例（図示せず）では、当業者にはわかるであろうように、メモリ・セルの書き込み電圧と読み取り電圧の極性を逆にしてもよい。例えば、メモリ・セルに書き込み電圧を負極性で印加することができ、これは正極性を有する第１の読み取り電圧を印加することと、負極性を有する第２の読み取り電圧を印加することとによって行うことができる。このような実施例では、別の実施例を参照しながら上述したのと同じ利点（例えば、メモリ・セルの電圧分布の変化の低減）を実現することができる。

期間３０１中に印加される書き込み電圧は、電圧の階段状変化として図示されているが、書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、異なるプロフィルを有する１つまたは複数の電圧の経時的な印加を含み得る。例えば、書き込み電圧は、電圧の階段状変化、電圧の矩形状変化、電圧の方形状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の線形または非線形変化、電圧の指数関数的変化、電圧の対数的変化、電圧の異なる変化の何らかの組み合わせ、または任意のその他のプロファイルで印加されてもよい。

また、タイミング図３００で示されている電圧は、メモリ・セル（例えば図１を参照しながら説明したメモリ・セル１０５）を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セルの端子間、メモリ・セルのメモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）両端間、メモリ・セルの電極（例えば図２を参照しながら説明した電極２０５）間、第１のアクセス線（例えば図１を参照しながら説明したアクセス線１１５）の位置と第２のアクセス線（例えば図１を参照しながら説明したアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セルと電子的に連通している２つの電圧源間の差）を指し得る。

図４に、本開示の様々な実施例による、組み込みリフレッシュによるドリフト低減に対応するタイミング図４００の一例を示す。タイミング図４００は、時間を表す横（例えば「Ｘ」）軸と、メモリ・セル（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）を流れる結果の電流を表す縦（例えば「Ｙ」）軸とを含み得る。タイミング図４００は、図３を参照しながら説明した期間３０１の書き込み電圧の一例とすることができる期間４０１の書き込み電圧と、図３を参照しながら説明した期間３１０のセンス電圧の一例とすることができる期間４１０のセンス電圧と、期間４１５の成長電圧と、図３を参照しながら説明した期間３１５のセットバック電圧の一例とすることができる期間４２０のセットバック電圧と、期間４２５のビット線電圧も含み得る。

実施例によっては、期間４０１の書き込み電圧を書き込みパルスと呼ぶことがあり、期間４１０のセンス電圧をセンス・パルスと呼ぶことがあり、期間４１５の成長電圧を成長パルスと呼ぶことがあり、期間４２０のセットバック電圧をセットバック・パルスと呼ぶことがある。他の実施例では、センス電圧を第１の読み取り電圧または第１の読み取りパルスと呼ぶことがあり、成長電圧を第２の読み取り電圧または第２の読み取りパルスと呼ぶことがあり、セットバック電圧を第３の読み取り電圧または第３の読み取りパルスと呼ぶことがある。

書き込み期間４０１中に書き込み電圧を印加することによって、メモリ・セル（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）に書き込むことができる。メモリ・セルは、実施例によっては、メモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）と、セレクタ・デバイス（例えば図２を参照しながら説明したセレクタ・デバイス２１５）とを含むことができ、第１のアクセス線（例えば図２を参照しながら説明したワード線１１０−ａ）と第２のアクセス線（例えば図２を参照しながら説明したディジット線１１５−ａ）とに結合することができる。

期間４０１に、（書き込み電圧の極性に応じて）第１のアクセス線または第２のアクセス線のうちの一方に書き込み電圧を印加することができ、その結果としてメモリ・セルは結晶領域またはアモルファス領域の組み合わせを有し得る。メモリ・セルの組成（セルのアモルファス性または結晶性あるいはその両方の組み合わせの組成）は、異なる論理状態（例えば論理「１」または論理「０」）に対応し得る。メモリ・セルに正極性で書き込むために、図４に示すように、期間４０１中に第２のアクセス線に最大書き込み電圧（例えばＶ_ＭＡＸ）を印加することができ、第１のアクセス線を接地することができる。第２のアクセス線に印加される電圧の結果、メモリ・セルに電流が流れることができ、それによってメモリ・セルの組成（例えばアモルファス性または結晶性）を変えることができる。実施例によっては、期間４０１中に書き込み電圧を印加した後、期間４０５中に書き込み電圧を除去することができる。別の言い方をすると、期間４０５中はメモリ・セルに電圧が印加されなくてよい。

実施例によっては、期間４１０に第１の読み取り電圧を印加することによって、メモリ・セルを後で読み取る（例えばセンスする）ことができる。第１の読み取り電圧は、第１の極性を有してよく、場合によっては、第１の極性は、書き込み電圧の極性と同じ極性であってもよい。例えば、図４に示すように、書き込み電圧は正極性で印加することができ、第１の読み取り電圧も正極性で印加することができる。他の実施例（図示せず）では、第１の書き込み電圧と第１の読み取り電圧とを逆の極性で印加してもよい。負極性の第１の読み取り電圧を印加するために、第１のアクセス線に最大読み取り電圧（例えばＶ_ＭＡＸ）を印加することができ、第２のアクセス線を接地することができる。他の実施例（図示せず）では、第２のアクセス線にＶ_ＭＡＸを印加し、第１のアクセス線を接地することによって第１の読み取り電圧を正極性で印加してもよい。いずれの実施例でも、印加電圧の結果、メモリ・セルに電流が流れることができる。したがって、図４に示すようにメモリ・セルを流れる電流の増加によってメモリ・セルの特定の論理状態を示すことができる。

期間４１０の第１の読み取り電圧の印加時、センス増幅器またはセンス構成要素（例えば図１を参照しながら説明したセンス構成要素１２５）が起動されてもよい。起動期間中、センス増幅器はメモリ・セルに印加された読み取り電圧の差を検出し、増幅することができ、これをラッチと呼ぶことがある。その後、例えば、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。メモリ・セルの論理状態の判断後、期間４１５中に第２の読み取り電圧を印加することができる。

実施例によっては、期間４１５中に第２の読み取り電圧を印加することができる。第２の読み取り電圧は、例えば、メモリ・セルに第１の極性とは異なる第２の極性で印加することができる。例えば、図４に示すように、書き込み電圧を正極性で印加し、第１の読み取り電圧を正極性で印加し、第２の読み取り電圧を負極性で印加してもよい。実施例によっては、第１の読み取り電圧と第２の読み取り電圧の大きさは、それぞれ、書き込み電圧の大きさと異なっていてもよい（または図４の例ではより低くてもよい）。

期間４１５に、メモリ・セルのリフレッシュ操作が開始し得る。実施例によっては、第２の読み取り電圧を成長電圧と呼ぶことがあり、その結果としてメモリ・セルに電流が流れることができる。電流は、実施例によっては、メモリ・セルの状態のよりアモルファスな状態からより結晶質な状態への遷移を開始させることができる。例えば、第１の読み取りパルスの印加時、メモリ・セルの組成がよりアモルファスになり得る。したがって、第２の読み取り電圧の印加によって、メモリ・セルの組成がより結晶質からよりアモルファスに戻り得る。第１の読み取り電圧とは逆の極性を有する第２の読み取り電圧の印加により、メモリ・セルはアモルファス相から結晶相により効果的に遷移することができる。実施例によっては、第２の読み取り電圧は、期間４１０に印加される第１の読み取り電圧とは逆の正極性で印加可能である。上述のように、メモリ・セルは自己選択メモリを含むことができ、したがって期間４１５はリフレッシュ操作を伴い得る。

期間４２０で、メモリ・セルのリフレッシュ操作が継続し得る。例えば、期間４２０中、メモリ・セルに第１の極性を有する第３の読み取り電圧を印加することができる。別の言い方をすると、第２の読み取り電圧の印加後、期間４２０に、第１の極性を有する第３の読み取り電圧をメモリ・セルに印加することができ、第３の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。実施例によっては、第３の読み取り電圧をセットバック電圧と呼ぶことがあり、これによりメモリ・セルの元の状態を再導入することができる。例えば、セットバック電圧はメモリ・セルを第１の読み取り信号が印加された後と同じアモルファス状態または結晶状態に復帰させることができる。セットバック電圧は、メモリ・セルの結晶状態を向上させ、メモリ・セルのセレクタ・デバイスの元の状態を再導入することもできる。

第１の読み取り電圧が印加された後の元のアモルファス状態または結晶状態にセルを復帰させることによって、第１の読み取り電圧の印加によって生じるメモリ・セルの電圧分布の変化（例えばドリフト）を低減することができる。別の言い方をすると、書き込み電圧とは逆の極性を有する第１の読み取り電圧の印加によって、そのメモリ・セルの電圧分布が読み取り電圧の逆極性効果のために変化し得る。したがって、第２の電圧の印加は、メモリ・セルの分布を書き込み操作後と同様の状態にリフレッシュ（「スナップ・バック」）することができる。実施例によっては、期間４２５中に、第２のアクセス線を接地することができ、その結果、メモリ・セルの電流がすべて除去される（例えば電流が０Ａに戻る）。

別の実施例（図示せず）では、当業者にはわかるであろうように、書き込み電圧と読み取り電圧の極性を逆にしてもよい。例えば、書き込み電圧を負極性で印加してもよく、その結果、第１の読み取り電圧は負極性で印加され、第２の読み取り電圧は正極性で印加され、第３の読み取り電圧は負極性で印加される。このような実施例では、別の実施例を参照しながら上述したのと同じ利点（例えば、メモリ・セルの電圧分布の変化の低減）を実現することができる。

期間４０１中に印加される書き込み電圧は電圧の階段状変化として示しされているが、書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、経時的に異なるプロファイルを有する１つまたは複数の電圧を印加することを含み得る。例えば、書き込み電圧は、電圧の階段状変化、電圧の矩形または方形状の変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の線形または非線形変化、電圧の指数関数的変化、電圧の対数的変化、電圧の異なる変化の何らかの組み合わせ、または任意のその他のプロファイルとして印加されてもよい。

また、タイミング図４００で示されている電圧は、メモリ・セル（例えば図１を参照しながら説明したメモリ・セル１０５）を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セルの端子間、メモリ・セルのメモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）両端間、メモリ・セルの電極（例えば図２を参照しながら説明した電極２０５）間、第１のアクセス線（例えば図１を参照しながら説明したアクセス線１１５）の位置と第２のアクセス線（例えば図１を参照しながら説明したアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セルと電子的に連通している２つの電圧源間の差）を指し得る。

図５に、本開示の様々な実施例による、組み込みリフレッシュによるドリフト低減に対応するタイミング図５００の一例を示す。タイミング図５００は、時間を表す横（例えば「Ｘ」）軸と、メモリ・セル（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）を流れる結果の電流を表す縦（例えば「Ｙ」）軸とを含み得る。タイミング図５００は、図４を参照しながら説明した期間４０１の書き込み電圧の一例とすることができる期間５０１の書き込み電圧と、図４を参照しながら説明した期間４１０のセンス電圧の一例とすることができる期間５１０のセンス電圧と、期間５１５の中間電圧と、図４を参照しながら説明した期間４１５の成長電圧の一例とすることができる期間５２０の成長電圧と、図４を参照しながら説明した期間４２０のセットバック電圧の一例とすることができる期間５２５のセットバック電圧と、図４を参照しながら説明した期間４２５のビット線電圧の一例とすることができる期間５３０のビット線電圧も含み得る。

実施例によっては、期間５０１の書き込み電圧を書き込みパルスとも呼ぶことがあり、期間５１０のセンス電圧をセンス・パルスと呼ぶことがあり、期間５１５の中間電圧を中間パルスと呼ぶことがあり、期間５２０の成長電圧を成長パルスと呼ぶことがあり、期間５２５のセットバック電圧をセットバック・パルスと呼ぶことがある。他の実施例では、期間５１０のセンス電圧を第１の読み取り電圧または第１の読み取りパルスと呼ぶことがあり、期間５１５の中間電圧を第２の読み取り電圧または第２の読み取りパルスと呼ぶことがあり、期間５２０の成長電圧を第３の読み取り電圧または第３の読み取りパルスと呼ぶことがあり、セットバック電圧を第４の読み取り電圧または第４の読み取りパルスと呼ぶことがある。

期間５０１中に書き込み電圧を印加することによって、メモリ・セル（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）に書き込むことができる。メモリ・セルは、実施例によっては、メモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）と、セレクタ・デバイス（例えば図２を参照しながら説明したセレクタ・デバイス２１５）とを含むことができ、第１のアクセス線（例えば図２を参照しながら説明したワード線１１０−ａ）と第２のアクセス線（例えば図２を参照しながら説明したディジット線１１５−ａ）とに結合することができる。

期間５０１中に、（書き込み電圧の極性に応じて）第１のアクセス線または第２のアクセス線のうちの一方に書き込み電圧を印加することができ、その結果としてメモリ・セルは結晶領域および／またはアモルファス領域の組み合わせを有し得る。メモリ・セルの組成（セルのアモルファス性または結晶性あるいはその両方の組み合わせの組成）は、異なる論理状態（例えば論理「１」または論理「０」）に対応し得る。メモリ・セルに正極性で書き込むために、図５に示すように、期間５０１に第２のアクセス線に最大書き込み電圧（例えばＶ_ＭＡＸ）を印加することができ、第１のアクセス線を接地することができる。第２のアクセス線に印加される電圧の結果、メモリ・セルに電流が流れることができ、それによってメモリ・セルの組成（例えばアモルファス性または結晶性）を変えることができる。実施例によっては、期間５０１中に書き込み電圧を印加した後、期間５０５中に書き込み電圧を除去することができる。別の言い方をすると、期間５０５中はメモリ・セルに電圧が印加されなくてよい。

実施例によっては、期間５１０に第１の読み取り電圧を印加することによって、メモリ・セルを続いて読み取る（例えばセンスする）ことができる。第１の読み取り電圧は第１の極性を有してよく、場合によっては、第１の極性は書き込み電圧の極性の逆または異なっていてもよい。例えば、図５に示すように、書き込み電圧を正極性で印加することができ、第１の読み取り電圧を負極性で印加することができる。負極性の第１の読み取り電圧を印加するために、第１のアクセス線に最大読み取り電圧（例えばＶ_ＭＡＸ）を印加することができ、第２のアクセス線を接地することができる。他の実施例（図示せず）では、第２のアクセス線にＶ_ＭＡＸを印加し、第１のアクセス線を接地することによって第１の読み取り電圧を正極性で印加してもよい。いずれの実施例でも、印加電圧の結果、メモリ・セルに電流が流れることができる。したがって、図５に示すようにメモリ・セルを流れる電流の増加によってメモリ・セルの特定の論理状態を示すことができる。

期間５１０の第１の読み取り電圧の印加時、センス増幅器またはセンス構成要素（例えば図１を参照しながら説明したセンス構成要素１２５）が起動されてもよい。起動期間中、センス増幅器はメモリ・セルに印加された読み取り電圧の差を検出し、増幅することができ、これをラッチと呼ぶことがある。その後、例えば、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。メモリ・セルの論理状態の判断後、期間５１５中に第２の読み取り電圧を印加することができる。

実施例によっては、期間５１５中に第２の読み取り電圧を印加することができる。第２の読み取り電圧は、例えば、メモリ・セルに第１の極性とは異なる第２の極性で印加することができる。例えば、図５に示すように、書き込み電圧を正極性で印加し、第１の読み取り電圧を正極性で印加し、第２の読み取り電圧を負極性で印加してもよい。実施例によっては、第１の読み取り電圧と第２の読み取り電圧の大きさは、それぞれ、書き込み電圧の大きさと異なっていてもよい（または図５の例ではより低くてもよい）。

期間５１５に、メモリ・セルのリフレッシュ操作が開始し得る。実施例によっては、第２の読み取り電圧を中間電圧または逆スパイク電圧と呼ぶことがあり、第１の読み取り電圧によって生じた組成変化に基づいてメモリ・セルを再分布させることができる。別の言い方をすると、期間５１５中に、中間電圧が、第１の読み取り電圧によって生じたアモルファス相偏析を再分布させることができ、その結果として後の段階におけるメモリ・セルの結晶化を改善することができる。

期間５２０で、メモリ・セルのリフレッシュ操作が継続することができ、メモリ・セルに第３の読み取り電圧を印加することができる。実施例によっては、第３の読み取り電圧は、第１の極性を有することができ、第２の読み取り電圧の印加後に印加することができる。第３の読み取り電圧を成長電圧と呼ぶことがあり、その結果としてメモリ・セルに電流が流れることができる。電流は、実施例によっては、よりアモルファスな状態からより結晶質な状態へのメモリ・セルの状態の遷移を開始させることができる。例えば、第１の読み取りパルスの印加時、メモリ・セルの組成がよりアモルファスになり得る。第２の読み取り電圧の印加は、メモリ・セルの組成が結晶相に戻る遷移を促進することができる。さらに、第３の読み取り電圧の印加によって、メモリ・セルの組成がよりアモルファスからより結晶質に戻ることができる。第２の読み取り電圧の逆の極性を有する（または第１の読み取り電圧と同じ極性を有する）第３の読み取り電圧の印加によって、メモリ・セルはアモルファス相から結晶相により効果的に遷移することができる。

期間５２５中に、メモリ・セルのリフレッシュ操作が継続し得る。例えば、期間５２５にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加することができる。別の言い方をすると、第３の読み取り電圧の印加後、期間５２５にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加することができる。実施例によっては、第４の読み取り電圧をセットバック電圧と呼ぶことがあり、これによってメモリ・セルの元の状態を再導入することができる。例えば、セットバック電圧は成長パルスからメモリ・セルの結晶性をさらに向上させることができる。

第１の読み取り電圧が印加された後の元のアモルファス状態または結晶状態にセルを復帰させることによって、第１の読み取り電圧の印加によって生じるメモリ・セルの電圧分布の変化（例えばドリフト）を低減することができる。別の言い方をすると、書き込み電圧とは逆の極性を有する第１の読み取り電圧の印加によって、そのメモリ・セルの電圧分布が読み取り電圧の逆極性効果のために変化し得る。したがって、第２の電圧の印加は、メモリ・セルの分布を書き込み操作後と同様の状態にリフレッシュ（「スナップ・バック」）することができる。実施例によっては、期間５３０に、第２のアクセス線を接地することができ、その結果、メモリ・セルの全ての電流が除去される（例えば電流が０Ａに戻る）。実施例によっては、期間５３０中に、第２のアクセス線を接地することを第４の読み取り電圧を第５の電圧に低下させることを指すことがある。したがって、メモリ・セルの論理状態の判断後に、第４の読み取り電圧を第５の電圧に低下させることができる。

別の実施例（図示せず）では、当業者にはわかるであろうように、書き込み電圧と読み取り電圧の極性を逆にしてもよい。例えば、書き込み電圧を負極性で印加してもよく、その結果、第１の読み取り電圧は負極性で印加され、第２の読み取り電圧は正極性で印加され、第３の読み取り電圧は負極性で印加され、第４の読み取り電圧は負極性で印加される。このような実施例では、別の実施例を参照しながら上述したのと同じ利点（例えば、メモリ・セルの電圧分布の変化の低減）を実現することができる。

期間５０１中に印加される書き込み電圧は電圧の階段状変化として示しされているが、書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、経時的に異なるプロファイルを有する１つまたは複数の電圧を印加することを含み得る。例えば、書き込み電圧は、電圧の階段状変化、電圧の矩形または方形状の変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の線形または非線形変化、電圧の指数関数的変化、電圧の対数的変化、電圧の異なる変化の何らかの組み合わせ、または任意のその他のプロファイルとして印加されてもよい。

また、タイミング図５００で示されている電圧は、メモリ・セル（例えば図１を参照しながら説明したメモリ・セル１０５）を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セルの端子間、メモリ・セルのメモリ素子（例えば図２を参照しながら説明したメモリ素子２２０）両端間、メモリ・セルの電極（例えば図２を参照しながら説明した電極２０５）間、第１のアクセス線（例えば図１を参照しながら説明したアクセス線１１５）の位置と第２のアクセス線（例えば図１を参照しながら説明したアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セルと電子的に連通している２つの電圧源間の差）を指し得る。

図６に、本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応するメモリ・コントローラ６０５のブロック図６００を示す。メモリ・コントローラ６０５は、図１を参照しながら説明したメモリ・コントローラ１４０の態様の一実施例とすることができる。メモリ・コントローラ６０５は、バイアス構成要素６１０と、タイミング構成要素６１５と、印加構成要素６２０と、判断構成要素６２５と、降圧構成要素６３０と、接地構成要素６３５とを含み得る。これらのモジュールのそれぞれが（例えば１つまたは複数のバスを介して）互いに直接または間接的に通信することができる。

印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み電圧を印加することができる。実施例によっては、メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含み得る。他の実施例では、印加構成要素６２０は、書き込み電圧の印加後にメモリ・セルに第１の極性を有する第１の読み取り電圧を印加することができる。これに加えて、またはこれに代えて、例えば、印加構成要素６２０は、第１の読み取り電圧の印加後にメモリ・セルに第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することができる。実施例によっては、印加構成要素６２０は、第２の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第３の読み取り電圧を印加することができる。第３の読み取り電圧の印加は、メモリ・セルのリフレッシュ操作を伴い得る。他の実施例では、印加構成要素６２０は、第３の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加することができる。第４の読み取り電圧の印加は、メモリ・セルのリフレッシュ操作を伴い得る。実施例によっては、印加構成要素６２０は、読み取り電圧のいずれかを同時に印加することができる。他の実施例では、印加構成要素６２０は、読み取り電圧のいずれかを順次に印加することができる。さらに別の実施例では、印加構成要素６２０は、読み取り電圧のいずれかを正極性または負極性で印加することができる。上記に加えて、または上記に代えて、例えば読み取り電圧のいずれかがメモリ・セルのリフレッシュ操作を伴い得る。

他の実施例では、印加構成要素６２０は、第２の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第３の読み取り電圧を印加することができる。実施例によっては、第２の読み取り電圧は、第３の読み取り電圧より大きくてよい。別の実施形態では、第３の読み取り電圧は、メモリ・セルのリフレッシュ操作を伴い得る。他の実施例では、印加構成要素６２０は、第３の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加することができる。実施例によっては、第３の読み取り電圧は第４の読み取り電圧より大きくてよい。他の実施例では、第４の読み取り電圧は、メモリ・セルのリフレッシュ操作を伴い得る。

別の実施例では、印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込みパルスを印加することができる。実施例によっては、メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含み得る。別の実施例では、印加構成要素６２０は、書き込みパルスの印加に少なくとも部分的に基づいてメモリ・セルに書き込みパルスとは反対の極性を有する第１の読み取りパルスを印加することができる。実施例によっては、第１の読み取りパルスはセンス操作を伴い得る。上記に加えて、または上記に代えて、例えば、印加構成要素６２０は、第１の読み取りパルスの印加に少なくとも部分的に基づいてメモリ・セルに書き込みパルスと同じ極性を有する第２の読み取りパルスを印加することができる。他の実施例では、印加構成要素６２０は、第２の読み取りパルスの印加に少なくとも部分的に基づいてメモリ・セルに書き込みパルスと同じ極性を有する第３の読み取り電圧を印加することができる。実施例によっては、印加構成要素６２０は、第３の読み取りパルスの印加後にメモリ・セルに書き込みパルスと同じ極性を有する第４の読み取りパルスを印加することができる。第３の読み取りパルスと第４の読み取りパルスとはそれぞれ、メモリ・セルのリフレッシュ操作を伴い得る。

判断構成要素６２５は、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。他の実施例では、判断構成要素６２５は、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。

降圧構成要素６３０は、メモリ・セルの論理状態の判断後、第４の電圧を第５の電圧に低下させることができる。

接地構成要素６３５は、第４の読み取りパルスの印加後、第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地することができる。

図７に、本開示の実施例による、組み込みリフレッシュによるドリフト低減に対応するデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、例えば図１および図２を参照しながら上述したようなメモリ・アレイ１００または２００の構成要素の一実施例であるか、または含むものとすることができる。デバイス７０５は、メモリ・コントローラ７１５、メモリ・セル７２０、ベーシック・インプット／アウトプット・システム（ＢＩＯＳ）構成要素７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５、および周辺構成要素７４０を含む、通信の送信および受信のための構成要素を含む、双方向音声およびデータ通信のための構成要素を含み得る。これらの構成要素は、１つまたは複数のバス（例えばバス７１０）を介して電子的に連通し得る。

メモリ・コントローラ７１５は、本明細書に記載されているように１つまたは複数のメモリ・セルを操作することができる。具体的には、メモリ・コントローラ７１５は、組み込みリフレッシュによるドリフト低減をサポートするように構成可能である。場合によっては、メモリ・コントローラ７１５は、本明細書に記載のような行デコーダ、列デコーダまたはその両方を含み得る（図示せず）。

メモリ・セル７２０は、本明細書に記載のように情報（すなわち、メモリ・セル７２０のそれぞれによって記憶された論理状態の形態の情報）を記憶することができる。

ＢＩＯＳ構成要素７２５は、様々なハードウェア構成要素を初期化し、稼働させることができるファームウェアとして動作させられるＢＩＯＳを含むソフトウェア構成要素とすることができる。ＢＩＯＳ構成要素７２５は、プロセッサと様々な他の構成要素、例えば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローの管理も行うことができる。ＢＩＯＳ構成要素７２５は、読み取り専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意のその他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。

プロセッサ７３０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック構成要素、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせ）を含み得る。場合によっては、プロセッサ７３０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成可能である。他の例では、メモリ・コントローラがプロセッサ７３０に組み込まれてもよい。プロセッサ７３０は、様々な機能（例えば、組み込みリフレッシュによるドリフト低減をサポートする機能またはタスク）を実行するために、メモリに記憶されているコンピュータ可読命令を実行するように構成可能である。

Ｉ／Ｏコントローラ７３５は、デバイス７０５の入力信号と出力信号を管理することができる。Ｉ／Ｏコントローラ７３５は、デバイス７０５に内蔵されていない周辺装置も管理することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、外部周辺装置への物理接続またはポートに相当し得る。場合によっては、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）。ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、またはその他の知られているオペレーティング・システムなどの、オペレーティング・システムを利用することができる。他の例では、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチ・スクリーン、または同様のデバイスに相当するかまたはこれらと相互連絡することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装可能である。場合によっては、ユーザがＩ／Ｏコントローラ７３５を介して、またはＩ／Ｏコントローラ７３５によって制御されるハードウェア構成要素を介して、デバイス７０５と対話することができる。

周辺構成要素７４０は、任意の入力デバイスまたは出力デバイスを含むことができ、またはそのようなデバイスのためのインターフェースであってもよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィクス・コントローラ、Ｅｔｈｅｒｎｅｔコントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、または、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィクス・ポート（ＡＧＰ）スロットなどのペリフェラル・カード・スロットが含まれる。

入力７４５は、デバイス７０５またはその構成要素に入力を供給する、デバイス７０５の外部のデバイスまたは信号に相当する。これは、ユーザ・インターフェースまたは、他のデバイスとのインターフェースまたは他のデバイス間のインターフェースを含み得る。場合によっては、入力７４５はＩ／Ｏコントローラ７３５によって管理されてもよく、周辺構成要素７４０を介してデバイス７０５と相互連絡してもよい。

出力７５０も、デバイス７０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス７０５の外部のデバイスまたは信号に相当し得る。出力７５０の例には、ディスプレイ、音声スピーカ、印刷装置、別のプロセッサまたはプリント回路基板などが含まれ得る。場合によっては、出力７５０は、周辺構成要素７４０を介してデバイス７０５とインターフェースする周辺要素であってもよい。場合によっては、出力７５０はＩ／Ｏコントローラ７３５によって管理されてもよい。

デバイス７０５の構成要素は、それぞれの機能を実行するように設計された回路を含み得る。これには、本明細書に記載の機能を実行するように構成された、様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器またはその他の能動素子もしくは非能動素子が含まれる。デバイス７０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどとすることができる。あるいは、デバイス７０５は、このようなデバイスの一部または一態様であってもよい。

図８に、本開示の実施例による組み込みリフレッシュによるドリフト低減の方法８００を示すフローチャートを示す。方法８００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法８００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。

８０５で、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込み電圧を印加することができる。８０５の操作は、本明細書に記載の方法に従って（例えば、図３ないし図５を参照しながら説明したタイミング図３００、４００、および５００の態様に従って）実行可能である。特定の実施例では、８０５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

８１０で、書き込み電圧の印加後のメモリ・セルに第１の極性を有する第１の読み取り電圧を印加することができる。８１０の操作は、本明細書に記載の方法に従って（例えば、図３ないし図５を参照しながら説明したタイミング図３００、４００および５００に従って）実行可能である。特定の実施例では、８０５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

８１５で、第１の読み取り電圧の印加後のメモリ・セルに第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することができる。８１５の操作は、本明細書に記載の方法に従って（例えば、図３ないし図５を参照しながら説明したタイミング図３００、４００および５００に従って）実行可能である。特定の実施例では、８１０の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

８２０で、メモリ・コントローラは、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。８２０の操作は、本明細書に記載の方法に従って（例えば、図３ないし図５を参照しながら説明したタイミング図３００、４００および５００に従って）実行可能である。特定の実施例では、８２０の操作の態様は、図１を参照しながら説明したようなセンス構成要素１２５によって、または図６を参照しながら説明したような判断構成要素によって実行可能である。

実施例によっては、第２の読み取り電圧はメモリ・セルのリフレッシュ操作を伴い得る。他の実施例では、この方法は、第１の読み取り電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することを含み得る。上記に加えて、または上記に代えて、この方法は、第１の読み取り電圧の印加に少なくとも部分的に基づいてメモリ・セルの論理状態を判断することを含み得る。

場合によっては、この方法は、第２の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第３の読み取り電圧を印加することを含み得る。実施例によっては、第３の読み取り電圧はメモリ・セルのリフレッシュ操作を伴い得る。他の場合では、この方法は、第３の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加することを含み得る。実施例によっては、第４の読み取り電圧はメモリ・セルのリフレッシュ操作を伴い得る。場合によっては、この方法は、メモリ・セルの論理状態の判断後に、第４の電圧を第５の電圧に低下させることも含み得る。

他の実施例では、この方法は、書き込み電圧の印加後にメモリ・セルに第１の極性を有する第１の読み取り電圧を印加することを含み得る。場合によっては、第３の読み取り電圧は、第４の読み取り電圧よりも大きくてよい。実施例によっては、第１の極性は正極性とすることができ、第２の極性は負極性とすることができる。他の場合では、第１の極性は負極性とすることができ、第２の極性は正極性とすることができる。場合によっては、書き込み電圧は第２の極性とすることができる。上記に加えて、または上記に代えて、例えば、メモリ・セルは、カルコゲナイドを含むマルチ・レベル・セル（ＭＬＣ）とすることができる。他の場合では、書き込み電圧は第１の読み取り電圧、第２の読み取り電圧、第３の読み取り電圧、および第４の読み取り電圧より大きくてよい。

装置について説明する。装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み電圧を印加する手段と、書き込み電圧の印加後にメモリ・セルに第１の極性を有する第１の読み取り電圧を印加する手段と、第１の読み取り電圧の印加後にメモリ・セルに第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加する手段と、第１の読み取り電圧の印加に基づいてメモリ・セルの論理状態を判断する手段とを含み得る。

本明細書に記載の装置の一部の実施例は、第２の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第３の読み取り電圧を印加する手段をさらに含み、第３の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。本明細書に記載の装置の一部の実施例は、第３の読み取り電圧の印加後にメモリ・セルに第１の極性を有する第４の読み取り電圧を印加する手段をさらに含み、第４の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。

本明細書に記載の装置の一部の実施例は、メモリ・セルの論理状態の判断後に第４の電圧を第５の電圧に低下させる手段をさらに含み得る。本明細書に記載の装置の一部の実施例では、書き込み電圧は、第１の読み取り電圧、第２の読み取り電圧、第３の読み取り電圧、および第４の読み取り電圧より大きくてよい。本明細書に記載の装置の一部の実施例では、第３の読み取り電圧は第４の読み取り電圧より大きくてよい。

本明細書に記載の装置の一部の実施形態では、第１の極性は正極性を含み、第２の極性は負極性を含む。本明細書に記載の装置の一部の実施例では、第１の極性は負極性を含み、第２の極性は正極性を含む。本明細書に記載の装置の一部の実施形態では、書き込み電圧は第１の極性を有し得る。本明細書に記載の装置の一部の実施例では、書き込み電圧は第２の極性を有し得る。本明細書に記載の装置の一部の実施例では、メモリ・セルは、カルコゲナイドを含むマルチ・レベル・セル（ＭＬＣ）を含む。本明細書に記載の装置の一部の実施例では、第２の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。本明細書に記載の装置の一部の実施例では、メモリ・セルはメモリ記憶素子とセレクタ・デバイスとを含む。

図９に、本開示の実施例による、組み込みリフレッシュによるドリフト低減方法９００を示すフローチャートを示す。方法９００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装され得る。例えば、方法９００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、以下に記載の機能を実行するようにデバイスの機能要素を制御するためのコードのセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。

９０５で、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込みパルスを印加することができる。９０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、９０５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

９１０で、書き込みパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと同じ極性を有する第１の読み取りパルスを印加することができる。実施例によっては、第１の読み取りパルスはセンス操作を伴い得る。９１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、９１０の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

９１５で、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと逆の極性を有する第２の読み取りパルスを印加することができる。９１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、９１５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

９２０で、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。９２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、９２０の操作の態様は、図６を参照しながら説明したような判断構成要素によって実行可能である。

装置について説明する。装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込みパルスを印加する手段と、書き込みパルスの印加に基づいてメモリ・セルに書き込みパルスと同じ極性を有し、センス操作を伴う第１の読み取りパルスを印加する手段と、第１の読み取りパルスの印加に基づいてメモリ・セルに書き込みパルスと逆の極性を有する第２の読み取りパルスを印加する手段と、第１の読み取りパルスの印加に基づいてメモリ・セルの論理状態を判断する手段とを含み得る。

本明細書に記載の装置の一部の実施例は、第２の読み取りパルスの印加に基づいてメモリ・セルに書き込みパルスと同じ極性を有する第３の読み取りパルスを印加し、第３の読み取り電圧の印加後にメモリ・セルに書き込みパルスと同じ極性を有する第４の読み取りパルスを印加する手段をさらに含むことができ、第３の読み取りパルスと第４の読み取りパルスの印加はメモリ・セルのリフレッシュ操作を伴い得る。

本明細書に記載の装置の一部の実施例は、第４の読み取りパルスの印加後に、第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地する手段をさらに含み得る。

場合によっては、この方法は、書き込みパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと同じ極性を有する第１の読み取りパルスを印加することを含み得る。実施例によっては、第１の読み取りパルスはセンス操作を伴い得る。他の場合では、この方法は、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと逆の極性を有する第２の読み取りパルスを印加することを含み得る。実施例によっては、この方法は、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することを含み得る。上記に加えて、または上記に代えて、例えば、この方法は、第２の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと同じ極性を有する第３の読み取りパルスを印加することを含み得る。実施例によっては、この方法は、第３の読み取りパルスの印加後にメモリ・セルに書き込みパルスと同じ極性を有する第４の読み取りパルスを印加することを含み得る。第３の読み取りパルスと第４の読み取りパルスとはメモリ・セルのリフレッシュ操作を伴い得る。実施例によっては、第４の読み取りパルスの印加後に第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地することを含み得る。

図１０に、本開示の実施例による、組み込みリフレッシュによるドリフト低減方法１０００を示すフローチャートを示す。方法１０００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実行可能である。例えば、方法１０００の操作は、図１を参照しながら説明したようなメモリ・コントローラによって実行可能である。実施例によっては、コントローラは以下に説明する機能を実行するようにデバイスの機能要素を制御するためのコードのセットを実行することができる。上記に加えて、または上記に代えて、ｃは専用ハードウェアを使用して以下に説明する機能の態様を実行してもよい。

１００５で、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み電圧を印加することができる。１００５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１００５の操作の態様は、図１を参照しながら説明したように、コントローラによって実行可能である。

１０１０で、書き込み電圧の印加後のメモリ・セルに第１の極性を有する第１の読み取り電圧を印加することができる。１０１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１０の操作の態様は、図６を参照しながら説明したように、印加構成要素によって実行可能である。

１０１５で、第１の読み取り電圧の印加後のメモリ・セルに第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することができる。１０１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１５の操作は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１０２０で、第２の読み取り電圧の印加後のメモリ・セルに第１の極性を有する第３の読み取り電圧を印加することができ、第３の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。１０２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０２０の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１０２５で、第３の読み取り電圧の印加後のメモリ・セルに第１の極性を有する第４の読み取り電圧を印加し、第４の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴い得る。１０２５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０２５の操作は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１０３０で、第１の読み取り電圧の印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。１０３０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０３０の操作の態様は、図６を参照しながら説明したような判断構成要素によって実行可能である。

図１１に、本開示の実施例による、組み込みリフレッシュによるドリフト低減方法１１００を示すフローチャートを示す。方法１１００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装され得る。例えば、方法１１００の操作は、図１を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、以下に説明する機能を実行するようにデバイスの機能要素を制御するためのコードのセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して、以下に説明する機能の態様を実行してもよい。

１１０５で、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込みパルスを印加することができる。１１０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１０５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１１１０で、書き込みパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと同じ極性を有する第１の読み取りパルスを印加することができ、第１の読み取りパルスはセンス操作を伴う。１１１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１０の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１１１５で、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと逆の極性を有する第２の読み取りパルスを印加することができる。１１１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１５の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１１２０で、第２の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルに書き込みパルスと同じ極性を有する第３の読み取りパルスを印加することができる。１１２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１２０の操作の態様は、図６を参照しながら説明したような印加構成要素によって実行可能である。

１１２５で、第３の読み取りパルスの印加後のメモリ・セルに書き込みパルスと同じ極性を有する第４の読み取りパルスを印加することができ、第３の読み取りパルスと第４の読み取りパルスの印加はメモリ・セルのリフレッシュ操作を伴う。１１２５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、図６を参照しながら説明したような印加構成要素によって実行可能である。

１１３０で、第４の読み取りパルスの印加後に第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地することができる。１１３０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１３０の操作の態様は、図６を参照しながら説明したような接地構成要素によって実行可能である。

１１３５で、第１の読み取りパルスの印加に少なくとも部分的に基づいて、メモリ・セルの論理状態を判断することができる。１１３５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１３５の操作の態様は、図６を参照しながら説明したような判断構成要素によって実行可能である。

装置について説明する。実施例によっては、装置は、メモリ・セルと、メモリ・セルに結合された第１のアクセス線と、メモリ・セルに結合された第２のアクセス線と、メモリ・セルに書き込み電圧を印加する手段と、書き込み電圧の印加後のメモリ・セルに第１の極性を有する第１の読み取り電圧を印加する手段と、第１の読み取り電圧の印加後のメモリ・セルに第２の極性を有する第２の読み取り電圧を印加する手段と、第１の読み取り電圧の印加に少なくとも部分的に基づいてメモリ・セルの論理状態を判断する手段とを含み得る。

実施例によっては、書き込み電圧は第１の極性または第２の極性を含む。実施例によっては、装置は、第２の読み取り電圧の印加後のメモリ・セルに第１の極性を有する第３の読み取り電圧を印加する手段を含むことができ、第２の読み取り電圧は第３の読み取り電圧より大きく、第３の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴う。

実施例によっては、装置は、第３の読み取り電圧の印加後のメモリ・セルに第１の極性を有する第４の読み取り電圧を印加する手段を含むことができ、第３の読み取り電圧は第４の読み取り電圧より大きく、第４の読み取り電圧の印加はメモリ・セルのリフレッシュ操作を伴う。実施例によっては、メモリ・セルはマルチ・レベル・セル（ＭＬＣ）を含む。

なお、上記の方法は、考えられる実施例について説明していることと、操作およびステップは並べ替えるかまたはその他の方法で修正が可能であることと、他の実施例も可能であることとに留意されたい。また、上記の方法のうちの２つ以上の実施例を組み合わせてもよい。

本明細書の説明は、実施例を示すものであり、特許請求の範囲に記載されている範囲、適用可能性または実施例を限定するものではない。本開示の範囲から逸脱することなく、説明されている要素の機能および配置構成に変更を加えることができる。様々な実施例が、様々な手順または構成要素を適宜、省略、代替、または追加することができる。また、一部の実施例に関連して記載されている特徴を他の実施例において組み合わせてもよい。

本明細書に記載の情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の説明全体を通して言及されている場合がある、データ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表すことができる。一部の図面は、信号を単一の信号として示している場合がある。しかし、当業者には、信号は信号のバスを表すこともでき、バスは様々なビット幅を有することができることがわかるであろう。

本明細書で使用されている「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に維持される電気回路のノードを指すか、またはより一般的に、接地に直接接続されている場合もされていない場合もある、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動することがあるが、定常状態で約０Ｖまたはほぼ０Ｖに戻り得る。仮想接地は、オペアンプと抵抗器とからなる分圧器などの、様々な電子回路素子を使用して実装することができる。他の実施例も可能である。「仮想接地する」または「仮想接地された」とは、約０Ｖまたはデバイスの他の何らかの基準電圧に接続されていることを意味する。

「電子的に連通」および「結合されている」という用語は、構成要素間の電子の流れをサポートする、構成要素間の関係を指す。これには、構成要素間の直接接続または結合が含まれ得るか、または中間要素が含まれ得る。言い換えると、「〜と接続されている」または「〜と結合されている」構成要素は、互いに電子的に連通している。電子的に連通している構成要素は、電子または信号をアクティブに交換することができる（例えば通電回路）場合もあれば、電子または信号をアクティブに交換できない（例えば非通電回路）場合もあるが、回路が通電されると電子または信号を交換するように構成され、動作可能とすることができる。例えば、スイッチ（例えばトランジスタ）を介して物理的に接続または結合された２つの構成要素は、スイッチの状態（すなわち開か閉か）にかかわらず電子的に連通している。

「分離されている」という用語は、構成要素間にその時点では電子が流れることができない構成要素間の関係を指し、構成要素間に開回路がある場合、構成要素は互いに分離されている。例えば、スイッチによって物理的に結合されている２つの構成要素は、スイッチが開かれると互いに分離され得る。

本明細書で使用されている「短絡」という用語は、２つの対象構成要素間の単一の介在構成要素の起動により当該構成要素間に導電経路が確立される、構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、その２つの構成要素間のスイッチが閉じられると第２の構成要素と電子を交換することができる。したがって、短絡は電子的に連通している構成要素（または線路）間の電圧の印加または電荷の流れあるいはその両方を可能にする動的操作であり得る。

本明細書で使用されている「電極」という用語は導電体を指すことがあり、場合によっては、メモリ・アレイのメモリ・セルまたはその他の構成要素との電気接点として採用可能である。電極は、メモリ・アレイ１００の要素または構成要素間に導電経路を設けるトレース、配線、導線、導電層などを含み得る。

本明細書で使用されている「端子」という用語は、必ずしも回路素子の物理的境界または接続点を示唆するとは限らない。そうではなく、「端子」は回路素子に関連する回路の基準点を指すことがあり、これを「ノード」または「基準点」と言うこともある。

本明細書で使用されている「層」という用語は、幾何構造の階層またはシートを指す。各層は、３つの次元（例えば高さ、幅および深さ）を有することができ、表面の一部または全部を覆い得る。例えば、層は、２つの次元が第３の次元よりも大きい３次元構造、例えば薄膜であってもよい。層は、異なる要素、構成要素または材料あるいはこれらの組み合わせを含み得る。場合によっては、１つの層が２つ以上の副層からなってもよい。添付図面の一部では、例示のために３次元層の２つの次元が図示されている。しかし、当業者には、それらの層が実際は３次元であることがわかるであろう。

カルコゲナイド物質は、Ｓ、Ｓｅ、およびＴｅ元素のうちの少なくとも１つを含む物質または合金であり得る。本明細書で説明している相変化物質はカルコゲナイド物質とすることができる。カルコゲナイド物質は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含み得る。例示のカルコゲナイド物質および合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらには限定されない。本明細書で使用されているハイフンで連結された化学組成表記は、特定の化合物または合金に含まれる元素を示し、示されている元素に関わるすべての化学量論を表すことを意図している。例えば、Ｇｅ−Ｔｅは、Ｇｅ_ｘＴｅ_ｙを含むことができ、ここでｘおよびｙは任意の正の整数とすることができる。可変抵抗物質のその他の例には、２つ以上の金属、例えば遷移金属、アルカリ土類金属、または希土類金属あるいはこれらの組み合わせを含む、二成分金属酸化物材料または混合原子価酸化物が含まれる。例はメモリ・セルのメモリ素子に関連する１つまたは複数の特定の可変抵抗物質には限定されない。例えば、メモリ素子を形成するために可変抵抗物質の他の例を使用することもでき、カルコゲナイド物質、巨大磁気抵抗物質、またはポリマー基材などが含まれ得る。

図１および図２を参照しながら説明したメモリ・アレイ１００および２００を含む本明細書に記載のデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ゲルマニウム・ヒ素、ガリウム窒化物などの半導体基板上に形成することができる。場合によっては、基板は半導体ウエハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または、別の基板上の半導体物質のエピタキシャル層とすることができる。基板、または基板の小領域の導電率は、リン、ボロン、またはヒ素を含むがこれらには限定されない様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入またはその他の任意のドーピング手段によって基板の初期形成または成長時に行うことができる。

本明細書に記載の１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）とすることができ、ソース、ドレインおよびゲートを含む３端子デバイスを含み得る。これらの端子は、導電性材料、例えば金属を介して他の電子要素に接続可能である。ソースとドレインは導電性とすることができ、高濃度ドープされた、例えば縮退半導体領域を含むことができる。ソースとドレインは、低濃度ドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によって被覆することができる。チャネルの導電性は、ゲートに電圧を印加することによって制御することができる。例えば、ｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ正電圧または負電圧を印加すると、チャネルは導電し得る。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧以上の電圧が印加されると「オン」または「アクティブ」にすることができる。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧未満の電圧が印加されると「オフ」または「非アクティブ」にすることができる。

本明細書に記載の説明は、添付図面とともに、例示の構成を説明しており、実装可能な、または特許請求の範囲内にあるすべての実施例を表すものではない。本明細書で使用されている「例示の」という用語は、「例、事例または例示となる」ことを意味し、「好ましい」または「他の実施例よりも有利である」ことを意味しない。詳細な説明には、記載されている技術を理解することができるように具体的な詳細が含まれている。しかし、これらの技術はこれらの具体的な詳細がなくても実施可能である。場合によっては、記載されている実施例の概念が不明瞭にならないように、周知の構造およびデバイスはブロック図の形態で示されている。

添付図面において、同様の構成要素または特徴が同じ参照符号を有する場合がある。また、同じ種類の様々な構成要素を、参照番号の後にダッシュと、類似の構成要素を互いに区別する第２の符号とを付けて区別している場合がある。本明細書において第１の参照符号のみが使用されている場合、その説明は第２の参照符号に関係なく、同じ第１の参照符号を有する類似の構成要素のうちの任意の１つに適用可能である。

本明細書において本開示に関連して記載されている様々な例示のブロックおよびモジュールは、本明細書に記載の機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたはその他のプログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせにより実装または実行可能である。汎用プロセッサは、マイクロプロセッサとすることができるが、別の態様では、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってもよい。プロセッサは、コンピューティング・デバイスの組み合わせ（例えば、デジタル・シグナル・プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つまたは複数のマイクロプロセッサ、または任意のその他の同様の構成）として実装することもできる。

本明細書に記載の機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせとすることができる。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令またはコードとして記憶されるかまたは送信されてもよい。他の実施例または実装形態も本開示および添付の特許請求の範囲の範囲に含まれる。例えば、ソフトウェアの性質のため、上述の機能を、プロセッサ、ハードウェア、ファームウェア、ハード配線または任意のこれらの組み合わせによって実行されるソフトウェアを使用して実装することができる。機能を実装する特徴は、機能の各部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に配置することも可能である。また、特許請求の範囲を含む本明細書で使用されている、項目の列挙（例えば、「〜のうちの少なくとも１つ」または「〜のうちの１つまたは複数」などの語句の前の項目の列挙）で使用されている「または」は、例えば、Ａ、ＢまたはＣのうちの少なくとも１つという列挙がＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡとＢとＣ）を意味するように、包含的な列挙を示す。

本明細書で使用されている「ほぼ」という用語は、修飾されている特性（例えば、「ほぼ」という用語によって修飾されている動詞または形容詞）が、必ずしも絶対的ではなく、その特性の利点を実現するのに十分に近接していることを意味する。

本明細書で使用されている「基づく」という語句は、条件の閉集合を指すものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示のステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づき得る。言い換えると、本明細書で使用されている「基づく」という用語は、「少なくとも部分的に基づく」という語句と同様に解釈すべきである。

本明細書の説明は、当業者が本開示を製作または使用することができるようにするために示されている。当業者には本開示の様々な修正が容易にわかるであろうし、本明細書で定義されている一般原理は、本開示の範囲から逸脱することなく他の変形態様にも適用可能である。したがって、本開示は本明細書に記載されている実施例および設計には限定されず、本明細書で開示されている原理および新規な特徴と整合する最も広い範囲が与えられるべきである。

Claims (40)

1. 第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込み電圧を印加することと、
   前記書き込み電圧の印加後に、前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
   前記第１の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することであって、前記第２の読み取り電圧の印加は前記メモリ・セルのリフレッシュ操作を伴い、かつ前記第２の読み取り電圧の印加は前記第１の読み取り電圧から直接、前記第２の読み取り電圧に進むことと、
   前記第１の読み取り電圧の印加に少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断することとを含むことを特徴とする方法。
2. 第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込み電圧を印加することと、
   前記書き込み電圧の印加後に、前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
   前記第１の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することであって、前記第２の読み取り電圧の印加は前記メモリ・セルのリフレッシュ操作を伴うことと、
   前記第２の読み取り電圧の印加後に前記メモリ・セルに前記第１の極性を有する第３の読み取り電圧を印加することであって、前記第３の読み取り電圧の印加は前記メモリ・セルの前記リフレッシュ操作を伴うことと、
   前記第１の読み取り電圧の印加に少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断することとを含むことを特徴とする方法。
3. 第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込み電圧を印加することと、
   前記書き込み電圧の印加後に、前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
   前記第１の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することと、
   前記第２の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性を有する第３の読み取り電圧を印加することであって、前記第３の読み取り電圧の印加は前記メモリ・セルのリフレッシュ操作を伴うことと、
   前記第３の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性を有する第４の読み取り電圧を印加することであって、前記第４の読み取り電圧の印加は前記メモリ・セルの前記リフレッシュ操作を伴うことと、
   前記第１の読み取り電圧の印加に少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断することとを含むことを特徴とする方法。
4. 前記メモリ・セルの前記論理状態の判断後に、前記第４の読み取り電圧を第５の電圧に低下させることをさらに含むことを特徴とする、請求項３に記載の方法。
5. 前記書き込み電圧は、前記第１の読み取り電圧、前記第２の読み取り電圧、前記第３の読み取り電圧、および前記第４の読み取り電圧より大きいことを特徴とする、請求項３に記載の方法。
6. 前記第３の読み取り電圧は、前記第４の読み取り電圧より大きいことを特徴とする、請求項３に記載の方法。
7. 前記第１の極性は正極性を含み、前記第２の極性は負極性を含むことを特徴とする、請求項１に記載の方法。
8. 前記第１の極性は負極性を含み、前記第２の極性は正極性を含むことを特徴とする、請求項１に記載の方法。
9. 前記書き込み電圧は前記第１の極性を有することを特徴とする、請求項１に記載の方法。
10. 前記書き込み電圧は前記第２の極性を有することを特徴とする、請求項１に記載の方法。
11. 第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、書き込み電圧を印加することと、
    前記書き込み電圧の印加後に、前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
    前記第１の読み取り電圧の印加後に、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することであって、前記第２の読み取り電圧の印加は前記メモリ・セルのリフレッシュ操作を伴うことと、
    前記第１の読み取り電圧の印加に少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断することとを含み、
    前記メモリ・セルは、カルコゲナイドを含むマルチ・レベル・セル（ＭＬＣ）を含むことを特徴とする方法。
12. 前記メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含むことを特徴とする、請求項１に記載の方法。
13. メモリ・デバイスであって、
    メモリ・セルと、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに書き込み電圧を印加し、ここで、前記書き込み電圧は、第１の極性又は第２の極性を有し、
    前記書き込み電圧の印加後に前記メモリ・セルに前記第１の極性を有する第１の読み取り電圧を印加し、
    前記第１の読み取り電圧の印加後に前記メモリ・セルに前記第２の極性を有する第２の読み取り電圧を印加し、
    前記第２の読み取り電圧の印加後に前記メモリ・セルに前記第１の極性を有する第３の読み取り電圧を印加し、ここで、前記第２の読み取り電圧は前記第３の読み取り電圧より大きく、前記第３の読み取り電圧の印加は前記メモリ・セルのリフレッシュ操作を伴い、
    前記第１の読み取り電圧の印加に少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断するように動作可能であることを特徴とする、メモリ・デバイス。
14. 前記メモリ・コントローラは、
    前記第３の読み取り電圧の印加後に前記メモリ・セルに前記第１の極性を有する第４の読み取り電圧を印加するようにさらに動作可能であり、前記第３の読み取り電圧は前記第４の読み取り電圧より大きく、前記第４の読み取り電圧の印加は前記メモリ・セルの前記リフレッシュ操作を伴うことを特徴とする、請求項１３に記載のメモリ・デバイス。
15. 前記メモリ・セルはカルコゲナイドを含むことを特徴とする、請求項１３に記載のメモリ・デバイス。
16. 前記メモリ・セルはマルチ・レベル・セル（ＭＬＣ）を含むことを特徴とする、請求項１３に記載のメモリ・デバイス。
17. 前記メモリ・セルは、メモリ素子とセレクタ・デバイスとを含むことを特徴とする、請求項１３に記載のメモリ・デバイス。
18. 第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込みパルスを印加することと、
    前記書き込みパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに、前記書き込みパルスと同じ極性を有し、センス操作を伴う第１の読み取りパルスを印加することと、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスと逆の極性を有する第２の読み取りパルスを印加することと、
    前記第２の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスと同じ極性を有する第３の読み取りパルスを印加することと、
    前記第３の読み取りパルスの印加後に前記メモリ・セルに前記書き込みパルスと同じ極性を有する第４の読み取りパルスを印加することであって、前記第３の読み取りパルスと前記第４の読み取りパルスの印加は前記メモリ・セルのリフレッシュ操作を伴うことと、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断することとを含むことを特徴とする方法。
19. 前記第４の読み取りパルスの印加後に前記第１のアクセス線または前記第２のアクセス線のうちの少なくとも一方を接地することをさらに含むことを特徴とする、請求項１８に記載の方法。
20. 前記メモリ・セルはメモリ記憶素子とセレクタ・デバイスとを含むことを特徴とする、請求項１８に記載の方法。
21. メモリ記憶素子とセレクタ・デバイスとを含むメモリ・セルに書き込み電圧を印加することと、
    前記書き込み電圧の印加後に前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
    前記第１の読み取り電圧の印加後に前記メモリ・セルに第２の極性を有する第２の読み取り電圧を印加することであって、前記第１の読み取り電圧と前記第２の読み取り電圧は同じアクセス操作の間に印加され、前記第２の読み取り電圧の印加は前記第１の読み取り電圧から直接、前記第２の読み取り電圧に進むことと、
    前記第１の読み取り電圧又は前記第２の読み取り電圧又はその両方の印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断することと、を含むことを特徴とする方法。
22. メモリ記憶素子とセレクタ・デバイスとを含むメモリ・セルに書き込み電圧を印加することと、
    前記書き込み電圧の印加後に前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
    前記第１の読み取り電圧の印加後に前記メモリ・セルに第２の極性を有する第２の読み取り電圧を印加することであって、前記第１の読み取り電圧と前記第２の読み取り電圧は同じアクセス操作の間に印加されることと、
    前記第１の読み取り電圧又は前記第２の読み取り電圧又はその両方の印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断することと、
    前記メモリ・セルへの第３の読み取り電圧の印加によって前記第２の読み取り電圧の印加後に前記メモリ・セルをリフレッシュすることと、を含むことを特徴とする方法。
23. 前記メモリ・セルをリフレッシュすることは、前記第３の読み取り電圧の印加後に前記メモリ・セルに第４の読み取り電圧を印加することをさらに含むことを特徴とする、請求項２２に記載の方法。
24. 前記第３の読み取り電圧と前記第４の読み取り電圧は、前記第１の極性を有することを特徴とする、請求項２３に記載の方法。
25. 前記メモリ・セルへの前記第４の読み取り電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに結合されたアクセス線を接地することと、
    前記アクセス線の接地に少なくとも部分的に基づいて、前記メモリ・セルに第５の電圧を印加することと、をさらに含むことを特徴とする、請求項２３に記載の方法。
26. 前記第５の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルへ印加された前記第４の読み取り電圧を低下させることであって、ここで、前記メモリ・セルへの前記第５の電圧の印加は、前記メモリ・セルへ印加された前記第４の読み取り電圧の低下に少なくとも部分的に基づく、ことをさらに含むことを特徴とする、請求項２５に記載の方法。
27. 前記書き込み電圧は正極性を有し、前記第１の読み取り電圧と前記第２の読み取り電圧の少なくとも一方は負極性を有することを特徴とする、請求項２１に記載の方法。
28. 前記第１の読み取り電圧の前記第１の極性は、前記書き込み電圧の極性と比べて反対の極性を有することを特徴とする、請求項２１に記載の方法。
29. 前記第２の読み取り電圧の印加は、前記メモリ・セルをリフレッシュすることを特徴とする、請求項２１に記載の方法。
30. メモリ記憶素子とセレクタ・デバイスとを含むメモリ・セルに書き込み電圧を印加することと、
    前記書き込み電圧の印加後に前記メモリ・セルに第１の極性を有する第１の読み取り電圧を印加することと、
    前記第１の読み取り電圧の印加後に前記メモリ・セルに第２の極性を有する第２の読み取り電圧を印加することであって、前記第１の読み取り電圧と前記第２の読み取り電圧は同じアクセス操作の間に印加されることと、
    前記第１の読み取り電圧又は前記第２の読み取り電圧又はその両方の印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断することと、を含み、
    前記メモリ・セルは、カルコゲナイド物質を含むことを特徴とする方法。
31. メモリ素子とセレクタ・デバイスとを含むメモリ・セルと、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラと、を含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに第１の極性を有する第１の電圧を、読み取り操作の間に、印加し、
    前記第１の電圧の印加後に前記メモリ・セルに第２の極性を有する第２の電圧を、前記読み取り操作の間に、印加し、ここで、前記第２の電圧の印加は、前記メモリ・セルのリフレッシュ操作を伴い、かつ前記第２の電圧の印加は、前記第１の電圧から直接、前記第２の電圧に進み、
    前記第１の電圧の印加と前記第２の電圧の印加とに少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断するように動作可能であることを特徴とする、メモリ・デバイス。
32. 前記メモリ・コントローラは、
    前記メモリ・セルに書き込み電圧を印加するように動作可能であり、ここで、前記メモリ・コントローラは、前記書き込み電圧の印加に少なくとも部分的に基づいて前記第１の極性を有する前記第１の電圧を印加するように動作可能である
    ことを特徴とする、請求項３１に記載のメモリ・デバイス。
33. メモリ素子とセレクタ・デバイスとを含むメモリ・セルと、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラと、を含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに第１の極性を有する第１の電圧を、読み取り操作の間に、印加し、
    前記第１の電圧の印加後に前記メモリ・セルに第２の極性を有する第２の電圧を、前記読み取り操作の間に、印加し、ここで、前記第２の電圧の印加は、前記メモリ・セルのリフレッシュ操作を伴い、
    前記第１の電圧の印加と前記第２の電圧の印加とに少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断し、
    前記第２の電圧の印加後に前記メモリ・セルに第３の電圧を印加し、
    前記第３の電圧の印加後に前記メモリ・セルに第４の電圧を印加するように動作可能であり、ここで、前記第３の電圧と前記第４の電圧は、同じ極性を有し、前記メモリ・セルのリフレッシュ操作を伴うことを特徴とするメモリ・デバイス。
34. 前記メモリ・コントローラは、
    前記メモリ・セルへの前記第４の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルを接地するように動作可能であることを特徴とする、請求項３３に記載のメモリ・デバイス。
35. メモリ素子とセレクタ・デバイスとを含むメモリ・セルであって、ここで、前記メモリ・セルは、カルコゲナイド物質を含むマルチ・レベル・セル（ＭＬＣ）を含み、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラと、を含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに第１の極性を有する第１の電圧を、読み取り操作の間に、印加し、
    前記第１の電圧の印加後に前記メモリ・セルに第２の極性を有する第２の電圧を、前記読み取り操作の間に、印加し、ここで、前記第２の電圧の印加は、前記メモリ・セルのリフレッシュ操作を伴い、
    前記第１の電圧の印加と前記第２の電圧の印加とに少なくとも部分的に基づいて前記メモリ・セルの論理状態を判断するように動作可能であることを特徴とするメモリ・デバイス。
36. メモリ素子とセレクタ・デバイスとを含むメモリ・セルと、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラと、を含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに書き込みパルスを印加し、
    前記書き込みパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスとは異なる極性を有する第１の読み取りパルスを印加し、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスと同じ極性を有する第２の読み取りパルスを印加し、ここで、前記第２の読み取りパルスの印加は前記メモリ・セルのリフレッシュ操作を伴い、かつ前記第２の読み取りパルスの印加は前記第１の読み取りパルスから直接、前記第２の読み取りパルスに進み、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断するように動作可能であることを特徴とする、装置。
37. メモリ素子とセレクタ・デバイスとを含むメモリ・セルと、
    前記メモリ・セルに結合された第１のアクセス線と、
    前記メモリ・セルに結合された第２のアクセス線と、
    前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラと、を含み、
    前記メモリ・コントローラは、
    前記メモリ・セルに書き込みパルスを印加し、
    前記書き込みパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスとは異なる極性を有する第１の読み取りパルスを印加し、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに前記書き込みパルスと同じ極性を有する第２の読み取りパルスを印加し、ここで、前記第２の読み取りパルスの印加は前記メモリ・セルのリフレッシュ操作を伴い、
    前記第１の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルの論理状態を判断し、
    前記メモリ・セルへの第３の読み取りパルスの印加と前記第３の読み取りパルスの印加後の前記メモリ・セルへの第４の読み取りパルスの印加とによって、前記第２の読み取りパルスの印加後に前記メモリ・セルをリフレッシュするように動作可能であることを特徴とする、装置。
38. 前記メモリ・コントローラは、
    前記メモリ・セルへの前記第４の読み取りパルスの印加に少なくとも部分的に基づいて、前記メモリ・セルに結合されたアクセス線を接地し、
    前記アクセス線の接地に少なくとも部分的に基づいて、前記第４の読み取りパルスの大きさを低下させるように動作可能であることを特徴とする、請求項３７に記載の装置。
39. 前記第３の読み取りパルスの大きさは、前記第４の読み取りパルスの大きさよりも大きいことを特徴とする、請求項３７に記載の装置。
40. 前記メモリ・コントローラは、
    前記メモリ・セルに関連するアクセス操作の間に、前記第１の読み取りパルスを印加し、
    前記メモリ・セルに関連する前記アクセス操作の間に、前記第２の読み取りパルスを印加するように動作可能であることを特徴とする、請求項３６に記載の装置。
    

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