JP6894052B2 - 結合容量を用いた自己参照センシング・スキーム - Google Patents
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Description
クロス・リファレンス
本特許出願は、２０１９年１月２５日に出願された、Ｊａｍａｌｉらによる“Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｉｎｇ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅｓ ｗｉｔｈ Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔａｎｃｅ”という名称の国際出願番号ＰＣＴ／ＵＳ２０１９／０１５０８３、及び、２０１８年２月８日に出願された、Ｊａｍａｌｉらによる「Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｉｎｇ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅｓ ｗｉｔｈ Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔａｎｃｅ」という名称の米国特許出願第１５／８９２，１１８号の優先権を主張するものであり、これらの特許出願は、本出願の譲受人に譲渡され、参照によりそれらの全体が明確に本明細書に組み込まれる。
本特許出願は、２０１９年１月２５日に出願された、Ｊａｍａｌｉらによる“Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｉｎｇ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅｓ ｗｉｔｈ Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔａｎｃｅ”という名称の国際出願番号ＰＣＴ／ＵＳ２０１９／０１５０８３、及び、２０１８年２月８日に出願された、Ｊａｍａｌｉらによる「Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｉｎｇ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅｓ ｗｉｔｈ Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔａｎｃｅ」という名称の米国特許出願第１５／８９２，１１８号の優先権を主張するものであり、これらの特許出願は、本出願の譲受人に譲渡され、参照によりそれらの全体が明確に本明細書に組み込まれる。
以下は、一般に、メモリ・システムに関し、より詳細には、結合容量を用いた自己参照センシング・スキームに関する。
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリ・メモリ・デバイスは、論理「１」または論理「０」によって示されることが多い、２つの論理状態を有する。他のメモリ・デバイスでは、３つ以上の論理状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリ・デバイスに記憶された論理状態を読み出しもよいし、これを検知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリ・デバイスに論理状態を書き込んでもよいし、これをプログラムしてもよい。
磁気ハード・ディスクを用いるメモリ・デバイス、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。ＰＣＭおよびＦｅＲＡＭなどの不揮発性メモリは、外部電源の不在下ですら、延長された時間の期間にわたって記憶された論理状態を維持し得る。ＤＲＡＭなどの揮発性メモリ・デバイスは、電源によって周期的にリフレッシュされない限り、経時的に記憶された論理状態を失い得る。いくつかの場合では、不揮発性メモリは、類似のデバイス・アーキテクチャを揮発性メモリとして使用することがあるが、そのような物理現象を強誘電体容量または異なる材料相として用いることによって不揮発性性質を有することもある。
メモリ・デバイスを改善することは、メトリクスの中でも、メモリ・セル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの場合では、メモリ・セルを読み出すための基準電圧は、多数のメモリ・セル間で共有される基準電圧源によって提供されることがある。そのような場合、動作（たとえば、読み出し動作）は、メモリ・セル間の変動に対する感受性が高くてよく、メモリ・デバイスは、比較的低いセンシング・マージンと関連づけられてもよいし、エラーを読み出すことに対する感受性が高くてもよい。いくつかの場合では、自己参照センシング・スキームを用いてメモリ・セルにアクセスすることは、メモリ・セルの潜在的な論理状態の各々に適切な基準信号を提供するために、メモリ・セル上でのいくつかのアクセス動作を必要とすることがある。そのようなセンシング動作は、比較的遅いメモリ・セル・アクセス時間と関連づけられてもよいし、比較的高い電力消費量と関連づけられてもよい。
メモリ・セルの論理状態は、本開示の態様による結合容量を用いた自己参照センシング・スキームを用いることによって読み出され得る。たとえば、メモリ・セルは、（たとえば、センス信号を生成するために）初めてアクセスされてよく、結果として生じる信号は、センス・コンポーネントの第１のノードまたは端子において生成される。同じメモリ・セルは、（たとえば、初回の後で、センス信号を生成するために）２回目にアクセスされてよく、結果として生じる信号は、センス・コンポーネントの第２のノードまたは端子において生成される。第１のノードおよび第２のノードは、第１のノードにおいて生成される信号と第２のノードにおいて生成される信号が互いと相互作用され得るように、（たとえば、センス・コンポーネントのキャパシタ素子によって、またはセンス・コンポーネントのサブコンポーネント間に構成された真性容量によって）互いに容量的に結合されてよい。言い換えれば、第１のノードにおいて生成される信号は、第２のノードにおいて変化（たとえば、電圧の変化または電荷の変化）を引き起こしてよく、第２のノードにおいて生成される信号は、第１のノードにおける変化（たとえば、電圧の変化または電荷の変化）を引き起こしてよい。センス・コンポーネントのノードにおける結果として生じる信号は、メモリ・セルに当初記憶される論理状態を決定するために分析（たとえば、比較）されてよい。
一実施例として、強誘電体メモリ・セルに印加されると、正に分極されたメモリ・セルを検知するために正のセンス電圧を使用する自己参照読み出し動作は、センス・コンポーネントの第１のノードと第２のノードの両方における変位信号を記憶することがある。一方、負に分極されたメモリ・セルを検知するために正のセンス電圧を使用する自己参照読み出し動作は、センス・コンポーネントの第１の端子に変位信号および分極信号を、センス・コンポーネントの第２の端子に変位信号を記憶することがある。さまざまなセンシング・スキームでは、同じメモリ・セルの第１のアクセシングおよび第２のアクセシングによって生成される信号間の差、またはその欠如（たとえば、生成される電圧の差または生成される電荷の差）は、メモリ・セルに当初記憶される論理状態を決定するために使用されることがある。同じメモリ・セルは、センス信号と基準信号の両方のためにアクセスされるので、回路経路抵抗、真性容量、コンポーネント挙動、およびコンポーネント変動などによる影響は、第１のセンシングと第２のセンシングとの間で軽減または相殺され得る（たとえば、同じメモリ・セルの第１のセンシングおよび第２のセンシング中、影響が同じまたは実質的に同じであり得るので）。
アクセス動作がメモリ・セルの状態（たとえば、電荷状態、分極状態、または抵抗状態）を変更しない実施例では、自己参照読み出し動作は、センス信号を（たとえば、第１のアクセス動作によって）生成し、このセンス信号に類似した（たとえば、これと実質的に同じ）基準信号を（たとえば、第２のアクセス動作によって）生成することがある。しかしながら、いくつかのセンス・コンポーネントは、メモリ・セルに記憶された論理状態を検出するために、センス信号と基準信号との間の差に依拠することがある。そのようなセンス・コンポーネントの場合、そのような自己参照読み出し動作を用いて論理状態を検出した結果（たとえば、センス信号と基準信号が類似しているまたは実質的に同一である場合）は、不確定であってよい。言い換えれば、そのようなセンス・コンポーネントは、センス信号と基準信号との間の差が小さすぎるので、またはセンス信号と基準信号との間の任意の検出された差が、メモリ・セルに当初記憶される論理状態以外の要因（たとえば、信号ノイズ、信号公差、または他の動作変動）に関連し得るので、メモリ・セルによって記憶される論理状態を決定することが可能でないことがあり、したがって、エラーを読み出す傾向がある。これらの問題は、いくつかの実施例では、複数の基準信号を生成すること（たとえば、メモリ・セルを複数回読み出して、複数の論理状態に対応する基準信号を生成すること）を含む読み出し動作によって克服されることがあるが、そのような動作は、比較的遅くてもよいし、比較的高い電力消費量と関連づけられてもよい。
本開示の実施例によれば、センス・コンポーネントは、センス・コンポーネントの第１のノードとセンス・コンポーネントの第２のノードとの間の容量結合（たとえば、第１のノードと第２のノードとの間の容量）を含んでよい。容量結合は、センス・コンポーネントのキャパシタ素子であってもよいし、センス・コンポーネントの要素間の真性容量（たとえば、センス・コンポーネントの２つのアンプ間に構成された真性容量）であってもよい。そのような容量結合をもつセンス・コンポーネントを構成することによって、第１のノードにおいて生成される信号は、第２のノードにおいて生成される信号に影響を及ぼすことがあり、その逆も同様である。本明細書において説明されるように、そのような容量結合によって提供される影響は、たとえば、さもなければ不確定であろう自己参照のための読み出し動作の使用を可能にし得る。
たとえば、そのような自己参照読み出し動作を用いてメモリ・セルによって記憶される論理状態を検出するために、第１の信号は、（たとえば、メモリ・セルまたは関連づけられたアクセス・ラインが第１のノードに結合される間）第１のアクセス動作を用いてメモリ・セルにアクセスすることによって第１のノードにおいて生成されてよい。第２の信号は、（たとえば、メモリ・セルまたは関連づけられたアクセス・ラインが第２のノードに結合される間）第２のアクセス動作を用いてメモリ・セルにアクセスすることによって第２のノードにおいて生成されてよい。第１のノードと第２のノードとの間の容量結合によってサポートされるとき、第２の信号は、第１の信号および容量結合に少なくとも一部は基づいてよい。たとえば、第２の信号は、第１の信号が第１のノードに存在しなかった場合、またはセンス・コンポーネントが第１のノードと第２のノードとの間の容量結合を含まなかった場合よりも、高いまたは低い電荷もしくは電圧を有してよい。
追加的または代替的に、第２のノードにおいて第２の信号を生成することは、第１のノードにおける信号を変更してよい（たとえば、第１のノードにおける電圧を変更することまたは第１のノードにおける電荷の状態を変更すること）。したがって、さもなければ類似の（たとえば、実質的に等しい）信号になるであろうアクセス動作の実施例では、本明細書において説明される容量結合は、センス・コンポーネントの第１のノードおよび第２のノードにおける信号を十分異ならせることがあり（たとえば、論理状態を検出するために読み出し動作において第１のノードおよび第２のノードにおける信号が使用されるときに）、そのような差は、メモリ・セルにおいて当初記憶される論理状態を検出するためにセンス・コンポーネントによって活用されてよい。
一実施例では、本開示による装置は、メモリ・セルと、入出力コンポーネントと、メモリ・セルおよび入出力コンポーネントに結合されたセンス・コンポーネントとを含んでよい。センス・コンポーネントは、センス・アンプと、センス・アンプおよびメモリ・セルにまたはこれらの間に結合された第１のノードと、センス・アンプおよびメモリ・セルにまたはこれらの間に結合された第２のノードであって、第１のノードに容量的に結合された第２のノードとを含んでよい。センス・コンポーネントは、第１のノードにおける信号および第２のノードにおける信号に少なくとも一部は基づいてメモリ・セルの論理状態を決定するように構成されてよい。
いくつかの実施例では、センス・コンポーネントは、第１のノードおよび第２のノードにまたはこれらの間に結合された第１のスイッチング・コンポーネントをさらに含む。第１のスイッチング・コンポーネントは、容量結合の程度を可能にする、不可能にする、または調整することなど、第１のノードとの第２のノードの容量結合を選択的に調整するように構成されてよい。
いくつかの実施例では、第２のノードは、センス・コンポーネントのキャパシタ素子を通して第１のノードに容量的に結合される。いくつかの実施例では、第２のノードは、センス・アンプの第１のアンプとセンス・アンプの第２のアンプとの間の真性容量を通して第１のノードに容量的に結合され、この真性容量は、第１のノードを第２のノードに容量的に結合させるように構成される。
いくつかの実施例では、装置は、メモリ・セルおよび第１のノードにまたはこれらの間に結合された第２のスイッチング・コンポーネントをさらに含む。第２のスイッチング・コンポーネントは、メモリ・セルを第１のノードと選択的に結合させるように構成されてよい。いくつかの実施例では、装置は、メモリ・セルおよび第２のノードにまたはこれらの間に結合された第３のスイッチング・コンポーネントをさらに含む。第３のスイッチング・コンポーネントは、メモリ・セルを第２のノードと選択的に結合させるように構成されてよい。
いくつかの実施例では、第１のノードは、接地電圧源に容量的に結合されてよい。追加的または代替的に、いくつかの実施例では、第２のノードは、接地電圧源に容量的に結合される。
別の実施例では、本開示による方法は、メモリ・セル上で読み出し動作を実行することを含んでよく、メモリ・セルは、第１のアクセス・ラインおよび第２のアクセス・ラインに結合されてよい。方法は、センス・アンプの第１のノードがメモリ・セルに結合される間、センス・アンプの第１のノードにおいて第１のセンス信号を生成することと、センス・アンプの第２のノードがメモリ・セルに結合される間、センス・アンプの第２のノードにおいて第２のセンス信号を生成することとを含んでよい。第２のセンス信号は、第１のセンス信号と、センス・アンプの第１のノードとセンス・アンプの第２のノードとの間の容量結合に少なくとも一部は基づいてよい。たとえば、センス・アンプの第２のノードにおいて第２のセンス信号を生成することは、センス・アンプの第１のノードにおける電圧の変化を引き起こすことがある。
方法は、第１のセンス信号を生成することと第２のセンス信号を生成することに少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定することをさらに含んでよい。たとえば、メモリ・セルによって記憶される論理状態を決定することは、センス・アンプの第１のノードの電圧をセンス・アンプの第２のノードの電圧と比較することを含んでよい。
いくつかの実施例では、第１のセンス信号を生成することは、メモリ・セルおよびセンス・アンプにまたはこれらの間に結合されたアクセス・ラインに沿って第１の電荷を構築することを含み、この第１の電荷は、メモリ・セルによって記憶される論理状態に対応するメモリ・セルにおいて記憶される電荷に少なくとも一部は基づく。いくつかの実施例では、第２のセンス信号を生成することは、メモリ・セルおよびセンス・アンプにまたはこれらの間に結合されたアクセス・ラインに沿って第２の電荷を構築することを含み、この第２の電荷は、メモリ・セルによって記憶される基準状態に対応するメモリ・セルにおいて記憶される電荷に少なくとも一部は基づく。
いくつかの実施例では、第１のセンス信号を生成することは、センス・アンプの第１のノードおよびメモリ・セルにまたはこれらの間に結合された第１のスイッチング・コンポーネントをアクティブ化することを含み、この第１のスイッチング・コンポーネントは、センス・アンプの第１のノードとメモリ・セルを選択的に結合させるように構成される。いくつかの実施例では、方法は、第１のセンス信号を生成した後で第２のセンス信号を生成する前に第１のスイッチング・コンポーネントを非アクティブ化することを含む。
いくつかの実施例では、第２のセンス信号を生成することは、センス・アンプの第２のノードおよびメモリ・セルにまたはこれらの間に結合された第２のスイッチング・コンポーネントをアクティブ化することであって、この第２のスイッチング・コンポーネントは、センス・アンプの第２のノードとメモリ・セルを選択的に結合させるように構成される、アクティブ化することを含む。いくつかの実施例では、第２のスイッチング・コンポーネントは、第１のセンス信号の生成中に非アクティブ化される。
いくつかの実施例では、方法は、第２のセンス信号を生成した後でメモリ・セルによって記憶される論理状態を決定する前に第３のスイッチング・コンポーネントを非アクティブ化することであって、この第３のスイッチング・コンポーネントは、容量結合とセンス・アンプの第１のノードまたはセンス・アンプの第２のノードのうちの１つにまたはこれらの間に結合される、非アクティブ化することを含む。第３のスイッチング・コンポーネントは、容量結合と、センス・アンプの第１のノードまたはセンス・アンプの第２のノードのうちの１つを選択的に結合させるように構成されてよい。
別の実施例では、本開示による装置は、第１のアクセス・ラインを介してメモリ・セルと電子通信するセンス・コンポーネントと、センス・コンポーネントの第１のノードとセンス・コンポーネントの第２のノードとの間の容量と、センス・コンポーネントおよびメモリ・セルと電子通信するコントローラとを含む。コントローラは、装置に、メモリ・セルがセンス・コンポーネントの第１のノードに結合される間、センス・コンポーネントの第１のノードにおいて第１のセンス信号を生成させ、メモリ・セルがセンス・コンポーネントの第２のノードに結合される間、センス・コンポーネントの第２のノードにおいて第２のセンス信号を生成させるように動作可能であってよい。第２のセンス信号は、生成された第１のセンス信号と、センス・コンポーネントの第１のノードとセンス・コンポーネントの第２のノードとの間の容量に少なくとも一部は基づいてよい。たとえば、センス・コンポーネントの第２のノードにおいて第２のセンス信号を生成することは、センス・コンポーネントの第１のノードにおける電圧の変化を引き起こすことがある。
コントローラも、装置に、第１のセンス信号を生成することと第２のセンス信号を生成することに少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定させるように動作可能であってよい。いくつかの実施例では、メモリ・セルによって記憶される論理状態を決定することは、センス・コンポーネントの第１のノードの電圧をセンス・コンポーネントの第２のノードの電圧と比較することを含む。
いくつかの実施例では、第１のセンス信号を生成することは、メモリ・セルおよびセンス・コンポーネントにまたはこれらの間に結合されたアクセス・ラインに沿って第１の電荷を構築することであって、この第１の電荷は、メモリ・セルによって記憶される論理状態に対応するメモリ・セルにおいて記憶される電荷に少なくとも一部は基づく、構築することを含む。いくつかの実施例では、第２のセンス信号を生成することは、メモリ・セルおよびセンス・コンポーネントにまたはこれらの間に結合されたアクセス・ラインに沿って第２の電荷を構築することであって、この第２の電荷は、メモリ・セルによって記憶される基準状態に対応するメモリ・セルにおいて記憶される電荷に少なくとも一部は基づく、構築することを含む。
上記で紹介された本開示の特徴は、結合容量を用いた自己参照センシング・スキームをサポートするメモリ・アレイ、メモリ回路、およびメモリ・セル挙動の文脈で、図１〜図４を参照してさらに説明される。次いで、具体的な実施例が、結合容量を用いた自己参照センシング・スキームをサポートする関連づけられた読み出し動作タイミング図とともに特定の回路を示す図５〜図６Ｂを参照して説明される。本開示のこれらおよび他の特徴は、結合容量を用いた自己参照センシング・スキームをサポートする装置図、システム図、およびフローチャートを示す図７〜図１１を参照してさらに説明される。
図１は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートする例示的なメモリ・デバイス１００を示す。メモリ・デバイス１００は、電子メモリ装置とも呼ばれることがある。メモリ・デバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。いくつかの場合では、メモリ・セル１０５は、論理０および論理１と示される２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。さまざまな実施例では、メモリ・セル１０５としては、容量性メモリ素子、強誘電体メモリ素子、抵抗性素子、または自己選択メモリ素子があり得る。
いくつかの実施例では、メモリ・セル１０５は、プログラム可能な論理状態を表す電荷を記憶することがある（たとえば、キャパシタに電荷を記憶すること）。一実施例では、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表すことがある。別の実施例では、正に荷電されたキャパシタおよび負に荷電されたキャパシタがそれぞれ、２つの論理状態を表すことがある。ＤＲＡＭアーキテクチャまたはＦｅＲＡＭアーキテクチャは、そのような設計を使用することがあり、用いられるキャパシタは、線形電気分極性質または常誘電性電気分極性質をもつ誘電材料を絶縁体として含んでよい。いくつかの実施例では、キャパシタの異なるレベルの電荷は、異なる論理状態を表すことがある（たとえば、それぞれのメモリ・セル１０５内の３つ以上の論理状態をサポートする）。ＦｅＲＡＭアーキテクチャなどのいくつかの実施例では、メモリ・セル１０５としては、キャパシタの端子間の絶縁層として強誘電体材料を有する強誘電体キャパシタがあり得る。強誘電体キャパシタの異なるレベルの分極は、異なる論理状態を表すことがある（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）。強誘電体材料は、図３を参照してさらに詳細に論じられる性質を含む非線形分極性質を有する。
いくつかの実施例では、メモリ・セル１０５は、異なる論理状態を表す可変の構成可能な電気抵抗を有する、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と呼ばれることのある材料部分を含んでよい。
たとえば、結晶原子配置または非晶質原子配置の形をとることができる（たとえば、メモリ・デバイス１００の周囲動作温度範囲にわたって結晶状態または非晶質状態のどちらかを維持することができる）材料は、原子配置に応じて異なる電気抵抗を有することがある。材料のより結晶性の高い状態（たとえば、単結晶、または実質的に結晶である比較的大きい結晶粒の集まり）は、比較的低い電気抵抗を有することがあり、代替的に、「ＳＥＴ」論理状態と呼ばれることがある。材料の非晶質性のより高い状態（たとえば、完全に非晶質の状態、または実質的に非晶質である比較的小さい結晶粒の何らかの分布）は、比較的高い電気抵抗を有することがあり、代替的に、「ＲＥＳＥＴ」論理状態と呼ばれることがある。したがって、そのようなメモリ・セル１０５に印加される電圧は、メモリ・セル１０５の材料部分がより結晶性の高い状態であるか非晶質性のより高い状態であるかに応じて、異なる電流の流れをもたらすことがある。したがって、読み出し電圧をメモリ・セル１０５に印加することから生じる電流の大きさは、メモリ・セル１０５によって記憶される論理状態を決定するために使用されてよい。
いくつかの実施例では、メモリ素子は、異なる論理状態を表し得る（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）中程度の抵抗をもたらし得るさまざまな比の結晶エリアと非晶質エリア（たとえば、さまざまな程度の原子秩序および無秩序）とともに構成されることがある。さらに、いくつかの実施例では、材料またはメモリ素子は、非晶質構成および２つの異なる結晶構成などの、３つ以上の原子配置を有することがある。本明細書では異なる原子配置の電気抵抗に関して説明されるが、メモリ・デバイスは、メモリ素子の何らかの他の特性を使用して、原子配置または原子配置の組み合わせに対応する記憶される論理状態を決定し得る。
いくつかの場合では、非晶質性のより高い状態のメモリ素子は、しきい値電圧がメモリ素子上で超えられるとき、電流がメモリ素子を通って流れる場合、しきい値電圧と関連づけられることがある。非晶質性のより高い状態のメモリ素子上に印加される電圧が、しきい値電圧よりも小さいとき、電流は、メモリ素子を通って流れないことがある。いくつかの場合では、より結晶性の高い状態のメモリ素子が、しきい値電圧と関連づけられないことがあり（たとえば、ゼロのしきい値電圧と関連づけられることがある）、電流は、メモリ素子上の非ゼロ電圧に応答してメモリ素子を通って流れることがある。いくつかの場合では、非晶質性のより高い状態とより結晶性の高い状態の両方の材料は、しきい値電圧と関連づけられることがある。たとえば、自己選択メモリは、（たとえば、異なる成分分布によって）異なるプログラムされた状態間のメモリ・セルのしきい値電圧の差を増大し得る。そのようなメモリ素子を有するメモリ・セル１０５の論理状態は、特定の原子配置または原子配置の組み合わせを形成することをサポートする温度プロファイルにメモリ素子を経時的に加熱することによって設定され得る。
メモリ・デバイス１００は、３次元（３Ｄ）メモリ・アレイを含んでよく、複数の２次元（２Ｄ）メモリ・アレイ（たとえば、「デッキ」または「レベル」）が互いの上に形成される。そのような構成は、２Ｄアレイと比較して単一のダイまたは基板の上に置かれ得るまたは作成され得るメモリ・セル１０５の数を増加させることがあり、このことが、製造コストを減少させることがある、またはメモリ・デバイス１００の性能を増加させることがある、または両方である。デッキは、電気的絶縁材料によって分離されてよい。各デッキまたはレベルは、メモリ・セル１０５が各デッキ上で互いとほぼ位置合わせされ、メモリ・セル１０５のスタックを形成し得るように、位置合わせまたは位置決めされてよい。
メモリ・デバイス１００の実施例では、メモリ・セル１０５の各行は、複数の第１のアクセス・ライン１１０のうちの１つ（たとえば、ＷＬ＿１〜ＷＬ＿Ｍのうちの１つなどのワード線（ＷＬ））に結合され、メモリ・セル１０５の各列は、複数の第２のアクセス・ライン１１５のうちの１つ（たとえば、ＤＬ＿１〜ＤＬ＿Ｎのうちの１つなどのディジット線（ＤＬ））に結合される。いくつかの場合では、第１のアクセス・ライン１１０と第２のアクセス・ライン１１５は、（たとえば、図１に示されるように、メモリ・デバイス１００のデッキの平面を見るとき）メモリ・デバイス１００内で互いに実質的に垂直であることがある。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。
一般に、１つのメモリ・セル１０５は、アクセス・ライン１１０とアクセス・ライン１１５の交点に配置され（たとえば、これらにまたはこれらの間に結合され）得る。この交点は、メモリ・セル１０５のアドレスと呼ばれることがある。ターゲット・メモリ・セル１０５は、通電または選択されたアクセス・ライン１１０と通電または選択されたアクセス・ライン１１５の交点に配置されたメモリ・セル１０５であってよい。言い換えれば、アクセス・ライン１１０およびアクセス・ライン１１５は、交点にあるメモリ・セル１０５にアクセスする（たとえば、これを読み出すまたは書き込む）ために通電または選択されてよい。同じアクセス・ライン１１０または１１５と電子通信する（たとえば、これに接続される）他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ばれることがある。
図１を参照して説明されるアクセス・ラインは、メモリ・セル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセス・ラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗、トランジスタ、アンプなどの他の回路素子を含んでよい。いくつかの実施例では、電極が、メモリ・セル１０５およびアクセス・ライン１１０に（たとえば、これらの間に）結合されてもよいし、メモリ・セル１０５およびアクセス・ライン１１５に（たとえば、これらの間に）結合されてもよい。電極という用語は、電気導体、またはコンポーネント間の他の電気インタフェースを指すことがあり、いくつかの場合では、メモリ・セル１０５への電気接点として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層、導電パッドなどを含んでよい。
いくつかのアーキテクチャでは、メモリ・セル１０５の論理記憶コンポーネント（たとえば、容量性メモリ素子、強誘電体メモリ素子、抵抗性メモリ素子、または他のメモリ素子）は、選択コンポーネントによって第２のアクセス・ライン１１５から電気的に絶縁されることがある。第１のアクセス・ライン１１０は、メモリ・セル１０５の選択コンポーネントに結合されることがあり、これを制御することがある。たとえば、選択コンポーネントはトランジスタであってよく、第１のアクセス・ライン１１０は、トランジスタのゲートに結合されてよい。メモリ・セル１０５の第１のアクセス・ライン１１０をアクティブ化することは、メモリ・セル１０５の論理記憶コンポーネントとその対応する第２のアクセス・ライン１１５との間の電気接続または閉回路をもたらすことがある。次いで、第２のアクセス・ライン１１５は、メモリ・セル１０５を読み出すまたはこれに書き込むためにアクセスされることがある。
いくつかの実施例では、メモリ・セル１０５は、複数の第３のアクセス・ライン１２０のうちの１つ（たとえば、ＰＬ＿１〜ＰＬ＿Ｎのうちの１つなどのプレート線（ＰＬ））にも結合されることがある。いくつかの実施例では、複数の第３のアクセス・ライン１２０は、本明細書において説明される動作を含むさまざまなセンシング動作および／または書き込み動作のために、電圧源にメモリ・セル１０５を結合させることがある。たとえば、メモリ・セル１０５が論理状態を記憶するためにキャパシタを用いるとき、第２のアクセス・ライン１１５は、キャパシタの第１の端子へのアクセスを提供することがあり、第３のアクセス・ライン１２０は、キャパシタの第２の端子へのアクセスを提供することがある。メモリ・デバイス１００の複数の第３のアクセス・ライン１２０は、複数の第２のアクセス・ライン１１５と実質的に平行であると示されているが、他の実施例では、複数の第３のアクセス・ライン１２０は、複数の第１のアクセス・ライン１１０と実質的に平行であってもよいし、他の任意の構成であってもよい。
読み出し、書き込み、および再書き込みなどのアクセス動作は、第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および／またはメモリ・セル１０５に結合された第３のアクセス・ライン１２０をアクティブ化するまたは選択することによって、メモリ・セル１０５上に実行されることがあり、アクティブ化するまたは選択することは、電圧、電荷、または電流をそれぞれのアクセス・ラインに印加することを含んでよい。アクセス・ライン１１０、１１５、および１２０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、またはチタン（Ｔｉ））、金属合金、炭素、または他の導電材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリ・セル１０５を選択すると、結果として生じる信号は、記憶される論理状態を決定するために使用されることがある。たとえば、論理状態を記憶する容量性メモリ素子をもつメモリ・セル１０５が選択されることがあり、結果として生じる、アクセス・ラインを介する電荷の流れ、および／または結果として生じるアクセス・ラインの電圧は、メモリ・セル１０５によって記憶されるプログラムされる論理状態を決定するために検出されることがある。
メモリ・セル１０５にアクセスすることは、行デコーダ１２５および列デコーダ１３５を通して制御され得る。たとえば、行デコーダ１２５は、メモリ・コントローラ１５０から行アドレスを受け取り、受け取った行アドレスに基づいて適切な第１のアクセス・ライン１１０をアクティブ化することがある。同様に、列デコーダ１３５は、メモリ・コントローラ１５０から列アドレスを受け取り、適切な第２のアクセス・ライン１１５をアクティブ化することがある。したがって、いくつかの実施例では、メモリ・セル１０５は、第１のアクセス・ライン１１０および第２のアクセス・ライン１１５をアクティブ化することによってアクセスされ得る。
いくつかの実施例では、メモリ・コントローラ１５０は、さまざまなコンポーネント（たとえば、行デコーダ１２５、列デコーダ１３５、およびセンス・コンポーネント１３０）を通してメモリ・セル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、または放電動作）を制御することがある。いくつかの場合では、行デコーダ１２５、列デコーダ１３５、およびセンス・コンポーネント１３０のうちの１つまたは複数は、メモリ・コントローラ１５０と同じ場所に配置されてもよいし、これとともに含まれてもよい。メモリ・コントローラ１５０は、所望のアクセス・ライン１１０およびアクセス・ライン１１５をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリ・コントローラ１５０は、メモリ・デバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御することがある。たとえば、メモリ・コントローラ１５０は、１つまたは複数のメモリ・セル１０５にアクセスした後、アクセス・ライン１１０またはアクセス・ライン１１５に放電電圧を印加することがある。
一般に、本開示により印加される電圧、電流、または電荷の振幅、形状、または持続時間は、調整または変化されてよく、メモリ・デバイス１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリ・デバイス１００内の１つのメモリ・セル１０５、複数のメモリ・セル１０５、またはすべてのメモリ・セル１０５が、同時にアクセスされてよい。たとえば、メモリ・デバイス１００の複数のメモリ・セル１０５またはすべてのメモリ・セル１０５は、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされてよい。
メモリ・セル１０５は、メモリ・セル１０５が、（たとえば、メモリ・コントローラ１５０と協働して）メモリ・セル１０５の記憶される状態を決定するためにアクセスされるとき、センス・コンポーネント１３０によって読み出され（たとえば、検知され）てよい。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の論理記憶部分は、放電してもよいし、電荷または電流がその対応するアクセス・ライン１１５を介して流れることを可能にしてもよい。そのような電荷または電流は、メモリ・デバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリ・セル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、そのような電圧源または電圧供給源は、センス・コンポーネント１３０、メモリ・コントローラ１５０、または何らかの他のコンポーネント（たとえば、バイアシング・コンポーネント）の一部であってよい。いくつかの実施例では、メモリ・セル１０５の放電は、アクセス・ライン１１５の電圧の変化を引き起こすことがあり、センス・コンポーネント１３０は、メモリ・セル１０５の記憶される状態を決定するために基準電圧と比較することがある。いくつかの実施例では、電圧は、（たとえば、対応するアクセス・ライン１１０およびアクセス・ライン１１５を使用して）メモリ・セル１０５に印加されることがあり、結果として生じる電流の存在は、印加電圧およびメモリ・セル１０５のメモリ素子の抵抗状態に依存することがある。
いくつかの場合では、メモリ・セル１０５を読み出すとき、複数の電圧が印加されることがある（たとえば、読み出し動作の複数の電圧）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、他の読み出し電圧が、電流がセンス・コンポーネント１３０によって検出されるまで、印加されてよい。電流の流れをもたらした読み出し電圧を評価することによって、メモリ・セル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧は、電流の流れがセンス・コンポーネント１３０によって検出されるまで、大きさがより高く逓増されることがある。他の場合では、電流が検出されるまで、所定の読み出し電圧が順次印加されることがある。同様に、読み出し電流がメモリ・セル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさは、メモリ・セル１０５の電気抵抗または合計しきい値電圧に依存することがある。
センス・コンポーネント１３０は、いくつかの実施例ではラッチングと呼ばれることがある、読み出し信号（たとえば、メモリ・デバイス１００のコンポーネント間で共有される読み出し電圧、読み出し電流、または読み出し電荷）の差を検出および増幅するためのさまざまなスイッチング・コンポーネント、トランジスタ、またはアンプを含んでよい。センス・コンポーネント１３０は、読み出し動作に応答するメモリ・セル１０５を通る電流または電荷を検知し、メモリ・セル１０５によって記憶される論理状態を示す出力信号を提供するように構成されてよい。センス・コンポーネント１３０は、メモリ・デバイス１００を含むメモリ・デバイス内に含まれてよい。たとえば、センス・コンポーネント１３０は、メモリ・デバイス１００に結合され得るメモリの他の読み出しおよび書き込み回路、復号回路、またはレジスタ回路とともに含まれてよい。いくつかの実施例では、メモリ・セル１０５の検出される論理状態は、出力として列デコーダ１３５を通して出力されることがある。いくつかの実施例では、センス・コンポーネント１３０は、列デコーダ１３５または行デコーダ１２５の一部であることがある。いくつかの実施例では、センス・コンポーネント１３０は、列デコーダ１３５または行デコーダ１２５に接続されてもよいし、これと電子通信してもよい。
いくつかの実施例では、読み出しパルス（たとえば、読み出し電圧）が、第１の論理状態（たとえば、より結晶性の高い原子配置と関連づけられたＳＥＴ状態）を記憶するメモリ素子をもつメモリ・セル１０５上に印加されるとき、メモリ・セルは、メモリ・セル１０５のしきい値電圧を超える読み出しパルスにより電流を伝導する。これに応答して、またはこれに基づいて、センス・コンポーネント１３０は、したがって、記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流を検出することがある。第１の論理状態を記憶するメモリ素子をもつメモリ・セル１０５上の読み出しパルスの印加前または後に発生し得る、読み出しパルスが、第２の論理状態（たとえば、非晶質性のより高い原子配置と関連づけられたＲＥＳＥＴ状態）を記憶するメモリ素子をもつメモリ・セル１０５に印加されるとき、メモリ・セルは、読み出しパルスがメモリ・セルのしきい値電圧を超えないことにより、電流を伝導しないことがある。したがって、センス・コンポーネント１３０は、記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流をほとんどまたはまったく検出しないことがある。
いくつかの実施例では、しきい値電流が、メモリ・セル１０５によって記憶される論理状態を検知するために定義されることがある。しきい値電流は、メモリ・セル１０５が読み出しパルスに応答してしきい値選定をしないとき、メモリ・セル１０５を通過し得る電流を上回って設定されてよいが、読み出しパルスに応答してメモリ・セル１０５がしきい値選定をするとき、メモリ・セル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、しきい値電流は、関連づけられたアクセス・ライン１１０または１１５の漏れ電流よりも高くてよい。いくつかの実施例では、メモリ・セル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に基づいて決定されてよい。たとえば、結果として生じる電圧は、基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすることは、記憶された論理状態を劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭまたはＦｅＲＡＭでは、たとえば、メモリ・セル１０５のキャパシタは、センス動作中に部分的または完全に放電され、それによって、メモリ・セル１０５に記憶された論理状態を損なうことがある。ＰＣＭでは、たとえば、センス動作は、メモリ・セル１０５の原子配置の変化を引き起こし、それによって、メモリ・セル１０５の抵抗状態を変更することがある。したがって、いくつかの実施例では、メモリ・セル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。さらに、単一のアクセス・ライン１１０または１１５をアクティブ化することは、アクセス・ライン１１０または１１５に結合されたすべてのメモリ・セル１０５の放電を招くことがある。したがって、アクセス動作のアクセス・ライン１１０または１１５に結合されたいくつかまたはすべてのメモリ・セル１０５（たとえば、アクセスされる行のすべてのセルまたはアクセスされる列のすべてのセル）は、アクセス動作後に再書き込みされることがある。
いくつかの実施例では、メモリ・セル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリ・セル１０５の論理状態は、メモリ・セル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスすることによって、論理状態が破壊されないことがあり、したがって、メモリ・セル１０５は、アクセス後の再書き込みを必要としないことがある。しかしながら、さまざまな実施例では、メモリ・セル１０５の論理状態をリフレッシュすることは、アクセス動作の不在下で必要されることもあり、必要とされないこともある。たとえば、メモリ・セル１０５によって記憶される論理状態は、記憶される論理状態を維持するために適切な書き込みパルスまたはリフレッシュ・パルスを印加することによって、定期的な間隔でリフレッシュされることがある。メモリ・セル１０５をリフレッシュすることによって、電荷漏洩または経時的なメモリ素子の原子配置の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。
メモリ・セル１０５はまた、関連する第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および／または第３のアクセス・ライン１２０をアクティブ化することによって、設定されてもよいし、書き込まれてもよく、たとえば、論理状態は、メモリ・セル１０５に記憶されてよい。列デコーダ１３５または行デコーダ１２５は、たとえば入出力コンポーネント１４０を介して、メモリ・セル１０５に書き込まれることになるデータを受け入れることがある。容量性メモリ素子の場合、メモリ・セル１０５は、キャパシタに電圧を印加し、次いで、所望の論理状態と関連づけられたキャパシタに電荷を記憶するためにキャパシタを絶縁する（たとえば、メモリ・セル１０５に書き込むために使用される電圧源からキャパシタを絶縁する）ことによって書き込まれ得る。強誘電体メモリの場合、メモリ・セル１０５の強誘電体メモリ素子（たとえば、強誘電体キャパシタ）は、所望の論理状態と関連づけられた分極を用いて強誘電体メモリ素子を分極させるのに十分に高い大きさをもつ電圧を印加する（たとえば、飽和電圧を印加する）ことによって書き込まれてよく、強誘電体メモリ素子は絶縁されてよく（たとえば、フローティング）、またはゼロ正味電圧が強誘電体メモリ素子上に印加されて（たとえば、強誘電体メモリ素子を接地してまたは仮想的に接地して）もよい。ＰＣＭの場合、メモリ素子は、メモリ素子に（たとえば、加熱および冷却によって）所望の論理状態と関連づけられた原子配置を形成させるプロファイルをもつ電流を印加することによって書き込まれてよい。
本開示によるさまざまな実施例では、センス・コンポーネント１３０は、第１のノードと、第２のノードと、センス・コンポーネント１３０のサブコンポーネント間に構成されたキャパシタ素子（たとえば、キャパシタ）または真性容量などの第１のノードと第２のノードとの間の容量結合とを有してよい。センス・コンポーネント１３０は、第１のノードにおける信号と第２のノードにおける信号を比較することによって、メモリ・セルによって記憶される論理状態を決定し得る。容量結合は、第１のノードにおいて生成される信号が第２のノードに影響を及ぼすことを可能にし、第２のノードにおいて生成される信号が第１のノードに影響を及ぼすことを可能にし得る。
たとえば、いくつかの自己参照読み出し動作では、センス信号は、第１のアクセス動作時に第１のノードにおいてメモリ・セルから生成または発生されることがあり、基準信号は、第１のアクセス動作とは異なる第２のアクセス動作時に第２のノードにおいて同じメモリ・セルから生成または発生されることがある。第１のアクセス動作がメモリ・セル１０５の記憶特性を実質的に変更しないときなどの、センス信号と基準信号が類似している（たとえば、実質的に同一である）場合、第１のノードにおける信号と第２のノードにおける信号も類似している（たとえば、実質的に同一である）ことがある。この類似性によって、いくつかの実施例では、センス・コンポーネント１３０が、メモリ・セルによって記憶される論理状態を検出することが可能にされないことがある。しかしながら、本明細書においてさらに示されるように、本開示による容量結合を有するセンス・コンポーネント１３０は、そのような結合を用いて、第２のノードにおいて信号を生成するとき第１のノードにおける挙動を変える、または第１のノードにおける信号を生成するとき第２のノードにおける挙動を変える、またはこの両方を行い、それによって、メモリ・セルによって記憶される論理状態をセンス・コンポーネント１３０が検出することをサポートすることがある。
したがって、第１のノードと第２のノードとの間の容量結合は、センス・コンポーネント１３０が、類似の（たとえば、実質的に同一の）信号を生成し得るアクセス動作（たとえば、下位動作（ｓｕｂ−ｏｐｅｒａｔｉｏｎ））を含む自己参照読み出し動作において用いられることを可能にすることがある。より具体的には、読み出し動作は、第１のノードにおいてセンス信号を生成することと、第１のノードにおける信号に影響を与えるような様式で第２のノードにおいて基準信号を生成することとを含むことがある。そのような影響によって、センス・コンポーネントが、アクセス動作自体が実質的に同じ信号と関連づけられ得るときですら、第１のノードと第２のノードとの間の信号の差を検出することが可能にされる。
図２は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートする例示的な回路２００を示す。回路２００は、メモリ・セル１０５−ａとセンス・コンポーネント１３０−ａとを含み、これらは、図１を参照して説明されるメモリ・セル１０５およびセンス・コンポーネント１３０の実施例であってよい。回路２００は、ワード線２０５と、ディジット線２１０と、プレート線２１５も含んでよく、ワード線２０５、ディジット線２１０、およびプレート線２１５はそれぞれ、いくつかの実施例では、図１を参照して説明されるように、第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および第３のアクセス・ライン１２０に対応してよい。回路２００は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・コンポーネント１３０−ａによって使用される基準線２８０も含んでよい。図２に示されるように、センス・コンポーネント１３０−ａは、第１のノード１３１−ａと第２のノード１３２−ａを含んでよく、第１のノード１３１−ａおよび第２のノード１３２−ａは、さまざまな実施例では、回路の異なるアクセス・ライン（たとえば、それぞれ回路２００の信号線２７０および基準線２８０）に結合されてもよいし、異なる回路の共通アクセス・ライン（図示せず）に結合されてもよい。しかしながら、本開示のさまざまな実施形態により、アクセス・ラインおよび／または基準線の他の構成が可能である。
メモリ・セル１０５−ａは、第１のプレートであるセル・プレート２３０と第２のプレートであるセル底部２４０とを有するキャパシタ２２０などの、論理記憶コンポーネント（たとえば、メモリ素子）を含んでよい。セル・プレート２３０とセル底部２４０は、（たとえば、ＤＲＡＭ適用例では）それらの間に位置決めされた誘電材料を通して容量的に結合されてもよいし、（たとえば、ＦｅＲＡＭ適用例では）それらの間に位置決めされた強誘電体材料を通して容量的に結合されてもよい。回路２００内で示されるように、セル・プレート２３０は電圧Ｖｐｌａｔｅと関連づけられてよく、セル底部は電圧Ｖｂｏｔｔｏｍと関連づけられてよい。セル・プレート２３０およびセル底部２４０の方位は、メモリ・セル１０５−ａの動作を変更することなく異なって（たとえば、反転されて）よい。セル・プレート２３０は、プレート線２１５を介してアクセスされてよく、セル底部２４０は、ディジット線２１０を介してアクセスされてよい。本明細書において説明されるように、さまざまな状態は、キャパシタ２２０を充電、放電、および／または分極させることによって記憶されてよい。
キャパシタ２２０は、ディジット線２１０と電子通信してよく、キャパシタ２２０の記憶される論理状態は、回路２００内に表されるさまざまな要素を動作させることによって読み出されてもよいし、検知されてもよい。たとえば、メモリ・セル１０５−ａは選択コンポーネント２５０も含んでよく、キャパシタ２２０は、選択コンポーネント２５０がアクティブ化されるとき、ディジット線２１０に結合可能であり、キャパシタ２２０は、選択コンポーネント２５０が非アクティブ化されるとき、ディジット線２１０から絶縁可能である。
選択コンポーネント２５０をアクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択することと呼ばれることがあり、選択コンポーネント２５０を非アクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択解除することと呼ばれることがある。いくつかの場合では、選択コンポーネント２５０はトランジスタであり、その動作は、トランジスタ・ゲートにアクティブ化電圧を印加することによって制御され、トランジスタをアクティブ化するための電圧（たとえば、トランジスタ・ゲート端子とトランジスタ・ソース端子との間の電圧）は、トランジスタのしきい値電圧の大きさよりも大きい。ワード線２０５は、選択コンポーネント２５０をアクティブ化するために使用され得る。たとえば、ワード線２０５に印加される選択電圧（たとえば、ワード線論理信号）は、選択コンポーネント２５０のトランジスタのゲートに印加されてよく、選択コンポーネント２５０は、キャパシタ２２０をディジット線２１０に接続し得る（たとえば、キャパシタ２２０とディジット線２１０との間の導電路を提供する）。
他の実施例では、メモリ・セル１０５−ａ内の選択コンポーネント２５０およびキャパシタ２２０の位置は、選択コンポーネント２５０がプレート線２１５とセル・プレート２３０との間に結合され、キャパシタ２２０がディジット線２１０と選択コンポーネント２５０の他の端子との間に結合されるように、切り換えられることがある。そのような実施形態では、選択コンポーネント２５０は、キャパシタ２２０を通してディジット線２１０と電子通信したままであることがある。この構成は、アクセス動作のために代替タイミングおよびバイアシングと関連づけられてよい。
強誘電体キャパシタ２２０を用いる実施例では、キャパシタ２２０は、ディジット線２１０への接続時に完全に放電することもあり、完全に放電しないこともある。さまざまなスキームでは、強誘電体キャパシタ２２０によって記憶される論理状態を検知するために、電圧は、プレート線２１５および／またはディジット線２１０に印加されてよく、ワード線２０５は、メモリ・セル１０５−ａを選択するためにバイアスされてよい。いくつかの場合では、プレート線２１５および／またはディジット線２１０は、ワード線２０５をアクティブ化する前に、仮想的に接地され、次いで、仮想接地から絶縁されてよく、これは、フローティング条件と呼ばれることがある。
電圧を（たとえば、プレート線２１５を介して）セル・プレート２３０に変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートを移動させること」と呼ばれることがある。プレート線２１５および／またはディジット線２１０をバイアスすることは、キャパシタ２２０上の電圧差（たとえば、ディジット線２１０の電圧−プレート線２１５の電圧）をもたらすことがある。電圧差は、キャパシタ２２０上に記憶される電荷の変化に付随することがあり、記憶される電荷の変化の大きさは、キャパシタ２２０の初期状態、たとえば、初期論理状態が論理１を記憶するのか論理０を記憶するのか、に依存することがある。いくつかのスキームでは、キャパシタの記憶される電荷の変化は、ディジット線２１０の電圧の変化を引き起こすことがあり、この電圧は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・コンポーネント１３０−ａによって使用され得る。
ディジット線２１０は、多数のメモリ・セル１０５を接続してよく、ディジット線２１０は、無視できない真性容量２６０（たとえば、ピコファラド（ｐＦ）程度）をもたらす性質を有することがあり、これによって、ディジット線２１０が電圧源２６５−ａに結合され、これは、共通接地電圧または仮想接地電圧を表すことがある、または回路２００の隣接するアクセス・ラインの電圧（図示せず）を表すことがある。図２では別個のコンポーネントとして示されているが、真性容量２６０は、ディジット線２１０全体を通して分散される性質と関連づけられてよい。
たとえば、真性容量は、ディジット線２１０の導体寸法（たとえば、長さ、幅、および／または厚さ）を含むディジット線２１０の物理的特性に依存することがある。真性容量２６０は、隣接するアクセス・ラインまたは回路コンポーネントの特性、そのような隣接するアクセス・ラインもしくは回路コンポーネントへの近接性、またはディジット線２１０とそのようなアクセス・ラインもしくは回路コンポーネントとの間の絶縁特性にも依存することがある。したがって、メモリ・セル１０５−ａを選択した後のディジット線２１０の電圧の変化は、ディジット線２１０の正味容量に依存し得る（たとえば、これと関連づけられる）。
すなわち、電荷がディジット線２１０に沿って流れると、何らかの有限電荷は、ディジット線２１０に（たとえば、真性容量２６０またはディジット線２１０に結合された他の任意の容量内に）記憶されることがあり、結果として得られるディジット線２１０の電圧は、ディジット線２１０の正味容量に依存することがある。メモリ・セル１０５−ａを選択した後の結果として得られるディジット線２１０の電圧は、メモリ・セル１０５−ａに記憶された論理状態を決定するためにセンス・コンポーネント１３０−ａによって基準（たとえば、基準線２８０の電圧）と比較され得る。他の動作は、本明細書において説明される結合容量を用いた自己参照センシング・スキームをサポートするための動作を含む、メモリ・セル１０５−ａを選択および／または検知することをサポートするために使用されてよい。
いくつかの実施例では、回路２００はアンプ２７５を含んでよく、アンプ２７５は、センシング動作の前にディジット線２１０の信号を増幅し得る。アンプ２７５は、たとえば、トランジスタ、カスコード、または他の任意の電荷アンプもしくは電圧アンプを含んでよい。いくつかの実施例では、アンプ２７５は、電荷移送型センシング・アンプ（ＣＴＳＡ）を指すことがある。アンプ２７５を用いるいくつかの実施例では、センス・コンポーネント１３０−ａとアンプ２７５との間の線は、信号線（たとえば、信号線２７０）と呼ばれることがある。いくつかの実施例（たとえば、アンプ２７５をもつまたはもたない実施例）では、ディジット線２１０は、センス・コンポーネント１３０−ａに直接的に接続してよい。
本開示による自己参照読み出し動作をサポートするいくつかの回路は、同じメモリ・セル１０５からセンス信号および基準信号を生成することをサポートするために、メモリ・セル１０５とセンス・コンポーネント１３０との間の共通アクセス・ライン（図示せず）を共有することがある。一実施例では、アンプ２７５とセンス・コンポーネント１３０との間の共通アクセス・ラインは、「ＡＭＰＣＡＰライン」または「ＡＭＰＣＡＰノード」と呼ばれることがあり、この共通アクセス・ラインは、回路２００内に示される信号線２７０および基準線２８０の代わりをすることがある。そのような実施例では、共通アクセス・ラインは、２つの異なるノード（たとえば、本明細書において説明されるような、第１のノード１３１−ａおよび第２のノード１３２−ａ）においてセンス・コンポーネント１３０に接続されることがある。いくつかの実施例では、共通アクセス・ラインは、自己参照読み出し動作が、信号動作と基準動作の両方で、アクセスされているセンス・コンポーネント１３０−ａとメモリ・セル１０５との間に存在し得るコンポーネント変動を共有することを可能にし得る。この手法は、メモリ・セル１０５、アンプ（たとえば、アンプ２７５）、トランジスタ、電圧源２６５などのメモリ・デバイス内のさまざまなコンポーネントの動作変動に対するセンス・コンポーネント１３０−ａの感度を減少させ得る。
ディジット線２１０と信号線２７０は別の線として識別されるが、ディジット線２１０、信号線２７０、およびメモリ・セル１０５をセンス・コンポーネント１３０に接続する他の任意の線は、本開示による単一のアクセス・ラインと呼ばれることがある。そのようなアクセス・ラインの構成要素部分は、さまざまな例示的な構成では、介在コンポーネントおよび介在信号を示す目的で別個に識別されることがある。
センス・コンポーネント１３０−ａは、ラッチングと呼ばれることがある、信号の差を検出および増幅するために、さまざまなトランジスタまたはアンプを含んでよい。たとえば、センス・コンポーネント１３０−ａは、第１のノード１３１−ａにおけるセンス信号電圧を受け取って第２のノード１３２−ａにおける基準信号電圧と比較するセンス・アンプを含んでよい。センス・アンプの出力は、センス・アンプにおける比較に基づいて、より高い（たとえば、正の）電圧に駆動されてもよいし、より低い（たとえば、負または接地）電圧に駆動されてもよい。
たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも低い電圧を有する場合、センス・コンポーネント１３０−ａの出力は、第１のセンス・コンポーネント電圧源２６５−ｂの比較的低い電圧（たとえば、Ｖ０に実質的に等しい接地電圧であってもよいし負の電圧であってもよいＶＬの電圧）に駆動されてよい。センス・コンポーネント１３０−ａは、メモリ・セル１０５−ａに記憶される論理状態を決定するためにセンス・アンプの出力をラッチすることがある（たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも低い電圧を有するとき、論理０を検出する）。
第１のノード１３１−ａが第２のノード１３２−ａよりも高い電圧を有する場合、センス・コンポーネント１３０−ａの出力は、第２のセンス・コンポーネント電圧源２６５−ｃの電圧（たとえば、ＶＨの電圧）に駆動されてよい。センス・コンポーネント１３０−ａは、メモリ・セル１０５−ａに記憶される論理状態を決定するためにセンス・アンプの出力をラッチすることがある（たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも高い電圧を有するとき、論理１を検出する）。次いで、メモリ・セル１０５−ａの検出される論理状態に対応する、アンプのラッチされる出力が、１つまたは複数の入出力（Ｉ／Ｏ）ライン（たとえば、Ｉ／Ｏライン２９０）を介して出力されることがあり、Ｉ／Ｏラインは、図１を参照して説明される入出力コンポーネント１４０を介して列デコーダ１３５を通る出力を含んでよい。
メモリ・セル１０５−ａ上で書き込み動作を実行するために、電圧は、キャパシタ２２０の上に印加されてよい。さまざまな方法が使用されてよい。一実施例では、選択コンポーネント２５０は、キャパシタ２２０をディジット線２１０に電気的に接続するために、ワード線２０５を通してアクティブ化されることがある。電圧は、セル・プレート２３０（たとえば、プレート線２１５を通る）およびセル底部２４０（たとえば、ディジット線２１０を通る）の電圧を制御することによって、キャパシタ２２０上に印加されることがある。
たとえば、論理０を書き込むために、セル・プレート２３０は、ハイとされてよく（たとえば、正の電圧をプレート線２１５に印加する）、セル底部２４０は、ローとされてよい（たとえば、仮想的に接地するまたは負の電圧をディジット線２１０に印加する）。セル・プレート２３０がローとされ、セル底部２４０がハイとされる場合、論理１を書き込むために反対のプロセスが実行されてよい。いくつかの場合では、書き込み動作中にキャパシタ２２０上に印加される電圧は、キャパシタ２２０が分極され、したがって、印加電圧の大きさが減少されるときですら、またはゼロ正味電圧がキャパシタ２２０上に印加される場合、電荷を維持するように、キャパシタ２２０内の強誘電体材料の飽和電圧に等しいまたはこれよりも大きい大きさを有することがある。いくつかの実施例では、センス・コンポーネント１３０−ａは、書き込み動作を実行するために使用されることがあり、書き込み動作は、第１のセンス・コンポーネント電圧源２６５−ｂまたは第２のセンス・コンポーネント電圧源２６５−ｃをディジット線と結合することを含み得る。
センス・コンポーネント１３０−ａ、選択コンポーネント２５０、またはアンプ２７５を含む回路２００は、さまざまなタイプのトランジスタを含んでよい。たとえば、回路２００は、ｎ型トランジスタを含んでよく、ｎ型トランジスタに対するしきい値電圧を上回る相対的な正の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して正の大きさを有する印加電圧）をｎ型トランジスタのゲートに印加することによって、ｎ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
いくつかの実施例では、ｎ型トランジスタは、印加電圧が、比較的高い論理信号電圧（たとえば、正の論理信号電圧供給源と関連づけられ得る、論理１状態に対応する電圧）を印加することによるトランジスタを通る伝導を可能にするため、または比較的低い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理０状態に対応する電圧）を印加することによるトランジスタを通る伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｎ型トランジスタがスイッチング・コンポーネントとして用いられるさまざまな実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
いくつかの実施例では、ｎ型トランジスタの挙動は、論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを下回る（たとえば、ゲート端子電圧−しきい値電圧を下回る）ときにソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベル（たとえば、クランプ電圧）を有することがある。ソース端子電圧またはドレイン端子電圧の電圧が、あるレベルを上回って上昇するとき、ｎ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
追加的または代替的に、回路２００は、ｐ型トランジスタを含んでよく、ｐ型トランジスタに対するしきい値電圧を上回る相対的な負の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して負の大きさを有する印加電圧）をｐ型トランジスタのゲートに印加することによって、ｐ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
いくつかの実施例では、ｐ型トランジスタは、印加電圧が、比較的低い論理信号電圧（たとえば、負の論理信号電圧供給源と関連づけられ得る、論理「１」状態に対応する電圧）を印加することによる伝導を可能にするため、または比較的高い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理「０」状態に対応する電圧）を印加することによる伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｐ型トランジスタがスイッチング・コンポーネントとして用いられるさまざまな実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
いくつかの実施例では、ｐ型トランジスタの挙動は、ゲート電圧による論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを上回る（たとえば、ゲート端子電圧＋しきい値電圧を上回る）限りソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベルを有することがある。ソース端子電圧の電圧が、あるレベルを下回って低下するとき、ｐ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
回路２００のトランジスタは、ＭＯＳＦＥＴと呼ばれることがある金属酸化膜半導体ＦＥＴを含む、電界効果トランジスタ（ＦＥＴ）であってよい。これらおよび他のタイプのトランジスタは、基板上の材料のドープ領域によって形成されてよい。さまざまな実施例では、トランジスタは、回路２００の特定のコンポーネントに専用の基板（たとえば、センス・コンポーネント１３０−ａのための基板、アンプ２７５のための基板、またはメモリ・セル１０５−ａのための基板）上に形成されてもよいし、トランジスタは、回路２００の特定のコンポーネントに共通の基板（たとえば、センス・コンポーネント１３０−ａ、アンプ２７５、およびメモリ・セル１０５−ａに共通の基板）上に形成されてもよい。いくつかのＦＥＴは、アルミニウムまたは他の金属を含む金属部分を有することがあるが、いくつかのＦＥＴは、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含む多結晶シリコンなどの他の非金属材料を実施することがある。さらに、酸化物部分は、ＦＥＴの誘電体部分として使用されることがあるが、他の非酸化物材料が、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含むＦＥＴ内の誘電材料に使用されてよい。
センス・コンポーネント１３０−ａは、センス・コンポーネント１３０−ａのサブコンポーネント間に構成されたセンス・コンポーネント１３０−ａのキャパシタ素子または真性容量などの、第１のノード１３１−ａと第２のノード１３２−ａとの間の容量結合を含んでよい。容量結合は、第１のノード１３１−ａにおいて生成される信号が第２のノード１３２−ａに影響を及ぼすことを可能にし、第２のノード１３２−ａにおいて生成される信号が第１のノード１３１−ａに影響を及ぼすことを可能にし得る。
たとえば、センス信号は、第１のアクセス動作時に第１のノード１３１−ａにおいてメモリ・セル１０５−ａから生成または発生されることがあり、基準信号は、第２のアクセス動作時に第２のノード１３２−ａにおいてメモリ・セル１０５−ａから生成または発生されることがある。基準信号は、生成することが第１のノード１３１−ａにおける信号に影響を及ぼすような様式で、第２のノード１３２−ａにおいて生成されることがある。そのような影響（たとえば、第１のノード１３１−ａと第２のノード１３２−ｂとの間の結合容量によって提供される）によって、アクセス動作自体が実質的に同じ信号と関連づけられ得る（たとえば、同じ電流と関連づけられるアクセス動作、同じ電圧と関連づけられるアクセス動作、または同じ量の電荷と関連づけられるアクセス動作）ときですら、センス・コンポーネント１３０−ａが第１のノード１３１−ａと第２のノード１３２−ａとの間の信号の差を検出することが可能にされ得る。
図３は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートするメモリ・セル１０５に関するヒステリシス・プロット３００−ａおよび３００−ｂを用いた非線形的な電気的性質の一実施例を示す。ヒステリシス・プロット３００−ａおよび３００−ｂはそれぞれ、図２を参照して説明されるように強誘電体キャパシタ２２０を用いるメモリ・セル１０５に対して、例示的な書き込みプロセスおよび読み出しプロセスを示すことがある。ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の端子間の、電圧差Ｖｃａｐの関数として、強誘電体キャパシタ２２０上に記憶された電荷Ｑを示す（たとえば、電荷が、電圧差Ｖｃａｐに従って強誘電体キャパシタ２２０へと流入するまたはこれから流出することが可能とされるとき）。たとえば、電圧差Ｖｃａｐは、キャパシタ２２０のディジット線側とキャパシタ２２０のプレート線側との間の電圧の差（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）を表すことがある。
強誘電体材料は自発電気分極によって特徴づけられ、材料は、電界の不在下で非ゼロ電荷を維持し得る。強誘電体材料の例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタ２２０は、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ２２０内の電気分極は、強誘電体材料の表面における正味電荷をもたらし、強誘電体キャパシタ２２０の端子を通る反対電荷を引きつける。したがって、電荷は、強誘電体材料の境界面とキャパシタ端子に記憶される。電気分極は、比較的長い時間にわたって、無期限にすら、外部から印加される電界の不在下で維持され得るので、電荷漏洩が、たとえば、従来のＤＲＡＭアレイにおいて使用されるキャパシタなどの強誘電体性質をもたないキャパシタと比較して、著しく減少され得る。強誘電体材料を用いることによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少することがあり、したがって、ＦｅＲＡＭアーキテクチャの論理状態を維持することは、ＤＲＡＭアーキテクチャの論理状態を維持することよりも実質的に低い電力消費量と関連づけられることがある。
ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の単一端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。
追加的に、ヒステリシス・プロット３００−ａおよび３００−ｂ内の電圧は、キャパシタ上の（たとえば、強誘電体キャパシタ２２０の端子間の）電圧差を表し、方向性があることが理解されるべきである。たとえば、正の電圧は、正の電圧をパースペクティブ（ｐｅｒｓｐｅｃｔｉｖｅ）端子（たとえば、セル底部２４０）に印加し、基準端子（たとえば、セル・プレート２３０）を接地または仮想接地（すなわち約ゼロ・ボルト（０Ｖ））に維持することによって、実現されることがある。いくつかの実施例では、負の電圧は、パースペクティブ端子を接地に維持し、正の電圧を基準端子（たとえば、セル・プレート２３０）に印加することによって、印加されることがある。言い換えれば、正の電圧は、強誘電体キャパシタ２２０上で負の電圧差Ｖｃａｐに達し、それによって、問題の端子を負に分極させるために印加されることがある。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせが、ヒステリシス・プロット３００−ａおよび３００−ｂに示される電圧差Ｖｃａｐを生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス・プロット３００−ａに示されるように、強誘電体キャパシタ２２０において使用される強誘電体材料は、強誘電体キャパシタ２２０の端子間に正味電圧差がないとき、正の分極または負の分極を維持することがある。たとえば、ヒステリシス・プロット３００−ａは、それぞれ正に飽和された分極状態および負に飽和された分極状態を表し得る、２つの可能な分極状態すなわち電荷状態３０５−ａおよび電荷状態３１０−ｂを示す。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値を示す物理的状態にあることがあり、これは、外部バイアス（たとえば、電圧）除去したときに状態を保つ分極（または電荷）を指すことがある。強制的電圧は、電荷（または分極）がゼロである電圧である。ヒステリシス・プロット３００−ａの例によれば、電荷状態３０５−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理０を表すことがあり、電荷状態３１０−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理１を表すことがある。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリ・セル１０５を動作させるための他のスキームに対応するために逆転され得る。
論理０または１は、正味電圧差を強誘電体キャパシタ２２０の上に印加することによって、強誘電体材料の電気分極を、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれ得る。たとえば、電圧３１５は、正の飽和電圧に等しいまたはこれよりも大きい電圧であることがあり、電圧３１５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３０５−ｂが到達される（たとえば、論理０を書き込む）まで電荷蓄積がもたらされることがある。
電圧３１５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３０５−ｂと電荷状態３０５−ａとの間に示されるパス３２０をたどることがある。同様に、電圧３２５は、負の飽和電圧に等しいまたはこれよりも小さい電圧であることがあり、電圧３２５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３１０−ｂが到達される（たとえば、論理１を書き込む）まで電荷蓄積がもたらされる。電圧３２５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３１０−ｂと電荷状態３１０−ａとの間に示されるパス３３０をたどることがある。いくつかの実施例では、飽和電圧を表す電圧３１５と電圧３２５が、同じ大きさであるが反対の極性を有することがある。
強誘電体キャパシタ２２０の記憶された状態を読み出す、または検知するために、電圧は、強誘電体キャパシタ２２０の上にも印加されることがある。印加電圧に応答して、強誘電体キャパシタによって記憶されるその後の電荷Ｑが変化し、変化の程度は、初期分極状態、印加電圧、アクセス・ライン上の真性容量、および他の要因に依存することがある。言い換えれば、読み出し動作から生じる電荷状態は、要因の中でもとりわけ、電荷状態３０５−ａが最初に記憶されるかどうか電荷状態３１０−ａが最初に記憶されるかどうかに依存することがある。
ヒステリシス・プロット３００−ｂは、記憶される電荷状態３０５−ａおよび３１０−ａの示度の一例を示す。読み出し電圧３３５は、たとえば、図２を参照して説明されるディジット線２１０およびプレート線２１５を介した電圧差として、印加されることがある。ヒステリシス・プロット３００−ｂは、読み出し電圧３３５が負の電圧差Ｖｃａｐである（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅが負である）読み出し動作を示すことがある。キャパシタ上の負の読み出し電圧は、プレート線２１５が最初は高電圧とされ、ディジット線２１０が最初は低電圧（たとえば、接地電圧）である、「プレート・ハイ」読み出し動作と呼ばれることがある。読み出し電圧３３５は、強誘電体キャパシタ２２０上の負の電圧として示されているが、代替動作では、読み出し電圧は、強誘電体キャパシタ２２０上の正の電圧であってもよく、これは、「プレート・ロー」読み出し動作と呼ばれることがある。
読み出し電圧３３５は、メモリ・セル１０５が（たとえば、図２を参照して説明される選択コンポーネント２５０をアクティブ化することによって）選択されるとき、強誘電体キャパシタ２２０の上に印加されることがある。読み出し電圧３３５を強誘電体キャパシタ２２０に印加すると、電荷が、ディジット線２１０およびプレート線２１５を介して強誘電体キャパシタ２２０へと流入するまたはこれから流出することがあり、異なる電荷状態が、強誘電体キャパシタ２２０が電荷状態３０５−ａ（たとえば、論理１）であったか電荷状態３１０−ａ（たとえば、論理０）であったかに応じて起こることがある。
電荷状態３１０−ａ（たとえば、論理１）で強誘電体キャパシタ２２０上で読み出し動作を実行するとき、追加の負の電荷が、強誘電体キャパシタ２２０上に蓄積することがあり、電荷状態は、電荷状態３１０−ｃの電荷および電圧に到達するまでパス３４０をたどることがある。キャパシタ２２０を流れる電荷の量は、ディジット線２１０の真性容量（たとえば、図２を参照して説明される真性容量２６０）に関連することがある。
したがって、電荷状態３１０−ａと電荷状態３１０−ｃとの間の遷移によって示されるように、結果として生じる電圧３５０は、電荷の所与の変化に対する電圧の比較的大きい変化により、比較的大きい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理１を読み出すとき、電荷状態３１０−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的低い電圧であることがある。そのような読み出し動作は、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０の残留分極を変更しないことがあり、したがって、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、強誘電体キャパシタ２２０の上にゼロ正味電圧を印加することによって）除去されたとき、パス３４０を介して電荷状態３１０−ａに戻ることがある。したがって、電荷状態３０５−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、非破壊的読み出しプロセスと考えられ得る。
電荷状態３０５−ａ（たとえば、論理０）において強誘電体キャパシタ２２０上で読み出し動作を実行するとき、記憶される電荷は、正味の負の電荷が強誘電体キャパシタ２２０の上に蓄積するとき、極性を逆転させることがあり、電荷状態は、電荷状態３０５−ｃの電荷および電圧に到達するまでパス３６０をたどることがある。キャパシタ２２０を流れる電荷の量は、やはり、ディジット線２１０の真性容量（たとえば、図２を参照して説明される真性容量２６０）に関連することがある。したがって、電荷状態３０５−ａと電荷状態３０５−ｃとの間の遷移によって示されるように、結果として生じる電圧３５５は、電荷の所与の変化に対する電圧の比較的小さい変化により、比較的小さい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理０を読み出すとき、電荷状態３１０−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的高い電圧であることがある。
さまざまな実施例では、負の読み出し電圧（たとえば、読み出し電圧３３５）を用いた読み出し動作は、電荷状態３０５−ａを記憶したキャパシタ２２０の残留分極の減少または逆転をもたらすことがある。言い換えれば、強誘電体材料の性質により、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、キャパシタ２２０の上でゼロ正味電圧を印加することによって）除去されたとき、電荷状態３０５−ａに戻らないことがある。むしろ、読み出し電圧３３５を用いた読み出し動作後に強誘電体キャパシタ２２０の上にゼロ正味電圧を印加するとき、電荷状態は、分極の大きさの正味減少（たとえば、初期電荷状態３０５−ａよりも小さく正に分極された電荷状態）を示す、電荷状態３０５−ｃから電荷状態３０５−ｄまでパス３６５をたどることがある。したがって、電荷状態３０５−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、破壊的な読み出しプロセスであることがある。しかしながら、いくつかのセンシング・スキームでは、減少された残留分極が、依然として、飽和残留分極状態（たとえば、電荷状態３０５−ａと電荷状態３０５−ｄの両方からの論理１の検出をサポートする）と同じ記憶された論理状態として読み出され、それによって、読み出し動作に関してメモリ・セル１０５にある程度の不揮発性を提供することがある。
電荷状態３０５−ａから電荷状態３０５−ｄまでの遷移は、メモリ・セルの強誘電体キャパシタ２２０の分極における部分的減少および／または部分的逆転（たとえば、電荷状態３０５−ａから電荷状態３０５−ｄへの電荷Ｑの大きさの減少）と関連づけられるセンシング動作の実例となることがある。さまざまな実施例では、センシング動作の結果としてのメモリ・セル１０５の強誘電体キャパシタ２２０の分極の変化の量は、特定のセンシング・スキームに従って選択され得る。いくつかの実施例では、メモリ・セル１０５の強誘電体キャパシタ２２０の分極のより大きい変化を有するセンシング動作は、メモリ・セル１０５の論理状態を検出する際の比較的大きい堅牢さと関連づけられることがある。いくつかのセンシング・スキームでは、電荷状態３０５−ａにおける強誘電体キャパシタ２２０の論理０を検知することは、分極の完全な逆転をもたらすことがあり、強誘電体キャパシタ２２０は、センシング動作後に電荷状態３０５−ａから３１０−ａに遷移する。そのようなセンシング・スキームは、センシング動作が、メモリ・セル１０５の強誘電体キャパシタ２２０の飽和分極大きさの２倍に等しい電荷の遷移が検知されたことに基づき得るので、「２Ｐｒ」センシング・スキームと呼ばれることがある。
読み出し動作を開始した後の電荷状態３０５−ｃおよび電荷状態３１０−ｃの位置は、特定のセンシング・スキームおよび回路を含むいくつかの要因に依存することがある。いくつかの場合では、最終電荷は、メモリ・セル１０５に結合されたディジット線２１０の正味容量に依存することがあり、これは、真性容量２６０、積分器キャパシタなどを含んでよい。たとえば、強誘電体キャパシタ２２０が０Ｖのディジット線２１０に電気的に結合され、電圧３３５がプレート線に印加された場合、ディジット線２１０の電圧は、強誘電体キャパシタ２２０からディジット線２１０の正味容量に流れる電荷によりメモリ・セル１０５が選択されたとき、上昇することがある。したがって、センス・コンポーネント１３０において測定された電圧は、読み出し電圧３３５、または結果として生じる電圧３５０もしくは３５５に等しくないことがあり、代わりに、電荷共有の期間に続くディジット線２１０の電圧に依存することがある。読み出し動作を開始するときヒステリシス・プロット３００−ｂ上の電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線２１０の正味容量に依存することがあり、負荷線分析（ｌｏａｄ−ｌｉｎｅ ａｎａｌｙｓｉｓ）を通して決定されることがある。たとえば、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線２１０の正味容量に関して定義されることがある。その結果、読み出し動作を開始した後の強誘電体キャパシタ２２０の電圧（たとえば、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５０、または電荷状態３０５−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５５）は、異なってよく、強誘電体キャパシタ２２０の初期状態に依存することがある。
強誘電体キャパシタ２２０の初期状態は、（たとえば、図２参照して説明される基準線２８０を介した、または共通アクセス・ラインを介した）基準電圧を用いた読み出し動作から生じるディジット線２１０（または適用可能な場合、信号線２７０）の電圧を比較することによって決定されてよい。いくつかの実施例では、ディジット線電圧は、プレート線電圧と強誘電体キャパシタ２２０上での最終電圧の合計であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５０、または記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５５）。いくつかの実施例では、ディジット線電圧は、電圧３３５とキャパシタ２２０上の最終電圧との間の差であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの（電圧３３５−電圧３５０）、または記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの（電圧３３５−電圧３５５））。
いくつかのセンシング・スキームでは、基準電圧は、基準電圧が、異なる論理状態を読み出すことから生じ得る可能な電圧の間にあるように、生成されることがある。たとえば、基準電圧は、論理０を読み出すときに結果として生じるディジット線電圧よりも低く、論理１を読み出すときに結果として生じるディジット線電圧よりも高いように選択されることがある。他の実施例では、比較は、ディジット線が結合される部分とは異なる、センス・コンポーネント１３０の一部分においてなされることがあり、したがって、基準電圧は、論理０を読み出すときにセンス・コンポーネント１３０の比較部分における結果として生じる電圧よりも低く、論理１を読み出すときにセンス・コンポーネント１３０の比較部分における結果として生じる電圧よりも高いように選択されることがある。センス・コンポーネント１３０による比較中、センシングに基づく電圧は、基準電圧よりも高いまたは低いように決定されることがあり、したがって、メモリ・セル１０５の記憶される論理状態（たとえば、論理０または１）が決定されることがある。
センシング動作中、さまざまなメモリ・セル１０５を読み出すことからの、結果として生じる信号は、さまざまなメモリ・セル１０５間の製造変動または動作変動の関数であることがある。たとえば、さまざまなメモリ・セル１０５のキャパシタは、異なるレベルの容量または飽和分極を有することがあり、したがって、論理１は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよく、論理０は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよい。さらに、真性容量（たとえば、図２を参照して説明される真性容量２６０）は、メモリ・デバイス内のあるディジット線２１０から次のディジット線２１０に変化することがあり、同じディジット線上のあるメモリ・セル１０５から次のメモリ・セル１０５への観点からディジット線２１０内でも変化することがある。したがって、これらおよび他の理由で、論理１を読み出すことは、あるメモリ・セルから次のメモリ・セルへの異なるレベルのディジット線電圧と関連づけられることがあり（たとえば、結果として生じる電圧３５０は、あるメモリ・セル１０５を読み出すことから次のメモリ・セル１０５を読み出すことへ変化することがある）、論理０を読み出すことは、あるメモリ・セルから次のメモリ・セルへの異なるレベルのディジット線電圧と関連づけられることがある（たとえば、結果として生じる電圧３５５は、あるメモリ・セル１０５を読み出すことから次のメモリ・セル１０５を読み出すことへ変化することがある）。
いくつかの実施例では、基準電圧は、論理１を読み出すことと関連づけられる電圧の統計的平均と論理０を読み出すことと関連づけられる電圧の統計的平均との間で提供されることがあるが、基準電圧は、結果として生じる、任意の所与のメモリ・セル１０５に対する論理状態のうちの１つを読み出すことの電圧に比較的近くてよい。結果として生じる、特定の論理状態を（たとえば、メモリ・デバイスの複数のメモリ・セル１０５を読み出すための統計値として）読み出すことの電圧と、関連づけられたレベルの基準電圧との間の最小差は、「最小読み出し電圧差」と呼ばれることがあり、低い最小読み出し電圧差を有することは、所与のメモリ・デバイス内のメモリ・セルの論理状態を確実に検知することの困難さと関連づけられることがある。
製造変動および動作変動を生じやすい複数のメモリ・セル１０５の論理状態を確実に検出するために、センス・コンポーネント１３０は、自己参照技法を用いるように設計されることがあり、メモリ・セル１０５自体は、メモリ・セル１０５を読み出すときに基準信号を提供することに関与する。しかしながら、センス信号と基準信号の両方を提供するために同じメモリ・セル１０５を使用するとき、センス信号と基準信号は、メモリ・セル１０５によって記憶される状態を変更しないアクセス動作を実行するとき、実質的に同一であることがある。たとえば、論理１を記憶する（たとえば、電荷状態３１０−ａを記憶する）メモリ・セル１０５上で自己参照読み出し動作を実行するとき、電圧３３５を印加することを含む第１のアクセス動作は、パス３４０をたどることがあり、電圧３３５を印加することも含む第２の動作も、パス３４０をたどることがあり、第１のアクセス動作および第２のアクセス動作は、（たとえば、メモリ・セル１０５の観点から）実質的に同じアクセス信号をもたらすことがある。
そのような場合、センス信号と基準信号との間の差に依拠するセンス・コンポーネント１３０を用いて、メモリ・セル１０５によって記憶される論理状態を検出するとき、メモリ・デバイスの何らかの他の部分は、アクセス動作が実質的に等しいセンス信号および基準信号を提供し得る場合、そのような差を提供することが必要とされることがある。本開示の実施例によれば、結合容量は、センス・コンポーネント１３０の第１のノード１３１とセンス・コンポーネント１３０の第２のノード１３２との間に提供されることがあり、結合容量は、メモリ・セル１０５によって記憶される論理状態を検出するために用いられ得る信号の差の少なくとも一部分を提供することがある。
図４は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートする回路４００の一実施例を示す。回路４００は、共通アクセス・ライン４１０を介してセンス・コンポーネント１３０−ｂに結合された１つまたは複数のメモリ・セル１０５（図示せず）の論理状態を検知するためのセンス・コンポーネント１３０−ｂを含む。電気信号は、共通アクセス・ライン４１０を介してセンス・コンポーネント１３０−ｂとメモリ・セル１０５との間で通信されることがあり、共通アクセス・ライン４１０は、ＡＭＰＣＡＰラインと呼ばれることがある。単一の共通アクセス・ライン４１０のみが示されているが、センス・コンポーネント１３０のさまざまな他の実施例は、２つ以上のメモリ・セル１０５をセンス・コンポーネント１３０−ｂに接続するために使用され得る２つ以上のアクセス・ライン（たとえば、２つ以上の共通アクセス・ライン４１０）を含むことがある。
センス・コンポーネント１３０−ｂは、メモリ・セル１０５によって記憶された論理状態を検出するときに読み出し動作と関連づけられた信号をラッチするために使用され得るセンス・アンプ４３０を含むことがある。そのようなラッチングと関連づけられた電気信号は、Ｉ／Ｏライン２９０−ａおよび２９０−ｃを介してセンス・コンポーネント１３０−ｂ（たとえば、センス・アンプ４３０）と入出力コンポーネント１４０（図示せず）との間で通信されることがある。いくつかの実施例では、センス・コンポーネント１３０−ｂは、センス・コンポーネント１３０−ｂのさまざまな動作を制御し得る、図１を参照して説明されるメモリ・コントローラ１５０などの、メモリ・コントローラ（図示せず）と電子通信することがある。
センス・コンポーネント１３０−ｂは、センス・アンプ４３０とメモリ・セル１０５との間に（たとえば、センス・アンプ４３０と共通アクセス・ライン４１０との間に）結合された（たとえば、これらの間に配置された）第１のノード１３１−ｂを含む。センス・コンポーネント１３０−ｂは、センス・アンプ４３０とメモリ・セル１０５との間に（たとえば、センス・アンプ４３０と共通アクセス・ライン４１０との間に）結合された（たとえば、これらの間に配置された）、第１のノード１３１−ｂとは別の第２のノード１３２−ｂを含む。センス・コンポーネント１３０−ｂは、第１のノード１３１−ｂと第２のノード１３２−ｂとの間に結合された（たとえば、第１のノード１３１−ｂと第２のノード１３２−ｂを容量的に結合する）結合容量４２０も含む。言い換えれば、第１のノード１３１−ｂおよび第２のノード１３２−ｂは、結合容量４２０を通して互いに容量的に結合されることがある。
いくつかの実施例では、結合容量４２０は、センス・コンポーネントのキャパシタ素子であってよい。言い換えれば、結合容量４２０は、ノード間の特定の容量を提供するためにセンス・コンポーネント１３０−ｂのノード間に形成された特定の特徴（たとえば、キャパシタを形成することと関連づけられた専用特徴）を含むことがある。いくつかの実施例では、結合容量４２０は、センス・コンポーネント１３０−ｂの真性容量であってよい。言い換えれば、結合容量４２０は、ノード間の特定の容量を提供し、他の機能も提供する、センス・コンポーネント１３０−ｂのノード間に形成された特徴を含んでよい。たとえば、結合容量４２０は、近接性および電気的絶縁により第１のノード１３１−ｂと第２のノード１３２−ｂとの間の実質的な容量結合を提供する、隣接する導電トレースまたは第１のセンス・アンプおよび第２のセンス・アンプのコンポーネントの表面などの、センス・アンプ４３０の第１のアンプコンポーネントおよびセンス・アンプ４３０の第２のアンプコンポーネントの特徴（たとえば、センス・アンプ４３０のサブコンポーネント）と関連づけられることがある。本開示によるセンス・コンポーネント１３０のさまざまな実施例では、結合容量４２０は、１つまたは複数のキャパシタ素子を含んでもよいし、真性容量を提供する１つまたは複数の特徴を含んでもよいし、それらのさまざまな組み合わせを含んでもよい。
さまざまな実施例では、第１のノード１３１−ｂおよび第２のノード１３２−ｂは、１つまたは複数のスイッチング・コンポーネント（図示せず）によってセンス・コンポーネント１３０−ｂの他の部分から選択的に結合または絶縁されることがある。たとえば、センス・コンポーネント１３０−ｂは、第１のノードとの第２のノードの容量結合を選択的に調整することをサポートする、第１のノードと第２のノードとの間に結合されたスイッチング・コンポーネントを含んでよい。追加的または代替的に、センス・コンポーネント１３０−ｂは、メモリ・セルを第１のノードと選択的に結合することをサポートする、メモリ・セルと第１のノードとの間に結合されたスイッチング・コンポーネントを含んでよい。追加的または代替的に、センス・コンポーネント１３０−ｂは、メモリ・セルと第２のノードとの間に結合されたスイッチング・コンポーネントを含んでよく、第３のスイッチング・コンポーネントは、メモリ・セルを第２のノードと選択的に結合させるように構成される。いくつかの実施例では、第１のノード１３１−ｂ、または第２のノード１３２−ｂ、またはその両方は、接地電圧源にも容量的に結合されてもよいし、何らかの他の電圧源にも容量的に結合されてもよい。
センス・コンポーネントは、高いセンス・コンポーネントソース電圧と低いセンス・コンポーネントソース電圧を含んでよいし、これらが提供されてもよい。たとえば、センス・コンポーネントは、比較的高い電圧レベルＶＨを有する高センス・コンポーネント電圧源２６５−ｅに結合されることがある。いくつかの実施例では、ＶＨは、ＶＡＲＹと呼ばれることがあり、約１．６Ｖの電圧を有することがある。センス・コンポーネントは、比較的低い電圧レベルＶＬを有する低センス・コンポーネント電圧源２６５−ｄにも結合されることがある。いくつかの実施例では、ＶＬは、接地電圧または仮想接地電圧（たとえば、０Ｖ）であってよい。いくつかの実施例では、センス・コンポーネント１３０は、他の電圧源２６５（図示せず）に結合されてもよいし、これを含んでもよい。
センス・コンポーネント１３０−ｂが、特定の境界を反映するように破線を用いて示されているが、そのような境界は、例示の目的で示されているにすぎない。言い換えれば、本開示によるセンス・コンポーネント１３０は、回路４００に示される破線境界とは異なる境界を有すると考えられ得る。たとえば、センス・コンポーネント１３０は、共通アクセス・ライン４１０がセンス・コンポーネント１３０の外部で別個の分岐に分割されるように、実質的にセンス・コンポーネント１３０の境界にある第１のノード１３１と第２のノード１３２を有すると考えられることがある。さらに、いくつかの実施例では、センス・コンポーネント１３０は、電圧源がセンス・コンポーネント１３０の例示的な境界内にあるであろうように、電圧源２６５−ｄおよび２６５−ｅなどの電圧源を含むと考えられることがある。
結合容量４２０を含むことによって、センス・コンポーネント１３０−ｂは、そのような容量結合を含まないセンス・コンポーネントと比較して、自己参照読み出し動作をサポートするための改善された機能を提供することがある。たとえば、センス信号は、第１のアクセス動作時に第１のノード１３１−ｂにおいてメモリ・セル１０５から生成または発生されることがあり、基準信号は、第２のアクセス動作時に第２のノード１３２−ｂにおいて同じメモリ・セル１０５から生成または発生されることがある。第２のノード１３２−ｂにおいて基準信号を生成することは、第１のノード１３１−ａにおける挙動に影響を与えることがある（たとえば、第１のノード１３１−ｂにおける電圧、または第１のノード１３１−ａと関連づけられた電荷の量の変化を引き起こす）。そのような影響（たとえば、結合容量４２０によって提供される）によって、アクセス動作自体が実質的に同じ信号と関連づけられ得る（たとえば、同じ電流と関連づけられるアクセス動作、同じ電圧と関連づけられるアクセス動作、または同じ量の電荷と関連づけられるアクセス動作）ときですら、センス・コンポーネント１３０−ｂが第１のノード１３１−ｂと第２のノード１３２−ｂとの間の信号の差を検出することが可能にされる。
図５は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートする回路５００の一実施例を示す。回路５００は、メモリ・セル１０５−ｂの論理状態を検知するためのセンス・コンポーネント１３０−ｃを含む。電気信号は、ディジット線２１０−ｃおよび共通アクセス・ライン４１０−ａ（たとえば、ＡＭＰＣＡＰラインまたはＡＭＰＣＡＰノード）を介してセンス・コンポーネント１３０−ｃとメモリ・セル１０５−ｂとの間で通信されることがあり、ディジット線２１０−ｃと共通アクセス・ライン４１０−ａは、組み合わせて、メモリ・セル１０５−ｂの単一アクセス・ラインと呼ばれることがある。アクセス・ラインの信号は、図示のように、ディジット線２１０−ｃ上の電圧ＶＤＬおよび共通アクセス・ライン４１０−ａ上のＶＡＭＰＣＡＰによって示されることがある。
回路は、可変電圧源５５０に結合され得る積分器キャパシタ５３０も含んでよい。積分器キャパシタ５３０は、ＡＭＰＣＡＰと呼ばれることがある。積分器キャパシタ５３０は、第１の端子５３１において共通アクセス・ライン４１０−ａに結合され、第２の端子５３２において可変電圧源５５０に結合されてよい。例示的な回路５００は、電圧源５１０−ｆによって可能にされ得る、ディジット線２１０−ａと共通アクセス・ライン４１０−ａとの間に結合されたアンプ２７５−ａも含んでよい。
回路５００は、（たとえば、論理信号ＷＬによって）メモリ・セル１０５−ｂを選択または選択解除するためのワード線２０５−ｃを含むことがある。回路５００は、メモリ・セル１０５−ｂのキャパシタのセル・プレートにアクセスするためのプレート線２１５−ｃも含んでよい。したがって、メモリ・セル１０５−ｂは、第１のアクセス・ライン（たとえば、ディジット線２１０−ｃおよび共通アクセス・ライン４１０−ａ）と第２のアクセス・ライン（たとえば、ワード線２０５−ｃ）との間に結合されたメモリ・セルを表すことがある。電気信号は、入出力ライン２９０−ｂおよび２９０−ｃを介してセンス・コンポーネント１３０−ｃと入出力コンポーネント１４０（図示せず）との間で通信されることがあり、入出力ライン２９０−ｂおよび２９０−ｃの信号はそれぞれ、電圧ＶｓｉｇおよびＶｒｅｆによって示され得る。言い換えれば、センス・コンポーネント１３０−ｃは、メモリ・セル１０５−ｂに結合され、入出力コンポーネント１４０に結合されることがある。
センス・コンポーネント１３０−ｃは、第１のノード１３１−ｃと、第２のノード１３２−ｃとを有することがあり、センス・コンポーネント１３０−ｃは、第１のノード１３１−ｃおよび第２のノード１３２−ｃにおける信号に少なくとも一部は基づいてメモリ・セル１０５−ｂの論理状態を決定するように構成されることがある。いくつかの実施例では、第１のノード１３１−ｃおよび第２のノード１３２−ｃは、図４を参照して説明されるセンス・アンプ４３０の一例であり得る、センス・コンポーネント１３０−ｃのセンス・アンプ４３０−ａのノードを示すことがある。第１のノード１３１−ｃおよび第２のノード１３２−ｃは、センス・アンプ４３０−ａの例示的な境界内に示されているが、本開示によるさまざまな実施例では、第１のノード１３１−ｃおよび第２のノード１３２−ｃは、センス・アンプ４３０−ａの例示的な境界内に配置されてもよいし、センス・アンプ４３０−ａの例示的な境界に配置されてもよいし、センス・アンプ４３０−ａの例示的な境界の外部に配置されてもよい。いくつかの実施例では、そのような場所のうちの２つ以上（たとえば、第１のノード１３１−ｃまたは第２のノード１３２−ｃのどちらかの場合）は、電気的に等価であることがある。
いくつかの実施例では、第１のノード１３１−ｃは、信号ノードと呼ばれることがあり、センス・コンポーネント１３０−ｃの信号線（ＳＬ）に電気的に等しくてもよいし、これと関連づけられ（たとえば、これに結合され）てもよい。第１のノード１３１−ｃは、スイッチング・コンポーネント５２０−ｄを介して共通アクセス・ライン４１０−ａに結合されることがあり、スイッチング・コンポーネント５２０−ｄは、論理信号ＳＷ４によってアクティブ化または非アクティブ化され得る。言い換えれば、スイッチング・コンポーネント５２０−ｄは、メモリ・セル１０５−ｂと第１のノード１３１−ｃとの間に結合されたスイッチング・コンポーネント５２０を示し、メモリ・セル１０５−ｂを第１のノード１３１−ｃと選択的に結合させるように構成されることがある。
いくつかの実施例では、第２のノード１３２−ｃは、基準ノードと呼ばれることがあり、センス・コンポーネント１３０−ｃの基準線（ＲＬ）に電気的に等しくてもよいし、これと関連づけられ（たとえば、これに結合され）てもよい。第２のノード１３２−ｃは、スイッチング・コンポーネント５２０−ｅを介して共通アクセス・ライン４１０−ａに結合されることがあり、スイッチング・コンポーネント５２０−ｅは、論理信号ＳＷ５によってアクティブ化または非アクティブ化され得る。言い換えれば、スイッチング・コンポーネント５２０−ｅは、メモリ・セル１０５−ｂと第２のノード１３２−ｃとの間に結合されたスイッチング・コンポーネント５２０を示し、メモリ・セル１０５−ｂを第２のノード１３２−ｃと選択的に結合させるように構成されることがある。
いくつかの実施例では、第１のノード１３１および第２のノード１３２は、センス・コンポーネント１３０−ｃの異なる部分に配置されることがあり、この部分は、回路５００に示される第１のノード１３１−ｃおよび第２のノード１３２−ｃの位置に電気的に等しくてもよいし、等しくなくてもよい。たとえば、第１のノード１３１−ｃは、センス・アンプ４３０−ａの外部に配置される（たとえば、そのような場所と電気的に等価である）と考えられることがあり、したがって、第１のノード１３１−ｃは、センス・アンプ４３０−ａとメモリ・セル１０５−ｂとの間に結合される（たとえば、これらの間に配置される）と考えられることがある。別の実施例では、第２のノード１３２−ｃは、センス・アンプ４３０−ａの外部に配置される（たとえば、そのような場所と電気的に等価である）と考えられることがあり、したがって、第２のノード１３２−ｃは、センス・アンプ４３０−ａとメモリ・セル１０５−ｂとの間に結合される（たとえば、これらの間に配置される）と考えられることもある。いくつかの実施例では、第１のノード１３１−ｃは、入出力ライン２９０−ｂに電気的に等しいことがあり、第２のノード１３２−ｃは、入出力ライン２９０−ｃに電気的に等しいことがある。他の実施例では、第１のノード１３１−ｃおよび第２のノード１３２−ｃは、センス・コンポーネント１３０の他の部分を指すことがあり、入出力ライン２９０に電気的に等しくてもよいし、これに等しくなくてもよい。
本開示の実施例によれば、第１のノード１３１−ｃおよび第２のノード１３２−ｃは、互いに容量的に結合されることがある。たとえば、回路５００は、結合容量４２０−ａを含むことがあり、結合容量４２０−ａは、センス・アンプ４３０−ａの真性容量を示すことがある。結合容量４２０−ａは、ノード間の特定の容量を提供し、他の機能も提供する、第１のノード１３１−ｃと第２のノード１３２−ｃとの間に形成された特徴を含んでよい。たとえば、センス・アンプ４３０−ａは、第１のアンプ５４０−ａおよび第２のアンプ５４０−ｂなどの１つまたは複数のアンプ構成要素を含んでよい。結合容量４２０−ａは、近接性および電気的絶縁により結合容量４２０−ａの容量的性質を提供する隣接する導電トレースまたは第１のアンプ５４０−ａおよび第２のアンプ５４０−ｂの表面などの、第１のアンプ５４０−ａおよび第２のアンプ５４０−ｂの特徴と関連づけられることがある。
追加的または代替的に、いくつかの実施例では、回路５００は、結合容量４２０−ｂを含むことがあり、結合容量４２０−ｂは、センス・コンポーネント１３０−ｃのキャパシタ素子を示すことがある。さまざまな実施例では、結合容量４２０−ｂは、センス・アンプ４３０−ａと関連づけられて（たとえば、その例示的な境界内に含まれて）もよいし、これと関連づけられなくて（たとえば、その例示的な境界内に含まれなくて）もよい。容量結合４２０−ｂは、ノード間の特定の容量を提供するために、第１のノード１３１−ｃと第２のノード１３２−ｃとの間に形成される特定の特徴を含むことがある。いくつかの実施例では、結合容量４２０−ｂは、（たとえば、スイッチング・コンポーネントによって）選択的に調整されることがある。たとえば、回路５００は、スイッチング・コンポーネント５２０−ｆを含んでよく、スイッチング・コンポーネント５２０−ｆは、論理信号ＳＷ６によってアクティブ化されてもよいし非アクティブ化されてもよく、論理信号ＳＷ６は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合を可能または不可能にすることがある。言い換えれば、スイッチング・コンポーネント５２０−ｆは、第１のノード１３１−ｃと第２のノード１３２−ｃとの間に結合されたスイッチング・コンポーネント５２０を示し、第１のノード１３１−ｃとの第２のノード１３２−ｃの容量結合を選択的に調整する（たとえば、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合を選択的に調整する）ように構成されることがある。
他の実施例では、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量４２０−ｂおよびスイッチング・コンポーネント５２０−ｆの順序が入れ替えられることがある。本開示によるセンス・コンポーネント１３０のさまざまな実施例は、結合容量４２０−ａ（たとえば、真性容量結合）のうちの１つまたは複数を含んでもよいし、結合容量４２０−ｂ（たとえば、キャパシタ素子）のうちの１つまたは複数を含んでもよいし、これらのさまざまな組み合わせを含んでもよい。
回路５００は、さまざまな電圧源５１０を含んでよく、電圧源５１０は、さまざまな電圧供給源および／または例示的な回路５００を含むメモリ・デバイスの共通接地点もしくは仮想接地点に結合されることがある。
電圧源５１０−ａは、電圧Ｖ０を有する共通基準電圧と関連づけられ得る共通接地点（たとえば、シャーシグランド、中性点など）を表すことがあり、電圧Ｖ０から、他の電圧が定義される。電圧源５１０−ａは、ディジット線２１０−ｃの真性容量２６０−ｃを介してディジット線２１０−ｃに結合されることがある。
電圧Ｖ１を有する電圧源５１０−ｂは、プレート線電圧源を表すことがあり、メモリ・セル１０５−ｂのプレート線２１５−ｃを介してメモリ・セル１０５−ｂに結合されることがある。さまざまな実施例では、電圧源５１０−ｂは、図３のヒステリシス・プロット３００−ａおよび３００−ｂを参照して説明されるそれらの動作を含む、アクセス動作（たとえば、読み出し動作または書き込み動作）に使用されることがある。
電圧Ｖ２を有する電圧源５１０−ｃは、プレチャージ（ｐｒｅｃｈａｒｇｅ）電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｂを介して共通アクセス・ライン４１０−ａに結合されることがあり、スイッチング・コンポーネント５２０−ｂは、論理信号ＳＷ２によってアクティブ化または非アクティブ化され得る。
回路５００の実施例では、可変電圧源５５０は、電圧Ｖ３を有する電圧源５１０−ｄと、電圧Ｖ４を有する電圧源５１０−ｅとを含むことがあり、論理信号ＳＷ３によってスイッチング・コンポーネント５２０−ｃによる積分器キャパシタ５３０との接続に選択されることがある。いくつかの実施例では、電圧源５１０−ｄは、共通接地点（図示せず）に結合されることがある。他の実施例では、電圧源５１０−ｄは、正の電圧または負の電圧を提供する電圧供給源に結合されることがある。電圧源５１０−ｅは、さまざまなアクセス動作に対して、電圧源５１０−ｄの電圧よりも高い電圧（たとえば、高い大きさ）を有する電圧供給源に結合され、それによって、（たとえば、Ｖ４−Ｖ３に等しい、または電圧源５１０−ｄが接地されているときは単にＶ４である、電圧源５１０−ｅと５１０−ｄとの間の電圧の差に従って）本明細書において説明されるブースト機能を提供することがある。可変電圧源５５０は、２つの電圧源５１０とスイッチング・コンポーネント５２０とを含むように示されているが、本明細書における動作をサポートする可変電圧源５５０は、積分器キャパシタ５３０の第２の端子５３２に可変電圧を提供する電圧バッファなどの他の構成を含んでよい。
電圧Ｖ５を有する電圧源５１０−ｆは、アンプ電圧源（たとえば、カスコード電圧源）を表すことがあり、図２を参照して説明されるアンプ２７５の一実施例であってよいアンプ２７５−ａに結合されることがある。たとえば、アンプ２７５−ａはトランジスタであってよく、電圧源５１０−ｌはトランジスタのゲートに結合されてよい。アンプ２７５−ａは、第１の端子において共通アクセス・ライン４１０−ａ、第２の端子においてディジット線２１０−ｃに結合されてよい。言い換えれば、アンプ２７５−ａは、ディジット線２１０−ｃと共通アクセス・ライン４１０−ａとの間に結合されてよい。
アンプ２７５−ａは、ディジット線２１０−ｃと共通アクセス・ライン４１０−ａとの間の信号の変換を提供することがある。たとえば、アンプ２７５−ａは、ディジット線２１０−ｃの電圧の減少時に（たとえば、メモリ・セル１０５−ｂの選択時に）電圧源５１０−ｆによって供給されるまたは可能にされる、共通アクセス・ライン４１０−ａからディジット線２１０−ｃへの電荷の流れ（たとえば、電流）を可能にすることがある。ディジット線２１０−ｃへの電荷の比較的小さい流れは、共通アクセス・ライン４１０−ａの電圧の比較的小さい変化と関連づけられてよいが、ディジット線２１０−ｃへの電荷の比較的大きい流れは、共通アクセス・ライン４１０−ａの電圧の比較的大きい変化と関連づけられてよい。共通アクセス・ライン４１０−ａの正味容量に従って、たとえば、共通アクセス・ライン４１０−ａは、メモリ・セル１０５−ｂを選択した後のアンプ２７５−ａ上での電荷の流れに応じて、電圧の比較的小さい変化を受けてもよいし、電圧の比較的大きい変化を受けてもよい。いくつかの実施例では、アンプ２７５−ａは、スイッチング・コンポーネント５２０−ａによってディジット線２１０−ｃから絶縁されることがあり、スイッチング・コンポーネント５２０−ａは、論理信号ＳＷ１によってアクティブ化または非アクティブ化され得る。アンプ２７５−ａは、アンプ２７５−ａがディジット線２１０−ｃの電圧に応じて電荷の流れをどのように調節するかに関連する、「電圧レギュレータ」または「バイアス・コンポーネント」とも呼ばれることがある。
電圧源５１０−ｇは、電圧Ｖ６を有する基準電圧源と関連づけられ得る信号側センス・コンポーネント基準点（たとえば、シャーシグランド、中性点など）を表すことがある。さまざまな実施例では、電圧源５１０−ｇは、電圧源５１０−ａの共通接地点と同じ基準点と関連づけられてもよいし、これと関連づけられなくてもよい。電圧源５１０−ｇは、容量５６０−ａを介してセンス・コンポーネント１３０−ｃ（たとえば、電気的に等価であってもよいし等価でなくてもよい、第１のノード１３１−ｃまたはセンス・コンポーネント１３０−ｃの信号線）に結合されることがある。したがって、いくつかの実施例では、第１のノード１３１−ｃは、電圧源５１０−ｇと（たとえば、容量５６０−ａを介して）容量的に結合されることがあり、電圧源５１０−ｇは接地電圧源であってよい。さまざまな実施例では、容量５６０−ａは、センス・コンポーネント１３０−ｃの一部として含まれると考えられてもよいし、考えられなくてもよい。
電圧源５１０−ｈは、電圧Ｖ７を有する基準電圧源と関連づけられ得る基準側センス・コンポーネント基準点（たとえば、シャーシグランド、中性点など）を表すことがある。さまざまな実施例では、電圧源５１０−ｈは、電圧源５１０−ａの共通接地点と同じ基準点と関連づけられてもよいし、これと関連づけられなくてもよく、電圧源５１０−ｇと同じ電圧レベルと関連づけられてもよいし、この電圧レベルと関連づけられなくてもよい。たとえば、電圧源５１０−ｈは、センス・コンポーネント１３０−ｃの対称性を改善するために電圧源５１０−ｇと同じ電圧を有するように選択されてもよいし、電圧源５１０−ｈは、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の信号をバイアスするために電圧源５１０−ｇとは異なる電圧を有するように選択されてもよい。
電圧源５１０−ｈは、容量５６０−ｂを介してセンス・コンポーネント１３０−ｃ（たとえば、電気的に等価であってもよいし等価でなくてもよい、第２のノード１３２−ｃまたはセンス・コンポーネント１３０−ｃの基準線）に結合されることがある。したがって、いくつかの実施例では、第２のノード１３２−ｃは、電圧源５１０−ｈと（たとえば、容量５６０−ｂを介して）容量的に結合されることがあり、電圧源５１０−ｈは接地電圧源であってよい。容量５６０−ｂは、容量５６０−ａと同じ量の容量を有してもよいし、異なる量の容量を有してもよい。たとえば、容量５６０−ｂは、センス・コンポーネント１３０−ｃの対称性を改善するために容量５６０−ａと同じ量の容量を有するように選択されてもよいし、容量５６０−ｂは、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の信号をバイアスするために容量５６０−ａとは異なる量の容量を有するように選択されてもよい。さまざまな実施例では、容量５６０−ｂは、センス・コンポーネント１３０−ｃの一部として含まれると考えられてもよいし、考えられなくてもよい。
回路５００の実施例は、さまざまな均等化電圧源も含んでよく、この均等化電圧源は各々、共通接地、シャーシグランド、または中性点（たとえば、電圧源５１０−ａと同じ電圧供給源または基準点）と関連づけられてもよいし、何らかの他の電圧供給源と関連づけられてもよい。
電圧Ｖ８を有する電圧源５１０−ｉは、基準側均等化電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｉを介してセンス・コンポーネント１３０−ｃ（たとえば、電気的に等価であってもよいし等価でなくてもよい、第２のノード１３２−ｃまたはセンス・コンポーネント１３０−ｃの基準線）に結合されることがあり、スイッチング・コンポーネント５２０−ｉは、論理信号ＥＱ０によってアクティブ化または非アクティブ化され得る。
電圧Ｖ９を有する電圧源５１０−ｊは、信号側均等化電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｊを介してセンス・コンポーネント１３０−ｃ（たとえば、電気的に等価であってもよいし等価でなくてもよい、第１のノード１３１−ｃまたはセンス・コンポーネント１３０−ｃの信号線）に結合されることがあり、スイッチング・コンポーネント５２０−ｊは、論理信号ＥＱ１によってアクティブ化または非アクティブ化され得る。
電圧Ｖ１０を有する電圧源５１０−ｋは、ディジット線均等化電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｋを介してディジット線２１０−ｃに結合されることがあり、スイッチング・コンポーネント５２０−ｋは、論理信号ＥＱ２によってアクティブ化または非アクティブ化され得る。
回路５００の実施例は、センス・アンプ電圧源も含んでよく、このセンス・アンプ電圧源は、図２を参照して説明される電圧源２６５−ｂおよび２６５−ｃの実施例であってよい。
電圧Ｖ１１を有する電圧源５１０−ｌは、センス・アンプ低電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｇを介してセンス・アンプ４３０−ａ（たとえば、アンプ５４０−ｂ）に結合されることがあり、スイッチング・コンポーネント５２０−ｇは、論理信号ＳＷ７によってアクティブ化または非アクティブ化され得る。
電圧Ｖ１２を有する電圧源５１０−ｍは、センス・アンプ高電圧源を表すことがあり、スイッチング・コンポーネント５２０−ｈを介してセンス・アンプ４３０−ａ（たとえば、アンプ５４０−ａ）に結合されることがあり、スイッチング・コンポーネント５２０−ｈは、論理信号ＳＷ８によってアクティブ化または非アクティブ化され得る。
回路５００内に示される論理信号（たとえば、ＳＷ１〜ＳＷ８、ＥＱ０〜ＥＱ２、およびＷＬ）の各々は、図１を参照して説明されるメモリ・コントローラ１５０などのメモリ・コントローラ（図示せず）によって提供されることがある。いくつかの実施例では、いくつかの論理信号が、他のコンポーネントによって提供されることがある。たとえば、論理信号ＷＬは、図１を参照して説明される行デコーダ１２５などの行デコーダ（図示せず）によって提供されることがある。
いくつかの実施例では、電圧源５１０−ｌおよび５１０−ｍが、特定の入力パラメータまたは出力パラメータに従って選択されることがある。たとえば、電圧源５１０−ｌおよび５１０−ｍはそれぞれ、いくつかのＤＲＡＭまたはＦｅＲＡＭの慣例などのいくつかのＩ／Ｏコンポーネント慣例に従って、実質的に０Ｖおよび１Ｖであることがある。
さまざまな実施例では、電圧源５１０は、電圧供給源および／または例示的な回路５００を含むメモリ・デバイスの共通接地点もしくは仮想接地点の異なる構成に結合されてよい。たとえば、いくつかの実施形態では、電圧源５１０−ａ、５１０−ｄ、５１０−ｇ、５１０−ｈ、５１０−ｉ、５１０−ｊ、５１０−ｋ、および５１０−ｌ、またはこれらの任意の組み合わせは、同じ接地点または仮想接地点に結合されてよく、メモリ・セル１０５−ｂにアクセスするさまざまな動作に対して実質的に同じ基準電圧を提供することがある。
いくつかの実施形態では、いくつかの電圧源５１０が、メモリ・デバイスの同じ電圧供給源に結合されることがある。たとえば、いくつかの実施形態では、電圧源５１０−ｃおよび５１０−ｅは、ある電圧（たとえば、「ＶＡＲＹ」と呼ばれることがある、１．５Ｖの電圧）を有する電圧供給源に結合されることがある。そのような実施形態では、共通アクセス・ライン４１０−ａは、センシングのためにワード線２０５−ａを介してメモリ・セル１０５−ｂを選択する前に、２＊ＶＡＲＹ、すなわち約３．０Ｖに実質的に等しい電圧に急増されることがある。
電圧源５１０は、共通電圧供給源および／または接地点に結合されることがあるが、共通電圧供給源または共通接地点に結合された電圧源５１０の各々の電圧は、それぞれの電圧源５１０と関連づけられた共通電圧供給源または共通接地点との間の回路５００におけるさまざまな差（たとえば、導体長さ、幅、抵抗、容量など）により、異なることがある。
図６Ａおよび図６Ｂは、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートする例示的な読み出し動作の動作を示すタイミング図６００を示す。タイミング図６００は、図５の例示的な回路５００のコンポーネントに関して説明され、自己参照読み出し動作の一実施例を示すことがある。
タイミング図６００の実施例では、メモリ・セル１０５−ｂは、本明細書において（たとえば、図３を参照して）説明されるように、最初に、論理１状態を記憶する。さらに、電圧源５１０−ａ、５１０−ｄ、５１０−ｇ、５１０−ｈ、５１０−ｉ、５１０−ｊ、５１０−ｋ、および５１０−ｌは、（たとえば、接地または仮想接地により）接地されていると考えられ、したがって、ゼロ電圧（たとえば、Ｖ０＝０Ｖ、Ｖ３＝０Ｖ、Ｖ６＝０Ｖ、Ｖ７＝０Ｖ、Ｖ８＝０Ｖ、Ｖ９＝０Ｖ、Ｖ１０＝０Ｖ、およびＶ１１＝０Ｖ）であると考えられる。しかしながら、本開示による自己参照読み出し動作の他の実施例では、電圧源５１０−ａ、５１０−ｄ、５１０−ｇ、５１０−ｈ、５１０−ｉ、５１０−ｊ、５１０−ｋ、および５１０−ｌは非ゼロ電圧であることがあり、したがって、タイミング図６００によって示される電圧は、それに応じて調整されてよい。
いくつかの実施例では、タイミング図６００の動作を開始する前に、ディジット線２１０−ｃとプレート線２１５−ｃは同じ電圧に制御されてよく、これにより、メモリ・セル１０５−ｂ上での電荷漏洩が最小にされ得る。たとえば、タイミング図６００によれば、ディジット線２１０−ｃは、０Ｖの初期電圧を有することがあり、この電圧は、プレート線２１５−ｃの初期電圧と同じであってよい。いくつかの実施例では、ディジット線２１０−ｃは、（たとえば、論理信号ＥＱ２をアクティブ化した結果としてスイッチング・コンポーネント５２０−ｋをアクティブ化することによって）タイミング図６００の動作の前に均等化されていることがあり、スイッチング・コンポーネント５２０−ｋは、ディジット線２１０−ｃを均等化電圧源（たとえば、電圧源５１０−ｋ）に結合させ得る。他の実施例では、ディジット線２１０−ｃおよびプレート線２１５−ｃが、接地電圧とは異なる何らかの他の初期電圧を有することがある。さらに、タイミング図６００は、ワード線が選択されておらず（たとえば、論理信号ＷＬが非アクティブ化されており）、ディジット線２１０−ｃが均等化電圧源５１０−ｋから絶縁される（たとえば、論理信号ＥＱ２が非アクティブ化される）、初期状態で始まることがある。
６０１では、読み出し動作は、第１のノード１３１−ｃを均等化すること（たとえば、センス・コンポーネント１３０−ｃの信号線を均等化すること）を含んでよい。たとえば、６０１では、読み出し動作は、（たとえば、論理信号ＥＱ１をアクティブ化することによって）スイッチング・コンポーネント５２０−ｊをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｊは、第１のノード１３１−ｃを均等化電圧源（たとえば、電圧源５１０−ｊ）に結合させ得る。したがって、６０１では、第１のノード１３１−ｃにおける電圧（たとえば、Ｖｓｉｇ）は、均等化電圧（たとえば、０Ｖ）にされることがあり、均等化電圧は、第１のノード１３１−ｃのための初期条件とは異なってもよいし、異ならなくてもよい。
６０２では、読み出し動作は、（たとえば、論理信号ＳＷ２をアクティブ化することによって）スイッチング・コンポーネント５２０−ｂをアクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｂをアクティブ化することによって、電圧源５１０−ｃが共通アクセス・ライン４１０−ａに接続されることがあり、したがって、共通アクセス・ライン４１０−ａの電圧（たとえば、ＶＡＭＰＣＡＰ）は、電荷が積分器キャパシタ５３０に流入するとき、電圧レベルＶ２に上昇することがある。６０２においてスイッチング・コンポーネント５２０−ｂをアクティブ化することによって、積分器キャパシタ５３０に対する第１のプレチャージング（ｐｒｅｃｈａｒｇｉｎｇ）動作が開始され得る。たとえば、６０２では、スイッチング・コンポーネント５２０−ｃは、電圧源５１０−ｄ（たとえば、０Ｖにおける接地電圧または仮想接地電圧）が積分器キャパシタ５３０の第２の端子５３２に結合され、電圧源５１０−ｃが積分器キャパシタ５３０の第１の端子５３１に結合されるように、非アクティブ化されてよい。したがって、積分器キャパシタ５３０は、電圧源５１０−ｃと電圧源５１０−ｄとの間の電圧差に従って充電され得る。
６０３では、読み出し動作は、（たとえば、論理信号ＳＷ２を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｂを非アクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｂを非アクティブ化することによって、電圧源５１０−ｃが共通アクセス・ライン４１０−ａから絶縁されることがあり、共通アクセス・ライン４１０−ａの電圧は、電圧レベルＶ２に保たれることがある。スイッチング・コンポーネント５２０−ｂを非アクティブ化すると、共通アクセス・ライン４１０−ａと、したがって積分器キャパシタ５３０の第１の端子５３１は、フローティングであり得る。
６０４では、読み出し動作は、（たとえば、論理信号ＳＷ３をアクティブ化することによって）スイッチング・コンポーネント５２０−ｃをアクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｃをアクティブ化することによって、電圧源５１０−ｄが積分器キャパシタ５３０の第２の端子５３２に結合されていることから電圧源５１０−ｅが積分器キャパシタ５３０の第２の端子５３２に結合されていることへの遷移が引き起こされ得る。より高い電圧で積分器キャパシタ５３０の第２の端子５３２を電圧源に接続することによって、積分器キャパシタ５３０によって記憶される電荷は、より高い電圧に急増されることがあり、したがって、積分器キャパシタ５３０の第１の端子５３１に結合された共通アクセス・ライン４１０−ａの電圧（たとえば、ＶＡＭＰＣＡＰ）は、電圧レベル（Ｖ２＋Ｖ４）に上昇することがある。したがって、スイッチング・コンポーネント５２０−ｃをアクティブ化することによって、積分器キャパシタ５３０に対する第１のブースト動作が開始され得る。
６０５では、読み出し動作は、第１のノード１３１−ｃを均等化電圧源５１０−ｊから絶縁することを含んでよい。たとえば、６０５では、読み出し動作は、（たとえば、論理信号ＥＱ１を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｊを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｊは、第１のノード１３１−ｃを均等化電圧源（たとえば、電圧源５１０−ｊ）から結合解除させ得る。６０５では、第１のノード１３１−ｃにおける電圧は、均等化電圧（たとえば、０Ｖ）のままであってよい。いくつかの実施例では、６０１〜６０５の動作は、第１のプレチャージ動作と呼ばれることがある。
６０６では、読み出し動作は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量を可能にすることを含んでよい。たとえば、６０６では、読み出し動作は、（たとえば、論理信号ＳＷ６をアクティブ化することによって）スイッチング・コンポーネント５２０−ｆをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｆは、結合容量４２０−ｂ（たとえば、センス・コンポーネント１３０−ｃのキャパシタ素子）を介して第１のノード１３１−ｃを第２のノード１３２−ｃに結合させ得る。結合容量４２０−ｂまたはスイッチング・コンポーネント５２０−ｆを含まないセンス・コンポーネント１３０とともに実行される自己参照読み出し動作の実施例では、６０６の動作は省略されてよい。
６０７では、読み出し動作は、メモリ・セル１０５−ｂと関連づけられたディジット線２１０−ｃに共通アクセス・ライン４１０−ｃを結合させることを含んでよい。たとえば、６０７では、読み出し動作は、（たとえば、論理信号ＳＷ１をアクティブ化することによって）スイッチング・コンポーネント５２０−ａをアクティブ化することを含んでよい。その結果、電荷が、アンプ２７５−ａを通して、積分器キャパシタ５３０とディジット線２１０−ｃの真性容量２６０−ｃとの間で共有され得る。
いくつかの実施例では、６０７におけるディジット線の電圧（たとえば、ＶＤＬ）は、電圧源５１０−ｆ（たとえば、Ｖ５）を下回ることがあり、これは、アンプ２７５−ａのしきい値電圧が超えられることを可能にし得る。アンプ２７５−ａのしきい値電圧が超えられるとき、アンプ２７５−ａの特性に応じて、電荷が、共通アクセス・ライン４１０−ｃから（たとえば、積分器キャパシタ５３０から）アンプ２７５−ｃ上のディジット線２１０−ｃに流れることがある、ならびに比較的少量の電荷が電圧源５１０−ｆから流れることがある。したがって、電荷は、ディジット線２１０−ｃの電圧がＶ５−Ｖｔｈ，ａｍｐに等しい電圧レベルに到達するまで、ディジット線２１０−ｃに流れ得る。したがって、電荷が積分器キャパシタ５３０から流れるとき、５２０−ａにおけるスイッチング・コンポーネントをアクティブ化した後で、電圧ＶＡＭＰＣＡＰの低下によって示される、共通アクセス・ライン４１０−ｃの電圧が低下することがある。
６０８では、読み出し動作は、（たとえば、論理信号ＷＬを介してワード線をアクティブ化することによって）メモリ・セル１０５−ｂを選択することを含んでよい。メモリ・セル１０５−ｂを選択することによって、メモリ・セル１０５−ｂのキャパシタがディジット線２１０−ｃに結合させられ得る。したがって、電荷は、メモリ・セル１０５−ｂとディジット線２１０−ｃと共通アクセス・ライン４１０−ａとの間で共有されることがあり、これは、メモリ・セル１０５−ｂに記憶される論理状態（たとえば、電荷および／または分極）に依存することがある。メモリ・セル１０５−ｂに印加される電圧は、図３を参照して説明される電圧３３５に対応することがあり、これは、本明細書において説明される２Ｐｒセンシング・スキームをサポートすることがある（たとえば、タイミング図６００の動作は、２Ｐｒ自己参照読み出し動作を示すことがある）。
たとえば、メモリ・セル１０５−ｂが論理１を記憶するとき、メモリ・セル１０５−ｂのキャパシタは、負の分極による負の電荷（たとえば、図３を参照して説明される電荷状態３１０−ａ）を記憶することがある。したがって、論理１を記憶するメモリ・セル１０５−ｂが選択されるとき、比較的少量の電荷が、ディジット線２１０−ｃからメモリ・セル１０５−ｂに流れることがある（たとえば、論理０を記憶するメモリ・セル１０５−ｂと比較して）。電荷がディジット線２１０−ｃからメモリ・セル１０５−ｂに流れると、ディジット線２１０−ｃの電圧が再び低下することがあり、これが、アンプ２７５−ａのしきい値電圧が再び超えられることを可能にし得る。アンプ２７５−ａのしきい値電圧が超えられるとき、アンプ２７５−ｃの特性に応じて、電荷が、共通アクセス・ライン４１０−ａから（たとえば、積分器キャパシタ５３０から）アンプ２７５−ａ上のディジット線２１０−ｃに引き続き流れることがあり、ならびに比較的少量の電荷が電圧源５１０−ｆから引き続き流れることがある。したがって、電荷は、ディジット線２１０−ｃの電圧がＶ５−Ｖｔｈ，ａｍｐに等しい電圧レベルに再び戻るまで、ディジット線２１０−ｃに流れることがある。論理１を記憶するメモリ・セル１０５−ｂを選択するとき、６０８において比較的少量の電荷がメモリ・セル１０５−ｂへと流れ込むので、共通アクセス・ライン４１０−ａは、メモリ・セル１０５−ｂを選択した後で、電圧ＶＡＭＰＣＡＰ，１の低下によって示される、（たとえば、論理０を記憶するメモリ・セル１０５−ｂと比較して）比較的小さい電圧低下を受けることがある。
別の実施例では、メモリ・セル１０５−ｂが論理０を記憶するとき、メモリ・セル１０５−ｂのキャパシタは、正の分極による正の電荷（たとえば、図３を参照して説明される電荷状態３０５−ａ）を記憶することがある。したがって、論理０を記憶するメモリ・セル１０５−ｂが選択されるとき、比較的大量の電荷が、ディジット線２１０−ｃからメモリ・セル１０５−ｂに流れることがある（たとえば、論理１を記憶するメモリ・セル１０５−ｂと比較して）。電荷がディジット線２１０−ｃからメモリ・セル１０５−ｂに流れると、ディジット線２１０−ｃの電圧が再び低下することがあり、これが、アンプ２７５−ａのしきい値電圧が再び超えられることを可能にし得る。アンプ２７５−ａのしきい値電圧が超えられるとき、アンプ２７５−ｃの特性に応じて、電荷が、共通アクセス・ライン４１０−ａから（たとえば、積分器キャパシタ５３０から）アンプ２７５−ａ上のディジット線２１０−ｃに引き続き流れることがあり、ならびに比較的少量の電荷が電圧源５１０−ｆから引き続き流れることがある。したがって、電荷は、ディジット線２１０−ｃの電圧がＶ５−Ｖｔｈ，ａｍｐに等しい電圧レベルに再び戻るまで、ディジット線２１０−ｃに流れることがある。論理０を記憶するメモリ・セル１０５−ｂを選択するとき、６０８において比較的大量の電荷がメモリ・セル１０５−ｂへと流れ込むので、共通アクセス・ライン４１０−ａは、メモリ・セル１０５−ｂを選択した後で、電圧ＶＡＭＰＣＡＰ，０の低下によって示される、（たとえば、論理１を記憶するメモリ・セル１０５−ｂと比較して）比較的大きい電圧低下を受けることがある。
メモリ・セル１０５−ｂが当初、論理０状態を記憶したにせよ、論理１状態を記憶したにせよ、６０８における動作に至りこれを含む動作は、論理１状態をメモリ・セル１０５−ｂに書き込み得る。たとえば、ＦｅＲＡＭメモリ・セル１０５に印加されると、６０８における動作に至りこれを含む動作は、メモリ・セル１０５−ｂ（たとえば、負の分極でメモリ・セル１０５−ｂを飽和させる）を実質的に分極させる、電圧がメモリ・セル１０５−ｂに印加されること、または電荷の量がメモリ・セル１０５−ｂを通って流れることに対応することがある。したがって、６０８の動作に続いて、メモリ・セル１０５−ｂは、論理１状態と関連づけられることがあるが、メモリ・セル１０５−ｂは、６０８の動作の直後に電荷状態３１０−ａに戻らないことがある（たとえば、メモリ・セル１０５−ｂは、図３を参照して説明されるパス３４０に沿った何らかの他の点にあることがある）。メモリ・セル１０５の異なる実施例（たとえば、ＤＲＡＭ、ＰＣＭなど）では、メモリ・セル１０５は、タイミング図６００の動作の前にメモリ・セル１０５によって記憶される論理状態に関係なく、特定の論理状態（たとえば、論理１）と別の方法で関連づけられることがある。
６０９では、読み出し動作は、メモリ・セルをアンプ２７５−ａおよび共通アクセス・ライン４１０−ａから絶縁することを含んでよい。たとえば、６０９では、読み出し動作は、（たとえば、論理信号ＳＷ１を非アクティブ化することによって）スイッチング・コンポーネント５２０−ａを非アクティブ化することを含んでよい。共通アクセス・ライン４１０−ｃの電圧は、６０９において、（たとえば、タイミング図６００の動作の前にメモリ・セル１０５によって当初記憶された論理状態に応じて、ＶＡＭＰＣＡＰ，０またはＶＡＭＰＣＡＰ，１のどちらかに）実質的に維持され得る。
６１０では、読み出し動作は、（たとえば、論理信号ＳＷ３を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｃを非アクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｃを非アクティブ化することによって、電圧源５１０−ｅが積分器キャパシタ５３０の第２の端子５３２に結合されていることから電圧源５１０−ｄが積分器キャパシタ５３０の第２の端子５３２に結合されていることへの遷移が引き起こされ得る。より低い電圧で積分器キャパシタ５３０の第２の端子５３２を電圧源に接続することによって、積分器キャパシタ５３０によって記憶される電荷は、より低い電圧にシフトされることがあり、したがって、積分器キャパシタ５３０の第１の端子５３１に結合された共通アクセス・ライン４１０−ａの電圧（たとえば、ＶＡＭＰＣＡＰ，０またはＶＡＭＰＣＡＰ，１のどちらか）は、Ｖ４−Ｖ３（電圧源５１０−ｄが共通接地点に結合されている場合は、単にＶ４）の電圧レベルだけ低下することがある。したがって、スイッチング・コンポーネント５２０−ｃを非アクティブ化することによって、積分器キャパシタ５３０に対する第１のシフト動作が開始され得る。
６１１では、読み出し動作は、共通アクセス・ライン４１０−ａをセンス・コンポーネント１３０−ｃの第１のノード１３１−ｃと結合させることを含んでよい。たとえば、６１１では、読み出し動作は、（たとえば、論理信号ＳＷ４をアクティブ化することによって）スイッチング・コンポーネント５２０−ｄをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｄは、第１のノード１３１−ｃを共通アクセス・ライン４１０−ａに結合させ得る。その結果、電荷が、積分器キャパシタ５３０と容量５６０−ａとの間で共有されることがあり、回路５００の実施例では、第１のノード１３１−ｃにおける電圧（たとえば、Ｖｓｉｇ）は、共通アクセス・ライン４１０−ａの電圧（たとえば、ＶＡＭＰＣＡＰ）が低下する間、この２つの電圧が等しくなるまで（たとえば、メモリ・セル１０５−ｂに記憶された特定の論理状態の場合）、上昇することがある。
さらに、第１のノード１３１−ｃにおける信号発生中、信号が、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、結合容量４２０−ａ、結合容量４２０−ｂ、またはそれらの組み合わせ）により、第２のノード１３２−ｃにおいても発生されることがある。言い換えれば、電荷が共通アクセス・ライン４１０−ａを越えて（たとえば、センス・ラインにおいて）センス・コンポーネント１３０−ｃへと流れ込むと、電荷は、結合容量４２０−ａまたは結合容量４２０−ｂにおいて発生されることがあり、これが、第２のノード１３２−ｃにおける電圧（たとえば、Ｖｒｅｆと呼ばれることがある、センス・コンポーネント１３０−ｃの基準線における電圧）を上昇させることがある。第１のノード１３１−ｃにおける電圧のように、第２のノード１３２−ｃにおける電圧の変化も、当初メモリ・セル１０５−ｂによって記憶される論理状態に依存することがある。たとえば、論理１を検知するとき、第２のノード１３２−ｃにおける電圧は、論理０を読み出すとき、第２のノード１３２−ｃにおける電圧よりも高いことがある（たとえば、６１１における動作の結果として、Ｖｒｅｆ，１がＶｒｅｆ，０よりも大きいことがある）。
したがって、タイミング図６００に示されるように、第２のノード１３２−ｃにおける信号（たとえば、Ｖｒｅｆ）は、メモリ・セル１０５−ｂと関連づけられたアクセス動作（たとえば、６０８においてメモリ・セル１０５−ｂを選択すること、または共通アクセス・ライン４１０−ａをセンス・コンポーネント１３０−ｃの第１のノード１３１−ｃと結合すること、または第１のノード１３１−ｃにおける第１のアクセス動作から信号を生成する他のステップ）から生じる、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ）に少なくとも一部は基づくことがある。さらに、タイミング図６００に示されるように、第２のノード１３２−ｃにおける信号（たとえば、Ｖｒｅｆ）は、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ）と、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、結合容量４２０−ａ、結合容量４２０−ｂ、またはそれらの組み合わせ）に少なくとも一部は基づくことがある。
６１２では、読み出し動作は、第１のノード１３１−ｃを共通アクセス・ライン４１０−ａから絶縁することを含んでよい。たとえば、６１２では、読み出し動作は、（たとえば、論理信号ＳＷ４を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｄを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｄは、第１のノード１３１−ｃを共通アクセス・ライン４１０−ａから絶縁させ得る。
６１３では、読み出し動作は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量を不可能にすることを含んでよい。たとえば、６１３では、読み出し動作は、（たとえば、論理信号ＳＷ６を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｆを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｆは、結合容量４２０−ｂを介して第１のノード１３１−ｃを第２のノード１３２−ｃに結合解除させ得る。言い換えれば、６１３の動作は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合の量または程度を変更することを示すことがある。結合容量４２０−ｂまたはスイッチング・コンポーネント５２０−ｆを含まないセンス・コンポーネント１３０とともに実行される自己参照読み出し動作の実施例では、６１３の動作は省略されてよい。いくつかの実施例では、６０６〜６１３の動作は、第１の読み出し動作または第１のアクセス動作と呼ばれることがある。
６１４では、読み出し動作は、ディジット線２１０−ｃを均等化することを含んでよい。たとえば、６１４では、読み出し動作は、（たとえば、論理信号ＥＱ２をアクティブ化することによって）スイッチング・コンポーネント５２０−ｋをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｋは、ディジット線２１０−ｃを均等化電圧源（たとえば、電圧源５１０−ｋ）に結合させ得る。したがって、６１４では、ディジット線２１０−ｃにおける電圧は、均等化電圧（たとえば、０Ｖ）にされることがある。さまざまな実施例では、共通アクセス・ライン４１０−ａは、電荷がアンプ２７５−ａの上を流れるとき、電圧の低下も経験することがあり、これはまた、共通アクセス・ライン４１０−ａを実質的に均等化させることがある（たとえば、ＶＡＭＰＣＡＰを０Ｖなどの均等化電圧に低下させる）。
６１５では、読み出し動作は、（たとえば、論理信号ＷＬを介してワード線を非アクティブ化することによって）メモリ・セル１０５−ｂを選択解除することを含んでよい。メモリ・セル１０５−ｂを選択解除することによって、メモリ・セル１０５−ｂのキャパシタがディジット線２１０−ｃに結合解除させられ得る。
６１６では、読み出し動作は、ディジット線２１０−ｃを均等化電圧源５１０−ｋから絶縁することを含んでよい。たとえば、６１６では、読み出し動作は、（たとえば、論理信号ＥＱ２を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｋを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｋは、ディジット線２１０−ｃを均等化電圧源（たとえば、電圧源５１０−ｋ）から結合解除し得る。６１６では、ディジット線２１０−ｃにおける電圧は、均等化電圧（たとえば、０Ｖ）のままであってよい。いくつかの実施例では、６１４〜６１６の動作は、リセット動作と呼ばれることがある。タイミング図６００の動作は、図６Ｂの例示を続ける。
６１７では、読み出し動作は、第２のノード１３２−ｃを均等化すること（たとえば、センス・コンポーネント１３０−ｃの基準線を均等化すること）を含んでよい。たとえば、６１７では、読み出し動作は、（たとえば、論理信号ＥＱ０をアクティブ化することによって）スイッチング・コンポーネント５２０−ｉをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｉは、第２のノード１３２−ｃを均等化電圧源（たとえば、電圧源５１０−ｉ）に結合させ得る。したがって、６１７では、第２のノード１３２−ｃにおける電圧は、均等化電圧にされることがある（たとえば、メモリ・セル１０５−ｂが当初、論理０を記憶したにせよ、論理１を記憶したにせよ、Ｖｒｅｆは０Ｖに低下することがある）。いくつかの実施例では、第１のノード１３１−ｃにおける電圧も、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、容量結合４２０−ａまたは容量結合４２０−ｂ）により、低下することがある。言い換えれば、６１７における動作は、第２のノード１３２−ｃに少なくとも一部は基づいた、第１のノード１３１−ｃにおける信号（たとえば、ＶＡＭＣＡＰ，１またはＶＡＭＰＣＡＰ，１）を生成する実施例を示すことがある（たとえば、６１７において第２のノード１３２−ｃを均等化させた結果としてＶＡＭＣＡＰ，１またはＶＡＭＰＣＡＰ，１を減少させる）。
６１８では、読み出し動作は、（たとえば、論理信号ＳＷ２をアクティブ化することによって）スイッチング・コンポーネント５２０−ｂをアクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｂをアクティブ化することによって、電圧源５１０−ｃが共通アクセス・ライン４１０−ａに接続されることがあり、したがって、共通アクセス・ライン４１０−ａの電圧は、電荷が積分器キャパシタ５３０に流入するとき、電圧レベルＶ２に上昇することがある。６１８においてスイッチング・コンポーネント５２０−ｂをアクティブ化することによって、積分器キャパシタ５３０に対する第２のプレチャージング動作が開始され得る。たとえば、６１８では、スイッチング・コンポーネント５２０−ｃは、電圧源５１０−ｄ（たとえば、０Ｖにおける接地電圧または仮想接地電圧）が積分器キャパシタ５３０の第２の端子５３２に結合され、電圧源５１０−ｃが積分器キャパシタ５３０の第１の端子５３１に結合されるように、非アクティブ化されてよい。したがって、積分器キャパシタ５３０は、電圧源５１０−ｃと電圧源５１０−ｄとの間の電圧差に従って充電され得る。いくつかの実施例では、６１８の動作は、６０２の動作に類似してもよいし、これと同じであってもよい。
６１９では、読み出し動作は、（たとえば、論理信号ＳＷ２を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｂを非アクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｂを非アクティブ化することによって、電圧源５１０−ｃが共通アクセス・ライン４１０−ａから絶縁されることがあり、共通アクセス・ライン４１０−ａの電圧は、電圧レベルＶ２に保たれることがある。スイッチング・コンポーネント５２０−ｂを非アクティブ化すると、共通アクセス・ライン４１０−ａと、したがって積分器キャパシタ５３０の第１の端子５３１は、フローティングであり得る。いくつかの実施例では、６１９の動作は、６０３の動作に類似してもよいし、これと同じであってもよい。
６２０では、読み出し動作は、（たとえば、論理信号ＳＷ３をアクティブ化することによって）スイッチング・コンポーネント５２０−ｃをアクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｃをアクティブ化することによって、電圧源５１０−ｄが積分器キャパシタ５３０の第２の端子５３２に結合されていることから電圧源５１０−ｅが積分器キャパシタ５３０の第２の端子５３２に結合されていることへの遷移が引き起こされ得る。より高い電圧で積分器キャパシタ５３０の第２の端子５３２を電圧源に接続することによって、積分器キャパシタ５３０によって記憶される電荷は、より高い電圧に急増されることがあり、したがって、積分器キャパシタ５３０の第１の端子５３１に結合された共通アクセス・ライン４１０−ａの電圧は、電圧レベル（Ｖ２＋Ｖ４）に上昇することがある。したがって、スイッチング・コンポーネント５２０−ｃをアクティブ化することによって、積分器キャパシタ５３０に対する第２のブースト動作が開始され得る。いくつかの実施例では、６２０の動作は、６０４の動作に類似してもよいし、これと同じであってもよい。
６２１では、読み出し動作は、第２のノード１３２−ｃを均等化電圧源５１０−ｉから絶縁することを含んでよい。たとえば、６２１では、読み出し動作は、（たとえば、論理信号ＥＱ０を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｉを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｉは、第２のノード１３２−ｃを均等化電圧源（たとえば、電圧源５１０−ｉ）から結合解除させ得る。６２１では、第２のノード１３２−ｃにおける電圧は、均等化電圧（たとえば、０Ｖ）のままであってよい。いくつかの実施例では、６１７〜６２１の動作は、第２のプレチャージ動作と呼ばれることがある。いくつかの実施例では、６２１の動作は、６０５の動作に類似してもよいし、これと同じであってもよい。
６２２では、読み出し動作は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量を可能にすることを含んでよい。たとえば、６２２では、読み出し動作は、（たとえば、論理信号ＳＷ６をアクティブ化することによって）スイッチング・コンポーネント５２０−ｆをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｆは、結合容量４２０−ｂ（たとえば、センス・コンポーネント１３０−ｃのキャパシタ素子）を介して第１のノード１３１−ｃを第２のノード１３２−ｃに結合させ得る。結合容量４２０−ｂまたはスイッチング・コンポーネント５２０−ｆを含まないセンス・コンポーネント１３０とともに実行される自己参照読み出し動作の実施例では、６２２の動作は省略されてよい。いくつかの実施例では、６２２の動作は、６０６の動作に類似してもよいし、これと同じであってもよい。
６２３では、読み出し動作は、メモリ・セル１０５−ｂと関連づけられたディジット線２１０−ｃと共通アクセス・ライン４１０−ｃを結合させることを含んでよい。たとえば、６２３では、読み出し動作は、（たとえば、論理信号ＳＷ１をアクティブ化することによって）スイッチング・コンポーネント５２０−ａをアクティブ化することを含んでよい。その結果、電荷が、アンプ２７５−ａを通して、積分器キャパシタ５３０とディジット線２１０−ｃの真性容量２６０−ｃとの間で共有され得る。いくつかの実施例では、６２３の動作は、６０７の動作に類似してもよいし、これと同じであってもよい。
いくつかの実施例では、６２３におけるディジット線の電圧（たとえば、ＶＤＬ）は、電圧源５１０−ｆ（たとえば、Ｖ５）を下回ることがあり、これは、アンプ２７５−ａのしきい値電圧が超えられることを可能にし得る。アンプ２７５−ａのしきい値電圧が超えられるとき、アンプ２７５−ａの特性に応じて、電荷が、共通アクセス・ライン４１０−ｃから（たとえば、積分器キャパシタ５３０から）アンプ２７５−ｃ上のディジット線２１０−ｃに流れることがあり、ならびに比較的少量の電荷が電圧源５１０−ｆから流れることがある。したがって、電荷は、ディジット線２１０−ｃの電圧がＶ５−Ｖｔｈ，ａｍｐに等しい電圧レベルに到達するまで、ディジット線２１０−ｃに流れることがある。したがって、電荷が積分器キャパシタ５３０から流れるとき、５２０−ａにおけるスイッチング・コンポーネントをアクティブ化した後で、電圧ＶＡＭＰＣＡＰの低下によって示される、共通アクセス・ライン４１０−ｃの電圧が低下することがある。
６２４では、読み出し動作は、（たとえば、論理信号ＷＬを介してワード線をアクティブ化することによって）メモリ・セル１０５−ｂを選択することを含んでよい。メモリ・セル１０５−ｂを選択することによって、メモリ・セル１０５−ｂのキャパシタがディジット線２１０−ｃに結合させられ得る。したがって、電荷は、メモリ・セル１０５−ｂとディジット線２１０−ｃと共通アクセス・ライン４１０−ａとの間で共有されることがあり、これは、メモリ・セル１０５−ｂに記憶される論理状態（たとえば、電荷および／または分極）に依存することがある。いくつかの実施例では、６２４の動作は、６０８の動作に類似してもよいし、これと同じであってもよい。
たとえば、上述のアクセス動作の動作（たとえば、６０１〜６１７の動作のうちの任意の１つまたは複数）は、特定の論理状態をメモリ・セル１０５−ｂに書き込むこと（たとえば、論理１を書き込むこと）と関連づけられ得るので、メモリ・セル１０５−ｂのキャパシタは、負の分極による負の電荷（たとえば、図３を参照して説明される電荷状態３１０−ａ）を記憶することがある。したがって、論理１を記憶するメモリ・セル１０５−ｂが選択されるとき、比較的少量の電荷が、ディジット線２１０−ｃからメモリ・セル１０５−ｂに流れることがある（たとえば、論理０を記憶するメモリ・セル１０５−ｂと比較して）。電荷がディジット線２１０−ｃからメモリ・セル１０５−ｂに流れると、ディジット線２１０−ｃの電圧が再び低下することがあり、これが、アンプ２７５−ａのしきい値電圧が再び超えられることを可能にし得る。アンプ２７５−ａのしきい値電圧が超えられるとき、アンプ２７５−ｃの特性に応じて、電荷が、共通アクセス・ライン４１０−ａから（たとえば、積分器キャパシタ５３０から）アンプ２７５−ａ上のディジット線２１０−ｃに引き続き流れることがあり、ならびに比較的少量の電荷が電圧源５１０−ｆから引き続き流れることがある。したがって、電荷は、ディジット線２１０−ｃの電圧がＶ５−Ｖｔｈ，ａｍｐに等しい電圧レベルに再び戻るまで、ディジット線２１０−ｃに流れることがある。論理１を記憶するメモリ・セル１０５−ｂを選択するとき、６２４において比較的少量の電荷がメモリ・セル１０５−ｂへと流れ込むので、共通アクセス・ライン４１０−ａは、メモリ・セル１０５−ｂを選択した後で、電圧ＶＡＭＰＣＡＰの低下によって示される、（たとえば、論理０を記憶するメモリ・セル１０５−ｂと比較して）比較的小さい電圧低下を受けることがある。いくつかの実施例では、６２４の動作は、６０８の動作に類似してもよいし、これと同じであってもよい。いくつかの実施例では（たとえば、論理１を記憶するメモリ・セル１０５−ｂに対してタイミング図を実行するとき）、６２５の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ）は、６０９の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ，１）と類似であってもよいし、これと実質的に同一であってもよい。
６２５では、読み出し動作は、メモリ・セルをアンプ２７５−ａおよび共通アクセス・ライン４１０−ａから絶縁することを含んでよい。たとえば、６２５では、読み出し動作は、（たとえば、論理信号ＳＷ１を非アクティブ化することによって）スイッチング・コンポーネント５２０−ａを非アクティブ化することを含んでよい。いくつかの実施例では、６１８の動作は、６０９の動作に類似してもよいし、これと同じであってもよい。いくつかの実施例では（たとえば、論理１を記憶するメモリ・セル１０５−ｂに対してタイミング図を実行するとき）、６２５の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ）は、６０９の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ，１）と類似であってもよいし、これと実質的に同一であってもよい。
６２６では、読み出し動作は、（たとえば、論理信号ＳＷ３を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｃを非アクティブ化することを含んでよい。スイッチング・コンポーネント５２０−ｃを非アクティブ化することによって、電圧源５１０−ｅが積分器キャパシタ５３０の第２の端子５３２に結合されていることから電圧源５１０−ｄが積分器キャパシタ５３０の第２の端子５３２に結合されていることへの遷移が引き起こされ得る。より低い電圧で積分器キャパシタ５３０の第２の端子５３２を電圧源に接続することによって、積分器キャパシタ５３０によって記憶される電荷は、より低い電圧にシフトされることがあり、したがって、積分器キャパシタ５３０の第１の端子５３１に結合された共通アクセス・ライン４１０−ａの電圧は、Ｖ４−Ｖ３（電圧源５１０−ｄが共通接地点に結合されている場合は、単にＶ４）の電圧レベルだけ低下することがある。したがって、スイッチング・コンポーネント５２０−ｃを非アクティブ化することによって、積分器キャパシタ５３０に対する第１のシフト動作が開始され得る。いくつかの実施例では（たとえば、論理１を記憶するメモリ・セル１０５−ｂに対してタイミング図を実行するとき）、６２６の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ）は、６１０の動作の後の信号（たとえば、ＶＡＭＰＣＡＰ，１）と類似であってもよいし、これと実質的に同一であってもよい。
上述のアクセス動作の動作（たとえば、６０１〜６１７の動作のうちの任意の１つまたは複数）は、特定の論理状態をメモリ・セル１０５−ｂに書き込むこと（たとえば、論理１を書き込むこと）と関連づけられ得るので、６１８〜６２６のうちの任意の１つまたは複数における動作から生じる共通アクセス・ライン４１０−ｃの電圧（たとえば、ＶＡＭＰＣＡＰ）は、当初メモリ・セル１０５−ｂによって（たとえば、タイミング図６００の動作の前に）記憶される論理状態が論理０であったにせよ、論理１であったにせよ、類似している（たとえば、実質的に同一である）ことがある。
さらに、いくつかの実施例では、６１８〜６２６のうちの任意の１つまたは複数の動作の後の共通アクセス・ライン４１０−ｃの電圧は、上述のアクセス動作における類似ステップの後の共通アクセス・ライン４１０−ｃの電圧に類似している（たとえば、実質的に同一である）ことがある。たとえば、６１８〜６２３のうちの任意の１つまたは複数の動作の結果として第２のアクセス動作において発生されるＶＡＭＰＣＡＰの信号はそれぞれ、６０２〜６０７のうちの任意の１つまたは複数の動作の結果として第１のアクセス動作において発生されるＶＡＭＰＣＡＰの信号に類似してもよいし、これと実質的に同一であってもよい。しかしながら、さまざまな実施例では、６１８〜６２６のうちの１つにおける動作の結果として発生される信号は、６０２〜６１０のうちの１つにおける動作の結果として発生される信号と異なることがある。たとえば、メモリ・セルの論理状態は６１８において既知であるので、６１８〜６２７のうちの任意の１つまたは複数の動作は、この既知の論理状態に少なくとも一部は基づいて（たとえば、適用可能である場合、類似の動作６０２〜６１１とそれぞれ比較して、メモリ・コントローラ１５０によって）変更されてよい。
さらに、６１８〜６２６のうちの１つと関連づけられた動作の持続時間はそれぞれ、６０２〜６１０と関連づけられた動作の持続時間と同じであってもよいし、これと異なってもよい。たとえば、６１８における論理状態は既知である（たとえば、論理１）ので、または共通アクセス・ラインの電圧が、より高いレベルで開始している場合（たとえば、６１８の直前のＶＡＭＰＣＡＰ，０とＶＡＭＰＣＡＰ，１が両方とも、６０２の直前のＶＡＭＰＣＡＰよりも大きいとき）、６１８の動作は、６０２と関連づけられた動作よりも短い持続時間（たとえば、メモリ・コントローラ１５０によって）が割り当てられることがある。これは、６１８における動作が、６０２における動作よりも少ない量の流れる電荷と関連づけられ得るので、可能にされ得る。
６２４〜６２６のうちの任意の１つまたは複数の動作は、第１のアクセス動作（たとえば、それぞれ、第１の読み出し動作の６０８〜６１０の動作）において生成される信号に類似した、またはこれと実質的に同一である信号（たとえば、ＶＡＭＰＣＡＰ）を、第２のアクセス動作（たとえば、第２の読み出し動作）において生成することを示すことがある。たとえば、６２４の動作の後の共通アクセス・ライン４１０−ａの電圧（たとえば、６２４の後のＶＡＭＰＣＡＰ）は、論理状態１を記憶するメモリ・セル１０５−ｂを読み出すとき６０８の動作の後の共通アクセス・ライン４１０−ａの電圧（たとえば、６０８の後のＶＡＭＰＣＡＰ，１）に類似してもよいし、これと実質的に同一であってもよい。しかしながら、タイミング図６００によって示されるように、センス・コンポーネント１３０−ｃの第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量（たとえば、結合容量４２０−ａまたは４２０−ｂ）を用いることは、第１のアクセス動作と当初メモリ・セル１０５−ｂによって記憶された論理状態を検出するためにセンス・コンポーネント１３０−ｃによって使用され得る第２の動作とから信号の差を生成することをサポートすることがある。
６２７では、読み出し動作は、共通アクセス・ライン４１０−ａをセンス・コンポーネント１３０−ｃの第２のノード１３２−ｃと結合させることを含んでよい。たとえば、６２７では、読み出し動作は、（たとえば、論理信号ＳＷ５をアクティブ化することによって）スイッチング・コンポーネント５２０−ｅをアクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｅは、第２のノード１３２−ｃを共通アクセス・ライン４１０−ａに結合させ得る。その結果、電荷が、積分器キャパシタ５３０と容量５６０−ｂとの間で共有されることがあり、回路５００の実施例では、第２のノード１３２−ｃにおける電圧（たとえば、Ｖｒｅｆ）は、共通アクセス・ライン４１０−ａの電圧（たとえば、ＶＡＭＰＣＡＰ）が低下する間、この２つの電圧が等しくなるまで、上昇することがある。
タイミング図６００の例に示されるように、第２のノード１３２−ｃにおいて発生される信号は、メモリ・セル１０５−ｂが当初（たとえば、タイミング図６００の動作の前に）論理０を記憶したのか論理１を記憶したのかに依存し得る。この影響は、第１のノード１３１−ｃにおいて信号（たとえば、Ｖｓｉｇ）を発生したメモリ・セル１０５−ｂの第１のアクセス動作（たとえば、動作６０１〜６１７のうちの任意の１つまたは複数）に少なくとも一部は基づくことがあり、第１のノード１３１−ｃは、（たとえば、結合容量４２０−ａ、結合容量４２０−ｂ、またはそれらの組み合わせを介して）第２のノード１３２−ｃに容量的に結合される。
たとえば、メモリ・セル１０５−ｂが当初、論理０を記憶したとき、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ，０）は、比較的低いことがあり、したがって、第２のノード１３２−ｃにおいて生成される信号（たとえば、Ｖｒｅｆ，０）は、６２７の動作の後で比較的高いことがある。対照的に、メモリ・セル１０５−ｂが当初、論理１を記憶したとき、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ，１）は、比較的高いことがあり、したがって、第２のノード１３２−ｃにおいて生成される信号（たとえば、Ｖｒｅｆ，１）は、６２７の動作の後で比較的低いことがある。
したがって、６２７の動作は、第２のノード１３２−ｃがメモリ・セル１０５−ｂに結合されている間の（たとえば、センス・アンプ４３０−ａの）センス・コンポーネント１３０−ｃの第２のノード１３２−ｃにおける第２のセンス信号を生成する一実施例（たとえば、Ｖｒｅｆ，０またはＶｒｅｆ，１）を示し、この第２のセンス信号は、第１のセンス信号（たとえば、Ｖｓｉｇ，０またはＶｓｉｇ，１）と、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、容量結合４２０−ａ、容量結合４２０−ｂ、またはそれらの組み合わせ）に少なくとも一部は基づく。さらに、６２７の動作は、アクセス動作のいくつかの信号が類似したまたは実質的に同一である（たとえば、６２７の前のＶＡＭＰＣＡＰが６１１の前のＶＡＭＰＣＡＰ，１に類似している、またはこれと実質的に同一である）にもかかわらず、第１のノード１３１−ｃにおける第１の動作の信号（たとえば、Ｖｓｉｇ，１）とは異なる第２のノード１３２−ｃにおける第２のアクセス動作の信号（たとえば、Ｖｒｅｆ，１）を生成する一実施例を示すことがある。
さらに、６２７の動作から生じる第２のノード１３２−ｃにおける信号発生中に、第１のノード１３１−ｃにおける信号も、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、結合容量４２０−ａ、結合容量４２０−ｂ、またはそれらの組み合わせ）によってサポートされるように変えられてよい。たとえば、６２７では、電圧Ｖｓｉｇ（たとえば、Ｖｓｉｇ，０またはＶｓｉｇ，１）は、第２のノード１３２−ｃにおける電圧Ｖｒｅｆ（たとえば、Ｖｒｅｆ，０またはＶｒｅｆ，１）を上昇させた結果として、上方にシフトされることがある。言い換えれば、第１のノード１３１−ｃにおける信号は、第２のノード１３２−ｃにおいて信号を発生させることと、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合（たとえば、容量結合４２０−ａ、容量結合４２０−ｂ、またはそれらの組み合わせ）に少なくとも一部は基づくことがある。
いくつかの実施例では、６２７における信号の発生は、回路５００のセンシング・ウィンドウを拡張することとも関連づけられることがある。たとえば、６２７の後のセンス信号の範囲（たとえば、Ｖｓｉｇ，０とＶｓｉｇ，１との間の差）は、メモリ・セル１０５−ｂによって当初記憶された論理状態と第１のノード１３１−ｃと第２のノード１３２−ｃとの間の容量結合に基づいて信号がシフトされる様式により、６２７の前の同じ信号の範囲よりも大きいことがある。さらに、センス信号と基準信号との間の差（たとえば、センシング・マージン）も、６２７における信号の発生によって増加されることがある。たとえば、６２７における信号発生の結果として、論理０に対するセンス信号（たとえば、Ｖｓｉｇ，０）は比較的高くシフトされることがあり、論理０に対する基準信号（たとえば、Ｖｒｅｆ，０）は比較的低く発生されることがあり、それによって、２つの間の差（たとえば、Ｖｓｉｇ，０−Ｖｒｅｆ，０）を増加させる。別の実施例では、６２７における信号発生の結果として、論理１に対するセンス信号（たとえば、Ｖｓｉｇ，１）は比較的低くシフトされることがあり、論理１に対する基準信号（たとえば、Ｖｒｅｆ，１）は比較的高く発生されることがあり、それによって、２つの間の差（たとえば、Ｖｒｅｆ，１−Ｖｓｉｇ，１）を増加させる。第１のノード１１３−ｃおよび１３２−ｃにおける信号の生成によってサポートされるこれらの影響は、センス・コンポーネント１３０−ｃ内の比較的高いセンス・ウィンドウおよびセンス・マージンをサポートし、それによって、回路５００を含むメモリ・デバイスの性能を改善することがある。
６２８では、読み出し動作は、第２のノード１３２−ｃを共通アクセス・ライン４１０−ａから絶縁することを含んでよい。たとえば、６２８では、読み出し動作は、（たとえば、論理信号ＳＷ５を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｅを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｅは、第２のノード１３２−ｃを共通アクセス・ライン４１０−ａから絶縁し得る。
６２９では、読み出し動作は、第１のノード１３１−ｃと第２のノード１３２−ｃとの間の結合容量を不可能にすることを含んでよい。たとえば、６２９では、読み出し動作は、（たとえば、論理信号ＳＷ６を非アクティブ化することによって）スイッチング・コンポーネント５２０−ｆを非アクティブ化することを含んでよく、スイッチング・コンポーネント５２０−ｆは、結合容量４２０−ｂを介して第１のノード１３１−ｃを第２のノード１３２−ｃに結合解除させ得る。結合容量４２０−ｂまたはスイッチング・コンポーネント５２０−ｆを含まないセンス・コンポーネント１３０とともに実行される自己参照読み出し動作の実施例では、６１３の動作は省略されてよい。いくつかの実施例では、６０６〜６１３の動作は、第１の読み出し動作と呼ばれることがある。いくつかの実施例では、６２２〜６２９の動作は、第２の読み出し動作と呼ばれることがある。
６３０では、読み出し動作は、センス・アンプ４３０−ａをアクティブ化することを含んでよく、アクティブ化することは、１つまたは複数の電圧源５１０を可能にすることを含んでもよいし、１つまたは複数の電圧源５１０をセンス・アンプ４３０−ａに結合することを含んでもよい。たとえば、６３０では、読み出し動作は、（たとえば、論理信号ＳＷ７およびＳＷ８をそれぞれアクティブ化することによって）スイッチング・コンポーネント５２０−ｇおよびスイッチング・コンポーネント５２０−ｈをアクティブ化することを含んでよく、これは、センス・アンプ４３０−ａまたはセンス・コンポーネント１３０−ｃを「作動」させる（ｆｉｒｅ）ことと呼ばれることがある。センス・アンプ４３０−ａをアクティブ化することから生じる出力電圧は、６３０の前の第１のノード１３１−ｃおよび第２のノード１３２−ｃの相対電圧に依存することがある。言い換えれば、６３０における動作は、第１のノード１３１−ｃにおいて記憶された電圧と第２のノード１３２−ｃにおいて記憶された電圧との間の差を検出する一実施例であることがあり、これは、同じメモリ・セル１０５−ｄの第１の選択および第２の選択（たとえば、６０８および６２４における論理信号ＷＬのアクティブ化）に少なくとも一部は基づいていることがある。
たとえば、タイミング図６００に従って論理０を検出するとき、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ，０）が第２のノード１３２−ｃにおける信号（たとえば、Ｖｒｅｆ，０）よりも低い場合、第１のノード１３１−ｃにおける電圧は、センス・アンプ電圧の低い方（たとえば、Ｖ１１）に低下し、第２のノード１３２−ｃの電圧は、センス・アンプ電圧の高い方（たとえば、Ｖ１２）に上昇する。別の実施例では、タイミング図６００に従って論理１を検出するとき、第１のノード１３１−ｃにおける信号（たとえば、Ｖｓｉｇ，１）が第２のノード１３２−ｃにおける信号（たとえば、Ｖｒｅｆ，１）よりも大きい場合、第１のノード１３１−ｃにおける電圧は、センス・アンプ電圧の高い方（たとえば、Ｖ１２）に上昇し、第２のノード１３２−ｃの電圧は、センス・アンプ電圧の低い方（たとえば、Ｖ１１）に低下する。したがって、６３０の動作は、メモリ・セル１０５−ｂの論理状態を検出することを指してもよいし、これと関連づけられてもよい。
６３１では、読み出し動作は、ラッチされた検出信号（たとえば、ＶｓｉｇおよびＶｒｅｆ）を、Ｉ／Ｏライン２９０−ｂおよび２９０−ｃを介してＩ／Ｏコンポーネント（たとえば、図１を参照して説明されるＩ／Ｏコンポーネント１４０）を提供することを含んでよい。したがって、６３１の動作は、論理状態検出の結果をＩ／Ｏコンポーネントに提供する一実施例であり得る。さまざまな実施例では、６３１の動作は、（たとえば、論理信号ＳＷ７およびＳＷ８を非アクティブ化することによって）センス・アンプを電圧供給源から絶縁すること、または（たとえば、論理信号ＷＬを非アクティブ化することによって）メモリ・セル１０５−ｂを共通アクセス・ライン４１０−ａから絶縁することによって先行されてもよいし、これによって後続されてもよい。
異なる時間に発生する別個の動作として示されているが、いくつかの動作は、同時に発生してもよいし、異なる順序で発生してもよい。いくつかの実施例では、さまざまな動作は、有利には、メモリ・セル１０５−ｂの論理状態を検知するために必要とされる時間の量を減少させるために、同時に開始されることがある。たとえば、６０４において可変電圧源５５０を可能にすること、６０５において第１のノード１３１−ｃを均等化電圧源から絶縁すること、６０６において容量結合を調整すること、６０７において共通アクセス・ライン４１０−ａをディジット線２１０−ｃに結合すること、および６０８においてメモリ・セル１０５−ｂを選択すること、のうちの任意の２つ以上のものは、異なる相対順序で発生してもよいし、重複する持続時間中に発生してもよいし、同時に（たとえば、論理信号ＳＷ１とＷＬが同時に駆動されるとき）発生してもよい。追加的または代替的に、６２０において可変電圧源５５０を可能にすること、６２１において第２のノード１３２−ｃを均等化電圧源から絶縁すること、６２２において容量結合を調整すること、６２３において共通アクセス・ライン４１０−ａをディジット線２１０−ｃに結合すること、および６２４においてメモリ・セル１０５−ｂを選択すること、のうちの２つ以上のものが、異なる順序で発生してもよいし、重複する持続時間中に発生してもよいし、同時に発生してもよい。
タイミング図６００に示される動作の順序は例示に過ぎず、ステップのさまざまな他の順序および組み合わせが、本開示による、結合容量を用いた自己参照センシング・スキームをサポートするために実行されてよい。さらに、タイミング図６００の動作のタイミングも例示に過ぎず、ある動作と別の動作との間の特定の相対的持続時間を示すことを意味するものではない。さまざまな動作は、本開示による結合容量を用いた自己参照センシング・スキームのさまざまな実施形態において示されるよりも比較的短いまたは比較的長い持続時間にわたって発生してよい。
タイミング図６００の論理信号の遷移は、ある状態から別の状態への遷移を示し、一般的には、特定の番号が付与された動作と関連づけられるように、不可能にされた状態または非アクティブ化された状態（たとえば、状態「０」）と可能にされた状態またはアクティブ化された状態（たとえば、状態「１」）との間の遷移を反映する。さまざまな実施例では、状態は、論理信号の特定の電圧（たとえば、スイッチとして動作するトランジスタのゲートに印加された論理入力電圧）と関連づけられることがあり、ある状態から別の状態への電圧の変化は瞬間的でないことがある。むしろ、いくつかの実施例では、論理信号と関連づけられる電圧は、急増挙動に従ってもよいし、経時的にある論理状態から別の論理状態に時定数的（たとえば、対数的または指数関数的）挙動に従ってもよい。いくつかの実施例では、ある状態から別の状態へのコンポーネントの遷移は、論理信号の電圧レベルまたは論理信号自体の遷移特性を含む、関連づけられた論理信号の特性に少なくとも一部は基づくことがある。したがって、タイミング図６００に示される遷移は、必ずしも瞬間的な遷移を示すとは限らない。さらに、番号が付与された動作における遷移と関連づけられる論理信号の初期状態は、説明された遷移および関連づけられた動作を依然としてサポートしながら、番号が付与された動作に先行するさまざまな時間の間に到着されることがある。論理信号は、論理状態間の遷移として示されているが、論理信号の電圧は、（たとえば、アクティブ領域内または飽和領域内の）特定の作業点においてコンポーネントを動作させるように選択されてよく、他の論理信号の電圧と同じであってもよいし、異なってもよい。
回路５００およびタイミング図６００に関して説明される動作を含む、本明細書において説明される動作をサポートするために、センス・コンポーネントの第１のノード１３１と第２のノード１３２との間の容量結合が、特定の特性のために選定されることがある。たとえば、第１のノード１３１と第２のノード１３２との間の容量結合（たとえば、回路５００に関して説明される容量結合４２０−ａなどのキャパシタ素子、回路５００に関して説明される容量結合４２０−ｂなどの真性容量、またはこれらのさまざまな組み合わせ）は、センス・コンポーネント１３０の他の容量に関連して容量の特定の値をもつように設計されることがある。
一実施例では、さまざまな真性容量と第１のノード１３１と第２のノード１３２との間のキャパシタ素子の複合効果を指すことがある容量結合Ｃｃｏｕｐは、センス・アンプ入力容量ＣＳＡに関する値とともに選択されてよく、このセンス・アンプ入力容量ＣＳＡは、回路５００内に示される容量５６０−ａおよび５６０−ｂの一方または両方の容量の値を指すことがある。具体的には、ＣｃｏｕｐおよびＣＳＡは、名目上は可能なセンス信号（たとえば、Ｖｓｉｇ，０およびＶｓｉｇ，１）間の中心に置かれた基準信号（たとえば、Ｖｒｅｆ）の発生をサポートするまたは異なる論理状態に対するセンス・マージンのバランスをとる（たとえば、Ｖｒｅｆ，１−Ｖｓｉｇ，１に等しいＶｓｉｇ，０−Ｖｒｅｆ，０の生成を名目上サポートする）様式で選定されることがある。これらの考慮事項は、６２７における信号の発生の後のタイミング図６００の電圧（たとえば、６２８の直前の電圧）に関して示されることがある。
たとえば、６２８の前に、タイミング図６００によって示される電圧は、
Ｖｓｉｇ，１＝Ｖｓｉｇ，１（ｒｅａｄ）＋ΔＶｓｉｇ，１＝Ｖｓｉｇ，１（ｒｅａｄ）＋ｃ＊Ｖｒｅｆ
Ｖｓｉｇ，０＝Ｖｓｉｇ，０（ｒｅａｄ）＋ΔＶｓｉｇ，０≒Ｖｓｉｇ，０（ｒｅａｄ）＋ｃ＊Ｖｒｅｆ
Ｖｒｅｆ＝Ｖｒｅｆ，２（ｒｅａｄ）−ΔＶｒｅｆ≒Ｖｒｅｆ，２（ｒｅａｄ）
によって与えられ得る。上式で、Ｖｓｉｇ，１（ｒｅａｄ）は、論理１を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６１２の直前のＶｓｉｇ，１）を表し、Ｖｓｉｇ，０（ｒｅａｄ）は、論理０を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６１２の直前のＶｓｉｇ，０）を表し、ｃは容量比Ｃｃｏｕｐ／ＣＳＡを表す。説明される実施例では、Ｖｒｅｆ，２（ｒｅａｄ）は、基準状態を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６２８の直前のＶｒｅｆ）を表すことがあり、これは、説明される実施例では、論理１であり得る。メモリ・セル１０５の基準状態を読み出すときの基準電圧Ｖｒｅｆが当初メモリ・セル１０５によって記憶された論理状態に依存することがある実施例では、Ｖｒｅｆ，２（ｒｅａｄ）は、Ｖｒｅｆの可能な値に基づいても（たとえば、その平均に等しくても）よいし、Ｖｒｅｆの可能な値のうちの１つに等しくてもよい。したがって、基準電圧ＶｒｅｆがＶｓｉｇ，０からＶｓｉｇ，１の間にある場合、以下の式は、メモリ・セル１０５−ｂによって記憶される論理信号をセンス・コンポーネント１３０−ｃが検出するために適切な差を提供し得る電圧値の範囲を示すことがある。
Ｖｓｉｇ，０＜Ｖｒｅｆ＊（１−ｃ）＜Ｖｓｉｇ，１
したがって、いくつかの実施例では、ｃは、
Ｖｓｉｇ，１＝Ｖｓｉｇ，１（ｒｅａｄ）＋ΔＶｓｉｇ，１＝Ｖｓｉｇ，１（ｒｅａｄ）＋ｃ＊Ｖｒｅｆ
Ｖｓｉｇ，０＝Ｖｓｉｇ，０（ｒｅａｄ）＋ΔＶｓｉｇ，０≒Ｖｓｉｇ，０（ｒｅａｄ）＋ｃ＊Ｖｒｅｆ
Ｖｒｅｆ＝Ｖｒｅｆ，２（ｒｅａｄ）−ΔＶｒｅｆ≒Ｖｒｅｆ，２（ｒｅａｄ）
によって与えられ得る。上式で、Ｖｓｉｇ，１（ｒｅａｄ）は、論理１を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６１２の直前のＶｓｉｇ，１）を表し、Ｖｓｉｇ，０（ｒｅａｄ）は、論理０を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６１２の直前のＶｓｉｇ，０）を表し、ｃは容量比Ｃｃｏｕｐ／ＣＳＡを表す。説明される実施例では、Ｖｒｅｆ，２（ｒｅａｄ）は、基準状態を記憶したメモリ・セルを読み出すときの共通アクセス・ライン４１０−ａの電圧（たとえば、６２８の直前のＶｒｅｆ）を表すことがあり、これは、説明される実施例では、論理１であり得る。メモリ・セル１０５の基準状態を読み出すときの基準電圧Ｖｒｅｆが当初メモリ・セル１０５によって記憶された論理状態に依存することがある実施例では、Ｖｒｅｆ，２（ｒｅａｄ）は、Ｖｒｅｆの可能な値に基づいても（たとえば、その平均に等しくても）よいし、Ｖｒｅｆの可能な値のうちの１つに等しくてもよい。したがって、基準電圧ＶｒｅｆがＶｓｉｇ，０からＶｓｉｇ，１の間にある場合、以下の式は、メモリ・セル１０５−ｂによって記憶される論理信号をセンス・コンポーネント１３０−ｃが検出するために適切な差を提供し得る電圧値の範囲を示すことがある。
Ｖｓｉｇ，０＜Ｖｒｅｆ＊（１−ｃ）＜Ｖｓｉｇ，１
したがって、いくつかの実施例では、ｃは、
図７は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートし得るメモリ・デバイス７０５のブロック図７００を示す。メモリ・デバイス７０５は、電子メモリ装置と呼ばれることがあり、図１を参照して説明されるメモリ・デバイス１００のコンポーネントの一実施例であることがある。
メモリ・デバイス７０５は、図１〜図６を参照して説明されるメモリ・セル１０５の一実施例であり得る１つまたは複数のメモリ・セル７１０を含んでよい。メモリ・デバイス７０５は、メモリ・コントローラ７１５と、ワード線７２０と、プレート線７２５と、センス・コンポーネント７３５と、共通アクセス・ライン７４０（たとえば、ＡＭＰＣＡＰライン）も含んでよい。これらのコンポーネントは、互いと電子通信してよく、本明細書において本開示の態様により説明される機能のうちの１つまたは複数を実行し得る。いくつかの場合では、メモリ・コントローラ７１５は、バイアシング・コンポーネント７５０と、タイミング・コンポーネント７５５とを含んでよい。
メモリ・コントローラ７１５は、ワード線７２０、プレート線７２５、共通アクセス・ライン７４０、およびセンス・コンポーネント７３５と電子通信してよく、これらは、図１〜図６を参照して説明されるワード線２０５、プレート線２１５、共通アクセス・ライン４１０、およびセンス・コンポーネント１３０の実施例であり得る。いくつかの実施例では、メモリ・デバイス７０５は、本明細書において説明されるＩ／Ｏコンポーネント１４０の一実施例であってよいラッチ７４５も含んでよい。メモリ・デバイス７０５のコンポーネントは、互いと電子通信してよく、図１〜図６を参照して説明される機能の実施形態を実行し得る。いくつかの場合では、センス・コンポーネント７３５またはラッチ７４５は、メモリ・コントローラ７１５のコンポーネントであってよい。
いくつかの実施例では、共通アクセス・ライン７４０は、メモリ・セル７１０のセンス・コンポーネント７３５および強誘電体キャパシタと電子通信する。メモリ・セル７１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）とともに書き込み可能であることがある。ワード線７２０は、メモリ・セル７１０のメモリ・コントローラ７１５および選択コンポーネントと電子通信し得る。プレート線７２５は、メモリ・セル７１０のメモリ・コントローラ７１５および強誘電体キャパシタのプレートと電子通信し得る。センス・コンポーネント７３５は、メモリ・コントローラ７１５、共通アクセス・ライン７４０、およびラッチ７４５と電子通信し得る。いくつかの実施例では、共通アクセス・ライン７４０は、信号線および基準線の機能を提供することがある。センス制御ライン７６５は、センス・コンポーネント７３５およびメモリ・コントローラ７１５と電子通信し得る。これらのコンポーネントは、他のコンポーネント、接続、またはバスを介して、上記で列挙されていないコンポーネントに加えて、メモリ・デバイス７０５の内部、または外部、またはその両方にある他のコンポーネントとも電子通信してよい。
メモリ・コントローラ７１５は、本明細書において説明されるメモリ・コントローラ１５０の一実施例であることがあり、さまざまなノードに電圧を印加することによってワード線７２０、プレート線７２５、または共通アクセス・ライン７４０をアクティブ化するように構成されてよい。たとえば、バイアシング・コンポーネント７５０は、上記で説明されたように、メモリ・セル７１０を読み出すまたは書き込むようにメモリ・セル７１０を動作させるために電圧を印加するように構成されてよい。いくつかの場合では、メモリ・コントローラ７１５は、図１を参照して説明される、行デコーダ、列デコーダ、または両方を含むことがあり、これは、メモリ・コントローラ７１５が１つまたは複数のメモリ・セル１０５にアクセスすることを可能にし得る。バイアシング・コンポーネント７５０は、センス・コンポーネント７３５のための基準信号を生成するために、メモリ・セル７１０に電位を提供することもある。追加的または代替的に、バイアシング・コンポーネント７５０は、センス・コンポーネント７３５の動作のための電位を提供することがある。
いくつかの場合では、メモリ・コントローラ７１５は、タイミング・コンポーネント７５５を使用して、その動作のうちの１つまたは複数を実行することがある。たとえば、タイミング・コンポーネント７５５は、本明細書において論じられる（たとえば、図６Ａおよび図６Ｂのタイミング図６００を参照して説明される動作による）読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレート・バイアシングのタイミングを制御することがある。いくつかの場合では、タイミング・コンポーネント７５５は、バイアシング・コンポーネント７５０の動作を制御することがある。
センス・コンポーネント７３５は、（たとえば、共通アクセス・ライン７４０を介した）メモリ・セル７１０からのセンス信号を（たとえば、共通アクセス・ライン７４０を介した）メモリ・セル７１０からの基準信号と比較することがある。論理状態を決定すると、センス・コンポーネント７３５は、次いで、ラッチ７４５に出力を記憶することがあり、それは、メモリ・デバイス７０５を含む電子デバイスの動作により使用されることがある。センス・コンポーネント７３５は、ラッチおよび強誘電体メモリ・セルと電子通信する１つまたは複数のアンプを含んでよい。
メモリ・コントローラ７１５および／またはそのさまざまなサブコンポーネントのうちの少なくともいくつかは、ハードウェアで実施されてもよいし、プロセッサによって実行されるソフトウェアで実施されてもよいし、ファームウェアで実施されてもよいし、任意のこれらの組み合わせで実施されてもよい。プロセッサによって実行されるソフトウェアで実施される場合、メモリ・コントローラ７１５および／またはそのさまざまなサブコンポーネントのうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本開示において説明される機能を実行するように設計されたこれらの任意の組み合わせによって実行されてよい。
メモリ・コントローラ７１５および／またはそのさまざまなサブコンポーネントのうちの少なくともいくつかは、機能の部分が１つまたは複数の物理デバイスによって異なる物理的場所で実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてよい。いくつかの実施例では、メモリ・コントローラ７１５および／またはそのさまざまなサブコンポーネントのうちの少なくともいくつかは、本開示のさまざまな実施形態による別個の異なるコンポーネントであってよい。他の実施例では、メモリ・コントローラ７１５および／またはそのさまざまなサブコンポーネントのうちの少なくともいくつかは、限定するものではないが、Ｉ／Ｏコンポーネント、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他のコンポーネント、または本開示のさまざまな実施形態によるこれらの組み合わせを含む、１つまたは複数の他のハードウェア・コンポーネントと組み合わされることがある。メモリ・コントローラ７１５は、図９を参照して説明されるメモリ・コントローラ９１５の一実施例であることがある。
いくつかの実施例では、その任意のサブコンポーネントを含むメモリ・コントローラ７１５は、センス・アンプの第１のノードがメモリ・セルに結合されている間、センス・アンプの第１のノードにおいて第１のセンス信号を生成することと、センス・アンプの第２のノードがメモリ・セルに結合されている間、センス・アンプの第２のノードにおいて第２のセンス信号を生成することであって、この第２のセンス信号は、第１のセンス信号およびセンス・アンプの第１のノードとセンス・アンプの第２のノードとの間の容量結合に少なくとも一部は基づく、生成することと、第１のセンス信号を生成することと第２のセンス信号を生成することに少なくとも一部は基づいてメモリ・セルによって記憶される論理状態を決定することとをサポートすることがある。
図８は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートし得るメモリ・コントローラ８１５のブロック図８００を示す。メモリ・コントローラ８１５は、図１を参照して説明されるメモリ・コントローラ１５０または図７を参照して説明されるメモリ・コントローラ７１５の一実施例であることがある。メモリ・コントローラ８１５は、バイアシング・コンポーネント８２０とタイミング・コンポーネント８２５を含んでよく、これらは、図７を参照して説明されるバイアシング・コンポーネント７５０およびタイミング・コンポーネント７５５の実施例であってよい。メモリ・コントローラ８１５は、電圧セレクタ８３０と、メモリ・セル・セレクタ８３５と、センス・コントローラ８４０も含んでよい。これらのモジュールの各々は、（たとえば、１つまたは複数のバスを介して）直接的にまたは間接的に、互いと通信してよい。
電圧セレクタ８３０は、メモリ・デバイスのさまざまなアクセス動作をサポートするために電圧源の選択を開始することがある。たとえば、電圧セレクタ８３０は、図５を参照して説明されるスイッチング・コンポーネント５２０などのさまざまなスイッチング・コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。たとえば、電圧セレクタ８３０は、図６Ａおよび図６Ｂを参照して説明されるタイミング図６００の電圧源５１０を選択する（たとえば、これを可能にまたは不可能にする）ための論理信号のうちの１つまたは複数を生成することがある。
メモリ・セル・セレクタ８３５は、センシング動作のためにメモリ・セルを選択することがある。たとえば、メモリ・セル・セレクタ８３５は、図２を参照して説明される選択コンポーネント２５０などの選択コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。たとえば、メモリ・セル・セレクタ８３５は、図６Ａおよび図６Ｂを参照して説明されるタイミング図６００のワード線論理信号を生成することがある。
センス・コントローラ８４０は、図１〜図６を参照して説明されるセンス・コンポーネント１３０などのセンス・コンポーネントのさまざまな動作を制御することがある。たとえば、センス・コントローラ８４０は、図５、図６Ａ、および図６Ｂを参照して説明されるスイッチング・コンポーネント５２０−ｄまたは５２０−ｅなどのセンス・コンポーネント絶縁コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。いくつかの実施例では、センス・コントローラ８４０は、センス・コンポーネント１３０のノードまたは共通アクセス・ライン４１０のノードを均等化するために使用される論理信号を生成することがあり、これは、図５、図６Ａ、および図６Ｂを参照して説明されるスイッチング・コンポーネント５２０−ｉ、５２０−ｊ、５２０−ｋなどのスイッチング・コンポーネントをアクティブ化または非アクティブ化することを含んでよい。いくつかの実施例では、センス・コントローラ１０４０は、センス・コンポーネントをセンシング電圧源に結合または結合解除させるために使用される論理信号を生成することがあり、これは、図５、図６Ａ、および図６Ｂを参照して説明されるスイッチング・コンポーネント５２０−ｇまたは５２０−ｈなどのスイッチング・コンポーネントをアクティブ化または非アクティブ化することを含んでよい。いくつかの実施例では、センス・コントローラ１０４０は、第１のノード１３１と第２のノード１３２との間の容量を結合または結合解除させるために使用される論理信号を生成することがあり、これは、図５、図６Ａ、および図６Ｂを参照して説明されるスイッチング・コンポーネント５２０−ｆなどのスイッチング・コンポーネントをアクティブ化または非アクティブ化することを含んでよい。したがって、さまざまな実施例では、センス・コントローラ１０４０は、図６Ａおよび図６Ｂを参照して説明されるタイミング図６００の論理信号ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、またはＳＷ８、ＥＱ０、ＥＱ１、またはＥＱ２、またはこれらの任意の組み合わせを生成してよい。
いくつかの実施形態では、センス・コントローラ８４０は、センシング・コンポーネントの第１のノードの電圧をセンシング・コンポーネントの第２のノードの電圧と比較することがあり、これらの電圧は、自己参照読み出し動作の別個のアクセス動作を用いてメモリ・セルにアクセスすることに基づく（たとえば、これから生じる）。センス・コントローラ８４０は、結果として生じる電圧を比較することに基づいて、メモリ・セルと関連づけられる論理値を決定することがある。いくつかの実施例では、センス・コントローラ８４０は、メモリ・セルと関連づけられる論理値を決定するために、別のコンポーネントに信号を提供することがある。
図９は、本開示のさまざまな実施形態による、メモリ・セルにアクセスするためのセンシング・スキームをサポートし得るデバイス９０５を含むシステム９００の図を示す。デバイス９０５は、上記で、たとえば、図１を参照して説明されたメモリ・デバイス１００のコンポーネントの一実施例であってもよいし、これを含んでもよい。デバイス９０５は、メモリ・コントローラ９１５と、メモリ・セル９２０と、基本入出力システム（ＢＩＯＳ）コンポーネント９２５と、プロセッサ９３０と、Ｉ／Ｏコンポーネント９３５と、周辺機器コンポーネント９４０とを含む、通信を送信および受信するためのコンポーネントを含む、双方向通信のためのコンポーネントを含んでよい。これらのコンポーネントは、１つまたは複数のバス（たとえば、バス９１０）を介して電子通信することがある。
メモリ・コントローラ９１５は、本明細書において説明される１つまたは複数のメモリ・セルを動作させることがある。具体的には、メモリ・コントローラ９１５は、メモリ・セルにアクセスするために、説明されたセンシング・スキームをサポートするように構成されることがある。いくつかの場合では、メモリ・コントローラ９１５は、図１を参照して説明される（図示せず）ように、行デコーダ、列デコーダ、または両方を含むことがある。
メモリ・セル９２０は、図１〜図６Ｂおよび図９を参照して説明されるメモリ・セル１０５または９１０の一実施例であることがあり、本明細書において説明される（たとえば、の論理状態形で）情報を記憶し得る。
ＢＩＯＳコンポーネント９２５は、さまざまなハードウェア・コンポーネントを初期化および実行し得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア・コンポーネントであってよい。ＢＩＯＳコンポーネント９２５は、プロセッサと、周辺機器コンポーネント、Ｉ／Ｏ制御コンポーネントなどのさまざまな他のコンポーネントとの間のデータの流れも管理することがある。ＢＩＯＳコンポーネント９２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでよい。
プロセッサ９３０としては、インテリジェント・ハードウェアデバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理ユニット（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理コンポーネント、ディスクリート・ハードウェア・コンポーネント、またはこれらの任意の組み合わせ）があり得る。いくつかの場合では、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ９３０へと統合されることがある。プロセッサ９３０は、さまざまな機能（たとえば、メモリ・セルにアクセスするために自己参照センシング・スキームをサポートする機能またはタスク）を実行するためにメモリに記憶されたコンピュータ可読命令を実行するように構成されることがある。
Ｉ／Ｏコンポーネント９３５は、デバイス９０５のための入力信号および出力信号を管理することがある。Ｉ／Ｏコンポーネント９３５は、デバイス９０５に統合されていない周辺機器も管理することがある。いくつかの場合では、Ｉ／Ｏコンポーネント９３５は、外部周辺機器への物理的接続またはポートを表すことがある。いくつかの場合では、Ｉ／Ｏコンポーネント９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコンポーネント９３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表してもよいし、これと相互作用してもよい。いくつかの場合では、Ｉ／Ｏコンポーネント９３５は、プロセッサの一部として実施されることがある。いくつかの場合では、ユーザは、Ｉ／Ｏコンポーネント９３５を介してデバイス９０５と対話してもよいし、Ｉ／Ｏコンポーネント９３５によって制御されるハードウェア・コンポーネントを介してデバイス９０５と対話してもよい。Ｉ／Ｏコンポーネント９３５は、メモリ・セル９２０のうちの１つもしくは複数の検知された論理状態と関連づけられた情報を受け取ること、またはメモリ・セル９２０のうちの１つもしくは複数の論理状態を書き込むことと関連づけられた情報を提供することを含む、メモリ・セル９２０にアクセスすることをサポートすることがある。
周辺機器コンポーネント９４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含むことがある。実施例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、またはペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺機器カード・スロットがあり得る。
入力９４５は、デバイス９０５またはそのコンポーネントに入力を提供するデバイス９０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとのもしくはそれらの間のインタフェースを含んでもよい。いくつかの場合では、入力９４５は、Ｉ／Ｏコンポーネント９３５によって管理されることがあり、周辺機器コンポーネント９４０を介してデバイス９０５と相互作用することがある。
出力９５０は、デバイス９０５またはそのコンポーネントのいずれかから出力を受け取るように構成されたデバイス９０５の外部にあるデバイスまたは信号を表すことがある。出力９５０の実施例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサもしくはプリント回路基板、または他のデバイスがあり得る。いくつかの場合では、出力９５０は、周辺機器コンポーネント９４０を介してデバイス９０５とインタフェースする周辺機器要素であることがある。いくつかの場合では、出力９５０は、Ｉ／Ｏコンポーネント９３５によって管理されることがある。
デバイス９０５のコンポーネントは、それらの機能を行うように設計された回路を含むことがある。これは、本明細書において説明される機能を行うように構成された、さまざまな回路素子、たとえば、導電ライン、トランジスタ、キャパシタ、インダクタ、抵抗、アンプ、または他の能動素子もしくは非能動素子を含んでよい。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。または、デバイス９０５は、そのようなデバイスの一部分または要素であってよい。
図１０は、本開示のさまざまな実施形態による、結合容量を用いた自己参照センシング・スキームをサポートし得る方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリ・デバイス１００、回路２００、回路４００、回路５００、メモリ・デバイス７０５、システム９００、またはそれらのコンポーネントによって実施されてよい。たとえば、方法１０００の動作は、図１〜図９を参照して説明されるメモリ・コントローラによって少なくとも一部は実行されてよい。いくつかの実施例では、メモリ・デバイスは、以下で説明する機能を実行するようにデバイスの機能要素（たとえば、電圧供給源、論理信号、トランジスタ、アンプ、スイッチング・コンポーネント、または選択コンポーネント）を制御するために、コードのセットを実行することがある。追加的または代替的に、メモリ・デバイスは、以下で特殊目的ハードウェアを使用して説明される機能のうちのいくつかまたはすべてを実行してよい。
１００５では、メモリ・デバイスは、センス・アンプの第１のノードにおいて第１のセンス信号を生成することがある。第１のセンス信号は、メモリ・セルの第１のアクセス動作に少なくとも一部は基づくことがある。いくつかの実施例では、センス・アンプの第１のノードは、１００５においてメモリ・セルに結合されることがある。いくつかの実施例では、第１のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って第１の電荷を構築することを含む。第１の電荷は、メモリ・セルにおいて記憶される電荷に少なくとも一部は基づくことがあり、メモリ・セルによって記憶される論理状態に対応することがある。１００５の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１００５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１０１０では、メモリ・デバイスは、センス・アンプの第２のノードにおいて第２のセンス信号を生成することがある。第２のセンス信号は、メモリ・セルの第２のアクセス動作に少なくとも一部は基づくことがある。いくつかの実施例では、センス・アンプの第２のノードは、１０１０においてメモリ・セルに結合されることがある。第２のセンス信号は、第１のセンス信号と、センス・アンプの第１のノードとセンス・アンプの第２のノードとの間の容量結合に少なくとも一部は基づくことがある。いくつかの実施例では、第２のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って第２の電荷を構築することを含む。第２の電荷は、メモリ・セルにおいて記憶される電荷に少なくとも一部は基づくことがあり、メモリ・セルによって記憶される基準状態に対応することがある。１０１０の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０１０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１０１５では、メモリ・デバイスは、第１のセンス信号を生成することおよび第２のセンス信号を生成することに少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定することがある。いくつかの実施例では、論理状態を決定することは、センス・アンプの第１のノードの電圧をセンス・アンプの第２のノードの電圧と比較することを含む。１０１５の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０１５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
いくつかの実施例では、本明細書において説明される装置は、方法１０００などの１つまたは複数の方法を実行することがある。装置は、（たとえば、センス・アンプの第１のノードがメモリ・セルに結合される間）センス・アンプの第１のノードにおいて第１のセンス信号を生成し、（たとえば、センス・アンプの第２のノードがメモリ・セルに結合されている間）センス・アンプの第２のノードにおいて第２のセンス信号を生成し、この第２のセンス信号は、第１のセンス信号およびセンス・アンプの第１のノードとセンス・アンプの第２のノードとの間の容量結合に少なくとも一部は基づき、第１のセンス信号を生成することと第２のセンス信号を生成することに少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定するための特徴、回路、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、メモリ・セルによって記憶される論理状態を決定することは、センス・アンプの第１のノードの電圧をセンス・アンプの第２のノードの電圧と比較するための動作、特徴、回路、手段、または命令を含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、センス・アンプの第２のノードにおいて第２のセンス信号を生成することは、センス・アンプの第１のノードにおける電圧の変化を引き起こすための動作、特徴、回路、手段、または命令を含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、第１のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って、第１の電荷であって、メモリ・セルにおいて記憶された電荷に少なくとも一部は基づく第１の電荷であって、メモリ・セルによって記憶される論理状態に対応するメモリ・セルにおいて記憶された電荷を構築するための動作、特徴、回路、手段、または命令を含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、第１のセンス信号を生成することは、センス・アンプの第１のノードとメモリ・セルとの間に結合された第１のスイッチング・コンポーネントであって、センス・アンプの第１のノードとメモリ・セルを選択的に結合させるように構成された第１のスイッチング・コンポーネントをアクティブ化するための動作、特徴、回路、手段、または命令を含んでよい。本明細書において説明される方法１０００および装置のいくつかの実施例は、第１のセンス信号を生成した後で第２のセンス信号を生成する前に第１のスイッチング・コンポーネント非アクティブ化するための動作、特徴、回路、手段、または命令をさらに含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、第２のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って、第２の電荷であって、メモリ・セルによって記憶される基準状態に対応するメモリ・セルにおいて記憶された電荷に少なくとも一部は基づく第２の電荷を構築するための動作、特徴、回路、手段、または命令を含んでよい。
本明細書において説明される方法１０００および装置のいくつかの実施例では、第２のセンス信号を生成することは、センス・アンプの第２のノードとメモリ・セルとの間に結合された第２のスイッチング・コンポーネントであって、センス・アンプの第２のノードとメモリ・セルを選択的に結合させるように構成された第２のスイッチング・コンポーネントをアクティブ化するための動作、特徴、回路、手段、または命令を含んでよい。本明細書において説明される方法１０００および装置のいくつかの実施例では、第２のスイッチング・コンポーネントは、第１のセンス信号の生成の間に非アクティブ化されることがある。
本明細書において説明される方法１０００および装置のいくつかの実施例は、第２のセンス信号を生成した後でメモリ・セルによって記憶される論理状態を決定する前に、第３のスイッチング・コンポーネントであって、容量結合とセンス・アンプの第１のノードまたはセンス・アンプの第２のノードのうちの１つとの間に結合され、容量結合とセンス・アンプの第１のノードまたはセンス・アンプの第２のノードのうちの１つを選択的に結合させるように構成された第３のスイッチング・コンポーネントを非アクティブ化するための動作、特徴、回路、手段、または命令をさらに含んでよい。
図１１は、本開示のさまざまな実施形態による、メモリ・セルにアクセスするためのセンシング・スキームをサポートし得る方法１１００を示すフローチャートを示す。方法１１００の動作は、本明細書において説明されるメモリ・デバイス１００、回路２００、回路４００、回路５００、メモリ・デバイス７０５、システム９００、またはそれらのコンポーネントによって実施されてよい。たとえば、方法１１００の動作は、図１〜図９を参照して説明されるメモリ・コントローラによって少なくとも一部は実行されてよい。いくつかの実施例では、メモリ・デバイスは、以下で説明する機能を実行するようにデバイスの機能要素（たとえば、電圧供給源、論理信号、トランジスタ、アンプ、スイッチング・コンポーネント、または選択コンポーネント）を制御するために、コードのセットを実行することがある。追加的または代替的に、メモリ・デバイスは、以下で特殊目的ハードウェアを使用して説明される機能のうちのいくつかまたはすべてを実行してよい。
１１０５では、メモリ・デバイスは、センス・アンプの第１のノードにおいて第１のセンス信号を生成することがある。第１のセンス信号は、メモリ・セルの第１のアクセス動作に少なくとも一部は基づくことがある。いくつかの実施例では、センス・アンプの第１のノードは、１１０５においてメモリ・セルに結合されることがある。たとえば、第１のセンス信号を生成することは、センス・アンプの第１のノードとメモリ・セルとの間に結合された第１のスイッチング・コンポーネントをアクティブ化することを含んでよく、この第１のスイッチング・コンポーネントは、センス・アンプの第１のノードとメモリ・セルを選択的に結合させるように構成される。いくつかの実施例では、第１のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って第１の電荷を構築すること含む。第１の電荷は、メモリ・セルにおいて記憶される電荷に少なくとも一部は基づくことがあり、メモリ・セルによって記憶される論理状態に対応することがある。１１０５の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１１０５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１１１０では、メモリ・デバイスは、第１のセンス信号を生成した後でセンス・アンプの第１のノードとメモリ・セルとの間に結合された第１のスイッチング・コンポーネントを非アクティブ化することがある。１１１０の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１１１０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１１１５では、メモリ・デバイスは、センス・アンプの第２のノードにおいて第２のセンス信号を生成することがある。第２のセンス信号は、メモリ・セルの第２のアクセス動作に少なくとも一部は基づくことがある。いくつかの実施例では、センス・アンプの第２のノードは、１１１５においてメモリ・セルに結合されることがある。たとえば、第２のセンス信号を生成することは、センス・アンプの第２のノードとメモリ・セルとの間に結合された第２のスイッチング・コンポーネントであって、センス・アンプの第２のノードとメモリ・セルを選択的に結合させるように構成される第２のスイッチング・コンポーネントをアクティブ化することを含んでよい。第２のセンス信号は、第１のセンス信号と、センス・アンプの第１のノードとセンス・アンプの第２のノードとの間の容量結合に少なくとも一部は基づくことがある。いくつかの実施例では、第２のセンス信号を生成することは、メモリ・セルとセンス・アンプとの間に結合されたアクセス・ラインに沿って第２の電荷を構築することを含む。第２の電荷は、メモリ・セルにおいて記憶される電荷に少なくとも一部は基づくことがあり、メモリ・セルによって記憶される基準状態に対応することがある。１０１０の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０１０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１１２０では、メモリ・デバイスは、第２のセンス信号を生成した後で第２のスイッチング・コンポーネントを非アクティブ化することがある。１１２０の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１１２０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
１１２５では、メモリ・デバイスは、第１のセンス信号を生成することおよび第２のセンス信号を生成することに少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定することがある。いくつかの実施例では、論理状態を決定することは、センス・アンプの第１のノードの電圧をセンス・アンプの第２のノードの電圧と比較することを含む。１１２５の動作は、図１〜図９を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１１２５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図９を参照して説明されるセンス・コンポーネント１３０または９３５）、メモリ・コントローラ（たとえば、図１〜図９を参照して説明されるメモリ・コントローラ１５０、７１５、８１５、または９１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
上記で説明された方法は可能な実施例について説明し、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例が可能であることに留意されたい。さらに、方法のうちの２つ以上からの実施例が組み合わされてよい。
本明細書における説明は、実施例を提供するものであり、特許請求の範囲に記載される範囲、適用可能性、または実施例の限定ではない。変更は、本開示の範囲から逸脱することなく、論じられる要素の機能および構成に関してなされてよい。さまざまな実施例は、さまざまな手順または構成要素を適宜省略してもよいし、置き換えてもよいし、追加してもよい。また、いくつかの実施例に関して説明される特徴は、他の実施例では組み合わされてよい。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはこれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保たれる電気回路のノードを指し、またはより一般的には、接地に直接的に結合されてもよいしされなくてもよい、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖまたは仮想０Ｖに戻ることがある。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施されることがある。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖ、またはデバイスの何らかの他の基準電圧に接続されたことを意味する。
「電子通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続または結合を含んでもよいし、中間コンポーネントを含んでもよい。言い換えれば、「に接続された」または「に結合された」コンポーネントは、互いと電子通信する。電子通信するコンポーネントは、（たとえば、通電された回路内で）電子または信号を活発に交換していることがあり、または電子または信号（たとえば、通電解除された回路内で）を活発に交換していないことがあるが、回路が通電されているとき電子または信号を交換するように構成されていることがある、およびそのように動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続または結合された２つのコンポーネントは、スイッチの状態（たとえば、開または閉）に関係なく電子通信する。
「絶縁された」という用語は、電子がそれらの間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、スイッチによって物理的に結合された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁され得る。
本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと電子を交換することがある。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電圧の印加および／または電荷の流れを可能にする動的な動作であってよい。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリ・セルまたはメモリ・アレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
本明細書で使用されるとき、「端子」という用語は、回路素子の物理的境界または接続点を示唆する必要はない。むしろ、「端子」は、回路素子に関連する回路の基準点を指すことがあり、これは、「ノード」または「基準点」とも呼ばれることがある。
本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面のうちのいくらかまたはすべてを覆うことがある。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば、薄層であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。しかしながら、当業者は、層が本質的に３次元であることを認識するであろう。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金があり得る。例示的なカルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり得る。本明細書で使用される、ハイフンで結んだ化学組成表記は、特定の組成または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことを意図したものである。たとえば、Ｇｅ−ＴｅはＧｅｘＴｅｙを含んでよく、ここで、ｘおよびｙは、任意の正の整数であってよい。可変抵抗材料の他の例としては、２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元金属酸化物材料または混合原子価酸化物があり得る。例は、メモリ・セルのメモリ素子と関連づけられた１つまたは複数の特定の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリ素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料があり得る。
図１、図２、図４、および図５を参照して説明される、メモリ・デバイス１００と回路２００と回路４００と回路５００とを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されることがある。
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、導電性材料たとえば金属を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングしたたとえば変性した、半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（たとえば、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（たとえば、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。
本明細書において添付の図面とともに記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されることがある。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）としても実施されてよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（たとえば、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、「実質的に」という用語によって修飾された動詞または形容詞）は、絶対的である必要はなく、特性の利点を達成するように十分に近い、または本開示の関連態様の文脈では言及される特性が真であることに十分に近いことを意味する。
本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。
本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。
Claims (40)
- 第１のアクセス・ラインを介してメモリ・セルと電子通信するセンス・コンポーネントと、
前記センス・コンポーネントの第１のノードと前記センス・コンポーネントの第２のノードとの間の容量と、
前記センス・コンポーネントおよび前記メモリ・セルと電子通信するコントローラであって、装置に
前記メモリ・セルが前記センス・コンポーネントの前記第１のノードに結合される間、前記センス・コンポーネントの前記第１のノードにおいて第１のセンス信号を生成させ、
前記メモリ・セルが前記センス・コンポーネントの前記第２のノードに結合される間、前記センス・コンポーネントの前記第２のノードにおいて第２のセンス信号を生成させ、前記第２のセンス信号が、前記生成された第１のセンス信号と、前記センス・コンポーネントの前記第１のノードと前記センス・コンポーネントの前記第２のノードとの間の前記容量に少なくとも一部は基づき、
前記第１のセンス信号を生成することと前記第２のセンス信号を生成することに少なくとも一部は基づいて、前記メモリ・セルによって記憶される論理状態を決定させる
ように動作可能であるコントローラと
を備える装置。 - 前記メモリ・セルが容量性メモリ素子を備える、請求項１に記載の装置。
- 前記メモリ・セルによって記憶される前記論理状態を決定することが、
前記センス・コンポーネントの前記第１のノードの電圧を前記センス・コンポーネントの前記第２のノードの電圧と比較すること
を含む、請求項１に記載の装置。 - 前記センス・コンポーネントの前記第２のノードにおいて前記第２のセンス信号を生成することが、前記センス・コンポーネントの前記第１のノードにおける電圧の変化を引き起こす、請求項１に記載の装置。
- 前記第１のセンス信号を生成することが、
前記メモリ・セルと前記センス・コンポーネントとの間に結合されたアクセス・ラインに沿って第１の電荷を構築することであって、前記第１の電荷が、前記メモリ・セルにおいて記憶される電荷に少なくとも一部は基づき、前記メモリ・セルにおいて記憶される前記電荷が、前記メモリ・セルによって記憶される前記論理状態に対応する、構築すること
を含む、請求項１に記載の装置。 - 前記第２のセンス信号を生成することが、
前記メモリ・セルと前記センス・コンポーネントとの間に結合されたアクセス・ラインに沿って第２の電荷を構築することであって、前記第２の電荷が、前記メモリ・セルにおいて記憶される電荷に少なくとも一部は基づき、前記メモリ・セルにおいて記憶される前記電荷が、前記メモリ・セルによって記憶される基準状態に対応する、構築すること
を含む、請求項１に記載の装置。 - メモリ・セルの第１のアクセシングに少なくとも一部は基づき、センス・アンプの第１のノードにおいて第１の電圧を生成することと、
前記メモリ・セルの第２のアクセシングに少なくとも一部は基づき、前記センス・アンプの第２のノードにおいて第２の電圧であって、前記第１の電圧、及び、前記センス・アンプの前記第１のノードと前記センス・アンプの前記第２のノードとの間の容量結合、の生成に少なくとも一部は基づく第２の電圧を生成することと、
前記第２の電圧の生成に少なくとも一部は基づく前記第１のノードにおける前記第２の電圧及び第３の電圧に少なくとも一部は基づいて、前記メモリ・セルによって記憶される論理状態を決定することと
を含む方法。 - 前記メモリ・セルによって記憶される前記論理状態を決定することが、
前記第２の電圧を前記第３の電圧と比較すること
を含む、請求項７に記載の方法。 - 前記第１の電圧を生成することが、前記メモリ・セルをアクセス・ラインに選択的に結合することを含み、
前記第１の電圧は前記メモリ・セルと前記アクセス・ラインとの間の第１の電荷共有に少なくとも一部が基づく
請求項７に記載の方法。 - 前記第１の電圧を生成することが、
第１のスイッチング・コンポーネントを介して、前記センス・アンプの前記第１のノードを前記アクセス・ラインに選択的に結合すること
を含む、請求項９に記載の方法。 - 前記第１の電圧を生成した後で前記第２の電圧を生成する前に前記第１のスイッチング・コンポーネントを介して前記アクセス・ラインから前記センス・アンプの前記第１のノードを選択的に結合解除すること
をさらに含む、請求項１０に記載の方法。 - 前記第２の電圧を生成することが、
前記第１の電圧を生成した後で前記第２の電圧を生成する前に前記アクセス・ラインから前記メモリ・セルを選択的に結合解除すること
を含む、請求項９に記載の方法。 - 前記第２の電圧を生成することが、
第２のスイッチング・コンポーネントを介して、前記センス・アンプの前記第２のノードを前記アクセス・ラインに選択的に結合すること
を含む、請求項９に記載の方法。 - 前記センス・アンプの前記第２のノードが、前記第１の電圧の生成中に第２のスイッチング・コンポーネントを介して、前記アクセス・ラインから選択的に結合解除される
請求項９に記載の方法。 - アクセス・ラインに選択的に結合されるように構成されたメモリ・セルと、
第１のノード、第２のノード、及び前記第１のノードと前記第２のノードとの間の容量結合を含むセンス・アンプと、
前記第１のノードを前記アクセス・ラインに選択的に結合させる動作が可能な第１のスイッチング・コンポーネントと、
前記第２のノードを前記アクセス・ラインに選択的に結合させる動作が可能な第２のスイッチング・コンポーネントと
を備え、
前記第１のノードと前記第２のノードとの間の容量結合に少なくとも一部は基づいて前記メモリ・セルの論理状態を決定するように動作可能である
装置。 - 前記メモリ・セルの論理状態を決定するために、前記メモリ・セルを前記アクセス・ラインに選択的に結合すること及び前記第１のスイッチング・コンポーネントをアクティブ化することに少なくとも一部は基づいて前記第１のノードにおける第１の電圧を生成するように動作可能である、請求項１５に記載の装置。
- 前記第１の電圧の生成中に前記第２のスイッチング・コンポーネントを非アクティブ化するように動作可能である、請求項１６に記載の装置。
- 前記メモリ・セルの論理状態を決定するために、前記メモリ・セルを前記アクセス・ラインに選択的に結合すること及び前記第２のスイッチング・コンポーネントをアクティブ化することに少なくとも一部は基づいて前記第２のノードにおける第２の電圧を生成するように動作可能であり、前記第２の電圧が前記第１の電圧及び前記第１のノードと前記第２のノードとの間の容量結合に少なくとも一部は基づく、請求項１６に記載の装置。
- 前記第２の電圧の生成中に前記第１のスイッチング・コンポーネントを非アクティブ化するように動作可能である、請求項１８に記載の装置。
- 前記第１のノードと前記第２のノードとの容量結合を選択的に調整するように動作可能な第３のスイッチング・コンポーネント
をさらに備える、請求項１５に記載の装置。 - メモリ・セルと、
第１のノード、第２のノード、及び前記第１のノードと前記第２のノードとの間の容量結合を含むセンス・コンポーネントと、
前記メモリ・セルと前記センス・コンポーネントの間のアクセス・ラインと
前記センス・コンポーネントおよび前記メモリ・セルと電子通信するコントローラであって、装置に
前記メモリ・セルと前記アクセス・ラインとの間の第１のスイッチング・コンポーネントをアクティブ化させ、
第１のセンス信号を生成するように前記第１のスイッチング・コンポーネントをアクティブ化した後で前記アクセス・ラインと前記第１のノードとの間の第２のスイッチング・コンポーネントをアクティブ化させ、
前記第２のスイッチング・コンポーネントをアクティブ化した後で前記第２のスイッチング・コンポーネントを非アクティブ化させ、
第２のセンス信号であって、前記第１のセンス信号と前記第１のノードを前記第２のノードに結合するキャパシタとに少なくとも一部は基づく第２のセンス信号を生成するように前記第２のスイッチング・コンポーネントを非アクティブ化した後で前記アクセス・ラインと前記第２のノードとの間の第３のスイッチング・コンポーネントをアクティブ化させ、
前記第１のセンス信号の生成と前記第２のセンス信号の生成とに少なくとも一部は基づいて前記メモリ・セルによって記憶される論理状態を決定させる
ように動作可能であるコントローラと
を備える装置。 - 前記アクセス・ラインに結合された第２のキャパシタと、
前記アクセス・ラインに選択的に結合されるように構成された電圧源と
をさらに備える、請求項２１に記載の装置。 - 前記コントローラは、前記装置に、
前記第１のスイッチング・コンポーネントをアクティブ化させる前に前記電圧源に少なくとも一部は基づいて前記第２のキャパシタをプレチャージさせ、
前記第２のスイッチング・コンポーネントを非アクティブ化させた後で前記第３のスイッチング・コンポーネントをアクティブ化させる前に前記電圧源を用いて前記第２のキャパシタをプレチャージさせる
ように動作可能である、請求項２２に記載の装置。 - 前記第２のキャパシタを介して前記アクセス・ラインに結合された可変電圧源
をさらに備える、請求項２２に記載の装置。 - 前記コントローラは、前記装置に、
前記第１のスイッチング・コンポーネントをアクティブ化させる前に前記可変電圧源に少なくとも一部は基づいて前記アクセス・ラインにバイアスをかけ、
前記第２のスイッチング・コンポーネントを非アクティブ化させた後で前記第３のスイッチング・コンポーネントをアクティブ化させる前に前記可変電圧源に少なくとも一部は基づいて前記アクセス・ラインにバイアスをかける
ように動作可能である、請求項２４に記載の装置。 - 前記アクセス・ラインは、前記メモリ・セルと前記センス・コンポーネントとの間の電荷移送型センシング・アンプを含む
請求項２１に記載の装置。 - アクセス動作中に前記メモリ・セルとの電荷移送量に少なくとも一部は基づいて前記アクセス・ラインの電圧を制御するように構成されるトランジスタ
をさらに備える、請求項２１に記載の装置。 - 前記メモリ・セルは、容量性メモリ素子を含む
請求項２１に記載の装置。 - 前記コントローラは、前記装置に、
前記第１のスイッチング・コンポーネントをアクティブ化させた後に前記第１のスイッチング・コンポーネントを非アクティブ化させ、
前記第１のスイッチング・コンポーネントを非アクティブさせた後で前記論理状態を決定する前に前記第１のスイッチング・コンポーネントをアクティブ化させる
ように動作可能である、請求項２１に記載の装置。 - 前記メモリ・セルによって記憶される前記論理状態を決定することが、
前記センス・コンポーネントの前記第１のノードの電圧を、前記センス・コンポーネントの前記第２のノードの電圧と比較すること
を含む、請求項２１に記載の装置。 - 前記センス・コンポーネントの前記第２のノードにおいて前記第２のセンス信号を生成することが、前記第１のノードを前記第２のノードに結合する前記キャパシタに少なくとも一部は基づく前記センス・コンポーネントの前記第１のノードにおける電圧の変化を引き起こす、請求項２１に記載の装置。
- メモリ・セルとアクセス・ラインとの間の第１のスイッチング・コンポーネントをアクティブ化することと、
第１のセンス信号を生成するために前記アクセス・ラインとセンス・コンポーネントの第１のノードとの間の第２のスイッチング・コンポーネントをアクティブ化することと、
前記アクセス・ラインと前記センス・コンポーネントの前記第１のノードとの間の前記第２のスイッチング・コンポーネントを非アクティブ化することと、
前記第１のセンス信号と、前記センス・コンポーネントの前記第１のノードを前記センス・コンポーネントの第２のノードに結合するキャパシタとに少なくとも一部は基づく第２のセンス信号を生成するために、前記アクセス・ラインと前記センス・コンポーネントの前記第２のノードとの間の第３のスイッチング・コンポーネントをアクティブ化することと、
前記第１のセンス信号の生成および前記第２のセンス信号の生成に少なくとも一部は基づいて前記メモリ・セルによって記憶される論理状態を決定すること
を含む、方法。 - 前記第１のセンス信号を生成することが、前記メモリ・セルの第１の電荷共有に少なくとも一部は基づき、
前記第２のセンス信号を生成することが、前記メモリ・セルの第２の電荷共有に少なくとも一部は基づく、
請求項３２に記載の方法。 - 前記第１のセンス信号を生成することが、前記メモリ・セルの前記第１の電荷共有に少なくとも一部が基づく前記アクセス・ラインの第１の電圧を、電荷移送型センシング・アンプを用いて生成することを含み、
前記第２のセンス信号を生成することが、前記メモリ・セルの前記第２の電荷共有に少なくとも一部が基づく前記アクセス・ラインの第２の電圧を、前記電荷移送型センシング・アンプを用いて生成することを含む
請求項３３に記載の方法。 - 前記第１のスイッチング・コンポーネントをアクティブ化する前に前記アクセス・ラインに結合される第２のキャパシタの第１のプレチャージを実行することと、
前記第２のスイッチング・コンポーネントを非アクティブ化した後で前記第３のスイッチング・コンポーネントをアクティブ化する前に前記第２のキャパシタの第２のプレチャージを実行することをさらに含み、前記第２のセンス信号を生成することが前記第２のプレチャージに少なくとも一部は基づく
請求項３２に記載の方法。 - 前記第２のキャパシタが前記第２のキャパシタの第１のノードを介して前記アクセス・ラインに結合され、
前記第１のプレチャージを実行した後で前記第２のキャパシタの第２のノードの第１の電圧ブーストを実行することをさらに含み、前記第１のセンス信号を生成することが前記第１の電圧ブーストに少なくとも一部は基づき、
前記第２のプレチャージを実行した後で前記第２のキャパシタの前記第２のノードの第２の電圧ブーストを実行することをさらに含み、前記第２のセンス信号を生成することが前記第２の電圧ブーストに少なくとも一部は基づく
請求項３５に記載の方法。 - アクセス・ラインに選択的に結合されるように構成されたメモリ・セルと、
第１のノード、第２のノード、及び前記第１のノードと前記第２のノードとの間で容量結合するように構成されたキャパシタを含むセンス・アンプと、
前記第１のノードを前記アクセス・ラインに選択的に結合させる動作が可能な第１のスイッチング・コンポーネントと、
前記第２のノードを前記アクセス・ラインに選択的に結合させる動作が可能な第２のスイッチング・コンポーネントと
を備え、
前記第１のノードと前記第２のノードとの間の容量結合に少なくとも一部は基づいて前記メモリ・セルの論理状態を決定するように動作可能である
装置。 - アクセス動作中に前記メモリ・セルとの電荷移送量に少なくとも一部は基づいて前記アクセス・ラインの電圧を制御するように構成されるトランジスタ
をさらに備える、請求項３７に記載の装置。 - 前記センス・アンプと前記トランジスタとの間の前記アクセス・ラインに選択的に結合されるように構成された電圧源
をさらに備える、請求項３８に記載の装置。 - 第２のキャパシタであって、当該第２のキャパシタの第１のノードを介して前記アクセス・ラインに結合される第２のキャパシタと、
前記第２のキャパシタの第２のノードを介して前記第２のキャパシタに結合される可変電圧源と
をさらに備える、請求項３７に記載の装置。
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