TWI692758B

TWI692758B - 用於操作一記憶體裝置之設備及方法

Info

Publication number: TWI692758B
Application number: TW108103432A
Authority: TW
Inventors: 瑪迪賈莫利; 威廉Ａ彌爾頓; 丹尼維莫卡帝; 新威郭; 靖子服部
Original assignee: 美商美光科技公司
Priority date: 2018-02-08
Filing date: 2019-01-30
Publication date: 2020-05-01
Also published as: CN111684526B; US20200013437A1; KR102272290B1; US10395697B1; US20190244641A1; JP6894052B2; EP3750160A1; TW201946061A; US10930324B2; US20200152243A1; EP3750160A4; KR20200108370A; WO2019156829A1; US10573355B2; US20200279590A1; JP2021508909A; CN111684526A; US10692547B2

Abstract

本發明闡述用於具有耦合電容之自我參考感測方案之方法、系統及裝置。一記憶體裝置之一感測組件可包含感測組件之兩個節點之間的一電容性耦合。在某些實例中，可由感測組件之一電容性元件或感測組件之特徵之間的一固有電容提供電容性耦合。採用此一感測組件來偵測由一記憶體單元儲存之一邏輯狀態之一方法之一實例可包含：當節點中之一者與記憶體單元耦合時，在該節點處產生一第一感測信號；及當節點中之另一者與記憶體單元耦合時，在該另一節點處產生一第二感測信號。感測信號可至少部分地基於兩個節點之間的電容性耦合。

Description

用於操作一記憶體裝置之設備及方法

技術領域係關於具有耦合電容之自我參考感測方案。

以下內容一般而言係關於記憶體系統且更具體而言係關於具有耦合電容之自我參考感測方案。

記憶體裝置廣泛用於在各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類)中儲存資訊。藉由程式化一記憶體裝置之不同狀態而儲存資訊。舉例而言，二進位記憶體裝置具有兩個邏輯狀態，通常由一邏輯「1」或一邏輯「0」表示。在其他記憶體裝置中，可儲存多於兩個邏輯狀態。為存取所儲存資訊，電子裝置之一組件可讀取或感測記憶體裝置中之所儲存邏輯狀態。為儲存資訊，電子裝置之一組件可在記憶體裝置中寫入或程式化邏輯狀態。

存在各種類型之記憶體裝置，包含採用磁性硬碟之記憶體裝置、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM(DRAM)、同步動態RAM(SDRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(諸如PCM及 FeRAM)可即使在不存在一外部電源之情況下仍維持所儲存邏輯狀態達延長之時間週期。揮發性記憶體裝置(諸如DRAM)可隨時間丟失所儲存邏輯狀態，除非該等揮發性記憶體裝置由一電源週期性地再新。在某些情形中，非揮發性記憶體可使用與揮發性記憶體類似之裝置架構，但可藉由採用諸如鐵電電容或不同材料相之實體現象而具有非揮發性性質。

改良記憶體裝置可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減少電力消耗或減少製造成本以及其他度量。在某些情形中，可由在諸多記憶體單元當中共用之一參考電壓源提供用於讀取一記憶體單元之一參考電壓。在此等情形中，操作(例如，讀取操作)可對一個記憶體單元與另一記憶體單元之間的變化為敏感的，且記憶體裝置可與相對低感測裕度相關聯或以其他方式對讀取錯誤為敏感的。在某些情形中，利用一自我參考感測方案來存取一記憶體單元可需要對記憶體單元進行數個存取操作以為記憶體單元之可能邏輯狀態中之每一者提供適合參考信號。此等感測操作可與相對慢之記憶體單元存取時間或相對高之電力消耗相關聯。

100:記憶體裝置

105:記憶體單元

105-a:記憶體單元

105-b:記憶體單元

110:第一存取線/存取線

115:第二存取線/存取線

120:第三存取線/存取線

125:列解碼器

130:感測組件

130-a:感測組件

130-b:感測組件

130-c:感測組件

131-a:第一節點

131-b:第一節點

131-c:第一節點

132-a:第二節點

132-b:第二節點

132-c:第二節點

135:行解碼器

140:輸入/輸出組件

150:記憶體控制器

200:電路

205:字線

205-c:字線

210:數位線

210-c:數位線

215:板線

215-c:板線

220:電容器/鐵電電容器

230:單元板

240:單元底部

250:選擇組件

260:固有電容

260-c:固有電容

265-a:電壓源

265-b:第一感測放大器電壓源/電壓源

265-c:第二感測放大器電壓源/第二感測組件電壓源/電壓源

265-d:低感測組件電壓源/電壓源

265-e:高感測組件電壓源/電壓源

270:信號線

275:放大器

275-a:放大器

280:參考線

290:輸入/輸出線

290-b:輸入/輸出線

290-c:輸入/輸出線

300-a:遲滯曲線圖

300-b:遲滯曲線圖

305-a:電荷狀態/初始電荷狀態

305-b:電荷狀態

305-c:電荷狀態

305-d:電荷狀態

310-a:電荷狀態

310-b:電荷狀態

310-c:電荷狀態

315:電壓

320:路徑

325:電壓

330:路徑

335:讀取電壓/電壓

340:路徑

350:電壓

355:電壓

360:路徑

365:路徑

400:電路

410:共同存取線

410-a:共同存取線

420:耦合電容

420-a:耦合電容/電容性耦合

420-b:耦合電容/電容性耦合

430:感測放大器

430-a:感測放大器

500:電路

510-a:電壓源

510-b:電壓源

510-c:電壓源

510-d:電壓源

510-e:電壓源

510-f:電壓源

510-g:電壓源

510-h:電壓源

510-i:電壓源/等化電壓源

510-j:電壓源/等化電壓源

510-k:電壓源/等化電壓源

510-l:電壓源

510-m:電壓源

520-a:切換組件

520-b:切換組件

520-c:切換組件

520-d:切換組件

520-e:切換組件

520-f:切換組件

520-g:切換組件

520-h:切換組件

520-i:切換組件

520-j:切換組件

520-k:切換組件

530:積分電容器

531:第一端子

532:第二端子

540-a:第一放大器/放大器

540-b:第二放大器/放大器

550:可變電壓源

560-a:電容

560-b:電容

600:時序圖

601:操作

602:操作

603:操作

604:操作

605:操作

606:操作

607:操作

608:操作

609:操作

610:操作

611:操作

612:操作

613:操作

614:操作

615:操作

616:操作

617:操作

618:操作

619:操作

620:操作

621:操作

622:操作

623:操作

624:操作

625:操作

626:操作

627:操作

628:操作

629:操作

630:操作

631:操作

700:方塊圖

705:記憶體裝置

710:記憶體單元

715:記憶體控制器

720:字線

725:板線

735:感測組件

740:共同存取線

745:鎖存器

750:偏壓組件

755:時序組件

765:感測控制線

800:方塊圖

815:記憶體控制器

820:偏壓組件

825:時序組件

830:電壓選擇器

835:記憶體單元選擇器

840:感測控制器

900:系統

905:裝置

910:匯流排

915:記憶體控制器

920:記憶體單元

925:基本輸入/輸出系統組件

930:處理器

935:輸入/輸出組件/感測組件

940:周邊組件

945:輸入

950:輸出

1000:方法

1005:操作

1010:操作

1015:操作

1100:方法

1105:操作

1110:操作

1115:操作

1120:操作

1125:操作

AMPCAP:線/節點

DL_1-DL_N:數位線

EQ0:邏輯信號

EQ1:邏輯信號

EQ2:邏輯信號

PL_1-PL_N:板線

Q:電荷

SW₁:邏輯信號

SW₂:邏輯信號

SW₃:邏輯信號

SW₄:邏輯信號

SW₅:邏輯信號

SW₆:邏輯信號

SW₇:邏輯信號

SW₈:邏輯信號

V₀:電壓

V₁:電壓

V₂:電壓/電壓位準

V₃:電壓

V₄:電壓

V₅:電壓

V₆:電壓

V₇:電壓

V₈:電壓

V₉:電壓

V₁₀:電壓

V₁₁:電壓

V₁₂:電壓

V_AMPCAP:電壓/信號

V_AMPCAP,0:電壓

V_AMPCAP,1:電壓/信號

V_bottom:電壓

V_cap:電壓差

V_DL:電壓

V_H:電壓/相對高電壓位準

V_L:電壓/相對低電壓位準

V_plate:電壓

V_ref:電壓/信號/經鎖存偵測信號/參考信號/參考電壓

V_ref,0:信號/第二感測信號/參考信號

V_ref,1:信號/第二感測信號/參考信號

V_sig:電壓/信號/經鎖存偵測信號

V_sig,0:信號/第一感測信號/感測信號

V_sig,1:信號/第一感測信號/感測信號

WL:邏輯信號

WL_1-WL_M:字線

圖1圖解說明根據本發明之實例之支援具有耦合電容之自我參考感測方案的一實例性記憶體裝置。

圖2圖解說明根據本發明之實例之支援具有耦合電容之自我參考感測方案的一實例性電路。

圖3利用遲滯曲線圖圖解說明根據本發明之實例之支援具有耦合電容之自我參考感測方案之一記憶體單元之非線性電性質的一實例。

圖4圖解說明根據本發明之實例之支援具有耦合電容之自我參考感測方案之一電路的一實例。

圖5圖解說明根據本發明之實例之支援具有耦合電容之自我參考感測方案之一電路的一實例。

圖6A及圖6B展示圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案之一實例性存取程序之操作的一時序圖。

圖7展示根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一記憶體裝置的一方塊圖。

圖8展示根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一記憶體控制器的一方塊圖。

圖9展示根據本發明之各種實施例之包含可支援具有耦合電容之自我參考感測方案之一裝置之一系統的一圖式。

圖10展示圖解說明根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一方法的一流程圖。

圖11展示圖解說明根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一方法的一流程圖。

本專利申請案主張由賈馬裡(Jamali)等人於2108年2月8日提出申請之標題為「Self-Referencing Sensing Schemes with Coupling Capacitance」之美國專利申請案第15/892,118號之優先權，該美國專利申請案受讓於本發明受讓人且以其全文引用之方式明確併入本文中。

根據本發明之態樣，可藉由採用具有耦合電容之自我參考感測方案而讀取一記憶體單元之邏輯狀態。舉例而言，一記憶體單元可被存取一第一次(例如，以產生一感測信號)，其中所得信號係在一感測組件之一第一節點或端子處產生。同一記憶體單元可被存取一第二次(例如，在第一次之後且產生一參考信號)，其中所得信號係在感測組件之一第二節點或端子處產生。第一節點與第二節點可彼此電容性耦合(例如，藉由感測組件之一電容器元件或藉由組態於感測組件之子組件之間的一固有電容)，使得在第一節點處產生之一信號與在第二節點處產生之信號可彼此相互作用。換言之，在第一節點處產生之一信號可導致第二節點處之一改變(例如，電壓之一改變或電荷之一改變)，且在第二節點處產生之一信號可導致第一節點處之一改變(例如，電壓之一改變或電荷之一改變)。可對感測組件之該等節點處之所得信號進行分析(例如，比較)以判定最初儲存於記憶體單元中之一邏輯狀態。

作為一項實例，如應用於一鐵電記憶體單元，使用一正感測電壓來感測一正極化記憶體單元之自我參考讀取操作可在感測組件之第一節點及第二節點兩者處儲存一位移信號。另一方面，使用一正感測電壓來感測一負極化記憶體單元之自我參考讀取操作可在感測組件之第一端子處儲存一位移及極化信號，且在感測組件之第二端子處儲存一位移信號。在各種感測方案中，可使用由同一記憶體單元之第一存取及第二存取產生之信號之間的差或該差之缺乏(例如，所產生電壓之一差或所產生電荷之一差)來判定最初儲存於記憶體單元中之邏輯狀態。由於針對一感測信號及一參考信號兩者存取同一記憶體單元，因此可在第一感測與第二感測之間減輕或消除歸因於電路路徑電阻、固有電容、組件行為及組件變化以及諸如此類之影響(例如，此乃因在同一記憶體單元之第一感測及第二感測期間，該等影響可為相同的或實質上相同的)。

在其中存取操作不改變一記憶體單元之一狀態(例如，一電荷狀態、一極化狀態或一電阻狀態)之實例中，一自我參考讀取操作可產生一感測信號(例如，藉由一第一存取操作)且產生與該感測信號類似(例如，實質上相同)之一參考信號(例如，藉由一第二存取操作)。然而，特定感測組件可依賴於一感測信號與一參考信號之間的一差來偵測一記憶體單元中之一所儲存邏輯狀態。針對此等感測組件，利用此一自我參考讀取操作(例如，其中一感測信號與一參考信號係類似或實質上相同的)來偵測一邏輯狀態之結果可為不確定的。換言之，此一感測組件可不能夠判定由一記憶體單元儲存之一邏輯狀態，此乃因感測信號與參考信號之間的一差係過小的，或此乃因感測信號與參考信號之間的任何所偵測差可與除最初儲存於記憶體單元中之邏輯狀態之外的因素(例如，信號雜訊、信號容限或其他操作變化)相關，且將因此易於出現讀取錯誤。在某些實例中，可藉由包含產生多個參考信號(例如，多次讀取一記憶體單元以產生對應於多個邏輯狀態之參考信號)之一讀取操作而克服此等問題，但此等操作可為相對慢的，或與相對高電力消耗相關聯。

根據本發明之實例，一感測組件可包含一感測組件之一第一節點與感測組件之一第二節點之間的一電容性耦合(例如，第一節點與第二節點之間的一電容)。該電容性耦合可為感測組件之一電容器元件，或可為感測組件之元件之間的一固有電容(例如，組態於感測組件之兩個放大器之間的一固有電容)。藉由將一感測組件組態有此一電容性耦合，在第一節點處產生之一信號可影響在第二節點處產生之一信號，且反之亦然。如本文中所闡述，由此一電容性耦合提供之影響可使得能夠使用將 (舉例而言)原本係不確定之自我參考之讀取操作。

舉例而言，為利用此一自我參考讀取操作來偵測由一記憶體單元儲存之一邏輯狀態，可藉由利用一第一存取操作存取記憶體單元而在第一節點處產生一第一信號(例如，當記憶體單元或相關聯存取線與第一節點耦合時)。可藉由利用一第二存取操作存取記憶體單元而在第二節點處產生一第二信號(例如，當記憶體單元或相關聯存取線與第二節點耦合時)。如由第一節點與第二節點之間的電容性耦合所支援，第二信號可至少部分地基於第一信號及該電容性耦合。舉例而言，第二信號可具有比在第一信號不存在於第一節點處之情況下或在感測組件不包含第一節點與第二節點之間的一電容性耦合之情況下高或低之一電荷或電壓。

另外或另一選擇係，在第二節點處產生第二信號可改變第一節點處之信號(例如，改變第一節點處之一電壓或改變第一節點處之一電荷狀態)。因此，在將原本產生類似(例如，實質上相等)信號之存取操作之實例中，本文中所闡述之電容性耦合可致使感測組件之第一節點及第二節點處之信號係充分不同的(例如，在第一節點及第二節點處之信號被用於一讀取操作中以偵測一邏輯狀態時之一時間處)，且此一差可由感測組件利用以偵測最初儲存於記憶體單元處之邏輯狀態。

在一項實例中，根據本發明之一設備可包含一記憶體單元、一輸入/輸出組件及與該記憶體單元及該輸入/輸出組件耦合之一感測組件。該感測組件可包含：一感測放大器；一第一節點，其與該感測放大器及該記憶體單元耦合或耦合於該感測放大器與該記憶體單元之間；及一第二節點，其與該感測放大器及該記憶體單元耦合或耦合於該感測放大器與該記憶體單元之間，其中該第二節點與該第一節點電容性耦合。該感測組件可經組態以至少部分地基於該第一節點處之一信號及該第二節點處之一信號而判定該記憶體單元之一邏輯狀態。

在某些實例中，該感測組件進一步包含與該第一節點及該第二節點耦合或耦合於該第一節點與該第二節點之間的一第一切換組件。該第一切換組件可經組態以選擇性地調整該第二節點與該第一節點之該電容性耦合，諸如啟用、停用或以其他方式調整該電容性耦合之一程度。

在某些實例中，該第二節點透過該感測組件之一電容器元件而與該第一節點電容性耦合。在某些實例中，該第二節點透過該感測放大器之一第一放大器與該感測放大器之一第二放大器之間的一固有電容而與該第一節點電容性耦合，該固有電容經組態以電容性耦合該第一節點與該第二節點。

在某些實例中，該設備進一步包含與該記憶體單元及該第一節點耦合或耦合於該記憶體單元與該第一節點之間的一第二切換組件。該第二切換組件可經組態以選擇性地耦合該記憶體單元與該第一節點。在某些實例中，該設備進一步包含與該記憶體單元及該第二節點耦合或耦合於該記憶體單元與該第二節點之間的一第三切換組件。該第三切換組件可經組態以選擇性地耦合該記憶體單元與該第二節點。

在某些實例中，該第一節點可與一接地電壓源電容性耦合。另外或另一選擇係，在某些實例中，該第二節點與一接地電壓源電容性耦合。

在另一實例中，根據本發明之一方法可包含對一記憶體單元執行一讀取操作，該記憶體單元可與一第一存取線及一第二存取線耦合。該方法可包含：當一感測放大器之一第一節點與一記憶體單元耦合時，在該感測放大器之該第一節點處產生一第一感測信號；及當該感測放大器之一第二節點與該記憶體單元耦合時，在該感測放大器之該第二節點處產生一第二感測信號。該第二感測信號可至少部分地基於該第一感測信號及該感測放大器之該第一節點與該感測放大器之該第二節點之間的一電容性耦合。舉例而言，在該感測放大器之該第二節點處產生該第二感測信號可導致該感測放大器之該第一節點處之電壓之一改變。

該方法可進一步包含：至少部分地基於產生該第一感測信號及產生該第二感測信號而判定由該記憶體單元儲存之一邏輯狀態。舉例而言，判定由該記憶體單元儲存之該邏輯狀態可包含比較該感測放大器之該第一節點之一電壓與該感測放大器之該第二節點之一電壓。

在某些實例中，產生該第一感測信號包含：沿著與該記憶體單元及該感測放大器耦合或耦合於該記憶體單元與該感測放大器之間的一存取線建立一第一電荷，且該第一電荷至少部分地基於儲存於該記憶體單元處之一電荷，該電荷對應於由該記憶體單元儲存之該邏輯狀態。在某些實例中，產生該第二感測信號包含：沿著與該記憶體單元及該感測放大器耦合或耦合於該記憶體單元與該感測放大器之間的一存取線建立一第二電荷，且該第二電荷至少部分地基於儲存於該記憶體單元處之一電荷，該電荷對應於由該記憶體單元儲存之一參考狀態。

在某些實例中，產生該第一感測信號包含：啟動與該感測放大器之該第一節點及該記憶體單元耦合或耦合於該第一節點與該記憶體單元之間的一第一切換組件，該第一切換組件經組態以選擇性地耦合該感測放大器之該第一節點與該記憶體單元。在某些實例中，該方法包含：在產生該第一感測信號之後且在產生該第二感測信號之前撤銷啟動該第一切換組件。

在某些實例中，產生該第二感測信號包含：啟動與該感測放大器之該第二節點及該記憶體單元耦合或耦合於該第二節點與該記憶體單元之間的一第二切換組件，該第二切換組件經組態以選擇性地耦合該感測放大器之該第二節點與該記憶體單元。在某些實例中，在該第一感測信號之該產生期間撤銷啟動該第二切換組件。

在某些實例中，該方法包含：在產生該第二感測信號之後且在判定由該記憶體單元儲存之該邏輯狀態之前撤銷啟動一第三切換組件，該第三切換組件與該電容性耦合及該感測放大器之該第一節點或該感測放大器之該第二節點中之一者耦合或者耦合於該電容性耦合與該第一節點或該第二節點中之一者之間。該第三切換組件經組態以選擇性地耦合該電容性耦合與該感測放大器之該第一節點或該感測放大器之該第二節點中之該一者。

在另一實例中，根據本發明之一設備包含：一感測組件，其經由一第一存取線而與一記憶體單元進行電子通信；該感測組件之一第一節點與該感測組件之一第二節點之間的一電容；及一控制器，其與該感測組件及該記憶體單元進行電子通信。該控制器可為可操作的以致使該設備：當該記憶體單元與該感測組件之該第一節點耦合時，在該感測組件之該第一節點處產生一第一感測信號；及當該記憶體單元與該感測組件之該第二節點耦合時，在該感測組件之該第二節點處產生一第二感測信號。該第二感測信號可至少部分地基於該所產生第一感測信號及該感測組件之該第一節點與該感測組件之該第二節點之間的該電容。舉例而言，在該感測組件之該第二節點處產生該第二感測信號導致該感測組件之該第一節點處之電壓之一改變。

該控制器亦可為可操作的以致使該設備：至少部分地基於產生該第一感測信號及產生該第二感測信號而判定由該記憶體單元儲存之一邏輯狀態。在某些實例中，判定由該記憶體單元儲存之該邏輯狀態包含比較該感測組件之該第一節點之一電壓與該感測組件之該第二節點之一電壓。

在某些實例中，產生該第一感測信號包含：沿著與該記憶體單元及該感測組件耦合或耦合於該記憶體單元與該感測組件之間的一存取線建立一第一電荷，其中該第一電荷至少部分地基於儲存於該記憶體單元處之一電荷，該電荷對應於由該記憶體單元儲存之該邏輯狀態。在某些實例中，產生該第二感測信號包含：沿著與該記憶體單元及該感測組件耦合或耦合於該記憶體單元與該感測組件之間的一存取線建立一第二電荷，其中該第二電荷至少部分地基於儲存於該記憶體單元處之一電荷，該電荷對應於由該記憶體單元儲存之一參考狀態。

進一步關於圖1至圖4在支援具有耦合電容之自我參考感測方案之記憶體陣列、記憶體電路及記憶體單元行為之內容脈絡中闡述上文所介紹之本發明之特徵。然後關於圖5至圖6B闡述特定實例，該等圖以支援具有耦合電容之自我參考感測方案之相關聯讀取操作時序圖來圖解說明一特定電路。進一步關於圖7至圖11闡述本發明之此等及其他特徵，該等圖圖解說明支援具有耦合電容之自我參考感測方案之設備圖式、系統圖式及流程圖。

圖1圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案的一實例性記憶體裝置100。記憶體裝置100亦可被稱為一電子記憶體設備。記憶體裝置100包含可程式化以儲存不同邏輯狀態之記憶體單元105。在某些情形中，一記憶體單元105可程式化以儲存兩個邏輯狀態，表示為一邏輯0及一邏輯1。在某些情形中，一記憶體單元105可程式化以儲存多於兩個邏輯狀態。在各種實例中，記憶體單元105可包含一電容性記憶體元件、一鐵電記憶體元件、一電阻式元件或一自我選擇記憶體(例如，SSM)元件。

在某些實例中，一記憶體單元105可儲存表示可程式化邏輯狀態之一電荷(例如，將電荷儲存於一電容器中)。在一項實例中，一經充電電容器及經放電電容器可分別表示兩個邏輯狀態。在另一實例中，一帶正電荷電容器及帶負電荷電容器可分別表示兩個邏輯狀態。DRAM或FeRAM架構可使用此等設計，且所採用之電容器可包含具有線性或順電電極化性質之一介電材料作為一絕緣體。在某些實例中，電容器之不同電荷位準可表示不同邏輯狀態(例如，在一各別記憶體單元105中支援多於兩個邏輯狀態)。在某些實例(諸如FeRAM架構)中，一記憶體單元105可包含一鐵電電容器，該鐵電電容器具有一鐵電材料作為電容器之端子之間的一絕緣層。一鐵電電容器之不同極化位準可表示不同邏輯狀態(例如，在一各別記憶體單元105中支援兩個或多於兩個邏輯狀態)。鐵電材料具有非線性極化性質，包含參考圖3進一步詳細地論述之非線性極化性質。

在某些實例中，一記憶體單元105可包含一材料部分，該材料部分可被稱為一記憶體元件、一記憶體儲存元件、一自我選擇記憶體元件或一自我選擇記憶體儲存元件，該材料部分具有表示不同邏輯狀態之一可變且可組態電阻。

舉例而言，可採用一結晶原子組態或一非晶原子組態(例如，能夠在記憶體裝置100之一周圍操作溫度範圍內維持一結晶狀態或一非晶狀態)之形式之一材料可取決於原子組態而具有不同電阻。材料之一較結晶狀態(例如，一單晶體、可為實質上結晶之相對大晶粒之一集合)可具有一相對低電阻，且可另一選擇係被稱為一「設定(SET)」邏輯狀態。材料之一較非晶狀態(例如，一完全非晶狀態，或可為實質上非晶之相對小晶粒之某種分佈)可具有一相對高電阻，且可另一選擇係被稱為一「重設(RESET)」邏輯狀態。因此，取決於記憶體單元105之材料部分是處於較結晶狀態中還是較非晶狀態中，施加至此一記憶體單元105之一電壓可產生不同電流。因此，由向記憶體單元105施加一讀取電壓所產生之電流之量值可用於判定由記憶體單元105儲存之一邏輯狀態。

在某些實例中，一記憶體元件可組態有可產生中間電阻之結晶區與非晶區之各種比率(例如，原子有序與無序之不同程度)，該等各種比率可表示不同邏輯狀態(例如，在一各別記憶體單元105中支援兩個或多於兩個邏輯狀態)。此外，在某些實例中，一材料或記憶體元件可具有多於兩個原子組態，諸如一非晶組態及兩個不同結晶組態。雖然在本文中參考不同原子組態之一電阻進行闡述，但一記憶體裝置可使用一記憶體元件之某一其他特性來判定與一原子組態或原子組態之組合對應之一所儲存邏輯狀態。

在某些情形中，處於一較非晶狀態中之一記憶體元件可與一臨限電壓相關聯，其中當跨越記憶體元件而超過臨限電壓時，電流流動穿過記憶體元件。當跨越記憶體元件而施加小於臨限電壓之一電壓時，電流可不流動穿過記憶體元件。在某些情形中，處於較結晶狀態中之一記憶體元件可不與一臨限電壓相關聯(例如，可與一臨限電壓零相關聯)，且回應於跨越記憶體元件之一非零電壓，一電流可流動穿過記憶體元件。在某些情形中，處於較非晶狀態及較結晶狀態兩者中之一材料可與臨限電壓相關聯。舉例而言，SSM可增強記憶體單元之一臨限電壓在不同經程式化狀態之間的差(例如，藉由不同組成分佈之方式)。可藉由隨時間將記憶體元件加熱至支援形成一特定原子組態或原子組態之組合之一溫度量變曲線而設定具有此一記憶體元件之一記憶體單元105之邏輯狀態。

一記憶體裝置100可包含一三維(3D)記憶體陣列，其中複數個二維(2D)記憶體陣列(例如，「層面」或「層級」)形成於彼此頂部上。與2D陣列相比，此一配置可增加可被放置或形成於一單個晶粒或基板上之記憶體單元105之數目，此繼而可減少生產成本或增加一記憶體裝置100之效能或者此兩者。該等層面可由一電絕緣材料分離。每一層面或層級可經對準或定位使得記憶體單元105可跨越每一層面而大約彼此對準，從而形成記憶體單元105之一堆疊。

在記憶體裝置100之實例中，記憶體單元105之每一列可與複數個第一存取線110中之一者(例如，一字線(WL)，諸如WL_1至WL_M中之一者)耦合，且記憶體單元105之每一行可與複數個第二存取線115中之一者(例如，一數位線(DL)，諸如DL_1至DL_N中之一者)耦合。在某些情形中，在記憶體裝置100中(例如，當觀看記憶體裝置100之一層面之一平面時，如圖1中所展示)，第一存取線110與第二存取線115可實質上彼此垂直。在不有損理解或操作之情況下，對字線及位元線或其類似物之提及係可互換的。

一般而言，一個記憶體單元105可位於一存取線110與一存取線115之相交點處(例如，與該等存取線耦合或耦合於該等存取線之間)。此相交點可被稱為一記憶體單元105之一位址。一目標記憶體單元105可為位於一經激勵或以其他方式選定之存取線110與一經激勵或以其他方式選定之存取線115之相交點處之一記憶體單元105。換言之，一存取線110及一存取線115可被激勵或以其他方式被選擇以在其相交點處對一記憶體單元105進行存取(例如，讀取或寫入)。與同一存取線110或115進行電子通信(例如，連接至該同一存取線)之其他記憶體單元105可被稱為非目標記憶體單元105。

雖然將參考圖1所闡述之存取線展示為記憶體單元105與所耦合組件之間的直接線，但存取線可包含可用於支援存取操作(包含本文中所闡述之存取操作)之其他電路元件，諸如電容器、電阻器、電晶體、放大器及其他。在某些實例中，一電極可與一記憶體單元105及一存取線110耦合(例如，耦合於該記憶體單元與該存取線之間)，或與一記憶體單元105及一存取線115耦合(例如，耦合於該記憶體單元與該存取線之間)。術語電極可指組件之間的一電導體或其他電介面，且在某些情形中，該電極可用作通向一記憶體單元105之一電觸點。一電極可包含在記憶體裝置100之元件或組件之間提供一導電路徑之一跡線、導線、導電線、導電層、導電墊或諸如此類。

在某些架構中，一記憶體單元105之邏輯儲存組件(例如，一電容性記憶體元件、一鐵電記憶體元件、一電阻式記憶體元件或其他記憶體元件)可藉由一選擇組件而與一第二存取線115電隔離。一第一存取線110可與記憶體單元105之選擇組件耦合且可控制該選擇組件。舉例而言，選擇組件可為一電晶體且第一存取線110可與電晶體之一閘極耦合。啟動一記憶體單元105之第一存取線110可導致記憶體單元105之邏輯儲存組件與其對應第二存取線115之間的一電連接或閉合電路。可然後存取第二存取線115以對記憶體單元105進行讀取或寫入。

在某些實例中，記憶體單元105亦可與複數個第三存取線120中之一者(例如，一板線(PL)，諸如PL_1至PL_N中之一者)耦合。在某些實例中，該複數個第三存取線120可將記憶體單元105與一電壓源耦合以進行各種感測及/或寫入操作，包含本文中所闡述之感測及/或寫入操作。舉例而言，當一記憶體單元105採用一電容器來儲存一邏輯狀態時，一第二存取線115可提供對電容器之一第一端子之存取，且一第三存取線120可提供對電容器之一第二端子之存取。雖然將記憶體裝置100之該複數個第三存取線120展示為實質上平行於該複數個第二存取線115，但在其他實例中，複數個第三存取線120可實質上平行於該複數個第一存取線110或呈任何其他組態。

可藉由啟動或選擇與記憶體單元105耦合之一第一存取線110、一第二存取線115及/或一第三存取線120(此可包含向各別存取線施加一電壓、一電荷或一電流)而對一記憶體單元105執行諸如讀取、寫入及重寫之存取操作。存取線110、115及120可由導電材料(諸如金屬(例如，銅(Cu)、銀(Ag)、鋁(Al)、金(Au)、鎢(W)或鈦(Ti))、金屬合金、碳或者其他導電材料、合金或化合物)製成。在選擇一記憶體單元105後，可旋即使用一所得信號來判定所儲存邏輯狀態。舉例而言，可選擇具有儲存一邏輯狀態之一電容性記憶體元件之一記憶體單元105，且可偵測經由一存取線之所得電荷流及/或一存取線之所得電壓以判定由記憶體單元105儲存之經程式化邏輯狀態。

可透過一列解碼器125及一行解碼器135而控制存取記憶體單元105。舉例而言，一列解碼器125可自記憶體控制器150接收一列位址且基於所接收列位址而啟動適當第一存取線110。類似地，一行解碼器135可自記憶體控制器150接收一行位址且啟動適當第二存取線115。因此，在某些實例中，可藉由啟動一第一存取線110及一第二存取線115而存取一記憶體單元105。

在某些實例中，記憶體控制器150可透過各種組件(例如，列解碼器125、行解碼器135及感測組件130)而控制記憶體單元105之操作(例如，讀取操作、寫入操作、重寫操作、再新操作或放電操作)。在某些情形中，列解碼器125、行解碼器135及感測組件130中之一或多者可與記憶體控制器150共置或以其他方式包含在一起。記憶體控制器150可產生列位址信號及行位址信號以啟動一所要存取線110及存取線115。記憶體控制器150亦可產生或控制在記憶體裝置100之操作期間使用之各種電壓或電流。舉例而言，記憶體控制器150可在存取一或多個記憶體單元105之後將一放電電壓施加至一存取線110或存取線115。

一般而言，根據本發明，一所施加電壓、電流或電荷之振幅、形狀或持續時間可被調整或變化，且可針對在操作記憶體裝置100中所論述之各種操作係不同的。此外，可同時存取記憶體裝置100內之一個、多個或所有記憶體單元105。舉例而言，可在一重設操作期間同時存取記憶體裝置100之多個或所有記憶體單元105，在該重設操作中，將所有記憶體單元105或記憶體單元105之一群組設定至一單個邏輯狀態。

當一記憶體單元105經存取以判定記憶體單元105之所儲存狀態(例如，與記憶體控制器150協作)時，記憶體單元105可由感測組件130讀取(例如，感測)。舉例而言，在存取記憶體單元105之後，記憶體單元105之邏輯儲存部分可放電或以其他方式准許電荷或電流經由其對應存取線115流動。此電荷或電流可由偏壓或者自記憶體裝置100之一或多個電壓源或供應器(未展示)向記憶體單元105施加一電壓而產生，其中此等電壓源或供應器可為感測組件130、記憶體控制器150或某一其他組件(例如，一偏壓組件)之一部分。在某些實例中，一記憶體單元105之一放電可導致存取線115之電壓之一改變，感測組件130可比較該電壓之該改變與一參考電壓以判定記憶體單元105之所儲存狀態。在某些實例中，可將一電壓施加至一記憶體單元105(例如，使用對應存取線110及存取線115)且一所得電流之存在可取決於記憶體單元105之一記憶體元件之所施加電壓及電阻狀態。

在某些情形中，在讀取一記憶體單元105時可施加多於一個電壓(例如，一讀取操作之多個電壓)。舉例而言，若一所施加讀取電壓並不產生電流流動，則可施加其他讀取電壓直至由感測組件130偵測到一電流為止。藉由評估產生電流流動之讀取電壓，可判定記憶體單元105之所儲存邏輯狀態。在某些情形中，可將一讀取電壓之量值斜升直至由感測組件130偵測到一電流流動為止。在其他情形中，可依序施加預定讀取電壓直至偵測到一電流為止。同樣，可將一讀取電流施加至一記憶體單元105且用以形成該讀取電流之電壓之量值可取決於記憶體單元105之電阻或總臨限電壓。

感測組件130可包含用以偵測及放大讀取信號(例如，在記憶體裝置100之組件之間共用之一讀取電壓、一讀取電流或一讀取電荷)之一差(在某些實例中，此可被稱為鎖存)之各種切換組件、電晶體或放大器。感測組件130可經組態以回應於一讀取操作而感測穿過記憶體單元 105之電流或電荷且提供指示由記憶體單元105儲存之邏輯狀態之一輸出信號。感測組件130可包含於一記憶體裝置中，該記憶體裝置包含記憶體裝置100。舉例而言，感測組件130可與記憶體之可耦合至記憶體裝置100之其他讀取及寫入電路、解碼電路或暫存器電路包含在一起。在某些實例中，可透過行解碼器135而輸出記憶體單元105之所偵測邏輯狀態作為一輸出。在某些實例中，一感測組件130可為一行解碼器135或列解碼器125之一部分。在某些實例中，一感測組件130可連接至行解碼器135或列解碼器125或者以其他方式與該行解碼器或該列解碼器進行電子通信。

在某些實例中，當跨越具有儲存一第一邏輯狀態(例如，與一較結晶原子組態相關聯之一設定狀態)之一記憶體元件之一記憶體單元105而施加一讀取脈衝(例如，一讀取電壓)時，記憶體單元由於讀取脈衝超過記憶體單元105之一臨限電壓而傳導電流。作為回應或基於此，感測組件130可因此偵測穿過記憶體單元105之一電流作為判定所儲存邏輯狀態之一部分。當將一讀取脈衝施加至具有儲存一第二邏輯狀態(例如，與一較非晶原子組態相關聯之一重設狀態)之記憶體元件之記憶體單元105(此可在跨越具有儲存一第一邏輯狀態之一記憶體元件之一記憶體單元105而施加一讀取脈衝之前或之後發生)時，記憶體單元可由於讀取脈衝未超過記憶體單元之臨限電壓而不傳導電流。感測組件130可因此偵測穿過記憶體單元105之極少電流或無穿過該記憶體單元之電流作為判定所儲存邏輯狀態之一部分。

在某些實例中，可界定一臨限電流以用於感測由一記憶體單元105儲存之邏輯狀態。臨限電流可被設定為高於可在記憶體單元105回應於讀取脈衝而未達到臨限值時通過記憶體單元105之一電流，但等於或低於在記憶體單元105回應於讀取脈衝而確實達到臨限值時穿過記憶體單元105之一預期電流。舉例而言，臨限電流可高於相關聯存取線110或115之一洩漏電流。在某些實例中，可基於由被一讀取脈衝驅動之電流所產生之一電壓(例如，跨越一分路電阻)而判定由一記憶體單元105儲存之一邏輯狀態。舉例而言，可比較所得電壓與一參考電壓，其中一所得電壓小於參考電壓對應於一第一邏輯狀態且一所得電壓大於參考電壓對應於一第二邏輯狀態。

在某些記憶體架構中，存取記憶體單元105可使所儲存邏輯狀態降級或毀壞且可執行重寫或再新操作以將原始邏輯狀態返回至記憶體單元105。在DRAM或FeRAM中，舉例而言，一記憶體單元105之一電容器可在一感測操作期間部分地或完全地放電，藉此損毀儲存於記憶體單元105中之邏輯狀態。在PCM中，舉例而言，感測操作可導致一記憶體單元105之原子組態之一改變，藉此改變記憶體單元105之電阻狀態。因此，在某些實例中，可在一存取操作之後重寫儲存於一記憶體單元105中之邏輯狀態。此外，啟動一單個存取線110或115可導致與存取線110或115耦合之所有記憶體單元105之放電。因此，可在存取操作之後對與一存取操作之一存取線110或115耦合之數個或所有記憶體單元105(例如，一經存取列之所有單元、一經存取行之所有單元)進行重寫。

在某些實例中，讀取一記憶體單元105可為非破壞性的。亦即，在讀取記憶體單元105之後可不需要重寫記憶體單元105之邏輯狀態。舉例而言，在非揮發性記憶體(諸如PCM)中，存取記憶體單元105可不會毀壞邏輯狀態且因此，記憶體單元105可不需要在存取之後重寫。然而，在某些實例中，在不存在或存在其他存取操作之情況下，可或可不需要再新記憶體單元105之邏輯狀態。舉例而言，可藉由施加一適當寫入或再新脈衝而以週期性間隔來再新由一記憶體單元105儲存之邏輯狀態以維持所儲存邏輯狀態。再新記憶體單元105可減少或消除因一記憶體元件隨時間之一電荷洩漏或一原子組態之一改變所致的讀取干擾錯誤或邏輯狀態損毀。

亦可藉由啟動相關第一存取線110、第二存取線115及/或第三存取線120而對一記憶體單元105進行設定或寫入-例如，可將一邏輯狀態儲存於記憶體單元105中。行解碼器135或列解碼器125可(舉例而言)經由輸入/輸出組件140而接受將被寫入至記憶體單元105之資料。在一電容性記憶體元件之情形中，可藉由將一電壓施加至電容器且然後將電容器隔離(例如，將電容器與用於對記憶體單元105進行寫入之一電壓源隔離)以將一電荷儲存於與一所要邏輯狀態相關聯之電容器中而對一記憶體單元105進行寫入。在鐵電記憶體之情形中，可藉由施加量值足夠高而以與一所要邏輯狀態相關聯之一極化使一記憶體單元105之一鐵電記憶體元件(例如，一鐵電電容器)極化之一電壓(例如，施加一飽和電壓)而對該鐵電記憶體元件進行寫入，且可將鐵電記憶體元件隔離(例如，浮動)，或可跨越鐵電記憶體元件而施加一零淨電壓(例如，使鐵電記憶體元件接地或虛接地)。在PCM之情形中，可藉由施加具有(例如，藉由加熱及冷卻方式)致使記憶體元件形成與一所要邏輯狀態相關聯之一原子組態之一量變曲線的一電流而對一記憶體元件進行寫入。

在根據本發明之各種實例中，一感測組件130可具有一第一節點及一第二節點，以及第一節點與第二節點之間的一電容性耦合(諸如一電容器元件(例如，一電容器))，或組態於感測組件130之子組件之間的一固有電容。感測組件130可藉由比較第一節點處之信號與第二節點處之信號而判定由一記憶體單元儲存之一邏輯狀態。電容性耦合可使得在第一節點處產生之信號能夠影響第二節點，且在第二節點處產生之信號能夠影響第一節點。

舉例而言，在特定自我參考讀取操作中，可在一第一存取操作中於第一節點處自一記憶體單元產生或以其他方式形成一感測信號，且可在不同於第一存取操作之一第二存取操作中於第二節點處自同一記憶體單元產生或以其他方式形成一參考信號。若感測信號與參考信號係類似的(例如，實質上相同的)，諸如當第一存取操作並不實質上改變記憶體單元105之儲存特性時，則第一節點處之信號與第二節點處之信號亦可為類似的(例如，實質上相同的)。在某些實例中，此類似性可不會使得感測組件130能夠偵測由記憶體單元儲存之邏輯狀態。然而，如本文中進一步所圖解說明，根據本發明之具有一電容性耦合之一感測組件130可採用此一耦合來在產生第二節點處之信號時更改第一節點處之行為，或在產生第一節點處之信號時更改第二節點處之行為或者進行此兩者，藉此支援感測組件130偵測由記憶體單元儲存之邏輯狀態。

因此，第一節點與第二節點之間的一電容性耦合可使得能夠在自我參考讀取操作中採用一感測組件130，該等自我參考讀取操作包含可產生類似(例如，實質上相同)信號之存取操作(例如，子操作)。更具體而言，一讀取操作可包含在第一節點處產生一感測信號，且以影響第一節點處之信號之一方式在第二節點處產生一參考信號。即使當存取操作本身可與實質上相同信號相關聯時，此一影響仍可使得一感測組件能夠偵測第一節點與第二節點之間的一信號差。

圖2圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案的一實例性電路200。電路200包含一記憶體單元105-a及一感測組件130-a，該記憶體單元及該感測組件可為參考圖1所闡述之一記憶體單元105及一感測組件130之實例。電路200亦可包含一字線205、一數位線210及一板線215，在某些實例中，該字線、該數位線及該板線可分別對應於參考圖1所闡述之一第一存取線110、一第二存取線115及一第三存取線120。電路200亦可包含由感測組件130-a使用以判定記憶體單元105-a之一所儲存邏輯狀態之一參考線280。如圖2中所圖解說明，感測組件130-a可包含一第一節點131-a及一第二節點132-a，在各種實例中，該第一節點及該第二節點可與一電路之不同存取線(例如，分別電路200之信號線270及參考線280)或一不同電路(未展示)之一共同存取線耦合。然而，根據本發明之各種實施例，存取線及/或參考線之其他組態係可能的。

記憶體單元105-a可包含一邏輯儲存組件(例如，一記憶體元件)，諸如具有一第一板一單元板230及一第二板一單元底部240之電容器220。單元板230與單元底部240可透過定位於其間的一介電材料(例如，在一DRAM應用中)而電容性耦合，或透過定位於其間的一鐵電材料(例如，在一FeRAM應用中)而電容性耦合。單元板230可與一電壓V_plate相關聯，且單元底部可與一電壓V_bottom相關聯，如電路200中所圖解說明。在不改變記憶體單元105-a之操作之情況下，單元板230及單元底部240之定向可為不同的(例如，翻轉)。可經由板線215而存取單元板230且可經由數位線210而存取單元底部240。如本文中所闡述，可藉由將電容器220充電、放電及/或極化而儲存各種狀態。

電容器220可與數位線210進行電子通信，且可藉由操作在電路200中表示之各種元件而讀取或感測電容器220之所儲存邏輯狀態。舉例而言，記憶體單元105-a亦可包含一選擇組件250，且當啟動選擇組件250時，電容器220可與數位線210耦合，並且當撤銷啟動選擇組件250時，電容器220可與數位線210隔離。

在某些實例中，啟動選擇組件250可被稱為選擇記憶體單元105-a且在某些實例中，撤銷啟動選擇組件250可被稱為取消選擇記憶體單元105-a。在某些情形中，選擇組件250係一電晶體且藉由將一啟動電壓施加至電晶體閘極而控制該電晶體之操作，其中用於啟動電晶體之電壓(例如，電晶體閘極端子與電晶體源極端子之間的電壓)大於電晶體之臨限電壓量值。字線205可用於啟動選擇組件250。舉例而言，可將被施加至字線205之一選擇電壓(例如，一字線邏輯信號)施加至選擇組件250之一電晶體之閘極，此可選擇性地將電容器220與數位線210連接(例如，在電容器220與數位線210之間提供一導電路徑)。

在其他實例中，可將選擇組件250及電容器220在記憶體單元105-a中之位置切換，使得選擇組件250可耦合於板線215與單元板230之間，且電容器220可耦合於數位線210與選擇組件250之另一端子之間。在此一實施例中，選擇組件250可保持透過電容器220而與數位線210進行電子通信。此組態可與存取操作之替代時序及偏壓相關聯。

在採用一鐵電電容器220之實例中，電容器220在連接至數位線210後可或可不旋即完全放電。在各種方案中，為感測由一鐵電電容器220儲存之邏輯狀態，可將一電壓施加至板線215及/或數位線210，且可加偏壓於字線205以選擇記憶體單元105-a。在某些情形中，在啟動字線 205之前，可將板線215及/或數位線210虛接地且然後與虛接地(其可被稱為一浮動狀況)隔離。

記憶體單元105-a改變去往單元板230之電壓(例如，經由板線215)之操作可被稱為「移動單元板」。加偏壓於板線215及/或數位線210可導致跨越電容器220之一電壓差(例如，數位線210之電壓減去板線215之電壓)。電壓差可伴隨著電容器220上之所儲存電荷之一改變，其中所儲存電荷之改變之量值可取決於電容器220之初始狀態-例如，初始邏輯狀態是儲存一邏輯1還是一邏輯0。在某些方案中，電容器之所儲存電荷之改變可導致數位線210之電壓之一改變，該電壓之該改變可由感測組件130-a使用以判定記憶體單元105-a之所儲存邏輯狀態。

數位線210可連接諸多記憶體單元105，且數位線210可具有產生一不可忽略固有電容260(例如，大約數微微法拉(pF))之性質，該不可忽略固有電容可將數位線210與一電壓源265-a耦合，該電壓源可表示一共同接地或虛接地電壓，或者電路200之一毗鄰存取線(未展示)之電壓。雖然在圖2中圖解說明為一單獨組件，但固有電容260可與貫穿數位線210而分佈之性質相關聯。

舉例而言，固有電容可取決於數位線210之實體特性，包含數位線210之導體尺寸(例如，長度、寬度及/或厚度)。固有電容260亦可取決於毗鄰存取線或電路組件之特性、接近於此等毗鄰存取線或電路組件之特性，或者數位線210與此等存取線或電路組件之間的絕緣特性。因此，在選擇記憶體單元105-a之後數位線210之電壓之一改變可取決於數位線210(例如，與該數位線相關聯)之淨電容。

亦即，當電荷沿著數位線210流動時，某些有限電荷可儲存於數位線210中(例如，固有電容260或與數位線210耦合之任何其他電容中)，且數位線210之所得電壓可取決於數位線210之淨電容。可由感測組件130-a比較在選擇記憶體單元105-a之後數位線210之所得電壓與一參考(例如，參考線280之一電壓)以判定儲存於記憶體單元105-a中之邏輯狀態。其他操作可用於支援選擇及/或感測記憶體單元105-a，包含用於支援具有耦合電容之自我參考感測方案之操作，如本文中所闡述。

在某些實例中，電路200可包含一放大器275，該放大器可在一感測操作之前放大數位線210之信號。放大器275可包含(舉例而言)一電晶體、一疊接或者任何其他電荷或電壓放大器。在某些實例中，放大器275可指一電荷轉移感測放大器(CTSA)。在具有一放大器275之某些實例中，感測組件130-a與放大器275之間的一線可被稱為一信號線(例如，信號線270)。在某些實例(例如，具有或不具有一放大器275之實例)中，數位線210可與感測組件130-a直接連接。

根據本發明之支援自我參考讀取操作之某些電路可在一記憶體單元105與一感測組件130之間共用一共同存取線(未展示)以支援自同一記憶體單元105產生一感測信號及一參考信號。在一項實例中，一放大器275與一感測組件130之間的一共同存取線可被稱為一「AMPCAP線」或一「AMPCAP節點」，且共同存取線可替代電路200中所圖解說明之信號線270及參考線280。在此等實例中，共同存取線可在兩個不同節點(例如，一第一節點131-a及一第二節點132-a，如本文中所闡述)處連接至感測組件130。在某些實例中，一共同存取線可准許一自我參考讀取操作在一信號操作及一參考操作兩者中共用可存在於感測組件130-a與被存取之一記憶體單元105之間的組件變化。此方法可減小感測組件130-a對一記憶體裝置中之各種組件(諸如記憶體單元105、放大器(例如，放大器275)、電晶體、電壓源265及其他)之操作變化之敏感性。

雖然將數位線210及信號線270識別為單獨線，但根據本發明，將一記憶體單元105與一感測組件130連接之數位線210、信號線270及任何其他線可被稱為一單個存取線。在各種實例性組態中，可出於圖解說明介入組件及介入信號之目的而單獨地識別此一存取線之構成部分。

感測組件130-a可包含用以偵測及放大一信號差(此可被稱為鎖存)之各種電晶體或放大器。舉例而言，感測組件130-a可包含一感測放大器，該感測放大器接收第一節點131-a處之一感測信號電壓並比較該感測信號電壓與第二節點132-a處之一參考信號電壓。可基於感測放大器處之比較而將感測放大器之一輸出驅動至一較高(例如，一正)電壓或一較低(例如，負或接地)電壓。

舉例而言，若第一節點131-a具有比第二節點132-a低之一電壓，則可將感測組件130-a之輸出驅動至一第一感測放大器電壓源265-b之一相對較低電壓(例如，一電壓V_L，其可為實質上等於V₀之一接地電壓或一負電壓)。感測組件130-a可鎖存感測放大器之輸出以判定儲存於記憶體單元105-a中之邏輯狀態(例如，當第一節點131-a具有比第二節點132-a低之一電壓時，偵測到一邏輯0)。

若第一節點131-a具有比第二節點132-a高之一電壓，則可將感測組件130-a之輸出驅動至一第二感測放大器電壓源265-c之電壓(例如，一電壓V_H)。感測組件130-a可鎖存感測放大器之輸出以判定儲存於記憶體單元105-a中之邏輯狀態(例如，當第一節點131-a具有比第二節點132-a高之一電壓時，偵測到一邏輯1)。可然後經由一或多個輸入/輸出 (I/O)線(例如，I/O線290)而輸出放大器之經鎖存輸出(其與記憶體單元105-a之所偵測邏輯狀態對應)，該經鎖存輸出可包含參考圖1所闡述之經由輸入/輸出組件140而穿過一行解碼器135之一輸出。

為對記憶體單元105-a執行一寫入操作，可跨越電容器220而施加一電壓。可使用各種方法。在一項實例中，可透過字線205而啟動選擇組件250以將電容器220電連接至數位線210。可藉由控制單元板230之電壓(例如，透過板線215)及單元底部240之電壓(例如，透過數位線210)而跨越電容器220施加一電壓。

舉例而言，為寫入一邏輯0，可將單元板230取為高的(例如，將一正電壓施加至板線215)，且可將單元底部240取為低的(例如，使數位線210虛接地或將一負電壓施加至該數位線)。可執行相反程序來寫入一邏輯1，其中將單元板230取為低的且將單元底部240取為高的。在某些情形中，在一寫入操作期間跨越電容器220而施加之電壓可具有等於或大於電容器220中之一鐵電材料之一飽和電壓之一量值，使得將電容器220極化，且因此即使在所施加電壓之量值減小時或在跨越電容器220而施加一零淨電壓之情況下仍維持一電荷。在某些實例中，感測組件130-a可用於執行寫入操作，該等寫入操作可包含將第一感測放大器電壓源265-b或第二感測組件電壓源265-c與數位線耦合。

包含感測組件130-a、選擇組件250或放大器275之電路200可包含各種類型之電晶體。舉例而言，電路200可包含n型電晶體，其中將高於n型電晶體之一臨限電壓之一相對正電壓(例如，大於一臨限電壓、相對於一源極端子具有一正量值之一所施加電壓)施加至n型電晶體之閘極會啟用n型電晶體之其他端子(例如，源極端子與一汲極端子)之間的一導電路徑。

在某些實例中，n型電晶體可充當一切換組件，其中所施加電壓係一邏輯信號，該邏輯信號用於藉由施加一相對高邏輯信號電壓(例如，對應於可與一正邏輯信號電壓供應相關聯之一邏輯1狀態之一電壓)而啟用穿過電晶體之導電性，或藉由施加一相對低邏輯信號電壓(例如，對應於可與一接地或虛接地電壓相關聯之一邏輯0狀態之一電壓)而停用穿過電晶體之導電性。在其中將一n型電晶體用作一切換組件之某些實例中，施加至閘極端子之一邏輯信號之電壓可經選擇以在一特定工作點處(例如，在一飽和區域中或在一作用區域中)操作電晶體。

在某些實例中，一n型電晶體之行為可比一邏輯切換複雜，且跨越電晶體之選擇性導電性亦可隨變化之源極電壓及汲極電壓而變。舉例而言，閘極端子處之所施加電壓可具有一特定電壓位準(例如，一箝位電壓)，該特定電壓位準用於在源極端子電壓低於一特定位準(例如，低於閘極端子電壓減去臨限電壓)時啟用源極端子與汲極端子之間的導電性。當源極端子電壓或汲極端子電壓之電壓上升至高於特定位準時，n型電晶體可經撤銷啟動使得源極端子與汲極端子之間的導電路徑斷開。

另外或另一選擇係，電路200可包含p型電晶體，其中將高於p型電晶體之一臨限電壓之一相對負電壓(例如，大於一臨限電壓、相對於一源極端子具有一負量值之一所施加電壓)施加至p型電晶體之閘極會啟用p型電晶體之其他端子(例如，源極端子與一汲極端子)之間的一導電路徑。

在某些實例中，p型電晶體可充當一切換組件，其中所施加電壓係一邏輯信號，該邏輯信號用於藉由施加一相對低邏輯信號電壓(例如，對應於可與一負邏輯信號電壓供應相關聯之一邏輯「1」狀態之一電壓)而啟用導電性，或藉由施加一相對高邏輯信號電壓(例如，對應於可與一接地或虛接地電壓相關聯之一邏輯「0」狀態之一電壓)而停用導電性。在其中將一p型電晶體用作一切換組件之某些實例中，施加至閘極端子之一邏輯信號之電壓可經選擇以在一特定工作點處(例如，在一飽和區域中或在一作用區域中)操作電晶體。

在某些實例中，一p型電晶體之行為可比由閘極電壓進行之一邏輯切換複雜，且跨越電晶體之選擇性導電性亦可隨變化之源極電壓及汲極電壓而變。舉例而言，閘極端子處之所施加電壓可具有一特定電壓位準，該特定電壓位準用於啟用源極端子與汲極端子之間的導電性，只要源極端子電壓高於一特定位準(例如，高於閘極端子電壓加上臨限電壓)即可。當源極端子電壓之電壓下降至低於特定位準時，p型電晶體可經撤銷啟動使得源極端子與汲極端子之間的導電路徑斷開。

電路200之一電晶體可為一場效應電晶體(FET)，包含一金屬氧化物半導體FET，其可被稱為一MOSFET。此等及其他類型之電晶體可由一基板上之經摻雜材料區域形成。在各種實例中，電晶體可形成於專用於電路200之一特定組件之一基板(例如，用於感測組件130-a之一基板、用於放大器275之一基板或用於記憶體單元105-a之一基板)上，或電晶體可形成於為電路200之特定組件共有之一基板(例如，為感測組件130-a、放大器275及記憶體單元105-a共有之一基板)上。某些FET可具有包含鋁或其他金屬之一金屬部分，但某些FET(包含可被稱為一MOSFET之FET)可實施諸如多晶矽之其他非金屬材料。此外，雖然一個氧化物部分可用作一FET之一介電部分，但其他非氧化物材料可用於一FET(包含可被稱為一MOSFET之FET)中之一介電材料中。

感測組件130-a可包含第一節點131-a與第二節點132-a之間的一電容性耦合(諸如感測組件130-a之一電容器元件)，或組態於感測組件130-a之子組件之間的一固有電容。電容性耦合可使得在第一節點131-a處產生之信號能夠影響第二節點132-a，且在第二節點132-a處產生之信號能夠影響第一節點131-a。

舉例而言，可在一第一存取操作中於第一節點131-a處自記憶體單元105-a產生或以其他方式形成一感測信號，且可在一第二存取操作中於第二節點132-a處自記憶體單元105-a產生或以其他方式形成一參考信號。可在第二節點132-a處以該產生影響第一節點131-a處之信號之一方式來產生參考信號。即使當存取操作本身可與實質上相同信號相關聯(例如，存取操作與相同電流相關聯、存取操作與相同電壓相關聯或存取操作與相同電荷量相關聯)時，此一影響(例如，如由第一節點131-a與第二節點132-b之間的耦合電容所提供)仍可使得感測組件130-a能夠偵測第一節點131-a與第二節點132-a之間的一信號差。

圖3利用遲滯曲線圖300-a及300-b圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案之一記憶體單元105之非線性電性質的一實例。遲滯曲線圖300-a及300-b可分別圖解說明如參考圖2所闡述之採用一鐵電電容器220之一記憶體單元105之一實例性寫入程序及讀取程序。遲滯曲線圖300-a及300-b繪示儲存於鐵電電容器220上之電荷Q隨鐵電電容器220之端子之間的一電壓差V_cap而變(例如，根據電壓差V_cap，何時准許電荷流動至鐵電電容器220中或自該鐵電電容器流出)。舉例而言，電壓差V_cap可表示電容器220之一數位線側與電容器220之一板線側之間的電壓差(例如，V_botom-V_plate)。

一鐵電材料由一自發電極化表徵，其中該材料可在不存在一電場之情況下維持一非零電荷。鐵電材料之實例包含鈦酸鋇(BaTiO₃)、鈦酸鉛(PbTiO₃)、鈦酸鉛鋯(PZT)及組酸鍶鉍(SBT)。本文中所闡述之鐵電電容器220可包含此等或其他鐵電材料。一鐵電電容器220內之電極化導致鐵電材料之表面處之一淨電荷，且透過鐵電電容器220之端子而吸引相反電荷。因此，電荷被儲存於鐵電材料與電容器端子之界面處。由於可在不存在一外部所施加電場之情況下維持電極化達相對長時間、甚至無限期，因此與(舉例而言)不具有鐵電性質之電容器(諸如習用DRAM陣列中所使用之電容器)相比，可顯著降低電荷洩漏。採用鐵電材料可減少對於執行如上文所闡述之針對某些DRAM架構之再新操作之需要，使得維持一FeRAM架構之邏輯狀態可與比維持一DRAM架構之邏輯狀態實質上低之電力消耗相關聯。

可自一鐵電電容器220之一單個端子之角度來理解遲滯曲線圖300-a及300-b。藉由實例方式，若鐵電材料具有一負極化，則正電荷在鐵電電容器220之相關聯端子處積累。同樣，若鐵電材料具有一正極化，則一負電荷在鐵電電容器220之相關聯端子處積累。

另外，應理解，遲滯曲線圖300-a及300-b中之電壓表示跨越電容器(例如，鐵電電容器220之端子之間)之一電壓差且係方向性的。舉例而言，可藉由將一正電壓施加至透視端子(例如，一單元底部240)且將參考端子(例如，一單元板230)維持處於接地或虛接地(或大約零伏特(0V))而實現一正電壓。在某些實例中，可藉由將透視端子維持處於接地且將一正電壓施加至參考端子(例如，單元板230)而施加一負電壓。換言之，可施加正電壓以達成跨越鐵電電容器220之一負電壓差V_cap且藉此使所討論端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓與負電壓之任何組合施加至適當電容器端子以產生遲滯曲線圖300-a及300-b中所展示之電壓差V_cap。

如遲滯曲線圖300-a中所繪示，當在鐵電電容器220之端子之間不存在淨電壓差時，用於一鐵電電容器220中之一鐵電材料可維持一正極化或負極化。舉例而言，遲滯曲線圖300-a圖解說明可分別表示一正飽和極化狀態及一負飽和極化狀態之兩個可能極化狀態：電荷狀態305-a及電荷狀態310-a。電荷狀態305-a及310-a可處於圖解說明剩餘極化(Pr)值之一實體條件下，該等剩餘極化值可指在移除外部偏壓(例如，電壓)後剩餘之極化(或電荷)。矯頑電壓係電荷(或極化)係零之電壓。根據遲滯曲線圖300-a之實例，當未跨越鐵電電容器220而施加電壓差時，電荷狀態305-a可表示一邏輯0，且當未跨越鐵電電容器220而施加電壓差時，電荷狀態310-a可表示一邏輯1。在某些實例中，各別電荷狀態之邏輯值可經反轉以適應用於操作一記憶體單元105之其他方案。

可藉由控制鐵電材料之電極化及因此電容器端子上之電荷(藉由跨越鐵電電容器220而施加一淨電壓差)而將一邏輯0或1寫入至記憶體單元。舉例而言，電壓315可為等於或大於一正飽和電壓之一電壓，且跨越鐵電電容器220而施加電壓315可導致電荷積累直至達到電荷狀態305-b(例如，寫入一邏輯0)為止。

在自鐵電電容器220移除電壓315(例如，跨越鐵電電容器220之端子而施加一零淨電壓)後，鐵電電容器220之電荷狀態可旋即沿循展示於電荷狀態305-b與電荷狀態305-a(在跨越電容器之零電壓下)之間的路徑320。類似地，電壓325可為等於或小於一負飽和電壓之一電壓，且跨越鐵電電容器220而施加電壓325可導致電荷積累直至達到電荷狀態310-b(例如，寫入一邏輯1)為止。在自鐵電電容器220移除電壓325(例如，跨越鐵電電容器220之端子而施加一零淨電壓)後，鐵電電容器220之電荷狀態可旋即沿循展示於電荷狀態310-b與電荷狀態310-a(在跨越電容器之零電壓下)之間的路徑330。在某些實例中，表示飽和電壓之電壓315及電壓325可具有相同量值但相反極性。

為讀取或感測一鐵電電容器220之所儲存狀態，亦可跨越鐵電電容器220而施加一電壓。回應於所施加電壓，由鐵電電容器儲存之後續電荷Q改變，且改變之程度可取決於初始極化狀態、所施加電壓、存取線上之固有電容及其他因素。換言之，由一讀取操作產生之電荷狀態可取決於最初是儲存電荷狀態305-a還是310-a，以及其他因素。

遲滯曲線圖300-b圖解說明讀取所儲存電荷狀態305-a及310-a之一實例。可施加一讀取電壓335(舉例而言)作為經由一數位線210及一板線215之一電壓差，如參考圖2所闡述。遲滯曲線圖300-b可圖解說明讀取操作，其中讀取電壓335係負電壓差V_cap(例如，其中V_bottom-V_plate係負的)。跨越電容器之一負讀取電壓可被稱為一「板高」讀取操作，其中最初將一板線215取為一高電壓，且一數位線210最初處於一低電壓(例如，一接地電壓)下。雖然將讀取電壓335展示為跨越鐵電電容器220之一負電壓，但在替代操作中，一讀取電壓可為跨越鐵電電容器220之一正電壓，此可被稱為一「板低」讀取操作。

當選擇一記憶體單元105(例如，藉由啟動一選擇組件250，如參考圖2所闡述)時，可跨越鐵電電容器220而施加讀取電壓335。在將讀取電壓335施加至鐵電電容器220後，電荷可旋即經由數位線210及板線215而流動至鐵電電容器220中或自該鐵電電容器流出，且取決於鐵電電容器220是處於電荷狀態305-a(例如，一邏輯1)還是電荷狀態310-a(例如，一邏輯0)，可產生不同電荷狀態。

當對處於電荷狀態310-a(例如，一邏輯1)之一鐵電電容器220執行一讀取操作時，額外負電荷可跨越鐵電電容器220而積累，且電荷狀態可沿循路徑340直至達到電荷狀態310-c之電荷及電壓為止。流動穿過電容器220之電荷量可與數位線210之固有電容(例如，參考圖2所闡述之固有電容260)相關。

因此，如由電荷狀態310-a與電荷狀態310-c之間的轉變所展示，由於針對給定電荷改變，電壓之改變相對大，因此所得電壓350可為一相對大負值。因此，在於一「板高」讀取操作中讀取一邏輯1後，在電荷狀態310-c下等於V_PL與(V_bottom-V_plate)之值之總和之數位線電壓可為一相對低電壓。此一讀取操作可不改變儲存電荷狀態310-a之鐵電電容器220之剩餘極化，且因此在執行讀取操作之後，鐵電電容器220可在讀取電壓335被移除(例如，藉由跨越鐵電電容器220而施加一零淨電壓)時經由路徑340而返回至電荷狀態310-a。因此，利用一負讀取電壓對具有一電荷狀態305-a之一鐵電電容器220執行一讀取操作可被視為一非破壞性讀取程序。

當對處於電荷狀態305-a(例如，一邏輯0)之鐵電電容器220執行讀取操作時，由於一淨負電荷跨越鐵電電容器220而積累，因此所儲存電荷可使極性反轉，且電荷狀態可沿循路徑360直至達到電荷狀態305-c之電荷及電壓為止。流動穿過電容器220之電荷量可再次與數位線 210之固有電容(例如，參考圖2所闡述之固有電容260)相關。因此，如由電荷狀態305-a與電荷狀態305-c之間的轉變所展示，由於針對給定電荷改變，電壓之改變相對小，因此所得電壓355可為一相對小負值。因此，在於一「板高」讀取操作中讀取一邏輯0後，在電荷狀態310-c下等於V_PL與(V_bottom-V_plate)之值之總和之數位線電壓可為一相對高電壓。

在各種實例中，利用一負讀取電壓(例如，讀取電壓335)之一讀取操作可導致儲存電荷狀態305-a之電容器220之剩餘極化之一減小或反轉。換言之，根據鐵電材料之性質，在執行讀取操作之後，鐵電電容器220可在讀取電壓335被移除(例如，藉由跨越電容器220而施加一零淨電壓)時不返回至電荷狀態305-a。而是，當在利用讀取電壓335進行一讀取操作之後跨越鐵電電容器220而施加一零淨電壓時，電荷狀態可沿循自電荷狀態305-c至電荷狀態305-d之路徑365，電荷狀態305-d圖解說明極化量值之一淨減小(例如，比初始電荷狀態305-a小之一正極化電荷狀態)。因此，利用一負讀取電壓對具有一電荷狀態305-a之一鐵電電容器220執行一讀取操作可為一破壞性讀取程序。然而，在某些感測方案中，一經減小剩餘極化仍可被讀取為與一飽和剩餘極化狀態相同之所儲存邏輯狀態(例如，支援自電荷狀態305-a及電荷狀態305-d兩者偵測一邏輯1)，藉此相對於讀取操作提供一記憶體單元105之一定程度之非揮發性。

自電荷狀態305-a至電荷狀態305-d之轉變可說明與一記憶體單元之一鐵電電容器220之極化之一部分減小及/或部分反轉(例如，電荷Q之量值自電荷狀態305-a至電荷狀態305-d之一減小)相關聯之一感測操作。在各種實例中，可根據一特定感測方案而選擇由一感測操作導致之一記憶體單元105之一鐵電電容器220之極化的改變量。在某些實例中，具有一記憶體單元105之一鐵電電容器220之極化之一較大改變的感測操作可與在偵測一記憶體單元105之一邏輯狀態時之相對較大穩健性相關聯。在某些感測方案中，感測處於一電荷狀態305-a之一鐵電電容器220之一邏輯0可導致極化之一完全反轉，其中鐵電電容器220在感測操作之後自電荷狀態305-a轉變至310-a。此等感測方案可被稱為一「2Pr」感測方案，此乃因感測操作可為基於一電荷轉變，該電荷轉變等於被感測之記憶體單元105之一鐵電電容器220之飽和極化量值之兩倍。

在起始一讀取操作之後電荷狀態305-c及電荷狀態310-c之位置可取決於若干種因素，包含特定感測方案及電路。在某些情形中，最終電荷可取決於與記憶體單元105耦合之數位線210之淨電容，其可包含一固有電容260、積分電容器及其他。舉例而言，若一鐵電電容器220在0V下與數位線210電耦合且將讀取電壓335施加至板線，則在記憶體單元105被選擇時，數位線210之電壓可上升，此乃因電荷自鐵電電容器220流動至數位線210之淨電容。因此，在一感測組件130處量測之一電壓可不等於讀取電壓335或者所得電壓350或355，而是替代地可取決於在一電荷共用週期之後的數位線210之電壓。在起始一讀取操作後遲滯曲線圖300-b上之電荷狀態305-c及310-c之位置可取決於數位線210之淨電容且可透過一負載線分析而判定-例如，可關於數位線210之淨電容而界定電荷狀態305-c及310-c。因此，在起始一讀取操作之後鐵電電容器220之電壓(例如，在讀取儲存電荷狀態310-a之鐵電電容器220時之電壓350、在讀取儲存電荷狀態305-a之鐵電電容器220時之電壓355)可為不同的且可取決於鐵電電容器220之初始狀態。

可藉由比較由讀取操作所產生之一數位線210(或在適用之情況下，信號線270)之電壓與一參考電壓(例如，經由一參考線280，如參考圖2所闡述，或經由一共同存取線)而判定鐵電電容器220之初始狀態。在某些實例中，數位線電壓可為板線電壓與跨越鐵電電容器220之最終電壓(例如，在讀取具有一所儲存電荷狀態310-a之鐵電電容器220時之電壓350，或在讀取具有一所儲存電荷狀態305-a之鐵電電容器220時之電壓355)之總和。在某些實例中，數位線電壓可為電壓335與跨越電容器220之最終電壓之間的差(例如，在讀取具有一所儲存電荷狀態310-a之鐵電電容器220時為(讀取電壓335-電壓350)，在讀取具有一所儲存電荷狀態305-a之鐵電電容器220時為(讀取電壓335-電壓355))。

在某些感測方案中，可產生一參考電壓，使得參考電壓係介於可由讀取不同邏輯狀態產生之可能電壓之間。舉例而言，一參考電壓可經選擇以低於在讀取一邏輯0時之所得數位線電壓，且高於在讀取一邏輯1時之所得數位線電壓。在其他實例中，可在一感測組件130之不同於一數位線耦合之一部分之一部分處進行一比較，且因此一參考電壓可經選擇以低於在讀取一邏輯0時在感測組件130之比較部分處之所得電壓，且高於在讀取一邏輯1時在感測組件130之比較部分處之所得電壓。在由感測組件130進行比較期間，可將基於感測之電壓判定為高於或低於參考電壓，且可因此判定記憶體單元105之所儲存邏輯狀態(例如，一邏輯0或1)。

在一感測操作期間，來自讀取各種記憶體單元105之所得信號可隨各種記憶體單元105之間的製造或操作變化而變。舉例而言，各種記憶體單元105之電容器可具有不同位準之電容或飽和極化，使得一邏輯1可與自一個記憶體單元至下一記憶體單元之不同位準之電荷相關聯，且一邏輯0可與自一個記憶體單元至下一記憶體單元之不同位準之電荷相關聯。此外，固有電容(例如，參考圖2所闡述之固有電容260)可自一記憶體裝置中之一個數位線210至下一數位線210變化，且亦可在一數位線210內自以下角度變化：一個記憶體單元105至同一數位線上之下一記憶體單元105。因此，出於此等及其他原因，讀取一邏輯1可與自一個記憶體單元至下一記憶體單元之不同位準之數位線電壓相關聯(例如，所得電壓350可自讀取一個記憶體單元105至下一記憶體單元變化)，且讀取一邏輯0可與自一個記憶體單元至下一記憶體單元之不同位準之數位線電壓相關聯(例如，所得電壓355可自讀取一個記憶體單元105至下一記憶體單元變化)。

在某些實例中，可提供一參考電壓，該參考電壓係介於與讀取一邏輯1相關聯之電壓之一統計平均值和與讀取一邏輯0相關聯之電壓之一統計平均值之間，但參考電壓可相對較接近於讀取任何給定記憶體單元105之邏輯狀態中之一者之所得電壓。讀取一特定邏輯狀態之一所得電壓(例如，作為讀取一記憶體裝置之複數個記憶體單元105之一統計值)與一相關聯位準之一參考電壓之間的最小差可被稱為一「最小讀取電壓差」，且具有一低的最小讀取電壓差可與可靠地感測一給定記憶體裝置中之記憶體單元之邏輯狀態之困難相關聯。

為可靠地偵測經受製造及操作變化之複數個記憶體單元105之邏輯狀態，一感測組件130可經設計以採用自我參考技術，其中一記憶體單元105自身涉及在讀取記憶體單元105時提供一參考信號。然而，當使用同一記憶體單元105來提供一感測信號及一參考信號兩者時，感測信號及參考信號可在執行不改變由記憶體單元105儲存之一狀態之存取操作時係實質上相同的。舉例而言，當對儲存一邏輯1(例如，儲存一電荷狀態310-a)之一記憶體單元105執行一自我參考讀取操作時，包含施加電壓335之一第一存取操作可沿循路徑340，且亦包含施加電壓335之一第二操作亦可沿循路徑340，並且第一存取操作及第二存取操作可產生實質上相同存取信號(例如，自記憶體單元105之角度)。

在此等情形中，當採用依賴於一感測信號與一參考信號之間的一差來偵測由記憶體單元105儲存之一邏輯狀態之一感測組件130時，一記憶體裝置之某一其他部分可需要在以下事件中提供此一差：存取操作可提供實質上相等感測信號及參考信號。根據本發明之實例，可在一感測組件130之一第一節點131與感測組件130之一第二節點132之間提供一耦合電容，且耦合電容可提供信號差之至少一部分，該信號差之至少一部分可用於偵測由一記憶體單元105儲存之邏輯狀態。

圖4圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案之一電路400的一實例。電路400包含用於感測一或多個記憶體單元105(未展示)之一邏輯狀態之一感測組件130-b，該一或多個記憶體單元經由一共同存取線410而與感測組件130-b耦合。可經由可被稱為一AMPCAP線之共同存取線410而在感測組件130-b與記憶體單元105之間傳遞電信號。雖然僅展示單個共同存取線410，但一感測組件130之各種其他實例可包含兩個或多於兩個存取線(例如，兩個或多於兩個共同存取線410)，該兩個或多於兩個存取線可用於連接兩個或多於兩個記憶體單元105與感測組件130-b。

感測組件130-b可包含一感測放大器430，在偵測由一記憶體單元105儲存之一邏輯狀態時，該感測放大器可用於鎖存與一讀取操作相關聯之信號。可經由I/O線290-b及290-c而在感測組件130-b(例如，感測放大器430)與一輸入/輸出組件140(未展示)之間傳遞與此鎖存相關聯之電信號。在某些實例中，感測組件130-b可與一記憶體控制器(未展示)(諸如參考圖1所闡述之一記憶體控制器150)進行電子通信，該記憶體控制器可控制感測組件130-b之各種操作。

感測組件130-b包含耦合於(例如，位於)感測放大器430與記憶體單元105之間(例如，感測放大器430與共同存取線410之間)的一第一節點131-b。感測組件130-b包含與第一節點131-b分離之耦合於(例如，位於)感測放大器430與記憶體單元105之間(例如，感測放大器430與共同存取線410之間)的一第二節點132-b。感測組件130-b亦包含耦合於第一節點131-b與第二節點132-b之間(例如，電容性耦合第一節點131-b與第二節點132-b)的一耦合電容420。換言之，第一節點131-b及第二節點132-b可透過耦合電容420而彼此電容性耦合。

在某些實例中，耦合電容420可為感測組件之一電容器元件。換言之，耦合電容420可包含形成於感測組件130-b之節點之間以在該等節點之間提供一特定電容之特定特徵(例如，與形成一電容器相關聯之專用特徵)。在某些實例中，耦合電容420可為感測組件130-b之一固有電容。換言之，耦合電容420可包含形成於感測組件130-b之節點之間的特徵，該等特徵在該等節點之間提供一特定電容，且亦提供其他功能。舉例而言，耦合電容420可與感測放大器430之一第一放大器組件及感測放大器430之一第二放大器組件(例如，感測放大器430之子組件)之特徵(諸如第一感測放大器組件及第二感測放大器組件之相鄰導電跡線或表面)相關聯，該等特徵由於其接近度及電隔離而在第一節點131-b與第二節點132-b之間提供一實質電容性耦合。在根據本發明之一感測組件130之各種實例中，一耦合電容420可包含一或多個電容器元件、提供一固有電容之一或多個特徵或者其各種組合。

在各種實例中，第一節點131-b及第二節點132-b可藉由一或多個切換組件(未展示)而選擇性地與感測組件130-b之其他部分耦合或隔離。舉例而言，感測組件130-b可包含耦合於第一節點與第二節點之間的一切換組件，該切換組件支援選擇性地調整第二節點與第一節點之電容性耦合。另外或另一選擇係，感測組件130-b可包含耦合於記憶體單元與第一節點之間的一切換組件，該切換組件支援選擇性地耦合記憶體單元與第一節點。另外或另一選擇係，感測組件130-b可包含耦合於記憶體單元與第二節點之間的一切換組件，第三切換組件經組態以選擇性地耦合記憶體單元與第二節點。在某些實例中，第一節點131-b或第二節點132-b或者此兩者亦可與一接地電壓源或某一其他電壓源電容性耦合。

感測組件可包含或以其他方式被提供有一高感測組件源電壓及一低感測組件源電壓。舉例而言，感測組件可與具有一相對高電壓位準V_H之一高感測組件電壓源265-e耦合。在某些實例中，V_H可被稱為VARY，且可具有大約1.6V之一電壓。感測組件亦可與具有一相對低電壓位準V_L之一低感測組件電壓源265-d耦合。在某些實例中，V_L可為一接地或虛接地電壓(例如，0V)。在某些實例中，一感測組件130可與其他電壓源265(未展示)耦合或包含該等其他電壓源。

雖然以一虛線將感測組件130-b圖解說明為反映一特定邊界，但僅出於說明性目的而展示此一邊界。換言之，根據本發明之一感測組件130可被視為具有不同於電路400中所展示之虛線邊界之邊界。舉例而言，一感測組件130可被視為具有實質上位於感測組件130之邊界處之一第一節點131及一第二節點132，使得一共同存取線410被劃分成在感測組件130外部之單獨分支。此外，在某些實例中，一感測組件130可被視為包含電壓源(諸如電壓源265-d及265-e)，使得電壓源將位於感測組件130之說明性邊界內。

與不包含此一電容性耦合之一感測組件相比，藉由包含耦合電容420，感測組件130-b可提供用於支援自我參考讀取操作之經改良功能性。舉例而言，可在一第一存取操作中於第一節點131-b處自一記憶體單元105產生或以其他方式形成一感測信號，且可在一第二存取操作中於第二節點132-b處自同一記憶體單元105產生或以其他方式形成一參考信號。在第二節點132-b處產生參考信號可影響第一節點131-b處之行為(例如，導致第一節點131-b處之電壓或與第一節點131-b相關聯之一電荷量之一改變)。即使當存取操作本身可與實質上相同信號相關聯(例如，存取操作與相同電流相關聯、存取操作與相同電壓相關聯或存取操作與相同電荷量相關聯)時，此一影響(例如，如由耦合電容420所提供)仍可使得感測組件130-b能夠偵測第一節點131-b與第二節點132-b之間的一信號差。

圖5圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案之一電路500的一實例。電路500包含用於感測一記憶體單元105-b之一邏輯狀態之一感測組件130-c。可經由一數位線210-c及一共同存取線410-a(例如，一AMPCAP線或一AMPCAP節點)(其可以組合方式被稱為記憶體單元105-b之一單個存取線)而在感測組件130-c與記憶體單元105-b之間傳遞電信號。存取線之信號可由數位線210-c上之電壓V_DL及共同存取線410-a上之V_AMPCAP圖解說明，如所展示。

電路亦可包含一積分電容器530，該積分電容器可與一可變電壓源550耦合。積分電容器530可被稱為一AMPCAP。積分電容器530可在一第一端子531處與共同存取線410-a耦合，且在一第二端子532處與可變電壓源550耦合。實例性電路500亦可包含耦合於數位線210-c與共同存取線410-a之間的一放大器275-a，該放大器可由電壓源510-f啟用。

電路500可包含用於選擇或取消選擇記憶體單元105-b(例如，藉由邏輯信號WL之方式)之一字線205-c。電路500亦可包含用於存取記憶體單元105-b之一電容器之一單元板之一板線215-c。因此，記憶體單元105-b可表示耦合於一第一存取線(例如，數位線210-c及共同存取線410-a)與一第二存取線(例如，字線205-c)之間的一記憶體單元。可經由輸入/輸出線290-b及290-c而在感測組件130-c與一輸入/輸出組件140(未展示)之間傳遞電信號，其中輸入/輸出線290-b及290-c之信號可分別由電壓V_sig及V_ref圖解說明。換言之，感測組件130-c可與記憶體單元105-b耦合且與一輸入/輸出組件140耦合。

感測組件130-c可具有一第一節點131-c及一第二節點132-c，且感測組件130-c可經組態以至少部分地基於第一節點131-c及第二節點132-c處之信號而判定記憶體單元105-b之一邏輯狀態。在某些實例中，第一節點131-c及第二節點132-c可圖解說明感測組件130-c之一感測放大器430-a之節點，該感測放大器可為如參考圖4所闡述之一感測放大器430之一實例。雖然將第一節點131-c及第二節點132-c展示為在感測放大器430-a之說明性邊界內，但在根據本發明之各種實例中，第一節點131-c及第二節點132-c可位於感測放大器430-a之一說明性邊界內、位於感測放大器430-a之說明性邊界處或位於感測放大器430-a之說明性邊界外部。在某些實例中，此等位置中之兩者或多於兩者(例如，針對第一節點131-c或第二節點132-c中之任一者)可為電等效的。

在某些實例中，第一節點131-c可被稱為一信號節點，且可與感測組件130-c之一信號線(SL)電等效或以其他方式相關聯(例如，耦合)。第一節點131-c可經由一切換組件520-d而與共同存取線410-a耦合，該切換組件可藉由一邏輯信號SW₄而被啟動或撤銷啟動。換言之，切換組件520-d可圖解說明一切換組件520，該切換組件耦合於記憶體單元105-b與第一節點131-c之間，且經組態以選擇性地耦合記憶體單元105-b與第一節點131-c。

在某些實例中，第二節點132-c可被稱為一參考節點，且可與感測組件130-c之一參考線(RL)電等效或以其他方式相關聯(例如，耦合)。第二節點132-c可經由一切換組件520-e而與共同存取線410-a耦合，該切換組件可藉由一邏輯信號SW₅而被啟動或撤銷啟動。換言之，切換組件520-e可圖解說明一切換組件520，該切換組件耦合於記憶體單元105-b與第二節點132-c之間，且經組態以選擇性地耦合記憶體單元105-b與第二節點132-c。

在某些實例中，一第一節點131及一第二節點132可位於感測組件130-c之不同部分處，該等不同部分可或可不與在電路500中所圖解說明之第一節點131-c及第二節點132-c之位置電等效。舉例而言，第一節點131-c可被視為位於感測放大器430-a外部(例如，與此一位置電等效)，且第一節點131-c可因此被視為耦合於(例如，位於)感測放大器430-a與記憶體單元105-b之間。在另一實例中，第二節點132-c可被視為位於感測放大器430-a外部(例如，與此一位置電等效)，且第二節點132-c可因此亦被視為耦合於(例如，位於)感測放大器430-a與記憶體單元105-b之間。在某些實例中，第一節點131-c可與輸入/輸出線290-b電等效，且第二節點132-c可與輸入/輸出線290-c電等效。在其他實例中，第一節點131-c及第二節點132-c可指一感測組件130之其他部分，且可或可不與輸入/輸出線290電等效。

根據本發明之實例，第一節點131-c與第二節點132-c可彼此電容性耦合。舉例而言，電路500可包含一耦合電容420-a，該耦合電容可圖解說明感測放大器430-a之一固有電容。耦合電容420-a可包含形成於第一節點131-c與第二節點132-c之間的特徵，該等特徵在該等節點之間提供一特定電容，且亦提供其他功能。舉例而言，感測放大器430-a可包含一或多個放大器組件，諸如一第一放大器540-a及一第二放大器540-b。耦合電容420-a可與第一放大器540-a及第二放大器540-b之特徵(諸如第一放大器540-a及第二放大器540-b之相鄰導電跡線或表面)相關聯，該等特徵由於其接近度及電隔離而提供耦合電容420-a之電容性性質。

另外或另一選擇係，在某些實例中，電路500可包含一耦合電容420-b，該耦合電容可圖解說明感測組件130-c之一電容器元件。在各種實例中，耦合電容420-b可或可不與感測放大器430-a相關聯(例如，可或可不包含於該感測放大器之說明性邊界中)。電容性耦合420-b可包含形成於第一節點131-c與第二節點132-c之間以在該等節點之間提供一特定電容之特定特徵。在某些實例中，可(例如，藉由一切換組件)選擇性地調整耦合電容420-b。舉例而言，電路500可包含一切換組件520-f，該切換組件可藉由一邏輯信號SW₆而被啟動或撤銷啟動，該切換組件可啟用或停用第一節點131-c與第二節點132-c之間的電容性耦合。換言之，切換組件520-f可圖解說明一切換組件520，該切換組件耦合於第一節點131-c與第二節點132-c之間，且經組態以選擇性地調整第二節點132-c與第一節點131-c之電容性耦合(例如，選擇性地調整第一節點131-c與第二節點132-c之間的電容性耦合)。

在其他實例中，可將耦合電容420-b及切換組件520-f在第一節點131-c與第二節點132-c之間的次序交換。根據本發明之一感測組件130之各種實例可包含一耦合電容420-a(例如，固有電容性耦合)中之一或多者、一耦合電容420-b(例如，電容器元件)中之一或多者或者其各種組合。

電路500可包含多種電壓源510，該等電壓源可與包含實例性電路500之一記憶體裝置之各種電壓供應器及/或共同接地或虛接地點耦合。

一電壓源510-a可表示一共同接地點(例如，一底板(chassis)接地、一中性點等)，該共同接地點可與具有一電壓V₀之一共同參考電壓相關聯，自該共同參考電壓界定其他電壓。電壓源510-a可經由數位線210-c之固有電容260-c而與數位線210-c耦合。

具有一電壓V₁之一電壓源510-b可表示一板線電壓源，且可經由記憶體單元105-b之一板線215-c而與記憶體單元105-b耦合。在各種實例中，電壓源510-b可用於存取操作(例如，讀取操作或寫入操作)，包含參考圖3之遲滯曲線圖300-a及300-b所闡述之彼等操作。

具有一電壓V₂之一電壓源510-c可表示一預充電電壓源，且可經由一切換組件520-b而與共同存取線410-a耦合，該切換組件可藉由一邏輯信號SW₂而被啟動或撤銷啟動。

在電路500之實例中，可變電壓源550可包含具有一電壓V₃ 之一電壓源510-d及具有一電壓V₄之一電壓源510-e，可由一切換組件520-c藉由一邏輯信號SW₃之方式而選擇該等電壓源來與積分電容器530連接。在某些實例中，電壓源510-d可與一共同接地點(未展示)耦合。在其他實例中，電壓源510-d可與提供一正電壓或負電壓之一電壓供應器耦合。電壓源510-e可與具有比電壓源510-d之電壓高(例如，具有一較高量值)之一電壓之一電壓供應器耦合，藉此提供本文中針對各種存取操作所闡述之升壓功能(例如，根據電壓源510-e與510-d之間的電壓差，其等於V₄-V₃或在電壓源510-d係接地時僅等於V₄)。雖然將一可變電壓源550圖解說明為包含兩個電壓源510及一切換組件520，但支援本文中之操作之一可變電壓源550可包含其他組態，諸如將一可變電壓提供至積分電容器530之第二端子532之一電壓緩衝器。

具有一電壓V₅之一電壓源510-f可表示一放大器電壓源(例如，一疊接電壓源)，且可與放大器275-a耦合，該放大器可為參考圖2所闡述之放大器275之一實例。舉例而言，放大器275-a可為一電晶體，且電壓源510-f可與電晶體之閘極耦合。放大器275-a可在一第一端子處與共同存取線410-a耦合，且在一第二端子處與數位線210-c耦合。換言之，放大器275-a可耦合於數位線210-c與共同存取線410-a之間。

放大器275-a可在數位線210-c與共同存取線410-a之間提供一信號轉換。舉例而言，在數位線210-c之一電壓減小後(例如，在選擇記憶體單元105-b後)，放大器275-a可旋即准許如由電壓源510-f饋送或啟用之自共同存取線410-a至數位線210-c之一電荷流動(例如，電流)。去往數位線210-c之一相對小電荷流動可與共同存取線410-a之一相對小電壓改變相關聯，而去往數位線210-c之一相對大電荷流動可與共同存取線410-a之一相對大電壓改變相關聯。舉例而言，根據共同存取線410-a之淨電容，取決於在選擇記憶體單元105-b之後跨越放大器275-a之電荷流動，共同存取線410-a可經歷一相對小電壓改變或一相對大電壓改變。在某些實例中，放大器275-a可藉由一切換組件520-a而與數位線210-c隔離，該切換組件可藉由一邏輯信號SW₁而被啟動或撤銷啟動。放大器275-a亦可被稱為一「電壓調節器」或一「偏壓組件」，其與放大器275-a回應於數位線210-c之電壓而如何調節一電荷流動相關。

一電壓源510-g可表示可與具有一電壓V₆之一參考電壓源相關聯之一信號側感測組件參考點(例如，一底板接地、一中性點等)。在各種實例中，電壓源510-g可或可不與和電壓源510-a之共同接地點相同之一參考點相關聯。電壓源510-g可經由一電容560-a而與感測組件130-c(例如，感測組件130-c之第一節點131-c或信號線(其可或可不為電等效的))耦合。因此，在某些實例中，第一節點131-c可與電壓源510-g電容性耦合(例如，經由電容560-a)，該電壓源可為一接地電壓源。在各種實例中，可或可不將電容560-a視為被包含作為感測組件130-c之一部分。

一電壓源510-h可表示可與具有一電壓V₇之一參考電壓源相關聯之一參考側感測組件參考點(例如，一底板接地、一中性點等)。在各種實例中，電壓源510-h可或可不與和電壓源510-a之共同接地點相同之一參考點相關聯，且可或可不與和電壓源510-g相同之電壓位準相關聯。舉例而言，電壓源510-h可經選擇以具有與電壓源510-g相同之電壓來改良感測組件130-c之對稱性，或電壓源510-h可經選擇以具有與電壓源510-g不同之一電壓來加偏壓於第一節點131-c與第二節點132-c之間的信號。

電壓源510-h可經由一電容560-b而與感測組件130-c(例如，感測組件130-c之第二節點132-c或參考線(其可或可不為電等效的))耦合。因此，在某些實例中，第二節點132-c可與電壓源510-h電容性耦合(例如，經由電容560-b)，該電壓源可為一接地電壓源。電容560-b可具有與電容560-a相同或不同之電容量。舉例而言，電容560-b可經選擇以具有與電容560-a相同之電容量來改良感測組件130-c之對稱性，或電容560-b可經選擇以具有與電容560-a不同之一電容量來加偏壓於第一節點131-c與第二節點132-c之間的信號。在各種實例中，可或可不將電容560-b視為被包含作為感測組件130-c之一部分。

電路500之實例亦可包含各種等化電壓源，該等等化電壓源可各自與一共同接地、底板接地或中性點(例如，與電壓源510-a相同之一電壓供應器或參考點)或者某一其他電壓供應器相關聯。

具有一電壓V₈之一電壓源510-i可表示一參考側等化電壓源，且可經由一切換組件520-i而與感測組件130-c(例如，感測組件130-c之第二節點132-c或參考線(其可或可不為電等效的))耦合，該切換組件可藉由一邏輯信號EQ₀而被啟動或撤銷啟動。

具有一電壓V₉之一電壓源510-j可表示一信號側等化電壓源，且可經由一切換組件520-j而與感測組件130-c(例如，感測組件130-c之第一節點131-c或信號線(其可或可不為電等效的))耦合，該切換組件可藉由一邏輯信號EQ₁而被啟動或撤銷啟動。

具有一電壓V₁₀之一電壓源510-k可表示一數位線等化電壓源，且可經由一切換組件520-k而與數位線210-c耦合，該切換組件可藉由一邏輯信號EQ₂而被啟動或撤銷啟動。

電路500之實例亦可包含可為參考圖2所闡述之電壓源265- b及265-c之實例之感測放大器電壓源。

具有一電壓V₁₁之一電壓源510-l可表示一感測放大器低電壓源，且可經由一切換組件520-g而與感測放大器430-a(例如，放大器540-b)耦合，該切換組件可藉由一邏輯信號SW₇而被啟動或撤銷啟動。

具有一電壓V₁₂之一電壓源510-m可表示一感測放大器高電壓源，且可經由一切換組件520-h而與感測放大器430-a(例如，放大器540-a)耦合，該切換組件可藉由一邏輯信號SW₈而被啟動或撤銷啟動。

可由一記憶體控制器(未展示)(諸如參考圖1所闡述之一記憶體控制器150)提供在電路500中所圖解說明之邏輯信號(例如，SW₁至SW₈、EQ₀至EQ₂及WL)中之每一者。在某些實例中，可由其他組件提供特定邏輯信號。舉例而言，可由一列解碼器(未展示)(諸如參考圖1所闡述之一列解碼器125)提供邏輯信號WL。

在某些實例中，電壓源510-l及510-m可根據特定輸入或輸出參數而選擇。舉例而言，根據特定I/O組件慣例(諸如特定DRAM或FeRAM慣例)，電壓源510-l及510-m可實質上分別處於0V及1V。

在各種實例中，電壓源510可與包含實例性電路500之一記憶體裝置之不同組態之電壓供應器及/或共同接地或虛接地點耦合。舉例而言，在某些實施例中，電壓源510-a、510-d、510-g、510-h、510-i、510-j、510-k及510-l或其任何組合可與相同接地點或虛接地點耦合，且可針對存取記憶體單元105-b之各種操作而提供實質上相同參考電壓。

在某些實施例中，數個電壓源510可與一記憶體裝置之相同電壓供應器耦合。舉例而言，在某些實施例中，電壓源510-c及510-e可與具有一特定電壓(例如，1.5V之一電壓，其可被稱為「VARY」)之一電壓供應器耦合。在此等實施例中，在經由字線205-c而選擇記憶體單元105-b以進行感測之前，共同存取線410-a可被升壓至實質上等於2*VARY或大約3.0V之一電壓。

雖然電壓源510可與共同電壓供應器及/或接地點耦合，但由於各別電壓源510與相關聯共同電壓供應器或共同接地點之間的電路500(例如，導體長度、寬度、電阻、電容等)之各種差異，因此與一共同電壓供應器或共同接地點耦合之電壓源510中之每一者之電壓可為不同的。

圖6A及圖6B展示圖解說明根據本發明之各種實施例之支援具有耦合電容之自我參考感測方案之一實例性讀取操作之操作的一時序圖600。時序圖600係參考圖5之實例性電路500之組件而闡述，且可圖解說明一自我參考讀取操作之一實例。

在時序圖600之實例中，記憶體單元105-b最初儲存一邏輯1狀態，如本文中所闡述(例如，參考圖3)。此外，電壓源510-a、510-d、510-g、510-h、510-i、510-j、510-k及510-l被視為接地的(例如，根據一接地或虛接地)，且因此處於一零電壓(例如，V₀=0V、V₃=0V、V₆=0V、V₂=0V、V₈=0V、V₉=0V、V₁₀=0V且V₁₁=0V)。然而，在根據本發明之自我參考讀取操作之其他實例中，電壓源510-a、510-d、510-g、510-h、510-i、510-j、510-k及510-l可處於非零電壓，且可因此相應地調整由時序圖600所圖解說明之電壓。

在某些實例中，在起始時序圖600之操作之前，可將數位線210-c及板線215-c控制至相同電壓，此可使跨越記憶體單元105-b之電荷洩漏最小化。舉例而言，根據時序圖600，數位線210-c可具有0V之一初始電壓，該初始電壓可與板線215-c之初始電壓相同。在某些實例中，可在時序圖600之操作之前使數位線210-c等化(例如，藉由作為啟動邏輯信號EQ2之一結果而啟動切換組件520-k)，此可耦合數位線210-c與一等化電壓源(例如，電壓源510-k)。在其他實例中，數位線210-c及板線215-c可具有不同於接地電壓之某一其他初始電壓。此外，時序圖600可以一初始狀態開始，在該初始狀態中，未選擇字線(例如，撤銷啟動邏輯信號WL)，且將數位線210-c與等化電壓源510-k隔離(例如，撤銷啟動邏輯信號EQ2)。

在601處，讀取操作可包含使第一節點131-c等化(例如，使感測組件130-c之信號線等化)。舉例而言，在601處，讀取操作可包含啟動切換組件520-j(例如，藉由啟動邏輯信號EQ1)，此可耦合第一節點131-c與一等化電壓源(例如，電壓源510-j)。因此，在601處，可將第一節點131-c處之電壓(例如，V_sig)帶至一等化電壓(例如，0V)，該等化電壓可與第一節點131-c之初始條件不同或相同。

在602處，讀取操作可包含啟動切換組件520-b(例如，藉由啟動邏輯信號SW₂)。啟動切換組件520-b可連接電壓源510-c與共同存取線410-a，且因此共同存取線410-a之電壓(例如，V_AMPCAP)可隨著電荷流動至積分電容器530中而上升至電壓位準V₂。在602處啟動切換組件520-b可起始用於積分電容器530之一第一預充電操作。舉例而言，在602處，可撤銷啟動切換組件520-c，使得電壓源510-d(例如，處於0V之一接地或虛接地電壓)與積分電容器530之第二端子532耦合，且電壓源510-c與積分電容器530之第一端子531耦合。因此，可根據電壓源510-c與電壓源510-d之間的電壓差而將積分電容器530充電。

在603處，讀取操作可包含撤銷啟動切換組件520-b(例如，藉由撤銷啟動邏輯信號SW₂)。撤銷啟動切換組件520-b可將電壓源510-c與共同存取線410-a隔離，且共同存取線410-a之電壓可保持處於電壓位準V₂。在撤銷啟動切換組件520-b後，共同存取線410-a以及因此積分電容器530之第一端子531可旋即係浮動的。

在604處，讀取操作可包含啟動切換組件520-c(例如，藉由啟動邏輯信號SW₃)。啟動切換組件520-c可導致自與積分電容器530之第二端子532耦合之電壓源510-d至與積分電容器530之第二端子532耦合之電壓源510-e之一轉變。藉由將積分電容器530之第二端子532連接至處於一較高電壓之一電壓源，可將由積分電容器530儲存之電荷升壓至一較高電壓，且因此與積分電容器530之第一端子531耦合之共同存取線410-a之電壓(例如，V_AMPCAP)可上升至電壓位準(V₂+V₄)。因此，啟動切換組件520-c可起始用於積分電容器530之一第一升壓操作。

在605處，讀取操作可包含將第一節點131-c與等化電壓源510-j隔離。舉例而言，在605處，讀取操作可包含撤銷啟動切換組件520-j(例如，藉由撤銷啟動邏輯信號EQ1)，此可將第一節點131-c與等化電壓源(例如，電壓源510-j)解耦。在605處，第一節點131-c處之電壓可保持處於等化電壓(例如，0V)。在某些實例中，601至605之操作可被稱為一第一預充電操作。

在606處，讀取操作可包含啟用第一節點131-c與第二節點132-c之間的一耦合電容。舉例而言，在606處，讀取操作可包含啟動切換組件520-f(例如，藉由啟動邏輯信號SW₆)，此可經由耦合電容420-b(例如，感測組件130-c之一電容器元件)而耦合第一節點131-c與第二節點 132-c。在利用不包含一耦合電容420-b或切換組件520-f之一感測組件130執行之自我參考讀取操作之實例中，可省略606之操作。

在607處，讀取操作可包含耦合共同存取線410-a與數位線210-c，該數位線與記憶體單元105-b相關聯。舉例而言，在607處，讀取操作可包含啟動切換組件520-a(例如，藉由啟動邏輯信號SW₁)。因此，可透過放大器275-a而在積分電容器530與數位線210-c之固有電容260-c之間共用電荷。

在某些實例中，在607處數位線之電壓(例如，V_DL)可低於電壓源510-f(例如，V₅)，此可允許超過放大器275-a之臨限電壓。當超過放大器275-a之臨限電壓時，電荷可自共同存取線410-a(例如，自積分電容器530)跨越放大器275-a而流動至數位線210-c，來自電壓源510-f之一相對小電荷量亦跨越該放大器而流動至該數位線(此取決於放大器275-a之特性)。因此，電荷可流動至數位線210-c直至數位線210-c之電壓達到等於V₅-V_th,amp之一電壓位準為止。因此，當電荷自積分電容器530流出時，共同存取線410-a之電壓可在啟動520-a處之切換組件之後下降，由電壓V_AMPCAP之下降所圖解說明。

在608處，讀取操作可包含選擇記憶體單元105-b(例如，藉由經由邏輯信號WL而啟動一字線)。選擇記憶體單元105-b可致使記憶體單元105-b之一電容器與數位線210-c耦合。因此，可在記憶體單元105-b、數位線210-c與共同存取線410-a之間共用電荷，此可取決於儲存於記憶體單元105-b中之邏輯狀態(例如，電荷及/或極化)。被施加至記憶體單元105-b之電壓可對應於參考圖3所闡述之電壓335，此可支援如本文中所闡述之一2Pr感測方案(例如，時序圖600之操作可圖解說明一2Pr自我參考讀取操作)。

舉例而言，當記憶體單元105-b儲存一邏輯1時，記憶體單元105-b之電容器可藉由一負極化(例如，如參考圖3所闡述之一電荷狀態310-a)之方式而儲存一負電荷。因此，當選擇儲存一邏輯1之記憶體單元105-b時，一相對小電荷量可自數位線210-c流動至記憶體單元105-b(例如，如與儲存一邏輯0之記憶體單元105-b相比)。當電荷自數位線210-c流動至記憶體單元105-b時，數位線210-c之電壓可再次下降，此可允許再次超過放大器275-a之臨限電壓。當超過放大器275-a之臨限電壓時，電荷可自共同存取線410-a(例如，自積分電容器530)跨越放大器275-a而繼續流動至數位線210-c，來自電壓源510-f之一相對小電荷量亦跨越該放大器而繼續流動至該數位線(此取決於放大器275-a之特性)。因此，電荷可流動至數位線210-c直至數位線210-c之電壓再次返回至等於V₅-V_th,amp之電壓位準為止。當選擇儲存一邏輯1之記憶體單元105-b時，由於在608處一相對小電荷量流動至記憶體單元105-b中，因此共同存取線410-a可在選擇記憶體單元105-b之後經歷一相對小電壓下降(例如，如與儲存一邏輯0之記憶體單元105-b相比)，由V_AMPCAP,1之下降所圖解說明。

在另一實例中，當記憶體單元105-b儲存一邏輯0時，記憶體單元105-b之電容器可藉由一正極化(例如，如參考圖3所闡述之一電荷狀態305-a)之方式而儲存一正電荷。因此，當選擇儲存一邏輯0之記憶體單元105-b時，一相對大電荷量可自數位線210-c流動至記憶體單元105-b(例如，如與儲存一邏輯1之記憶體單元105-b相比)。當電荷自數位線210-c流動至記憶體單元105-b時，數位線210-c之電壓可再次下降，此可允許再次超過放大器275-a之臨限電壓。當超過放大器275-a之臨限電壓時，電荷可自共同存取線410-a(例如，自積分電容器530)跨越放大器275-a而繼續流動至數位線210-c，來自電壓源510-f之一相對小電荷量亦跨越該放大器而繼續流動至該數位線(此取決於放大器275-a之特性)。因此，電荷可流動至數位線210-c直至數位線210-c之電壓再次返回至等於V₅-V_th,amp之電壓位準為止。當選擇儲存一邏輯0之記憶體單元105-b時，由於在608處一相對大電荷量流動至記憶體單元105-b中，因此共同存取線410-a可在選擇記憶體單元105-b之後經歷一相對大電壓下降(例如，如與儲存一邏輯1之記憶體單元105-b相比)，由V_AMPCAP,0之下降所圖解說明。

無論記憶體單元105-b最初是儲存一邏輯0還是一邏輯1狀態，導致並包含608處之操作之操作皆可將一邏輯1狀態寫入至記憶體單元105-b。舉例而言，如應用於一FeRAM記憶體單元105，導致並包含608處之操作之操作可對應於將一電壓施加至記憶體單元105-b或一定量之電荷流動穿過記憶體單元105-b，此實質上使記憶體單元105-b極化(例如，利用一負極化使記憶體單元105-b飽和)。因此，在608之操作之後，記憶體單元105-b可與一邏輯1狀態相關聯，但記憶體單元105-b可不緊接在608之操作之後返回至一電荷狀態310-a(例如，記憶體單元105-b可在某一其他時刻沿著參考圖3所闡述之路徑340)。在記憶體單元105之不同實例(例如，DRAM、PCM及其他)中，記憶體單元105可以其他方式與一特定邏輯狀態(例如，一邏輯1)相關聯，而不管在時序圖600之操作之前由記憶體單元105儲存之邏輯狀態如何。

在609處，讀取操作可包含將記憶體單元與放大器275-a及共同存取線410-a隔離。舉例而言，在609處，讀取操作可包含撤銷啟動切換組件520-a(例如，藉由撤銷啟動邏輯信號SW₁)。可在609處實質上維持共同存取線410-a之電壓(例如，處於V_AMPCAP,0或V_AMPCAP,1，此取決於在時序圖600之操作之前最初由記憶體單元105儲存之邏輯狀態)。

在610處，讀取操作可包含撤銷啟動切換組件520-c(例如，藉由撤銷啟動邏輯信號SW₃)。撤銷啟動切換組件520-c可導致自與積分電容器530之第二端子532耦合之電壓源510-e至與積分電容器530之第二端子532耦合之電壓源510-d之一轉變。藉由將積分電容器530之第二端子532連接至處於一較低電壓之電壓源，可將由積分電容器530儲存之電荷移位至一較低電壓，且因此與積分電容器530之第一端子531耦合之共同存取線410-a之電壓(例如，V_AMPCAP,0或V_AMPCAP,1)可下降達電壓位準V₄-V₃(或在電壓源510-d與一共同接地點耦合之事件中，僅V₄)。因此，撤銷啟動切換組件520-c可起始用於積分電容器530之一第一移位操作。

在611處，讀取操作可包含耦合共同存取線410-a與感測組件130-c之第一節點131-c。舉例而言，在611處，讀取操作可包含啟動切換組件520-d(例如，藉由啟動邏輯信號SW₄)，此可耦合第一節點131-c與共同存取線410-a。因此，可在積分電容器530與電容560-a之間共用電荷，且在電路500之實例中，第一節點131-c處之電壓(例如，V_sig)可上升，而共同存取線410-a之電壓(例如，V_AMPCAP)下降，直至兩個電壓相等為止(例如，針對儲存於記憶體單元105-b中之一特定邏輯狀態)。

此外，在第一節點131-c處之信號形成期間，由於第一節點131-c與第二節點132-c之間的電容性耦合(例如，耦合電容420-a、耦合電容420-b或其一組合)，因此亦可在第二節點132-c處形成一信號。換言之，當電荷跨越共同存取線410-a流動並流動至感測組件130-c中(例如，在感測線處)時，可在耦合電容420-a或耦合電容420-b處形成電荷，此可致使第二節點132-c處之電壓(例如，感測組件130-c之參考線處之電壓，其可被稱為V_ref)上升。如第一節點131-c處之電壓，第二節點132-c處之電壓之改變亦可取決於最初由記憶體單元105-b儲存之邏輯狀態。舉例而言，當感測一邏輯1時，第二節點132-c處之電壓可比在讀取一邏輯0時第二節點132-c處之電壓高(例如，作為611處之操作之一結果，V_ref,1可大於V_ref,0)。

因此，如時序圖600中所圖解說明，第二節點132-c處之信號(例如，V_ref)可至少部分地基於第一節點131-c處之一信號(例如，V_sig)，該信號由與記憶體單元105-b相關聯之一存取操作(例如，在608處選擇記憶體單元105-b，或耦合共同存取線410-a與感測組件130-c之第一節點131-c，或者在第一節點131-c處自一第一存取操作產生一信號之其他步驟)產生。此外，如時序圖600中所圖解說明，第二節點132-c處之信號(例如，V_ref)可至少部分地基於第一節點131-c處之信號(例如，V_sig)及第一節點131-c與第二節點132-c之間的一電容性耦合(例如，耦合電容420-a、耦合電容420-b或其一組合)。

在612處，讀取操作可包含將第一節點131-c與共同存取線410-a隔離。舉例而言，在612處，讀取操作可包含撤銷啟動切換組件520-d(例如，藉由撤銷啟動邏輯信號SW₄)，此可將第一節點131-c與共同存取線410-a隔離。

在613處，讀取操作可包含停用第一節點131-c與第二節點132-c之間的一耦合電容。舉例而言，在613處，讀取操作可包含撤銷啟動切換組件520-f(例如，藉由撤銷啟動邏輯信號SW₆)，此可經由耦合電容420-b而將第一節點131-c與第二節點132-c解耦。換言之，613之操作可圖解說明改變第一節點131-c與第二節點132-c之間的電容性耦合之一量或一程度。在利用不包含一耦合電容420-b或切換組件520-f之一感測組件130執行之自我參考讀取操作之實例中，可省略613之操作。在某些實例中，606至613之操作可被稱為一第一讀取操作或一第一存取操作。

在614處，讀取操作可包含使數位線210-c等化。舉例而言，在614處，讀取操作可包含啟動切換組件520-k(例如，藉由啟動邏輯信號EQ2)，此可耦合數位線210-c與一等化電壓源(例如，電壓源510-k)。因此，在614處，可將數位線210-c處之電壓帶至一等化電壓(例如，0V)。在各種實例中，當電荷跨越放大器275-a流動時，共同存取線410-a亦可經歷一電壓下降，此亦可實質上使共同存取線410-a等化(例如，致使V_AMPCAP下降至一等化電壓，諸如0V)。

在615處，讀取操作可包含取消選擇記憶體單元105-b(例如，藉由經由邏輯信號WL而撤銷啟動一字線)。取消選擇記憶體單元105-b可致使記憶體單元105-b之一電容器與數位線210-c解耦。

在616處，讀取操作可包含將數位線210-c與等化電壓源510-k隔離。舉例而言，在616處，讀取操作可包含撤銷啟動切換組件520-k(例如，藉由撤銷啟動邏輯信號EQ2)，此可將數位線210-c與等化電壓源(例如，電壓源510-k)解耦。在616處，數位線210-c處之電壓可保持處於等化電壓(例如，0V)。在某些實例中，614至616之操作可被稱為一重設操作。時序圖600之操作以圖6B之圖解說明繼續。

在617處，讀取操作可包含使第二節點132-c等化(例如，使感測組件130-c之參考線等化)。舉例而言，在617處，讀取操作可包含啟動切換組件520-i(例如，藉由啟動邏輯信號EQ0)，此可耦合第二節點 132-c與一等化電壓源(例如，電壓源510-i)。因此，在617處，可將第二節點132-c處之電壓帶至一等化電壓(例如，V_ref可下降至0V，無論記憶體單元105-b最初是儲存一邏輯0還是一邏輯1)。在某些實例中，由於第一節點131-c與第二節點132-c之間的電容性耦合(例如，電容性耦合420-a或電容性耦合420-b)，因此第一節點131-c處之電壓亦可下降。換言之，617處之操作可圖解說明一實例：在第一節點131-c處產生至少部分地基於第二節點132-c之一信號(例如，V_AMCAP,1或V_AMPCAP,0)(例如，作為在617處使第二節點132-c等化之一結果，減小V_AMCAP,1或V_AMPCAP,0)。

在618處，讀取操作可包含啟動切換組件520-b(例如，藉由啟動邏輯信號SW₂)。啟動切換組件520-b可連接電壓源510-c與共同存取線410-a，且因此共同存取線410-a之電壓可隨著電荷流動至積分電容器530中而上升至電壓位準V₂。在618處啟動切換組件520-b可起始用於積分電容器530之一第二預充電操作。舉例而言，在618處，可撤銷啟動切換組件520-c，使得電壓源510-d(例如，處於0V之一接地或虛接地電壓)與積分電容器530之第二端子532耦合，且電壓源510-c與積分電容器530之第一端子531耦合。因此，可根據電壓源510-c與電壓源510-d之間的電壓差而將積分電容器530充電。在某些實例中，618之操作可與602之操作類似或相同。

在619處，讀取操作可包含撤銷啟動切換組件520-b(例如，藉由撤銷啟動邏輯信號SW₂)。撤銷啟動切換組件520-b可將電壓源510-c與共同存取線410-a隔離，且共同存取線410-a之電壓可保持處於電壓位準V₂。在撤銷啟動切換組件520-b後，共同存取線410-a以及因此積分電容器530之第一端子531可旋即係浮動的。在某些實例中，619之操作可與603之操作類似或相同。

在620處，讀取操作可包含啟動切換組件520-c(例如，藉由啟動邏輯信號SW₃)。啟動切換組件520-c可導致自與積分電容器530之第二端子532耦合之電壓源510-d至與積分電容器530之第二端子532耦合之電壓源510-e之一轉變。藉由將積分電容器530之第二端子532連接至處於一較高電壓之一電壓源，可將由積分電容器530儲存之電荷升壓至一較高電壓，且因此與積分電容器530之第一端子531耦合之共同存取線410-a之電壓可上升至電壓位準(V₂+V₄)。因此，啟動切換組件520-c可起始用於積分電容器530之一第二升壓操作。在某些實例中，620之操作可與604之操作類似或相同。

在621處，讀取操作可包含將第二節點132-c與等化電壓源510-i隔離。舉例而言，在621處，讀取操作可包含撤銷啟動切換組件520-i(例如，藉由撤銷啟動邏輯信號EQ0)，此可將第二節點132-c與等化電壓源(例如，電壓源510-i)解耦。在621處，第二節點132-c處之電壓可保持處於等化電壓(例如，0V)。在某些實例中，617至621之操作可被稱為一第二預充電操作。在某些實例中，621之操作可與605之操作類似或相同。

在622處，讀取操作可包含啟用第一節點131-c與第二節點132-c之間的一耦合電容。舉例而言，在622處，讀取操作可包含啟動切換組件520-f(例如，藉由啟動邏輯信號SW₆)，此可經由耦合電容420-b(例如，感測組件130-c之一電容器元件)而耦合第一節點131-c與第二節點132-c。在利用不包含一耦合電容420-b或切換組件520-f之一感測組件130執行之自我參考讀取操作之實例中，可省略622之操作。在某些實例中，622之操作可與606之操作類似或相同。

在623處，讀取操作可包含耦合共同存取線410-a與數位線210-c，該數位線與記憶體單元105-b相關聯。舉例而言，在623處，讀取操作可包含啟動切換組件520-a(例如，藉由啟動邏輯信號SW₁)。因此，可透過放大器275-a而在積分電容器530與數位線210-c之固有電容260-c之間共用電荷。在某些實例中，623之操作可與607之操作類似或相同。

在某些實例中，在623處數位線之電壓(例如，V_DL)可低於電壓源510-f(例如，V₅)，此可允許超過放大器275-a之臨限電壓。當超過放大器275-a之臨限電壓時，電荷可自共同存取線410-a(例如，自積分電容器530)跨越放大器275-a而流動至數位線210-c，來自電壓源510-f之一相對小電荷量亦跨越該放大器而流動至該數位線(此取決於放大器275-a之特性)。因此，電荷可流動至數位線210-c直至數位線210-c之電壓達到等於V₅-V_th,amp之一電壓位準為止。因此，當電荷自積分電容器530流出時，共同存取線410-a之電壓可在啟動520-a處之切換組件之後下降，由電壓V_AMPCAP之下降所圖解說明。

在624處，讀取操作可包含選擇記憶體單元105-b(例如，藉由經由邏輯信號WL而啟動一字線)。選擇記憶體單元105-b可致使記憶體單元105-b之一電容器與數位線210-c耦合。因此，可在記憶體單元105-b、數位線210-c與共同存取線410-a之間共用電荷，此可取決於儲存於記憶體單元105-b中之邏輯狀態(例如，電荷及/或極化)。在某些實例中，624之操作可與608之操作類似或相同。

舉例而言，由於一先前存取操作(例如，601至617之操作中之任何一或多者)之操作可與將一特定邏輯狀態寫入至記憶體單元105-b(例如，寫入一邏輯1)相關聯，因此記憶體單元105-b之電容器可藉由一負極化(例如，如參考圖3所闡述之一電荷狀態310-a)之方式而儲存一負電荷。因此，當選擇儲存一邏輯1之記憶體單元105-b時，一相對小電荷量可自數位線210-c流動至記憶體單元105-b(例如，如與儲存一邏輯0之記憶體單元105-b相比)。當電荷自數位線210-c流動至記憶體單元105-b時，數位線210-c之電壓可再次下降，此可允許再次超過放大器275-a之臨限電壓。當超過放大器275-a之臨限電壓時，電荷可自共同存取線410-a(例如，自積分電容器530)跨越放大器275-a而繼續流動至數位線210-c，來自電壓源510-f之一相對小電荷量亦跨越該放大器而繼續流動至該數位線(此取決於放大器275-a之特性)。因此，電荷可流動至數位線210-c直至數位線210-c之電壓再次返回至等於V₅-V_th,amp之電壓位準為止。當選擇儲存一邏輯1之記憶體單元105-b時，由於在624處一相對小電荷量流動至記憶體單元105-b中，因此共同存取線410-a可在選擇記憶體單元105-b之後經歷一相對小電壓下降(例如，如與儲存一邏輯0之記憶體單元105-b相比)，由V_AMPCAP之下降所圖解說明。在某些實例中，624之操作可與608之操作類似或相同。在某些實例中(例如，當對儲存一邏輯1之一記憶體單元105-b執行時序圖時)，在625之操作之後的一信號(例如，V_AMPCAP)可與在609之操作之後的一信號(例如，V_AMPCAP,1)類似或實質上相同。

在625處，讀取操作可包含將記憶體單元與放大器275-a及共同存取線410-a隔離。舉例而言，在625處，讀取操作可包含撤銷啟動切換組件520-a(例如，藉由撤銷啟動邏輯信號SW₁)。在某些實例中，625之操作可與609之操作類似或相同。在某些實例中(例如，當對儲存一邏輯1之一記憶體單元105-b執行時序圖時)，在625之操作之後的一信號(例如，V_AMPCAP)可與在609之操作之後的一信號(例如，V_AMPCAP,1)類似或實質上相同。

在626處，讀取操作可包含撤銷啟動切換組件520-c(例如，藉由撤銷啟動邏輯信號SW₃)。撤銷啟動切換組件520-c可導致自與積分電容器530之第二端子532耦合之電壓源510-e至與積分電容器530之第二端子532耦合之電壓源510-d之一轉變。藉由將積分電容器530之第二端子532連接至處於一較低電壓之電壓源，可將由積分電容器530儲存之電荷移位至一較低電壓，且因此與積分電容器530之第一端子531耦合之共同存取線410-a之電壓可下降達電壓位準V₄-V₃(或在電壓源510-d與一共同接地點耦合之事件中，僅V₄)。因此，撤銷啟動切換組件520-c可起始用於積分電容器530之一第一移位操作。在某些實例中(例如，當對儲存一邏輯1之一記憶體單元105-b執行時序圖時)，在626之操作之後的一信號(例如，V_AMPCAP)可與在610之操作之後的一信號(例如，V_AMPCAP,1)類似或實質上相同。

由於一先前存取操作(例如，601至617之操作中之任何一或多者)之操作可與將一特定邏輯狀態寫入至記憶體單元105-b(例如，寫入一邏輯1)相關聯，因此由618至626中之任何一或多者處之操作產生之共同存取線410-a之電壓(例如，V_AMPCAP)可為類似(例如，實質上相同)的，而無論最初由記憶體單元105-b儲存(例如，在時序圖600之操作之前)之邏輯狀態是一邏輯0還是一邏輯1。

此外，在某些實例中，在618至626中之任何一或多者處之操作之後的共同存取線410-a之電壓可與在先前存取操作中之一類似步驟之後的共同存取線410-a之電壓類似(例如，實質上相同)。舉例而言，作為618至623中之任何一或多者之操作之一結果而在第二存取操作中形成之信號V_AMPCAP可分別與作為602至607中之任何一或多者之操作之一結果而在第一存取操作中形成之信號V_AMPCAP類似或實質上相同。然而，在各種實例中，作為618至626中之一者處之操作之一結果而形成之信號可與作為602至610中之一者處之操作之一結果而形成之信號不同。舉例而言，由於在618處已知記憶體單元之邏輯狀態，因此可至少部分地基於已知邏輯狀態而改變618至627中之任何一或多者之操作(例如，藉由一記憶體控制器150，如分別與類似操作602至611相比(在適用之情況下))。

另外，與618至626中之一者相關聯之操作之持續時間可分別和與602至610相關聯之操作之持續時間相同或不同。舉例而言，由於在618處之邏輯狀態係已知的(例如，一邏輯1)，或若共同存取線之電壓以一較高位準開始(例如，當剛好在618之前的V_AMPCAP,0及V_AMPCAP,1皆大於剛好在602之前的V_AMPCAP時)，可給618之操作指派(例如，藉由一記憶體控制器150)比與602相關聯之操作短之一持續時間。此可被實現，此乃因618處之操作可與比602處之操作少之一電荷流動量相關聯。

624至626中之任何一或多者之操作可圖解說明在一第二存取操作(例如，一第二讀取操作)中產生一信號(例如，V_AMPCAP)，該信號與在一第一存取操作(例如，一第一讀取操作之分別608至610之操作)中產生之一信號類似或實質上相同。舉例而言，在624之操作之後的共同存取線410-a之電壓(例如，在624之後的V_AMPCAP)可與在讀取儲存一邏輯狀態1之記憶體單元105-b時之608之操作之後的共同存取線410-a之電壓(例如，在608之後的V_AMPCAP,1)類似或實質上相同。然而，如由時序圖600所圖解說明，在感測組件130-c之第一節點131-c與第二節點132-c之間採用一耦合電容(例如，耦合電容420-a或420-b)可支援產生來自第一存取操作之信號與來自第二操作之信號之一差，該差可由感測組件130-c使用以偵測最初由記憶體單元105-b儲存之邏輯狀態。

在627處，讀取操作可包含耦合共同存取線410-a與感測組件130-c之第二節點132-c。舉例而言，在627處，讀取操作可包含啟動切換組件520-e(例如，藉由啟動邏輯信號SW₅)，此可耦合第二節點132-c與共同存取線410-a。因此，可在積分電容器530與電容560-b之間共用電荷，且在電路500之實例中，第二節點132-c處之電壓(例如，V_ref)可上升，而共同存取線410-a之電壓(例如，V_AMPCAP)下降，直至兩個電壓相等為止。

如時序圖600之實例中所圖解說明，在第二節點132-c處形成之信號可取決於記憶體單元105-b最初是儲存(例如，在時序圖600之操作之前)一邏輯0還是一邏輯1。此影響可至少部分地基於記憶體單元105-b之已在第一節點131-c處形成一信號(例如，V_sig)之第一存取操作(例如，操作601至617中之任何一或多者)，該第一節點與第二節點132-c電容性耦合(例如，經由耦合電容420-a、耦合電容420-b或其一組合)。

舉例而言，當記憶體單元105-b最初儲存一邏輯0時，第一節點131-c處之信號(例如，V_sig,0)可為相對低的，且因此在627之操作之後，在第二節點132-c處產生之信號(例如，V_ref,0)可為相對高的。藉由對比之方式，當記憶體單元105-b最初儲存一邏輯1時，第一節點131-c處之信號(例如，V_sig,1)可為相對高的，且因此在627之操作之後，在第二節點132-c處產生之信號(例如，V_ref,1)可為相對低的。

因此，627之操作圖解說明一實例：當第二節點132-c與記憶體單元105-b耦合時，在(例如，感測放大器430-a之)感測組件130-c之第二節點132-c處產生一第二感測信號(例如，V_ref,0或V_ref,1)，其中第二感測信號至少部分地基於一第一感測信號(例如，V_sig,0或V_sig,1)及第一節點131-c與第二節點132-c之間的一電容性耦合(例如，電容性耦合420-a、電容性耦合420-b或其一組合)。此外，627之操作可圖解說明一實例：在第二節點132-c處產生一第二存取操作之一信號(例如，V_ref,1)，該信號不同於在第一節點131-c處之一第一操作之一信號(例如，V_sig,1)，儘管存取操作之特定信號係類似或實質上相同的(例如，在627之前的V_AMPCAP與在611之前的V_AMPCAP,1類似或實質上相同)。

此外，在第二節點132-c處之由627之操作導致之信號形成期間，亦可更改第一節點131-c處之信號，如由第一節點131-c與第二節點132-c之間的電容性耦合(例如，耦合電容420-a、耦合電容420-b或其一組合)所支援。舉例而言，在627處，電壓V_sig(例如，V_sig,0或V_sig,1)可由於第二節點132-c處之上升電壓V_ref(例如，V_ref,0或V_ref,1)而向上移位。換言之，第一節點131-c處之信號可至少部分地基於在第二節點132-c處形成信號，及第一節點131-c與第二節點132-c之間的電容性耦合(例如，電容性耦合420-a、電容性耦合420-b或其一組合)。

在某些實例中，在627處之信號形成亦可與擴展電路500之一感測窗相關聯。舉例而言，由於基於最初由記憶體單元105-b儲存之邏輯狀態及第一節點131-c與第二節點132-c之間的電容性耦合而移位信號之方式，因此在627之後的感測信號之範圍(例如，V_sig,0與V_sig,1之間的差)可大於在627之前的相同信號之範圍。此外，一感測信號與一參考信號之間的差(例如，感測裕度)亦可藉由在627處之信號形成而增加。舉例而言，由於在627處之信號形成，因此針對一邏輯0之感測信號(例如，V_sig,0)可被移位成相對較高的，而針對一邏輯0之參考信號(例如，V_ref,0)可被形成為相對較低的，藉此增加兩個信號之間的差(例如，V_sig,0-V_ref,0)。在另一實例中，由於在627處之信號形成，因此針對一邏輯1之感測信號(例如，V_sig,1)可被移位成相對較低的，而針對一邏輯1之參考信號(例如，V_ref,1)可被形成為相對較高的，藉此增加兩個信號之間的差(例如，V_ref,1-V_sig,1)。由在第一節點131-c及132-c處之信號產生所支援之此等影響可支援感測組件130-c中之相對高感測窗及感測裕度，藉此改良包含電路500之一記憶體裝置之效能。

在628處，讀取操作可包含將第二節點132-c與共同存取線410-a隔離。舉例而言，在628處，讀取操作可包含撤銷啟動切換組件520-e(例如，藉由撤銷啟動邏輯信號SW₅)，此可將第二節點132-c與共同存取線410-a隔離。

在629處，讀取操作可包含停用第一節點131-c與第二節點132-c之間的一耦合電容。舉例而言，在629處，讀取操作可包含撤銷啟動切換組件520-f(例如，藉由撤銷啟動邏輯信號SW₆)，此可經由耦合電容420-b而將第一節點131-c與第二節點132-c解耦。在利用不包含一耦合電容420-b或切換組件520-f之一感測組件130執行之自我參考讀取操作之實例中，可省略629之操作。在某些實例中，606至613之操作可被稱為一第一讀取操作。在某些實例中，622至629之操作可被稱為一第二讀取操作。

在630處，讀取操作可包含啟動感測放大器430-a，此可包含啟用一或多個電壓源510或以其他方式耦合該一或多個電壓源與感測放大器430-a。舉例而言，在630處，讀取操作可包含啟動切換組件520-g及切換組件520-h(例如，藉由分別啟動邏輯信號SW₇及SW₈)，此可被稱為「激發」感測放大器430-a或感測組件130-c。由啟動感測放大器430-a所產生之輸出電壓可取決於在630之前的第一節點131-c與第二節點132-c之相對電壓。換言之，630處之操作可為偵測第一節點131-c處之所儲存電壓與第二節點132-c處之所儲存電壓之間的一差之一實例，此可至少部分地基於相同記憶體單元105-d之一第一及第二選擇(例如，在608及624處之邏輯信號WL之啟動)。

舉例而言，當根據時序圖600偵測一邏輯0時，其中第一節點131-c處之信號(例如，V_sig,0)低於第二節點132-c處之信號(例如，V_ref,0)，第一節點131-c處之電壓將下降至感測放大器電壓之較低電壓(例如，V₁₁)且第二節點132-c之電壓將上升至感測放大器電壓之較高電壓(例如，V₁₂)。在另一實例中，當根據時序圖600偵測一邏輯1時，其中第一節點131-c處之信號(例如，V_sig,1)大於第二節點132-c處之信號(例如，V_ref,1)，第一節點131-c處之電壓將上升至感測放大器電壓之較高電壓(例如，V₁₂)且第二節點132-c之電壓將下降至感測放大器電壓之較低電壓(例如，V₁₁)。因此，630之操作可指或以其他方式與偵測記憶體單元105-b之邏輯狀態相關聯。

在631處，讀取操作可包含經由I/O線290-b及290-c而將經鎖存偵測信號(例如，V_sig及V_ref)提供至一I/O組件(例如，參考圖1所闡述之I/O組件140)。因此，631之操作可為將一邏輯狀態偵測之一結果提供至一I/O組件之一實例。在各種實例中，631之操作可前面接著或後續接著將感測放大器與電壓供應器隔離(例如，藉由撤銷啟動邏輯信號SW₇及SW₈)，或將記憶體單元105-b與共同存取線410-a隔離(例如，藉由撤銷啟動邏輯信號WL)。

雖然被圖解說明為發生在不同時間之單獨操作，但特定操作可同時發生或以一不同次序發生。在某些實例中，可有利地同時起始各種操作以減少用以感測記憶體單元105-b之一邏輯狀態之時間量。舉例而言，以下各項中之任何兩者或多於兩者可以一不同相對次序發生、在重疊持續時間期間發生或同時發生(例如，當同時驅動邏輯信號SW₁及WL時)：在604處啟用可變電壓源550、在605處將第一節點131-c與等化電壓源隔離、在606處調整電容性耦合、在607處耦合共同存取線410-a與數位線210-c，及在608處選擇記憶體單元105-b。另外或另一選擇係，以下各項中之兩者或多於兩者可以一不同次序發生、在重疊持續時間期間發生或同時發生：在620處啟用可變電壓源550、在621處將第二節點132-c與等化電壓源隔離、在622處調整電容性耦合、在623處耦合共同存取線410-a與數位線210-c，及在624處選擇記憶體單元105-b。

時序圖600中所展示之操作之次序係僅用於圖解說明，且可執行步驟之各種其他次序及組合以支援根據本發明之具有耦合電容之自我參考感測方案。此外，時序圖600之操作之時序亦僅出於圖解說明目的，且並非意欲指示一個操作與另一操作之間的一特定相對持續時間。各種操作可發生於比在根據本發明之具有耦合電容之自我參考感測方案之各種實施例中所圖解說明相對短或相對長之一持續時間內。

時序圖600之邏輯信號之轉變說明自一個狀態至另一狀態之轉變，且一般而言反映如與一特定編號操作相關聯之一經停用或經撤銷啟動狀態(例如，狀態「0」)與一經啟用或經啟動狀態(例如，狀態「1」)之間的轉變。在各種實例中，該等狀態可與邏輯信號之一特定電壓(例如，施加至操作為一開關之一電晶體之一閘極之一邏輯輸入電壓)相關聯，且自一個狀態至另一狀態之電壓改變可並非係瞬時的。而是，在某些實例中，與一邏輯信號相關聯之一電壓可自一個邏輯狀態至另一邏輯狀態而遵循一斜坡行為，或隨時間之時間常數(例如，對數或指數)行為。在某些實例中，一分量自一個狀態至另一狀態之轉變可至少部分地基於相關聯邏輯信號之特性，包含邏輯信號之電壓位準或邏輯信號本身之轉變特性。因此，時序圖600中所展示之轉變未必指示一瞬時轉變。此外，與一編號操作處之一轉變相關聯之一邏輯信號之初始狀態可已在該編號操作之前的各種時間期間達到，同時仍支援所闡述轉變及相關聯操作。雖然將邏輯信號展示為邏輯狀態之間的一轉變，但一邏輯信號之電壓可經選擇以在一特定工作點處(例如，在一作用區域或一飽和區域中)操作一組件，且可與其他邏輯信號之一電壓相同或不同。

為支援本文中所闡述之操作(包含參考電路500及時序圖600所闡述之操作)，可針對特定特性而選擇一感測組件之一第一節點131與一第二節點132之間的電容性耦合。舉例而言，第一節點131與第二節點132之間的一電容性耦合(例如，一電容器元件(諸如參考電路500所闡述之電容性耦合420-a)、一固有電容(諸如參考電路500所闡述之電容性耦合420-b)或其各種組合)可關於感測組件130之其他電容而被設計有一特定電容值。

在一項實例中，一電容性耦合C _coup(其可指一第一節點131與一第二節點132之間的各種固有電容及電容器元件之經組合效應)可關於感測放大器輸入電容C _SA而被選擇有一值，該感測放大器輸入電容可指電路500中所圖解說明之電容560-a及560-b中之一者或兩者之電容值。具體而言，可以如下一方式選擇C _coup及C _SA：標稱地支援居中於可能感測信號之間(例如，V_sig,0與V_sig,1之間)的一參考信號(例如，V_ref)之形成或以其他方式平衡針對不同邏輯狀態之感測裕度(例如，標稱地支援V_sig,0-V_ref,0等於V_ref,1-V_sig,1之產生)。可參考時序圖600之在627處之信號形成之後的電壓(例如，剛好在628之前的電壓)圖解說明此等考量。

舉例而言，在628之前，由時序圖600圖解說明之電壓可由下式給出：V_sig,1=V_sig,1(read)+ΔV_sig,1=V_sig,1(read)+c*V_ref

其中V_sig,1(read)表示在讀取儲存一邏輯1之一記憶體單元時之共同存取線410-a之電壓(例如，剛好在612之前的V_sig,1)，V_sig,0(read)表示在讀取儲存一邏輯0之一記憶體單元時之共同存取線410-a之電壓(例如，剛好在612之前的V_sig,0)，且c表示電容比C _coup/C _SA。在所闡述實例中，V_ref,2(read)可表示在讀取儲存一參考狀態之一記憶體單元時之共同存取線410-a之電壓(例如，剛好在628之前的V_ref)，該參考狀態在所闡述實例中可為一邏輯1。在其中在讀取一記憶體單元105之一參考狀態時之一參考電壓V_ref可取決於最初由記憶體單元105儲存之一邏輯狀態之實例中，V_ref,2(read)可為基於V_ref之可能值(例如，等於該等可能值之平均值)，或等於V_ref之可能值中之一者。因此，在參考電壓V_ref係介於V_sig,0與V_sig,1之間的情況下，以下方程式可圖解說明可提供用於使感測組件130-c偵測由記憶體單元105-b儲存之一邏輯信號之一適合差之一電壓值範圍：V_sig,0<V_ref*(1-c)<V_sig,1

因此，在某些實例中，c可經選擇以藉由下式而使參考電壓V_ref居中於V_sig,0與V_sig,1之間：

圖7展示根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一記憶體裝置705的一方塊圖700。記憶體裝置705可被稱為一電子記憶體設備，且可為如參考圖1所闡述之一記憶體裝置100之一組件之一實例。

記憶體裝置705可包含一或多個記憶體單元710，該一或多個記憶體單元可為參考圖1至圖6所闡述之記憶體單元105之一實例。記憶體裝置705亦可包含一記憶體控制器715、一字線720、一板線725、一感測組件735及一共同存取線740(例如，一AMPCAP線)。此等組件可彼此進行電子通信且可執行本文中根據本發明之態樣所闡述之功能中之一或多者。在某些情形中，記憶體控制器715可包含一偏壓組件750及時序組件755。

記憶體控制器715可與字線720、板線725、共同存取線740及感測組件735(其可為參考圖1至圖6所闡述之一字線205、一板線215、一共同存取線410及一感測組件130之實例)進行電子通信。在某些實例中，記憶體裝置705亦可包含一鎖存器745，該鎖存器可為如本文中所闡述之一I/O組件140之一實例。記憶體裝置705之組件可彼此進行電子通信且可執行參考圖1至圖6所闡述之功能之實施例。在某些情形中，感測組件735或鎖存器745可為記憶體控制器715之組件。

在某些實例中，共同存取線740與感測組件735以及一記憶體單元710之一鐵電電容器進行電子通信。一記憶體單元710可被寫入有一邏輯狀態(例如，一第一或第二邏輯狀態)。字線720可與記憶體控制器715以及記憶體單元710之一選擇組件進行電子通信。板線725可與記憶體控制器715以及記憶體單元710之鐵電電容器之一板進行電子通信。感測組件735可與記憶體控制器715、共同存取線740及鎖存器745進行電子通信。在某些實例中，共同存取線740可提供一信號線及一參考線之功能。感測控制線765可與感測組件735及記憶體控制器715進行電子通信。此等組件亦可經由其他組件、連接或匯流排而與除非上文所列示之組件之外的位於記憶體裝置705之內部或外部或者此兩者之其他組件進行電子通信。

記憶體控制器715可為如本文中所闡述之一記憶體控制器150之一實例，且可經組態以藉由向各種節點施加電壓而啟動字線720、板線725或共同存取線740。舉例而言，偏壓組件750可經組態以施加一電壓來操作記憶體單元710以對記憶體單元710進行讀取或寫入，如上文所闡述。在某些情形中，記憶體控制器715可包含如參考圖1所闡述之可使得記憶體控制器715能夠存取一或多個記憶體單元105之一列解碼器、行解碼器或此兩者。偏壓組件750亦可將電壓電位提供至記憶體單元710以產生用於感測組件735之一參考信號。另外或另一選擇係，偏壓組件750可提供用於感測組件735之操作之電壓電位。

在某些情形中，記憶體控制器715可使用時序組件755來執行其操作中之一或多者。舉例而言，時序組件755可控制各種字線選擇或板偏壓之時序，包含用於切換及電壓施加以執行本文中所論述之記憶體功能(諸如讀取及寫入)(例如，根據參考圖6A及圖6B之時序圖600所闡述之操作)之時序。在某些情形中，時序組件755可控制偏壓組件750之操作。

感測組件735可比較來自記憶體單元710(例如，經由共同存取線740)之一感測信號與來自記憶體單元710(例如，經由共同存取線740)之一參考信號。在判定邏輯狀態後，感測組件735可然後將輸出儲存於鎖存器745中，在該鎖存器處，可根據包含記憶體裝置705之一電子裝置之操作而使用該輸出。感測組件735可包含與鎖存器及鐵電記憶體單元進行電子通信之一或多個放大器。

記憶體控制器715及/或其各種子組件中之至少某些子組件可以硬體、由一處理器執行之軟體、韌體或其任何組合來實施。若以由一處理器執行之軟體來實施，則記憶體控制器715及/或其各種子組件中之至少某些子組件之功能可由以下各項執行：一個一般用途處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或者經設計以執行本發明中所闡述之功能之其任何組合。

記憶體控制器715及/或其各種子組件中之至少某些子組件可實體上位於各種位置處，包含經散佈使得由一或多個實體裝置在不同實體位置處實施功能之部分。在某些實例中，根據本發明之各種實施例，記憶體控制器715及/或其各種子組件中之至少某些子組件可為一單獨且不同之組件。在其他實例中，根據本發明之各種實施例，記憶體控制器715及/或其各種子組件中之至少某些子組件可與一或多個其他硬體組件(包含但不限於一I/O組件、一收發器、一網路伺服器、另一計算裝置、本發明中所闡述之一或多個其他組件或者其一組合)組合。記憶體控制器715可為參考圖9所闡述之記憶體控制器915之一實例。

在某些實例中，記憶體控制器715(包含其任何子組件)可支援當一感測放大器之一第一節點與一記憶體單元耦合時，在該感測放大器之該第一節點處產生一第一感測信號；當該感測放大器之一第二節點與該記憶體單元耦合時，在該感測放大器之該第二節點處產生一第二感測信號，其中該第二感測信號至少部分地基於該第一感測信號及該感測放大器之該第一節點與該感測放大器之該第二節點之間的一電容性耦合；及至少部分地基於產生該第一感測信號及產生該第二感測信號而判定由該記憶體單元儲存之一邏輯狀態。

圖8展示根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一記憶體控制器815的一方塊圖800。記憶體控制器815可為參考圖1所闡述之一記憶體控制器150或參考圖7所闡述之一記憶體控制器715之一實例。記憶體控制器815可包含一偏壓組件820及一時序組件825，該偏壓組件及該時序組件可為參考圖7所闡述之偏壓組件750及時序組件755之實例。記憶體控制器815亦可包含一電壓選擇器830、一記憶體單元選擇器835及一感測控制器840。此等模組中之每一者可彼此直接或間接(例如，經由一或多個匯流排)進行通信。

電壓選擇器830可起始選擇電壓源以支援一記憶體裝置之各種存取操作。舉例而言，電壓選擇器830可產生用於啟動或撤銷啟動各種切換組件(諸如參考圖5所闡述之切換組件520)之邏輯信號。舉例而言，電壓選擇器830可產生用於選擇(例如，啟用或停用)參考圖6A及圖6B所闡述之時序圖600之電壓源510的邏輯信號中之一或多者。

記憶體單元選擇器835可選擇用於感測操作之一記憶體單元。舉例而言，記憶體單元選擇器835可產生用於啟動或撤銷啟動一選擇組件(諸如參考圖2所闡述之選擇組件250)之邏輯信號。舉例而言，記憶體單元選擇器835可產生參考圖6A及圖6B所闡述之時序圖600之字線邏輯信號。

感測控制器840可控制一感測組件(諸如參考圖1至圖6所闡述之感測組件130)之各種操作。舉例而言，感測控制器840可產生用於啟動或撤銷啟動一感測組件隔離組件(諸如參考圖5、圖6A及圖6B所闡述之切換組件520-d或520-e)之邏輯信號。在某些實例中，感測控制器840可產生用於使一感測組件130或一共同存取線410之節點等化(此可包含啟動或撤銷啟動切換組件(諸如參考圖5、圖6A及圖6B所闡述之切換組件520-i、520-j、520-k))之邏輯信號。在某些實例中，感測控制器1040可產生用於將一感測組件與一感測電壓源耦合或解耦(此可包含啟動或撤銷啟動切換組件(諸如參考圖5、圖6A及圖6B所闡述之切換組件520-g或520-h))之邏輯信號。在某些實例中，感測控制器1040可產生用於將一第一節點131與一第二節點132之間的一電容耦合或解耦(此可包含啟動或撤銷啟動切換組件(諸如參考圖5、圖6A及圖6B所闡述之切換組件520-f))之邏輯信號。因此，在各種實例中，感測控制器1040可產生參考圖6A及圖6B所闡述之時序圖600之邏輯信號SW₄、SW₅、SW₆、SW₇或SW₈、EQ0、EQ1或EQ2或者其任何組合。

在某些實施例中，感測控制器840可比較感測組件之一第一節點之一電壓與感測組件之一第二節點之一電壓，其中該等電壓係基於(例如，產生於)利用一自我參考讀取操作之單獨存取操作而存取記憶體單元。感測控制器840可基於比較所得電壓而判定與記憶體單元相關聯之一邏輯值。在某些實例中，感測控制器840可將信號提供至另一組件以判定與記憶體單元相關聯之邏輯值。

圖9展示根據本發明之各種實施例之包含可支援用於存取記憶體單元之感測方案之一裝置905之一系統900的一圖式。裝置905可為如上文(例如)參考圖1所闡述之記憶體裝置100之一實例或包含該記憶體裝置之組件。裝置905可包含用於雙向通信之組件，包含用於傳輸及接收通信之組件，包含記憶體控制器915、記憶體單元920、基本輸入/輸出系統(BIOS)組件925、處理器930、I/O組件935及周邊組件940。此等組件可經由一或多個匯流排(例如，匯流排910)而進行電子通信。

記憶體控制器915可操作一或多個記憶體單元，如本文中所闡述。具體而言，記憶體控制器915可經組態以支援用於存取記憶體單元之所闡述感測方案。在某些情形中，記憶體控制器915可包含如參考圖1所闡述之一列解碼器、行解碼器或此兩者(未展示)。

記憶體單元920可為參考圖1至圖6B及圖7所闡述之記憶體單元105或710之一實例，且可儲存資訊(例如，呈一邏輯狀態之形式)，如本文中所闡述。

BIOS組件925係包含操作為韌體之BIOS之一軟體組件，該BIOS可初始化及運行各種硬體組件。BIOS組件925亦可管理一處理器與各種其他組件(諸如周邊組件、I/O控制組件及其他)之間的資料流。BIOS組件925可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。

處理器930可包含一智慧型硬體裝置(例如，一個一般用途處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘或電晶體邏輯組件、一離散硬體組件或其任何組合)。在某些情形中，處理器930可經組態以使用一記憶體控制器來操作一記憶體陣列。在其他情形中，一記憶體控制器可整合至處理器930中。處理器930可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如，支援用於存取記憶體單元之自我參考感測方案之功能或任務)。

I/O組件935可管理裝置905之輸入及輸出信號。I/O組件935亦可管理未整合至裝置905中之周邊裝置。在某些情形中，I/O組件935可表示通向一外部周邊裝置之一實體連接件或埠。在某些情形中，I/O組件935可利用一作業系統，諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統。在其他情形中，I/O組件935可表示一數據機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置或者與該等裝置互動。在某些情形中，I/O組件935可實施為一處理器之一部分。在某些情形中，一使用者可經由I/O組件935或經由由I/O組件935控制之硬體組件而與裝置905互動。I/O組件935可支援存取記憶體單元920，包含接收與記憶體單元920中之一或多者之所感測邏輯狀態相關聯之資訊，或提供與寫入記憶體單元920中之一或多者之一邏輯狀態相關聯之資訊。

周邊組件940可包含任何輸入或輸出裝置，或者用於此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或者周邊卡槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽。

輸入945可表示在裝置905外部之將輸入提供至裝置905或其組件之一裝置或信號。此可包含一使用者介面或者與其他裝置或該等其他裝置之間的一介面。在某些情形中，輸入945可由I/O組件935管理，且可經由一周邊組件940而與裝置905互動。

輸出950可表示在裝置905外部之經組態以自裝置905或任何其組件接收輸出之一裝置或信號。輸出950之實例可包含一顯示器、音訊揚聲器、一列印裝置、另一處理器或印刷電路板或者其他裝置。在某些情形中，輸出950可為經由周邊組件940而與裝置905介接之一周邊元件。在某些情形中，輸出950可由I/O組件935管理。

裝置905之組件可包含經設計以執行其功能之電路。此可包含各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或者經組態以執行本文中所闡述之功能之其他作用或非作用元件。裝置905可為一電腦、一伺服器、一膝上型電腦、一筆記型電腦、一平板電腦、一行動電話、一可穿戴式電子裝置、一個人電子裝置或諸如此類。或者裝置905可為此一裝置之一部分或元件。

圖10展示圖解說明根據本發明之各種實施例之可支援具有耦合電容之自我參考感測方案之一方法1000的一流程圖。方法1000之操作可由如本文中所闡述之記憶體裝置100、電路200、電路400、電路500、記憶體裝置705、系統900或其組件實施。舉例而言，方法1000之操作可至少部分地由如參考圖1至圖9所闡述之一記憶體控制器執行。在某些實例中，一記憶體裝置可執行一組碼以控制裝置之功能元件(例如，電壓供應器、邏輯信號、電晶體、放大器、切換組件或選擇組件)來執行下文所闡述之功能。另外或另一選擇係，記憶體裝置可使用特殊用途硬體來執行下文所闡述之功能中之某些或所有功能。

在1005處，記憶體裝置可在一感測放大器之一第一節點處產生一第一感測信號。第一感測信號可至少部分地基於一記憶體單元之一第一存取操作。在某些實例中，在1005處，感測放大器之第一節點可與一記憶體單元耦合。在某些實例中，產生第一感測信號包含沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第一電荷。第一電荷可至少部分地基於儲存於記憶體單元處之一電荷，且可對應於由記憶體單元儲存之一邏輯狀態。可根據參考圖1至圖9所闡述之方法及設備而執行1005之操作。在各種實例中，1005之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1010處，記憶體裝置可在感測放大器之一第二節點處產生一第二感測信號。第二感測信號可至少部分地基於記憶體單元之一第二存取操作。在某些實例中，在1010處，感測放大器之第二節點可與記憶體單元耦合。第二感測信號可至少部分地基於第一感測信號及感測放大器之第一節點與感測放大器之第二節點之間的一電容性耦合。在某些實例中，產生第二感測信號包含沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第二電荷。第二電荷可至少部分地基於儲存於記憶體單元處之一電荷，且可對應於由記憶體單元儲存之一參考狀態。可根據參考圖1至圖9所闡述之方法及設備而執行1010之操作。在各種實例中，1010之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1015處，記憶體裝置可至少部分地基於產生第一感測信號及產生第二感測信號而判定由記憶體單元儲存之一邏輯狀態。在某些實例中，判定邏輯狀態包含比較感測放大器之第一節點之一電壓與感測放大器之第二節點之一電壓。可根據參考圖1至圖9所闡述之方法及設備而執行1015之操作。在各種實例中，1015之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在某些實例中，如本文中所闡述之一設備可執行一或若干方法，諸如方法1000。設備可包含用於進行以下操作之特徵、電路、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：在一感測放大器之一第一節點處產生一第一感測信號(例如，當感測放大器之第一節點與一記憶體單元耦合時)；在感測放大器之一第二節點處產生一第二感測信號(例如，當感測放大器之第二節點與記憶體單元耦合時)，其中第二感測信號至少部分地基於第一感測信號及感測放大器之第一節點與感測放大器之第二節點之間的一電容性耦合；及至少部分地基於產生第一感測信號及產生第二感測信號而判定由記憶體單元儲存之一邏輯狀態。

在本文中所闡述之方法1000及設備之某些實例中，判定由記憶體單元儲存之邏輯狀態可包含用於比較感測放大器之第一節點之一電壓與感測放大器之第二節點之一電壓之操作、特徵、電路、構件或指令。

在本文中所闡述之方法1000及設備之某些實例中，在感測放大器之第二節點處產生第二感測信號可包含用於導致感測放大器之第一節點處之電壓之一改變的操作、特徵、電路、構件或指令。

在本文中所闡述之方法1000及設備之某些實例中，產生第一感測信號可包含用於沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第一電荷之操作、特徵、電路、構件或指令，其中第一電荷至少部分地基於儲存於記憶體單元處之一電荷，儲存於記憶體單元處之該電荷對應於由記憶體單元儲存之邏輯狀態。

在本文中所闡述之方法1000及設備之某些實例中，產生第一感測信號可包含用於啟動耦合於感測放大器之第一節點與記憶體單元之間的一第一切換組件之操作、特徵、電路、構件或指令，該第一切換組件經組態以選擇性地耦合感測放大器之第一節點與記憶體單元。本文中所闡述之方法1000及設備之某些實例可進一步包含用於在產生第一感測信號之後且在產生第二感測信號之前撤銷啟動第一切換組件之操作、特徵、電路、構件或指令。

在本文中所闡述之方法1000及設備之某些實例中，產生第二感測信號可包含用於沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第二電荷之操作、特徵、電路、構件或指令，其中第二電荷至少部分地基於儲存於記憶體單元處之一電荷，儲存於記憶體單元處之該電荷對應於由記憶體單元儲存之一參考狀態。

在本文中所闡述之方法1000及設備之某些實例中，產生第二感測信號可包含用於啟動耦合於感測放大器之第二節點與記憶體單元之間的一第二切換組件之操作、特徵、電路、構件或指令，該第二切換組件經組態以選擇性地耦合感測放大器之第二節點與記憶體單元。在本文中所闡述之方法1000及設備之某些實例中，可在產生第一感測信號期間撤銷啟動第二切換組件。

本文中所闡述之方法1000及設備之某些實例可進一步包含用於在產生第二感測信號之後且在判定由記憶體單元儲存之邏輯狀態之前撤銷啟動一第三切換組件之操作、特徵、電路、構件或指令，該第三切換組件耦合於電容性耦合與感測放大器之第一節點或感測放大器之第二節點中之一者之間，且該第三切換組件經組態以選擇性地耦合該電容性耦合與感測放大器之第一節點或感測放大器之第二節點中之一者。

圖11展示圖解說明根據本發明之各種實施例之可支援用於存取記憶體單元之感測方案之一方法1100的一流程圖。方法1100之操作可由如本文中所闡述之記憶體裝置100、電路200、電路400、電路500、記憶體裝置705、系統900或其組件實施。舉例而言，方法1100之操作可至少部分地由如參考圖1至圖9所闡述之一記憶體控制器執行。在某些實例中，一記憶體裝置可執行一組碼以控制裝置之功能元件(例如，電壓供應器、邏輯信號、電晶體、放大器、切換組件或選擇組件)來執行下文所闡述之功能。另外或另一選擇係，記憶體裝置可使用特殊用途硬體來執行下文所闡述之功能中之某些或所有功能。

在1105處，記憶體裝置可在一感測放大器之一第一節點處產生一第一感測信號。第一感測信號可至少部分地基於一記憶體單元之一第一存取操作。在某些實例中，在1105處，感測放大器之第一節點可與一記憶體單元耦合。舉例而言，產生第一感測信號可包含啟動耦合於感測放大器之第一節點與記憶體單元之間的一第一切換組件，該第一切換組件經組態以選擇性地耦合感測放大器之第一節點與記憶體單元。在某些實例中，產生第一感測信號包含沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第一電荷。第一電荷可至少部分地基於儲存於記憶體單元處之一電荷，且可對應於由記憶體單元儲存之一邏輯狀態。可根據參考圖1至圖9所闡述之方法及設備而執行1105之操作。在各種實例中，1105之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1110處，記憶體裝置可在產生第一感測信號之後撤銷啟動耦合於感測放大器之第一節點與記憶體單元之間的第一切換組件。可根據參考圖1至圖9所闡述之方法及設備而執行1110之操作。在各種實例中，1110之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1115處，記憶體裝置可在感測放大器之一第二節點處產生一第二感測信號。第二感測信號可至少部分地基於記憶體單元之一第二存取操作。在某些實例中，在1115處，感測放大器之第二節點可與記憶體單元耦合。舉例而言，產生第二感測信號可包含啟動耦合於感測放大器之第二節點與記憶體單元之間的一第二切換組件，該第二切換組件經組態以選擇性地耦合感測放大器之第二節點與記憶體單元。第二感測信號可至少部分地基於第一感測信號及感測放大器之第一節點與感測放大器之第二節點之間的一電容性耦合。在某些實例中，產生第二感測信號包含沿著耦合於記憶體單元與感測放大器之間的一存取線建立一第二電荷。第二電荷可至少部分地基於儲存於記憶體單元處之一電荷，且可對應於由記憶體單元儲存之一參考狀態。可根據參考圖1至圖9所闡述之方法及設備而執行1115之操作。在各種實例中，1115之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1120處，記憶體裝置可在產生第二感測信號之後撤銷啟動第二切換組件。可根據參考圖1至圖9所闡述之方法及設備而執行1120之操作。在各種實例中，1120之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

在1125處，記憶體裝置可至少部分地基於產生第一感測信號及產生第二感測信號而判定由記憶體單元儲存之一邏輯狀態。在某些實例中，判定邏輯狀態包含比較感測放大器之第一節點之一電壓與感測放大器之第二節點之一電壓。可根據參考圖1至圖9所闡述之方法及設備而執行1125之操作。在各種實例中，1125之操作中之某些或所有操作可由一感測組件(例如，參考圖1至圖9所闡述之感測組件130或935)、一記憶體控制器(例如，參考圖1至圖9所闡述之記憶體控制器150、715、815或915)或者其一或多個部分執行。

應注意，上文所闡述之方法闡述可能之實施方案，且可重新配置或以其他方式修改操作及步驟並且其他實施方案係可能的。此外，可組合來自方法中之兩者或多於兩者之實例。

本文中之說明提供實例，且不限制申請專利範圍中所陳述之範疇、適用性或實例。可在不背離本發明之範疇之情況下對所論述之元件之功能及配置做出改變。各種實例可視需要省略、替代或添加各種程序或組件。而且，可將關於某些實例而闡述之特徵組合於其他實例中。

可使用多種不同技藝及技術中之任一者來表示本文中所闡述之資訊及信號。舉例而言，可在以上說明通篇所提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任何組合來表示。某些圖式可將若干信號作為一單個信號加以圖解說明；然而，熟習此項技術者將理解，信號可表示信號之一匯流排，其中該匯流排可具有多種位元寬度。

如本文中所使用，術語「虛接地」係指一電路之保持在大約零伏特(0V)之一電壓下之一節點，或更一般而言表示可或可不與接地直接耦合之電路或者包含該電路之裝置之一參考電壓。因此，一虛接地之電壓可短暫波動且在穩定狀態下返回至大約0V或虛擬0V。可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)來實施一虛接地。其他實施方案亦係可能的。「虛接地(virtual grounding)」或「被虛接地(virtually grounded)」意指連接至大約0V或一裝置之某一其他參考電壓。

術語「電子通信」及「經耦合」係指支援組件之間的電子流之組件之間的一關係。此可包含組件之間的一直接連接或耦合或者可包含中間組件。換言之，「連接」或「耦合」之組件彼此進行電子通信。進行電子通信之組件可主動地交換電子或信號(例如，在一經激勵電路中)或者可不主動地交換電子或信號(例如，在一經撤銷激勵電路中)但可經組態且可操作以在一電路被激勵後旋即交換電子或信號。藉由實例方式，經由一開關(例如，一電晶體)實體連接或耦合之兩個組件進行電子通信，而不管開關之狀態如何(例如，斷開還是閉合)。

術語「隔離」係指其中電子目前不能在組件之間流動之組件之間的一關係；若組件之間存在一開路，則組件彼此隔離。舉例而言，藉由一開關實體耦合之兩個組件可在開關斷開時彼此隔離。

如本文中所使用，術語「短接」係指經由啟動兩個組件之間的一單個中間組件來在所討論之組件之間建立一導電路徑之組件之間的一關係。舉例而言，短接至一第二組件之一第一組件可在兩個組件之間的一開關閉合時與第二組件交換電子。因此，短接可為在進行電子通信之組件(或線)之間達成電壓施加及/或電荷流動之一動態操作。

如本文中所使用，術語「電極」可係指一電導體，且在某些情形中，可用作與一記憶體陣列之一記憶體單元或其他組件之一電觸點。一電極可包含在記憶體裝置100之元件或組件之間提供一導電路徑之一跡線、導線、導電線、導電層或諸如此類。

如本文中所使用，術語「端子」未必暗指一電路元件之一實體邊界或連接點。而是，「端子」可係指一電路之與電路元件相關之一參考點，其還可被稱為一「節點」或「參考點」。

本文中所使用之術語「層」係指一幾何結構之一層次或片。每一層可具有三個尺寸(例如，高度、寬度及深度)且可覆蓋一表面之一部分或全部。舉例而言，一層可為兩個尺寸大於一第三尺寸之一個三維結構，例如一薄膜。層可包含不同元件、組件及/或材料。在某些情形中，一個層可由兩個或多於兩個子層構成。在附圖中之某些附圖中，出於圖解說明目的而繪示一個三維層之兩個尺寸。然而，熟習此項技術者將認識到，該等層本質上係三維的。

硫族化物材料可為包含元素S、Se及Te中之至少一者之材料或合金。本文中所論述之相變材料可為硫族化物材料。硫族化物材料可包含以下各項之合金：S、Se、Te、Ge、As、Al、Sb、Au、銦(In)、鎵 (Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)。實例性硫族化物材料及合金可包含但不限於：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。本文中所使用之帶連字符之化學成分記法指示一特定化合物或合金中所包含之元素，且意欲表示涉及所指示元素之所有化學計量法。舉例而言，Ge-Te可包含GexTey，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或混合價氧化物，該等二元金屬氧化物材料或混合價氧化物包含兩種或多於兩種金屬(例如，過渡金屬、鹼性稀土金屬及/或稀土金屬)。實例並不限於與記憶體單元之記憶體元件相關聯之一或若干特定可變電阻材料。舉例而言，可變電阻材料之其他實例可用於形成記憶體元件且可包含硫族化物材料、超巨磁阻材料或基於聚合物之材料以及其他。

本文中所論述之裝置(包含參考圖1、圖2、圖4及圖5所闡述之記憶體裝置100、電路200、電路400及電路500)可形成在一半導體基板上，諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等。在某些情形中，該基板係一半導體晶圓。在其他情形中，基板可為一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)或者另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)進行摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜方法而執行摻雜。

本文中所論述之一或若干電晶體可表示一場效應電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，退化)之半導體區域。源極與汲極可被一輕度摻雜之半導體區域或通道分離。若通道係n型(例如，大多數載流子係電子)，則FET可被稱為一n型FET。若通道係p型(例如，大多數載流子係電洞)，則FET可被稱為一p型FET。通道可由一絕緣閘極氧化物覆蓋。可藉由對閘極施加一電壓而控制通道導電性。舉例而言，分別對一n型FET或一p型FET施加一正電壓或負電壓可使通道變為導電的。當對電晶體閘極施加大於或等於一電晶體之閾值電壓之一電壓時，可「接通」或「啟動」該電晶體。當對電晶體閘極施加小於電晶體之閾值電壓之一電壓時，可「關斷」或「撤銷啟動」電晶體。

本文中結合附圖所陳述之說明闡述實例性組態，且不表示可被實施或處於申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意指「用作一實例、例項或圖解說明」，且並非意指「較佳的」或「優於其他實例」。詳細說明包含特定細節以提供對所闡述之技術之一理解。然而，可在無此等特定細節之情況下實踐此等技術。在某些例項中，以方塊圖形式展示眾所周知之結構及裝置以避免使所闡述實例之概念模糊。

在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後接著一破折號及在類似組件當中進行區分之一第二標籤而區分同一類型之各種組件。若在說明書中僅使用第一參考標籤，則說明可適用於具有相同第一參考標籤之類似組件中之任一者而無論第二參考標籤如何。

可利用一個一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或者經設計以執行本文中所闡述功能之其任何組合來實施或執行本文中結合本發明所闡述之各種說明性區塊及模組。一個一般用途處理器可為一微處理器，但在替代方案中，處理器可為任何習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一數位信號處理器(DSP)與一微處理器之一組合、多個微處理器之一組合、一或多個微處理器結合一DSP核心之一組合或者任何其他此組態)。

可以硬體、由一處理器執行之軟體、韌體或其任何組合來實施本文中所闡述之功能。若以由一處理器執行之軟體來實施，則該等功能可作為一或多個指令或碼儲存在一電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施方案在本發明及隨附申請專利範圍之範疇內。舉例而言，由於軟體之性質，因此可使用由一處理器執行之軟體、硬體、韌體、硬連線或此等組件中之任一者之組合來實施上文所闡述之功能。實施功能之特徵亦可實體上位於各種位置處(包含被散佈)，使得在不同實體位置處實施功能之部分。而且，如本文中所使用，包含在申請專利範圍中，一物項清單(舉例而言，前面冠有諸如「...中之至少一者」或「...中之一或多者」之一片語之一物項清單)中所使用之「或」指示一包含性清單，使得(舉例而言)A、B或C中之至少一者之一清單意指A或B或C、或者AB或AC或BC、或者ABC(例如，A及B以及C)。

如本文中所使用，術語「實質上」意指所修飾之特性(例如，術語「實質上」所修飾之一動詞或形容詞)未必係絕對的，而是足夠接近以便達成該特性之優點，或足夠接近以至於所提及之特性符合本發明之相關態樣之內容脈絡。

如本文中所使用，片語「基於」不應被視為對一組封閉條件之一參考。舉例而言，被闡述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者，此並不背離本發明之範疇。換言之，如本文中所使用，應以相同之方式將片語「基於」解釋為片語「至少部分地基於」。

提供本文中之說明以使得熟習此項技術者能夠製作或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所界定之通用原理可適用於其他變化形式，此並不背離本發明之範疇。因此，本發明並不限於本文中所闡述之實例及設計，而是被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。