KR102272290B1 - 결합 커패시턴스를 갖는 자가-참조 감지 방식 - Google Patents

결합 커패시턴스를 갖는 자가-참조 감지 방식 Download PDF

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윌리암 에이. 멜톤
다니엘레 비메르카티
신웨이 구오
야스코 핫토리
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마이크론 테크놀로지, 인크
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Abstract

결합 커패시턴스를 갖는 자가-참조 감지 방식을 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 디바이스의 감지 구성 요소는 상기 감지 구성 요소의 두 개의 노드 사이에 용량성 결합부를 포함할 수 있다. 상기 용량성 결합부는 일부 예에서 상기 감지 구성 요소의 용량성 요소 또는 상기 감지 구성 요소의 특징부들 사이의 고유 커패시턴스에 의해 제공될 수 있다. 메모리 셀에 의해 저장된 논리 상태를 검출하기 위해 상기 감지 구성 요소를 이용하는 방법의 일례는 상기 노드들 중 하나의 노드가 상기 메모리 셀과 결합되는 동안 상기 노드들 중 상기 하나의 노드에서 제1 감지 신호를 생성하는 단계, 및 다른 노드가 상기 메모리 셀과 결합되는 동안 상기 다른 노드에서 제2 감지 신호를 생성하는 단계를 포함할 수 있다. 상기 감지 신호는 상기 2개의 노드 사이의 용량성 결합부에 적어도 부분적으로 기초할 수 있다.

Description

결합 커패시턴스를 갖는 자가-참조 감지 방식
상호 참조
본 특허 출원은 미국 특허 출원 번호 15/892,118(발명자: Jamali 등, 발명의 명칭: "Self-Referencing Sensing Schemes with Coupling Capacitance", 출원일: 2018년 2월 8일)의 우선권을 주장하는, PCT 출원 번호 PCT/US2019/015083(발명자: Jamali 등), 발명의 명칭: "Self-Referencing Sensing Schemes with Coupling Capacitance", 출원일: 2019년 1월 25일)의 우선권을 주장하며, 이들 선출원 문헌 각각은 본 출원의 양수인에게 양도되고, 이들 선출원 문헌 각각은 전체 내용이 본 명세서에 명시적으로 병합된다.
기술 분야
다음은 일반적으로 메모리 시스템에 관한 것으로, 보다 상세하게는 결합 커패시턴스를 갖는 자가-참조 감지 방식(self-referencing sensing scheme)에 관한 것이다.
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메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다른 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 메모리 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 두 개의 논리 상태를 갖는다. 다른 메모리 디바이스에서, 2개 초과의 논리 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 논리 상태를 판독하거나 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 논리 상태를 기입하거나 또는 프로그래밍할 수 있다.
다양한 유형의 메모리 디바이스가 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 사용하는 것을 포함하여 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. PCM 및 FeRAM과 같은 비-휘발성 메모리는 외부 전력원이 없는 경우에도 장기간 동안 저장된 논리 상태를 유지할 수 있다. DRAM과 같은 휘발성 메모리 디바이스는 전력원에 의해 주기적으로 리프레시(refresh)되지 않으면 시간이 지남에 따라 저장된 논리 상태를 상실할 수 있다. 일부 경우에, 비-휘발성 메모리는 유사한 디바이스 아키텍처를 휘발성 메모리로 사용할 수 있지만 강유전 커패시턴스 또는 상이한 물질 위상과 같은 물리적 현상을 이용함으로써 비-휘발성 속성을 가질 수 있다.
메모리 디바이스를 개선하는 것은 다른 측정 항목 중에서도 메모리 셀 밀도 증가, 판독/기입 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 일부 경우에, 메모리 셀을 판독하기 위한 참조 전압(reference voltage)은 많은 메모리 셀들 간에 공유되는 참조 전압원에 의해 제공될 수 있다. 이러한 경우에, 동작(예를 들어, 판독 동작)은 하나의 메모리 셀과 이와는 다른 메모리 셀 사이의 변동에 민감할 수 있고, 메모리 디바이스는 상대적으로 낮은 감지 마진(sensing margin)과 연관되거나 달리 판독 에러에 민감할 수 있다. 일부 경우에, 자가-참조 감지 방식으로 메모리 셀에 액세스하려면 메모리 셀의 잠재적 논리 상태 각각에 대해 적절한 참조 신호를 제공하기 위해 메모리 셀에 여러 액세스 동작을 요구할 수 있다. 이러한 감지 동작은 상대적으로 느린 메모리 셀 액세스 시간 또는 상대적으로 높은 전력 소비와 연관될 수 있다.
도 1은 본 발명의 예에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 메모리 디바이스를 도시하는 도면;
도 2는 본 발명의 예에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 회로를 도시하는 도면;
도 3은 본 발명의 예에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 메모리 셀에 대한 히스테리시스 곡선(hysteresis plot)을 갖는 비선형 전기적 속성의 일례를 도시하는 도면;
도 4는 본 발명의 예에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 회로의 일례를 도시하는 도면;
도 5는 본 발명의 예에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 회로의 일례를 도시하는 도면;
도 6a 및 도 6b는 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 액세스 절차의 동작을 도시하는 타이밍도;
도 7은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 메모리 디바이스의 블록도;
도 8은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 메모리 제어기의 블록도;
도 9는 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 디바이스를 포함하는 시스템을 도시하는 도면;
도 10은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 방법을 도시하는 흐름도; 및
도 11은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 방법을 도시하는 흐름도.
메모리 셀의 논리 상태는 본 발명의 양태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 사용함으로써 판독될 수 있다. 예를 들어, 메모리 셀은 제1 시간에 (예를 들어, 감지 신호를 생성하기 위해) 액세스될 수 있고, 그 결과 신호는 감지 구성 요소의 제1 노드 또는 단자에서 생성된다. 동일한 메모리 셀은 제2 시간에 (예를 들어, 제1 시간 후에 및 참조 신호를 생성하기 위해) 액세스될 수 있으며, 그 결과 신호는 감지 구성 요소의 제2 노드 또는 단자에서 생성된다. 제1 노드와 제2 노드는 (예를 들어, 감지 구성 요소의 커패시터 요소에 의해 또는 감지 구성 요소의 서브 구성 요소들 사이에 구성된 고유 커패시턴스에 의해) 서로 용량성으로 결합되어, 제1 노드에서 생성된 신호와 제2 노드에서 생성된 신호가 서로 상호 작용하도록 할 수 있다. 다시 말해, 제1 노드에서 생성된 신호는 제2 노드에서 변화(예를 들어, 전압의 변화 또는 전하의 변화)를 야기할 수 있고, 제2 노드에서 생성된 신호는 제1 노드에서 변화(예를 들어, 전압의 변화 또는 전하의 변화)를 야기할 수 있다. 감지 구성 요소의 노드에서의 결과적인 신호는 메모리 셀에 원래 저장된 논리 상태를 결정하기 위해 분석(예를 들어, 비교)될 수 있다.
일례로서, 강유전성 메모리 셀에 적용되는 바와 같이, 양으로 분극된 메모리 셀을 감지하기 위해 양의 감지 전압을 사용하는 자가-참조 판독 동작은 감지 구성 요소의 제1 노드 및 제2 노드 모두에서 변위 신호를 저장할 수 있다. 한편, 음으로 분극된 메모리 셀을 감지하기 위해 양의 감지 전압을 사용하는 자가-참조 판독 동작은 감지 구성 요소의 제1 단자에서 변위 및 분극 신호를 저장하고 감지 구성 요소의 제2 단자에서 변위 신호를 저장할 수 있다. 다양한 감지 방식에서, 동일한 메모리 셀의 제1 액세스와 제2 액세스에 의해 생성된 신호들 사이의 차이(예를 들어, 생성된 전압의 차이 또는 생성된 전하의 차이) 또는 차이 없음은 메모리 셀에 원래 저장된 논리 상태를 결정하는 데 사용될 수 있다. 동일한 메모리 셀이 감지 신호 및 참조 신호 모두에 대해 액세스되기 때문에, (예를 들어, 동일한 메모리 셀의 제1 감지 및 제2 감지 동안 효과가 동일하거나 실질적으로 동일할 수 있기 때문에) 회로 경로 저항, 고유 커패시턴스, 구성 요소 거동 및 구성 요소 변동 등에 기인한 효과가 제1 감지와 제2 감지 간에 완화되거나 상쇄될 수 있다.
액세스 동작이 메모리 셀의 상태(예를 들어, 전하 상태, 분극 상태 또는 저항 상태)를 변화시키지 않는 예에서, 자가-참조 판독 동작은 (예를 들어, 제1 액세스 동작에 의해) 감지 신호를 생성하고, 감지 신호와 유사한 (예를 들어, 실질적으로 동일한) 참조 신호를 (예를 들어, 제2 액세스 동작에 의해) 생성할 수 있다. 그러나, 특정 감지 구성 요소는 메모리 셀에 저장된 논리 상태를 검출하기 위해 감지 신호와 참조 신호 사이의 차이에 의존할 수 있다. 이러한 감지 구성 요소에 대해, (예를 들어, 감지 신호 및 참조 신호가 유사하거나 실질적으로 동일한 경우) 이러한 자가-참조 판독 동작으로 논리 상태를 검출한 결과는 불확실할 수 있다. 다시 말해, 이러한 감지 구성 요소는 감지 신호와 참조 신호의 차이가 너무 작기 때문에 또는 감지 신호와 참조 신호 사이의 임의의 검출된 차이가 메모리 셀에 원래 저장된 논리 상태 이외의 다른 요인(예를 들어, 신호 잡음, 신호 공차 또는 다른 동작 변동)과 관련되어서 이에 따라 판독 에러가 발생하기 쉽기 때문에 메모리 셀에 의해 저장된 논리 상태를 결정하지 못할 수 있다. 이러한 문제는 일부 예에서 다수의 참조 신호를 생성하는 것을 포함하는 판독 동작(예를 들어, 다수의 논리 상태에 대응하는 참조 신호를 생성하기 위해 메모리 셀을 여러 번 판독하는 동작)에 의해 극복될 수 있지만, 이러한 동작은 상대적으로 느릴 수 있고 또는 상대적으로 높은 전력 소비와 연관될 수 있다.
본 발명의 예에 따르면, 감지 구성 요소는 감지 구성 요소의 제1 노드와 감지 구성 요소의 제2 노드 사이에 용량성 결합부(capacitive coupling)(예를 들어, 제1 노드와 제2 노드 사이의 커패시턴스)를 포함할 수 있다. 용량성 결합부는 감지 구성 요소의 커패시터 요소일 수 있고, 또는 감지 구성 요소의 요소들 사이의 고유 커패시턴스(예를 들어, 감지 구성 요소의 두 증폭기 사이에 구성된 고유 커패시턴스)일 수 있다. 이러한 용량성 결합부로 감지 구성 요소를 구성함으로써, 제1 노드에서 생성된 신호는 제2 노드에서 생성된 신호에 영향을 줄 수 있으며, 그 역도 마찬가지이다. 본 명세서에 설명된 바와 같이, 이러한 용량성 결합부에 의해 제공되는 효과는 예를 들어 그렇지 않은 경우 불확실할 수 있는 자가-참조를 위한 판독 동작을 사용할 수 있게 할 수 있다.
예를 들어, 이러한 자가-참조 판독 동작을 갖는 메모리 셀에 의해 저장된 논리 상태를 검출하기 위해, (예를 들어, 메모리 셀 또는 연관된 액세스 라인이 제1 노드와 결합되는 동안) 제1 액세스 동작으로 메모리 셀에 액세스함으로써 제1 노드에서 제1 신호가 생성될 수 있다. (예를 들어, 메모리 셀 또는 연관된 액세스 라인이 제2 노드와 결합되는 동안) 제2 액세스 동작으로 메모리 셀에 액세스함으로써 제2 노드에서 제2 신호가 생성될 수 있다. 제1 노드와 제2 노드 사이의 용량성 결합부에 의해 지원되는 바와 같이, 제2 신호는 제1 신호 및 용량성 결합부에 적어도 부분적으로 기초할 수 있다. 예를 들어, 제2 신호는 제1 신호가 제1 노드에 존재하지 않은 경우보다 또는 감지 구성 요소가 제1 노드와 제2 노드 사이에 용량성 결합부를 포함하지 않은 경우보다 더 높거나 더 낮은 전하 또는 전압을 가질 수 있다.
추가적으로 또는 대안적으로, 제2 노드에서 제2 신호를 생성하는 것은 제1 노드에서 신호를 변화시킬 수 있다(예를 들어, 제1 노드에서 전압을 변화시키거나 또는 제1 노드에서 전하의 상태를 변화시킬 수 있다). 따라서, 그렇지 않은 경우 유사한(예를 들어, 실질적으로 동일한) 신호를 발생시킬 수 있는 액세스 동작의 예에서, 본 명세서에 설명된 용량성 결합부는 감지 구성 요소의 제1 및 제2 노드에서의 신호가 (예를 들어, 제1 노드 및 제2 노드의 신호가 논리 상태를 검출하기 위해 판독 동작에서 사용되는 시간에) 충분히 상이하게 할 수 있고, 이러한 차이는 메모리에 원래 저장된 논리 상태를 검출하기 위해 감지 구성 요소에 의해 활용될 수 있다.
일례에서, 본 발명에 따른 장치는 메모리 셀, 입력/출력 구성 요소, 및 이 메모리 셀 및 입력/출력 구성 요소와 결합된 감지 구성 요소를 포함할 수 있다. 감지 구성 요소는 감지 증폭기, 이 감지 증폭기와 메모리 셀에 결합되거나 이들 사이에 결합된 제1 노드, 및 이 감지 증폭기와 메모리 셀에 결합되거나 이들 사이에 결합된 제2 노드를 포함할 수 있고, 여기서 제2 노드는 제1 노드와 용량성으로 결합된다. 감지 구성 요소는 제1 노드에서의 신호 및 제2 노드에서의 신호에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정하도록 구성될 수 있다.
일부 예에서, 감지 구성 요소는 제1 노드와 제2 노드와 결합되거나 이들 사이에 결합된 제1 스위칭 구성 요소를 더 포함한다. 제1 스위칭 구성 요소는 용량성 결합부의 정도를 인에이블하거나, 디스에이블하거나, 또는 달리 조절하는 것과 같이, 제1 노드와 제2 노드의 용량성 결합부를 선택적으로 조절하도록 구성될 수 있다.
일부 예에서, 제2 노드는 감지 구성 요소의 커패시터 요소를 통해 제1 노드와 용량성으로 결합된다. 일부 예에서, 제2 노드는 감지 증폭기의 제1 증폭기와 감지 증폭기의 제2 증폭기 사이의 고유 커패시턴스를 통해 제1 노드와 용량성으로 결합되고, 고유 커패시턴스는 제1 노드를 제2 노드와 용량성으로 결합시키도록 구성된다.
일부 예에서, 장치는 메모리 셀과 제1 노드와 결합되거나 이들 사이에 결합된 제2 스위칭 구성 요소를 더 포함한다. 제2 스위칭 구성 요소는 메모리 셀을 제1 노드와 선택적으로 결합하도록 구성될 수 있다. 일부 예에서, 장치는 메모리 셀과 제2 노드와 결합되거나 이들 사이에 결합된 제3 스위칭 구성 요소를 더 포함한다. 제3 스위칭 구성 요소는 메모리 셀을 제2 노드와 선택적으로 결합하도록 구성될 수 있다.
일부 예에서, 제1 노드는 접지 전압원과 용량성으로 결합될 수 있다. 추가적으로 또는 대안적으로, 일부 예에서, 제2 노드는 접지 전압원과 용량성으로 결합된다.
다른 예에서, 본 발명에 따른 방법은 제1 액세스 라인 및 제2 액세스 라인과 결합될 수 있는 메모리 셀에 대해 판독 동작을 수행하는 단계를 포함할 수 있다. 방법은 감지 증폭기의 제1 노드가 메모리 셀과 결합되는 동안 감지 증폭기의 제1 노드에서 제1 감지 신호를 생성하는 단계, 및 감지 증폭기의 제2 노드가 메모리 셀과 결합되는 동안 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성하는 단계를 포함할 수 있다. 제2 감지 신호는 감지 증폭기의 제1 노드와 감지 증폭기의 제2 노드 사이의 용량성 결합부 및 제1 감지 신호에 적어도 부분적으로 기초할 수 있다. 예를 들어, 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성하는 것은 감지 증폭기의 제1 노드에서 전압의 변화를 야기할 수 있다.
방법은 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계를 더 포함할 수 있다. 예를 들어, 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계는 감지 증폭기의 제1 노드의 전압과 감지 증폭기의 제2 노드의 전압을 비교하는 단계를 포함할 수 있다.
일부 예에서, 제1 감지 신호를 생성하는 단계는 메모리 셀과 감지 증폭기와 결합되거나 이들 사이에 결합되는 액세스 라인을 따라 제1 전하를 형성하는 단계를 포함하고, 제1 전하는 메모리 셀에 의해 저장된 논리 상태에 대응하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초한다. 일부 예에서, 제2 감지 신호를 생성하는 단계는 메모리 셀과 감지 증폭기와 결합되거나 또는 이들 사이에 결합되는 액세스 라인을 따라 제2 전하를 형성하는 단계를 포함하고, 제2 전하는 메모리 셀에 의해 저장된 참조 상태에 대응하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초한다.
일부 예에서, 제1 감지 신호를 생성하는 단계는 감지 증폭기의 제1 노드와 메모리 셀과 결합되거나 이들 사이에 결합된 제1 스위칭 구성 요소를 활성화시키는 단계를 포함하고, 제1 스위칭 구성 요소는 감지 증폭기의 제1 노드와 메모리 셀을 선택적으로 결합하도록 구성된다. 일부 예에서, 방법은 제1 감지 신호를 생성한 후 및 제2 감지 신호를 생성하기 전에 제1 스위칭 구성 요소를 비활성화시키는 단계를 포함한다.
일부 예에서, 제2 감지 신호를 생성하는 단계는 감지 증폭기의 제2 노드와 메모리 셀과 결합되거나 이들 사이에 결합된 제2 스위칭 구성 요소를 활성화시키는 단계를 포함하고, 제2 스위칭 구성 요소는 감지 증폭기의 제2 노드와 메모리 셀을 선택적으로 결합시키도록 구성된다. 일부 예에서, 제2 스위칭 구성 요소는 제1 감지 신호를 생성하는 동안 비활성화된다.
일부 예에서, 방법은 제2 감지 신호를 생성한 후 및 메모리 셀에 의해 저장된 논리 상태를 결정하기 전에 제3 스위칭 구성 요소를 비활성화시키는 단계를 포함하고, 제3 스위칭 구성 요소는 감지 증폭기의 제1 노드 또는 감지 증폭기의 제2 노드 중 하나와 용량성 결합부와 결합되거나 또는 이들 사이에 결합된다. 제3 스위칭 구성 요소는 감지 증폭기의 제1 노드 또는 감지 증폭기의 제2 노드 중 상기 하나와 용량성 결합부를 선택적으로 결합시키도록 구성될 수 있다.
다른 예에서, 본 발명에 따른 장치는 제1 액세스 라인을 통해 메모리 셀과 전자 통신하는 감지 구성 요소, 감지 구성 요소의 제1 노드와 감지 구성 요소의 제2 노드 사이의 커패시턴스, 및 감지 구성 요소 및 메모리 셀과 전자 통신하는 제어기를 포함한다. 제어기는 장치로 하여금, 메모리 셀이 감지 구성 요소의 제1 노드와 결합되는 동안 감지 구성 요소의 제1 노드에서 제1 감지 신호를 생성하는 동작, 및 메모리 셀이 감지 구성 요소의 제2 노드와 결합되는 동안 감지 구성 요소의 제2 노드에서 제2 감지 신호를 생성하는 동작을 수행하게 하도록 동작 가능할 수 있다. 제2 감지 신호는 감지 구성 요소의 제1 노드와 감지 구성 요소의 제2 노드 사이의 커패시턴스 및 생성된 제1 감지 신호에 적어도 부분적으로 기초할 수 있다. 예를 들어, 감지 구성 요소의 제2 노드에서 제2 감지 신호를 생성하는 것은 감지 구성 요소의 제1 노드에서 전압의 변화를 야기할 수 있다.
제어기는 또한 장치로 하여금 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정하게 하도록 동작 가능할 수 있다. 일부 예에서, 메모리 셀에 의해 저장된 논리 상태를 결정하는 것은 감지 구성 요소의 제1 노드의 전압을 감지 구성 요소의 제2 노드의 전압과 비교하는 것을 포함한다.
일부 예에서, 제1 감지 신호를 생성하는 것은 메모리 셀과 감지 구성 요소와 결합되거나 이들 사이에 결합되는 액세스 라인을 따라 제1 전하를 형성하는 것을 포함하고, 제1 전하는 메모리 셀에 의해 저장된 논리 상태에 대응하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초한다. 일부 예에서, 제2 감지 신호를 생성하는 것은 메모리 셀과 감지 구성 요소에 결합되거나 또는 이들 사이에 결합되는 액세스 라인을 따라 제2 전하를 형성하는 것을 포함하고, 제2 전하는 메모리 셀에 의해 저장된 참조 상태에 대응하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초한다.
위에서 소개된 본 발명의 특징은 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 메모리 어레이, 메모리 회로 및 메모리 셀 거동과 관련하여 도 1 내지 도 4와 관련하여 더 설명된다. 구체적인 예는 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 연관된 판독 동작 타이밍도를 갖는 특정 회로를 도시하는 도 5 내지 도 6b와 관련하여 설명된다. 본 발명의 이들 및 다른 특징은 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 장치도, 시스템도 및 흐름도를 도시하는 도 7 내지 도 11과 관련하여 더 설명된다.
도 1은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 장치로 지칭될 수도 있다. 메모리 디바이스(100)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 일부 경우에, 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2개의 논리 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 프로그래밍 가능할 수 있다. 다양한 예에서, 메모리 셀(105)은 용량성 메모리 요소, 강유전성 메모리 요소, 저항성 요소, 또는 자가-선택 메모리 요소를 포함할 수 있다.
일부 예에서, 메모리 셀(105)은 (예를 들어, 커패시터에 전하를 저장하는) 프로그래밍 가능 논리 상태를 나타내는 전기 전하를 저장할 수 있다. 일례에서, 충전된 및 비-충전된 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. 다른 예에서, 양으로 및 음으로 충전된 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. DRAM 또는 FeRAM 아키텍처는 이러한 설계를 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 파라-전기 전기 분극 속성을 갖는 유전체 물질을 포함할 수 있다. 일부 예에서, 커패시터의 상이한 레벨의 전하는 (예를 들어, 각각의 메모리 셀(105)에서 2개 초과의 논리 상태를 지원하는) 상이한 논리 상태를 나타낼 수 있다. FeRAM 아키텍처와 같은 일부 예에서, 메모리 셀(105)은 커패시터의 단자들 사이의 절연 층으로서 강유전성 물질을 갖는 강유전성 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 레벨의 분극은 (예를 들어, 각각의 메모리 셀(105)에서 2개 이상의 논리 상태를 지원하는) 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 도 3을 참조하여 더 상세히 논의된 것을 포함하여 비선형 분극 속성을 갖는다.
일부 예에서, 메모리 셀(105)은 상이한 논리 상태를 나타내는 가변적이고 구성 가능한 전기 저항을 갖는, 메모리 요소, 메모리 저장 요소, 자가-선택 메모리 요소 또는 자가-선택 메모리 저장 요소로 지칭될 수 있는 물질 부분을 포함할 수 있다.
예를 들어, (예를 들어, 메모리 디바이스(100)의 주변 동작 온도 범위에 걸쳐 결정질 상태 또는 비정질 상태를 유지할 수 있는) 결정질 원자 구성 또는 비정질 원자 구성의 형태를 취할 수 있는 물질은 원자 구성에 따라 상이한 전기 저항을 가질 수 있다. 물질(예를 들어, 단결정 또는 실질적으로 결정질인 상대적으로 큰 결정 입자의 집합)에서 결정질이 더 많은 상태는 상대적으로 낮은 전기 저항을 가질 수 있고, 대안적으로 "설정(SET)" 논리 상태로 지칭될 수 있다. 물질(예를 들어, 전체 비정질 상태, 또는 실질적으로 비정질인 상대적으로 작은 결정 입자의 일부 분포)에서 비정질이 더 많은 상태는 상대적으로 높은 전기 저항을 가질 수 있고, 대안적으로 "리셋(RESET)" 논리 상태라고 지칭될 수 있다. 따라서, 이러한 메모리 셀(105)에 인가된 전압은 메모리 셀(105)의 물질 부분이 더 결정질인 상태인지 또는 더 비정질인 상태인지 여부에 따라 상이한 전류 흐름을 야기할 수 있다. 따라서, 메모리 셀(105)에 판독 전압을 인가함으로써 발생하는 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는 데 사용될 수 있다.
일부 예에서, 메모리 요소는 (예를 들어, 각각의 메모리 셀(105)에서 2개 이상의 논리 상태를 지원하는) 상이한 논리 상태를 나타낼 수 있는 중간 저항을 야기할 수 있는 다양한 비율의 결정질 및 비정질 영역(예를 들어, 다양한 정도의 원자 질서 및 무질서)으로 구성될 수 있다. 또한, 일부 예에서, 물질 또는 메모리 요소는 비정질 구성 및 2개의 상이한 결정질 구성과 같은 2개 초과의 원자 구성을 가질 수 있다. 상이한 원자 구성의 전기 저항과 관련하여 본 명세서에 설명되었지만, 메모리 디바이스는 메모리 요소의 일부 다른 특성을 사용하여 원자 구성, 또는 원자 구성의 조합에 대응하는 저장된 논리 상태를 결정할 수 있다.
일부 경우에, 더 비정질인 상태의 메모리 요소는 임계 전압과 연관될 수 있고, 여기서 메모리 요소에 걸쳐 임계 전압을 초과할 때 전기 전류가 메모리 요소를 통해 흐른다. 비정질 상태에서 메모리 요소에 걸쳐 인가된 전압이 임계 전압보다 낮으면, 전류가 메모리 요소를 통해 흐르지 않을 수 있다. 일부 경우에, 더 결정질인 상태의 메모리 요소는 임계 전압과 연관되지 않을 수 있고(예를 들어, 0의 임계 전압과 연관될 수 있고), 전류는 메모리 요소에 걸쳐 0이 아닌 전압에 응답하여 메모리 요소를 통해 흐를 수 있다. 일부 경우에, 더 비정질인 상태 및 더 결정질인 상태 모두의 물질은 임계 전압과 연관될 수 있다. 예를 들어, 자가-선택 메모리는 (예를 들어, 상이한 조성 분포에 의해) 상이한 프로그래밍된 상태 사이에서 메모리 셀의 임계 전압의 차이를 향상시킬 수 있다. 이러한 메모리 요소를 갖는 메모리 셀(105)의 논리 상태는 특정 원자 구성 또는 원자 구성의 조합을 형성하는 것을 지원하는 시간에 따른 온도 프로파일로 메모리 요소를 가열함으로써 설정될 수 있다.
메모리 디바이스(100)는 복수의 2차원(2D) 메모리 어레이(예를 들어, "데크(deck)" 또는 "레벨")가 서로 상하로 형성된 3차원(3D) 메모리 어레이를 포함할 수 있다. 이러한 배열은 2D 어레이에 비해 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀(105)의 수를 증가시킬 수 있어서, 이에 따라 제조 비용을 감소시키거나 메모리 디바이스(100)의 성능을 증가시킬 수 있거나, 또는 이 둘 모두를 제공할 수 있다. 데크는 전기 절연 물질에 의해 분리될 수 있다. 각각의 데크 또는 레벨은 메모리 셀(105)이 각각의 데크에 걸쳐 서로 대략 정렬되어 메모리 셀(105)의 스택을 형성할 수 있도록 정렬되거나 위치될 수 있다.
메모리 디바이스(100)의 예에서, 메모리 셀(105)의 각 행은 복수의 제1 액세스 라인(110) 중 하나(예를 들어, WL_1 내지 WL_M 중 하나와 같은 워드 라인(WL))와 결합되고, 메모리 셀(105)의 각각의 열은 복수의 제2 액세스 라인(115) 중 하나(예를 들어, DL_1 내지 DL_N 중 하나와 같은 디지트 라인(DL))와 결합된다. 일부 경우에, 제1 액세스 라인(110)과 제2 액세스 라인(115)은 (예를 들어, 도 1에 도시된 바와 같이, 메모리 디바이스(100)의 데크의 평면을 볼 때) 메모리 디바이스(100)에서 실질적으로 서로 직교할 수 있다. 워드 라인과 비트 라인이라는 언급 또는 그 유사어는 이해나 동작의 손실 없이 상호 교환 가능하다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110)과 액세스 라인(115)의 교차점(예를 들어, 이들에 결합되거나 또는 이들 사이에 결합된 교차점)에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 어드레스로 지칭될 수 있다. 타깃인 메모리 셀(105)은 통전되거나 달리 선택된 액세스 라인(110)과, 통전되거나 달리 선택된 액세스 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있다. 다시 말해, 액세스 라인(110)과 액세스 라인(115)은 이들의 교차점에서 메모리 셀(105)에 액세스(예를 들어, 판독 또는 기입)하도록 통전되거나 달리 선택될 수 있다. 동일한 액세스 라인(110 또는 115)과 전자 통신하는 (예를 들어, 이에 연결된) 다른 메모리 셀(105)은 타깃이 아닌 메모리 셀(105)로 지칭될 수 있다.
도 1을 참조하여 설명된 액세스 라인은 메모리 셀(105)과 결합된 구성 요소 사이에 직접 라인으로서 도시되어 있지만, 액세스 라인은 본 명세서에 설명된 것을 포함하여 액세스 동작을 지원하는 데 사용될 수 있는 커패시터, 저항기, 트랜지스터, 증폭기 등과 같은 다른 회로 요소를 포함할 수 있다. 일부 예에서, 전극은 메모리 셀(105)과 액세스 라인(110)에 (예를 들어, 이들 사이에) 결합되거나 또는 메모리 셀(105)과 액세스 라인(115)에 (예를 들어, 이들 사이에) 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭하거나 또는 구성 요소들 사이의 다른 전기 인터페이스를 지칭할 수 있고, 일부 경우에 메모리 셀(105)에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성 요소들 사이에 전도성 경로를 제공하는, 트레이스, 와이어, 전도성 라인, 전도성 층, 전도성 패드 등을 포함할 수 있다.
일부 아키텍처에서, 메모리 셀(105)의 논리 저장 구성 요소(예를 들어, 용량성 메모리 요소, 강유전성 메모리 요소, 저항성 메모리 요소 또는 다른 메모리 요소)는 선택 구성 요소에 의해 제2 액세스 라인(115)으로부터 전기적으로 격리될 수 있다. 제1 액세스 라인(110)은 메모리 셀(105)의 선택 구성 요소와 결합되어 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 제1 액세스 라인(110)은 트랜지스터의 게이트와 결합될 수 있다. 메모리 셀(105)의 제1 액세스 라인(110)을 활성화시키면 메모리 셀(105)의 논리 저장 구성 요소와 그 대응하는 제2 액세스 라인(115) 사이에 전기적 연결 또는 폐쇄된 회로를 야기할 수 있다. 이어서 제2 액세스 라인(115)은 메모리 셀(105)을 판독하거나 또는 기입하기 위해 액세스될 수 있다.
일부 예에서, 메모리 셀(105)은 또한 복수의 제3 액세스 라인(120) 중 하나의 라인(예를 들어, PL_1 내지 PL_N 중 하나와 같은 판 라인(PL))과 결합될 수 있다. 일부 예에서, 복수의 제3 액세스 라인(120)은 본 명세서에 설명된 것을 포함하여 다양한 감지 및/또는 기입 동작을 위해 메모리 셀(105)을 전압원과 결합할 수 있다. 예를 들어, 메모리 셀(105)이 논리 상태를 저장하기 위해 커패시터를 사용하는 경우, 제2 액세스 라인(115)은 커패시터의 제1 단자에 액세스를 제공할 수 있고, 제3 액세스 라인(120)은 커패시터의 제2 단자에 액세스를 제공할 수 있다. 메모리 디바이스(100)의 복수의 제3 액세스 라인(120)은 복수의 제2 액세스 라인(115)과 실질적으로 평행한 것으로 도시되어 있지만, 다른 예에서 복수의 제3 액세스 라인(120)은 복수의 제1 액세스 라인(110)과 실질적으로 평행하거나 또는 임의의 다른 구성일 수 있다.
판독, 기입 및 재기입과 같은 액세스 동작은 각각의 액세스 라인에 전압, 전하 또는 전류를 인가하는 것을 포함할 수 있는, 메모리 셀(105)과 결합된 제1 액세스 라인(110), 제2 액세스 라인(115) 및/또는 제3 액세스 라인(120)을 활성화시키거나 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 액세스 라인들(110, 115, 및 120)은 금속(예를 들어, 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 또는 티타늄(Ti)), 금속 합금, 탄소, 또는 다른 전도성 물질, 합금 또는 화합물과 같은 전도성 물질로 만들어질 수 있다. 메모리 셀(105)을 선택할 때, 결과 신호는 저장된 논리 상태를 결정하는 데 사용될 수 있다. 예를 들어, 논리 상태를 저장하는 용량성 메모리 요소를 갖는 메모리 셀(105)이 선택될 수 있고, 액세스 라인을 통한 결과 전하 흐름 및/또는 액세스 라인의 결과 전압은 메모리 셀(105)에 의해 저장된 프로그래밍된 논리 상태를 결정하기 위해 검출될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(125) 및 열 디코더(135)를 통해 제어될 수 있다. 예를 들어, 행 디코더(125)는 메모리 제어기(150)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 제1 액세스 라인(110)을 활성화시킬 수 있다. 유사하게, 열 디코더(135)는 메모리 제어기(150)로부터 열 어드레스를 수신하고 적절한 제2 액세스 라인(115)을 활성화시킬 수 있다. 따라서, 일부 예에서, 메모리 셀(105)은 제1 액세스 라인(110) 및 제2 액세스 라인(115)을 활성화시킴으로써 액세스될 수 있다.
일부 예에서, 메모리 제어기(150)는 다양한 구성 요소(예를 들어, 행 디코더(125), 열 디코더(135) 및 감지 구성 요소(130))를 통해 메모리 셀(105)의 동작(예를 들어, 판독 동작, 기입 동작, 재기입 동작, 리프레시 동작 또는 방전 동작)을 제어할 수 있다. 일부 경우에, 행 디코더(125), 열 디코더(135) 및 감지 구성 요소(130) 중 하나 이상은 메모리 제어기(150)와 함께 위치되거나 달리 메모리 제어기를 갖게 포함될 수 있다. 메모리 제어기(150)는 원하는 액세스 라인(110) 및 액세스 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(150)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하거나 또는 제어할 수 있다. 예를 들어, 메모리 제어기(150)는 하나 이상의 메모리 셀(105)에 액세스한 후 액세스 라인(110) 또는 액세스 라인(115)에 방전 전압을 인가할 수 있다.
일반적으로, 본 발명에 따라 인가된 전압, 전류 또는 전하의 진폭, 형상 또는 지속 시간은 조절되거나 변할 수 있으며, 메모리 디바이스(100)의 동작에서 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 디바이스(100) 내 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있다. 예를 들어, 메모리 디바이스(100)의 다수의 또는 모든 메모리 셀(105)은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다.
메모리 셀(105)은 (예를 들어, 메모리 제어기(150)와 협력하여) 메모리 셀(105)의 저장된 상태를 결정하기 위해 메모리 셀(105)이 액세스될 때 감지 구성 요소(130)에 의해 판독(예를 들어, 감지)될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 논리 저장 부분은 대응하는 액세스 라인(115)을 통해 전기 전하 또는 전류가 방전되거나 또는 달리 흐르도록 할 수 있다. 이러한 전하 또는 전류는 메모리 디바이스(100)의 하나 이상의 전압원 또는 공급원(도시되지 않음)으로부터 메모리 셀(105)을 바이어싱하거나 메모리 셀에 전압을 인가함으로써 야기될 수 있고, 이러한 전압원 또는 공급원은 감지 구성 요소(130), 메모리 제어기(150) 또는 일부 다른 구성 요소(예를 들어, 바이어싱 구성 요소)의 일부일 수 있다. 일부 예에서, 메모리 셀(105)의 방전은 액세스 라인(115)의 전압의 변화를 야기할 수 있고, 감지 구성 요소(130)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 참조 전압과 비교할 수 있다. 일부 예에서, 전압이 (예를 들어, 대응하는 액세스 라인(110) 및 액세스 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 결과 전류의 존재는 메모리 셀(105)의 메모리 요소의 저항 상태 및 인가된 전압에 의존할 수 있다.
일부 경우에, 메모리 셀(105)을 판독할 때 하나 초과의 전압(예를 들어, 판독 동작의 다중 전압)이 인가될 수 있다. 예를 들어, 인가된 판독 전압이 전류 흐름을 초래하지 않으면, 전류가 감지 구성 요소(130)에 의해 검출될 때까지 다른 판독 전압이 인가될 수 있다. 전류 흐름을 초래한 판독 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 전류 흐름이 감지 구성 요소(130)에 의해 검출될 때까지 판독 전압이 더 큰 크기로 램핑(ramped)될 수 있다. 다른 경우에, 전류가 검출될 때까지 미리 결정된 판독 전압이 순차적으로 인가될 수 있다. 마찬가지로, 판독 전류가 메모리 셀(105)에 인가될 수 있고, 판독 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 총 임계 전압에 의존할 수 있다.
감지 구성 요소(130)는, 일부 예에서, 래칭(latching)이라고 지칭될 수 있는, 판독 신호(예를 들어, 메모리 디바이스(100)의 구성 요소들 사이에 공유된 판독 전압, 판독 전류, 또는 판독 전하)의 차이를 검출 및 증폭하기 위한 다양한 스위칭 구성 요소, 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성 요소(130)는, 판독 동작에 응답하여 메모리 셀(105)을 통해 전류 또는 전하를 감지하고 메모리 셀(105)에 의해 저장된 논리 상태를 나타내는 출력 신호를 제공하도록 구성될 수 있다. 감지 구성 요소(130)는 메모리 디바이스(100)를 포함하는 메모리 디바이스에 포함될 수 있다. 예를 들어, 감지 구성 요소(130)는 메모리 디바이스(100)에 결합될 수 있는 메모리의 다른 판독 및 기입 회로, 디코딩 회로 또는 레지스터 회로와 함께 포함될 수 있다. 일부 예에서 메모리 셀(105)의 검출된 논리 상태는 출력으로서 열 디코더(135)를 통해 출력될 수 있다. 일부 예에서, 감지 구성 요소(130)는 열 디코더(135) 또는 행 디코더(125)의 일부일 수 있다. 일부 예에서, 감지 구성 요소(130)는 열 디코더(135) 또는 행 디코더(125)에 연결되거나 달리 이와 전자 통신할 수 있다.
일부 예에서, 판독 펄스(예를 들어, 판독 전압)가 제1 논리 상태(예를 들어, 더 결정질인 원자 구성과 연관된 설정 상태)를 저장하는 메모리 요소를 갖는 메모리 셀(105)에 걸쳐 인가될 때, 메모리 셀은 판독 펄스가 메모리 셀(105)의 임계 전압을 초과하는 것으로 인해 전류를 전도한다. 이에 응답하여 또는 이에 기초하여, 감지 구성 요소(130)는 저장된 논리 상태를 결정하는 것의 일부로서 메모리 셀(105)을 통한 전류를 검출할 수 있다. 판독 펄스가, 제1 논리 상태를 저장하는 메모리 요소를 갖는 메모리 셀(105)에 걸쳐 판독 펄스를 인가하기 전 또는 후에 발생할 수 있는 제2 논리 상태(예를 들어, 더 비정질인 원자 구성과 연관된 리셋 상태)를 저장하는 메모리 요소를 갖는 메모리 셀(105)에 인가될 때, 메모리 셀은 판독 펄스가 메모리 셀의 임계 전압을 초과하지 않는 것으로 인해 전류를 전도하지 않을 수 있다. 따라서, 감지 구성 요소(130)는 저장된 논리 상태를 결정하는 것의 일부로서 메모리 셀(105)을 통한 전류를 거의 또는 전혀 검출하지 않을 수 있다.
일부 예에서, 메모리 셀(105)에 의해 저장된 논리 상태를 감지하기 위해 임계 전류가 정의될 수 있다. 임계 전류는 메모리 셀(105)이 판독 펄스에 응답하여 임계값이 아닐 때 메모리 셀(105)을 통과할 수 있는 전류보다 높게 설정될 수 있지만, 메모리 셀(105)이 판독 펄스에 응답하여 임계 값을 가질 때 메모리 셀(105)을 통한 예상 전류 이하로 설정될 수 있다. 예를 들어, 임계 전류는 연관된 액세스 라인(110 또는 115)의 누설 전류보다 더 높을 수 있다. 일부 예에서, 메모리 셀(105)에 의해 저장된 논리 상태는 판독 펄스에 의해 구동되는 전류에 기인한 (예를 들어, 분기(shunt) 저항에 걸친) 전압에 기초하여 결정될 수 있다. 예를 들어, 결과 전압은 참조 전압에 대해 비교될 수 있고, 참조 전압보다 더 작은 결과 전압은 제1 논리 상태에 대응하고, 참조 전압보다 더 큰 결과 전압은 제2 논리 상태에 대응한다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화 또는 파괴할 수 있고, 재기입 또는 리프레시 동작은 원래 논리 상태를 메모리 셀(105)로 복귀시키기 위해 수행될 수 있다. DRAM 또는 FeRAM에서, 예를 들어, 메모리 셀(105)의 커패시터가 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있고, 이에 의해 메모리 셀(105)에 저장된 논리 상태를 손상시킬 수 있다. 예를 들어, PCM에서, 감지 동작은 메모리 셀(105)의 원자 구성의 변화를 야기할 수 있고, 이에 의해 메모리 셀(105)의 저항 상태를 변화시킬 수 있다. 따라서, 일부 예에서, 메모리 셀(105)에 저장된 논리 상태는 액세스 동작 후에 재기입될 수 있다. 또한, 단일 액세스 라인(110 또는 115)을 활성화시키면 액세스 라인(110 또는 115)과 결합된 모든 메모리 셀(105)을 방전시킬 수 있다. 따라서, 액세스 동작의 액세스 라인(110 또는 115)과 결합된 일부 또는 모든 메모리 셀(105)(예를 들어, 액세스된 행의 모든 셀 또는 액세스된 열의 모든 셀)은 액세스 동작 후에 재기입될 수 있다.
일부 예에서, 메모리 셀(105)을 판독하는 것은 비-파괴적일 수 있다. 즉, 메모리 셀(105)이 판독된 후에 메모리 셀(105)의 논리 상태가 재기입될 필요가 없을 수 있다. 예를 들어, PCM과 같은 비-휘발성 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 이에 따라 메모리 셀(105)은 액세스 후에 재기입을 요구하지 않을 수 있다. 그러나, 다양한 예에서, 메모리 셀(105)의 논리 상태를 리프레시하는 것은 액세스 동작이 없는 경우에 필요하거나 필요하지 않을 수 있다. 예를 들어, 메모리 셀(105)에 의해 저장된 논리 상태는 저장된 논리 상태를 유지하기 위해 적절한 기입 또는 리프레시 펄스를 인가함으로써 주기적 간격으로 리프레시될 수 있다. 메모리 셀(105)을 리프레시하는 것은 시간에 따라 메모리 요소의 원자 구성의 변화 또는 전하 누설로 인한 판독 장애 에러 또는 논리 상태 손상을 감소하거나 또는 제거할 수 있다.
메모리 셀(105)은 또한 관련 제1 액세스 라인(110), 제2 액세스 라인(115) 및/또는 제3 액세스 라인(120)을 활성화시킴으로써 설정되거나 또는 기입될 수 있고, 예를 들어, 논리 상태는 메모리 셀(105)에 저장될 수 있다. 열 디코더(135) 또는 행 디코더(125)는 예를 들어 입력/출력 구성 요소(140)를 통해 메모리 셀(105)에 기입될 데이터를 수용할 수 있다. 용량성 메모리 요소의 경우, 메모리 셀(105)은, 전압을 커패시터에 인가한 후 커패시터를 격리시켜 (예를 들어, 메모리 셀(105)을 기입하는 데 사용된 전압원으로부터 커패시터를 격리시켜) 원하는 논리 상태와 연관된 커패시터에 전하를 저장함으로써 기입될 수 있다. 강유전성 메모리의 경우, 메모리 셀(105)의 강유전성 메모리 요소(예를 들어, 강유전성 커패시터)는 강유전성 메모리 요소를 분극화하여 (예를 들어, 포화 전압을 인가하여) 원하는 논리 상태와 연관된 분극을 갖는 데 충분히 높은 크기의 전압을 인가함으로써 기입될 수 있고, 강유전성 메모리 요소는 격리될 수 있고(예를 들어, 플로팅(floating)될 수 있고), 또는 0의 순 전압이 강유전성 메모리 요소에 걸쳐 인가될 수 있다(예를 들어, 강유전성 메모리 요소를 접지시키거나 또는 사실상 접지시킬 수 있다). PCM의 경우에, 메모리 요소는 메모리 요소로 하여금 (예를 들어, 가열 및 냉각에 의해) 원하는 논리 상태와 연관된 원자 구성을 형성하게 하는 프로파일을 갖는 전류를 인가함으로써 기입될 수 있다.
본 발명에 따른 다양한 예에서, 감지 구성 요소(130)는 제1 노드 및 제2 노드, 및 제1 노드와 제2 노드 사이의 용량성 결합부, 예를 들어, 커패시터 요소(예를 들어, 커패시터) 또는 감지 구성 요소(130)의 서브 구성 요소들 사이에 구성된 고유 커패시턴스를 가질 수 있다. 감지 구성 요소(130)는 제1 노드 및 제2 노드에서의 신호를 비교함으로써 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 용량성 결합부는 제1 노드에서 생성된 신호가 제2 노드에 영향을 주고, 제2 노드에서 생성된 신호가 제1 노드에 영향을 주게 할 수 있다.
예를 들어, 특정 자가-참조 판독 동작에서, 감지 신호가 제1 액세스 동작에서 제1 노드의 메모리 셀로부터 생성되거나 달리 발생될 수 있고, 참조 신호는 제1 액세스 동작과 상이한 제2 액세스 동작에서 제2 노드의 동일한 메모리 셀로부터 생성되거나 달리 발생될 수 있다. 감지 신호 및 참조 신호가 유사하면(예를 들어, 실질적으로 동일하면), 예를 들어, 제1 액세스 동작이 메모리 셀(105)의 저장 특성을 실질적으로 변화시키지 않으면, 제1 노드 및 제2 노드에서의 신호는 또한 유사할 수 있다(예를 들어, 실질적으로 동일할 수 있다). 일부 예에서, 이 유사성은 감지 구성 요소(130)가 메모리 셀에 의해 저장된 논리 상태를 검출하는 것을 가능하게 하지 않을 수 있다. 그러나, 본 명세서에 더 설명된 바와 같이, 본 발명에 따른 용량성 결합부를 갖는 감지 구성 요소(130)는 이러한 결합을 사용하여 제2 노드에서 신호를 생성할 때 제1 노드에서 거동을 변경하거나, 제1 노드에서 신호를 생성할 때 제2 노드에서 거동을 변경하거나 또는 이 둘 다를 수행할 수 있고, 이에 의해 메모리 셀에 의해 저장된 논리 상태를 검출하는 감지 구성 요소(130)를 지원할 수 있다.
따라서, 제1 노드와 제2 노드 사이의 용량성 결합부는 감지 신호(130)가 유사한(예를 들어, 실질적으로 동일한) 신호를 생성할 수 있는 액세스 동작(예를 들어, 서브 동작)을 포함하는 자가-참조 판독 동작에 이용될 수 있게 할 수 있다. 보다 구체적으로, 판독 동작은 제1 노드에서 감지 신호를 생성하는 동작, 및 제1 노드의 신호에 영향을 미치는 방식으로 제2 노드에서 참조 신호를 생성하는 동작을 포함할 수 있다. 이러한 효과는 액세스 동작 자체가 실질적으로 동일한 신호와 연관될 수 있는 경우에도 감지 구성 요소가 제1 노드와 제2 노드 사이의 신호 차이를 검출하게 할 수 있다.
도 2는 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 회로(200)를 도시한다. 회로(200)는 도 1을 참조하여 설명된 메모리 셀(105) 및 감지 구성 요소(130)의 예일 수 있는 메모리 셀(105-a) 및 감지 구성 요소(130-a)를 포함한다. 회로(200)는 또한 일부 예에서 도 1을 참조하여 설명된 제1 액세스 라인(110), 제2 액세스 라인(115) 및 제3 액세스 라인(120)에 각각 대응할 수 있는 워드 라인(205), 디지트 라인(210) 및 판 라인(215)을 포함할 수 있다. 회로(200)는 또한 메모리 셀(105-a)의 저장된 논리 상태를 결정하기 위해 감지 구성 요소(130-a)에 의해 사용되는 참조 라인(280)을 포함할 수 있다. 도 2에 도시된 바와 같이, 감지 구성 요소(130-a)는 다양한 예에서 회로의 상이한 액세스 라인(예를 들어, 각각 회로(200)의 신호 라인(270) 및 참조 라인(280)) 또는 상이한 회로(도시되지 않음)의 공통 액세스 라인과 결합될 수 있는 제1 노드(131-a) 및 제2 노드(132-a)를 포함할 수 있다. 그러나, 본 발명의 다양한 실시형태에 따라 액세스 라인 및/또는 참조 라인의 다른 구성도 가능하다.
메모리 셀(105-a)은 제1 판, 셀 판(cell plate)(230) 및 제2 판, 셀 바닥(cell bottom)(240)을 갖는 커패시터(220)와 같은 논리 저장 구성 요소(예를 들어, 메모리 요소)를 포함할 수 있다. 셀 판(230) 및 셀 바닥(240)은 (예를 들어, DRAM 애플리케이션에서) 이들 사이에 위치된 유전체 물질을 통해 용량성으로 결합될 수 있거나 또는 (예를 들어, FeRAM 애플리케이션에서) 이들 사이에 위치된 강유전 물질을 통해 용량성으로 결합될 수 있다. 회로 판(230)은 회로(200)에 도시된 바와 같이 전압(V판)과 연관될 수 있고, 셀 바닥은 전압(V바닥)과 연관될 수 있다. 셀 판(230) 및 셀 바닥(240)의 배향은 메모리 셀(105-a)의 동작을 변화시키지 않고 상이할 수 있다(예를 들어, 뒤집어질 수 있다). 셀 판(230)은 판 라인(215)을 통해 액세스될 수 있고, 셀 바닥(240)은 디지트 라인(210)을 통해 액세스될 수 있다. 본 명세서에 설명된 바와 같이, 커패시터(220)를 충전, 방전 및/또는 분극화함으로써 다양한 상태가 저장될 수 있다.
커패시터(220)는 디지트 라인(210)과 전자 통신할 수 있고, 커패시터(220)의 저장된 논리 상태는 회로(200)에 표현된 다양한 요소를 동작시킴으로써 판독되거나 또는 감지될 수 있다. 예를 들어, 메모리 셀(105-a)은 또한 선택 구성 요소(250)를 포함할 수 있고, 커패시터(220)는 선택 구성 요소(250)가 활성화될 때 디지트 라인(210)과 결합될 수 있고, 커패시터(220)는 선택 구성 요소(250)가 비활성화될 때 디지트 라인(210)으로부터 격리될 수 있다.
선택 구성 요소(250)를 활성화시키는 것은 일부 예에서 메모리 셀(105-a)을 선택하는 것이라고 지칭될 수 있고, 선택 구성 요소(250)를 비활성화시키는 것은 일부 예에서 메모리 셀(105-a)을 선택 해제하는 것이라고 지칭될 수 있다. 일부 경우에, 선택 구성 요소(250)는 트랜지스터이고, 그 동작은 활성화 전압을 트랜지스터 게이트에 인가함으로써 제어되고, 여기서 트랜지스터를 활성화시키기 위한 전압(예를 들어, 트랜지스터 게이트 단자와 트랜지스터 소스 단자 사이의 전압)은 트랜지스터의 임계 전압 크기보다 더 크다. 워드 라인(205)은 선택 구성 요소(250)를 활성화시키는 데 사용될 수 있다. 예를 들어, 워드 라인(205)에 인가된 선택 전압(예를 들어, 워드 라인 논리 신호)이 커패시터(220)를 (예를 들어, 커패시터(220)와 디지트 라인(210) 사이에 전도성 경로를 제공하는) 디지트 라인(210)과 연결할 수 있는 선택 구성 요소(250)의 트랜지스터의 게이트에 인가될 수 있다.
다른 예에서, 메모리 셀(105-a)에서 선택 구성 요소(250) 및 커패시터(220)의 위치는 선택 구성 요소(250)가 판 라인(215)과 셀 판(230) 사이에 결합되고 커패시터(220)가 디지트 라인(210)과 선택 구성 요소(250)의 다른 단자 사이에 결합되도록 스위칭될 수 있다. 이러한 실시형태에서, 선택 구성 요소(250)는 커패시터(220)를 통해 디지트 라인(210)과 전자 통신 상태를 유지할 수 있다. 이 구성은 액세스 동작을 위한 대안적인 타이밍 및 바이어싱과 연관될 수 있다.
강유전성 커패시터(220)를 사용하는 예에서, 커패시터(220)는 디지트 라인(210)에 연결될 때 완전히 방전되거나 완전히 방전되지 않을 수 있다. 다양한 방식에서, 강유전성 커패시터(220)에 의해 저장된 논리 상태를 감지하기 위해, 전압이 판 라인(215) 및/또는 디지트 라인(210)에 인가될 수 있고, 워드 라인(205)은 메모리 셀(105-a)을 선택하도록 바이어싱될 수 있다. 일부 경우에, 판 라인(215) 및/또는 디지트 라인(210)은 사실상 접지된 다음, 워드 라인(205)을 활성화시키기 전에 플로팅 상태라고 지칭될 수 있는 사실상 접지로부터 격리될 수 있다.
전압을 (예를 들어, 판 라인(215)을 통해) 셀 판(230)으로 변화시킴으로써 메모리 셀(105-a)의 동작은 "셀 판을 이동시키는 것"이라고 지칭될 수 있다. 판 라인(215) 및/또는 디지트 라인(210)을 바이어싱하면 커패시터(220)에 걸쳐 전압 차이(예를 들어, 디지트 라인(210)의 전압으로부터 판 라인(215)의 전압을 뺀 것)가 발생할 수 있다. 전압 차이는 커패시터(220)에 저장된 전하의 변화를 수반할 수 있고, 변화의 크기는 커패시터(220)의 초기 상태에 의존할 수 있는 데, 예를 들어 초기 논리 상태가 논리 1을 저장했는지 또는 논리 0을 저장했는지 여부에 의존할 수 있다. 일부 방식에서, 커패시터에 저장된 전하의 변화는 메모리 셀(105-a)의 저장된 논리 상태를 결정하기 위해 감지 구성 요소(130-a)에 의해 사용될 수 있는 디지트 라인(210)의 전압의 변화를 야기할 수 있다.
디지트 라인(210)은 많은 메모리 셀(105)을 연결할 수 있고, 디지트 라인(210)은 디지트 라인(210)을 공통 접지 또는 사실상 접지 전압 또는 회로(200)의 인접한 액세스 라인(도시되지 않음)의 전압을 나타낼 수 있는 전압원(265-a)과 결합할 수 있는 무시할 수 없는 고유 커패시턴스(260)(예를 들어, 피코패럿(pF) 정도)를 초래하는 속성을 가질 수 있다. 도 2에 별도의 구성 요소로서 도시되어 있지만, 고유 커패시턴스(260)는 디지트 라인(210)에 걸쳐 분포된 속성과 연관될 수 있다.
예를 들어, 고유 커패시턴스는 디지트 라인(210)의 전도체 치수(예를 들어, 길이, 폭 및/또는 두께)를 포함하여 디지트 라인(210)의 물리적 특성에 의존할 수 있다. 고유 커패시턴스(260)는 또한 인접한 액세스 라인 또는 회로 구성 요소의 특성, 이러한 인접한 액세스 라인 또는 회로 구성 요소와의 근접성, 또는 디지트 라인(210)과 이러한 액세스 라인 또는 회로 구성 요소 사이의 절연 특성에 의존할 수 있다. 따라서, 메모리 셀(105-a)을 선택한 후 디지트 라인(210)의 전압의 변화는 디지트 라인(210)의 (예를 들어, 디지트 라인과 연관된) 순 커패시턴스에 의존할 수 있다.
즉, 전하가 디지트 라인(210)을 따라 흐를 때, 일부 유한 전하가 디지트 라인(210)에 (예를 들어, 디지트 라인(210)과 결합된 고유 커패시턴스(260) 또는 임의의 다른 커패시턴스에) 저장될 수 있고, 디지트 라인(210)의 결과 전압은 디지트 라인(210)의 순 커패시턴스에 의존할 수 있다. 메모리 셀(105-a)을 선택한 후 디지트 라인(210)의 결과 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성 요소(130-a)에 의해 참조(예를 들어, 참조 라인(280)의 전압)과 비교될 수 있다. 본 명세서에 설명된 바와 같이 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하기 위한 동작을 포함하여, 메모리 셀(105-a)을 선택 및/또는 감지하는 것을 지원하기 위해 다른 동작이 사용될 수 있다.
일부 예에서, 회로(200)는 감지 동작 이전에 디지트 라인(210)의 신호를 증폭시킬 수 있는 증폭기(275)를 포함할 수 있다. 증폭기(275)는 예를 들어 트랜지스터, 캐스코드(cascode) 또는 임의의 다른 전하 또는 전압 증폭기를 포함할 수 있다. 일부 예에서, 증폭기(275)는 전하 전송 감지 증폭기(charge transfer sensing amplifier: CTSA)를 지칭할 수 있다. 증폭기(275)를 갖는 일부 예에서, 감지 구성 요소(130-a)와 증폭기(275) 사이의 라인은 신호 라인(예를 들어, 신호 라인(270))을 지칭할 수 있다. 일부 예(예를 들어, 증폭기(275)를 갖거나 갖지 않는 예)에서, 디지트 라인(210)은 감지 구성 요소(130-a)와 직접 연결될 수 있다.
본 발명에 따라 자가-참조 판독 동작을 지원하는 일부 회로는 메모리 셀(105)과 감지 구성 요소(130) 사이에 공통 액세스 라인(도시되지 않음)을 공유하여 동일한 메모리 셀(105)로부터 감지 신호 및 참조 신호를 생성하는 것을 지원할 수 있다. 일례에서, 증폭기(275)와 감지 구성 요소(130) 사이의 공통 액세스 라인은 "AMPCAP 라인" 또는 "AMPCAP 노드"로 지칭될 수 있고, 공통 액세스 라인은 회로(200)에 도시된 신호 라인(270) 및 참조 라인(280)을 대신할 수 있다. 이러한 예에서, 공통 액세스 라인은 2개의 상이한 노드(예를 들어, 본 명세서에 설명된 바와 같이, 제1 노드(131-a) 및 제2 노드(132-a))에서 감지 구성 요소(130)에 연결될 수 있다. 일부 예에서, 공통 액세스 라인은, 자가-참조 판독 동작이, 신호 동작 및 참조 동작 모두에서, 감지 구성 요소(130-a)와 액세스되는 메모리 셀(105) 사이에 존재할 수 있는 구성 요소의 변동을 공유할 수 있도록 허용할 수 있다. 이 접근법은 메모리 셀(105), 증폭기(예를 들어, 증폭기(275)), 트랜지스터, 전압원(265) 등과 같은 메모리 디바이스에서 다양한 구성 요소의 동작 변동에 대한 감지 구성 요소(130-a)의 감도를 감소시킬 수 있다.
디지트 라인(210)과 신호 라인(270)은 별도의 라인으로 식별되지만, 감지 구성 요소(130)와 메모리 셀(105)을 연결하는 디지트 라인(210), 신호 라인(270) 및 임의의 다른 라인은 본 발명에 따라 단일 액세스 라인으로 지칭될 수 있다. 이러한 액세스 라인의 구성 부분은 다양한 예시적인 구성에서 개재 구성 요소 및 개재 신호를 예시하기 위해 개별적으로 식별될 수 있다.
감지 구성 요소(130-a)는 래칭이라고 지칭될 수 있는, 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 예를 들어, 감지 구성 요소(130-a)는 제1 노드(131-a)에서 감지 신호 전압을 수신하고 이를 제2 노드(132-a)에서 참조 신호 전압과 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기의 출력은 감지 증폭기에서 비교하는 것에 기초하여 더 높은 (예를 들어, 양) 또는 더 낮은 (예를 들어, 음 또는 접지) 전압으로 구동될 수 있다.
예를 들어, 제1 노드(131-a)가 제2 노드(132-a)보다 낮은 전압을 갖는 경우, 감지 구성 요소(130-a)의 출력은 제1 감지 구성 요소 전압원(265-b)의 상대적으로 낮은 전압(예를 들어, V0과 실질적으로 동일한 접지 전압 또는 예를 들어 음의 전압일 수 있는 VL의 전압)으로 구동될 수 있다. 감지 구성 요소(130-a)는 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 (예를 들어, 제1 노드(131-a)가 제2 노드(132-a)보다 더 낮은 전압을 가질 때 논리 0을 검출하기 위해) 감지 증폭기의 출력을 래칭할 수 있다.
제1 노드(131-a)가 제2 노드(132-a)보다 더 높은 전압을 갖는 경우, 감지 구성 요소(130-a)의 출력은 제2 감지 구성 요소 전압원(265-c)의 전압(예를 들어, VH의 전압)으로 구동될 수 있다. 감지 구성 요소(130-a)는 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 (예를 들어, 제1 노드(131-a)가 제2 노드(132-a)보다 더 높은 전압을 가질 때 논리 1을 검출하기 위해) 감지 증폭기의 출력을 래칭할 수 있다. 메모리 셀(105-a)의 검출된 논리 상태에 대응하는, 증폭기의 래칭된 출력은, 하나 이상의 입력/출력(I/O) 라인(예를 들어, I/O 라인(290))을 통해 출력될 수 있고, 이는 도 1을 참조하여 설명된 입력/출력 구성 요소(140)를 통해 열 디코더(135)를 통한 출력을 포함할 수 있다.
메모리 셀(105-a)에 기입 동작을 수행하기 위해, 전압이 커패시터(220)에 걸쳐 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일례에서, 선택 구성 요소(250)는 워드 라인(205)을 통해 활성화되어 커패시터(220)를 디지트 라인(210)에 전기적으로 연결할 수 있다. (예를 들어, 판 라인(215)을 통해) 셀 판(230) 및 (예를 들어, 디지트 라인(210)을 통해) 셀 바닥(240)의 전압을 제어함으로써 커패시터(220)에 걸쳐 전압이 인가될 수 있다.
예를 들어, 논리 0을 기입하기 위해, 셀 판(230)은 (예를 들어, 판 라인(215)에 양의 전압을 인가하는) 높은 상태로 될 수 있고, 셀 바닥(240)은 (예를 들어, 디지트 라인(210)을 사실상 접지시키거나 또는 디지트 라인에 음의 전압을 인가하는) 낮은 상태로 될 수 있다. 논리 1을 기입하기 위해 반대 프로세스가 수행될 수 있고, 여기서 셀 판(230)은 낮은 상태로 되고 셀 바닥(240)이 높은 상태로 된다. 일부 경우에, 기입 동작 동안 커패시터(220)에 걸쳐 인가된 전압은 커패시터(220) 내의 강유전성 물질의 포화 전압 이상의 크기를 가져, 이에 의해 커패시터(220)가 분극화되어 인가된 전압의 크기가 감소될 때 또는 커패시터(220)에 걸쳐 0의 순 전압이 인가되는 경우에도 전하를 유지할 수 있다. 일부 예에서, 감지 구성 요소(130-a)는 기입 동작을 수행하는 데 사용될 수 있고, 이는 제1 감지 구성 요소 전압원(265-b) 또는 제2 감지 구성 요소 전압원(265-c)을 디지트 라인과 결합하는 것을 포함할 수 있다.
감지 구성 요소(130-a), 선택 구성 요소(250) 또는 증폭기(275)를 포함하는 회로(200)는 다양한 유형의 트랜지스터를 포함할 수 있다. 예를 들어, 회로(200)는 n-형 트랜지스터를 포함할 수 있고, 여기서, n-형 트랜지스터의 임계 전압보다 높은 n-형 트랜지스터의 게이트에 상대적으로 양의 전압(예를 들어, 소스 단자에 대해 양의 크기를 갖는 임계 전압보다 더 큰 인가된 전압)을 인가하면 n-형 트랜지스터의 다른 단자들(예를 들어, 소스 단자 및 드레인 단자) 사이에 전도성 경로가 구현된다.
일부 예에서, n-형 트랜지스터는 스위칭 구성 요소로서 작용할 수 있고, 여기서 인가된 전압은 상대적으로 높은 논리 신호 전압(예를 들어, 양의 논리 신호 전압 공급과 연관될 수 있는 논리 1 상태에 대응하는 전압)을 인가함으로써 트랜지스터를 통한 전도성을 인에이블하거나, 또는 상대적으로 낮은 논리 신호 전압(예를 들어, 접지 또는 사실상 접지 전압과 연관될 수 있는 논리 0 상태에 대응하는 전압)을 인가함으로써 트랜지스터를 통한 전도성을 디스에이블하는 데 사용되는 논리 신호이다. n-형 트랜지스터가 스위칭 구성 요소로서 사용되는 다양한 예에서, 게이트 단자에 인가된 논리 신호의 전압은 특정 작용점에서 (예를 들어, 포화 영역 또는 활성 영역에서) 트랜지스터가 동작하도록 선택될 수 있다.
일부 예에서, n-형 트랜지스터의 거동은 논리적 스위칭보다 더 복잡할 수 있고, 트랜지스터를 통한 선택적 전도성은 또한 가변 소스 및 드레인 전압의 함수일 수 있다. 예를 들어, 게이트 단자에서 인가되는 전압은 소스 단자 전압이 특정 레벨 미만(예를 들어, 게이트 단자 전압으로부터 임계 전압을 뺀 값 미만)일 때 소스 단자와 드레인 단자 사이의 전도성을 인에이블하는 데 사용되는 특정 전압 레벨(예를 들어, 클램핑 전압)을 가질 수 있다. 소스 단자 전압 또는 드레인 단자 전압의 전압이 특정 레벨을 초과하여 상승하면, 소스 단자와 드레인 단자 사이의 전도성 경로가 개방되도록 n-형 트랜지스터가 비활성화될 수 있다.
추가적으로 또는 대안적으로, 회로(200)는 p-형 트랜지스터를 포함할 수 있고, 여기서 p-형 트랜지스터의 임계 전압을 초과하는 p-형 트랜지스터의 게이트에 상대적으로 음의 전압(예를 들어, 임계 전압보다 더 큰, 소스 단자에 대해 음의 크기를 갖는 인가된 전압)을 인가하면 p-형 트랜지스터의 다른 단자(예를 들어, 소스 단자 및 드레인 단자) 사이에 전도성 경로를 구현한다.
일부 예에서, p-형 트랜지스터는 스위칭 구성 요소로서 작용할 수 있고, 여기서 인가된 전압은 상대적으로 낮은 논리 신호 전압(예를 들어, 음의 논리 신호 전압 공급과 연관될 수 있는 논리 "1" 상태에 대응하는 전압)을 인가함으로써 전도성을 인에이블하거나 또는 상대적으로 높은 논리 신호 전압(예를 들어, 접지 또는 사실상 접지 전압과 연관될 수 있는 논리적 "0" 상태에 대응하는 전압)을 인가함으로써 전도성을 디스에이블하는 데 사용되는 논리 신호이다. p-형 트랜지스터가 스위칭 구성 요소로 사용되는 다양한 예에서, 게이트 단자에 인가되는 논리 신호의 전압은 특정 작용점에서 (예를 들어, 포화 영역 또는 활성 영역에서) 트랜지스터가 동작하도록 선택될 수 있다.
일부 예에서, p-형 트랜지스터의 거동은 게이트 전압에 의한 논리적 스위칭보다 더 복잡할 수 있으며, 트랜지스터를 통한 선택적 전도성은 또한 가변 소스 및 드레인 전압의 함수일 수 있다. 예를 들어, 게이트 단자에서 인가되는 전압은 소스 단자 전압이 특정 레벨을 초과하는 한(예를 들어, 게이트 단자 전압 + 임계 전압을 초과하는 한), 소스 단자와 드레인 단자 사이에 전도성을 인에이블하는 데 사용되는 특정 전압 레벨을 가질 수 있다. 소스 단자 전압의 전압이 특정 레벨 아래로 떨어지면, 소스 단자와 드레인 단자 사이의 전도성 경로가 개방되도록 p-형 트랜지스터가 비활성화될 수 있다.
회로(200)의 트랜지스터는 MOSFET로 지칭될 수 있는 금속 산화물 반도체 FET를 포함하는 전계 효과 트랜지스터(FET)일 수 있다. 이들 및 다른 유형의 트랜지스터는 기판 상에 물질을 도핑하는 영역에 의해 형성될 수 있다. 다양한 예에서, 트랜지스터(들)는 회로(200)의 특정 구성 요소에 전용인 기판(예를 들어, 감지 구성 요소(130-a)용 기판, 증폭기(275)용 기판 또는 메모리 셀(105-a)용 기판) 상에 형성될 수 있거나, 트랜지스터(들)는 회로(200)의 특정 구성 요소에 공통인 기판(예를 들어, 감지 구성 요소(130-a), 증폭기(275) 및 메모리 셀(105-a)에 공통인 기판) 상에 형성될 수 있다. 일부 FET는 알루미늄 또는 다른 금속을 포함하는 금속 부분을 가질 수 있지만, 일부 FET는 MOSFET으로 지칭될 수 있는 FET를 포함하는 다결정 실리콘과 같은 다른 비-금속 물질을 구현할 수 있다. 또한, 산화물 부분이 FET의 유전체 부분으로서 사용될 수 있지만, 다른 비-산화물 물질은 MOSFET로 지칭될 수 있는 FET를 포함하는 FET의 유전체 물질에 사용될 수 있다.
감지 구성 요소(130-a)는 감지 구성 요소(130-a)의 커패시터 요소 또는 감지 구성 요소(130-a)의 서브 구성 요소들 사이에 구성된 고유 커패시턴스와 같은 제1 노드(131-a)와 제2 노드(132-a) 사이의 용량성 결합부를 포함할 수 있다. 용량성 결합부는 제1 노드(131-a)에서 생성된 신호가 제2 노드(132-a)에 영향을 주고, 제2 노드(132-a)에서 생성된 신호가 제1 노드(131-a)에 영향을 주게 할 수 있다.
예를 들어, 감지 신호는 제1 액세스 동작에서 제1 노드(131-a)의 메모리 셀(105-a)로부터 생성되거나 달리 발생될 수 있고, 참조 신호는 제2 액세스 동작에서 제2 노드(132-a)에서 메모리 셀(105-a)로부터 생성되거나 달리 발생될 수 있다. 참조 신호는 생성하는 것이 제1 노드(131-a)에서의 신호에 영향을 미치는 방식으로 제2 노드(132-a)에서 생성될 수 있다. 이러한 효과(예를 들어, 제1 노드(131-a)와 제2 노드(132-b) 사이의 결합 커패시턴스에 의해 제공되는 효과)는 액세스 동작 자체가 실질적으로 동일한 신호(예를 들어, 동일한 전류와 연관된 액세스 동작, 동일한 전압과 연관된 액세스 동작, 또는 동일한 양의 전하와 연관된 액세스 동작)와 연관될 수 있는 경우에도 감지 구성 요소(130-a)가 제1 노드(131-a)와 제2 노드(132-a) 사이의 신호의 차이를 검출할 수 있게 할 수 있다.
도 3은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 메모리 셀(105)에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 비선형 전기적 속성의 일례를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 도 2를 참조하여 설명된 바와 같이 강유전성 커패시터(220)를 사용하는 메모리 셀(105)에 대한 예시적인 기입 프로세스 및 판독 프로세스를 각각 도시할 수 있다. 히스테리시스 곡선(300-a 및 300-b)은 (예를 들어, 전압 차이(Vcap)에 따라 전하가 강유전성 커패시터(220) 내로 또는 밖으로 흐르는 것이 허용되는 경우) 강유전성 커패시터(220)의 단자들 사이의 전압 차이(Vcap)의 함수로서 강유전성 커패시터(220)에 저장된 전하(Q)를 도시한다. 예를 들어, 전압 차이(Vcap)는 커패시터(220)의 디지트 라인 측과 커패시터(220)의 판 라인 측 사이의 전압 차이(예를 들어, V바닥 - V판)를 나타낼 수 있다.
강유전성 물질은 자발적 전기 분극을 특징으로 하며, 여기서 물질은 전기장이 없는 상태에서 0이 아닌 전기 전하를 유지할 수 있다. 강유전성 물질의 예는 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 납 지르코늄(PZT) 및 탄탈산 스트론튬 비스무트(SBT)를 포함한다. 본 명세서에 설명된 강유전성 커패시터(220)는 이들 또는 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터(220) 내의 전기 분극은 강유전성 물질의 표면에서 순 전하를 발생시키고, 강유전성 커패시터(220)의 단자를 통해 반대 전하를 끌어당긴다. 따라서, 전하는 강유전성 물질과 커패시터 단자의 계면에 저장된다. 외부에서 인가되는 전기장이 없는 상태에서 상대적으로 긴 시간 동안, 심지어 무한대로, 전기 분극이 유지될 수 있기 때문에, 예를 들어, 종래의 DRAM 어레이에서 사용되는 것과 같은 강유전성 속성이 없는 커패시터에 비해 전하 누설이 상당히 감소될 수 있다. 강유전성 물질을 사용하면 일부 DRAM 아키텍처에 대해 전술한 바와 같이 리프레시 동작을 수행할 필요성을 감소시켜, FeRAM 아키텍처의 논리 상태를 유지하는 것이 DRAM 아키텍처의 논리 상태를 유지하는 것보다 상당히 더 낮은 전력 소비와 연관될 수 있다.
히스테리시스 곡선(300-a 및 300-b)은 강유전성 커패시터(220)의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전성 물질이 음의 분극을 갖는 경우, 양의 전하는 강유전체의 연관된 단자에 축적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 강유전성 커패시터(220)의 연관된 단자에 음의 전하가 축적된다.
추가적으로, 히스테리시스 곡선(300-a 및 300-b)의 전압은 (예를 들어, 강유전성 커패시터(220)의 단자들 사이) 커패시터에 걸친 전압 차이를 나타내고 방향성이 있는 것으로 이해되어야 한다. 예를 들어, 양의 전압은 투시 단자(perspective terminal)(예를 들어, 셀 바닥(240))에 양의 전압을 인가하고 참조 단자(예를 들어, 셀 판(230))를 접지 또는 사실상 접지(또는 대략 0 볼트(0V))에 유지함으로써 실현될 수 있다. 일부 예에서, 투시 단자를 접지에 유지하고 참조 단자(예를 들어, 셀 판(230))에 양의 전압을 인가함으로써 음의 전압이 인가될 수 있다. 다시 말해, 강유전체 커패시터(220)에 걸쳐 음의 전압 차이(Vcap)에 도달하기 위해 양의 전압이 인가되어 해당 단자를 음으로 분극화할 수 있다. 유사하게, 2개의 양의 전압, 2개의 음의 전압, 또는 양의 전압과 음의 전압의 임의의 조합이 히스테리시스 곡선(300-a 및 300-b)에 도시된 전압 차이(Vcap)를 생성하기 위해 적절한 커패시터 단자에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 커패시터(220)에 사용되는 강유전성 물질은 강유전성 커패시터(220)의 단자들 사이에 순 전압 차이가 없을 때 양 또는 음의 분극을 유지할 수 있다. 예를 들어, 히스테리시스 곡선(300-a)은 양으로 포화된 분극 상태 및 음으로 포화된 분극 상태를 각각 나타낼 수 있는 2개의 가능한 분극 상태, 전하 상태(305-a) 및 전하 상태(310-b)를 도시한다. 전하 상태(305-a 및 310-a)는 외부 바이어스(예를 들어, 전압)를 제거할 때 남아 있는 분극(또는 전하)을 지칭할 수 있는 잔류 분극(Pr) 값을 나타내는 물리적 상태일 수 있다. 보자력 전압은 전하(또는 분극)가 0인 전압이다. 히스테리시스 곡선(300-a)의 예에 따르면, 전하 상태(305-a)는 강유전성 커패시터(220)에 걸쳐 전압 차이가 인가되지 않을 때 논리 0을 나타낼 수 있고, 전하 상태(310-a)는 강유전체 커패시터(220)에 걸쳐 전압 차이가 인가되지 않을 때 논리 1을 나타낼 수 있다. 일부 예에서, 각각의 전하 상태의 논리 값은 메모리 셀(105)을 동작시키기 위한 다른 방식을 수용하도록 역전될 수 있다.
강유전성 커패시터(220)에 걸쳐 순 전압 차이를 인가함으로써 강유전성 물질의 전기 분극 및 커패시터 단자 상의 전하를 제어함으로써 논리 0 또는 1이 메모리 셀에 기입될 수 있다. 예를 들어, 전압(315)은 양의 포화 전압 이상의 전압일 수 있고, 강유전성 커패시터(220)에 걸쳐 전압(315)을 인가하는 것은 전하 상태(305-b)에 도달할 때까지(예를 들어, 논리 0을 기입할 때까지) 전하 축적을 야기할 수 있다.
강유전성 커패시터(220)로부터 전압(315)을 제거할 때(예를 들어, 강유전성 커패시터(220)의 단자에 걸쳐 0의 순 전압을 인가할 때), 강유전성 커패시터(220)의 전하 상태는 커패시터에 걸쳐 0의 전압에서 전하 상태(305-b)와 전하 상태(305-a) 사이에 도시된 경로(320)를 따를 수 있다. 유사하게, 전압(325)은 음의 포화 전압 이하의 전압일 수 있고, 강유전성 커패시터(220)에 걸쳐 전압(325)을 인가하면 전하 상태(310-b)에 도달할 때까지(예를 들어, 논리 1을 기입할 때까지) 전하 축적을 야기할 수 있다. 강유전성 커패시터(220)로부터 전압(325)을 제거하면(예를 들어, 강유전성 커패시터(220)의 단자에 걸쳐 0의 순 전압을 인가하면), 강유전성 커패시터(220)의 전하 상태는 커패시터에 걸쳐 0의 전압에서 전하 상태(310-b)와 전하 상태(310-a) 사이에 도시된 경로(330)를 따를 수 있다. 일부 예에서, 포화 전압을 나타내는 전압(315)과 전압(325)은 동일한 크기이지만 반대 극성을 가질 수 있다.
강유전성 커패시터(220)의 저장된 상태를 판독하거나 감지하기 위해, 전압이 강유전성 커패시터(220)에 걸쳐 인가될 수도 있다. 인가된 전압에 응답하여, 강유전성 커패시터에 의해 저장된 후속 전하(Q)가 변화하고, 변화의 정도는 초기 분극 상태, 인가된 전압, 액세스 라인 상의 고유 커패시턴스 및 다른 요인에 의존할 수 있다. 다시 말해, 판독 동작으로 인한 전하 상태는 다른 요인들 중에서도 전하 상태(305-a 또는 310-a)가 초기에 저장되었는지 여부에 의존할 수 있다.
히스테리시스 곡선(300-b)은 저장된 전하 상태(305-a 및 310-a)의 판독의 일례를 도시한다. 판독 전압(335)은 예를 들어 도 2를 참조하여 설명된 바와 같이 디지트 라인(210) 및 판 라인(215)을 통한 전압 차이로서 인가될 수 있다. 히스테리시스 곡선(300-b)은 판독 전압(335)이 음의 전압 차이(Vcap)인 판독 동작(예를 들어, V바닥 - V판이 음인 판독 동작)을 도시할 수 있다. 커패시터에 걸친 음의 판독 전압은 "판 하이(plate high)" 판독 동작으로 지칭될 수 있으며, 여기서 판 라인(215)은 초기에 높은 전압이 되고, 디지트 라인(210)은 초기에 낮은 전압(예를 들어, 접지 전압)이다. 판독 전압(335)이 강유전성 커패시터(220)에 걸쳐 음의 전압으로 도시되어 있지만, 대안적인 동작에서 판독 전압은 "판 로우(plate low)" 판독 동작으로 지칭될 수 있는 강유전성 커패시터(220)에 걸쳐 양의 전압일 수 있다.
판독 전압(335)은 (예를 들어, 도 2를 참조하여 설명된 바와 같이 선택 구성 요소(250)를 활성화시킴으로써) 메모리 셀(105)이 선택될 때 강유전성 커패시터(220)에 걸쳐 인가될 수 있다. 판독 전압(335)을 강유전성 커패시터(220)에 인가할 때, 전하는 디지트 라인(210) 및 판 라인(215)을 통해 강유전성 커패시터(220) 내로 또는 밖으로 흐를 수 있고, 강유전체 커패시터(220)가 전하 상태(305-a)(예를 들어, 논리 1)에 있었는지 또는 전하 상태(310-a)(예를 들어, 논리 0)에 있었는지 여부에 따라 상이한 전하 상태가 발생할 수 있다.
전하 상태(310-a)(예를 들어, 논리 1)에서 강유전성 커패시터(220)에 판독 동작을 수행할 때, 추가적인 음 전하가 강유전성 커패시터(220)에 걸쳐 축적될 수 있고, 전하 상태는 전하 상태(310-c)의 전하 및 전압에 도달할 때까지 경로(340)를 따를 수 있다. 커패시터(220)를 통해 흐르는 전하량은 디지트 라인(210)의 고유 커패시턴스(예를 들어, 도 2를 참조하여 설명된 고유 커패시턴스(260))와 관련될 수 있다.
따라서, 전하 상태(310-a)와 전하 상태(310-c) 사이의 전이에 의해 도시된 바와 같이, 결과 전압(350)은 주어진 전하 변화에 대한 상대적으로 큰 전압 변화로 인해 상대적으로 큰 음의 값일 수 있다. 따라서, "판 하이" 판독 동작에서 논리 1을 판독할 때, 전하 상태(310-c)에서 VPL의 합 및 (V바닥 - V판)의 값과 동일한 디지트 라인 전압은 상대적으로 낮은 전압일 수 있다. 이러한 판독 동작은 전하 상태(310-a)를 저장한 강유전성 커패시터(220)의 잔류 분극을 변화시키지 않을 수 있고, 따라서 판독 동작을 수행한 후, 강유전성 커패시터(220)는 (예를 들어, 강유전성 커패시터(220)에 걸쳐 0의 순 전압을 인가함으로써) 판독 전압(335)이 제거될 때 경로(340)를 통해 전하 상태(310-a)로 복귀할 수 있다. 따라서, 전하 상태(305-a)를 갖는 강유전성 커패시터(220)에 대해 음의 판독 전압으로 판독 동작을 수행하는 것은 비-파괴적인 판독 프로세스로 고려될 수 있다.
전하 상태(305-a)(예를 들어, 논리 0)에서 강유전성 커패시터(220)에 판독 동작을 수행할 때, 저장된 전하는 순 음 전하가 강유전성 커패시터(220)에 걸쳐 축적될 때 극성을 역전시킬 수 있고, 전하 상태는 전하 상태(305-c)의 전하 및 전압에 도달할 때까지 경로(360)를 따를 수 있다. 커패시터(220)를 통해 흐르는 전하량은 다시 디지트 라인(210)의 고유 커패시턴스(예를 들어, 도 2를 참조하여 설명된 고유 커패시턴스(260))와 관련될 수 있다. 따라서, 전하 상태(305-a)와 전하 상태(305-c) 사이의 전이에 의해 도시된 바와 같이, 결과 전압(355)은 주어진 전하 변화에 대한 상대적으로 작은 전압 변화로 인해 상대적으로 작은 음의 값일 수 있다. 따라서, "판 하이" 판독 동작에서 논리 0을 판독할 때, 전하 상태(310-c)에서 VPL의 합 및 (V바닥 - V판)의 값과 동일한 디지트 라인 전압은 상대적으로 높은 전압일 수 있다.
다양한 예에서, 음의 판독 전압(예를 들어, 판독 전압(335))으로 판독 동작은 전하 상태(305-a)를 저장한 커패시터(220)의 잔류 분극의 감소 또는 반전을 초래할 수 있다. 다시 말해, 강유전성 물질의 속성에 따라, 판독 동작을 수행한 후, 강유전성 커패시터(220)는 (예를 들어, 커패시터(220)에 걸쳐 0의 순 전압을 인가함으로써) 판독 전압(335)이 제거될 때 전하 상태(305-a)로 복귀하지 않을 수 있다. 오히려, 판독 전압(335)으로 판독 동작 후 강유전성 커패시터(220)에 걸쳐 0의 순 전압을 인가할 때, 전하 상태는 분극 크기의 순 감소(예를 들어, 초기 전하 상태(305-a)보다 더 적은 크기로 양으로 분극화된 전하 상태)를 도시하는, 전하 상태(305-c)로부터 전하 상태(305-d)로 경로(365)를 따를 수 있다. 따라서, 전하 상태(305-a)를 갖는 강유전성 커패시터(220) 상에서 음의 판독 전압으로 판독 동작을 수행하는 것은 파괴적인 판독 프로세스일 수 있다. 그러나, 일부 감지 방식에서, 감소된 잔류 분극은 포화된 잔류 분극 상태와 동일한 저장된 논리 상태로서 여전히 판독될 수 있고(예를 들어, 전하 상태(305-a) 및 전하 상태(305-d)로부터 모두 논리 1을 검출하는 것을 지원할 수 있고), 이에 의해 판독 동작에 대해 메모리 셀(105)에 대한 비-휘발성의 정도를 제공할 수 있다.
전하 상태(305-a)로부터 전하 상태(305-d)로 전이하는 것은 메모리 셀의 강유전성 커패시터(220)의 분극이 부분적으로 감소하는 것(예를 들어, 전하 상태(305-a)로부터 전하 상태(305-d)로 전하(Q)의 양이 감소하는 것) 및/또는 부분적으로 반전하는 것과 연관된 감지 동작을 예시하는 것일 수 있다. 다양한 예에서, 감지 동작의 결과로서 메모리 셀(105)의 강유전성 커패시터(220)의 분극의 변화량은 특정 감지 방식에 따라 선택될 수 있다. 일부 예에서, 메모리 셀(105)의 강유전성 커패시터(220)에서 더 큰 분극 변화를 갖는 감지 동작은 메모리 셀(105)의 논리 상태를 검출하는 데 있어서 상대적으로 큰 강건성과 연관될 수 있다. 일부 감지 방식에서, 전하 상태(305-a)에서 강유전성 커패시터(220)의 논리 0을 감지하면 감지 동작 후에 분극이 완전히 역전하여 강유전성 커패시터(220)가 전하 상태(305-a)로부터 전하 상태(310-a)로 전이하는 것을 초래할 수 있다. 이 감지 동작은 감지되는 메모리 셀(105)의 강유전성 커패시터(220)의 포화 분극 크기의 2배에 해당하는 전하의 전이에 기초할 수 있기 때문에 이러한 감지 방식은 "2Pr" 감지 방식으로 지칭될 수 있다.
판독 동작을 개시한 후 전하 상태(305-c) 및 전하 상태(310-c)의 위치는 특정 감지 방식 및 회로부를 포함하는 다수의 인자에 의존할 수 있다. 일부 경우에, 최종 전하는 고유 커패시턴스(260), 적분기 커패시터 등을 포함할 수 있는, 메모리 셀(105)과 결합된 디지트 라인(210)의 순 커패시턴스에 의존할 수 있다. 예를 들어, 강유전성 커패시터(220)가 0V에서 디지트 라인(210)과 전기적으로 결합되고 전압(335)이 판 라인에 인가되면, 강유전성 커패시터(220)로부터 디지트 라인(210)의 순 커패시턴스로 흐르는 전하로 인해 메모리 셀(105)이 선택될 때 디지트 라인(210)의 전압이 상승할 수 있다. 따라서, 감지 구성 요소(130)에서 측정된 전압은 판독 전압(335) 또는 결과 전압(350 또는 355)과 동일하지 않을 수 있고, 대신에 전하 공유 기간에 따른 디지트 라인(210)의 전압에 의존할 수 있다. 판독 동작을 개시할 때 히스테리시스 곡선(300-b) 상의 전하 상태(305-c 및 310-c)의 위치는 디지트 라인(210)의 순 커패시턴스에 의존할 수 있고, 로드(load) 라인 분석을 통해 결정될 수 있고, 예를 들어, 전하 상태(305-c 및 310-c)는 디지트 라인(210)의 순 커패시턴스에 대해 정의될 수 있다. 그 결과, 판독 동작을 개시한 후 강유전체 커패시터(220)의 전압(예를 들어, 전하 상태(310-a)를 저장한 강유전성 커패시터(220)를 판독할 때의 전압(350) 또는 전하 상태(305-a)를 저장한 강유전성 커패시터(220)를 판독할 때의 전압(355))은 상이할 수 있으며, 강유전체 커패시터(220)의 초기 상태에 의존할 수 있다.
강유전체 커패시터(220)의 초기 상태는 판독 동작에 따른 디지트 라인(210)(또는 해당되는 경우 신호 라인(270))의 전압을 참조 전압과 (예를 들어, 도 2를 참조하여 설명된 참조 라인(280)을 통해 또는 공통 액세스 라인을 통해) 비교함으로써 결정될 수 있다. 일부 예에서, 디지트 라인 전압은 강유전성 커패시터(220)에 걸친 최종 전압(예를 들어, 저장된 전하 상태(310-a)를 갖는 강유전성 커패시터(220)를 판독할 때의 전압(350) 또는 저장된 전하 상태(305-a)를 갖는 강유전성 커패시터(220)를 판독할 때의 전압(355))과 판 라인 전압의 합일 수 있다. 일부 예에서, 디지트 라인 전압은 커패시터(220)에 걸친 최종 전압(예를 들어, 저장된 전하 상태(310-a)를 갖는 강유전체 커패시터(220)를 판독할 때의 (전압(335) - 전압(350)) 또는 저장된 전하 상태(305-a)를 갖는 강유전성 커패시터(220)를 판독할 때의 (전압(335) - 전압(355))과 전압(335) 사이의 차이일 수 있다.
일부 감지 방식에서, 참조 전압은 참조 전압이 상이한 논리 상태를 판독함으로써 야기될 수 있는 가능한 전압들 사이에 있도록 생성될 수 있다. 예를 들어, 참조 전압은 논리 0을 판독할 때 결과 디지트 라인 전압보다 더 낮고 논리 1을 판독할 때 결과 디지트 라인 전압보다 더 높도록 선택될 수 있다. 다른 예에서, 디지트 라인이 결합되는 부분과 다른 감지 구성 요소(130)의 부분에서 비교가 이루어질 수 있고, 그리하여, 참조 전압은 논리 0을 판독할 때 감지 구성 요소(130)의 비교 부분에서 결과 전압보다 더 낮고, 논리 1을 판독할 때 감지 구성 요소(130)의 비교 부분에서 결과 전압보다 더 높도록 선택될 수 있다. 감지 구성 요소(130)에 의해 비교하는 동안, 감지에 기초한 전압은 참조 전압보다 더 높거나 더 낮은 것으로 결정될 수 있고, 이에 따라 메모리 셀(105)의 저장된 논리 상태(예를 들어, 논리 0 또는 1)가 결정될 수 있다.
감지 동작 동안, 다양한 메모리 셀(105)을 판독한 결과 신호는 다양한 메모리 셀(105) 사이의 제조 또는 동작 변동의 함수일 수 있다. 예를 들어, 다양한 메모리 셀(105)의 커패시터는 상이한 레벨의 커패시턴스 또는 포화 분극을 가져서, 논리 1은 하나의 메모리 셀로부터 다음 메모리 셀로 상이한 전하 레벨과 연관될 수 있고, 논리 0은 하나의 메모리 셀로부터 다음 메모리 셀로 상이한 전하 레벨과 연관될 수 있도록 할 수 있다. 또한, 고유 커패시턴스(예를 들어, 도 2를 참조하여 설명된 고유 커패시턴스(260))는 메모리 디바이스에서 하나의 디지트 라인(210)으로부터 다음 디지트 라인(210)으로 변할 수 있고, 또한 디지트 라인(210) 내에서도 하나의 메모리 셀(105)의 관점에서 동일한 디지트 라인 상의 다음 메모리 셀(105)로 변할 수 있다. 따라서, 이 이유 및 다른 이유 때문에, 논리 1을 판독하는 것은 하나의 메모리 셀로부터 다음 메모리 셀로 상이한 레벨의 디지트 라인 전압과 연관될 수 있고(예를 들어, 결과 전압(350)은 하나의 메모리 셀(105)을 판독하는 것에서부터 다음 메모리 셀을 판독하는 것으로 변할 수 있고), 논리 0을 판독하는 것은 하나의 메모리 셀로부터 다음 메모리 셀로 상이한 레벨의 디지트 라인 전압과 연관될 수 있다(예를 들어, 결과 전압(355)은 하나의 메모리 셀(105)을 판독하는 것에서부터 다음 메모리 셀을 판독하는 것으로 변할 수 있다).
일부 예에서, 참조 전압은 논리 1을 판독하는 것과 연관된 전압의 통계적 평균과 논리 0을 판독하는 것과 연관된 전압의 통계적 평균 사이에 제공될 수 있으나, 참조 전압은 임의의 주어진 메모리 셀(105)에 대한 논리 상태들 중 하나의 논리 상태를 판독하는 결과 전압에 상대적으로 더 근접할 수 있다. (예를 들어, 메모리 디바이스의 복수의 메모리 셀(105)을 판독하기 위한 통계 값으로서) 특정 논리 상태를 판독한 결과 전압과 참조 전압의 연관된 레벨 사이의 최소 차이는 "최소 판독 전압 차이"라고 지칭될 수 있고, 낮은 최소 판독 전압 차이를 갖는 것은 주어진 메모리 디바이스에서 메모리 셀의 논리 상태를 신뢰성 있게 감지하는 데 어려움과 연관될 수 있다.
제조 변동 및 동작 변동을 받는 복수의 메모리 셀(105)의 논리 상태를 신뢰성 있게 검출하기 위해, 감지 구성 요소(130)는 자가-참조 기법을 이용하도록 설계될 수 있으며, 여기서 메모리 셀(105) 자체는 메모리 셀(105)을 판독할 때 참조 신호를 제공하는 데 관여한다. 그러나, 감지 신호 및 참조 신호를 모두 제공하기 위해 동일한 메모리 셀(105)을 사용할 때, 감지 신호 및 참조 신호는 메모리 셀(105)에 의해 저장된 상태를 변화시키지 않는 액세스 동작을 수행할 때 실질적으로 동일할 수 있다. 예를 들어, 논리 1을 저장하는 (예를 들어, 전하 상태(310-a)를 저장하는) 메모리 셀(105)에 자가-참조 판독 동작을 수행할 때, 전압(335)을 인가하는 것을 포함하는 제1 액세스 동작은 경로(340)를 따를 수 있고, 전압(335)을 인가하는 것을 또한 포함하는 제2 동작은 또한 경로(340)를 따를 수 있고, 제1 및 제2 액세스 동작은 (예를 들어, 메모리 셀(105)의 관점에서) 실질적으로 동일한 액세스 신호를 야기할 수 있다.
이러한 경우에, 메모리 셀(105)에 의해 저장된 논리 상태를 검출하기 위해 감지 신호와 참조 신호 사이의 차이에 의존하는 감지 구성 요소(130)를 사용할 때, 액세스 동작이 실질적으로 동일한 감지 및 참조 신호를 제공할 수 있는 경우에 메모리 디바이스의 일부 다른 부분은 이러한 차이를 제공하도록 요구될 수 있다. 본 발명의 예에 따르면, 감지 구성 요소(130)의 제1 노드(131)와 감지 구성 요소(130)의 제2 노드(132) 사이에 결합 커패시턴스가 제공될 수 있고, 결합 커패시턴스는 메모리 셀(105)에 의해 저장된 논리 상태를 검출하는 데 이용될 수 있는 신호에 적어도 일부 차이를 제공할 수 있다.
도 4는 본 발명의 다양한 실시형태에 따른 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 회로(400)의 일례를 도시한다. 회로(400)는 공통 액세스 라인(410)을 통해 감지 구성 요소(130-b)와 결합된 하나 이상의 메모리 셀(105)(도시되지 않음)의 논리 상태를 감지하기 위한 감지 구성 요소(130-b)를 포함한다. 전기적 신호는 AMPCAP 라인으로 지칭될 수 있는 공통 액세스 라인(410)을 통해 감지 구성 요소(130-b)와 메모리 셀(105) 사이에서 전달될 수 있다. 단일 공통 액세스 라인(410)만이 도시되어 있지만, 감지 구성 요소(130)의 다양한 다른 예는 둘 이상의 메모리 셀(105)을 감지 구성 요소(130-b)와 연결하는 데 사용될 수 있는 둘 이상의 액세스 라인(예를 들어, 둘 이상의 공통 액세스 라인(410))을 포함할 수 있다.
감지 구성 요소(130-b)는 메모리 셀(105)에 의해 저장된 논리 상태를 검출할 때 판독 동작과 연관된 신호를 래칭하는 데 사용될 수 있는 감지 증폭기(430)를 포함할 수 있다. 이러한 래칭과 연관된 전기 신호는 I/O 라인(290-a 및 290-c)을 통해 감지 구성 요소(130-b)(예를 들어, 감지 증폭기(430))와 입력/출력 구성 요소(140)(도시되지 않음) 사이에서 전달될 수 있다. 일부 예에서, 감지 구성 요소(130-b)는 예를 들어, 감지 구성 요소(130-b)의 다양한 동작을 제어할 수 있는, 도 1을 참조하여 설명된 메모리 제어기(150)와 같은 메모리 제어기(도시되지 않음)와 전자 통신할 수 있다.
감지 구성 요소(130-b)는 감지 증폭기(430)와 메모리 셀(105) 사이에 (예를 들어, 감지 증폭기(430)와 공통 액세스 라인(410) 사이에) 결합된 (예를 들어, 이들 사이에 위치된) 제1 노드(131-b)를 포함한다. 감지 구성 요소(130-b)는 감지 증폭기(430)와 메모리 셀(105) 사이에 (예를 들어, 감지 증폭기(430)와 공통 액세스 라인(410) 사이에) 결합된 (예를 들어, 이들 사이에 위치된) 제1 노드(131-b)와 분리된 제2 노드(132-b)를 포함한다. 감지 구성 요소(130-b)는 또한 제1 노드(131-b)와 제2 노드(132-b) 사이에 결합된 (예를 들어, 제1 노드(131-b)와 제2 노드(132-b)를 용량성으로 결합시키는) 결합 커패시턴스(420)를 포함한다. 다시 말해, 제1 노드(131-b)와 제2 노드(132-b)는 결합 커패시턴스(420)를 통해 서로 용량성으로 결합될 수 있다.
일부 예에서, 결합 커패시턴스(420)는 감지 구성 요소의 커패시터 요소일 수 있다. 다시 말해, 결합 커패시턴스(420)는 노드들(예를 들어, 커패시터를 형성하는 것과 연관된 전용 특징부들) 사이에 특정 커패시턴스를 제공하기 위해 감지 구성 요소(130-b)의 노드들 사이에 형성된 특정 특징부를 포함할 수 있다. 일부 예에서, 결합 커패시턴스(420)는 감지 구성 요소(130-b)의 고유 커패시턴스일 수 있다. 다시 말해, 결합 커패시턴스(420)는, 감지 구성 요소(130-b)의 노드들 사이에 형성되어 노드들 사이에 특정 커패시턴스를 제공하고 또한 다른 기능을 제공하는 특징부를 포함할 수 있다. 예를 들어, 결합 커패시턴스(420)는, 근접성과 전기적 절연성으로 인해, 제1 노드(131-b)와 제2 노드(132-b) 사이에 실질적인 용량성 결합부를 제공하는, 제1 및 제2 감지 증폭기 구성 요소의 인접한 전도성 트레이스 또는 표면과 같은, 감지 증폭기(430)의 제1 증폭기 구성 요소 및 감지 증폭기(430)의 제2 증폭기 구성 요소(예를 들어, 감지 증폭기(430)의 서브 구성 요소)의 특징부와 연관될 수 있다. 본 발명에 따른 감지 구성 요소(130)의 다양한 예에서, 결합 커패시턴스(420)는 하나 이상의 커패시터 요소, 고유 커패시턴스를 제공하는 하나 이상의 특징부, 또는 이들의 다양한 조합을 포함할 수 있다.
다양한 예에서, 제1 노드(131-b) 및 제2 노드(132-b)는 하나 이상의 스위칭 구성 요소(도시되지 않음)에 의해 감지 구성 요소(130-b)의 다른 부분과 선택적으로 결합되거나 격리될 수 있다. 예를 들어, 감지 구성 요소(130-b)는 제1 노드와 제2 노드의 용량성 결합부를 선택적으로 조절하는 것을 지원하는, 제1 노드와 제2 노드 사이에 결합된 스위칭 구성 요소를 포함할 수 있다. 추가적으로 또는 대안적으로, 감지 구성 요소(130-b)는 제1 노드와 메모리 셀을 선택적으로 결합하는 것을 지원하는, 메모리 셀과 제1 노드 사이에 결합된 스위칭 구성 요소를 포함할 수 있다. 추가적으로 또는 대안적으로, 감지 구성 요소(130-b)는 메모리 셀과 제2 노드 사이에 결합된 스위칭 구성 요소를 포함할 수 있고, 제3 스위칭 구성 요소는 제2 노드와 메모리 셀을 선택적으로 결합하도록 구성된다. 일부 예에서, 제1 노드(131-b) 또는 제2 노드(132-b) 또는 이 둘 다는 또한 접지 전압원 또는 일부 다른 전압원과 용량성으로 결합될 수 있다.
감지 구성 요소는 높은 감지 구성 요소 소스 전압 및 낮은 감지 구성 요소 소스 전압을 포함하거나 달리 제공될 수 있다. 예를 들어, 감지 구성 요소는 상대적으로 높은 전압 레벨(VH)을 갖는 높은 감지 구성 요소 전압원(265-e)과 결합될 수 있다. 일부 예에서, VH는 VARY로 지칭될 수 있고, 약 1.6V의 전압을 가질 수 있다. 감지 구성 요소는 또한 상대적으로 낮은 전압 레벨(VL)을 갖는 낮은 감지 구성 요소 전압원(265-d)과 결합될 수 있다. 일부 예에서, VL은 접지 또는 사실상 접지 전압(예를 들어, 0V)일 수 있다. 일부 예에서, 감지 구성 요소(130)는 다른 전압원(265)(도시되지 않음)과 결합되거나 이를 포함할 수 있다.
감지 구성 요소(130-b)가 특정 경계를 나타내는 것으로서 파선으로 도시되어 있지만, 이러한 경계는 단지 예시의 목적으로 도시되어 있다. 다시 말해, 본 발명에 따른 감지 구성 요소(130)는 회로(400)에 도시된 파선 경계와 다른 경계를 갖는 것으로 고려될 수 있다. 예를 들어, 감지 구성 요소(130)는 감지 구성 요소(130)의 실질적으로 경계에 제1 노드(131)와 제2 노드(132)를 가져서 공통 액세스 라인(410)이 감지 구성 요소(130) 외부에 개별 브랜치들로 분할되도록 하는 것으로 고려될 수 있다. 또한, 일부 예에서, 감지 구성 요소(130)는 전압원(265-d 및 265-e)과 같은 전압원을 포함하여 전압원들이 감지 구성 요소(130)의 예시적인 경계 내에 있도록 하는 것으로 고려될 수 있다.
결합 커패시턴스(420)를 포함함으로써, 감지 구성 요소(130-b)는 이러한 용량성 결합부를 포함하지 않는 감지 구성 요소에 비해 자가-참조 판독 동작을 지원하기 위한 개선된 기능을 제공할 수 있다. 예를 들어, 감지 신호는 제1 액세스 동작에서 제1 노드(131-b)에서 메모리 셀(105)로부터 생성되거나 발생될 수 있고, 참조 신호는 제2 액세스 동작에서 제2 노드(132-b)에서 동일한 메모리 셀(105)로부터 생성되거나 발생될 수 있다. 제2 노드(132-b)에서 참조 신호를 생성하는 것은 제1 노드(131-a)에서의 거동에 영향을 미칠 수 있다(예를 들어, 제1 노드(131-b)에서의 전압을 변화시키거나 또는 제1 노드(131-a)와 연관된 전하량을 변화시킬 수 있다). 이러한 효과(예를 들어, 결합 커패시턴스(420)에 의해 제공되는 효과)에 의해, 액세스 동작 자체가 실질적으로 동일한 신호(예를 들어, 동일한 전류와 연관된 액세스 동작, 동일한 전압과 연관된 액세스 동작, 또는 동일한 양의 전하와 연관된 액세스 동작)와 연관된 것일 수 있는 경우에도, 감지 구성 요소(130-b)가 제1 노드(131-b)와 제2 노드(132-b) 사이의 신호의 차이를 검출할 수 있다.
도 5는 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 회로(500)의 일례를 도시한다. 회로(500)는 메모리 셀(105-b)의 논리 상태를 감지하기 위한 감지 구성 요소(130-c)를 포함한다. 전기적 신호는, 함께 메모리 셀(105-b)의 단일 액세스 라인으로 지칭될 수 있는 공통 액세스 라인(410-a)(예를 들어, AMPCAP 라인 또는 AMPCAP 노드) 및 디지트 라인(210-c)을 통해 감지 구성 요소(130-c)와 메모리 셀(105-b) 사이에서 전달될 수 있다. 액세스 라인의 신호는 도시된 바와 같이 디지트 라인(210-c) 상의 전압(VDL) 및 공통 액세스 라인(410-a) 상의 VAMPCAP에 의해 도시될 수 있다.
회로는 또한 가변 전압원(550)과 결합될 수 있는 적분기 커패시터(530)를 포함할 수 있다. 적분기 커패시터(530)는 AMPCAP로 지칭될 수 있다. 적분기 커패시터(530)는 제1 단자(531)에서 공통 액세스 라인(410-a)과 결합되고, 제2 단자(532)에서 가변 전압원(550)과 결합될 수 있다. 예시적인 회로(500)는 또한 전압원(510-f)에 의해 인에이블될 수 있는 공통 액세스 라인(410-a)과 디지트 라인(210-a) 사이에 결합된 증폭기(275-a)를 포함할 수 있다.
회로(500)는 (예를 들어, 논리 신호(WL)에 의해) 메모리 셀(105-b)을 선택 또는 선택 해제하기 위한 워드 라인(205-c)을 포함할 수 있다. 회로(500)는 또한 메모리 셀(105-b)의 커패시터의 셀 판에 액세스하기 위한 판 라인(215-c)을 포함할 수 있다. 따라서, 메모리 셀(105-b)은 제1 액세스 라인(예를 들어, 디지트 라인(210-c) 및 공통 액세스 라인(410-a))과 제2 액세스 라인(예를 들어, 워드 라인(205-c)) 사이에 결합된 메모리 셀을 나타낼 수 있다. 전기적 신호는 입력/출력 라인(290-b 및 290-c)을 통해 감지 구성 요소(130-c)와 입력/출력 구성 요소(140)(도시되지 않음) 사이에서 전달될 수 있으며, 여기서 입력/출력 라인(290-b 및 290-c)의 신호는 각각 전압(Vsig 및 Vref)에 의해 도시될 수 있다. 다시 말해, 감지 구성 요소(130-c)는 메모리 셀(105-b)과 결합되고, 입력/출력 구성 요소(140)와 결합될 수 있다.
감지 구성 요소(130-c)는 제1 노드(131-c) 및 제2 노드(132-c)를 가질 수 있으며, 감지 구성 요소(130-c)는 제1 노드(131-c) 및 제2 노드(132-c)에서의 신호에 적어도 부분적으로 기초하여 메모리 셀(105-b)의 논리 상태를 결정하도록 구성될 수 있다. 일부 예에서, 제1 노드(131-c) 및 제2 노드(132-c)는 도 4를 참조하여 설명된 감지 증폭기(430)의 일례일 수 있는 감지 구성 요소(130-c)의 감지 증폭기(430-a)의 노드를 나타낼 수 있다. 제1 노드(131-c) 및 제2 노드(132-c)가 감지 증폭기(430-a)의 예시적인 경계 내에 도시되어 있지만, 본 발명에 따른 다양한 예에서, 제1 노드(131-c) 및 제2 노드(132-c)는 감지 증폭기(430-a)의 예시적인 경계 내에 위치되거나, 감지 증폭기(430-a)의 예시적인 경계에 위치되거나, 또는 감지 증폭기(430-a)의 예시적인 경계 외부에 위치될 수 있다. 일부 예에서, (예를 들어, 제1 노드(131-c) 또는 제2 노드(132-c) 중 어느 것에 대해) 이러한 위치 중 둘 이상은 전기적으로 등가일 수 있다.
일부 예에서, 제1 노드(131-c)는 신호 노드로 지칭될 수 있고, 감지 구성 요소(130-c)의 신호 라인(SL)과 전기적으로 등가이거나 그렇지 않으면 연관(예를 들어, 결합)될 수 있다. 제1 노드(131-c)는 논리 신호(SW4)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-d)를 통해 공통 액세스 라인(410-a)과 결합될 수 있다. 다시 말해, 스위칭 구성 요소(520-d)는, 메모리 셀(105-b)과 제1 노드(131-c) 사이에 결합되고, 제1 노드(131-c)와 메모리 셀(105-b)을 선택적으로 결합하도록 구성된 스위칭 구성 요소(520)를 예시할 수 있다.
일부 예에서, 제2 노드(132-c)는 참조 노드로 지칭될 수 있고, 감지 구성 요소(130-c)의 참조 라인(RL)과 전기적으로 등가이거나 이 참조 라인과 연관(예를 들어, 결합)될 수 있다. 제2 노드(132-c)는 논리 신호(SW5)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-e)를 통해 공통 액세스 라인(410-a)과 결합될 수 있다. 다시 말해, 스위칭 구성 요소(520-e)는, 메모리 셀(105-b)과 제2 노드(132-c) 사이에 결합되고 제2 노드(132-c)와 메모리 셀(105-b)을 선택적으로 결합하도록 구성된 스위칭 구성 요소(520)를 예시할 수 있다.
일부 예에서, 제1 노드(131) 및 제2 노드(132)는 회로(500)에 예시된 제1 노드(131-c) 및 제2 노드(132-c)의 위치와 전기적으로 등가일 수도 있고 아닐 수도 있는 감지 구성 요소(130-c)의 상이한 부분에 위치될 수 있다. 예를 들어, 제1 노드(131-c)는 (예를 들어, 이러한 위치와 전기적으로 등가인) 감지 증폭기(430-a) 외부에 위치된 것으로 고려될 수 있으며, 이에 따라 제1 노드(131-c)는 감지 증폭기(430-a)와 메모리 셀(105-b) 사이에 결합된 (예를 들어, 이들 사이에 위치된) 것으로 고려될 수 있다. 다른 예에서, 제2 노드(132-c)는 (예를 들어, 이러한 위치와 전기적으로 등가인) 감지 증폭기(430-a) 외부에 위치된 것으로 고려될 수 있고, 이에 따라 제2 노드(132-c)는 감지 증폭기(430-a)와 메모리 셀(105-b) 사이에 결합된 (예를 들어, 이들 사이에 위치된) 것으로 또한 고려될 수 있다. 일부 예에서, 제1 노드(131-c)는 입력/출력 라인(290-b)과 전기적으로 등가일 수 있고, 제2 노드(132-c)는 입력/출력 라인(290-c)과 전기적으로 등가일 수 있다. 다른 예에서, 제1 노드(131-c) 및 제2 노드(132-c)는 감지 구성 요소(130)의 다른 부분을 지칭할 수 있고, 입력/출력 라인(290)과 전기적으로 등가일 수도 있고 아닐 수도 있다.
본 발명의 예에 따르면, 제1 노드(131-c)와 제2 노드(132-c)는 서로 용량성으로 결합될 수 있다. 예를 들어, 회로(500)는 감지 증폭기(430-a)의 고유 커패시턴스를 예시할 수 있는 결합 커패시턴스(420-a)를 포함할 수 있다. 결합 커패시턴스(420-a)는, 노드들 사이에 특정 커패시턴스를 제공하고 또한 다른 기능을 제공하는, 제1 노드(131-c)와 제2 노드(132-c) 사이에 형성된 특징부를 포함할 수 있다. 예를 들어, 감지 증폭기(430-a)는 제1 증폭기(540-a) 및 제2 증폭기(540-b)와 같은 하나 이상의 증폭기 구성 요소를 포함할 수 있다. 결합 커패시턴스(420-a)는, 근접성 및 전기적 절연성으로 인해 결합 커패시턴스(420-a)의 용량성 속성을 제공하는, 제1 증폭기(540-a) 및 제2 증폭기(540-b)의 인접 전도성 트레이스 또는 표면과 같은 제1 증폭기(540-a) 및 제2 증폭기(540-b)의 특징부와 연관될 수 있다.
추가적으로 또는 대안적으로, 일부 예에서, 회로(500)는 감지 구성 요소(130-c)의 커패시터 요소를 예시할 수 있는 결합 커패시턴스(420-b)를 포함할 수 있다. 다양한 예에서, 결합 커패시턴스(420-b)는 감지 증폭기(430-a)와 연관되거나 연관되지 않을 수 있다(예를 들어, 감지 증폭기의 예시적인 경계 내에 포함되거나 포함되지 않을 수 있다). 용량성 결합부(420-b)는 노드들 사이에 특정 커패시턴스를 제공하기 위해 제1 노드(131-c)와 제2 노드(132-c) 사이에 형성된 특정 특징부를 포함할 수 있다. 일부 예에서, 결합 커패시턴스(420-b)는 (예를 들어, 스위칭 구성 요소에 의해) 선택적으로 조절될 수 있다. 예를 들어, 회로(500)는 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부를 활성화 또는 비활성화시킬 수 있는 논리 신호(SW6)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-f)를 포함할 수 있다. 다시 말해, 스위칭 구성 요소(520-f)는, 제1 노드(131-c)와 제2 노드(132-c) 사이에 결합되고, 제2 노드(132-c)와 제1 노드(131-c)의 용량성 결합부를 선택적으로 조절(예를 들어, 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부를 선택적으로 조절)하도록 구성된 스위칭 구성 요소(520)를 예시할 수 있다.
다른 예에서, 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스(420-b)와 스위칭 구성 요소(520-f)의 순서는 교환될 수 있다. 본 발명에 따른 감지 구성 요소(130)의 다양한 예는 결합 커패시턴스(420-a)(예를 들어, 고유 용량성 결합부) 중 하나 이상, 결합 커패시턴스(420-b)(예를 들어, 커패시터 요소) 중 하나 이상, 또는 이들의 다양한 조합을 포함할 수 있다.
회로(500)는 예시적인 회로(500)를 포함하는 메모리 디바이스의 다양한 전압 공급원 및/또는 공통 접지 또는 사실상 접지점과 결합될 수 있는 다양한 전압원(510)을 포함할 수 있다.
전압원(510-a)은 다른 전압을 형성하는 전압(V0)을 갖는 공통 참조 전압과 연관될 수 있는 공통 접지점(예를 들어, 섀시 접지, 중성점 등)을 나타낼 수 있다. 전압원(510-a)은 디지트 라인(210-c)의 고유 커패시턴스(260-c)를 통해 디지트 라인(210-c)과 결합될 수 있다.
전압(V1)을 갖는 전압원(510-b)은 판 라인 전압원을 나타낼 수 있고, 메모리 셀(105-b)의 판 라인(215-c)을 통해 메모리 셀(105-b)과 결합될 수 있다. 다양한 예에서, 전압원(510-b)은 도 3의 히스테리시스 곡선(300-a 및 300-b)을 참조하여 설명된 동작을 포함하여 액세스 동작(예를 들어, 판독 동작 또는 기입 동작)을 위해 사용될 수 있다.
전압(V2)을 갖는 전압원(510-c)은 프리차지(precharge) 전압원을 나타낼 수 있고, 논리 신호(SW2)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-b)를 통해 공통 액세스 라인(410-a)과 결합될 수 있다.
회로(500)의 예에서, 가변 전압원(550)은 전압(V3)을 갖는 전압원(510-d) 및 전압(V4)을 갖는 전압원(510-e)을 포함할 수 있고, 이는 논리 신호(SW3)를 통해 스위칭 구성 요소(520-c)에 의해 적분기 커패시터(530)와 연결하기 위해 선택될 수 있다. 일부 예에서, 전압원(510-d)은 공통 접지점(도시되지 않음)과 결합될 수 있다. 다른 예에서, 전압원(510-d)은 양 또는 음의 전압을 제공하는 전압 공급원과 결합될 수 있다. 전압원(510-e)은 전압원(510-d)의 전압보다 더 높은 전압(예를 들어, 더 높은 크기)을 갖는 전압 공급원과 결합될 수 있으며, 이에 의해 다양한 액세스 동작을 위해 (예를 들어, V4-V3과 같거나 또는 전압원(510-d)이 접지된 경우에는 간단히 V4인 전압원(510-e)과 전압원(510-d) 사이의 전압의 차이에 따라) 본 명세서에 설명된 승압 기능을 제공할 수 있다. 가변 전압원(550)이 2개의 전압원(510) 및 스위칭 구성 요소(520)를 포함하는 것으로 도시되어 있지만, 본 발명의 동작을 지원하는 가변 전압원(550)은 적분기 커패시터(530)의 제2 단자(532)에 가변 전압을 제공하는 전압 버퍼와 같은 다른 구성을 포함할 수 있다.
전압(V5)을 갖는 전압원(510-f)은 증폭기 전압원(예를 들어, 캐스코드 전압원)을 나타낼 수 있고, 도 2를 참조하여 설명된 증폭기(275)의 일례일 수 있는 증폭기(275-a)와 결합될 수 있다. 예를 들어, 증폭기(275-a)는 트랜지스터일 수 있고, 전압원(510-l)은 트랜지스터의 게이트와 결합될 수 있다. 증폭기(275-a)는 제1 단자에서 공통 액세스 라인(410-a) 및 제2 단자에서 디지트 라인(210-c)과 결합될 수 있다. 다시 말해, 증폭기(275-a)는 디지트 라인(210-c)과 공통 액세스 라인(410-a) 사이에 결합될 수 있다.
증폭기(275-a)는 디지트 라인(210-c)과 공통 액세스 라인(410-a) 간에 신호의 변환을 제공할 수 있다. 예를 들어, 증폭기(275-a)는 디지트 라인(210-c)의 전압이 감소할 때 (예를 들어, 메모리 셀(105-b)이 선택될 때), 전압원(510-f)에 의해 공급되거나 인에이블될 때 공통 액세스 라인(410-a)으로부터 디지트 라인(210-c)으로의 전하 흐름(예를 들어, 전기 전류)을 허용할 수 있다. 디지트 라인(210-c)으로 상대적으로 작은 전하 흐름은 공통 액세스 라인(410-a)의 전압 변화가 상대적으로 작은 것과 연관될 수 있는 반면, 디지트 라인(210-c)으로 상대적으로 큰 전하 흐름은 공통 액세스 라인(410-a)의 전압 변화가 상대적으로 큰 것과 연관될 수 있다. 공통 액세스 라인(410-a)의 순 커패시턴스에 따르면, 예를 들어, 공통 액세스 라인(410-a)은 메모리 셀(105-b)을 선택한 후 증폭기(275-a)에 걸친 전하의 흐름에 따라 상대적으로 작은 전압 변화 또는 상대적으로 큰 전압 변화를 겪을 수 있다. 일부 예에서, 증폭기(275-a)는 논리 신호(SW1)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-a)에 의해 디지트 라인(210-c)으로부터 격리될 수 있다. 증폭기(275-a)는 또한 증폭기(275-a)가 디지트 라인(210-c)의 전압에 응답하여 전하의 흐름을 조정하는 방식과 관련된 "전압 조정기" 또는 "바이어스 구성 요소"라고도 지칭될 수 있다.
전압원(510-g)은 전압(V6)을 갖는 참조 전압원과 연관될 수 있는 신호측 감지 구성 요소 참조점(예를 들어, 섀시 접지, 중성점 등)을 나타낼 수 있다. 다양한 예에서, 전압원(510-g)은 전압원(510-a)의 공통 접지점과 동일한 참조점과 연관되거나 연관되지 않을 수 있다. 전압원(510-g)은 커패시턴스(560-a)를 통해 감지 구성 요소(130-c)(예를 들어, 전기적으로 등가이거나 등가이지 않을 수 있는 감지 구성 요소(130-c)의 신호 라인 또는 제1 노드(131-c))와 결합될 수 있다. 따라서, 일부 예에서, 제1 노드(131-c)는 접지 전압원일 수 있는 전압원(510-g)과 (예를 들어, 커패시턴스(560-a)를 통해) 용량성으로 결합될 수 있다. 다양한 예에서, 커패시턴스(560-a)는 감지 구성 요소(130-c)의 일부로서 포함되는 것으로 고려되거나 고려되지 않을 수 있다.
전압원(510-h)은 전압(V7)을 갖는 참조 전압원과 연관될 수 있는 참조측 감지 구성 요소 참조점(예를 들어, 섀시 접지, 중성점 등)을 나타낼 수 있다. 다양한 예에서, 전압원(510-h)은 전압원(510-a)의 공통 접지점과 동일한 참조점과 연관되거나 연관되지 않을 수 있고, 전압원(510-g)과 동일한 전압 레벨과 연관되거나 연관되지 않을 수 있다. 예를 들어, 전압원(510-h)은 감지 구성 요소(130-c)의 대칭성을 개선하기 위해 전압원(510-g)과 동일한 전압을 갖도록 선택될 수 있고, 또는 전압원(510-h)은 제1 노드(131-c)와 제2 노드(132-c) 사이의 신호를 바이어싱하기 위해 전압원(510-g)과 다른 전압을 갖도록 선택될 수 있다.
전압원(510-h)은 커패시턴스(560-b)를 통해 감지 구성 요소(130-c)(예를 들어, 전기적으로 등가일 수도 있고 아닐 수도 있는 감지 구성 요소(130-c)의 참조 라인 또는 제2 노드(132-c))와 결합될 수 있다. 따라서, 일부 예에서, 제2 노드(132-c)는 접지 전압원일 수 있는 전압원(510-h)과 (예를 들어, 커패시턴스(560-b)를 통해) 용량성으로 결합될 수 있다. 커패시턴스(560-b)는 커패시턴스(560-a)와 동일하거나 상이한 양의 커패시턴스를 가질 수 있다. 예를 들어, 커패시턴스(560-b)는 감지 구성 요소(130-c)의 대칭성을 개선하기 위해 커패시턴스(560-a)와 동일한 양의 커패시턴스를 갖도록 선택될 수 있고, 또는 커패시턴스(560-b)는 제1 노드(131-c)와 제2 노드(132-c) 사이의 신호를 바이어싱하기 위해 커패시턴스(560-a)와 다른 양의 커패시턴스를 갖도록 선택될 수 있다. 다양한 예에서, 커패시턴스(560-b)는 감지 구성 요소(130-c)의 일부로서 포함되는 것으로 고려되거나 고려되지 않을 수 있다.
회로(500)의 예는 또한 공통 접지, 섀시 접지 또는 중성점(예를 들어, 전압원(510-a)과 동일한 전압 공급원 또는 참조점), 또는 일부 다른 전압 공급원과 각각 연관될 수 있는 다양한 등화 전압원을 포함할 수 있다.
전압(V8)을 갖는 전압원(510-i)은 참조측 등화 전압원을 나타낼 수 있고, 논리 신호(EQ0)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-i)를 통해 감지 구성 요소(130-c)(예를 들어, 전기적으로 등가일 수도 있고 아닐 수도 있는 감지 구성 요소(130-c)의 참조 라인 또는 제2 노드(132-c))와 결합될 수 있다.
전압(V9)을 갖는 전압원(510-j)은 신호측 등화 전압원을 나타낼 수 있고, 논리 신호(EQ1)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-j)를 통해 감지 구성 요소(130-c)(예를 들어, 전기적으로 등가일 수도 있고 아닐 수도 있는 감지 구성 요소(130-c)의 신호 라인 또는 제1 노드(131-c))와 결합될 수 있다.
전압(V10)을 갖는 전압원(510-k)은 디지트 라인 등화 전압원을 나타낼 수 있고, 논리 신호(EQ2)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-k)를 통해 디지트 라인(210-c)과 결합될 수 있다.
회로(500)의 예는 또한 도 2를 참조하여 설명된 전압원(265-b 및 265-c)의 예일 수 있는 감지 증폭기 전압원을 포함할 수 있다.
전압(V11)을 갖는 전압원(510-l)은 감지 증폭기 저전압원을 나타낼 수 있고, 논리 신호(SW7)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-g)를 통해 감지 증폭기(430-a)(예를 들어, 증폭기(540-b))와 결합될 수 있다.
전압(V12)을 갖는 전압원(510-m)은 감지 증폭기 고전압원을 나타낼 수 있고, 논리 신호(SW8)에 의해 활성화 또는 비활성화될 수 있는 스위칭 구성 요소(520-h)를 통해 감지 증폭기(430-a)(예를 들어, 증폭기(540-a))와 결합될 수 있다.
회로(500)에 예시된 각각의 논리 신호(예를 들어, SW1 내지 SW8, EQ0 내지 EQ2 및 WL)는 도 1을 참조하여 설명된 메모리 제어기(150)와 같은 메모리 제어기(도시되지 않음)에 의해 제공될 수 있다. 일부 예에서, 특정 논리 신호는 다른 구성 요소에 의해 제공될 수 있다. 예를 들어, 논리 신호(WL)는 도 1을 참조하여 설명된 행 디코더(125)와 같은 행 디코더(도시되지 않음)에 의해 제공될 수 있다.
일부 예에서, 전압원(510-l 및 510-m)은 특정 입력 또는 출력 파라미터에 따라 선택될 수 있다. 예를 들어, 전압원(510-l 및 510-m)은 특정 DRAM 또는 FeRAM 규약과 같은 특정 I/O 구성 요소 규약에 따라 각각 실질적으로 0V 및 1V에 있을 수 있다.
다양한 예에서, 전압원(510)은 예시적인 회로(500)를 포함하는 메모리 디바이스의 상이한 구성의 전압 공급원 및/또는 공통 접지 또는 사실상 접지점과 결합될 수 있다. 예를 들어, 일부 실시형태에서, 전압원(510-a, 510-d, 510-g, 510-h, 510-i, 510-j, 510-k 및 510-l) 또는 이들의 임의의 조합은 동일한 접지점 또는 사실상 접지점과 결합될 수 있으며, 메모리 셀(105-b)에 액세스하는 다양한 동작을 위해 실질적으로 동일한 참조 전압을 제공할 수 있다.
일부 실시형태에서, 여러 전압원(510)은 메모리 디바이스의 동일한 전압 공급원과 결합될 수 있다. 예를 들어, 일부 실시형태에서, 전압원(510-c 및 510-e)은 특정 전압(예를 들어, "VARY"로 지칭될 수 있는 1.5V의 전압)을 갖는 전압 공급원과 결합될 수 있다. 이러한 실시형태에서, 공통 액세스 라인(410-a)은 감지를 위해 워드 라인(205-a)을 통해 메모리 셀(105-b)을 선택하기 이전에 실질적으로 2*VARY 또는 대략 3.0V의 전압으로 승압될 수 있다.
전압원(510)이 공통 전압 공급원 및/또는 접지점과 결합될 수 있지만, 공통 전압 공급원 또는 공통 접지점과 결합된 전압원(510) 각각의 전압은 각각의 전압원(510)과 이와 연관된 공통 전압 공급원 또는 공통 접지점 사이의 회로(500)(예를 들어, 전도체 길이, 폭, 저항, 커패시턴스 등)의 다양한 차이로 인해 상이할 수 있다.
도 6a 및 도 6b는 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하는 예시적인 판독 동작의 동작을 도시하는 타이밍도(600)를 도시한다. 타이밍도(600)는 도 5의 예시적인 회로(500)의 구성 요소를 참조하여 설명되고, 자가-참조 판독 동작의 일례를 예시할 수 있다.
타이밍도(600)의 예에서, 메모리 셀(105-b)은 (예를 들어, 도 3을 참조하여) 본 명세서에 설명된 바와 같이 초기에 논리 1 상태를 저장한다. 또한, 전압원(510-a, 510-d, 510-g, 510-h, 510-i, 510-j, 510-k 및 510-l)은 (예를 들어, 접지 또는 사실상 접지에 따라) 접지되어, 그리하여 0의 전압(예를 들어, V0 = 0V, V3 = 0V, V6 = 0V, V7 = 0V, V8 = 0V, V9 = 0V, V10 = 0V 및 V11 = 0V)에 있는 것으로 고려된다. 그러나, 본 발명에 따른 자가-참조 판독 동작의 다른 예에서, 전압원(510-a, 510-d, 510-g, 510-h, 510-i, 510-j, 510-k 및 510-l)은 0이 아닌 전압에 있을 수 있고, 이에 따라 타이밍도(600)에 의해 예시된 전압이 조절될 수 있다.
일부 예에서, 타이밍도(600)의 동작을 개시하기 이전에, 디지트 라인(210-c) 및 판 라인(215-c)은 동일한 전압으로 제어될 수 있으며, 이는 메모리 셀(105-b)에 걸친 전하 누설을 최소화할 수 있다. 예를 들어, 타이밍도(600)에 따르면, 디지트 라인(210-c)은 판 라인(215-c)의 초기 전압과 동일할 수 있는 0V의 초기 전압을 가질 수 있다. 일부 예에서, 디지트 라인(210-c)은 (예를 들어, 논리 신호(EQ2)를 활성화시킨 결과 스위칭 구성 요소(520-k)를 활성화시킴으로써) 타이밍도(600)의 동작 이전에 등화되었을 수 있고, 이는 디지트 라인(210-c)을 등화 전압원(예를 들어, 전압원(510-k))과 결합할 수 있다. 다른 예에서, 디지트 라인(210-c) 및 판 라인(215-c)은 접지 전압과 다른 일부 다른 초기 전압을 가질 수 있다. 또한, 타이밍도(600)는 워드 라인이 선택되지 않은 (예를 들어, 논리 신호(WL)가 비활성화된) 초기 상태에서 시작될 수 있고, 디지트 라인(210-c)은 등화 전압원(510-k)으로부터 격리된다(예를 들어, 논리 신호(EQ2)가 비활성화된다).
(601)에서, 판독 동작은 제1 노드(131-c)를 등화시키는 (예를 들어, 감지 구성 요소(130-c)의 신호 라인을 등화시키는) 것을 포함할 수 있다. 예를 들어, (601)에서, 판독 동작은 (예를 들어, 논리 신호(EQ1)를 활성화시킴으로써) 제1 노드(131-c)를 등화 전압원(예를 들어, 전압원(510-j))과 결합할 수 있는 스위칭 구성 요소(520-j)를 활성화시키는 것을 포함할 수 있다. 따라서, (601)에서, 제1 노드(131-c)에서의 전압(예를 들어, Vsig)은 등화 전압(예를 들어, 0V)이 될 수 있으며, 이는 제1 노드(131-c)의 초기 조건과 상이하거나 상이하지 않을 수 있다.
(602)에서, 판독 동작은 (예를 들어, 논리 신호(SW2)를 활성화시킴으로써) 스위칭 구성 요소(520-b)를 활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-b)를 활성화시키면 전압원(510-c)을 공통 액세스 라인(410-a)과 연결할 수 있고, 따라서, 공통 액세스 라인(410-a)의 전압(예를 들어, VAMPCAP)은 전하가 적분기 커패시터(530)로 흐를 때 전압 레벨(V2)로 상승할 수 있다. (602)에서 스위칭 구성 요소(520-b)를 활성화시키면 적분기 커패시터(530)에 대해 제1 프리차지 동작이 개시될 수 있다. 예를 들어, (602)에서, 스위칭 구성 요소(520-c)는 전압원(510-d)(예를 들어, 0V의 접지 또는 사실상 접지 전압)이 적분기 커패시터(530)의 제2 단자(532)와 결합되고, 전압원(510-c)이 적분기 커패시터(530)의 제1 단자(531)와 결합되도록 비활성화될 수 있다. 따라서, 적분기 커패시터(530)는 전압원(510-c)과 전압원(510-d) 사이의 전압 차이에 따라 충전될 수 있다.
(603)에서, 판독 동작은 (예를 들어, 논리 신호(SW2)를 비활성화시킴으로써) 스위칭 구성 요소(520-b)를 비활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-b)를 비활성화시키면 전압원(510-c)을 공통 액세스 라인(410-a)으로부터 격리할 수 있고, 공통 액세스 라인(410-a)의 전압은 전압 레벨(V2)로 유지될 수 있다. 스위칭 구성 요소(520-b)를 비활성화시킬 때, 공통 액세스 라인(410-a) 및 이에 따라 적분기 커패시터(530)의 제1 단자(531)는 플로팅될 수 있다.
(604)에서, 판독 동작은 (예를 들어, 논리 신호(SW3)를 활성화시킴으로써) 스위칭 구성 요소(520-c)를 활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-c)를 활성화시키면 전압원(510-d)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것에서부터 전압원(510-e)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것으로 전이될 수 있다. 적분기 커패시터(530)의 제2 단자(532)를 더 높은 전압의 전압원에 연결함으로써, 적분기 커패시터(530)에 의해 저장된 전하는 더 높은 전압으로 승압될 수 있고, 아애 따라 적분기 커패시터(530)의 제1 단자(531)와 결합된 공통 액세스 라인(410-a)의 전압(예를 들어, VAMPCAP)은 전압 레벨(V2 + V4)로 상승할 수 있다. 따라서, 스위칭 구성 요소(520-c)를 활성화시키면 적분기 커패시터(530)에 대해 제1 승압 동작을 개시할 수 있다.
(605)에서, 판독 동작은 등화 전압원(510-j)으로부터 제1 노드(131-c)를 격리하는 것을 포함할 수 있다. 예를 들어, (605)에서, 판독 동작은 (예를 들어, 논리 신호(EQ1)를 비활성화시킴으로써) 제1 노드(131-c)를 등화 전압원(예를 들어, 전압원(510-j))으로부터 분리할 수 있는 스위칭 구성 요소(520-j)를 비활성화시키는 것을 포함할 수 있다. (605)에서, 제1 노드(131-c)에서의 전압은 등화 전압(예를 들어, 0V)으로 유지될 수 있다. 일부 예에서, 동작(601 내지 605)은 제1 프리차지 동작으로 지칭될 수 있다.
(606)에서, 판독 동작은 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스를 인에이블하는 것을 포함할 수 있다. 예를 들어, (606)에서, 판독 동작은 (예를 들어, 논리 신호(SW6)를 활성화시킴으로써) 결합 커패시턴스(420-b)(예를 들어, 감지 구성 요소(130-c)의 커패시터 요소)를 통해 제2 노드(132-c)와 제1 노드(131-c)를 결합할 수 있는 스위칭 구성 요소(520-f)를 활성화시키는 것을 포함할 수 있다. 결합 커패시턴스(420-b) 또는 스위칭 구성 요소(520-f)를 포함하지 않는 감지 구성 요소(130)로 수행된 자가-참조 판독 동작의 예에서, (606)의 동작은 생략될 수 있다.
(607)에서, 판독 동작은 메모리 셀(105-b)과 연관된 디지트 라인(210-c)과 공통 액세스 라인(410-c)을 결합하는 것을 포함할 수 있다. 예를 들어, (607)에서, 판독 동작은 (예를 들어, 논리 신호(SW1)를 활성화시킴으로써) 스위칭 구성 요소(520-a)를 활성화시키는 것을 포함할 수 있다. 그 결과, 전하가 디지트 라인(210-c)의 고유 커패시턴스(260-c)와 적분기 커패시터(530) 간에 증폭기(275-a)를 통해 공유될 수 있다.
일부 예에서, (607)에서 디지트 라인의 전압(예를 들어, VDL)은 전압원(510-f)(예를 들어, V5) 아래에 있을 수 있고, 이는 증폭기(275-a)의 임계 전압이 초과될 수 있게 한다. 증폭기(275-a)의 임계 전압이 초과되면, 증폭기(275-a)의 특성에 따라 전압원(510-f)으로부터의 상대적으로 적은 양의 전하뿐만 아니라 전하가 공통 액세스 라인(410-c)으로부터 (예를 들어, 적분기 커패시터(530)로부터) 증폭기(275-c)를 거쳐 디지트 라인(210-c)으로 흐를 수 있다. 따라서, 디지트 라인(210-c)의 전압이 V5-Vth,amp와 같은 전압 레벨에 도달할 때까지 전하가 디지트 라인(210-c)으로 흐를 수 있다. 따라서, 전하가 적분기 커패시터(530) 밖으로 흐를 때, 공통 액세스 라인(410-c)의 전압은 전압(VAMPCAP)의 강하로 예시된, 520-a의 스위칭 구성 요소를 활성화시킨 후에 강하될 수 있다.
(608)에서, 판독 동작은 (예를 들어, 논리 신호(WL)를 통해 워드 라인을 활성화시킴으로써) 메모리 셀(105-b)을 선택하는 것을 포함할 수 있다. 메모리 셀(105-b)을 선택하면 메모리 셀(105-b)의 커패시터가 디지트 라인(210-c)과 결합될 수 있다. 따라서, 전하가 메모리 셀(105-b), 디지트 라인(210-c) 및 공통 액세스 라인(410-a) 간에 공유될 수 있고, 이는 메모리 셀(105-b)에 저장된 논리 상태(예를 들어, 전하 및/또는 분극)에 의존할 수 있다. 메모리 셀(105-b)에 인가되는 전압은 도 3을 참조하여 설명된 전압(335)에 대응할 수 있고, 이는 본 명세서에 설명된 바와 같은 2Pr 감지 방식을 지원할 수 있다(예를 들어, 타이밍도(600)의 동작은 2Pr 자가-참조 판독 동작을 예시할 수 있다).
예를 들어, 메모리 셀(105-b)이 논리 1을 저장할 때, 메모리 셀(105-b)의 커패시터는 음의 분극에 의해 음의 전하(예를 들어, 도 3을 참조하여 설명된 전하 상태(310a))를 저장할 수 있다. 따라서, 논리 1을 저장하는 메모리 셀(105-b)이 선택될 때, (예를 들어, 논리 0을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 적은 양의 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐를 수 있다. 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐를 때, 디지트 라인(210-c)의 전압이 다시 강하될 수 있고, 이는 증폭기(275-a)의 임계 전압이 다시 초과될 수 있게 한다. 증폭기(275-a)의 임계 전압이 초과되면, 증폭기(275-c)의 특성에 따라, 전압원(510-f)으로부터의 상대적으로 적은 양의 전하뿐만 아니라 전하가 공통 액세스 라인(410-a)으로부터 (예를 들어, 적분기 커패시터(530)로부터) 증폭기(275-a)를 거쳐 디지트 라인(210-c)으로 계속 흐를 수 있다. 따라서, 디지트 라인(210-c)의 전압이 V5-Vth,amp와 같은 전압 레벨로 다시 복귀할 때까지 전하가 디지트 라인(210-c)으로 흐를 수 있다. (608)에서 상대적으로 적은 양의 전하가 메모리 셀(105-b)로 흐르기 때문에 논리 1을 저장하는 메모리 셀(105-b)을 선택할 때, 공통 액세스 라인(410-a)은 전압(VAMPCAP,1)의 강하로 도시된, 메모리 셀(105-b)을 선택한 후에 (예를 들어, 논리 0을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 작은 전압 강하를 겪을 수 있다.
다른 예에서, 메모리 셀(105-b)이 논리 0을 저장할 때, 메모리 셀(105-b)의 커패시터는 양의 분극에 의해 양의 전하(예를 들어, 도 3을 참조하여 설명된 전하 상태(305-a))를 저장할 수 있다. 따라서, 논리 0을 저장하는 메모리 셀(105-b)이 선택될 때, (예를 들어, 논리 1을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 많은 양의 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐를 수 있다. 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐르면 디지트 라인(210-c)의 전압이 다시 강하할 수 있고, 이는 증폭기(275-a)의 임계 전압이 다시 초과될 수 있게 한다. 증폭기(275-a)의 임계 전압이 초과되면, 증폭기(275-c)의 특성에 따라, 전압원(510-f)으로부터의 상대적으로 적은 양의 전하뿐만 아니라 전하가 공통 액세스 라인(410-a)으로부터 (예를 들어, 적분기 커패시터(530)로부터) 증폭기(275-a)를 거쳐 디지트 라인(210-c)으로 계속 흐를 수 있다. 따라서, 디지트 라인(210-c)의 전압이 V5-Vth,amp와 같은 전압 레벨로 다시 복귀할 때까지 전하가 디지트 라인(210-c)으로 흐를 수 있다. (608)에서 상대적으로 많은 양의 전하가 메모리 셀(105-b)로 흐르기 때문에, 논리 0을 저장하는 메모리 셀(105-b)을 선택할 때, 공통 액세스 라인(410-a)은 전압(VAMPCAP,0)의 강하에 의해 도시된, 메모리 셀(105-b)을 선택한 후에 (예를 들어, 논리 1을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 큰 전압 강하를 겪을 수 있다.
메모리 셀(105-b)이 원래 논리 0 또는 논리 1 상태를 저장했는지 여부에 관계없이, (608)에서의 동작으로 이어지고 이 동작을 포함하는 동작은 논리 1 상태를 메모리 셀(105-b)에 기입할 수 있다. 예를 들어, FeRAM 메모리 셀(105)에 적용될 때, (608)에서의 동작으로 이어지고 이 동작을 포함하는 동작은, 전압이 메모리 셀(105-b)에 인가되는 것, 또는 전하량이 메모리 셀(105-b)을 통해 흐르는 것에 대응할 수 있고, 이는 메모리 셀(105-b)을 실질적으로 분극시킨다(예를 들어, 메모리 셀(105-b)을 음의 분극으로 포화시킨다). 따라서, (608)의 동작 후에, 메모리 셀(105-b)은 논리 1 상태와 연관될 수 있으나, 메모리 셀(105-b)은 (608)의 동작 직후에 전하 상태(310-a)로 복귀하지 않을 수 있다(예를 들어, 메모리 셀(105-b)은 도 3을 참조하여 설명된 경로(340)를 따라 일부 다른 지점에 있을 수 있다). 메모리 셀(105)(예를 들어, DRAM, PCM 등)의 다른 예에서, 메모리 셀(105)은 타이밍도(600)의 동작 이전에 메모리 셀(105)에 의해 저장된 논리 상태에 관계없이, 특정 논리 상태(예를 들어, 논리 1)와 연관될 수 있다.
(609)에서, 판독 동작은 증폭기(275-a) 및 공통 액세스 라인(410-a)으로부터 메모리 셀을 격리하는 것을 포함할 수 있다. 예를 들어, (609)에서, 판독 동작은 (예를 들어, 논리 신호(SW1)를 비활성화시킴으로써) 스위칭 구성 요소(520-a)를 비활성화시키는 것을 포함할 수 있다. 공통 액세스 라인(410-c)의 전압은 실질적으로 (609)에 유지될 수 있다(예를 들어, 타이밍도(600)의 동작 이전에 메모리 셀(105)에 의해 원래 저장된 논리 상태에 따라 VAMPCAP,0 또는 VAMPCAP,1에 유지될 수 있다).
(610)에서, 판독 동작은 (예를 들어, 논리 신호(SW3)를 비활성화시킴으로써) 스위칭 구성 요소(520-c)를 비활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-c)를 비활성화시키면 전압원(510-e)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것에서부터 전압원(510-d)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것으로 전이될 수 있다. 적분기 커패시터(530)의 제2 단자(532)를 더 낮은 전압의 전압원에 연결함으로써, 적분기 커패시터(530)에 의해 저장된 전하는 더 낮은 전압으로 시프트될 수 있고, 따라서 적분기 커패시터(530)의 제1 단자(531)와 결합된 공통 액세스 라인(410-a)의 전압(예를 들어, VAMPCAP,0 또는 VAMPCAP,1)은 V4-V3(또는 전압원(510-d)이 공통 접지점과 결합되는 경우에는 단지 V4)의 전압 레벨로 강하할 수 있다. 따라서, 스위칭 구성 요소(520-c)를 비활성화시키면 적분기 커패시터(530)에 대한 제1 시프트 동작을 개시할 수 있다.
(611)에서, 판독 동작은 공통 액세스 라인(410-a)을 감지 구성 요소(130-c)의 제1 노드(131-c)와 결합하는 것을 포함할 수 있다. 예를 들어, (611)에서, 판독 동작은 (예를 들어, 논리 신호(SW4)를 활성화시킴으로써) 제1 노드(131-c)를 공통 액세스 라인(410-a)과 결합할 수 있는 스위칭 구성 요소(520-d)를 활성화시키는 것을 포함할 수 있다. 그 결과, 전하가 적분기 커패시터(530)와 커패시턴스(560-a) 간에 공유될 수 있고, 회로(500)의 예에서, 제1 노드(131-c)에서의 전압(예를 들어, Vsig)은 공통 액세스 라인(410-a)의 전압(예를 들어, VAMPCAP)이 강하하는 동안 상승할 수 있는 데, 이는 2개의 전압이 (예를 들어, 메모리 셀(105-b)에 저장된 특정 논리 상태에 대해) 같아질 때까지 상승할 수 있다.
또한, 제1 노드(131-c)에서 신호가 발생하는 동안, 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 결합 커패시턴스(420-a), 결합 커패시턴스(420-b) 또는 이들의 조합)로 인해 제2 노드(132-c)에서 신호가 발생될 수도 있다. 다시 말해, 전하가 공통 액세스 라인(410-a)을 거쳐 (예를 들어, 감지 라인에서) 감지 구성 요소(130-c)로 흐를 때, 결합 커패시턴스(420-a) 또는 결합 커패시턴스(420-b)에서 전하가 발생할 수 있고, 이는 제2 노드(132-c)의 전압(예를 들어, Vref로 지칭될 수 있는, 감지 구성 요소(130-c)의 참조 라인의 전압)이 상승하게 할 수 있다. 제1 노드(131-c)에서의 전압과 같이, 제2 노드(132-c)에서의 전압의 변화는 또한 메모리 셀(105-b)에 의해 원래 저장된 논리 상태에 의존할 수 있다. 예를 들어, 논리 1을 감지할 때 제2 노드(132-c)에서의 전압은 논리 0을 판독할 때 제2 노드(132-c)에서의 전압보다 더 높을 수 있다(예를 들어, Vref,1은 (611)에서의 동작의 결과 Vref,0보다 더 클 수 있다).
따라서, 타이밍도(600)에 도시된 바와 같이, 제2 노드(132-c)에서의 신호(예를 들어, Vref)는 메모리 셀(105-b)과 연관된 액세스 동작(예를 들어, (608)에서 메모리 셀(105-b)을 선택하거나, 공통 액세스 라인(410-a)을 감지 구성 요소(130-c)의 제1 노드(131-c)와 결합하는 것, 또는 공통 액세스 라인(410-a)을 감지 구성 요소(130-c)의 제1 노드(131-c)와 결합하는 것, 또는 제1 노드(131-c))에서 제1 액세스 동작으로부터 신호를 생성하는 다른 단계)으로 인한 제1 노드(131-c)에서의 신호(예를 들어, Vsig)에 적어도 부분적으로 기초할 수 있다. 또한, 타이밍도(600)에 도시된 바와 같이, 제2 노드(132-c)에서의 신호(예를 들어, Vref)는 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 결합 커패시턴스(420-a), 결합 커패시턴스(420-b) 또는 이들의 조합) 및 제1 노드(131-c)에서의 신호(예를 들어, Vsig)에 적어도 부분적으로 기초할 수 있다.
(612)에서, 판독 동작은 제1 노드(131-c)를 공통 액세스 라인(410-a)으로부터 격리하는 것을 포함할 수 있다. 예를 들어, (612)에서, 판독 동작은 (예를 들어, 논리 신호(SW4)를 비활성화시킴으로써) 제1 노드(131-c)를 공통 액세스 라인(410-a)으로부터 격리할 수 있는 스위칭 구성 요소(520-d)를 비활성화시키는 것을 포함할 수 있다.
(613)에서, 판독 동작은 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스를 디스에이블하는 것을 포함할 수 있다. 예를 들어, (613)에서, 판독 동작은 결합 커패시턴스(420-b)를 통해 제1 노드(131-c)를 제2 노드(132-c)와 분리할 수 있는 스위칭 구성 요소(520-f)를 (예를 들어, 논리 신호(SW6)를 비활성화시킴으로써) 비활성화시키는 것을 포함할 수 있다. 다시 말해, (613)의 동작은 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부의 양 또는 정도를 변화시키는 것을 예시할 수 있다. 결합 커패시턴스(420-b) 또는 스위칭 구성 요소(520-f)를 포함하지 않는 감지 구성 요소(130)로 수행된 자가-참조 판독 동작의 예에서, (613)의 동작은 생략될 수 있다. 일부 예에서, (606) 내지 (613)의 동작은 제1 판독 동작 또는 제1 액세스 동작으로 지칭될 수 있다.
(614)에서, 판독 동작은 디지트 라인(210-c)을 등화시키는 것을 포함할 수 있다. 예를 들어, (614)에서, 판독 동작은 디지트 라인(210-c)을 등화 전압원(예를 들어, 전압원(510-k))과 결합할 수 있는 스위칭 구성 요소(520-k)를 (예를 들어, 논리 신호(EQ2)를 활성화시킴으로써) 활성화시키는 것을 포함할 수 있다. 따라서, (614)에서, 디지트 라인(210-c)에서의 전압은 등화 전압(예를 들어, 0V)이 될 수 있다. 다양한 예에서, 공통 액세스 라인(410-a)은 또한 전하가 증폭기(275-a)를 거쳐 흐를 때 전압의 강하를 경험할 수 있고, 이는 또한 공통 액세스 라인(410-a)을 실질적으로 등화시킬 수 있다(예를 들어, VAMPCAP이 0V와 같은 등화 전압으로 강하하게 할 수 있다).
(615)에서, 판독 동작은 (예를 들어, 논리 신호(WL)를 통해 워드 라인을 비활성화시킴으로써) 메모리 셀(105-b)을 선택 해제하는 것을 포함할 수 있다. 메모리 셀(105-b)을 선택 해제하면 메모리 셀(105-b)의 커패시터가 디지트 라인(210-c)으로부터 분리될 수 있다.
(616)에서, 판독 동작은 등화 전압원(510-k)으로부터 디지트 라인(210-c)을 격리하는 것을 포함할 수 있다. 예를 들어, (616)에서, 판독 동작은 디지트 라인(210-c)을 등화 전압원(예를 들어, 전압원(510-k))으로부터 분리할 수 있는 스위칭 구성 요소(520-k)를 (예를 들어, 논리 신호(EQ2)를 비활성화시킴으로써) 비활성화시키는 것을 포함할 수 있다. (616)에서, 디지트 라인(210-c)에서의 전압은 등화 전압(예를 들어, 0V)으로 유지될 수 있다. 일부 예에서, (614) 내지 (616)의 동작은 리셋 동작으로 지칭될 수 있다. 타이밍도(600)의 동작은 도 6b의 예시에서 계속된다.
(617)에서, 판독 동작은 제2 노드(132-c)를 등화시키는 (예를 들어, 감지 구성 요소(130-c)의 참조 라인을 등화시키는) 것을 포함할 수 있다. 예를 들어, (617)에서, 판독 동작은 제2 노드(132-c)를 등화 전압원(예를 들어, 전압원(510-i))과 결합할 수 있는 스위칭 구성 요소(520-i)를 (예를 들어, 논리 신호(EQ0)를 활성화시킴으로써) 활성화시키는 것을 포함할 수 있다. 따라서, (617)에서, 제2 노드(132-c)에서의 전압은 등화 전압이 될 수 있다(예를 들어, 메모리 셀(105-b)이 원래 논리 0 또는 논리 1을 저장했는지 여부에 상관없이 Vref는 0V로 강하할 수 있다). 일부 예에서, 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 용량성 결합부(420-a) 또는 용량성 결합부(420-b))로 인해, 제1 노드(131-c)에서의 전압이 또한 강하할 수 있다. 다시 말해, (617)에서의 동작은 제2 노드(132-c)에 적어도 부분적으로 기초하는 신호(예를 들어, VAMCAP,1 또는 VAMPCAP,1)를 제1 노드(131-c)에서 생성하는 (예를 들어, (617)에서 제2 노드(132-c)를 등화시킨 결과 VAMCAP,1 또는 VAMPCAP,1을 감소시키는) 일례를 예시할 수 있다.
(618)에서, 판독 동작은 (예를 들어, 논리 신호(SW2)를 활성화시킴으로써) 스위칭 구성 요소(520-b)를 활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-b)를 활성화시키면 전압원(510-c)을 공통 액세스 라인(410-a)과 연결할 수 있고, 이에 따라, 공통 액세스 라인(410-a)의 전압은 전하가 적분기 커패시터(530)로 흐를 때 전압 레벨(V2)로 상승할 수 있다. (618)에서 스위칭 구성 요소(520-b)를 활성화시키면 적분기 커패시터(530)에 대한 제2 프리차지 동작이 개시될 수 있다. 예를 들어, (618)에서, 스위칭 구성 요소(520-c)는, 전압원(510-d)(예를 들어, 0V의 접지 또는 사실상 접지 전압)이 적분기 커패시터(530)의 제2 단자(532)와 결합되고, 전압원(510-c)이 적분기 커패시터(530)의 제1 단자(531)와 결합되도록 비활성화될 수 있다. 따라서, 적분기 커패시터(530)는 전압원(510-c)과 전압원(510-d) 사이의 전압 차이에 따라 충전될 수 있다. 일부 예에서, (618)의 동작은 (602)의 동작과 유사하거나 동일할 수 있다.
(619)에서, 판독 동작은 (예를 들어, 논리 신호(SW2)를 비활성화시킴으로써) 스위칭 구성 요소(520-b)를 비활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-b)를 비활성화시키면 전압원(510-c)을 공통 액세스 라인(410-a)으로부터 격리할 수 있고, 공통 액세스 라인(410-a)의 전압은 전압 레벨(V2)로 유지될 수 있다. 스위칭 구성 요소(520-b)를 비활성화시킬 때, 공통 액세스 라인(410-a) 및 이에 따라 적분기 커패시터(530)의 제1 단자(531)는 플로팅될 수 있다. 일부 예에서, (619)의 동작은 (603)의 동작과 유사하거나 동일할 수 있다.
(620)에서, 판독 동작은 (예를 들어, 논리 신호(SW3)를 활성화시킴으로써) 스위칭 구성 요소(520-c)를 활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-c)를 활성화시키면 전압원(510-d)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것에서부터 전압원(510-e)이 적분기 커패시터(530)의 제2 단자(532)와 결합된 것으로 전이될 수 있다. 적분기 커패시터(530)의 제2 단자(532)를 더 높은 전압의 전압원에 연결함으로써, 적분기 커패시터(530)에 의해 저장된 전하는 더 높은 전압으로 승압될 수 있고, 이에 따라 적분기 커패시터(530)의 제1 단자(531)와 결합된 공통 액세스 라인(410-a)의 전압은 전압 레벨(V2 + V4)로 상승할 수 있다. 따라서, 스위칭 구성 요소(520-c)를 활성화시키면 적분기 커패시터(530)에 대한 제2 승압 동작이 개시될 수 있다. 일부 예에서, (620)의 동작은 (604)의 동작과 유사하거나 동일할 수 있다.
(621)에서, 판독 동작은 등화 전압원(510-i)으로부터 제2 노드(132-c)를 격리하는 것을 포함할 수 있다. 예를 들어, (621)에서, 판독 동작은 제2 노드(132-c)를 등화 전압원(예를 들어, 전압원(510-i))으로부터 분리할 수 있는 스위칭 구성 요소(520-i)를 (예를 들어, 논리 신호(EQ0)를 비활성화시킴으로써) 비활성화시키는 것을 포함할 수 있다. (621)에서, 제2 노드(132-c)에서의 전압은 등화 전압(예를 들어, 0V)으로 유지될 수 있다. 일부 예에서, (617) 내지 (621)의 동작은 제2 프리차지 동작으로 지칭될 수 있다. 일부 예에서, (621)의 동작은 (605)의 동작과 유사하거나 동일할 수 있다.
(622)에서, 판독 동작은 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스를 인에이블하는 것을 포함할 수 있다. 예를 들어, (622)에서, 판독 동작은 결합 커패시턴스(420-b)(예를 들어, 감지 구성 요소(130-c)의 커패시터 요소)를 통해 제1 노드(131-c)를 제2 노드(132-c)와 결합할 수 있는 스위칭 구성 요소(520-f)를 (예를 들어, 논리 신호(SW6)를 활성화시킴으로써) 활성화시키는 것을 포함할 수 있다. 결합 커패시턴스(420-b) 또는 스위칭 구성 요소(520-f)를 포함하지 않는 감지 구성 요소(130)로 수행된 자가-참조 판독 동작의 예에서, (622)의 동작은 생략될 수 있다. 일부 예에서, (622)의 동작은 (606)의 동작과 유사하거나 동일할 수 있다.
(623)에서, 판독 동작은 공통 액세스 라인(410-c)을 메모리 셀(105-b)과 연관된 디지트 라인(210-c)과 결합하는 것을 포함할 수 있다. 예를 들어, (623)에서, 판독 동작은 (예를 들어, 논리 신호(SW1)를 활성화시킴으로써) 스위칭 구성 요소(520-a)를 활성화시키는 것을 포함할 수 있다. 그 결과, 전하가 적분기 커패시터(530)와 디지트 라인(210-c)의 고유 커패시턴스(260-c) 간에 증폭기(275-a)를 통해 공유될 수 있다. 일부 예에서, (623)의 동작은 (607)의 동작과 유사하거나 동일할 수 있다.
일부 예에서, (623)에서의 디지트 라인의 전압(예를 들어, VDL)은 전압원(510-f)(예를 들어, V5) 아래에 있을 수 있고, 이는 증폭기(275-a)의 임계 전압이 초과될 수 있게 한다. 증폭기(275-a)의 임계 전압이 초과되면, 증폭기(275-a)의 특성에 따라, 전압원(510-f)으로부터의 상대적으로 적은 양의 전하뿐만 아니라, 전하가 공통 액세스 라인(410-c)으로부터 (예를 들어, 적분기 커패시터(530)로부터) 증폭기(275-c)를 거쳐 디지트 라인(210-c)으로 흐를 수 있다. 따라서, 디지트 라인(210-c)의 전압이 V5-Vth,amp와 같은 전압 레벨에 도달할 때까지 전하가 디지트 라인(210-c)으로 흐를 수 있다. 따라서, 전하가 적분기 커패시터(530) 밖으로 흐를 때, 공통 액세스 라인(410-c)의 전압은 전압(VAMPCAP)의 강하에 의해 도시된, 520-a의 스위칭 구성 요소를 활성화시킨 후에 강하될 수 있다.
(624)에서, 판독 동작은 (예를 들어, 논리 신호(WL)를 통해 워드 라인을 활성화시킴으로써) 메모리 셀(105-b)을 선택하는 것을 포함할 수 있다. 메모리 셀(105-b)을 선택하면 메모리 셀(105-b)의 커패시터가 디지트 라인(210-c)과 결합될 수 있다. 따라서, 전하가 메모리 셀(105-b), 디지트 라인(210-c) 및 공통 액세스 라인(410-a) 간에 공유될 수 있고, 이는 메모리 셀(105-b)에 저장된 논리 상태(예를 들어, 전하 및/또는 분극)에 의존할 수 있다. 일부 예에서, (624)의 동작은 (608)의 동작과 유사하거나 동일할 수 있다.
예를 들어, 선행 액세스 동작(예를 들어, (601) 내지 (617)의 동작 중 임의의 하나 이상)의 동작은 특정 논리 상태를 메모리 셀(105-b)에 기입하는 (예를 들어, 논리 1을 기입하는) 것과 연관될 수 있기 때문에, 메모리 셀(105-b)의 커패시터는 음의 분극에 의해 음의 전하(예를 들어, 도 3을 참조하여 설명된 전하 상태(310-a))를 저장할 수 있다. 따라서, 논리 1을 저장하는 메모리 셀(105-b)이 선택될 때, (예를 들어, 논리 0을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 적은 양의 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐를 수 있다. 전하가 디지트 라인(210-c)으로부터 메모리 셀(105-b)로 흐를 때, 디지트 라인(210-c)의 전압은 다시 강하할 수 있고, 이는 증폭기(275-a)의 임계 전압이 다시 초과될 수 있게 한다. 증폭기(275-a)의 임계 전압이 초과되면, 증폭기(275-c)의 특성에 따라, 전압원(510-f)으로부터의 상대적으로 적은 양의 전하뿐만 아니라, 전하가 공통 액세스 라인(410-a)으로부터 (예를 들어, 적분기 커패시터(530)로부터) 증폭기(275-a)를 거쳐 디지트 라인(210-c)으로 계속 흐를 수 있다. 따라서, 디지트 라인(210-c)의 전압이 V5-Vth,amp와 같은 전압 레벨로 다시 복귀될 때까지 전하가 디지트 라인(210-c)으로 흐를 수 있다. 논리 1을 저장하는 메모리 셀(105-b)을 선택할 때, 상대적으로 적은 양의 전하가 (624)에서 메모리 셀(105-b)로 흐르기 때문에, 공통 액세스 라인(410-a)은 전압(VAMPCAP)의 강하에 의해 도시된, 메모리 셀(105-b)을 선택한 후에 (예를 들어, 논리 0을 저장하는 메모리 셀(105-b)에 비해) 상대적으로 작은 전압 강하를 겪을 수 있다. 일부 예에서, (624)의 동작은 (608)의 동작과 유사하거나 동일할 수 있다. 일부 예에서 (예를 들어, 논리 1을 저장하는 메모리 셀(105-b)에 대해 타이밍도를 수행할 때), (625)의 동작에 따른 신호(예를 들어, VAMPCAP)는 (609)의 동작에 따른 신호(예를 들어, VAMPCAP,1)와 유사하거나 실질적으로 동일할 수 있다.
(625)에서, 판독 동작은 증폭기(275-a) 및 공통 액세스 라인(410-a)으로부터 메모리 셀을 격리하는 것을 포함할 수 있다. 예를 들어, (625)에서, 판독 동작은 (예를 들어, 논리 신호(SW1)를 비활성화시킴으로써) 스위칭 구성 요소(520-a)를 비활성화시키는 것을 포함할 수 있다. 일부 예에서, (618)의 동작은 (609)의 동작과 유사하거나 동일할 수 있다. 일부 예에서 (예를 들어, 논리 1을 저장하는 메모리 셀(105-b)에 대해 타이밍도를 수행할 때), (625)의 동작에 따른 신호(예를 들어, VAMPCAP)는 (609)의 동작에 따른 신호(예를 들어, VAMPCAP,1)와 유사하거나 실질적으로 동일할 수 있다.
(626)에서, 판독 동작은 (예를 들어, 논리 신호(SW3)를 비활성화시킴으로써) 스위칭 구성 요소(520-c)를 비활성화시키는 것을 포함할 수 있다. 스위칭 구성 요소(520-c)를 비활성화시키면 전압원(510-e)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것에서부터 전압원(510-d)이 적분기 커패시터(530)의 제2 단자(532)와 결합되는 것으로 전이될 수 있다. 적분기 커패시터(530)의 제2 단자(532)를 더 낮은 전압의 전압원에 연결함으로써, 적분기 커패시터(530)에 의해 저장된 전하는 더 낮은 전압으로 시프트될 수 있고, 따라서 적분기 커패시터(530)의 제1 단자(531)와 결합된 공통 액세스 라인(410-a)의 전압은 V4-V3(또는 전압원(510-d)이 공통 접지점과 결합되는 경우 단지 V4)의 전압 레벨만큼 강하될 수 있다. 따라서, 스위칭 구성 요소(520-c)를 비활성화시키면 적분기 커패시터(530)에 대해 제1 시프트 동작이 개시될 수 있다. 일부 예에서 (예를 들어, 논리 1을 저장하는 메모리 셀(105-b)에 대해 타이밍도를 수행할 때), (626)의 동작에 따른 신호(예를 들어, VAMPCAP)는 (610)의 동작에 따른 신호(예를 들어, VAMPCAP,1)와 유사하거나 실질적으로 동일할 수 있다.
선행 액세스 동작(예를 들어, (601) 내지 (617)의 동작 중 임의의 하나 이상)의 동작은 특정 논리 상태를 메모리 셀(105-b)에 기입하는 (예를 들어, 논리 1을 기입하는) 것과 연관될 수 있기 때문에, (618) 내지 (626) 중 임의의 하나 이상의 동작으로 인한 공통 액세스 라인(410-c)의 전압(예를 들어, VAMPCAP)은 (예를 들어, 타이밍도(600)의 동작 이전에) 메모리 셀(105-b)에 의해 원래 저장된 논리 상태가 논리 0이었는지 또는 논리 1이었는지 여부에 관계없이 유사(예를 들어, 실질적으로 동일)할 수 있다.
또한, 일부 예에서, (618) 내지 (626) 중 임의의 하나 이상의 동작에 따른 공통 액세스 라인(410-c)의 전압은 선행 액세스 동작의 유사한 단계에 따른 공통 액세스 라인(410-c)의 전압과 유사(예를 들어, 실질적으로 동일)할 수 있다. 예를 들어, (618) 내지 (623) 중 임의의 하나 이상의 동작의 결과로서 제2 액세스 동작에서 발생된 VAMPCAP의 신호는 (602) 내지 (607) 중 임의의 하나 이상의 동작의 결과로서 제1 액세스 동작에서 발생된 VAMPCAP의 신호와 각각 유사하거나 실질적으로 동일할 수 있다. 그러나, 다양한 예에서, (618) 내지 (626) 중 하나의 것의 동작의 결과로서 발생된 신호는 (602) 내지 (610) 중 하나의 것의 동작의 결과로서 발생된 신호와 상이할 수 있다. 예를 들어, 메모리 셀의 논리 상태는 (618)에서 알려져 있기 때문에, (618) 내지 (627) 중 임의의 하나 이상의 것의 동작은 알려진 논리 상태에 적어도 부분적으로 기초하여 (예를 들어, 적용 가능한 경우 유사한 동작(602 내지 611)에 비해 메모리 제어기(150)에 의해 각각) 변화될 수 있다.
또한, (618) 내지 (626) 중 하나의 것과 연관된 동작의 지속 시간은 각각 (602) 내지 (610)과 연관된 동작의 지속 시간과 동일하거나 상이할 수 있다. 예를 들어, (618)에서의 논리 상태가 알려진 것(예를 들어, 논리 1)이기 때문에, 또는 공통 액세스 라인의 전압이 더 높은 레벨에서 시작하는 경우(예를 들어, (618) 바로 이전의 VAMPCAP,0 및 VAMPCAP,1이 모두 (602) 바로 이전의 VAMPCAP보다 더 큰 경우), (618)의 동작은 (602)와 연관된 동작보다 더 짧은 지속 시간으로 (예를 들어, 메모리 제어기(150)에 의해) 할당될 수 있다. 이것은 (618)에서의 동작이 (602)에서의 동작보다 더 적은 양의 전하 흐름과 연관될 수 있기 때문에 가능할 수 있다.
(624) 내지 (626) 중 임의의 하나 이상의 것의 동작은 제1 액세스 동작(예를 들어, 제1 판독 동작의 (608) 내지 (610)의 동작 각각)에서 생성된 신호와 유사하거나 실질적으로 동일한 제2 액세스 동작(예를 들어, 제2 판독 동작)에서 신호(예를 들어, VAMPCAP)를 생성하는 것을 예시할 수 있다. 예를 들어, (624)의 동작에 따른 공통 액세스 라인(410-a)의 전압(예를 들어, (624)에 따른 VAMPCAP)은 논리 상태 1을 저장하는 메모리 셀(105-b)을 판독할 때 (608)의 동작에 따른 공통 액세스 라인(410-a)의 전압(예를 들어, (608)에 따른 VAMPCAP,1)과 유사하거나 실질적으로 동일할 수 있다. 그러나, 타이밍도(600)에 의해 예시된 바와 같이, 감지 구성 요소(130-c)의 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스(예를 들어, 결합 커패시턴스(420-a 또는 420-b))를 이용하면, 메모리 셀(105-b)에 의해 원래 저장된 논리 상태를 검출하기 위해 감지 구성 요소(130-c)에 의해 사용될 수 있는, 제1 액세스 동작 및 제2 동작으로부터의 신호의 차이를 생성하는 것을 지원할 수 있다.
(627)에서, 판독 동작은 공통 액세스 라인(410-a)을 감지 구성 요소(130-c)의 제2 노드(132-c)와 결합하는 것을 포함할 수 있다. 예를 들어, (627)에서, 판독 동작은 제2 노드(132-c)를 공통 액세스 라인(410-a)과 결합할 수 있는 스위칭 구성 요소(520-e)를 (예를 들어, 논리 신호(SW5)를 활성화시킴으로써) 활성화시키는 것을 포함할 수 있다. 그 결과, 전하가 적분기 커패시터(530)와 커패시턴스(560-b) 간에 공유될 수 있고, 회로(500)의 예에서, 제2 노드(132-c)에서의 전압(예를 들어, Vref)은 공통 액세스 라인(410-a)의 전압(예를 들어, VAMPCAP)이 강하하는 동안 상승할 수 있는 데, 이는 2개의 전압이 같아질 때까지 상승할 수 있다.
타이밍도(600)의 예에 도시된 바와 같이, 제2 노드(132-c)에서 발생된 신호는 메모리 셀(105-b)이 (예를 들어, 타이밍도(600)의 동작 이전에) 원래 논리 0 또는 논리 1을 저장했는지 여부에 의존할 수 있다. 이 효과는 (예를 들어, 결합 커패시턴스(420-a), 결합 커패시턴스(420-b) 또는 이들의 조합을 통해) 제2 노드(132-c)와 용량성으로 결합된 제1 노드(131-c)에서 신호(예를 들어, Vsig)를 발생시킨 메모리 셀(105-b)의 제1 액세스 동작(예를 들어, 동작(601 내지 617) 중 임의의 하나 이상의 동작)에 적어도 부분적으로 기초할 수 있다.
예를 들어, 메모리 셀(105-b)이 원래 논리 0을 저장한 경우, 제1 노드(131-c)에서의 신호(예를 들어, Vsig,0)는 상대적으로 낮을 수 있고, 따라서 제2 노드(132-c)에서 생성된 신호(예를 들어, Vref,0)는 (627)의 동작 후에 상대적으로 높을 수 있다. 대조적으로, 메모리 셀(105-b)이 원래 논리 1을 저장한 경우, 제1 노드(131-c)에서의 신호(예를 들어, Vsig,1)는 상대적으로 높을 수 있고, 따라서 제2 노드(132-c)에서 생성된 신호(예를 들어, Vref,1)는 (627)의 동작 후에 상대적으로 낮을 수 있다.
따라서, (627)의 동작은 제2 노드(132-c)가 메모리 셀(105-b)과 결합되는 동안 감지 구성 요소(130-c)(예를 들어, 감지 증폭기(430-a))의 제2 노드(132-c)에서 제2 감지 신호(예를 들어, Vref,0 또는 Vref,1)를 생성하는 일례를 도시하고, 여기서 제2 감지 신호는 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 용량성 결합부(420-a), 용량성 결합부(420-b) 또는 이들의 조합) 및 제1 감지 신호(예를 들어, Vsig,0 또는 Vsig,1)에 적어도 부분적으로 기초한다. 또한, (627)의 동작은, 액세스 동작의 특정 신호가 유사하거나 실질적으로 동일한 것(예를 들어, (627) 이전의 VAMPCAP은 (611) 이전의 VAMPCAP,1과 유사하거나 실질적으로 동일한 것)에도 불구하고, 제1 노드(131-c)에서의 제1 동작의 신호(예를 들어, Vsig,1)와는 상이한 제2 노드(132-c)에서 제2 액세스 동작의 신호(예를 들어, Vref,1)를 생성하는 일례를 예시할 수 있다.
또한, (627)의 동작으로 인한 제2 노드(132-c)에서 신호가 발생하는 동안, 제1 노드(131-c)에서의 신호는 또한 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 결합 커패시턴스(420-a), 결합 커패시턴스(420-b) 또는 이들의 조합)에 의해 지원되는 바와 같이 변경될 수 있다. 예를 들어, (627)에서, 전압(Vsig)(예를 들어, Vsig,0 또는 Vsig,1)은 제2 노드(132-c)에서 상승 전압(Vref)(예를 들어, Vref,0 또는 Vref,1)의 결과로서 상향으로 시프트될 수 있다. 다시 말해, 제1 노드(131-c)에서의 신호는 제2 노드(132-c)에서의 신호의 발생 및 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부(예를 들어, 용량성 결합부(420-a), 용량성 결합부(420-b) 또는 이들의 조합)에 적어도 부분적으로 기초할 수 있다.
일부 예에서, (627)에서의 신호의 발생은 또한 회로(500)의 감지 창(sensing window)을 확장시키는 것과 연관될 수 있다. 예를 들어, (627)에 따른 감지 신호 범위(예를 들어, Vsig,0과 Vsig,1 사이의 차이)는, 메모리 셀(105-b)에 의해 원래 저장된 논리 상태 및 제1 노드(131-c)와 제2 노드(132-c) 사이의 용량성 결합부에 기초하여 신호가 시프트되는 방식으로 인해, (627) 이전의 동일한 신호 범위보다 더 클 수 있다. 또한, 감지 신호와 참조 신호 간의 차이(예를 들어, 감지 마진)는 또한 (627)에서 신호의 발생에 의해 증가될 수 있다. 예를 들어 (627)의 신호 발생 결과로서, 논리 0에 대한 감지 신호(예를 들어, Vsig,0)는 상대적으로 더 높게 시프트될 수 있는 반면, 논리 0에 대한 참조 신호(예를 들어, Vref,0)는 상대적으로 더 낮게 발생될 수 있으며, 이에 의해 이 둘 사이의 차이(예를 들어, Vsig,0 - Vref,0)를 증가시킨다. 다른 예에서, (627)에서의 신호 발생의 결과로서, 논리 1에 대한 감지 신호(예를 들어, Vsig,1)는 상대적으로 더 낮게 시프트될 수 있는 반면, 논리 1에 대한 참조 신호(예를 들어, Vref,1)는 상대적으로 더 높게 발생될 수 있고, 이에 의해 이 둘 사이의 차이(예를 들어, Vref,1 - Vsig,1)를 증가시킨다. 제1 노드(113-c 및 132-c)에서 신호의 생성에 의해 지원되는 이러한 효과는 감지 구성 요소(130-c)에서 상대적으로 높은 감지 창 및 감지 마진을 지원할 수 있고, 이에 의해 회로(500)를 포함하는 메모리 디바이스의 성능을 향상시킬 수 있다.
(628)에서, 판독 동작은 공통 액세스 라인(410-a)으로부터 제2 노드(132-c)를 격리하는 것을 포함할 수 있다. 예를 들어, (628)에서, 판독 동작은 제2 노드(132-c)를 공통 액세스 라인(410-a)으로부터 격리시킬 수 있는 스위칭 구성 요소(520-e)를 (예를 들어, 논리 신호(SW5)를 비활성화시킴으로써) 비활성화시키는 것을 포함할 수 있다.
(629)에서, 판독 동작은 제1 노드(131-c)와 제2 노드(132-c) 사이의 결합 커패시턴스를 디스에이블하는 것을 포함할 수 있다. 예를 들어, (629)에서, 판독 동작은 결합 커패시턴스(420-b)를 통해 제1 노드(131-c)를 제2 노드(132-c)와 분리할 수 있는 스위칭 구성 요소(520-f)를 (예를 들어, 논리 신호(SW6)를 비활성화시킴으로써) 비활성화시키는 것을 포함할 수 있다. 결합 커패시턴스(420-b) 또는 스위칭 구성 요소(520-f)를 포함하지 않는 감지 구성 요소(130)에 의해 수행되는 자가-참조 판독 동작의 예에서, (613)의 동작은 생략될 수 있다. 일부 예에서, (606) 내지 (613)의 동작은 제1 판독 동작으로 지칭될 수 있다. 일부 예에서, (622) 내지 (629)의 동작은 제2 판독 동작으로 지칭될 수 있다.
(630)에서, 판독 동작은 감지 증폭기(430-a)를 활성화시키는 것을 포함할 수 있으며, 이는 감지 증폭기(430-a)와 하나 이상의 전압원(510)을 인에이블하거나 달리 결합하는 것을 포함할 수 있다. 예를 들어, (630)에서, 판독 동작은 감지 증폭기(430-a) 또는 감지 구성 요소(130-c)를 "발사"하는 것이라고 지칭될 수 있는 스위칭 구성 요소(520-g) 및 스위칭 구성 요소(520-h)를 (예를 들어, 논리 신호(SW7 및 SW8)를 각각 활성화시킴으로써) 활성화시키는 것을 포함할 수 있다. 감지 증폭기(430-a)를 활성화시켜서 생성된 출력 전압은 (630) 이전의 제1 노드(131-c) 및 제2 노드(132-c)의 상대 전압에 의존할 수 있다. 다시 말해, (630)에서의 동작은 제1 노드(131-c)와 제2 노드(132-c)에 저장된 전압들 간의 차이를 검출하는 일례일 수 있고, 이는 (예를 들어, (608) 및 (624)에서 논리 신호(WL)를 활성화시키는) 동일한 메모리 셀(105-d)의 제1 및 제2 선택에 적어도 부분적으로 기초할 수 있다.
예를 들어, 타이밍도(600)에 따라 논리 0을 검출할 때, 여기서 제1 노드(131-c)에서의 신호(예를 들어, Vsig,0)는 제2 노드(132-c)에서의 신호(예를 들어, Vref,0)보다 더 낮고, 제1 노드(131-c)에서의 전압은 감지 증폭기 전압의 더 낮은 값(예를 들어, V11)으로 떨어지고 제2 노드(132-c)의 전압은 감지 증폭기 전압의 더 높은 값(예를 들어, V12)으로 상승한다. 다른 예에서, 타이밍도(600)에 따라 논리 1을 검출할 때, 여기서 제1 노드(131-c)에서의 신호(예를 들어, Vsig,1)가 제2 노드(132-c)에서의 신호(예를 들어, Vref,1)보다 더 크고, 제1 노드(131-c)에서의 전압이 감지 증폭기 전압의 더 높은 쪽(예를 들어, V12)으로 상승하고, 제2 노드(132-c)의 전압은 감지 증폭기 전압의 더 낮은 쪽(예를 들어, V11)으로 떨어진다. 따라서, (630)의 동작은 메모리 셀(105-b)의 논리 상태를 검출하는 것을 지칭하거나 달리 이와 연관될 수 있다.
(631)에서, 판독 동작은 래칭된 검출 신호(예를 들어, Vsig 및 Vref)를 I/O 라인(290-b 및 290-c)을 통해 I/O 구성 요소(예를 들어, 도 1을 참조하여 설명된 I/O 구성 요소(140))에 제공하는 것을 포함할 수 있다. 따라서, (631)의 동작은 논리 상태 검출 결과를 I/O 구성 요소에 제공하는 일례일 수 있다. 다양한 예에서, (631)의 동작 전에 또는 후에 (예를 들어, 논리 신호(SW7 및 SW8)를 비활성화시킴으로써) 전압 공급원으로부터 감지 증폭기를 격리하는 것이거나 또는 (예를 들어, 논리 신호(WL)를 비활성화시킴으로써) 공통 액세스 라인(410-a)으로부터 메모리 셀(105--b)을 격리하는 것이 수행될 수 있다.
상이한 시간에서 발생하는 별개의 동작으로 도시되어 있지만, 특정 동작은 동시에 또는 상이한 순서로 발생할 수 있다. 일부 예에서, 메모리 셀(105-b)의 논리 상태를 감지하는 데 필요한 시간의 양을 감소시키기 위해 다양한 동작이 동시에 유리하게 개시될 수 있다. 예를 들어, (604)에서 가변 전압원(550)을 활성화시키는 것, (605)에서 등화 전압원으로부터 제1 노드(131-c)를 격리시키는 것, (606)에서 용량성 결합부를 조절하는 것, (607)에서 공통 액세스 라인(410-a)을 디지트 라인(210-c)과 결합하는 것, 및 (608)에서 메모리 셀(105-b)을 선택하는 것 중 임의의 둘 이상은 다른 상대적 순서로 발생하거나, 오버랩되는 지속 시간 동안 발생하거나, (예를 들어, 논리 신호(SW1 및 WL)가 동시에 구동될 때) 동시에 발생할 수 있다. 추가적으로 또는 대안적으로, (620)에서 가변 전압원(550)을 인에이블시키는 것, (621)에서 등화 전압원으로부터 제2 노드(132-c)를 격리시키는 것, (622)에서 용량성 결합부를 조절하는 것, (623)에서 공통 액세스 라인(410-a)을 디지트 라인(210-c)과 결합하는 것, 및 (624)에서 메모리 셀(105-b)을 선택하는 것 중 둘 이상이 다른 순서로 발생하거나, 오버랩되는 지속 시간 동안 발생하거나, 또는 동시에 발생할 수 있다.
타이밍도(600)에 도시된 동작의 순서는 단지 예시를 위한 것일 뿐, 본 발명에 따른 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원하기 위해 다양한 다른 순서 및 단계의 조합이 수행될 수 있다. 또한, 타이밍도(600)의 동작의 타이밍은 또한 단지 예시를 위한 것일 뿐, 하나의 동작과 다른 동작 사이의 특정 상대 지속 시간을 나타내도록 의도되지 않는다. 다양한 동작이 본 발명에 따른 결합 커패시턴스를 갖는 자가-참조 감지 방식의 다양한 실시형태에서 도시된 것보다 상대적으로 더 짧거나 상대적으로 더 긴 지속 시간에 걸쳐 발생할 수 있다.
타이밍도(600)에서 논리 신호의 전이는 하나의 상태로부터 다른 상태로 전이하는 것을 예시하고, 일반적으로 특정 번호가 매겨진 동작과 연관된 디스에이블 또는 비활성화 상태(예를 들어, 상태 "0")와 인에이블 또는 활성화 상태(예를 들어, 상태 "1") 사이에 전이하는 것을 나타낸다. 다양한 예에서 상태는 논리 신호의 특정 전압(예를 들어, 스위치로 동작하는 트랜지스터의 게이트에 인가되는 논리 입력 전압)과 연관될 수 있고, 하나의 상태로부터 다른 상태로 전압의 변화는 순간적이지 않을 수 있다. 오히려, 일부 예에서, 논리 신호와 연관된 전압은 하나의 논리 상태로부터 다른 논리 상태로 시간에 따라 램핑 거동을 따르거나 또는 시간-상수(time-constant)(예를 들어, 로그 또는 지수) 거동을 따를 수 있다. 일부 예에서, 하나의 상태로부터 다른 상태로 구성 요소의 전이는 논리 신호의 전압 레벨 또는 논리 신호 자체의 전이 특성을 포함하여 연관된 논리 신호의 특성에 적어도 부분적으로 기초할 수 있다. 따라서, 타이밍도(600)에 도시된 전이는 반드시 순간 전이를 나타내는 것은 아닐 수 있다. 또한, 번호가 매겨진 동작에서 전이와 연관된 논리 신호의 초기 상태는 설명된 전이 및 연관된 동작을 여전히 지원하면서 번호가 매겨진 동작에 앞서 다양한 시간 동안 도착했을 수 있다. 논리 신호가 논리 상태들 간의 전이로서 도시되어 있지만, 논리 신호의 전압은 특정 작용점에서 (예를 들어, 활성 영역 또는 포화 영역에서) 구성 요소를 동작시키도록 선택될 수 있고, 다른 논리 신호의 전압과 동일하거나 상이할 수 있다.
회로(500) 및 타이밍도(600)를 참조하여 설명된 것을 포함하여 여기에 설명된 동작을 지원하기 위해, 감지 구성 요소의 제1 노드(131)와 제2 노드(132) 사이의 용량성 결합부는 특정 특성을 위해 선택될 수 있다. 예를 들어, 제1 노드(131)와 제2 노드(132) 사이의 용량성 결합부(예를 들어, 회로(500)를 참조하여 설명된 용량성 결합부(420-a)와 같은 커패시터 요소, 회로(500)를 참조하여 설명된 용량성 결합부(420-b)와 같은 고유 커패시턴스, 또는 이들의 다양한 조합)는 감지 구성 요소(130)의 다른 커패시턴스와 관련하여 특정한 커패시턴스 값으로 설계될 수 있다.
일례에서, 제1 노드(131)와 제2 노드(132) 사이의 다양한 고유 커패시턴스 및 커패시터 요소의 결합된 효과를 나타낼 수 있는 용량성 결합부(Ccoup)는 회로(500)에 도시된 커패시턴스(560-a 및 560-b)들 중 하나 또는 둘 다의 커패시턴스의 커패시턴스 값을 지칭할 수 있는 감지 증폭기 입력 커패시턴스(CSA)와 연관된 값으로 선택될 수 있다. 구체적으로, Ccoup 및 CSA는, 가능한 감지 신호(예를 들어, Vsig,0 및 Vsig,1) 사이의 중심에 있거나 달리 (예를 들어, Vref,1 - Vsig,1과 같은 Vsig,0 - Vref,0을 생성하는 것을 공칭적으로 지원하는) 상이한 논리 상태에 대한 감지 마진의 균형을 맞추는 참조 신호(예를 들어, Vref)의 발생을 공칭적으로 지원하는 방식으로 선택될 수 있다. 이러한 고려 사항은 (627)에 따른 신호의 발생에 따른 타이밍도(600)의 전압(예를 들어, (628) 바로 이전의 전압)을 참조하여 예시될 수 있다.
예를 들어, (628) 이전에, 타이밍도(600)에 의해 예시된 전압은 다음 수식에 의해 주어질 수 있다:
Vsig,1 = Vsig,1(판독) + ΔVsig,1 = Vsig,1(판독) + c*Vref
Vsig,0 = Vsig,0(판독) + ΔVsig,0
Figure 112020095107154-pct00022
Vsig,0(판독) + c*Vref
Vref = Vref,2(판독) - ΔVref
Figure 112020095107154-pct00023
Vref,2(판독)
여기서 Vsig,1(판독)은 논리 1을 저장하는 메모리 셀을 판독할 때 공통 액세스 라인(410-a)의 전압(예를 들어, (612) 바로 이전에 Vsig,1)을 나타내고, Vsig,0(판독)은 논리 0을 저장하는 메모리 셀을 판독할 때 공통 액세스 라인(410-a)의 전압(예를 들어, (612) 바로 이전에 Vsig,0)을 나타내고, c는 커패시턴스 비(Ccoup/CSA)를 나타낸다. 설명된 예에서, Vref,2(판독)는 설명된 예에서 논리 1일 수 있는 참조 상태를 저장하는 메모리 셀을 판독할 때 공통 액세스 라인(410-a)의 전압(예를 들어, (628) 바로 이전의 Vref)을 나타낼 수 있다. 메모리 셀(105)의 참조 상태를 판독할 때 참조 전압(Vref)이 메모리 셀(105)에 의해 원래 저장된 논리 상태에 의존할 수 있는 예에서, Vref,2(판독)는 Vref의 가능한 값에 기초하거나 (예를 들어, Vref의 가능한 값의 평균과 같거나) 또는 Vref의 가능한 값들 중 하나의 값과 같을 수 있다. 따라서, 참조 전압(Vref)이 Vsig,0과 Vsig,1 사이인 경우, 다음의 수식은 감지 구성 요소(130-c)가 메모리 셀(105-b)에 의해 저장된 논리 신호를 검출하기 위한 적절한 차이를 제공할 수 있는 전압 값의 범위를 예시할 수 있다:
Vsig,0 < Vref*(1-c) < Vsig,1
따라서, 일부 예에서, c는 다음 수식에 의해 Vsig,0과 Vsig,1 사이의 중심에 참조 전압(Vref)을 놓도록 선택될 수 있다:
c = Ccoup/CSA = 1 - (Vsig,0(판독) + Vsig,1(판독))/(2*Vref,2(판독))
도 7은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 메모리 디바이스(705)의 블록도(700)를 도시한다. 메모리 디바이스(705)는 전자 메모리 장치로 지칭될 수 있고, 도 1을 참조하여 설명된 메모리 디바이스(100)의 구성 요소의 일례일 수 있다.
메모리 디바이스(705)는 도 1 내지 도 6을 참조하여 설명된 메모리 셀(105)의 일례일 수 있는 하나 이상의 메모리 셀(710)을 포함할 수 있다. 메모리 디바이스(705)는 또한 메모리 제어기(715), 워드 라인(720), 판 라인(725), 감지 구성 요소(735) 및 공통 액세스 라인(740)(예를 들어, AMPCAP 라인)을 포함할 수 있다. 이들 구성 요소는 서로 전자 통신할 수 있고, 본 발명의 양태에 따라 본 명세서에 설명된 기능들 중 하나 이상의 기능을 수행할 수 있다. 일부 경우에, 메모리 제어기(715)는 바이어싱 구성 요소(750) 및 타이밍 구성 요소(755)를 포함할 수 있다.
메모리 제어기(715)는 도 1 내지 도 6을 참조하여 설명된 워드 라인(205), 판 라인(215), 공통 액세스 라인(410) 및 감지 구성 요소(130)의 예일 수 있는 워드 라인(720), 판 라인(725), 공통 액세스 라인(740) 및 감지 구성 요소(735)와 전자 통신할 수 있다. 일부 예에서, 메모리 디바이스(705)는 또한 본 명세서에 설명된 I/O 구성 요소(140)의 일례일 수 있는 래치(745)를 포함할 수 있다. 메모리 디바이스(705)의 구성 요소들은 서로 전자 통신할 수 있고, 도 1 내지 도 6을 참조하여 설명된 기능의 실시형태를 수행할 수 있다. 일부 경우에, 감지 구성 요소(735) 또는 래치(745)는 메모리 제어기(715)의 구성 요소일 수 있다.
일부 예에서, 공통 액세스 라인(740)은 감지 구성 요소(735) 및 메모리 셀(710)의 강유전성 커패시터와 전자 통신한다. 메모리 셀(710)은 논리 상태(예를 들어, 제1 또는 제2 논리 상태)로 기입 가능할 수 있다. 워드 라인(720)은 메모리 제어기(715) 및 메모리 셀(710)의 선택 구성 요소와 전자 통신할 수 있다. 판 라인(725)은 메모리 제어기(715) 및 메모리 셀(710)의 강유전성 커패시터의 판과 전자 통신할 수 있다. 감지 구성 요소(735)는 메모리 제어기(715), 공통 액세스 라인(740) 및 래치(745)와 전자 통신할 수 있다. 일부 예에서, 공통 액세스 라인(740)은 신호 라인 및 참조 라인의 기능을 제공할 수 있다. 감지 제어 라인(765)은 감지 구성 요소(735) 및 메모리 제어기(715)와 전자 통신할 수 있다. 이들 구성 요소는 또한 다른 구성 요소, 연결 또는 버스를 통해 상기 열거되지 않은 구성 요소에 더하여, 메모리 디바이스(705)의 내부 또는 외부 또는 이 둘 모두의 다른 구성 요소와 전자 통신할 수 있다.
메모리 제어기(715)는 본 명세서에 설명된 메모리 제어기(150)의 일례일 수 있고, 다양한 노드에 전압을 인가함으로써 워드 라인(720), 판 라인(725) 또는 공통 액세스 라인(740)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(750)는 전술한 바와 같이 메모리 셀(710)을 판독하거나 또는 기입하도록 전압을 인가하여 메모리 셀(710)을 동작시키도록 구성될 수 있다. 일부 경우에서, 메모리 제어기(715)는 도 1을 참조하여 설명된 행 디코더, 열 디코더 또는 이 둘 다를 포함할 수 있고, 이는 메모리 제어기(715)가 하나 이상의 메모리 셀(105)에 액세스하게 할 수 있다. 바이어싱 구성 요소(750)는 또한 감지 구성 요소(735)에 대한 참조 신호를 생성하기 위해 메모리 셀(710)에 전압 전위를 제공할 수 있다. 추가적으로 또는 대안적으로, 바이어싱 구성 요소(750)는 감지 구성 요소(735)의 동작을 위한 전압 전위를 제공할 수 있다.
일부 경우에, 메모리 제어기(715)는 타이밍 구성 요소(755)를 사용하여 하나 이상의 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(755)는 (예를 들어, 도 6a 및 도 6b의 타이밍도(600)를 참조하여 설명된 동작에 따라) 본 명세서에 논의된 판독 및 기입과 같은 메모리 기능을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 판 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성 요소(755)는 바이어싱 구성 요소(750)의 동작을 제어할 수 있다.
감지 구성 요소(735)는 메모리 셀(710)로부터 (예를 들어, 공통 액세스 라인(740)을 통해) 감지 신호를 메모리 셀(710)로부터 (예를 들어, 공통 액세스 라인(740)을 통해) 참조 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성 요소(735)는 출력을 래치(745)에 저장할 수 있고, 여기서 래치는 메모리 디바이스(705)를 포함하는 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성 요소(735)는 래치 및 강유전성 메모리 셀과 전자 통신하는 하나 이상의 증폭기를 포함할 수 있다.
메모리 제어기(715) 및/또는 그 다양한 서브 구성 요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서가 실행하는 소프트웨어로 구현된 경우, 메모리 제어기(715)의 기능 및/또는 그 다양한 서브 구성 요소 중 적어도 일부는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 전계 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 본 발명에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다.
메모리 제어기(715) 및/또는 그 다양한 서브 구성 요소 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(715) 및/또는 그 다양한 서브 구성 요소들 중 적어도 일부는 본 발명의 다양한 실시형태에 따라 별개의 이산 구성 요소일 수 있다. 다른 예에서, 메모리 제어기(715) 및/또는 그 다양한 서브 구성 요소 중 적어도 일부는 본 발명의 다양한 실시형태에 따라 I/O 구성 요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 명세서에 설명된 하나 이상의 다른 구성 요소, 또는 이들의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 다른 하드웨어 구성 요소와 결합될 수 있다. 메모리 제어기(715)는 도 9를 참조하여 설명된 메모리 제어기(915)의 일례일 수 있다.
일부 예에서, 임의의 서브 구성 요소를 포함하는 메모리 제어기(715)는 감지 증폭기의 제1 노드가 메모리 셀과 결합되는 동안 감지 증폭기의 제1 노드에서 제1 감지 신호를 생성하는 동작; 감지 증폭기의 제2 노드가 메모리 셀과 결합되는 동안 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성하는 동작으로서, 제2 감지 신호는 감지 증폭기의 제1 노드와 감지 증폭기의 제2 노드 사이의 용량성 결합부 및 제1 감지 신호에 적어도 부분적으로 기초하는, 상기 제2 감지 신호를 생성하는 동작; 및 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작을 지원할 수 있다.
도 8은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 메모리 제어기(815)의 블록도(800)를 도시한다. 메모리 제어기(815)는 도 1을 참조하여 설명된 메모리 제어기(150) 또는 도 7을 참조하여 설명된 메모리 제어기(715)의 일례일 수 있다. 메모리 제어기(815)는 도 7을 참조하여 설명된 바이어싱 구성 요소(750) 및 타이밍 구성 요소(755)의 예일 수 있는 바이어싱 구성 요소(820) 및 타이밍 구성 요소(825)를 포함할 수 있다. 메모리 제어기(815)는 또한 전압 선택기(830), 메모리 셀 선택기(835) 및 감지 제어기(840)를 포함할 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접 통신할 수 있다.
전압 선택기(830)는 메모리 디바이스의 다양한 액세스 동작을 지원하기 위해 전압원의 선택을 개시할 수 있다. 예를 들어, 전압 선택기(830)는 도 5를 참조하여 설명된 스위칭 구성 요소(520)와 같은 다양한 스위칭 구성 요소를 활성화 또는 비활성화시키는 데 사용되는 논리 신호를 생성할 수 있다. 예를 들어, 전압 선택기(830)는 도 6a 및 도 6b를 참조하여 설명된 타이밍도(600)의 전압원(510)을 선택(예를 들어, 인에이블 또는 디스에이블)하기 위한 논리 신호들 중 하나 이상을 생성할 수 있다.
메모리 셀 선택기(835)는 감지 동작을 위한 메모리 셀을 선택할 수 있다. 예를 들어, 메모리 셀 선택기(835)는 도 2를 참조하여 설명된 선택 구성 요소(250)와 같은 선택 구성 요소를 활성화 또는 비활성화시키는 데 사용되는 논리 신호를 생성할 수 있다. 예를 들어, 메모리 셀 선택기(835)는 도 6a 및 도 6b를 참조하여 설명된 타이밍도(600)의 워드 라인 논리 신호를 생성할 수 있다.
감지 제어기(840)는 도 1 내지 도 6을 참조하여 설명된 감지 구성 요소(130)와 같은 감지 구성 요소의 다양한 동작을 제어할 수 있다. 예를 들어, 감지 제어기(840)는 도 5, 도 6a 및 도 6b를 참조하여 설명된 스위칭 구성 요소(520-d 또는 520-e)와 같은 감지 구성 요소 격리 구성 요소를 활성화 또는 비활성화시키는 데 사용되는 논리 신호를 생성할 수 있다. 일부 예에서, 감지 제어기(840)는 도 5, 도 6a 및 도 6b를 참조하여 설명된 스위칭 구성 요소(520-i, 520-j, 520-k)와 같은 스위칭 구성 요소를 활성화 또는 비활성화시키는 것을 포함할 수 있는 감지 구성 요소(130) 또는 공통 액세스 라인(410)의 노드들을 등화시키는 데 사용되는 논리 신호를 생성할 수 있다. 일부 예에서, 감지 제어기(1040)는 도 5, 도 6a 및 도 6b를 참조하여 설명된 스위칭 구성 요소(520-g 또는 520-h)와 같은 스위칭 구성 요소를 활성화 또는 비활성화시키는 것을 포함할 수 있는, 감지 구성 요소를 감지 전압원과 결합 또는 분리하는 데 사용되는 논리 신호를 생성할 수 있다. 일부 예에서, 감지 제어기(1040)는 도 5, 도 6a 및 도 6b를 참조하여 설명된 스위칭 구성 요소(520-f)와 같은 스위칭 구성 요소를 활성화 또는 비활성화시키는 것을 포함할 수 있는, 제1 노드(131)와 제2 노드(132) 사이의 커패시턴스를 결합 또는 분리하는 데 사용되는 논리 신호를 생성할 수 있다. 따라서, 다양한 예에서, 감지 제어기(1040)는 도 6a 및 도 6b를 참조하여 설명된 타이밍도(600)의 논리 신호(SW4, SW5, SW6, SW7 또는 SW8, EQ0, EQ1 또는 EQ2) 또는 이들의 임의의 조합을 생성할 수 있다.
일부 실시형태에서, 감지 제어기(840)는 감지 구성 요소의 제1 노드의 전압을 감지 구성 요소의 제2 노드의 전압과 비교할 수 있고, 여기서 전압은 자가-참조 판독 동작의 개별 액세스 동작으로 메모리 셀에 액세스하는 것에 기초한다(예를 들어, 메모리 셀에 액세스하는 것에 기인한다). 감지 제어기(840)는 결과 전압을 비교한 것에 기초하여 메모리 셀과 연관된 논리 값을 결정할 수 있다. 일부 예에서, 감지 제어기(840)는 메모리 셀과 연관된 논리 값을 결정하기 위해 다른 구성 요소에 신호를 제공할 수 있다.
도 9는 본 발명의 다양한 실시형태에 따라 메모리 셀에 액세스하기 위한 감지 방식을 지원할 수 있는 디바이스(905)를 포함하는 시스템(900)을 도시한다. 디바이스(905)는 예를 들어, 도 1을 참조하여 전술된 메모리 디바이스(100)의 구성 요소의 일례이거나 이 구성 요소를 포함할 수 있다. 디바이스(905)는 메모리 제어기(915), 메모리 셀(920), 기본 입력/출력 시스템(BIOS) 구성 요소(925), 프로세서(930), I/O 구성 요소(935), 및 주변 구성 요소(940)를 포함하여, 통신을 송수신하기 위한 구성 요소를 포함하는 양방향 통신을 위한 구성 요소를 포함할 수 있다. 이들 구성 요소는 하나 이상의 버스(예를 들어, 버스(910))를 통해 전자 통신할 수 있다.
메모리 제어기(915)는 본 명세서에 설명된 바와 같이 하나 이상의 메모리 셀을 동작시킬 수 있다. 구체적으로, 메모리 제어기(915)는 메모리 셀에 액세스하기 위한 설명된 감지 방식을 지원하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(915)는 도 1을 참조하여 설명된 행 디코더, 열 디코더 또는 이 둘 다(도시되지 않음)를 포함할 수 있다.
메모리 셀(920)은 도 1 내지 도 6b 및 도 9를 참조하여 설명된 메모리 셀(105 또는 910)의 일례일 수 있고, 본 명세서에 설명된 정보(예를 들어, 논리 상태의 형태)를 저장할 수 있다.
BIOS 구성 요소(925)는 다양한 하드웨어 구성 요소를 초기화하고 실행할 수 있는, 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성 요소일 수 있다. BIOS 구성 요소(925)는 또한 프로세서 및 다양한 다른 구성 요소, 예를 들어, 주변 구성 요소, I/O 제어 구성 요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(925)는 판독-전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(930)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로제어기, ASIC, FPGA, 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성 요소, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(930)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(930)에 통합될 수 있다. 프로세서(930)는 다양한 기능(예를 들어, 메모리 셀에 액세스하기 위한 자가-참조 감지 방식을 지원하는 기능 또는 동작)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령어를 실행하도록 구성될 수 있다.
I/O 구성 요소(935)는 디바이스(905)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 구성 요소(935)는 또한 디바이스(905)에 통합되지 않은 주변 기기를 관리할 수 있다. 일부 경우에, I/O 구성 요소(935)는 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 구성 요소(935)는 iOS
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, ANDROID
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, MS-DOS
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, MS-WINDOWS
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, OS/2
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, UNIX
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, LINUX
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또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 구성 요소(935)는 모뎀, 키보드, 마우스, 터치스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 구성 요소(935)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 구성 요소(935)를 통해 또는 I/O 구성 요소(935)에 의해 제어되는 하드웨어 구성 요소를 통해 디바이스(905)와 상호 작용할 수 있다. I/O 구성 요소(935)는 메모리 셀(920)들 중 하나 이상의 메모리 셀의 감지된 논리 상태와 연관된 정보를 수신하는 것, 또는 하나 이상의 메모리 셀(920)들 중 하나 이상의 메모리 셀의 논리 상태를 기입하는 것과 연관된 정보를 제공하는 것을 포함하여, 메모리 셀(920)에 액세스하는 것을 지원할 수 있다.
주변 구성 요소(940)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스에 대한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(Universal Serial Bus: USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 기기 카드 슬롯(peripheral card slot), 예를 들어, 주변 구성 요소 연결(Peripheral Component Interconnect: PCI) 또는 가속 그래픽 포트(Accelerated Graphics Port: AGP) 슬롯을 포함할 수 있다.
입력(945)은 디바이스(905) 또는 그 구성 요소에 입력을 제공하는 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스를 포함할 수 있거나 또는 다른 디바이스와의 인터페이스를 포함하거나 또는 다른 디바이스 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(945)은 I/O 구성 요소(935)에 의해 관리될 수 있고, 주변 구성 요소(940)를 통해 디바이스(905)와 상호 작용할 수 있다.
출력(950)은 디바이스(905) 또는 그 구성 요소들 중 임의의 구성 요소로부터 출력을 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(950)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 보드 또는 다른 디바이스를 포함할 수 있다. 일부 경우에, 출력(950)은 주변 구성 요소(들)(940)를 통해 디바이스(905)와 인터페이스하는 주변 요소일 수 있다. 일부 경우에, 출력(950)은 I/O 구성 요소(935)에 의해 관리될 수 있다.
디바이스(905)의 구성 요소는 그 기능을 수행하도록 설계된 회로부를 포함할 수 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 능동 또는 비능동 요소를 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 모바일 폰, 웨어러블 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(905)는 이러한 디바이스의 일부 또는 요소일 수 있다.
도 10은 본 발명의 다양한 실시형태에 따라 결합 커패시턴스를 갖는 자가-참조 감지 방식을 지원할 수 있는 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작은 본 명세서에 설명된 메모리 디바이스(100), 회로(200), 회로(400), 회로(500), 메모리 디바이스(705), 시스템(900) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 1 내지 도 9를 참조하여 설명된 메모리 제어기에 의해 적어도 부분적으로 수행될 수 있다. 일부 예에서, 메모리 디바이스는 아래에 설명된 기능을 수행하기 위해 디바이스의 기능적 요소(예를 들어, 전압 공급원, 논리 신호, 트랜지스터, 증폭기, 스위칭 구성 요소 또는 선택 구성 요소)를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능 중 일부 또는 전부를 수행할 수 있다.
(1005)에서, 메모리 디바이스는 감지 증폭기의 제1 노드에서 제1 감지 신호를 생성할 수 있다. 제1 감지 신호는 메모리 셀의 제1 액세스 동작에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 감지 증폭기의 제1 노드는 (1005)에서 메모리 셀과 결합될 수 있다. 일부 예에서, 제1 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제1 전하를 형성하는 것을 포함한다. 제1 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초할 수 있고, 메모리 셀에 의해 저장된 논리 상태에 대응할 수 있다. (1005)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1005)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1010)에서, 메모리 디바이스는 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성할 수 있다. 제2 감지 신호는 메모리 셀의 제2 액세스 동작에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 감지 증폭기의 제2 노드는 (1010)에서 메모리 셀과 결합될 수 있다. 제2 감지 신호는 감지 증폭기의 제1 노드와 감지 증폭기의 제2 노드 사이의 용량성 결합부와 제1 감지 신호에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 제2 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제2 전하를 형성하는 것을 포함한다. 제2 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초할 수 있고, 메모리 셀에 의해 저장된 참조 상태에 대응할 수 있다. (1010)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1010)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(예를 들어, 150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1015)에서, 메모리 디바이스는 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 일부 예에서, 논리 상태를 결정하는 것은 감지 증폭기의 제1 노드의 전압을 감지 증폭기의 제2 노드의 전압과 비교하는 것을 포함한다. (1015)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1015)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(1000)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 (예를 들어, 감지 증폭기의 제1 노드가 메모리 셀과 결합되는 동안) 감지 증폭기의 제1 노드에서 제1 감지 신호를 생성하는 동작, (예를 들어, 감지 증폭기의 제2 노드가 메모리 셀과 결합되는 동안) 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성하는 동작으로서, 제2 감지 신호는 감지 증폭기의 제1 노드와 감지 증폭기의 제2 노드 사이의 용량성 결합부 및 제1 감지 신호에 적어도 부분적으로 기초하는, 상기 제2 감지 신호를 생성하는 동작, 및 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작을 수행하기 위한 특징부, 회로부, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 메모리 셀에 의해 저장된 논리 상태를 결정하는 것은 감지 증폭기의 제1 노드의 전압을 감지 증폭기의 제2 노드의 전압과 비교하기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성하는 것은 감지 증폭기의 제1 노드에서 전압의 변화를 야기하기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제1 전하를 형성하기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있고, 여기서 제1 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초하고, 전하는 메모리 셀에 의해 저장된 논리 상태에 대응하는 메모리 셀에 저장된다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 제1 감지 신호를 생성하는 것은 감지 증폭기의 제1 노드와 메모리 셀 사이에 결합된 제1 스위칭 구성 요소를 활성화시키기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있고, 제1 스위칭 구성 요소는 감지 증폭기의 제1 노드와 메모리 셀을 선택적으로 결합하도록 구성된다. 본 명세서에 설명된 방법(1000) 및 장치의 일부 예는 제1 감지 신호를 생성한 후 및 제2 감지 신호를 생성하기 전에 제1 스위칭 구성 요소를 비활성화시키기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제2 전하를 형성하기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있고, 제2 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초하고, 상기 전하는 메모리 셀에 의해 저장된 참조 상태에 대응하는 메모리 셀에 저장된다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 감지 신호를 생성하는 것은 감지 증폭기의 제2 노드와 메모리 셀 사이에 결합된 제2 스위칭 구성 요소를 활성화시키기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 포함할 수 있고, 제2 스위칭 구성 요소는 감지 증폭기의 제2 노드와 메모리 셀을 선택적으로 결합시키도록 구성된다. 본 명세서에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 스위칭 구성 요소는 제1 감지 신호를 생성하는 동안 비활성화될 수 있다.
본 명세서에 설명된 방법(1000) 및 장치의 일부 예는 제2 감지 신호를 생성한 후 및 메모리 셀에 의해 저장된 논리 상태를 결정하기 전에 제3 스위칭 구성 요소를 비활성화시키기 위한 동작, 특징부, 회로부, 수단 또는 명령어를 더 포함할 수 있고, 제3 스위칭 구성 요소는 감지 증폭기의 제1 노드 또는 감지 증폭기의 제2 노드 중 하나와 용량성 결합부 사이에 결합되고, 제3 스위칭 구성 요소는 감지 증폭기의 제1 노드 또는 감지 증폭기의 제2 노드 중 상기 하나와 상기 용량성 결합부를 선택적으로 결합하도록 구성된다.
도 11은 본 발명의 다양한 실시형태에 따라 메모리 셀을 액세스하기 위한 감지 방식을 지원할 수 있는 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작은 본 명세서에 설명된 메모리 디바이스(100), 회로(200), 회로(400), 회로(500), 메모리 디바이스(705), 시스템(900) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 1 내지 도 9를 참조하여 설명된 메모리 제어기에 의해 적어도 부분적으로 수행될 수 있다. 일부 예에서, 메모리 디바이스는 아래에 설명된 기능을 수행하기 위해 디바이스의 기능적 요소(예를 들어, 전압 공급원, 논리 신호, 트랜지스터, 증폭기, 스위칭 구성 요소 또는 선택 구성 요소)를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들 중 일부 또는 전부를 수행할 수 있다.
(1105)에서, 메모리 디바이스는 감지 증폭기의 제1 노드에서 제1 감지 신호를 생성할 수 있다. 제1 감지 신호는 메모리 셀의 제1 액세스 동작에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 감지 증폭기의 제1 노드는 (1105)에서 메모리 셀과 결합될 수 있다. 예를 들어, 제1 감지 신호를 생성하는 것은 감지 증폭기의 제1 노드와 메모리 셀 사이에 결합된 제1 스위칭 구성 요소를 활성화시키는 것을 포함할 수 있고, 제1 스위칭 구성 요소는 감지 증폭기의 제1 노드와 메모리 셀을 선택적으로 결합하도록 구성된다. 일부 예에서, 제1 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제1 전하를 형성하는 것을 포함한다. 제1 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초할 수 있고, 메모리 셀에 의해 저장된 논리 상태에 대응할 수 있다. (1105)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1105)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1110)에서, 메모리 디바이스는 제1 감지 신호를 생성한 후 감지 증폭기의 제1 노드와 메모리 셀 사이에 결합된 제1 스위칭 구성 요소를 비활성화시킬 수 있다. (1110)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1110)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1115)에서, 메모리 디바이스는 감지 증폭기의 제2 노드에서 제2 감지 신호를 생성할 수 있다. 제2 감지 신호는 메모리 셀의 제2 액세스 동작에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 감지 증폭기의 제2 노드는 (1115)에서 메모리 셀과 결합될 수 있다. 예를 들어, 제2 감지 신호를 생성하는 것은 감지 증폭기의 제2 노드와 메모리 셀 사이에 결합된 제2 스위칭 구성 요소를 활성화시키는 것을 포함할 수 있고, 제2 스위칭 구성 요소는 감지 증폭기의 제2 노드와 메모리 셀을 선택적으로 결합하도록 구성된다. 제2 감지 신호는 감지 증폭기의 제1 노드와 감지 증폭기의 제2 노드 사이의 용량성 결합부 및 제1 감지 신호에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 제2 감지 신호를 생성하는 것은 메모리 셀과 감지 증폭기 사이에 결합된 액세스 라인을 따라 제2 전하를 형성하는 것을 포함한다. 제2 전하는 메모리 셀에 저장된 전하에 적어도 부분적으로 기초할 수 있고, 메모리 셀에 의해 저장된 참조 상태에 대응할 수 있다. (1010)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1010)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1120)에서, 메모리 디바이스는 제2 감지 신호를 생성한 후 제2 스위칭 구성 요소를 비활성화시킬 수 있다. (1120)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1120)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
(1125)에서, 메모리 디바이스는 제1 감지 신호를 생성하는 것과 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 일부 예에서, 논리 상태를 결정하는 것은 감지 증폭기의 제1 노드의 전압을 감지 증폭기의 제2 노드의 전압과 비교하는 것을 포함한다. (1125)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법 및 장치에 따라 수행될 수 있다. 다양한 예에서, (1125)의 동작의 일부 또는 전부는 감지 구성 요소(예를 들어, 도 1 내지 도 9를 참조하여 설명된 감지 구성 요소(130 또는 935)), 메모리 제어기(예를 들어, 도 1 내지 도 9를 참조하여 설명된 메모리 제어기(150, 715, 815 또는 915)), 또는 이들의 하나 이상의 부분에 의해 수행될 수 있다.
위에서 설명된 방법은 가능한 구현을 설명하고, 동작 및 단계가 재배열되거나 달리 수정될 수 있고 다른 구현도 가능하다는 것을 주목해야 한다. 또한, 둘 이상의 방법의 예들이 조합될 수 있다.
본 명세서의 설명은 예를 제공하고, 청구 범위에 제시된 범위, 적용 가능성 또는 예를 제한하는 것이 아니다. 본 발명의 범위를 벗어나지 않고 논의된 요소들의 기능 및 배열이 변경될 수 있다. 다양한 예는 다양한 절차 또는 구성 요소를 적절히 생략, 대체 또는 추가할 수 있다. 또한, 일부 예와 관련하여 설명된 특징은 다른 예에서 결합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나; 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 수 있을 것이다.
본 명세서에 사용된 "사실상 접지"라는 용어는 대략 0 볼트(0V)의 전압에서 유지되는 전기 회로의 노드를 지칭하거나, 보다 일반적으로 접지와 직접 결합되거나 결합되지 않을 수 있는 전기 회로를 포함하는 전기 회로 또는 디바이스의 참조 전압을 나타낸다. 따라서, 사실상 접지의 전압은 정상 상태에서 일시적으로 변동하여 대략 0V 또는 사실상 0V로 복귀할 수 있다. 사실상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현도 또한 가능하다. "사실상 접지" 또는 "사실상 접지된"이라는 것은 디바이스의 약 0V 또는 일부 다른 참조 전압에 연결된 것을 의미한다.
"전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이에 전자의 흐름을 지원하는 구성 요소들 사이의 관계를 지칭한다. 이는 구성 요소들 간의 직접 연결 또는 결합을 포함할 수 있고 또는 중간 구성 요소를 포함할 수 있다. 다시 말해, "~와 연결된" 또는 "~와 결합된" 구성 요소들은 서로 전자 통신한다. 전자 통신하는 구성 요소들은 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 (예를 들어, 통전 해제된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 통전되면 전자 또는 신호를 교환하도록 구성되고 동작될 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결되거나 결합된 두 개의 구성 요소는 스위치의 상태(예를 들어, 열림 또는 닫힘)에 관계없이 전자 통신을 한다.
"격리된"이라는 용어는 전자가 구성 요소들 사이를 현재 흐를 수 없는 구성 요소들 사이의 관계를 지칭하고; 구성 요소들 간에 개방 회로가 있는 경우 구성 요소들은 서로 격리된다. 예를 들어, 스위치에 의해 물리적으로 결합된 2개의 구성 요소는 스위치가 개방될 때 서로 격리될 수 있다.
본 명세서에서 사용된 "단락"이라는 용어는 당해 두 개의 구성 요소들 사이의 단일 중간 구성 요소를 활성화시키는 것을 통해 구성 요소들 사이에 전도성 경로가 수립된 구성 요소들 사이의 관계를 지칭한다. 예를 들어, 제2 구성 요소로 단락된 제1 구성 요소는 두 개의 구성 요소 사이의 스위치가 닫힐 때 제2 구성 요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하는 구성 요소(또는 라인)들 사이에 전압 및/또는 전하의 흐름의 인가할 수 있는 동적 동작일 수 있다.
본 명세서에 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우 메모리 어레이의 메모리 셀 또는 다른 구성 요소에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성 요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 사용된 "단자"라는 용어는 회로 요소의 물리적 경계 또는 연결점을 제안하는 것일 필요는 없다. 오히려, "단자"는 회로 요소와 관련된 회로의 참조점을 지칭할 수 있으며, 이는 "노드" 또는 "참조점"으로도 지칭될 수 있다.
본 명세서에 사용된 "층"이라는 용어는 기하학적 구조의 계층 또는 시트를 지칭한다. 각각의 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있고, 표면의 일부 또는 전부를 덮을 수 있다. 예를 들어, 층은 2차원이 제3 막, 예를 들어 박막보다 큰 3차원 구조일 수 있다. 층은 상이한 요소, 구성 요소 및/또는 물질을 포함할 수 있다. 일부 경우에, 하나의 층은 둘 이상의 서브 층으로 구성될 수 있다. 첨부된 도면 중 일부에서, 3차원 층 중 2차원이 예시를 위해 도시되어 있다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 층들이 특성상 3차원이라는 것을 인식할 수 있을 것이다.
칼코게나이드 물질은 원소(S, Se 및 Te) 중 적어도 하나를 포함하는 물질 또는 합금일 수 있다. 본 명세서에서 논의된 상 변화 물질은 칼코게나이드 물질일 수 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 칼코게나이드 물질 및 합금의 예는 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만, 이들로 제한되지는 않는다. 본 명세서에 사용된 하이픈 연결된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질의 다른 예는 둘 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이종 금속 산화물 물질 또는 혼합된 원자가 산화물을 포함할 수 있다. 예는 메모리 셀의 메모리 요소와 연관된 특정 가변 저항 물질 또는 물질들로 제한되지 않는다. 예를 들어, 가변 저항 물질의 다른 예는 메모리 요소를 형성하는 데 사용될 수 있으며, 특히 칼코게나이드 물질, 거대 자기 저항 물질 또는 중합체 기반 물질을 포함할 수 있다.
도 1, 도 2, 도 4 및 도 5를 참조하여 설명된 메모리 디바이스(100), 회로(200), 회로(400) 및 회로(500)를 포함하여 본 명세서에 논의된 디바이스는, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨비소, 질화갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예를 들어, 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브-영역의 전도율은 인, 붕소 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스와 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형인 경우(예를 들어, 다수의 캐리어가 전자인 경우), FET는 n-형 FET라고 지칭될 수 있다. 채널이 p-형인 경우(예를 들어, 다수의 캐리어가 정공(hole)인 경우), FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capped)될 수 있다. 채널의 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 n-형 FET 또는 p-형 FET에 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터의 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터의 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 설명된 설명은 예시적인 구성을 설명하는 것일 뿐, 구현될 수 있는 또는 청구 범위의 범주 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 "예시적인"이라는 용어는 "예, 실례 또는 예시로서 제공되는" 것을 의미하고, "바람직한" 또는 "다른 예보다 유리한" 것을 의미하는 것이 아니다. 상세한 설명은 설명된 기법을 이해하기 위한 특정 상세를 포함한다. 그러나, 이들 기법은 이들 특정 상세 없이도 실시될 수 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소 간을 구별하는 대시 및 제2 라벨에 의해 참조 라벨을 따름으로써 구별될 수 있다. 명세서에서 제1 참조 라벨만이 사용된 경우, 이 설명은 제2 참조 라벨에 상관없이 동일한 제1 참조 라벨을 갖는 유사한 구성 요소 중 임의의 것에 적용될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에 설명된 기능을 수행하도록 설계된 일반 목적 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 일반 목적 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 다른 구성)으로 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현예는 본 발명의 범위 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산된 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본 명세서에 사용된 바와 같이, 항목 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 시작하는 항목 목록)에서 사용된 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(예를 들어, A 및 B 및 C)를 의미하는 총괄적인 목록을 나타낸다.
본 명세서에 사용된 "실질적으로"이라는 용어는 수식된 특성(예를 들어, "실질적으로"라는 용어로 수식된 동사 또는 형용사)이 절대적인 것이 아니라 이 특성의 장점을 달성할 만큼 충분히 근접해 있거나, 또는 언급된 특성이 본 발명의 관련 측면의 맥락에서 참일 정도로 충분히 근접해 있는 것을 의미한다.
본 명세서에 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로서 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"라고 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 의미인 것으로 해석되어야 한다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 실시하거나 이용할 수 있도록 하기 위해 제공된 것이다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 매우 용이할 것이므로, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계에 제한되는 것은 아니고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (40)

  1. 장치로서,
    제1 액세스 라인을 통해 메모리 셀과 전자 통신하는 감지 구성 요소;
    상기 감지 구성 요소의 제1 노드와 상기 감지 구성 요소의 제2 노드 사이의 커패시턴스; 및
    상기 감지 구성 요소 및 상기 메모리 셀과 전자 통신하는 제어기를 포함하되, 상기 제어기는, 상기 장치로 하여금,
    상기 메모리 셀이 상기 감지 구성 요소의 상기 제1 노드와 결합되는 동안 상기 감지 구성 요소의 상기 제1 노드에서 제1 감지 신호를 생성하는 동작;
    상기 메모리 셀이 상기 감지 구성 요소의 상기 제2 노드와 결합되는 동안 상기 감지 구성 요소의 상기 제2 노드에서 제2 감지 신호를 생성하는 동작으로서, 상기 제2 감지 신호는 상기 감지 구성 요소의 상기 제1 노드와 상기 감지 구성 요소의 상기 제2 노드 사이의 커패시턴스와 상기 생성된 제1 감지 신호에 적어도 부분적으로 기초하는, 상기 제2 감지 신호를 생성하는 동작; 및
    상기 제1 감지 신호를 생성하는 것과 상기 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작
    을 수행하게 하도록 동작 가능한, 장치.
  2. 제1항에 있어서, 상기 메모리 셀은 용량성 메모리 요소를 포함하는, 장치.
  3. 제1항에 있어서, 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작은,
    상기 감지 구성 요소의 상기 제1 노드의 전압을 상기 감지 구성 요소의 상기 제2 노드의 전압과 비교하는 동작을 포함하는, 장치.
  4. 제1항에 있어서, 상기 감지 구성 요소의 상기 제2 노드에서 상기 제2 감지 신호를 생성하는 동작은 상기 감지 구성 요소의 상기 제1 노드에서 전압의 변화를 야기하는, 장치.
  5. 제1항에 있어서, 상기 제1 감지 신호를 생성하는 동작은,
    상기 메모리 셀과 상기 감지 구성 요소 사이에 결합된 액세스 라인을 따라 제1 전하를 형성하는 동작을 포함하되, 상기 제1 전하는 상기 메모리 셀에 저장된 전하에 적어도 부분적으로 기초하고, 상기 메모리 셀에 저장된 전하는 상기 메모리 셀에 의해 저장된 논리 상태에 대응하는, 장치.
  6. 제1항에 있어서, 상기 제2 감지 신호를 생성하는 동작은,
    상기 메모리 셀과 상기 감지 구성 요소 사이에 결합된 액세스 라인을 따라 제2 전하를 형성하는 동작을 포함하되, 상기 제2 전하는 상기 메모리 셀에 저장된 전하에 적어도 부분적으로 기초하고, 상기 메모리 셀에 저장된 전하는 상기 메모리 셀에 의해 저장된 참조 상태에 대응하는, 장치.
  7. 방법으로서,
    메모리 셀의 제1 액세스에 적어도 부분적으로 기초하여 감지 증폭기의 제1 노드에서 제1 전압을 생성하는 단계;
    상기 메모리 셀의 제2 액세스에 적어도 부분적으로 기초하여 상기 감지 증폭기의 제2 노드에서 제2 전압을 생성하는 단계로서, 상기 제2 전압은 상기 감지 증폭기의 상기 제1 노드와 상기 감지 증폭기의 상기 제2 노드 사이의 용량성 결합부 및 상기 제1 전압을 생성하는 것에 적어도 부분적으로 기초하는, 상기 제2 전압을 생성하는 단계; 및
    상기 제2 전압을 생성하는 것에 적어도 부분적으로 기초하는, 상기 제1 노드에서의 제3 전압 및 상기 제2 전압에 적어도 부분적으로 기초하여 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계를 포함하는 방법.
  8. 제7항에 있어서, 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계는,
    상기 제2 전압을 상기 제3 전압과 비교하는 단계를 포함하는, 방법.
  9. 제7항에 있어서, 상기 제1 전압을 생성하는 단계는,
    상기 메모리 셀을 액세스 라인과 선택적으로 결합하는 단계를 포함하되, 상기 제1 전압은 상기 메모리 셀과 상기 액세스 라인 사이의 제1 전하 공유에 적어도 부분적으로 기초하는, 방법.
  10. 제9항에 있어서, 상기 제1 전압을 생성하는 단계는,
    제1 스위칭 구성 요소를 통해 상기 감지 증폭기의 상기 제1 노드를 상기 액세스 라인과 선택적으로 결합하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 제1 전압을 생성한 후 및 상기 제2 전압을 생성하기 전에 상기 제1 스위칭 구성 요소를 통해 상기 액세스 라인으로부터 상기 감지 증폭기의 상기 제1 노드를 선택적으로 분리하는 단계를 더 포함하는, 방법.
  12. 제9항에 있어서, 상기 제2 전압을 생성하는 단계는,
    상기 제1 전압을 생성한 후 및 상기 제2 전압을 생성하기 전에 상기 액세스 라인으로부터 상기 메모리 셀을 선택적으로 분리하는 단계를 포함하는, 방법.
  13. 제9항에 있어서, 상기 제2 전압을 생성하는 단계는,
    제2 스위칭 구성 요소를 통해 상기 감지 증폭기의 상기 제2 노드를 상기 액세스 라인과 선택적으로 결합하는 단계를 포함하는, 방법.
  14. 제9항에 있어서, 상기 감지 증폭기의 상기 제2 노드는 상기 제1 전압을 생성하는 동안 제2 스위칭 구성 요소를 통해 상기 액세스 라인으로부터 선택적으로 분리되는, 방법.
  15. 장치로서,
    액세스 라인과 선택적으로 결합되도록 구성된 메모리 셀;
    제1 노드, 제2 노드, 및 상기 제1 노드와 제2 노드 사이의 용량성 결합부를 포함하는 감지 증폭기;
    상기 제1 노드를 상기 액세스 라인과 선택적으로 결합하도록 동작 가능한 제1 스위칭 구성 요소; 및
    상기 제2 노드를 상기 액세스 라인과 선택적으로 결합하도록 동작 가능한 제2 스위칭 구성 요소를 포함하되,
    상기 장치는 상기 제1 노드와 상기 제2 노드 사이의 용량성 결합부에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 결정하도록 동작 가능한, 장치.
  16. 제15항에 있어서, 상기 메모리 셀의 논리 상태를 결정하기 위해, 상기 장치는 상기 메모리 셀을 상기 액세스 라인과 선택적으로 결합하는 것과 상기 제1 스위칭 구성 요소를 활성화시키는 것에 적어도 부분적으로 기초하여 상기 제1 노드에서 제1 전압을 생성하도록 동작 가능한, 장치.
  17. 제16항에 있어서, 상기 장치는 상기 제1 전압을 생성하는 동안 상기 제2 스위칭 구성 요소를 비활성화시키도록 동작 가능한, 장치.
  18. 제16항에 있어서, 상기 메모리 셀의 논리 상태를 결정하기 위해, 상기 장치는 상기 메모리 셀을 상기 액세스 라인과 선택적으로 결합하는 것과 상기 제2 스위칭 구성 요소를 활성화시키는 것에 적어도 부분적으로 기초하여 상기 제2 노드에서 제2 전압을 생성하도록 동작 가능하고, 상기 제2 전압은 상기 제1 노드와 상기 제2 노드 사이의 용량성 결합부 및 상기 제1 전압에 적어도 부분적으로 기초하는, 장치.
  19. 제18항에 있어서, 상기 장치는 상기 제2 전압을 생성하는 동안 상기 제1 스위칭 구성 요소를 비활성화시키도록 동작 가능한, 장치.
  20. 제15항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이의 용량성 결합부를 선택적으로 조절하도록 동작 가능한 제3 스위칭 구성 요소를 더 포함하는, 장치.
  21. 장치로서,
    메모리 셀;
    제1 노드, 제2 노드, 및 상기 제1 노드를 상기 제2 노드와 결합하는 커패시터를 포함하는 감지 구성 요소;
    상기 메모리 셀과 상기 감지 구성 요소 사이의 액세스 라인; 및
    상기 감지 구성 요소 및 상기 메모리 셀과 전자 통신하는 제어기를 포함하되, 상기 제어기는, 상기 장치로 하여금,
    상기 메모리 셀과 상기 액세스 라인 사이의 제1 스위칭 구성 요소를 활성화시키는 동작;
    제1 감지 신호를 생성하기 위해 상기 제1 스위칭 구성 요소를 활성화시킨 후에 상기 액세스 라인과 상기 제1 노드 사이의 제2 스위칭 구성 요소를 활성화시키는 동작;
    상기 제2 스위칭 구성 요소를 활성화시킨 후에 상기 제2 스위칭 구성 요소를 비활성화시키는 동작;
    상기 제1 노드를 상기 제2 노드와 결합하는 상기 커패시터 및 상기 제1 감지 신호에 적어도 부분적으로 기초하는 제2 감지 신호를 생성하기 위해 상기 제2 스위칭 구성 요소를 비활성화시킨 후 상기 액세스 라인과 상기 제2 노드 사이의 제3 스위칭 구성 요소를 활성화시키는 동작; 및
    상기 제1 감지 신호를 생성하는 것과 상기 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작
    을 수행하게 하도록 동작 가능한, 장치.
  22. 제21항에 있어서,
    상기 액세스 라인과 결합된 제2 커패시터; 및
    상기 액세스 라인과 선택적으로 결합되도록 구성된 전압원을 더 포함하는, 장치.
  23. 제22항에 있어서, 상기 제어기는, 상기 장치로 하여금,
    상기 제1 스위칭 구성 요소를 활성화시키기 전에 상기 전압원에 적어도 부분적으로 기초하여 상기 제2 커패시터를 프리차지(precharge)하는 동작; 및
    상기 제2 스위칭 구성 요소를 비활성화시킨 후 및 상기 제3 스위칭 구성 요소를 활성화시키기 전에 상기 전압원을 사용하여 상기 제2 커패시터를 프리차지하는 동작
    을 수행하게 하도록 동작 가능한, 장치.
  24. 제22항에 있어서,
    상기 제2 커패시터를 통해 상기 액세스 라인과 결합된 가변 전압원을 더 포함하는, 장치.
  25. 제24항에 있어서, 상기 제어기는, 상기 장치로 하여금,
    상기 제1 스위칭 구성 요소를 활성화시키기 전에 상기 가변 전압원에 적어도 부분적으로 기초하여 상기 액세스 라인을 바이어싱하는 동작; 및
    상기 제2 스위칭 구성 요소를 비활성화시킨 후 및 상기 제3 스위칭 구성 요소를 활성화시키기 전에 상기 가변 전압원에 적어도 부분적으로 기초하여 상기 액세스 라인을 바이어싱하는 동작
    을 수행하게 하도록 동작 가능한, 장치.
  26. 제21항에 있어서, 상기 액세스 라인은 상기 메모리 셀과 상기 감지 구성 요소 사이의 전하 전송 감지 증폭기를 포함하는, 장치.
  27. 제21항에 있어서,
    액세스 동작 동안 상기 메모리 셀과 전하 전송량에 적어도 부분적으로 기초하여 상기 액세스 라인의 전압을 제어하도록 구성된 트랜지스터를 더 포함하는, 장치.
  28. 제21항에 있어서, 상기 메모리 셀은 용량성 메모리 요소를 포함하는, 장치.
  29. 제21항에 있어서, 상기 제어기는, 상기 장치로 하여금,
    상기 제1 스위칭 구성 요소를 활성화시킨 후에 상기 제1 스위칭 구성 요소를 비활성화시키는 동작; 및
    상기 제1 스위칭 구성 요소를 비활성화시킨 후 및 상기 논리 상태를 결정하기 전에 상기 제1 스위칭 구성 요소를 활성화시키는 동작
    을 수행하게 하도록 동작 가능한, 장치.
  30. 제21항에 있어서, 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 동작은,
    상기 감지 구성 요소의 상기 제1 노드의 전압을 상기 감지 구성 요소의 상기 제2 노드의 전압과 비교하는 동작을 포함하는, 장치.
  31. 제21항에 있어서, 상기 감지 구성 요소의 상기 제2 노드에서 상기 제2 감지 신호를 생성하는 동작은 상기 제1 노드를 상기 제2 노드와 결합하는 상기 커패시터에 적어도 부분적으로 기초하는, 상기 감지 구성 요소의 상기 제1 노드에서의 전압의 변화를 야기하는, 장치.
  32. 방법으로서,
    메모리 셀과 액세스 라인 사이의 제1 스위칭 구성 요소를 활성화시키는 단계;
    제1 감지 신호를 생성하기 위해 감지 구성 요소의 제1 노드와 상기 액세스 라인 사이의 제2 스위칭 구성 요소를 활성화시키는 단계;
    상기 감지 구성 요소의 상기 제1 노드와 상기 액세스 라인 사이의 상기 제2 스위칭 구성 요소를 비활성화시키는 단계;
    상기 감지 구성 요소의 상기 제1 노드와 상기 감지 구성 요소의 제2 노드를 결합시키는 커패시터와 상기 제1 감지 신호에 적어도 부분적으로 기초하는 제2 감지 신호를 생성하기 위해 상기 감지 구성 요소의 상기 제2 노드와 상기 액세스 라인 사이의 제3 스위칭 구성 요소를 활성화시키는 단계; 및
    상기 제1 감지 신호를 생성하는 것과 상기 제2 감지 신호를 생성하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계를 포함하는, 방법.
  33. 제32항에 있어서,
    상기 제1 감지 신호를 생성하는 것은 상기 메모리 셀의 제1 전하 공유에 적어도 부분적으로 기초하고;
    상기 제2 감지 신호를 생성하는 것은 상기 메모리 셀의 제2 전하 공유에 적어도 부분적으로 기초하는, 방법.
  34. 제33항에 있어서,
    상기 제1 감지 신호를 생성하는 것은 상기 메모리 셀의 상기 제1 전하 공유에 적어도 부분적으로 기초하는, 상기 액세스 라인의 제1 전압을 전하 전송 감지 증폭기를 사용하여 생성하는 것을 포함하고;
    상기 제2 감지 신호를 생성하는 것은 상기 메모리 셀의 상기 제2 전하 공유에 적어도 부분적으로 기초하는, 상기 액세스 라인의 제2 전압을 상기 전하 전송 감지 증폭기를 사용하여 생성하는 것을 포함하는, 방법.
  35. 제32항에 있어서,
    상기 제1 스위칭 구성 요소를 활성화시키기 전에 상기 액세스 라인과 결합된 제2 커패시터의 제1 프리차지를 수행하는 단계로서, 상기 제1 감지 신호를 생성하는 것은 상기 제1 프리차지에 적어도 부분적으로 기초하는, 상기 제1 프리차지를 수행하는 단계; 및
    상기 제2 스위칭 구성 요소를 비활성화시킨 후 및 상기 제3 스위칭 구성 요소를 활성화시키기 전에 상기 제2 커패시터의 제2 프리차지를 수행하는 단계로서, 상기 제2 감지 신호를 생성하는 것은 상기 제2 프리차지에 적어도 부분적으로 기초하는, 상기 제2 프리차지를 수행하는 단계를 더 포함하는, 방법.
  36. 제35항에 있어서, 상기 제2 커패시터는 상기 제2 커패시터의 제1 노드를 통해 상기 액세스 라인과 결합되고, 상기 방법은,
    상기 제1 프리차지를 수행한 후 상기 제2 커패시터의 제2 노드의 제1 전압 승압을 수행하는 단계로서, 상기 제1 감지 신호를 생성하는 것은 상기 제1 전압 승압에 적어도 부분적으로 기초하는, 상기 제1 전압 승압을 수행하는 단계; 및
    상기 제2 프리차지를 수행한 후에 상기 제2 커패시터의 상기 제2 노드의 제2 전압 승압을 수행하는 단계로서, 상기 제2 감지 신호를 생성하는 것은 상기 제2 전압 승압에 적어도 부분적으로 기초하는, 상기 제2 전압 승압을 수행하는 단계를 더 포함하는, 방법.
  37. 장치로서,
    액세스 라인과 선택적으로 결합되도록 구성된 메모리 셀;
    제1 노드, 제2 노드, 및 상기 제1 노드와 상기 제2 노드 사이의 용량성 결합부를 위해 구성된 커패시터를 포함하는 감지 증폭기;
    상기 제1 노드를 상기 액세스 라인과 선택적으로 결합하도록 동작 가능한 제1 스위칭 구성 요소; 및
    상기 제2 노드를 상기 액세스 라인과 선택적으로 결합하도록 동작 가능한 제2 스위칭 구성 요소를 포함하되,
    상기 장치는 상기 제1 노드와 상기 제2 노드 사이의 용량성 결합부에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 결정하도록 동작 가능한, 장치.
  38. 제37항에 있어서,
    액세스 동작 동안 상기 메모리 셀과 전하 전송량에 적어도 부분적으로 기초하여 상기 액세스 라인의 전압을 제어하도록 구성된 트랜지스터를 더 포함하는, 장치.
  39. 제38항에 있어서,
    상기 감지 증폭기와 상기 트랜지스터 사이의 상기 액세스 라인과 선택적으로 결합되도록 구성된 전압원을 더 포함하는, 장치.
  40. 제37항에 있어서,
    제2 커패시터의 제1 노드를 통해 상기 액세스 라인과 결합된 상기 제2 커패시터; 및
    상기 제2 커패시터의 제2 노드를 통해 상기 제2 커패시터와 결합된 가변 전압원을 더 포함하는, 장치.
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