CN113632229B - 缝隙氧化物和通孔形成技术 - Google Patents

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Abstract

本申请针对缝隙氧化物和通孔形成技术。举例来说，用于制造三维存储器装置的技术，所述三维存储器装置可包含各自包含存储器单元堆叠和相关联存取线的存储器单元的多个叠组。所述技术可形成互连区，而不移除所述存储器单元堆叠的一部分。所述互连区可包含延伸穿过存储器单元的所述叠组的一或多个导电通孔以使所述存取线与可位于存储器单元的所述叠组下方的逻辑电路系统耦合。此外，所述技术可通过形成可割断所述存取线的沟槽而将存储器单元阵列划分为存储器单元的多个子阵列。在某些情况下，存储器单元的每一子阵列可与存储器单元的其它子阵列电隔离。所述技术可减小制造过程步骤的总数目。

Description

缝隙氧化物和通孔形成技术
交叉参考
本专利申请要求李(Li)等人在2019年1月24日提交的标题为“缝隙氧化物和通孔形成技术(SLIT OXIDE ANDVIA FORMATION TECHNIQUES)”的第16/256,157号美国专利申请的优先权，所述美国专利申请转让给本受让人且其全文以引用的方式明确地并入本文中。
技术领域
技术领域涉及缝隙氧化物和通孔形成技术。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可以在存储器装置中写入状态或对状态进行编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可包含易失性存储器单元或非易失性存储器单元。非易失性存储器单元可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器单元除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储状态。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。可能需要构建每单位面积更多的存储器单元来增加存储器单元密度和减小每位成本，而不增加存储器装置的大小。可能需要用于制造包含具有增加的存储器单元密度或其它有益特征的存储器装置在内的存储器装置的改进的技术(例如，更快、更低成本)。
发明内容
描述一种设备，所述设备可包含：多个有源阵列区，其各自包括有源存储器单元堆叠；多个边界区，其各自包括电介质材料且各自与相应的有源阵列区接触；以及互连区，其在所述多个中的至少两个边界区之间，所述互连区包括被配置成电浮动的至少一个存储器单元堆叠。
描述一种方法。所述方法可包含：穿过存储器装置的叠组形成孔以暴露位于所述叠组下方的导电通孔；在所述孔中沉积电介质材料；从所述孔移除所述电介质材料的一部分以暴露位于所述叠组下方的所述导电通孔；以及在所述孔中沉积导电材料以使所述导电通孔延伸穿过所述叠组。
描述另一种方法。所述方法可包含：识别存储器装置的叠组，所述叠组包括与存储器单元堆叠耦合的存取线；穿过所述叠组形成沟槽的集合以形成包括与电浮动存储器单元堆叠耦合的电浮动存取线片段的所述叠组的一部分；以及在所述沟槽的集合中沉积电介质材料以用于使所述电浮动存取线片段与所述叠组的其它存取线片段电隔离。
附图说明
图1示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的包含三维存储器单元阵列的实例存储器装置。
图2示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的三维存储器阵列的实例。
图3A到3F示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的实例制造技术。
图4示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的三维存储器阵列的实例布局。
图5和6示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的方法。
具体实施方式
构建每单位面积更多的存储器单元可增加存储器装置内的存储器单元的面积密度。存储器单元的增加的面积密度可促进存储器装置的较低每位成本和/或固定成本下的更大存储器容量。两个或更多个二维(2D)存储器单元阵列的三维(3D)集成可增加面积密度，同时还缓解可能与缩小存储器单元的各种特征大小相关联的困难。在某些情况下，2D存储器单元阵列可被称为存储器单元的叠组。包含存储器单元的多个叠组的存储器装置可被称为3D存储器装置。3D存储器装置的存储器单元的每一叠组可与逻辑电路系统耦合，所述逻辑电路系统可被配置成执行针对选定叠组的一或多个存储器单元的存取操作。在某些情况下，电路系统可包含形成于衬底中或上的互补金属氧化物半导体(CMOS)晶体管，且存储器单元的3D集成叠组可位于CMOS电路系统(其可被称为阵列下方的CMOS)上方(例如，制造于CMOS电路系统的顶部上)。
在某些情况下，叠组内的存储器单元(例如，包含存储器单元的存储器单元堆叠)和相关联存取线的一部分可被移除以形成某一区(例如，互连区)，在该区中，一或多个导电通孔可延伸穿过存储器单元的一或多个叠组以将逻辑电路系统(例如，阵列下方的CMOS)的节点连接到位于逻辑电路系统上方的存储器单元的目标叠组内的存取线。导电通孔可包含连接到第二导电通孔的第一导电通孔，第二导电通孔位于第一导电通孔下方，例如，一通孔可堆叠于另一通孔上，以形成复合(或连接、合并的)通孔配置，其中第一通孔使第二通孔(例如，与第二通孔相关联的导电路径)延伸穿过包含第一通孔(例如，其中形成第一通孔)的一或多个上部叠组。
在某些情况下，第一导电通孔(或第二导电通孔)可延伸穿过存储器单元的一或多个叠组。在其它情况下，存储器单元的叠组内的存储器单元(例如，包含存储器单元的存储器单元堆叠)和相关联存取线的一部分可被移除以将存储器单元阵列划分(例如，切开、割断)为存储器单元的多个子阵列。如此，相比于存储器单元阵列，存储器单元的每一子阵列可包含较低数量的存储器单元。此外，存储器单元的每一子阵列可与存储器单元的其它子阵列电隔离。
在某些情况下，其中存储器单元堆叠和相关联存取线已经被移除的所述部分可能导致非所要的特征或缺陷，这些非所要的特征或缺陷可能在一些情况下在后续处理步骤期间产生或以其它方式影响后续处理步骤。作为一个实例，电介质材料可填充所述部分，且第一化学机械平坦化(CMP)工艺步骤可移除存储器单元堆叠上方的过多电介质材料。第一CMP工艺步骤可在所述部分中形成凹口(其可被称为凹陷)，且所述凹口可至少部分归因于存储器单元堆叠的不存在。在某些情况下，凹口可能在下游工艺步骤(例如，第二CMP工艺步骤、第三CMP工艺步骤)期间变得越来越明显，使得归因于所述明显凹口的所述部分的边界处的表面拓扑可能致使所述表面拓扑上方的后续工艺步骤(例如，钨沉积)变得困难。下游工艺步骤中的此些困难可能降低晶片内的裸片良率。
本文中所描述的制造技术、方法和相关装置可促进3D存储器装置的叠组内(例如，共同地包含两个或更多个存储器单元叠组的阵列层内)的缝隙氧化物和通孔形成。如本文中所使用，进入通孔(access via)可指代开口或可用于形成相关联孔或贯通孔的开口，所述相关联孔或贯通孔可稍后用可以是导电或非导电的一或多种材料填充。制造技术可通过缓解与凹口(例如，凹陷)相关联的困难来改进裸片良率，因为所述技术不需要移除互连区中的存储器单元堆叠和相关联存取线。制造技术还可通过简化工艺流程(例如，消除与移除存储器单元堆叠和相关联存取线相关联的工艺步骤)来减小制造3D存储器装置的制造成本。简化的工艺流程还可缩短制造3D存储器装置的原始处理时间，使得可在技术开发阶段期间实现使用3D存储器装置的较快学习循环。
作为一个实例，制造技术可支持各种交叉点架构，例如被子架构(quiltarchitecture)或其衍生物。在存储器装置的上下文中，被子架构可指代包含存储器拼片的集合的存储器单元阵列(例如，3D XPointTM存储器单元、铁电随机存取存储器(FeRAM)单元)，所述存储器拼片各自包含类似于拼布被子中的拼块的布置的组件(例如，字线解码器、位线解码器、感测组件、存储器单元阵列的子集)的类似配置。存储器拼块可被视为采用被子架构的存储器装置的存储器单元阵列的构建块(例如，模块化构建块)。以此方式，可通过增加或减少存储器拼片的数目来扩展或收缩存储器装置的存储器单元阵列。
换句话说，交叉点架构可指代包含第一存取线和第二存取线的拓扑交叉点的存储器阵列，其中每一拓扑交叉点对应于存储器单元，且被子架构可指代通过布置各自形成阵列的子集的存储器拼片的集合来构建存储器单元阵列。一般来说，尽管参考存储器装置的实例来描述，但本文中所描述的制造技术支持其中需要层之间的通孔以及一或多个层内的区的隔离或分离中的至少一个的任何集成电路(例如，任何架构的存储器装置)的制造。
在某些情况下，制造技术可穿过存储器装置的叠组(例如，在叠组的互连区内)形成孔(例如，进入通孔、开口、贯通孔)，而不移除存储器单元堆叠。在某些情况下，孔可暴露位于叠组下方的导电通孔。制造技术可在孔中沉积电介质材料(例如，氧化物、氮化物)，且从孔移除电介质材料的一部分以暴露位于叠组下方的导电通孔。在某些情况下，制造技术可使用自对准接触(SAC)蚀刻工艺步骤来从孔移除电介质材料的所述部分。随后，制造技术可在孔中沉积导电材料(例如，钨、铜)以使导电通孔延伸穿过叠组。在某些情况下，此互连区可包含一或多个无源导电通孔(其或者可被称为虚设通孔)，所述无源导电通孔不与任何逻辑电路系统耦合，但可提供各种处理益处(例如，图案化工艺步骤或CMP工艺步骤中改进的均匀性)。
此外，制造技术可穿过叠组形成沟槽(例如，边界区)的集合以形成叠组的一或多个电浮动部分，其中某一数目的导电通孔可延伸穿过叠组的电浮动部分。在某些情况下，存储器装置的叠组包含有源存储器单元堆叠的集合(例如，在有源阵列区内)，且作为通孔形成的一部分沉积于孔中的电介质材料可与所述集合的最接近的存储器单元堆叠分离某一距离，所述距离可小于存储器单元堆叠的集合的间距。
本文中在构建3D存储器装置的上下文中进一步描述上文介绍的本公开的特征。接着描述用于缝隙氧化物和通孔形成的结构和技术的特定实例。通过涉及缝隙氧化物和通孔形成技术的设备图、形成方法图和流程图示出且参考这些图描述本公开的这些和其它特征。
图1示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的包含三维存储器单元阵列的实例存储器装置100。存储器装置100还可被称作电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。如此，应了解，展示存储器装置100的组件和特征是为了说明功能上的相互关系，而非其在存储器装置100内的实际物理位置。
在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实施例中，每一存储器单元105可以是可编程的以存储两种状态，表示为逻辑0和逻辑1。在一些实施例中，存储器单元105可被配置成存储两个以上逻辑状态(例如，多层级单元)。在一些实施例中，存储器单元105可包含各种类型的存储器单元，例如，自选存储器单元、3D XPointTM存储器单元、包含存储组件和选择组件的相变存储器(PCM)单元、导电桥接随机存取存储器(CBRAM)单元，或FeRAM单元。虽然图1中包含的一些元件用数值指示符标记，而其它对应元件未标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
3D存储器阵列102可包含彼此堆叠形成的两个或更多个二维(2D)存储器阵列(例如，包含两个或更多个存储器单元叠组和阵列电极的阵列层)。与单个2D阵列相比，这可以增加可以放置或形成在单个裸片或衬底上的存储器单元的数目，继而可以降低生产成本，或提高存储器装置的性能，或这两者。在图1中所描绘的实例中，3D存储器阵列102包含两个层级的存储器单元105(例如，存储器单元105-a和存储器单元105-b)；然而，层级的数目可不限于两个，且其它实例可包含额外层级(例如，4个层级、8个层级、16个层级、32个层级)。每一层级可对准或定位成使得存储器单元105可跨每一层级彼此对准(确切地说，重叠，或大致地对准)，因此形成存储器单元堆叠145。在一些情况下，存储器单元的层级可称为存储器单元的叠组。
在一些实施例中，存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到位线115。字线110和位线115两者还可一般地被称作存取线。此外，存取线可充当存储器装置100的一个叠组处的一或多个存储器单元105(例如，存取线下方的存储器单元105)的字线110，以及充当存储器装置的另一叠组处的一或多个存储器单元105(例如，存取线上方的存储器单元105)的位线115。因此，对字线和位线或其类似物的提及可以互换，但不影响理解或操作。字线110和位线115可大体上彼此垂直且可支持存储器单元阵列。
一般来说，一个存储器单元105可位于例如字线110和位线115等两条存取线的相交点处。此相交点可被称作存储器单元105的地址。目标存储器单元105可以是位于被通电(例如，被激活)字线110和被通电(例如，被激活)位线115的相交点处的存储器单元105；也就是说，字线110和位线115两者可被通电以便在其相交点处读取或写入存储器单元105。与相同字线110或位线115电子通信(例如，连接到字线110或位线115、与字线110或位线115耦合)的其它存储器单元105可被称作非目标存储器单元105。
如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。也就是说，位线115可与上部存储器单元105-b和下部存储器单元105-a耦合。其它配置也是可能的，例如，第三层(未图示)可与上部存储器单元105-b共享字线110。
在某些情况下，电极可将存储器单元105耦合到字线110或位线115。术语电极可指代电导体，且可包含提供存储器装置100的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。因此，术语电极可在一些情况下指代存取线，例如字线110或位线115，以及在一些情况下指代被采用作为存取线和存储器单元105之间的电接触件的额外导电元件。在一些实施例中，存储器单元105可包括定位在第一电极与第二电极之间的硫族化物材料。第一电极可将硫族化物材料耦合到字线110，且第二电极将硫族化物材料与位线115耦合。第一电极和第二电极可以是相同材料(例如，碳)或不同材料。在其它实施例中，存储器单元105可与一或多个存取线直接耦合，且可省略除存取线外的电极。
可通过激活或选择字线110和位线115来对存储器单元105执行例如读取和写入等操作。激活或选择字线110或位线115可包含将电压施加到相应线。字线110和位线115可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等导电材料制成。
在一些架构中，单元的逻辑存储装置(例如，CBRAM单元中的电阻组件、FeRAM单元中的电容组件)可通过选择组件与位线电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可以是晶体管，并且字线110可以连接到晶体管的栅极。或者，选择组件可以是可变电阻组件，其可包含硫族化物材料。激活字线110可产生存储器单元105的逻辑存储装置和其对应的位线115之间的电连接或闭合回路。接着可存取位线以读取或写入存储器单元105。在选择存储器单元105后，所得信号可用于确定所存储的逻辑状态。在某些情况下，第一逻辑状态可对应于穿过存储器单元105的零电流或可忽略的小电流，而第二逻辑状态可对应于有限电流。
在某些情况下，存储器单元105可包含具有两个端子的自选存储器单元，且可省略单独的选择组件。如此，自选存储器单元的一个端子可电连接到字线110，且自选存储器单元的另一端子可电连接到位线115。
可经由行解码器120和列解码器130来控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址激活适当的字线110。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当的位线115。举例来说，3D存储器阵列102可包含标记为WL_1到WL_M的多个字线110，以及标记为DL_1到DL_N的多个位线115，其中M和N取决于阵列大小。因此，通过激活字线110和位线115，例如WL_2和DL_3，可存取其交叉点处的存储器单元105。
在存取后，存储器单元105可由感测组件125读取或感测以确定存储器单元105的所存储的状态。举例来说，电压可施加到存储器单元105(使用相应字线110和位线115)，且穿过存储器单元105的所得电流的存在可取决于存储器单元105的所施加电压和阈值电压。在一些情况下，可施加一个以上电压。此外，如果所施加电压不引起电流流动，则可施加其它电压，直到感测组件125检测到电流为止。通过评估产生电流流动的电压，可确定存储器单元105的所存储的逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可循序地施加预定电压，直到检测到电流。同样地，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。在一些实施例中，感测组件125可通过检测穿过存储器单元105的电流流动或无电流流动而读取存储于选定存储器单元105中的信息。
感测组件125可包含各种晶体管或放大器以便检测和放大与感测到的存储器单元105相关联的信号的差异，其可被称为锁存。存储器单元105的检测到的逻辑状态可随后作为输出135经由列解码器130输出。在某些情况下，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或者与列解码器130或行解码器120电子通信。图1还展示布置感测组件125-a的替代选项(在虚线框中)。所属领域的一般技术人员将了解，感测组件125可与列解码器或行解码器相关联而不失去其功能目的。
可通过类似地激活相关字线110和位线115来设定或写入存储器单元105，且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。
在一些存储器架构中，存取存储器单元105可使所存储的逻辑状态降级或损坏，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。举例来说，在动态随机存取存储器(DRAM)中，电容器可在感测操作期间部分或完全地放电，从而破坏所存储的逻辑状态，因此逻辑状态可在感测操作之后重写。此外，在一些存储器架构中，激活单个字线110可导致行(例如，与字线110耦合)中的所有存储器单元放电；因此，行中的若干或所有存储器单元105可能需要重写。但在例如自选存储器、PCM、CBRAM、FeRAM或非AND(NAND)存储器等非易失性存储器中，存取存储器单元105可能不会破坏逻辑状态，且因此存储器单元105可能不需要在存取之后重写。
存储器控制器140可经由各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电)。在一些情况下，行解码器120、列解码器130及感测组件125中的一或多个可与存储器控制器140共同定位。存储器控制器140可生成行及列地址信号以便激活所要字线110及位线115。存储器控制器140还可生成及控制在存储器装置100的操作期间使用的各种电压或电流。一般来说，本文中论述的所施加电压或电流的振幅、形状、极性和/或持续时间可加以调整或改变，且对于在操作存储器装置100时论述的各种操作可不同。此外，3D存储器阵列102内的一个、多个或所有存储器单元105可同时存取；例如，3D存储器阵列102的多个或所有单元可在复位操作期间同时存取，在复位操作中，所有存储器单元105或存储器单元105的群组被设定到单个逻辑状态。
3D存储器阵列102可定位于包含例如行解码器120、感测组件125、列解码器130等各种电路系统的衬底上方。在某些情况下，3D存储器阵列102可包含各自包含有源存储器单元堆叠的有源阵列区的集合、各自包含电介质材料且各自与相应有源阵列区接触的边界区的集合，以及所述集合的至少两个边界区之间的(例如，通过所述至少两个边界区与有源阵列区分离的)互连区(例如，其可完全或部分环绕有源阵列区)。互连区可包含被配置成电浮动的至少一个存储器单元堆叠(例如，无源存储器单元堆叠)。在某些情况下，3D存储器阵列102可包含位于互连区中且与互连区下方的逻辑电路系统(例如，行解码器、感测组件、列解码器)耦合的一或多个导电通孔，或者不与任何逻辑电路系统耦合但可提供各种处理益处的一或多个无源(“虚设”)导电通孔。举例来说，虚设通孔可辅助极接近虚设通孔定位的特征(例如，孔、线、沟槽)的稳健的图案化，或改进下游工艺步骤(例如，CMP工艺步骤)的均匀性。
图2示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的3D存储器阵列202的实例。3D存储器阵列202可以是参考图1所描述的3D存储器阵列102或包含两个或更多个存储器单元叠组的3D存储器装置的部分的实例。3D存储器阵列202可包含定位在衬底204上方的存储器单元的第一阵列或叠组205-a，以及定位在第一阵列或叠组205-a的顶部上的存储器单元的第二阵列或叠组205-b。3D存储器阵列202还可包含字线110-a及字线110-b以及位线115-a，其可为字线110及位线115的实例，如参考图1所描述。
如图2中描绘的说明性实例中，第一叠组205-a和第二叠组205-b的存储器单元可各自包含自选存储器单元。在一些实例中，第一叠组205-a和第二叠组205-b的存储器单元可各自包含可适于交叉点架构的另一类型的存储器单元，例如CBRAM单元、3DXPointTM单元、FeRAM单元。举例来说，一或多个叠组205的存储器单元可包含额外选择组件(例如，被配置成用于选择功能性的晶体管或单独的硫族化物元件)。尽管图2中包含的一些元件用数值指示符标记，而其它对应元件未标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
在某些情况下，第一叠组205-a的存储器单元可各自包含第一电极215-a、硫族化物材料220-a和第二电极225-a。另外，第二叠组205-b的存储器单元可各自包含第一电极215-b、硫族化物材料220-b和第二电极225-b。在某些情况下，可形成存储器单元(例如，存储器单元105-a、存储器单元105-b)的各种材料(例如，第一电极215-a、硫族化物材料220-a、第二电极225-a)的组合可统称为存储器单元堆叠。在一些实施例中，存取线(例如，字线110、位线115)可包含电极层(例如，保形层)代替电极215或225，且因此可包括多层存取线。在此些实施例中，存取线的电极层可与存储器材料(例如，硫族化物材料220)介接。在一些实施例中，存取线(例如，字线110、位线115)可与存储器材料(例如，硫族化物材料220)直接介接，其间没有电极层或电极。
在一些实施例中，第一叠组205-a和第二叠组205-b的存储器单元可具有共同导电线，使得每一叠组205-a和205-b的相应(例如，在y方向中竖直对准)存储器单元可共享位线115或字线110，如参考图1所描述。举例来说，第二叠组205-b的第一电极215-b和第一叠组205-a的第二电极225-a两者可耦合到位线115-a使得位线115-a由竖直对准且邻近的存储器单元共享(y方向中)。
在一些实施例中，3D存储器阵列202可包含额外位线(未图示)使得第二叠组205-b的第一电极215-b可与额外位线耦合，且第一叠组205-a的第二电极225-a可与位线115-a耦合。额外位线可与位线115-a电隔离(例如，绝缘材料可插入于额外位线与位线115-a之间)。因此，第一叠组205-a和第二叠组205-b可分离且可彼此独立地操作。在一些情况下，存取线(例如，字线110或位线115)可包含选择组件(例如，二端子选择器装置，其可被配置成与存取线集成的一或多个薄膜材料)以用于每一交叉点处的相应存储器单元。因此，存取线和选择组件可一起形成充当存取线和选择组件两者的复合材料层。
在一些情况下，3D存储器阵列202的架构被称作交叉点架构的实例，因为存储器单元可形成在字线110和位线115之间的拓扑交叉点处，如图2中所示出。此交叉点架构可相比于一些其它存储器架构以较低的生产成本提供相对高密度的数据存储。举例来说，具有交叉点架构的存储器阵列可具有面积减少的存储器单元，且因此与一些其它架构相比可支持增加的存储器单元密度。举例来说，与例如具有三端子选择组件的那些具有6F2存储器单元面积的其它架构相比，交叉点架构可具有4F2存储器单元面积，其中F是最小特征大小(例如，最小值特征大小)。举例来说，DRAM存储器阵列可使用为三端子装置的晶体管(例如，薄膜晶体管)作为用于每一存储器单元的选择组件，且因此包括给定数目的存储器单元的DRAM存储器阵列与包括相同数目的存储器单元的具有交叉点架构的存储器阵列相比可具有更大的存储器单元面积。
虽然图2的实例展示两个存储器叠组，但其它配置可包含任何数目的叠组(例如，4个叠组、8个叠组、16个叠组、32个叠组)。在一些实施例中，存储器叠组中的一或多个可包含包括硫族化物材料220的自选存储器单元。在其它实施例中，存储器叠组中的一或多个可包含包括铁电材料的FeRAM单元。在另外其它实施例中，存储器叠组中的一或多个可包含包括存储组件和选择组件的PCM单元。硫族化物材料220可例如包含硫族化物玻璃，例如硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)和硅(Si)的合金。在一些实施例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可被称作SAG合金。在某些情况下，3D存储器阵列202的字线110-a、字线110-b和位线115-a可被称为存取线或阵列电极。
在某些情况下，可识别存储器装置的叠组(例如，第一叠组205-a)，其中所述叠组包含与存储器单元堆叠耦合的存取线(例如，字线110-a、位线115-a)。在某些情况下，可穿过叠组形成沟槽的集合以形成叠组的一部分，所述部分包含与电浮动存储器单元堆叠耦合的电浮动存取线片段(例如，字线110-a的片段)。此外，电介质材料可沉积在沟槽集合中，其中电介质材料可以被配置成用于使电浮动存取线片段(例如，字线110-a的片段)与叠组的其它存取线片段(例如，字线110-a的其它片段)电隔离。在某些情况下，导电材料(例如，钨)可沉积在沟槽集合中的电介质材料上方。可能存在于沟槽集合上方的过多导电材料(和在一些情况下，过多电介质材料)可通过使用化学机械抛光(CMP)工艺步骤或回蚀工艺步骤而移除。
图3A-3F示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的实例制造技术。图3A-3F描述存储器单元阵列中的缝隙氧化物和通孔形成的若干工艺步骤的方面(例如，第一叠组205-a，其包含存储器单元堆叠和与存储器单元堆叠耦合的存取线)。在某些情况下，缝隙氧化物(例如，填充有电介质材料的沟槽360-a、填充有电介质材料和导电材料的沟槽360-b，如本文所描述)可经形成以将存储器单元阵列划分为如本文所描述的存储器单元的多个子阵列。其中形成缝隙氧化物的存储器单元阵列的区可被称为边界区。此边界区可环绕被配置成存储信息的存储器单元的子阵列，例如，包含有源存储器单元堆叠的有源阵列区。在某些情况下，通孔可形成为延伸穿过存储器单元的多个叠组(例如，穿过第一叠组205-a、第二叠组205-b或这两者)，以使通孔与位于存储器单元阵列下方的逻辑电路系统(例如，存储器单元的一或多个叠组)耦合。其中形成通孔的存储器单元阵列的此区可被称为互连区。阵列的互连区可包含被配置成电浮动(例如，与逻辑电路系统或任何导电通孔电隔离)的存储器单元(例如，存储器单元堆叠)和存取线。
作为说明性实例，图3A-3F包含单个叠组(例如，包含存储器单元堆叠和存取线的第一叠组205-a)的一部分的横截面侧视图，以说明用于缝隙氧化物和通孔形成的若干工艺步骤期间的特征的方面。此外，图3A-3F描述通过在存储器单元阵列中形成沟槽360(例如，边界区)之前形成孔345的用于缝隙氧化物和通孔形成的若干工艺步骤的方面。
所属领域的一般技术人员将理解，本文中所描述的技术不限于单个叠组。举例来说，缝隙氧化物和通孔可穿过存储器单元的两个或更多个叠组形成。此外，此所属领域的一般技术人员将理解，形成通孔和缝隙氧化物(例如，在形成沟槽之前形成通孔)的特定序列不是限制性的。举例来说，在形成孔345之前，沟槽360可形成于存储器单元阵列中以将存储器单元阵列划分为存储器单元的多个子阵列且形成电浮动部分365(例如，互连区)，或反之亦然。
图3A示出存储器单元的叠组305的横截面侧视图。叠组305可以是参考图2所描述的叠组205的实例或包含叠组205的方面。叠组305可包含存储器单元堆叠310的集合，每一存储器单元堆叠可包括各种材料的若干不同层。叠组305可包含与存储器单元堆叠310的集合耦合的存取线110(所述存取线110中的一个在图3A中描绘为字线110-c)，其可以是参考图1和2描述的字线110的实例或包含字线110的方面。在某些情况下，所述集合的每一存储器单元堆叠310可对应于存储器单元。存储器单元堆叠310的集合的特定材料可基于若干因素来选择，例如，所要种类的存储器技术(例如，自选存储器、FeRAM、CBRAM、3D XPointTM存储器)。
在某些情况下，每一存储器单元堆叠310可包含导电材料315、第一硫族化物材料320-a、第二硫族化物材料320-b和电极材料325(例如，电极材料325-a、325-b和325-c)。在某些情况下，导电材料315可以是相对于字线110-c在大体上垂直方向中延伸的位线的一部分。在某些情况下，第一硫族化物材料320-a和第二硫族化物材料320-b可包含不同的化学组分以分别支持存储器单元的不同功能，例如，第一硫族化物材料320-a支持选择功能，第二硫族化物材料320-b支持存储功能，或反之亦然。在某些情况下，电极材料325可促进在各种工艺步骤期间维持第一硫族化物材料320-a和第二硫族化物材料320-b的化学组分。
如图3A中所描绘，可能已在先前工艺步骤期间形成存储器单元堆叠310的集合(例如，经沉积和图案化的各种材料的若干不同层)，且电介质材料335可能已经填充存储器单元堆叠310之间的空间。在某些情况下，可存在于导电材料315上方的过多电介质材料335可能已使用CMP工艺步骤或回蚀工艺步骤移除。随后，可在存储器单元堆叠310的集合上方形成牺牲层340以便于在下游进行各种工艺步骤。在某些情况下，牺牲层340可包含氮化物材料，且可被称为盖帽氮化物层。在某些情况下，牺牲层340可包含硬掩膜材料。在某些情况下，可在下游工艺步骤期间移除牺牲层340，且因此3D存储器装置可包含存储器单元堆叠310的集合，而无牺牲层340。
图3A还示出可连接到存取线110-c的导电通孔330。在某些情况下，叠组305可位于衬底(例如，参考图2所描述的衬底204)上方，且导电通孔330可被配置成使叠组305的存取线(例如，字线110-c)与衬底中的逻辑电路系统耦合。在某些情况下，导电通孔330或者可称为通孔、插塞或支柱。作为说明性实例，图3A描绘单个叠组305，以试图增加所描绘特征的可见度和清晰度，但本文中所描述的缝隙氧化物和通孔形成技术可支持3D存储器装置可包含的任何数目的叠组(例如，两个叠组、四个叠组、八个叠组、十六个叠组)。
图3B示出在形成孔345-a和345-b(其还可被称作贯通孔、开口)之后叠组305的横截面侧视图。在某些情况下，各向异性蚀刻工艺步骤可在导电通孔330(例如，导电通孔330-a、导电通孔330-b)上方穿过叠组305形成孔345。因此，孔345可暴露位于叠组305下方的导电通孔330。在某些情况下，孔345的宽度(或直径)可大于导电通孔的宽度。各向异性蚀刻步骤可通过将蚀刻剂(例如，一或多种化学元素的混合物)施加到目标材料来移除一个方向(例如，相对于衬底的正交方向)上的目标材料。各向异性蚀刻步骤可在单个各向异性蚀刻步骤期间在移除一或多个材料层(例如，存储器单元堆叠310和存取线110-c的各种材料)时使用一或多个蚀刻剂。在某些情况下，各向异性蚀刻步骤可使用一种蚀刻剂，所述蚀刻剂展现选择性，以移除材料的群组(例如，存储器单元堆叠310和存取线110-c的各种材料)为目标，同时保持暴露于蚀刻剂的其它材料群组(例如，光致抗蚀剂)。
在某些情况下，穿过叠组305形成孔345的蚀刻工艺步骤可划开叠组305中包含的存取线(例如，参考图3A所描述的字线110-c)。作为蚀刻工艺的结果，存取线可被分为多个存取线片段(例如，字线片段110-d、字线片段110-e、字线片段110-f)。如此，第一存取线片段(例如，字线片段110-d)可与第二存取线片段(例如，字线片段110-e、字线片段110-f)同轴。此外，蚀刻工艺可使导电通孔330与存取线片段(例如，字线片段110-d、字线片段110-e、字线片段110-f)分离。
图3C示出在对如参考图3B所描述的包含孔345的叠组305执行至少一沉积工艺步骤之后叠组305的横截面侧视图。在某些情况下，沉积工艺步骤可在孔345中沉积第一电介质材料350。在某些情况下，第一电介质材料350可跨水平表面(例如，在孔345的底部处，在牺牲层340上方)和竖直表面(例如，在孔345的侧壁处)为保形的(例如，维持大体上相同的厚度)。在某些情况下，第一电介质材料350可使导电通孔330与存取线片段(例如，字线片段110-d、字线片段110-e、字线片段110-f)隔离。在某些情况下，第一电介质材料350可与电浮动存取线片段(例如，字线片段110-e)接触。在某些情况下，沉积工艺步骤可包含原子层沉积(ALD)工艺。
图3D示出在对如参考图3C所描述的包含已经至少部分填充有第一电介质材料350的孔345的叠组305执行至少一蚀刻工艺步骤之后叠组305的横截面侧视图。在某些情况下，蚀刻工艺步骤可从叠组305的水平表面(例如，在孔345的底部处，在牺牲层340上方)移除第一电介质材料350，同时大体上维持竖直表面处(例如，孔345的侧壁处)的第一电介质材料350。如此，蚀刻工艺步骤可从孔345移除第一电介质材料350的一部分以暴露位于叠组305下方的导电通孔330。在某些情况下，蚀刻工艺步骤可包含各向异性蚀刻工艺步骤，且可被称为自对准接触(SAC)蚀刻工艺。作为蚀刻工艺步骤的结果，导电通孔330的表面可暴露于后续工艺步骤，同时导电通孔330保持与存取线片段(例如，字线片段110-d、字线片段110-e、字线片段110-f)隔离，即，第一电介质材料350位于导电通孔330和存取线片段之间。
在某些情况下，叠组305中包含的存储器单元堆叠310的集合可自身以间距385重复，所述间距包含存储器单元堆叠310之间的空间386和存储器单元堆叠310的宽度387。在某些情况下，第一电介质材料350(例如，第一电介质材料350-b)可与集合的存储器单元堆叠(例如，存储器单元堆叠310-b)分离某一距离，所述距离小于存储器单元堆叠310的集合的间距385。在某些情况下，第一电介质材料350(例如，第一电介质材料350-a)可与集合的至少一个存储器单元堆叠310(例如，存储器单元堆叠310-a)接触。
图3E示出在对如参考图3D所描述的包含已经至少部分填充有第一电介质材料350且暴露导电通孔330的孔345的叠组305执行至少一沉积工艺步骤之后叠组305的横截面侧视图。在某些情况下，沉积工艺可在孔345中沉积第一导电材料355(例如，钨)以使导电通孔330延伸穿过叠组305。在某些情况下，第一导电材料355可以是导电通孔330的相同材料。在某些情况下，可使用CMP工艺步骤或回蚀工艺步骤移除存在于牺牲层340上方的过多第一导电材料355。
在某些情况下，一或多个额外孔(未图示)可穿过叠组305形成且可不与叠组305下方的任何导电通孔330对准(例如，位于其上方)。随后，可在第二孔中沉积第一电介质材料350。在某些情况下，可从第二孔移除第一电介质材料350的一部分。在某些情况下，可在第二孔中沉积第一导电材料355以形成导电通孔，所述导电通孔可与位于叠组305下方的任何导电通孔电隔离。此导电通孔可被称为无源或虚设通孔，且可通过在给定位置中与毯覆区相对地提供图案化区来提供处理益处(例如，附近特征的稳健的图案化、改进的CMP工艺均匀性)。
图3F示出在对如参考图3E所描述的包含延伸穿过叠组305的导电通孔330的叠组305执行至少一蚀刻工艺步骤和一或多个沉积工艺步骤之后叠组305的横截面侧视图。在某些情况下，蚀刻工艺步骤可穿过叠组305形成沟槽360的集合(例如，沟槽360-a、沟槽360-b)以形成叠组305的电浮动部分365，其中导电通孔330可延伸穿过叠组的电浮动部分365。包含导电通孔330的叠组305的电浮动部分365可被称为存储器单元阵列的互连区。如此，存储器单元阵列的互连区可包含电浮动的无源存储器单元堆叠。此外，作为形成沟槽360的集合的蚀刻工艺步骤的结果，存取线可进一步被割断，例如，字线片段110-d划分为字线片段110-d1和字线片段110-d2，字线片段110-f划分为字线片段110-f1和字线片段110-f2。如此，叠组的电浮动部分可包含与一或多个电浮动存储器单元堆叠耦合的一或多个电浮动存取线片段。
随后，沉积步骤可在沟槽360的集合中形成第二电介质材料370。在某些情况下，第二电介质材料370可填充沟槽360的第一子集(例如，沟槽360-a)。第二电介质材料370可与第一电介质材料350相同。在某些情况下，第二电介质材料370可部分填充沟槽360的第二子集(例如，沟槽360-b)。在此些情况下，沉积工艺步骤还可在沟槽360的第二子集(例如，沟槽360-b)中在第二电介质材料370上方沉积第二导电材料375(例如，钨)。第二电介质材料370可实现使电浮动存取线片段(例如，字线片段110-d2、字线片段110-e、字线片段110-f2)与叠组305的其它存取线片段(例如，字线片段110-d1、字线片段110-f1)电隔离。在某些情况下，第二导电材料375可与第一导电材料355或导电通孔330的导电材料相同。在某些情况下，可使用CMP工艺步骤或回蚀工艺步骤移除存在于牺牲层340上方的过多第二电介质材料370(和在一些情况下，第二导电材料375)。
在某些情况下，沟槽360的集合形成可被称为存储器单元阵列的边界区的结构。边界区(例如，沟槽360的集合)可位于电浮动部分365(例如，互连区)和有源阵列区380(例如，有源阵列区380-a、有源阵列区380-b)之间。在某些情况下，有源阵列区380可对应于存储器单元阵列的一部分，且包含被配置成存储信息的存储器单元堆叠(例如，有源存储器单元)。如此，边界区(例如，沟槽360-b)可与相应有源阵列区(例如，有源阵列区380-b)接触。在某些情况下，边界区(例如，参考图4所描述的沟槽415-a)可至少部分环绕有源阵列区(例如，参考图4所描述的子阵列410-a)。
在某些情况下，电浮动部分365(例如，互连区)可包含存取线片段的集合(例如，字线片段110-d2、字线片段110-e、字线片段110-f2)，其中集合的每一存取线片段可被配置成电浮动，且集合的至少一个存取线片段(例如，字线片段110-d2、字线片段110-f2)可与边界区(例如，沟槽360-a、沟槽360-b)接触。在某些情况下，集合的第一存取线片段(例如，字线片段110-e)可与集合的第二存取线片段(例如，字线片段110-f2)同轴。
在某些情况下，边界区(例如，沟槽360-b)可包含电介质材料(例如，第二电介质材料370)和导电材料(例如，第二导电材料375)，其中电介质材料可与有源阵列区(例如，有源阵列区380-b)且与互连区(例如，电浮动部分365)接触，且导电材料(例如，第二导电材料375)可通过电介质材料(例如，第二电介质材料370)与有源阵列区且与互连区隔离。如此，边界区可包含被电介质材料环绕的导电材料，其中电介质材料可被配置成致使导电材料电浮动。
图4示出根据本公开的实施例支持缝隙氧化物和通孔形成技术(例如，可使用缝隙氧化物和通孔形成技术形成)的3D存储器阵列的实例布局400。布局400可示出3D存储器阵列的一部分的俯视图的各方面，所述3D存储器阵列可以是参考图1和2描述的3D存储器阵列102或3D存储器阵列202的实例。在某些情况下，布局400可包含对应于参考图3A到3F描述的横截面侧视图的存储器单元的叠组的方面。如此，布局400可示出图3A到3F的牺牲层340的俯视图(描绘为布局400中的灰色正方形或矩形)。此外，布局400包含存储器单元的阵列405(例如，在牺牲层340下方的存储器单元堆叠310的集合，如参考图3A到3F所描述)。布局400中描绘的各种结构(例如，如本文所描述的子阵列410、沟槽415、互连区420、通孔425)的位置、形状和大小是出于说明性目的且不是限制性的。
布局400示出存储器单元的阵列405，其可以是参考图2所描述的存储器单元的叠组(例如，第一叠组205-a、第二叠组205-b)的实例或包含所述叠组的方面。在一些情况下，可通过形成一或多个沟槽415，将存储器单元的阵列405划分成存储器单元的子阵列410。子阵列410(例如，子阵列410-a、子阵列410-b、子阵列410-c、子阵列410-d)可具有可基于每一子阵列410的指定功能或所要容量的各种大小和形状。布局400还示出互连区420，其可以是如参考图3A到3F所描述的一或多个电浮动部分365的实例。互连区420(例如，互连区420-b)可位于两个沟槽(例如，沟槽415-b和沟槽415-c)之间。在某些情况下，互连区420可包含一或多个通孔(例如，通孔425-c)。
在某些情况下，3D存储器阵列可包含各自包含有源存储器单元堆叠的有源阵列区的集合、各自包含电介质材料且各自与相应有源阵列区接触的边界区的集合，以及所述集合的至少两个边界区之间的互连区，其中互连区可包含被配置成电浮动的至少一个存储器单元堆叠。在某些情况下，集合的边界区可至少部分环绕集合的有源阵列区。
布局400示出沟槽415(其可为参考图3A到3F描述的沟槽360的实例)和通孔425(其可为参考图3A到3F描述的孔345的实例)。在某些情况下，沟槽415可包含电介质材料(例如，参考图3A到3F描述的第二电介质材料370)，其在图4中描绘为具有点线图案的特征。
在其它情况下，除电介质材料外，沟槽415还可包含导电材料(例如，参考图3A到3F描述的第二导电材料375)，其在图4中描绘为具有黑色图案的特征。在某些情况下，通孔425可包含第二电介质材料(例如，参考图3A到3F描述的第一电介质材料350，其在图4中描绘为具有点线图案的特征)和第二导电材料(例如，参考图3A到3F描述的第一导电材料355，其在图4中描绘为具有黑色图案的特征)。
通孔425可被配置成具有各种形状和大小。举例来说，通孔可具有矩形形状(例如，通孔425-a)或正方形形状(例如，通孔425-b)。通孔425可具有大体上圆化角，其可至少归于与同形成通孔425相关联的工艺步骤(例如，光刻工艺步骤、蚀刻工艺步骤)相关联的分辨率限制。在某些情况下，通孔425可包含与逻辑电路系统耦合的导电通孔(例如，参考图3A到3F描述的导电通孔330)。在某些情况下，一些导电通孔可被配置成电浮动。通孔425还可包含与任何导电通孔(或逻辑电路系统)电隔离的导电通孔，例如，无源通孔、虚设通孔。在某些情况下，3D存储器阵列可包含位于互连区(例如，互连区420-a)中且与互连区下方的逻辑电路系统耦合的导电通孔(例如，通孔425-a、通孔425-b)。此外，导电通孔(例如，通孔425-a、通孔425-b)可至少部分被电介质材料环绕，所述电介质材料被配置成使导电通孔与如参考图3A到3F所描述的存取线片段隔离。在某些情况下，互连区420或其中的子集区可仅包含所谓的虚设通孔，例如用于实现处理益处。
在某些情况下，3D存储器阵列可包含对准成一行的通孔的集合(例如，通孔425-c、通孔425-d、通孔425-e、通孔425-f)。在某些情况下，导电通孔(例如，位于通孔425-c的中间的导电通孔)可位于第二导电通孔和第三导电通孔(例如，通孔425-c的两端处的导电通孔)之间，且第二导电通孔和第三导电通孔各自可被配置成电浮动。
在某些情况下，至少部分被第二电介质材料环绕的第一行导电通孔(例如，通孔425-d)可位于互连区(例如，互连区420-c)中，其中第一行中的导电通孔的至少一子集(例如，位于通孔425-d的中间的导电通孔)可与互连区下方的逻辑电路系统耦合。在某些情况下，至少部分被第二电介质材料环绕的第二行导电通孔(例如，通孔425-e)可位于互连区(例如，互连区420-c)中，其中第二行导电通孔(例如，通孔425-e)可大体上平行于第一行导电通孔(例如，通孔425-d)，且其中第二行中的导电通孔的至少一子集(例如，位于通孔425-d的中间的导电通孔)可与互连区(例如，互连区420-c)下方的逻辑电路系统耦合。
在某些情况下，互连区(例如，互连区420-a)的一部分可包含一或多个通孔(例如，通孔425-f)，其中所述一或多个通孔(例如，通孔425-f的三个通孔)可被配置成形成与位于存储器单元叠组下方的任何导电通孔电隔离的导电通孔。在某些情况下，此些通孔(例如，无源通孔、虚设通孔)可促进(例如，辅助)形成邻近特征(例如，沟槽415-a、沟槽415-d)，而不损害邻近特征的完整性，例如，沟槽图案的宽度或线性。举例来说，虚设通孔(例如，通孔425-f)可辅助极接近虚设通孔定位的特征(例如，沟槽415-a、沟槽415-b)的稳健的图案化。另外或替代地，虚设通孔(例如，通孔425-f)可通过在给定区(例如，包含通孔425-f、沟槽415-a、沟槽415-b的位置)中与毯覆区相对地提供图案化区来改进下游工艺步骤(例如，CMP工艺步骤)的均匀性。
在某些情况下，子阵列410可被称为各自包含有源存储器单元堆叠(例如，形成用以存储信息的存储器单元的存储器单元堆叠)的有源阵列区。在某些情况下，沟槽415可被称为边界区，其各自可包括电介质材料且各自可与相应的有源阵列区接触。举例来说，沟槽415-a包含电介质材料且与子阵列410-a接触。此外，沟槽415-b包含电介质材料且与子阵列410-b接触。在某些情况下，互连区(例如，互连区420-a、互连区420-b、互连区420-c)可位于至少两个边界区(沟槽415-a、沟槽415-b、沟槽415-c)之间，且互连区可包含被配置成电浮动的至少一个存储器单元堆叠(例如，无源存储器单元、不与同逻辑电路系统耦合的存取线耦合的存储器单元堆叠)。
图5示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的方法500。方法500的操作可由本文中例如参考图3A-3F和4所描述的方法实施。
在框505处，可穿过存储器装置的叠组形成孔以暴露位于叠组下方的导电通孔。可根据本文中所描述的方法来执行框505的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框505的操作的方面。
在框510处，可在孔中沉积电介质材料。可根据本文中所描述的方法来执行框510的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框510的操作的方面。
在框515处，可从孔移除电介质材料的一部分以暴露位于叠组下方的导电通孔。可根据本文中所描述的方法来执行框515的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框515的操作的方面。
在框520处，可沉积导电材料以使导电通孔延伸穿过叠组。可根据本文中所描述的方法来执行框520的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框520的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法500。设备可包含特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，用于：穿过存储器装置的叠组形成孔以暴露位于叠组下方的导电通孔；在孔中沉积电介质材料；从孔移除电介质材料的一部分以暴露位于叠组下方的导电通孔；以及在孔中沉积导电材料以使导电通孔延伸穿过叠组。
本文中所描述的方法500和设备的一些实例可进一步包含操作、特征、构件或指令，用于穿过叠组形成沟槽的集合以形成叠组的电浮动部分，其中导电通孔延伸穿过叠组的电浮动部分。在本文中所描述的方法500和设备的一些实例中，叠组的电浮动部分可包含与一或多个电浮动存储器单元堆叠耦合的一或多个电浮动存取线片段。在本文中所描述的方法500和设备的一些实例中，电介质材料可与所述一或多个电浮动存取线片段中的至少一个接触。
本文描述的方法500和设备的一些实例可进一步包含操作、特征、构件或指令，用于在沟槽的集合中沉积第二电介质材料以至少部分填充沟槽的集合。本文描述的方法500和设备的一些实例可进一步包含操作、特征、构件或指令，用于在沟槽的集合中在第二电介质材料上方沉积第二导电材料。在本文描述的方法500和设备的一些实例中，穿过叠组形成孔还可包含操作、特征、构件或指令，用于割断叠组中包含的存取线。
在本文中所描述的方法500和设备的一些实例中，存储器装置的叠组可包含存储器单元堆叠的集合，且电介质材料可与集合的最接近的存储器单元堆叠分离某一距离，所述距离小于存储器单元堆叠的集合的间距。在本文中所描述的方法500和设备的一些实例中，电介质材料可与集合的至少一个存储器单元堆叠接触。本文描述的方法500和设备的一些实例可进一步包含操作、特征、构件或指令，用于：穿过叠组形成第二孔；在第二孔中沉积电介质材料；从第二孔移除电介质材料的一部分；以及在第二孔中沉积导电材料以形成与位于叠组下方的任何导电通孔电隔离的导电通孔。
图6示出根据本公开的实施例支持缝隙氧化物和通孔形成技术的方法600。方法600的操作可由本文中例如参考图3A-3F和4所描述的方法实施。
在框605处，可识别存储器装置的叠组，其中所述叠组可包含与存储器单元堆叠耦合的存取线。可根据本文中所描述的方法来执行框605的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框605的操作的方面。
在框610处，可穿过叠组形成沟槽的集合以形成叠组的一部分，所述部分可包含与电浮动存储器单元堆叠耦合的电浮动存取线片段。可根据本文中所描述的方法来执行框610的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框610的操作的方面。
在框615处，可在沟槽的集合中沉积电介质材料以用于使电浮动存取线片段与叠组的其它存取线片段电隔离。可根据本文中所描述的方法来执行框615的操作。在某些实例中，可作为如参考图3A-3F和4所描述的一或多个工艺的一部分执行框615的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。设备可包含特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，用于：识别存储器装置的叠组，所述叠组包含与存储器单元堆叠耦合的存取线；穿过叠组形成沟槽的集合以形成包括与电浮动存储器单元堆叠耦合的电浮动存取线片段的叠组的一部分；以及在沟槽的集合中沉积电介质材料以用于使电浮动存取线片段与叠组的其它存取线片段电隔离。
本文中所描述的方法600和设备的一些实例可进一步包含操作、特征、构件或指令，用于在沟槽的集合中在第二电介质材料上方沉积导电材料。本文描述的方法600和设备的一些实例可进一步包含操作、特征、构件或指令，用于穿过叠组的所述部分形成孔以暴露位于电浮动存取线片段下方的导电通孔。本文描述的方法600和设备的一些实例可进一步包含操作、特征、构件或指令，用于：在孔中沉积第二电介质材料以部分填充孔；从孔移除第二电介质材料的一部分以暴露位于电浮动存取线片段下方的导电通孔；以及在孔中沉积第二导电材料以使导电通孔延伸穿过叠组。
应注意，本文描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或两个以上的实施例。
描述一种设备。所述设备可包含各自包含有源存储器单元堆叠的有源阵列区的集合、各自包含电介质材料且各自与相应有源阵列区接触的边界区的集合，以及所述集合的至少两个边界区之间的互连区，所述互连区包含被配置成电浮动的至少一个存储器单元堆叠。
在一些实例中，设备可进一步包含位于互连区中且与互连区下方的逻辑电路系统耦合的导电通孔。在一些实例中，导电通孔至少部分被第二电介质材料环绕，所述第二电介质材料被配置成使导电通孔与存取线片段隔离。在一些实例中，设备可进一步包含各自配置成电浮动的第二导电通孔和第三导电通孔，其中所述导电通孔、第二导电通孔和第三导电通孔对准成一行，使得所述导电通孔位于第二导电通孔和第三导电通孔之间。
在一些实例中，设备可进一步包含互连区中的存取线片段的集合，所述集合的每一存取线片段被配置成电浮动，且所述集合的至少一个存取线片段与所述集合的边界区接触。在一些实例中，所述集合的第一存取线片段与所述集合的第二存取线片段同轴。在一些实例中，集合的边界区至少部分环绕集合的有源阵列区。在一些实例中，集合的边界区包含电介质材料和导电材料，电介质材料与集合的有源阵列区且与互连区接触，且导电材料通过电介质材料与有源阵列区且与互连区隔离。
在一些实例中，设备可进一步包含至少部分被第二电介质材料环绕且位于互连区中的第一行导电通孔，其中所述第一行中的导电通孔的至少一子集与互连区下方的逻辑电路系统耦合。在一些实例中，设备可进一步包含至少部分被第二电介质材料环绕且位于互连区中的第二行导电通孔，其中第二行导电通孔大体上平行于第一行导电通孔，且其中第二行中的导电通孔的至少一子集与互连区下方的逻辑电路系统耦合。在一些实例中，第一行中的导电通孔的至少一第二子集被配置成电浮动。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可有效地交换电子或信号(例如，在通电电路中)或可不有效地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路通电后即刻交换电子或信号。借助于实例，物理上经由开关(例如，晶体管)连接的两个组件进行电子通信，或可耦合而与开关的状态(即，断开或闭合)无关。
如本文中所使用，术语“大体上”是指经修饰特性(例如由术语大体上修饰的动词或形容词)不必绝对但足够接近以便实现特性的优点。
如本文中所使用，术语“电极”可指代电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接触件。电极可包含迹线、电线、导电线、导电层等，其提供存储器装置100的元件或组件之间的导电路径。
硫族化物材料可以是包含元素S、Se和Te中的至少一个的材料或合金。硫族化物材料可包含S、Se、Te、Ge、As、Al、Si、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料和合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的加连字符的化学组分符号指示特定化合物或合金中包含的元素，并且意图表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包括GexTey，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或两种以上金属，例如过渡金属、碱土金属和/或稀土金属。实施例不限于与存储器单元的存储器组件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器组件，且可包含硫族化物材料、庞磁阻材料，或聚合物基材料等等。
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在断路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文中论述的装置(包含存储器装置100)可形成于例如硅、锗、硅-锗合金、砷化镓、氮化镓等半导体衬底上。在某些情况下，所述衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的一或多个晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极、栅极和主体(或衬底)的四端子装置。端子可经由例如金属等导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括重度掺杂(例如简并)的半导体区。源极和漏极可通过可以是主体的一部分的轻度掺杂半导体区或沟道分离。如果沟道是n型(即，多数载子为电子)，则FET可称为n型FET。如果沟道是p型(即，多数载子为电穴)，则FET可被称作p型FET。所述沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电率。举例来说，将正电压或负电压分别施加到n型FET或p型FET可使沟道变为导电的。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“去激活”。
本文中结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述的实例的概念。
在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着划线及在类似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述适用于具有相同的第一参考标记的类似组件中的任一个，而无关于第二参考标记。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
可使用通用处理器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述的功能的任何组合来实施或执行结合本公开描述的各种说明性块和模块。通用处理器可为微处理器；但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、结合DSP核心的一或多个微处理器，或任何其它此配置)。
本文中所描述的功能可以用硬件、由处理器执行的软件、固件或其任何组合实施。如果在由处理器执行的软件中实施，则可将功能作为一或多个指令或代码存储于计算机可读介质上或经由计算机可读介质发射。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，本文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任一个的组合执行的软件实施。实施功能的特征也可物理地位于各种位置处，包含分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C，或者AB或AC或BC，或者ABC(即，A和B和C)。此外，如本文中所使用，短语“基于”不应被理解为指代一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。
计算机可读介质包含非暂时性计算机存储介质与通信介质两者，通信介质包含促进计算机程序从一处传递到另一处的任何介质。非暂时性存储介质可为可由通用或专用计算机存取的任何可用介质。借助于实例而非限制，非暂时性计算机可读介质可包括RAM、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、压缩光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性介质。并且，适当地将任何连接称作计算机可读介质。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术包含于介质的定义中。如本文所使用的磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常是以磁性方式再现数据，而光盘是用激光以光学方式再现数据。以上各项的组合也应包含在计算机可读介质的范围内。
提供本文中的描述以使所属领域的技术人员能够制造或使用本公开。对本公开的各种修改将是所属领域的技术人员显而易见的，且本文所定义的一般原理可应用于其它变型，而不脱离本公开的范围。因此，本公开不限于本文中所描述的实例和设计，而是应被赋予与本文中所公开的原理和新颖特征一致的最广范围。

Claims (24)

1.一种存储器装置，其包括：
多个有源阵列区，其各自包括有源存储器单元堆叠；
多个边界区，其各自包括电介质材料且各自与相应的有源阵列区接触；以及
互连区，其在所述多个边界区中的至少两个边界区之间，所述互连区包括被配置成电浮动的至少一个存储器单元堆叠。
2.根据权利要求1所述的存储器装置，其进一步包括：
导电通孔，其位于所述互连区中且与所述互连区下方的逻辑电路系统耦合。
3.根据权利要求2所述的存储器装置，其中所述导电通孔至少部分被第二电介质材料环绕，所述第二电介质材料被配置成使所述导电通孔与存取线片段隔离。
4.根据权利要求2所述的存储器装置，其进一步包括：
第二导电通孔和第三导电通孔，其各自配置成电浮动，其中所述导电通孔、所述第二导电通孔和所述第三导电通孔对准成一行，使得所述导电通孔位于所述第二导电通孔和所述第三导电通孔之间。
5.根据权利要求1所述的存储器装置，其进一步包括：
所述互连区中的多个存取线片段，所述多个存取线片段中的每一存取线片段被配置成电浮动，且所述多个存取线片段中的至少一个存取线片段与所述多个边界区中的边界区接触。
6.根据权利要求5所述的存储器装置，其中所述多个存取线片段中的第一存取线片段与所述多个存取线片段中的第二存取线片段同轴。
7.根据权利要求1所述的存储器装置，其中所述多个边界区中的边界区至少部分环绕所述多个有源阵列区中的有源阵列区。
8.根据权利要求7所述的存储器装置，其中所述多个边界区中的所述边界区包含电介质材料和导电材料，所述电介质材料与所述多个有源阵列区中的所述有源阵列区且与所述互连区接触，且所述导电材料通过所述电介质材料与所述有源阵列区且与所述互连区隔离。
9.根据权利要求1所述的存储器装置，其进一步包括：
第一行导电通孔，其至少部分被第二电介质材料环绕且位于所述互连区中，其中所述第一行中的导电通孔的至少一子集与所述互连区下方的逻辑电路系统耦合。
10.根据权利要求9所述的存储器装置，其进一步包括：
第二行导电通孔，其至少部分被所述第二电介质材料环绕且位于所述互连区中，其中所述第二行导电通孔平行于所述第一行导电通孔，且其中所述第二行中的导电通孔的至少一子集与所述互连区下方的所述逻辑电路系统耦合。
11.根据权利要求9所述的存储器装置，其中所述第一行中的导电通孔的至少一第二子集被配置成电浮动。
12.一种形成存储器装置的方法，所述方法包括：
穿过所述存储器装置的叠组形成孔以暴露位于所述叠组下方的导电通孔；
在所述孔中沉积电介质材料；
从所述孔移除所述电介质材料的一部分以暴露位于所述叠组下方的所述导电通孔；
在所述孔中沉积导电材料以使所述导电通孔延伸穿过所述叠组；以及
穿过所述叠组形成沟槽的集合以形成所述叠组的电浮动部分，其中所述导电通孔延伸穿过所述叠组的所述电浮动部分。
13.根据权利要求12所述的方法，其中所述叠组的所述电浮动部分包括与一或多个电浮动存储器单元堆叠耦合的一或多个电浮动存取线片段。
14.根据权利要求13所述的方法，其中所述电介质材料与所述一或多个电浮动存取线片段中的至少一个接触。
15.根据权利要求12所述的方法，其进一步包括：
在所述沟槽的集合中沉积第二电介质材料以至少部分填充所述沟槽的集合。
16.根据权利要求15所述的方法，其进一步包括：
在所述沟槽的集合中在所述第二电介质材料上方沉积第二导电材料。
17.根据权利要求12所述的方法，其中穿过所述叠组形成所述孔包括：
割断所述叠组中包含的存取线。
18.一种形成存储器装置的方法，所述方法包括：
穿过所述存储器装置的叠组形成孔以暴露位于所述叠组下方的导电通孔，其中所述存储器装置的所述叠组包括多个存储器单元堆叠；
在所述孔中沉积电介质材料，其中所述电介质材料与所述多个存储器单元堆叠中的最接近的存储器单元堆叠分离某一距离，所述距离小于所述多个存储器单元堆叠的间距；
从所述孔移除所述电介质材料的一部分以暴露位于所述叠组下方的所述导电通孔；以及
在所述孔中沉积导电材料以使所述导电通孔延伸穿过所述叠组。
19.根据权利要求18所述的方法，其中所述电介质材料与所述多个存储器单元堆叠中的至少一个存储器单元堆叠接触。
20.一种形成存储器装置的方法，所述方法包括：
穿过所述存储器装置的叠组形成孔以暴露位于所述叠组下方的导电通孔；
在所述孔中沉积电介质材料；
从所述孔移除所述电介质材料的一部分以暴露位于所述叠组下方的所述导电通孔；
在所述孔中沉积导电材料以使所述导电通孔延伸穿过所述叠组；
穿过所述叠组形成第二孔；
在所述第二孔中沉积所述电介质材料；
从所述第二孔移除所述电介质材料的一部分；以及
在所述第二孔中沉积所述导电材料以形成与位于所述叠组下方的任何导电通孔电隔离的导电通孔。
21.一种形成存储器装置的方法，所述方法包括：
识别所述存储器装置的叠组，所述叠组包括与存储器单元堆叠耦合的存取线；
穿过所述叠组形成沟槽的集合以形成包括与电浮动存储器单元堆叠耦合的电浮动存取线片段的所述叠组的一部分；以及
在所述沟槽的集合中沉积电介质材料以用于使所述电浮动存取线片段与所述叠组的其它存取线片段电隔离。
22.根据权利要求21所述的方法，其进一步包括：
在所述沟槽的集合中在所述电介质材料上方沉积导电材料。
23.根据权利要求21所述的方法，其进一步包括：
穿过所述叠组的所述部分形成孔以暴露位于所述电浮动存取线片段下方的导电通孔。
24.根据权利要求23所述的方法，其进一步包括：
在所述孔中沉积第二电介质材料以部分填充所述孔；
从所述孔移除所述第二电介质材料的一部分以暴露位于所述电浮动存取线片段下方的所述导电通孔；以及
在所述孔中沉积第二导电材料以使所述导电通孔延伸穿过所述叠组。
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