JP2021520645A - クロスポイントメモリアレイおよび関連する製造技法 - Google Patents

クロスポイントメモリアレイおよび関連する製造技法 Download PDF

Info

Publication number
JP2021520645A
JP2021520645A JP2020558980A JP2020558980A JP2021520645A JP 2021520645 A JP2021520645 A JP 2021520645A JP 2020558980 A JP2020558980 A JP 2020558980A JP 2020558980 A JP2020558980 A JP 2020558980A JP 2021520645 A JP2021520645 A JP 2021520645A
Authority
JP
Japan
Prior art keywords
memory
layer
electrode
channel
vias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020558980A
Other languages
English (en)
Other versions
JP7252257B2 (ja
Inventor
エレナン エー． カストロ
エレナン エー． カストロ
ステファン エイチ． タン
ステファン エイチ． タン
ステファン ダブリュー． ラッセル
ステファン ダブリュー． ラッセル
Original Assignee
マイクロン テクノロジー，インク．
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク．, マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2021520645A publication Critical patent/JP2021520645A/ja
Application granted granted Critical
Publication of JP7252257B2 publication Critical patent/JP7252257B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Saccharide Compounds (AREA)

Abstract

クロスポイントメモリアレイおよび関連する製造技法のための方法および装置が説明される。本明細書で説明される製造技法は、クロスポイントアーキテクチャに配置されたメモリセルの２つ以上のデッキを同時に構築することを容易にし得る。メモリセルの各デッキは、複数の第１のアクセスライン（たとえば、ワードライン）と、複数の第２のアクセスライン（たとえば、ビットライン）と、第１のアクセスラインと第２のアクセスラインとのトポロジカルな各交差におけるメモリコンポーネントとを含み得る。製造技法は、複合スタックの最上層において形成されたビアのパターンを使用することができ、これは、少ない数の処理ステップを使用しながら、複合スタック内に３Ｄメモリアレイを構築することを容易にし得る。製造技法はまた、３Ｄメモリアレイがメモリデバイスの他のコンポーネントと結合され得るソケット領域を形成するのに適し得る。

Description

相互参照
本特許出願は、譲受人に譲渡され、２０１８年４月２４日に出願された「ＣＲＯＳＳ−ＰＯＩＮＴ ＭＥＭＯＲＹ ＡＲＲＡＹ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ（クロスポイントメモリアレイおよび関連する製造技法）」と題された、ＣＡＳＴＲＯらによる米国特許出願第１５／９６１，５４７号に対する優先権を主張し、これは、参照によりその全体が本明細書に明示的に組み込まれる。
以下は、一般に、メモリアレイを形成することに関し、より具体的には、クロスポイントメモリアレイおよび関連する製造技法に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのような様々な電子デバイスに情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって格納される。たとえば、バイナリデバイスには、２つの状態があり、多くの場合、論理「１」または論理「０」で示される。他のシステムでは、３つ以上の状態が格納され得る。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み取るか、または感知することができる。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムすることができる。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性メモリセルまたは不揮発性メモリセルを含むことができる。不揮発性メモリセルは、外部電源がない場合でも、格納された論理状態を長期間維持できる。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに格納状態を失う場合がある。
一般に、メモリデバイスの改善は、他のメトリックの中でもとりわけ、メモリセル密度の増加、読取／書込速度の増加、信頼性の増加、データ保持の増加、電力消費の低減、または製造コストの低減を含み得る。メモリデバイスのサイズを増加することなく、メモリセル密度を高め、ビット毎のコストを低減するために、単位エリアあたりより多くのメモリセルを構築することが所望され得る。メモリセル密度が増加したメモリデバイスを含む、メモリデバイスを製造するための改善された技法（たとえば、より高速で低コスト）もまた所望され得る。
本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするメモリセルの３次元アレイを含むメモリデバイスの例示的な図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元メモリアレイの例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするソケット領域の例示的なレイアウトを示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするソケット領域で接続を行う例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。
単位エリアあたりより多くのメモリセルを構築することは、メモリデバイス内のメモリセルのエリア密度を増加させ得る。メモリセルのエリア密度の増加は、メモリデバイスの低いビット毎コスト、および／または、固定コストでの高いメモリ容量を促進し得る。メモリセルの２つ以上の２次元（２Ｄ）アレイの３次元（３Ｄ）一体化は、メモリセルの様々な特徴サイズの縮小に関連し得る困難を低減しながら、エリア密度を増加させ得る。場合によっては、メモリセルの２Ｄアレイは、メモリセルのデッキと称され得、メモリセルの複数のデッキの３Ｄ一体化は、メモリセルの単一のデッキの構築に関連する処理ステップの繰返しを含み得る。たとえば、メモリセルの１つのデッキを構築するために使用されるステップの少なくともいくつかは、メモリセルの連続する各デッキが、以前に構築されたメモリセルのデッキの最上部の上に構築されるので、複数回繰り返され得る。処理ステップのそのような繰返しは、たとえば、比較的多数のフォトマスキングまたは他の処理ステップによって、製造コストの増加をもたらし得るので、そうでない場合には３Ｄ一体化に関連する可能性がある利点を相殺し得る。
本明細書で説明される技法、方法、および関連するデバイスは、複合スタックの最上層において形成されたビア（たとえば、アクセスビア）のパターンを使用して、関連する構造（たとえば、電極）とともに、メモリセルの２つ以上のデッキの同時構築を容易にすることに関連し得、これにより、少ない数の処理ステップ（たとえば、フォトマスキングステップ）を使用しながら、複合スタック内に３Ｄメモリデバイスを構築することを容易にし得る。たとえば、本明細書で説明される技法、方法、および関連するデバイスは、ビアのパターンに基づいて、埋込層に元々含まれていた材料を選択的に除去および置換することによって、埋込層と称され得る下位層における様々な構造（たとえば、電極、メモリセル、誘電体緩衝材など）の形成を提供し得る。さらに、本明細書で説明される技法、方法、および関連するデバイスは、複数の埋込層における同様の構造の同時形成を容易にし得、それにより、３Ｄメモリデバイスの製造に関連するフォトマスキングまたは他の処理ステップの数を低減する。これは、３Ｄメモリデバイスの製造コストを低減し、当業者によって理解され得る他の利益をもたらし得る。本明細書で使用される場合、ビアは、開口部、すなわち、導電性ではない可能性のある材料を含む材料で、後に充填される開口部を称し得る。
本明細書で説明される技法、方法、および関連するデバイスは、クロスポイントアーキテクチャに配置されたメモリセルの複数のデッキを構築するのに適切であり得る。たとえば、クロスポイントアーキテクチャにおけるメモリセルの各デッキは、第１の平面内に複数の第１のアクセスライン（たとえば、ワードライン）と、第２の平面内に複数の第２のアクセスライン（たとえば、ビットライン）とを含み得、第１のアクセスラインおよび第２のアクセスラインは、異なる方向に延在し、たとえば、第１のアクセスラインは、第２のアクセスラインに対して実質的に垂直であり得る。第１のアクセスラインおよび第２のアクセスラインのトポロジカルな各クロスポイントは、メモリセルに対応し得る。したがって、クロスポイントアーキテクチャにおけるメモリセルのデッキは、アクセスラインのトポロジカルなクロスポイント（たとえば、アクセスラインの３Ｄグリッド構造）に配置された複数のメモリセルを有するメモリアレイを含み得る。
様々なメモリ技術は、クロスポイントアーキテクチャに適し得る様々な形態のメモリコンポーネント（たとえば、位相変化メモリ（ＰＣＭ）技術、または導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）技術における抵抗性コンポーネント、または強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）技術における容量性コンポーネント）を含み得る。場合によっては、クロスポイントアーキテクチャにおけるメモリセルは、選択コンポーネント（たとえば、薄膜スイッチデバイス）およびメモリコンポーネントを含み得る。他の場合には、クロスポイントアーキテクチャにおけるメモリセルは、個別の選択コンポーネントを必要としない場合があり、たとえば、メモリセルは、自己選択メモリセルである場合がある。
本明細書で説明される技法、方法、および関連するデバイスは、第１の層および第２の層を含む複合スタックの第１の層に、第１のアクセスラインのセットを、第２の層に、第２のアクセスラインの別のセットを構築することに関連し得る。第１のアクセスラインおよび第２のアクセスラインは、第１のアクセスラインと第２のアクセスラインとの間の各クロスポイントが、メモリコンポーネントが占有するための空間を含み得るように、トポロジカルに交差し得る。たとえば、複合スタックは、第１の層と第２の層との間にメモリ層を含むように構成され得る。第１の層は、第１の誘電体材料を備え得、第１の誘電体材料の一部は、導電性材料（たとえば、電極材料）で置換され、第１の層に、第１のアクセスラインのセットを形成し得る。同様に、第２のアクセスラインの別のセットは、本明細書で説明される製造技法により、第２の層において形成され得る。
第１の層において第１のアクセスラインのセットを構築するために、スタックの最上層において形成された第１のビアのセットを使用して、スタックを通ってビアホールを形成し得る。第１のビアは、第１の方向（たとえば、平面内の水平方向）に一行に配置され得る。ビアホールは、最上層の下に位置する第１の層の第１の誘電体材料へのアクセスを提供し得る。等方性エッチングステップは、ビアホールを通って第１の誘電体材料の一部を選択的に除去することにより、第１の層に一連のキャビティを生成し得る。合同なキャビティ（たとえば、隣接するキャビティ）が重なり合うと、合同な（congruent）キャビティが統合（merge to）して、第１の層に第１のチャネルを形成し得る。その後、導電性材料（たとえば、電極材料）は、ビアホールを通って第１の層において第１のチャネルを充填し得る。
次に、第２のチャネルは、第１のビアの同じセット（および関連するビアホール）を使用して、第１のチャネル内の電極材料に形成され得る。その後、誘電体材料が、第２のチャネルを充填し得る。第２のチャネルの幅は、第１のチャネルの幅よりも小さい場合があり、したがって、電極材料の一部が、第１のチャネルの縁に沿って残り、それにより、第１の層において形成された電極材料のバンド（または、細長いループ、またはレーストラック）を形成し得る。電極材料のバンドは、その後、切断され得（たとえば、ループの短端が除去され得るか、さもなければループの長辺から分離され得）、それにより、第１のアクセスラインのセット（たとえば、平面内の水平方向のワードラインのセット）を形成する。スタックが１つまたは複数の第１の層を含む場合、製造技法を使用して、第１のアクセスラインの１つまたは複数のセット（たとえば、各セットがそれぞれの第１の層において形成された、ワードラインの１つまたは複数のセット）が同時に形成され得る。
同様の処理ステップは、第２の層において第２のアクセスラインのセットを構築するために繰り返され得る。第２のビアのセットは、第１のビアのセットとは異なる方向に（たとえば、平面内の垂直方向に）一行に配置され得、これにより、第２のビアは、第１のアクセスラインとは異なる方向に延在する第２の層において、第２のアクセスラインのセット（たとえば、第２の層におけるビットラインのセットであり、ビットラインのセットにおけるビットラインは、第１の層におけるワードラインのセットにおけるワードラインに直交する）を形成するために使用され得る。スタックが１つまたは複数の第２の層を含む場合、第２のアクセスラインの１つまたは複数のセット（たとえば、各セットが、第２の層において形成される、ビットラインの１つまたは複数のセット）は、本明細書で説明される製造技法を使用して同時に形成され得る。
上記のように、複合スタックは、第１の層と第２の層との間にメモリ層を含み得る。場合によっては、最初のスタックに含まれるメモリ層は、メモリ材料（たとえば、カルコゲニド材料）のシートを備える。他の場合には、最初のスタックに含まれるメモリ層は、プレースホルダ材料（たとえば、誘電体材料）を含み得、その一部は、製造プロセスの後の段階（たとえば、スタックの他の層のアクセスラインの３Ｄグリッド構造を形成した後）において、メモリ材料と置換され得る。
最初のスタックに含まれるメモリ層が、メモリ材料のシートを備える場合、メモリ材料のシートは、３Ｄクロスポイントアレイ構造を形成するために使用される後続の処理ステップによって変形され得る。場合によっては、メモリ材料のシートは、複数の誘電体プラグ（たとえば、誘電体材料で充填されたビアホール）で穿孔され得る。複数の誘電体プラグのパターンは、第１のビアおよび第２のビアのパターンに対応し得る。すなわち、複数の誘電体プラグは、第１のビアを使用して第１のアクセスライン（たとえば、ワードライン）を、第２のビアを使用して第２のアクセスライン（たとえば、ビットライン）を形成した結果であり得る。他の場合には、メモリ材料のシートは、第１のビアおよび第２のビアを使用してメモリ材料に形成されたチャネルによって、複数のメモリ材料要素にセグメント化され得る。場合によっては、各メモリ材料要素は、３Ｄ長方形形状であり得る。さらに、各メモリ要素はまた、少なくとも４つの電極（たとえば、上から２つの電極および下から２つの電極）と結合され得、その結果、メモリ材料要素毎に４つのメモリセルとなる。
最初のスタックに含まれるメモリ層がプレースホルダ材料（たとえば、誘電体材料）を備えている場合、第１のビアのセットまたは第２のビアのセットのいずれかを使用して、メモリ層においてプレースホルダ材料内に、メモリ材料のレーストラック（たとえば、バンド）を形成することができる。メモリ層においてメモリ材料のバンドを形成することに関連する処理ステップは、第１（または第２）の層において電極材料のバンドを形成することに関連する処理ステップと同様であり得るが、第１のチャネルは、（たとえば、電極材料で充填されるのとは対照的に）メモリ材料で充填される。メモリ材料のバンドが、（たとえば、第１のビアを使用して）メモリ層において形成された後、メモリ材料のバンドは、他のビアのセットを使用して（たとえば、第２のビアを使用して）チャネルを形成することによって、複数のメモリ材料要素にセグメント化され得、チャネルは、メモリ材料のバンドと交差し、したがって、メモリ材料のバンドを、複数の個別のメモリ材料要素に分割する。場合によっては、各メモリ材料要素は、３Ｄバー形状であり得る。さらに、各メモリ要素はまた、少なくとも３つの電極（たとえば、上から２つの電極および下から１つの電極、またはその逆）と結合され得、その結果、メモリ材料要素毎に２つのメモリセルとなる。
場合によっては、最初のスタックに含まれるメモリ層が、プレースホルダ材料（たとえば、誘電体材料）を備える場合、共通ビア（たとえば、それぞれが、第１の方向に一行に配置された第１のビアのセットと、第２の方向に一行に配置された第２のビアのセットとの両方の一部であり得る複数のビア）のセットを使用して、メモリ層においてメモリ材料の３Ｄディスクのセットを形成することができ、各共通ビアは、メモリ層においてメモリ材料の１つの３Ｄディスクを形成するために使用される。その後、メモリ材料の３Ｄディスクのそれぞれは、対応する共通ビアを含む第１のビアのセットおよび第２のビアのセットを使用して、４つの個別のメモリ材料要素にセグメント化され得る。たとえば、第１のビアのセットを使用して、メモリ材料の３Ｄディスクを第１の方向に分割する（たとえば、二等分する）第１のチャネルを形成でき、第２のビアのセットを使用して、メモリ材料の３Ｄディスクを第２の方向に分割する（たとえば、二等分する）第２のチャネルを形成できる。４つの個別のメモリ材料要素のそれぞれは、曲面を有し得、これは、４つの個別のメモリ材料要素が形成された３Ｄディスクの外面に対応し得る。場合によっては、４つの個別のメモリ材料要素のそれぞれが、３Ｄウェッジ（たとえば、パイスライス）形状であり得る。さらに、各メモリ要素は、少なくとも２つの電極（たとえば、上から１つの電極および下から１つの電極）と結合され得、メモリ材料要素毎に１つのメモリセルとなる。
第１のビアおよび第２のビアのサブセットは、メモリデバイスのソケット領域で使用され得る。３Ｄクロスポイントメモリアレイアーキテクチャの文脈では、ソケット領域は、メモリアレイのアクセスラインと、メモリデバイスの他のコンポーネント（たとえば、デコーダ、感知コンポーネント）との間の電気的接続を提供するように構成された構造を含み得る。場合によっては、ソケット領域は、電気的絶縁の目的でギャップを有する構造を含み得る。
場合によっては、第１のビアおよび第２のビアのサブセットを使用して、電極層において標的電極材料の一部を等方的にエッチングすることによって、標的電極（たとえば、ワードラインまたはビットラインなどのアクセスライン）にそのようなギャップを生成することができる。場合によっては、開口部を有するフォトマスクを使用して、標的電極材料を異方性エッチングすることによって、そのようなギャップを生成することができる。
アクセスラインと、メモリデバイスの他のコンポーネントとの間の接続を行うために、第１のビアまたは第２のビアのサブセットを使用して、スタックを通って延在するビアホールを形成することができる。ビアホールは、導電性材料で充填され得、エッチングステップは、導電性材料の一部を除去して、標的層において誘電体緩衝材を露出させ得る。誘電体緩衝材は、第１のチャネルから電極材料を部分的に除去した後、第２のチャネル（たとえば、電極材料のバンドによって取り囲まれるあるポイントにおけるチャネル）を充填するために使用され得る誘電体材料に対応し得る。誘電体緩衝材が除去され、導電性材料をビアホール内の空間に充填して、標的層における標的電極材料を、メモリデバイスの他のコンポーネントのノードに電気的に結合させることができる。したがって、ギャップおよび相互接続を含むソケット領域は、第１のビアおよび第２のビアのパターンを使用して形成され得る。
上記で紹介された開示の特徴は、クロスポイントアーキテクチャで構成されたメモリアレイの文脈で以下にさらに説明される。次に、クロスポイントメモリアレイを製造するための構造および技法の特定の例について説明する。開示のこれらおよび他の特徴は、クロスポイントメモリアレイおよび関連する製造技法に関連する装置図、形成方法図、およびフローチャートを参照してさらに例示および説明される。
図１は、本開示の実施形態によって、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なメモリデバイス１００を例示する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネントおよび特徴を例示する代表図である。したがって、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的相互関係を説明するために示されていることを理解されたい。図１の例示的な例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を格納するようにプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１として示される２つの状態を格納するようにプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態を格納するように構成され得る。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルを含み得る。メモリセル１０５はまた、別のタイプのメモリセル、たとえば、３Ｄ ＸＰｏｉｎｔＴＭメモリセル、ストレージコンポーネントおよび選択コンポーネントを含むＰＣＭセル、ＣＢＲＡＭセル、またはＦｅＲＡＭセルを含み得ることが理解されるべきである。図１に含まれるいくつかの要素は、数値指標でラベル付けされているが、他の対応する要素はラベル付けされていない。しかしながら、示された特徴の可視性および明瞭さを高めるために、同じであるか、類似していると理解される。
３Ｄメモリアレイ１０２は、互いの最上部の上に形成された２つ以上の２次元（２Ｄ）メモリアレイを含み得る。これにより、単一の２Ｄアレイと比較して、単一のダイまたは基板上に配置または生成できるメモリセルの数が増える可能性があり、これにより、製造コストが低減されるか、メモリデバイスの性能を向上させるか、またはその両方が可能となり得る。図１に示される例では、メモリアレイ１０２は、２つのレベルのメモリセル１０５（たとえば、メモリセル１０５−ａおよびメモリセル１０５−ｂ）を含み、したがって、３Ｄメモリアレイと見なされ得る。しかしながら、レベルの数は２つに制限されない場合があり、他の例は、追加のレベルを含むことができる。各レベルは、メモリセル１０５が、各レベルにわたって互いに（正確に、重なり合って、またはほぼ）位置合わせされ得、したがって、メモリセルスタック１４５を形成するように位置合わせまたは配置され得る。
いくつかの実施形態では、メモリセル１０５の各行は、ワードライン１１０に接続され、メモリセル１０５の各列は、ビットライン１１５に接続される。ワードライン１１０とビットライン１１５との両方は、一般にアクセスラインと称され得る。さらに、アクセスラインは、メモリデバイス１００の１つのデッキにおいて、１つまたは複数のメモリセル１０５の（たとえば、アクセスラインの下のメモリセル１０５の）ワードライン１１０として、およびメモリデバイスの別のデッキにおいて、１つまたは複数のメモリセル１０５の（たとえば、アクセスラインの上のメモリセル１０５の）ビットライン１１５として機能し得る。したがって、ワードラインおよびビットライン、またはそれらの類似物への参照は、理解や動作を失うことなく置換可能である。ワードライン１１０およびビットライン１１５は、互いに実質的に垂直であり得、メモリセルのアレイをサポートし得る。
一般に、１つのメモリセル１０５は、ワードライン１１０およびビットライン１１５などの２つのアクセスラインの交点に位置し得る。この交点は、メモリセル１０５のアドレスと称され得る。標的メモリセル１０５は、通電された（たとえば、アクティブ化された）ワードライン１１０と、通電された（たとえば、アクティブ化された）ビットライン１１５との交点に位置するメモリセル１０５であり得る。すなわち、ワードライン１１０およびビットライン１１５は、それらの交点においてメモリセル１０５を読み書きするために、両方とも通電され得る。同じワードライン１１０またはビットライン１１５と電子的に通信している（たとえば、接続されている）他のメモリセル１０５は、非標的メモリセル１０５と称され得る。
図１に示されるように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビットライン１１５などの共通の導電ラインを共有し得る。すなわち、ビットライン１１５は、上位メモリセル１０５−ｂおよび下位メモリセル１０５−ａと結合され得る。他の構成が可能であり得、たとえば、第３の層（図示せず）は、ワードライン１１０を、上位メモリセル１０５−ｂと共有し得る。
場合によっては、電極は、メモリセル１０５をワードライン１１０またはビットライン１１５に結合し得る。電極という用語は、導電体を称する場合があり、メモリデバイス１００の要素またはコンポーネント間に導電経路を提供するトレース、ワイヤ、導電ライン、導電層などを含み得る。したがって、電極という用語は、場合によっては、ワードライン１１０またはビットライン１１５などのアクセスライン、ならびに場合によっては、アクセスラインとメモリセル１０５との間の電気接点として適用される追加の導電性要素を称し得る。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を備え得る。第１の電極は、カルコゲニド材料をワードライン１１０に結合させることができ、第２の電極は、カルコゲニド材料をビットライン１１５に結合させることができる。第１の電極および第２の電極は、同じ材料（たとえば、炭素）または異なる材料であり得る。他の実施形態では、メモリセル１０５は、１つまたは複数のアクセスラインと直接結合され得、アクセスライン以外の電極は省略され得る。
ワードライン１１０およびディジットライン１１５をアクティブ化または選択することによって、メモリセル１０５に対して読取および書込などの動作が実行され得る。ワードライン１１０またはディジットライン１１５をアクティブ化または選択することは、それぞれのラインに電圧を印加することを含み得る。ワードライン１１０およびディジットライン１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金、化合物などの導電性材料からなり得る。
いくつかのアーキテクチャでは、セルの論理格納デバイス（たとえば、ＣＢＲＡＭセルの抵抗性コンポーネント、ＦｅＲＡＭセルの容量性コンポーネント）は、選択コンポーネントによってディジットラインから電気的に絶縁され得る。ワードライン１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。たとえば、選択コンポーネントは、トランジスタであり得、ワードライン１１０は、トランジスタのゲートに接続され得る。あるいは、選択コンポーネントは、カルコゲニド材料を備え得る可変抵抗コンポーネントであり得る。ワードライン１１０をアクティブ化すると、メモリセル１０５の論理格納デバイスと、その対応するディジットライン１１５との間に、電気的接続または閉回路が生じ得る。次に、ディジットラインにアクセスして、メモリセル１０５の読取または書込を行うことができる。メモリセル１０５を選択すると、結果として生じる信号を使用して、格納された論理状態を判定することができる。場合によっては、第１の論理状態は、メモリセル１０５を通る電流がないか、または無視できるほど小さい電流に対応し得るが、第２の論理状態は、有限電流に対応し得る。
場合によっては、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含み得、個別の選択コンポーネントは省略され得る。したがって、自己選択メモリセルの１つの端子は、ワードライン１１０に電気的に接続され得、自己選択メモリセルの他方の端子は、ディジットライン１１５に電気的に接続され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通って制御することができる。たとえば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワードライン１１０をアクティブ化することができる。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取り、適切なディジットライン１１５をアクティブ化することができる。たとえば、メモリアレイ１０２は、ＷＬ＿１からＷＬ＿Ｍとラベル付けされた複数のワードライン１１０、およびＤＬ＿１からＤＬ＿Ｎとラベル付けされた複数のディジットライン１１５を含むことができ、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワードライン１１０およびディジットライン１１５、たとえば、ＷＬ＿２およびＤＬ＿３をアクティブ化することによって、それらの交点にあるメモリセル１０５にアクセスすることができる。
アクセスすると、メモリセル１０５は、感知コンポーネント１２５によって読み取られるか、または感知されて、メモリセル１０５の格納された状態を判定することができる。たとえば、電圧が（対応するワードライン１１０およびビットライン１１５を使用して）メモリセル１０５に印加され得、結果として生じるメモリセル１０５を通る電流の存在は、印加電圧と、メモリセル１０５のしきい電圧とに依存し得る。場合によっては、２つ以上の電圧が印加されることがある。さらに、印加された電圧が、電流の流れをもたらさない場合、電流が感知コンポーネント１２５によって検出されるまで、他の電圧が印加され得る。電流が流れる結果となった電圧を評価することにより、メモリセル１０５の格納された論理状態が判定され得る。場合によっては、電流が検出されるまで電圧の大きさが増加することがある。他の場合には、電流が検出されるまで、所定の電圧が連続的に印加されることがある。同様に、電流をメモリセル１０５に印加することができ、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗またはしきい電圧に依存し得る。
場合によっては、メモリセル１０５（たとえば、自己選択メモリセル）は、カルコゲニド材料を備え得る。自己選択メモリセルのカルコゲニド材料は、自己選択メモリセルの動作中にアモルファス状態のままであり得る。場合によっては、自己選択メモリセルを動作させることは、自己選択メモリセルの特定のしきい電圧を決定するために、自己選択メモリセルに様々な形状のプログラミングパルスを適用することを含み得る。すなわち、自己選択メモリセルのしきい電圧は、プログラミングパルスの形状を変更することによって変更でき、これにより、アモルファス状態のカルコゲニド材料の局所的な組成を変える可能性がある。自己選択メモリセルの特定のしきい電圧は、様々な形状の読取パルスを自己選択メモリセルに適用することによって決定され得る。たとえば、読取パルスの印加電圧が、自己選択メモリセルの特定のしきい電圧を超えると、有限量の電流が、自己選択メモリセルを流れ得る。同様に、読取パルスの印加電圧が、自己選択メモリセルの特定のしきい電圧よりも低い場合、感知できる量の電流が自己選択メモリセルを流れることはない。いくつかの実施形態では、感知コンポーネント１２５は、メモリセル１０５を通る電流の流れまたはその欠如を検出することによって、選択されたメモリセル１０５に格納された情報を読み取ることができる。このようにして、メモリセル１０５（たとえば、自己選択メモリセル）は、カルコゲニド材料に関連するしきい電圧レベル（たとえば、２つのしきい電圧レベル）に基づいて１ビットのデータを格納することができ、しきい電圧レベルでは、メモリセル１０５によって格納された論理状態を示す電流が、メモリセル１０５を通って流れる。場合によっては、メモリセル１０５は、特定の数の異なるしきい電圧レベル（たとえば、３つ以上のしきい電圧レベル）を示し得、それにより、２ビット以上のデータを格納する。
感知コンポーネント１２５は、ラッチングと称され得る、感知されたメモリセル１０５に関連する信号の差を検出および増幅するために、様々なトランジスタまたは増幅器を含み得る。次に、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通って出力され得る。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続され得るか、またはそれらと電子的に通信し得る。図１はまた、感知コンポーネント１２５−ａを（破線のボックス内に）配置する代替オプションを示す。当業者は、感知コンポーネント１２５が、その機能的目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを理解するであろう。
メモリセル１０５は、関連するワードライン１１０およびディジットライン１１５を同様にアクティブ化することによって設定または書込することができ、少なくとも１つの論理値をメモリセル１０５に格納することができる。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、たとえば、入力／出力１３５を受け入れることができる。
いくつかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、格納された論理状態を劣化または破壊する可能性があり、再書込またはリフレッシュ動作を実行して、元の論理状態をメモリセル１０５に戻すことができる。たとえば、ＤＲＡＭでは、感知動作中にコンデンサが部分的または完全に放電され、格納されている論理状態が破損する可能性があるため、感知動作後に論理状態が再書込され得る。さらに、いくつかのメモリアーキテクチャでは、単一のワードライン１１０をアクティブ化すると、（たとえば、ワードライン１１０と結合された）行内のすべてのメモリセルが放電される可能性があるので、行内のいくつかまたはすべてのメモリセル１０５を再書込する必要があり得る。しかし、自己選択メモリ、ＰＣＭ、ＣＢＲＡＭ、ＦｅＲＡＭ、またはＮＡＮＤメモリなどの不揮発性メモリでは、メモリセル１０５にアクセスすることは、論理状態を破壊しない場合があり、したがって、メモリセル１０５は、アクセス後に、再書込を必要としない場合がある。
メモリコントローラ１４０は、様々なコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通って、メモリセル１０５の動作（たとえば、読取、書込、再書込、リフレッシュ、放電）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数は、メモリコントローラ１４０と同じ場所に位置し得る。メモリコントローラ１４０は、所望のワードライン１１０およびディジットライン１１５をアクティブ化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成および制御することができる。一般に、本明細書で論じられる印加電圧または電流の振幅、形状、極性、および／または持続時間は、調整または変更され得、メモリデバイス１００の動作で論じられる様々な動作に対して異なり得る。さらに、メモリアレイ１０２内の１つ、複数、またはすべてのメモリセル１０５に同時にアクセスすることができ、たとえば、メモリアレイ１０２の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが、単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
本明細書で説明される製造技法を使用して、いくつかの態様を同時に含むメモリデバイス１００の態様を形成することができる。たとえば、本明細書で説明される製造技法を使用して、任意の数の追加層（図示せず）におけるワードラインと同様に、（図１においてＷＬ＿Ｔ１としてラベル付けされる）上位ワードライン１１０を形成すると同時に、（図１においてＷＬ＿Ｂ１としてラベル付けされる）下位ワードライン１１０を形成することができる。下位ワードライン１１０と上位ワードライン１１０との両方は、最初は同じ誘電体材料を備える層に配置され得、単一のビアパターンが、１つまたは複数の処理ステップのために使用され得、たとえば、誘電体材料の一部を除去し、それを導電性材料で置換し、それぞれの層において下位レベルのワードライン１１０と上位レベルのワードライン１１０とを同時に形成する。同様に、本明細書で説明される製造技法を使用して、任意の数のメモリセルの追加のデッキ（図示せず）におけるメモリセル１０５と同様に、上位メモリセル１０５（たとえば、図１において白丸で例示されるメモリセル１０５−ｂ）を形成すると同時に、下位メモリセル１０５（たとえば、図１において黒丸で例示されるメモリセル１０５−ａ）を形成することができる。
図２は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄメモリアレイ２０２の例を例示する。メモリアレイ２０２は、図１を参照して説明されるメモリアレイ１０２の一部の例であり得る。メモリアレイ２０２は、基板２０４上に配置されたメモリセルの第１のアレイまたはデッキ２０５−ａと、第１のアレイまたはデッキ２０５−ａの最上部の上にあるメモリセルの第２のアレイまたはデッキ２０５−ｂとを含み得る。メモリアレイ２０２はまた、図１を参照して説明されるように、ワードライン１１０およびビットライン１１５の例であり得るワードライン１１０−ａとワードライン１１０−ｂ、およびビットライン１１５−ａを含み得る。図２に示される例示的な例におけるように、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂのメモリセルはそれぞれ、自己選択メモリセルを含み得る。いくつかの例では、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂのメモリセルはそれぞれ、クロスポイントアーキテクチャに適し得る別のタイプのメモリセル、たとえば、ＣＢＲＡＭセルまたはＦｅＲＡＭセルを含み得る。図２に含まれるいくつかの要素は、数値指標でラベル付けされているが、他の対応する要素はラベル付けされていない。しかしながら、示された特徴の可視性および明瞭さを高めるために、同じであるか、類似していると理解される。
場合によっては、第１のデッキ２０５−ａの自己選択メモリセルはそれぞれ、第１の電極２１５−ａ、カルコゲニド材料２２０−ａ、および第２の電極２２５−ａを含み得る。さらに、第２のメモリデッキ２０５−ｂの自己選択メモリセルはそれぞれ、第１の電極２１５−ｂ、カルコゲニド材料２２０−ｂ、および第２の電極２２５−ｂを含み得る。いくつかの実施形態では、アクセスライン（たとえば、ワードライン１１０、ビットライン１１５）は、電極２１５または電極２２５の代わりに、電極層（たとえば、コンフォーマル層）を含むことができ、したがって、多層アクセスラインを備え得る。そのような実施形態では、アクセスラインの電極層は、メモリ材料（たとえば、カルコゲニド材料２２０）と連結し得る。いくつかの実施形態では、アクセスライン（たとえば、ワードライン１１０、ビットライン１１５）は、電極層またはその間に電極なしで、メモリ材料（たとえば、カルコゲニド材料２２０）と直接連結し得る。
第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂの自己選択メモリセルは、いくつかの実施形態では、各デッキ２０５−ａ、２０５−ｂの対応する（たとえば、ｙ方向に垂直に位置合わせされた）自己選択メモリセルが、図１を参照して説明されるように、ビットライン１１５またはワードライン１１０を共有できるように、共通の導電ラインを有し得る。たとえば、第２のデッキ２０５−ｂの第１の電極２１５−ｂと、第１のデッキ２０５−ａの第２の電極２２５−ａとは両方とも、ビットライン１１５−ａが、（ｙ方向において）垂直に位置合わせされ隣接する自己選択メモリセルによって共有されるように、ビットライン１１５−ａに結合され得る。
いくつかの実施形態では、メモリアレイ２０２は、第２のデッキ２０５−ｂの第１の電極２１５−ｂが、追加のビットラインと結合され得、第１のデッキ２０５−ａの第２の電極２２５−ａが、ビットライン１１５−ａと結合され得るように、追加のビットライン（図示せず）を含み得る。追加のビットラインは、ビットライン１１５−ａから電気的に絶縁され得る（たとえば、絶縁材料は、追加のビットラインとビットライン１１５−ａとの間に挿入され得る）。その結果、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂは分離され、互いに独立して動作することができる。場合によっては、アクセスライン（たとえば、ワードライン１１０またはビットライン１１５のいずれか）は、各クロスポイントにおけるそれぞれのメモリセルのための選択コンポーネント（たとえば、アクセスラインと一体化された１つまたは複数の薄膜材料として構成され得る２端子セレクタデバイス）を含み得る。したがって、アクセスラインと選択コンポーネントとはともに、アクセスラインと選択コンポーネントとの両方として機能する材料の複合層を形成することができる。
メモリアレイ２０２のアーキテクチャは、図２に例示されるように、メモリセルが、ワードライン１１０とビットライン１１５との間のトポロジカルなクロスポイントにおいて形成され得るので、場合によっては、クロスポイントアーキテクチャの例と称され得る。そのようなクロスポイントアーキテクチャは、他のいくつかのメモリアーキテクチャと比較して、製造コストが低く、比較的高密度のデータストレージを提供し得る。たとえば、クロスポイントアーキテクチャを備えたメモリアレイは、エリアが縮小されたメモリセルを有している場合があり、その結果、他のいくつかのアーキテクチャと比較して、増加されたメモリセル密度をサポートすることができる。たとえば、クロスポイントアーキテクチャは、４Ｆ２メモリセルエリアを有し、Ｆは、３端子選択コンポーネントを備えるような６Ｆ２メモリセルエリアを有する他のアーキテクチャと比較して、最も小さい特徴サイズ（たとえば、最小特徴サイズ）である。たとえば、ＤＲＡＭメモリアレイは、３端子デバイスであるトランジスタを、各メモリセルの選択コンポーネントとして使用することができ、したがって、所与の数のメモリセルを備えるＤＲＡＭメモリアレイは、同数のメモリセルを備えるクロスポイントアーキテクチャを備えるメモリアレイと比較して、より大きなメモリセルエリアを有することができる。
図２の例は、２つのメモリデッキを示し、他の構成は、任意の数のデッキを含み得る。いくつかの実施形態では、１つまたは複数のメモリデッキは、カルコゲニド材料２２０を含む自己選択メモリセルを含み得る。他の実施形態では、１つまたは複数のメモリデッキは、強誘電体材料を含むＦｅＲＡＭセルを含み得る。さらに別の実施形態では、１つまたは複数のメモリデッキは、金属酸化物またはカルコゲニド材料を含むＣＢＲＡＭセルを含み得る。カルコゲニド材料２２０は、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲニドガラスを含み得る。いくつかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。
図３から図４は、本開示の製造技法の様々な態様を例示する。たとえば、図３から図４は、複合スタックの１つまたは複数の埋込標的層において（たとえば、同時に）キャビティを生成する態様を例示し、各標的層は、標的材料を備える。ビアは、標的埋込層において標的材料にキャビティを生成するために使用でき、キャビティは、隣接する（たとえば、接する）キャビティが重なり合い、したがって、標的埋込層においてチャネル（たとえば、トンネル）を形成するように統合できるようなサイズとなり得る。したがって、チャネルは、ビアと位置合わせされ、すなわち、チャネルは、チャネルを生成するために使用される各ビアの垂直軸（たとえば、基板に対して直交する方向）と交差し得る。チャネルは、充填材料（たとえば、導電性材料またはメモリ材料）で充填することができ、場合によっては、同様のキャビティエッチングおよびチャネル生成技術を使用して、標的層における充填材料内のより狭いチャネルが、同じビアを使用して生成され得る。充填材料内に狭いチャネルを生成すると、狭いチャネルを取り囲む充填材料の細長いループ（たとえば、バンド、リング、またはレーストラック）が生じる可能性があり、狭いチャネルは、第２の材料（たとえば、誘電体または他の絶縁材料）で充填され得る。その後、充填材料のループを切断して、標的埋込層において充填材料の個別のセグメントを生成することができる。これらのセグメントは、図１に例示されるメモリアレイ１０２、または図２に例示されるメモリアレイ２０２の例などの３Ｄメモリアレイの態様として構成され得る。
たとえば、本明細書で説明される製造技法は、たとえば、導電ラインのセット（たとえば、ワードライン１１０およびビットライン１１５などのアクセスライン）、または、導電ラインの各セットまたはメモリ材料要素のセットが、スタックの異なる下位層に存在する共通のレイアウトで構成されたメモリ材料要素のセットのように、異なる下位層における同様の構造の同時形成を容易にし得る。したがって、本明細書で説明される製造技法は、メモリセルの２つ以上のデッキの同時形成を容易にし得、各デッキは、アクセスライン（たとえば、ワードライン、ビットライン）およびメモリセルの３Ｄクロスポイント構造を備える。
図３Ａ〜図３Ｃは、本開示による例示的な製造技法を例示する。図３Ａでは、処理ステップ３００−ａが示される。処理ステップ３００−ａは、スタック３０５−ａを形成する１つまたは複数の薄膜堆積または成長ステップを含み得る。図３Ａは、スタック３０５−ａの側面図を例示しており、これは、本明細書で説明されるさらなる製造技法を適用する前の層の最初のスタックであり得る。スタック３０５−ａは、基板（たとえば、図２を参照して説明される基板２０４）上に形成され得る。スタック３０５−ａは、様々な材料のいくつかの異なる層を含み得るので、したがって、場合によっては、たとえば、所望の種類のメモリ技術（たとえば、自己選択メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ）、所望の数のメモリセルのデッキ（たとえば、２つ以上のメモリセルのデッキ）など、いくつかの要因に基づいて選択された特定の材料を備えた複合スタックと称され得る。図３Ａの例示的な例に示されるように、スタック３０５−ａは、（たとえば、図２を参照して説明されるように、ワードライン１１０−ｂを含む比較的上位層における埋込ラインの第１のセットと、ワードライン１１０−ａを含む比較的下位層における埋込ラインの第２のセットのような）２セットの埋込ラインを製造するのに適した層の最初のスタックを備えることができ、層における埋込ラインの各セットは、最初に第１の材料を備えている。スタック３０５−ａはまた、最初に第２の材料を備えた層において、（たとえば、図２を参照して説明されるビットライン１１５−ａを含む単一の埋込ラインのセットのように）単一の埋込ラインのセットを製造するのに適した層の最初のスタックを含み得る。
いくつかの例では、スタック３０５−ａは、スタック３０５−ａの最上層であり得る層３１０を含み得る。いくつかの実施形態では、層３１０は誘電体材料を含む。いくつかの実施形態では、層３１０は、層３１０がハードマスク層と称され得るようなハードマスク材料を含む。ビアのパターンは、たとえば、フォトリソグラフィステップの結果として、層３１０に形成され得る。
スタック３０５−ａはまた、層３１５を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、２つの層３１５、すなわち、層３１５−ａおよび層３１５−ｂを含む。いくつかの実施形態では、層３１５はそれぞれ、第１の誘電体材料を含み得る。図５に例示されるように、各層３１５は、最終的に、第１の導電ラインのセットを含むように変形され得、各第１の導電ラインは、電極材料を備える。したがって、層３１５は、第１の電極層と称され得る。場合によっては、第１の導電ラインは、表面層の下（たとえば、層３１０の下）に配置されるので、埋込導電ラインと称され得る。第１の導電ラインは、第１の方向に延在し得る。２つ以上の第１の電極層、すなわち、それぞれが第１の誘電体材料を備える２つ以上の層内に形成された電極は、本明細書で説明される製造技法により同時に形成され得る。
スタック３０５−ａはまた、層３２０を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、２つの層３２０、すなわち、層３２０−ａおよび層３２０−ｂを含むが、任意の数の層３２０が可能である。いくつかの実施形態では、各層３２０は、スタック３０５−ａの一部として形成されたメモリ材料（たとえば、カルコゲニド材料２２０）を備え得る。他の実施形態では、各層３２０は、後に部分的に除去され、メモリ材料（たとえば、図２を参照して説明されるカルコゲニド材料２２０）によって置換され得るプレースホルダ材料を備え得る。図９から図１２に例示されるように、各層３２０は、最終的に、本明細書で説明される製造技法により同時に形成されるメモリセルを含み得る。したがって、最初にメモリ材料を、または後にメモリ材料によって置換されるプレースホルダ材料を備えているかに関わらず、層３２０は、メモリ層と称され得る。
スタック３０５−ａはまた、層３２５を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、単一の層３２５を含むが、任意の数の層３２５が可能である。いくつかの実施形態では、各層３２５は、第２の誘電体材料を含み得る。図５に例示されるように、層３２５は、電極材料を備える第２の導電ラインのセットを含むように最終的に変形され得る。したがって、各層３２５は、第２の電極層と称され得る。場合によっては、第２の導電ラインは、第２の導電ラインが表面層の下（たとえば、層３１０の下）に配置されるので、埋込導電ラインと称され得る。第２の導電ラインは、第１の方向とは異なり得る第２の方向に延在し得る。いくつかの実施形態では、第２の方向は、第１の導電ラインが延在する第１の方向に実質的に垂直であり得る。２つ以上の第２の電極層、すなわち、それぞれが第２の誘電体材料を備える２つ以上の層内に形成された電極は、本明細書で説明される製造技法により同時に形成され得る。
スタック３０５−ａは、層３３０を含み得る。場合によっては、層３３０は、本明細書で説明される様々なエッチングプロセスに耐えるためのエッチング停止材料を含み得る。層３３０は、場合によっては、層３１０と同じハードマスク材料を含み得るか、または異なる材料を含み得る。場合によっては、層３３０は、基板（たとえば、図２を参照して説明される基板２０４）または他の層（図示せず）に形成された回路または他の構造に関して緩衝層を提供し得、これは、層３３０の下にあり得る。場合によっては、層３３０は、早期の処理ステップで製造されたメモリセルの１つまたは複数のデッキに関して緩衝層を提供し得る。
図３Ｂにおいて、処理ステップ３００−ｂが示される。図３Ｂは、ビア３３５（たとえば、ビア３３５の上面図）およびスタック３０５−ｂの側面図を例示する。スタック３０５−ｂは、処理ステップ３００−ｂが完了したときのスタック３０５−ａに対応し得る。処理ステップ３００−ｂは、ビア３３５の形状をスタック３０５−ａに転写するフォトリソグラフィステップを含み得る。いくつかの例では、フォトリソグラフィステップは、層３１０の最上部の上に、（たとえば、ビア３３５の内部のフォトレジスト材料の欠如によって画定される）ビア３３５の形状を有するフォトレジスト層（図示せず）を形成することを含み得る。いくつかの例では、エッチング処理ステップは、フォトリソグラフィステップに続いて、ビア３３５の形状を層３１０に転写し得、これにより、層３１０内に確立されたビア３３５の形状は、後続の処理ステップ中、アクセスビアとして繰り返し使用され得、すなわち、ビア３３５の形状を含む層３１０は、後続の処理ステップのためにビア３３５の形状のアクセスビアを提供するハードマスク層として機能し得る。
処理ステップ３００−ｂは、ビア３３５の形状に基づいてスタック３０５−ａから材料を除去できる異方性エッチングステップをさらに含み得る。場合によっては、処理ステップ３００−ｂは、ハードマスク３１０上のフォトレジスト層内のビア３３５の形状に基づいて、ハードマスク層３１０と、追加の下位層とをエッチングする単一の異方性エッチングステップを含み得る。他の場合には、ビア３３５がハードマスク層３１０に存在し得、後続の異方性エッチングステップは、ハードマスク層３１０内のビア３３５の形状に基づいて、追加の下位層をエッチングし得る。
異方性エッチングステップは、標的材料にエッチャント（たとえば、１つまたは複数の化学元素の混合物）を適用することによって、標的材料を一方向（たとえば、基板に対して直交する方向）に除去できる。また、エッチャントは、エッチャントに曝された他の材料（たとえば、フォトレジスト）を保持しながら、標的材料（たとえば、層３１０）のみを除去することを目的とされた選択性（たとえば、化学的選択性）を示し得る。異方性エッチングステップは、材料の１つまたは複数の層を除去するときに、単一の異方性エッチングステップ中に１つまたは複数のエッチャントを使用できる。場合によっては、異方性エッチングステップは、エッチャントに曝された他のグループの材料（たとえば、金属）を保持しながら、材料のグループ（たとえば、酸化物および窒化物）を除去することを目的とした選択性を示すエッチャントを使用できる。
処理ステップ３００−ｂ中、異方性エッチングステップは、スタック３０５−ａを貫通する穴（たとえば、ビアホール３４５）を生成し得、ここで、ビアホール３４５の形状および幅３４０（たとえば、直径）は、ビア３３５の幅に実質的に対応する。図３Ｂに示される例として、処理ステップ３００−ｂにおける異方性エッチングステップは、たとえば、層３１０、層３１５、層３２０、および層３２５のためにそれぞれ異なるエッチャントのような４つの異なる種類のエッチャントを含み得る。異方性エッチングステップは、層３３０において終了し得る。いくつかの例では、幅３４０は、スタック３０５−ｂの各層において同じ（実質的に同じ）である。
図３Ｃにおいて、処理ステップ３００−ｃが示される。図３Ｃは、キャビティ３３６の上面図およびスタック３０５−ｃの側面図を例示する。スタック３０５−ｃは、処理ステップ３００−ｃが完了したときのスタック３０５−ｂに対応し得る。キャビティ３３６は、スタック３０５−ｃの１つまたは複数の埋込層（たとえば、層３１５−ａおよび層３１５−ｂ）に形成された１つまたは複数のキャビティの上面図を表し得る。各キャビティ３３６は、ビア３３５と共通の中心を共有することができ、たとえば、ビア３３５および各キャビティ３３６は、図３Ｃに例示されるように、ビア３３５の垂直軸（たとえば、基板に対して直交する方向）に関して同心であり得る。ビアホール３４５は、１つまたは複数の標的層（たとえば、層３１５−ａおよび３１５−ｂ）内の標的材料（たとえば、層３１５の第１の誘電体材料）を露出させることができ、処理ステップ３００−ｃは、各標的層から標的材料を除去して、各標的層内にビアホール３４５（たとえば、スタック３０５−ｂを貫通するビアホール３４５）の周囲に形成されたキャビティ３３６を生成する等方性エッチングステップを含み得る。
等方性エッチングステップは、全方向で標的材料を除去できる。等方性エッチングステップは、エッチャントに曝された他の材料を保持しながら、標的材料のみを除去することを目的とされた選択性（たとえば、化学的選択性）を示すエッチャント（たとえば、１つまたは複数の化学元素の混合物）を適用し得る。等方性エッチングステップは、材料の１つまたは複数の層を除去するときに、単一の等方性エッチングステップ中に、異なるエッチャントを使用することができる。場合によっては、等方性エッチャント（たとえば、等方性エッチングステップで使用されるエッチャント）は、第１の誘電体材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る。
図３Ｃに示される例のように、等方性エッチングステップは、たとえば、層３１５の第１の誘電体材料を除去することを目標としたエッチャントの選択性に少なくとも部分的に基づいて、エッチャントに曝されたスタック３０５−ｂに、他の材料を（たとえば、他の層で）保持（または実質的に保持）しながら、各層３１５から（たとえば、層３１５−ａおよび層３１５−ｂの両方から）第１の誘電体材料の一部を同時に除去できる。等方性エッチングステップの結果として、各キャビティ３３６の外側幅（たとえば、幅３５０）は、ビアホール３４５の幅（たとえば、幅３４０）よりも大きくなり得る。したがって、各キャビティ３３６の外側幅（たとえば、幅３５０）は、ビア３３５の幅（たとえば、ビアホール３４５の幅）と、処理ステップ３００−ｃ中に各標的層から除去される標的材料の量とによって決定され得る。さらに、各キャビティ３３６は、たとえば、第１の誘電体材料を備え、スタック３０５−ｃ内の層３１０の下に配置された１つまたは複数の層３１５のような１つまたは複数の埋込層に形成され得るので、埋込キャビティ３３６と称され得る。
処理ステップ３００−ａから３００−ｃを使用して、層のスタック内に、任意の数の埋込キャビティ３３６が形成され得、場合によっては、同時に形成され得ることが理解されるべきである。いくつかの個別の標的層、すなわち、標的材料（たとえば、最初に層３１５に含まれる第１の誘電体材料）を備え、他の層によって分離されたいくつかの個別の層は、ビア３３５に基づいて、等方性エッチングステップを使用して、スタック３０５−ｃ内に同時に生成される埋込キャビティ３３６の数を決定し得る。ビア３３５を使用して生成され、スタックを貫通するビアホール３４５は、等方性エッチングステップが、ビアホール３４５を通って各埋込標的層の一部を除去し、各標的層において、埋込キャビティ３３６を生成できるように、等方性エッチングステップ中に、エッチャントへのアクセス（たとえば、経路）を提供し得る。したがって、ビア３３５は、場合によっては、アクセスビアと称され得る。
図４Ａ〜図４Ｂは、本開示によるクロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を例示する。図４Ａは、ビア４１０および関連する第１のキャビティ４１５を例示する。ビア４１０は、図３を参照して説明されるビア３３５の例であり得る。第１のキャビティ４１５は、図３を参照して説明されるキャビティ３３６の例であり得る。第１のキャビティ４１５は、ビア４１０の垂直軸（たとえば、基板に対する垂直軸）に関して同心であり、スタック（たとえば、スタック３０５）の埋込層において標的材料に形成されたキャビティ（たとえば、埋込キャビティ）を表し得る。
図４Ａはまた、例として、直線構成で配置された複数のビア４１０（たとえば、図４Ａに例示されるような５つのビア４１０）を使用して埋込層において形成され得るチャネル４２０を例示する。各ビア４１０に対応する第１のキャビティ４１５は、埋込層において標的材料に形成され得る。ビア４１０間の距離と、各第１のキャビティ４１５を形成するときに除去される標的材料の量とは、隣接する、すなわち接する第１のキャビティ４１５が統合して（たとえば、チャネル４２０内の楕円形状４２５によって表されるように重なり合って）チャネル４２０を形成するように構成され得る。したがって、チャネル４２０は、統合してチャネル４２０を形成する第１のキャビティ４１５に対応するビア４１０のセットと位置合わせされ、たとえば、チャネル４２０は、各ビア４１０の垂直軸（たとえば、基板に対する垂直軸）と交差し得る。チャネル４２０は、各第１のキャビティ４１５の幅と同じ幅、および統合された第１のキャビティ４１５の数（たとえば、任意の数であり得、直線的に配置されたビア４１０の数）によって決定される長さを有し得る。
図４Ａはまた、充填されたチャネル４３０を例示する。充填されたチャネル４３０は、少なくとも２つの後続の処理ステップ、たとえば、チャネル４２０における充填材料、および関連するビアホールを堆積する第１の処理ステップと、それに続いて、エッチングプロセス（たとえば、図３を参照して説明される処理ステップ３００−ｂなどの異方性エッチングステップ）を使用して、関連するビアホールから充填材料を除去する第２の処理ステップとを完了した後、チャネル４２０に対応し得る。言い換えれば、充填されたチャネル４３０は、チャネル４２０における充填材料を含み得る。チャネル４２０および充填されたチャネル４３０は、関連するビア４１０のセットの直線構成に対応する直線構成を有するものとして例示されているが、チャネル４２０および充填されたチャネル４３０は、関連するビア４１０のセットの空間構成に対応するあらゆる任意の形状（たとえば、Ｌ字形状、Ｘ字形状、Ｔ字形状、Ｓ字形状）を採り得ることが理解されるべきである。したがって、ビア４１０のセットは、任意の意図された形状の輪郭を画定するように配置され得、隣接するビア間の間隔は、各キャビティがビア４１０に対応する同じ標的層において接するキャビティが統合して、標的層において意図された形状のチャネルを形成するように構成される。さらに、いくつかの実施形態では、複数のチャネル４２０および充填されたチャネル４３０を結合して（たとえば、充填されたチャネル４３０のセットが、導電性材料を含む場合、）様々な形状の埋込ラインまたは相互接続を形成することができる。
図４Ａはまた、ビア４１０および関連する第２のキャビティ４３５を例示する。第２のキャビティ４３５は、図３を参照して説明されるキャビティ３３６の例であり得る。第２のキャビティ４３５の幅は、第１のキャビティ４１５の幅よりも小さい場合がある。上記のように、ビア４１０に関連するキャビティのサイズは、ビア４１０の幅と、等方性エッチングステップ中に除去される標的材料の量とに応じて変化し得る。第２のキャビティ４３５は、ビア４１０の垂直軸（たとえば、基板に対する垂直軸）に関して同心であり、（たとえば、充填されたチャネル４３０内の充填材料中の）スタックの埋込層において標的材料に形成されたキャビティ（たとえば、埋込キャビティ）を表し得る。
図４Ａはまた、例として、直線構成で配置された複数のビア４１０（たとえば、図４Ａに例示されるような５つのビア４１０）を使用して埋込層において形成され得るチャネル４４０を例示する。各ビア４１０に対応する第２のキャビティ４３５は、充填されたチャネル４３０を形成するために堆積された充填材料であり得る、埋込層における標的材料に形成され得る。ビア４１０間の距離と、各第２のキャビティ４３５を形成するときに除去される標的材料の量とは、隣接する、すなわち接する第２のキャビティ４３５が統合して、チャネル４４０を形成し得るように構成され得る。したがって、チャネル４４０は、統合してチャネル４４０を形成する第２のキャビティ４３５に対応するビア４１０のセットと位置合わせされ、たとえば、チャネル４４０は、各ビア４１０の垂直軸（たとえば、基板に対する垂直軸）と交差し得る。チャネル４４０は、各第２のキャビティ４３５の幅と同じ幅と、統合された第２のキャビティ４３５の数（たとえば、任意の数であり得る、直線的に配置されたビア４１０の数）によって決定される長さとを有し得る。
図４Ａはまた、充填されたチャネル４３０内に形成されたチャネル４４０に対応し得る中間パターン４４５を例示する。中間パターン４４５は、充填されたチャネル４３０に存在する充填材料の一部が除去されて、第２のキャビティ４３５、したがって、充填されたチャネル４３０内のチャネル４４０を形成する１つまたは複数の処理ステップの結果を例示し得る。チャネル４４０は、チャネル４２０および充填されたチャネル４３０を形成するために使用されるものと同じビア４１０のセットを使用して形成され得るが、（統合された第２のキャビティ４３５の幅が、統合された第１のキャビティ４１５の幅よりも小さいため、）より狭い幅を有することができ、充填されたチャネル４３０内の充填材料が、チャネル４４０の形成中に標的材料として機能する。チャネル４４０の幅は、充填されたチャネル４３０の幅よりも小さい場合があるので、充填されたチャネル４３０内の充填材料の一部は、チャネル４４０を取り囲む、充填されたチャネル４３０の外側境界に沿って残り得る。したがって、チャネル４４０の形成後、充填されたチャネル４３０からの充填材料のループが標的層において残る場合があり、ループは、幅よりも長い長さに伸ばされ、レーストラックまたはバンドとも称され得る。
図４Ａはまた、対応するビア４１０のセットを使用して、誘電体材料で充填されているチャネル４４０に対応し得るループ４５０を例示する。したがって、ループ４５０は、チャネル４４０を充填する誘電体材料を取り囲む、チャネル４２０を充填する充填材料（すなわち、充填されたチャネル４３０を形成するために使用される充填材料）のループを備え得る。場合によっては、ループ４５０によって取り囲まれる誘電体材料は、チャネル４２０が形成された標的層（たとえば、図３を参照して説明される誘電体材料３１５または３２５）を備える標的材料と同じ材料であり得、充填材料は、導電性材料であり得るので、ループ４５０は、導電性材料のループであり得る。導電性材料のループ４５０は、電極（たとえば、アクセスライン）として機能し得る複数の個別のセグメントに切断され得る。メモリ材料のループ４５０は、１つまたは複数のメモリセルとして機能し得る複数の個別のセグメントに切断され得る（たとえば、メモリ材料要素と称され得るメモリ材料の各個別のセグメントは、１つまたは複数のメモリセル１０５を備えるように構成され得る）。
図４Ａは、（統合してチャネル４２０を形成する）５つの第１のキャビティ４１５、充填されたチャネル４３０、（統合してチャネル４４０へからの）５つの第２のキャビティ４３５、したがって５つのビア４１０を使用したループ４５０の連続的な形成を例示し、同様の技法は、任意の数のビア４１０を使用して適用できることが理解されるべきである。同様に、図４Ａは、（統合してチャネル４２０を形成する）５つの第１のキャビティ４１５、充填されたチャネル４３０、（統合してチャネル４４０を形成する）５つの第２のキャビティ４３５、したがって、スタックの単一の標的層におけるループ４５０の、連続的な形成を例示し、スタックは、それぞれが同じ標的材料を備える複数の個別の標的層を備えることができ、図４Ａを参照して説明される技法は、結果として、スタック内の各標的層に１つずつの、複数のループ４５０となることが理解されるべきである。
図４Ｂは、第１の方向（たとえば、ページ上に描かれているようなｘ方向）に延在する複数の第１のループ４５５（たとえば、ループ４５５−ａから４５５−ｄ）と、第２の方向（たとえば、ページ上に描かれているようなｙ方向）に延在する複数の第２のループ４６０（たとえば、ループ４６０−ａから４６０−ｄ）との上面図を例示する図解４０１を例示する。複数の第１のループ４５５は、スタック（たとえば、スタック３０５）の１つまたは複数の第１の層（たとえば、層３１５）において形成され得、複数の第２のループ４６０は、スタック（たとえば、スタック３０５）の１つまたは複数の第２の層（たとえば、層３２５）において形成され得る。
図４Ｂの複数の第１のループ４５５および複数の第２のループ４６０の各ループは、図４Ａのループ４５０の例であり得る。したがって、水平ループ（たとえば、ｘ方向に延在するループ４５５−ａから４５５−ｄ）のそれぞれは、水平方向（ｘ方向）に一行に配置されたビアのセット（図示せず）を使用して形成され得る。さらに、垂直ループ（たとえば、ｙ方向に延在するループ４６０−ａから４６０−ｄ）のそれぞれは、垂直方向（ｙ方向）に一行に配置されたビアのセット（図示せず）を使用して形成され得る。図解４０１は、実質的に垂直な配置の複数の第１のループ４５５および複数の第２のループ４６０、すなわち、複数の第２のループ４６０に実質的に垂直な複数の第１のループ４５５を例示する。複数の第１のループおよび複数の第２のループは、任意の角度配置にあり得ることが理解されるべきである。
場合によっては、複数の第１のループ４５５および複数の第２のループ４６０の各ループは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得る。各ループ４５５、４６０の端部（たとえば、短辺）が除去されるか、さもなければ後続の処理ステップにおいて、ループ４５５、４６０の側面（たとえば、長辺）から切断され得、各ループ４５５、４６０の残りの部分（たとえば、長辺）は、メモリデバイスのアクセスラインとして（たとえば、図１および図２を参照して説明されるように、ワードライン１１０およびビットライン１１５として）機能し得る。いくつかの実施形態では、複数の第１のループ４５５は、１つまたは複数の第１の層（たとえば、図３を参照して説明される層３１５）に存在し得、複数の第２のループ４６０は、１つまたは複数の第２の層（たとえば、図３を参照して説明される層３２５）に存在し得る。したがって、複数の第１のループ４５５および複数の第２のループ４６０は、図１および図２を参照して説明されるように、３Ｄクロスポイント構成でアクセスラインのマトリクス（たとえば、アクセスラインのグリッド構造）を形成することができる。アクセスラインのトポロジカルな各クロスポイント（たとえば、ループ４５５−ｄとループ４６０−ａとの間に形成されたクロスポイント４６５）は、メモリセル（たとえば、図１を参照して説明されるメモリセル１０５）に対応することができ、メモリセルは、交差するアクセスラインの間に挿入され得る。したがって、例示的な図解４０１は、メモリセルの単一のデッキ内の６４のメモリセルをサポートすることができる。それぞれが任意の数のアクセスラインを備える任意の数のメモリセルのデッキが、互いの最上部の上に配置され、単一パターンのビアを使用して同時に形成され得ることが理解されるべきである。
図５から図８は、本開示の製造技法による、アクセスラインの例示的な３次元構造（たとえば、アクセスラインのグリッド構造）の構築を例示する。上記のように、本明細書で説明される製造技法は、ビアのパターンを使用することができ、図５から図８は、ビアのパターンを使用して、アクセスラインの３次元構造（たとえば、アクセスラインのグリッド構造）の同時構築を容易にし、これにより、３Ｄメモリアレイの２つ以上のデッキが同時に形成され得る方法を例示する。
図５は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図５は、アクセスラインの２つのセットの同時形成を示し得、すなわち、上位デッキは、ワードライン５３１−ａ、５３１−ｂの１つのセットを含み得、下位デッキは、ワードライン５３１−ｃ、５３１−ｄの別のセットを含み得る。ワードライン５３１は、図１を参照して説明されるようなメモリアレイ１０２の２つのデッキのための、ワードライン１１０の２つのセット（たとえば、ワードラインＷＬ＿Ｔ１からＷＬ＿ＴＭの１つのセットと、ワードラインＷＬ＿Ｂ１からＷＬ＿ＢＭの別のセット）、または図２を参照して説明されるようなメモリセルの第１のデッキ２０５−ａについての一対のワードライン１１０−ａ、およびメモリセルの第２のデッキ２０５−ｂについての一対のワードライン１１０−ｂの例であり得る。
図５における層のスタックは、図３を参照して説明されるように、スタック３０５に対応し得る。たとえば、ハードマスク（ＨＭ）層は、層３１０（たとえば、スタック３０５の最上層）に対応し得、誘電体１（Ｄ１）層は、層３１５−ａおよび層３１５−ｂに対応し得、誘電体２（Ｄ２）層は、層３２５に対応し得、プレースホルダ誘電体またはメモリ材料（ＤＭ）層は、それぞれ層３２０−ａおよび層３２０−ｂに対応し得る。ＤＭ層は、メモリ材料（たとえば、最初のスタック３０５−ａの一部として形成されたメモリ材料）、またはその中にメモリ材料が後に堆積され得るプレースホルダ材料を含み得る。プレースホルダ材料は、場合によっては、第３の誘電体材料であり得る。場合によっては、ＤＭ層は、メモリ層またはプレースホルダ層と称され得る。場合によっては、Ｄ１層は、第１の誘電体層と称され得、Ｄ２層は、第２の誘電体層と称され得る。
図５はまた、図解５０１、図解５０２、および図解５０３を含む。図解５０１は、例示的な例として、３行のビア（たとえば、図３または図４を参照して説明されるビア３３５またはビア４１０）と、ビアの行を使用して形成された６つのアクセスライン（たとえば、ワードライン）とを含むスタックの上面図を示し得、ビアの各行は、１つのループ（たとえば、図４を参照して説明されるループ４５５−ａ）（ループ端は図解５０１に示されていない）を形成するために使用され、したがって、２つのアクセスライン（たとえば、図１および図２を参照して説明されるワードライン１１０またはビットライン１１５）の間には、ビアの行が挿入される。図解５０２は、処理の様々な段階（たとえば、処理ステップ５０５から５３０）において、図解５０１の基準線Ａ−Ａによって示されるように、図解５０１のビアの中心に対応するスタックの側断面図を例示する。図解５０３は、処理の様々な段階（たとえば、処理ステップ５０５から５３０）において、基準線Ｂ−Ｂによって示されるように、図解５０１のビア間の空間に対応するスタックの側断面図を例示する。
処理ステップ５０５において、フォトリソグラフィステップ（たとえば、図３を参照して説明されるフォトリソグラフィステップ）は、図解５０１に例示されるビアのパターンをスタック（たとえば、スタック３０５）に転写することができる。場合によっては、それぞれが第１の幅（たとえば、幅５０６）を有する複数の穴（たとえば、図解５０１に例示されるビアのパターンに関連する穴）が、スタックの最上層（たとえば、ＨＭ層）において形成され得る。第１の幅（たとえば、幅５０６）は、図３および図４を参照して例示されるように、ビア３３５またはビア４１０の幅に対応し得る。その後、異方性エッチングステップが、スタックからいくつかの材料を除去し、スタックを貫通するビアホールを生成し得る。処理ステップ５０５における図解５０２は、ビアの１つと、スタックを貫通し、スタックの埋込層を後続の処理ステップに曝す対応するビアホールとを例示する。処理ステップ５０５における図解５０３は、ビア間で、最初のスタック（たとえば、スタック３０５）が処理ステップ５０５中、不変であり得ることを例示し得る。処理ステップ５０５は、図３を参照して説明されるような処理ステップ３００−ｂの例であり得る。
処理ステップ５１０において、等方性エッチングステップは、等方性エッチングのエッチャントに曝されるスタック内の各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において、誘電体材料の一部を選択的に除去できる。各Ｄ１層における誘電体材料は、第１の誘電体材料と称され得る。処理ステップ５１０における等方性エッチングのエッチャントは、スタックの他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ５１０における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ２層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、各Ｄ１層における第１の誘電体材料の一部を除去できる。各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）からの第１の誘電体材料の一部の選択的除去は、各Ｄ１層においてキャビティ（たとえば、図３および図４を参照して説明されるキャビティ３３６または第１のキャビティ４１５）を生成し得る。スタックを貫通するビアホールが、両方のＤ１層（たとえば、３１５−ａおよび層３１５−ｂ）の側壁を露出させ得るので、等方性エッチングは、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において同時にキャビティを生成し得る。
図解５０２は、処理ステップ５１０が両方のＤ１層において同時にキャビティを生成する（たとえば、キャビティは、層３１５−ａおよび層３１５−ｂの両方において同時に形成される）一方、他の層におけるビアホールの幅は損なわれないことを例示する。幅５１１は、両方のＤ１層に形成されたキャビティの最終的な幅を表すことができる。さらに、処理ステップ５１０における図解５０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において第１の誘電体材料内にチャネル（たとえば、図４を参照して説明されるチャネル４２０）を形成し得ることを例示する。処理ステップ５１０において、図解５０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅５１２）は、図４を参照して説明される重なり合う領域４２５に関連し得る。幅５１２は、場合によっては、幅５１１とほぼ同じである場合がある。他の場合には、幅５１２は、幅５１１よりも小さい場合がある。
処理ステップ５１５において、チャネルおよび関連するビアホールは、導電性材料とできる電極材料で充填され得る。場合によっては、過剰な電極材料がスタックの最上部の上（たとえば、ＨＭ層（たとえば、層３１０）の最上部の上）に形成され得、エッチングバックプロセスまたは化学的機械研磨プロセスによって除去され得る。本明細書で使用される場合、材料（たとえば、導電性材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ５１５における図解５０３は、電極材料がビア間のチャネルの一部に流れ込み、したがって、処理ステップ５１０において生成された各チャネルを同時に充填できることを例示する。
処理ステップ５２０において、異方性エッチングステップは、ビアを使用して電極材料の一部を除去し、ビアに対応する新しいビアホールを生成することができる。異方性エッチングステップは、処理ステップ５０５と同じハードマスク層のビアパターン（たとえば、図解５０１に示されるビアパターン）を使用し、後続の処理のために処理ステップ５１５において堆積された電極材料の側壁を、各Ｄ１層において露出させるビアホールを生成することができる。処理ステップ５２０において、単一行のビアを示す図解５０１の一部の上面図は、図４を参照して説明されるように、充填されたチャネル４３０の上面図に対応し得る。
処理ステップ５２５において、等方性エッチングステップは、たとえば、処理ステップ５１５において堆積され、したがって、処理ステップ５１０において各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において生成されたチャネルを充填する電極材料の一部を、各Ｄ１層から選択的に除去できる。処理ステップ５２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ５２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ２層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、電極材料を除去できる。Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）におけるキャビティからの電極材料の選択的除去は、処理ステップ５２５において、図解５０２および図解５０３に例示されるように、電極材料の一部をチャネルに残すことができ、電極材料の残りの部分は、図４を参照して説明されるように、ループ４５０を形成することができる。言い換えれば、幅５２６は、幅５１１よりも小さい場合がある。場合によっては、電極材料の残りの部分の幅（たとえば、幅５２７）（たとえば、電極材料を備えるアクセスラインの幅）は、たとえば、フォトマスキングステップによって画定され得るラインの最小幅（または、ライン間の最小空間）によって決定される最小特徴サイズのような、所与の技術世代の最小特徴サイズよりも小さくてよい。
図解５０３は、処理ステップ５２５が、両方のＤ１層において同時にキャビティを生成する（たとえば、処理ステップ５１５において形成された電極材料の一部を選択的に除去することにより、キャビティが、層３１５−ａおよび層３１５−ｂの両方において同時に形成される）一方、他の層においてビアホールの幅は損なわれない（図解５０３に図示せず）ことを例示する。幅５２６は、両方のＤ１層に形成されたキャビティの最終的なサイズを表し得る。さらに、処理ステップ５２５における図解５０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し（たとえば、接し）、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において電極材料内にチャネル（たとえば、図４を参照して説明されるチャネル４４０）を形成し得ることを例示する。処理ステップ５２５において、図解５０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅５２８）は、図４を参照して説明されるチャネル４４０の幅に関連し得る。幅５２８は、場合によっては、幅５２６とほぼ同じである場合がある。他の場合には、幅５２８は、幅５２６よりも小さい場合がある。
処理ステップ５３０において、各Ｄ１層および関連するビアホールにおけるチャネルは、誘電体材料で充填することができる。場合によっては、誘電体材料は、各Ｄ１層における第１の誘電体材料と同じである場合がある。他の場合には、誘電体材料は、第１の誘電体材料とは異なる場合がある。本明細書で使用される場合、材料（たとえば、誘電体材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ５３０における図解５０２、５０３は、電極材料の２つのループ４５０が、同じ行のビア、上位Ｄ１層（たとえば、層３１５−ａ）における第１のループ、および下位Ｄ１層（たとえば、層３１５−ｂ）における第２のループを使用して同時に形成されたことを例示し得る。他の例では、スタックは、任意の数のＤ１層を含むことができ、電極材料のループ４５０は、図５を参照して説明される処理ステップを使用して、各Ｄ１層において同時に形成されることが理解されるべきである。処理ステップ５３０の後、単一行のビアを示す図解５０１の一部の上面図は、図４を参照して説明されるループ４５５−ａの一部の上面図に対応し得る。
場合によっては、処理ステップ５３０の完了時に、第１の電極層（たとえば、図３または図５を参照して説明されるような層３１５またはＤ１層）は、第１の電極（たとえば、電極５３１−ａ）、第２の電極（たとえば、電極５３１−ｂ）、および、第１の電極と第２の電極とを第１の距離（たとえば、幅５２６）分離させる誘電体チャネル（たとえば、幅５２６に関連するチャネルを、誘電体材料で充填することによって形成され得る誘電体チャネル）を含み得る。第１の距離（たとえば、幅５２６）は、第１の幅（たとえば、幅５０６）よりも大きくなり得る。さらに、誘電体チャネルは、スタックの最上層（たとえば、ＨＭ層）において形成された複数のホールと位置合わせされ、そのうちの１つは、第１の幅（たとえば、幅５０６）を有するＨＭ層において示される。場合によっては、第１の電極層は、第２の電極の次のすぐ隣の電極（図示せず）を含み得、第２の電極は、第１の電極を、すぐ隣の電極から分離し、第２の電極は、第１の電極よりも、すぐ隣の電極により近い。たとえば、図解５０１に示されるように、単一のループから形成された２つの電極（たとえば、２つの電極の間に挿入された単一行のビアを有する）は、隣接するループ間の距離、したがって、異なるループから形成された２つの電極間の距離とは異なる（たとえば、より大きな）距離によって分離され得る。
図６は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図６は、メモリセルの２つのデッキの間に配置されたアクセスラインの１つのセットの形成を示すことができ、すなわち、上位デッキおよび下位デッキは、ビットライン６３１−ａ、６３１−ｂの１つのセットを共有し得る。ビットライン６３１は、図１を参照して説明されるように、メモリアレイ１０２の２つのデッキに共通のビットライン１１５、または一対のビットライン１１５−ａの例であり得、これは、図２を参照して説明されるように、メモリセル２０５−ａの第１のデッキと、メモリセル２０５−ｂの第２のデッキとに共通である。図６における層のスタックは、図５を参照して説明されるスタック（たとえば、図３を参照して説明されるスタック３０５）に対応し得る。
図６はまた、図解６０１、６０２、６０３を含む。図解６０１は、例示的な例として、３行のビア（たとえば、図３または図４を参照して説明されるビア３３５またはビア４１０）と、ビアの行を用いて形成された６つのアクセスライン（たとえば、ビットライン）とを含むスタックの上面図を示し得、ビアの各行は、１つのループ（たとえば、図４を参照して説明されるループ４５５−ａ）（ループの端は図解６０１に示されていない）を形成するために使用され、したがって、２つのアクセスライン（たとえば、図１および図２を参照して説明されるワードライン１１０またはビットライン１１５）の間には、ビアの行が挿入される。図解６０２は、処理の様々な段階（たとえば、処理ステップ６０５から６３０）において、図解６０１における基準線Ａ−Ａによって示されるように、図解６０１のビアの中心に対応するスタックの側断面図を例示する。図解６０３は、処理の様々な段階（たとえば、処理ステップ６０５から６３０）において、基準線Ｂ−Ｂによって示されるように、図解６０１のビア間の空間に対応するスタックの側断面図を例示する。
処理ステップ６０５において、フォトリソグラフィステップ（たとえば、図３を参照して説明されるフォトリソグラフィステップ）は、図解６０１に例示されるビアのパターンを、スタック（たとえば、スタック３０５）に転写することができる。場合によっては、それぞれが第２の幅（たとえば、幅６０６）を有する複数の第２の穴（たとえば、図解６０１に例示されるビアのパターンに関連する穴）が、スタックの最上層（たとえば、ＨＭ層）において形成され得る。第２の幅（たとえば、幅６０６）は、図３および図４を参照して例示されるように、ビア３３５またはビア４１０の幅に対応し得る。場合によっては、図解５０１および図解６０１におけるビアのサブセットは、図８において後に例示されるように、共通であり得る。その後、異方性エッチングステップにより、スタックからいくつかの材料が除去され、スタックを貫通するビアホールを生成し得る。処理ステップ６０５における図解６０２は、ビアのうちの１つと、スタックを貫通し、スタックの埋込層を後続の処理ステップに曝す対応するビアホールとを例示する。処理ステップ６０５における図解６０３は、ビア間で、最初のスタック（たとえば、スタック３０５）が、処理ステップ６０５中、不変であり得ることを例示することができる。処理ステップ６０５は、図３を参照して説明されるような処理ステップ３００−ｂの例であり得る。
処理ステップ６１０において、等方性エッチングは、等方性エッチングのエッチャントに曝されるスタック内のＤ２層（たとえば、層３２５）において、誘電体材料の一部を選択的に除去できる。Ｄ２層における誘電体材料は、第２の誘電体材料と称され得る。処理ステップ６１０における等方性エッチングのエッチャントは、スタックの他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ６１０における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ１層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、Ｄ２層における第２の誘電体材料の一部を除去できる。Ｄ２層（たとえば、層３２５）からの第２の誘電体材料の一部の選択的除去は、Ｄ２層においてキャビティ（たとえば、図３および図４を参照して説明されるキャビティ３３６または第１のキャビティ４１５）を生成し得る。
図解６０２は、処理ステップ６１０がＤ２層においてキャビティを生成する（たとえば、キャビティは層３２５において形成される）が、他の層におけるビアホールの幅は損なわれていないことを例示する。幅６１１は、Ｄ２層において形成されたキャビティの最終的な幅を表し得る。さらに、処理ステップ６１０における図解６０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し、Ｄ２層（たとえば、層３２５）において第２の誘電体材料内にチャネル（たとえば、図４を参照して説明されるチャネル４２０）を形成できることを例示する。処理ステップ６１０において、図解６０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅６１２）は、図４を参照して説明される重なり合う領域４２５に関連し得る。幅６１２は、場合によっては、幅６１１とほぼ同じである場合がある。他の場合には、幅６１２は、幅６１１よりも小さい場合がある。
処理ステップ６１５において、チャネルおよび関連するビアホールは、導電性材料であり得る電極材料で充填され得る。場合によっては、処理ステップ６１５において使用される電極材料は、処理ステップ５１５において使用されるものと同じ電極材料であり得る。場合によっては、過剰な電極材料が、スタックの最上部の上（たとえば、ＨＭ層（たとえば、層３１０）の最上部の上）に形成され得、エッチングバックプロセスまたは化学的機械研磨プロセスによって除去され得る。本明細書で使用される場合、材料（たとえば、導電性材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ６１５における図解６０３は、電極材料がビア間のチャネルの一部に流れ込み、したがって、処理ステップ６１０において生成された各チャネルを同時に充填できることを例示する。
処理ステップ６２０において、異方性エッチングは、ビアを使用して、電極材料の一部を除去し、ビアに対応する新しいビアホールを生成できる。異方性エッチングステップは、処理ステップ６０５と同じハードマスク層のビアパターン（たとえば、図解６０１に示されるビアパターン）を使用し、後続の処理のために、処理ステップ６１５において堆積された電極材料の側壁をＤ２層に露出させるビアホールを生成できる。処理ステップ６２０において、単一行のビアを示す図解６０１の一部の上面図は、図４を参照して説明されるように、充填されたチャネル４３０の上面図に対応し得る。
処理ステップ６２５において、等方性エッチングは、たとえば、処理ステップ６１５において堆積された電極材料の一部のような、電極材料の一部をＤ２層から選択的に除去でき、したがって、処理ステップ６１０においてＤ２層（たとえば、層３２５）において生成されたチャネルを充填する。処理ステップ６２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ６２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ１層、ＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、電極材料を除去できる。Ｄ２層（たとえば、層３２５）におけるキャビティからの電極材料の選択的除去は、処理ステップ６２５において図解６０２および図解６０３に例示されるように、電極材料の一部をチャネルに残し、電極材料の残りの部分が、図４を参照して説明されるように、ループ４６０を形成できる。言い換えれば、幅６２６は、幅６１１よりも小さい場合がある。場合によっては、電極材料の残りの部分の幅（たとえば、幅６２７）（たとえば、電極材料を備えるアクセスラインの幅）は、フォトマスキングステップによって画定され得るラインの最小幅（または、ライン間の最小空間）によって決定される最小特徴サイズのような、所与の技術世代の最小特徴サイズよりも小さくてもよい。
図解６０３は、処理ステップ６２５がＤ２層においてキャビティを生成する（たとえば、処理ステップ６１５において形成された電極材料の一部を選択的に除去することによって、層３２５においてキャビティが形成される）一方、他の層におけるビアホールの幅は、損なわれていないことを例示する（図解６０３には示されていない）。幅６２６は、Ｄ２層に形成されたキャビティの最終的なサイズを表し得る。さらに、処理ステップ６２５における図解６０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し（たとえば、接し）、Ｄ２層（たとえば、層３２５）において電極材料内にチャネル（たとえば、図４を参照して説明されるチャネル４４０）を形成し得ることを例示する。処理ステップ６２５において、図解６０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅６２８）は、図４を参照して説明されるチャネル４４０の幅に関連し得る。幅６２８は、場合によっては、幅６２６とほぼ同じである場合がある。他の場合には、幅６２８は、幅６２６よりも小さい場合がある。
処理ステップ６３０において、Ｄ２層および関連するビアホールにおけるチャネルは、誘電体材料で充填することができる。場合によっては、誘電体材料は、Ｄ２層における第２の誘電体材料と同じとすることができる。他の場合には、誘電体材料は、第１の誘電体材料とは異なり得る。本明細書で使用される場合、材料（たとえば、誘電体材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ６３０における図解６０２、６０３は、電極材料の１つのループ４６０が、ビアの行（たとえば、図解６０１に示されるビア）を使用して形成されたことを例示し得る。他の例では、スタックは、任意の数のＤ２層を含むことができ、電極材料のループ４６０は、図６を参照して説明される処理ステップを使用して、各Ｄ２層において同時に形成されることが理解されるべきである。処理ステップ６３０の後、単一行のビアを示す図解６０１の一部の上面図は、図４を参照して説明されるループ４６０−ａの上面図に対応し得る。
場合によっては、処理ステップ６３０の完了時に、第２の電極層（たとえば、図３または図６を参照して説明されるような層３２５またはＤ２層）は、第３の電極（たとえば、電極６３１−ａ）と、第４の電極（たとえば、電極６３１−ｂ）と、第３の電極と第４の電極とを第２の距離（たとえば、幅６２６）分離させる第２の誘電体チャネル（たとえば、幅６２６に関連するチャネルを誘電体材料で充填することによって形成され得る誘電体チャネル）とを含み得る。第２の距離（たとえば、幅６２６）は、第２の幅（たとえば、幅６０６）よりも大きくなり得る。さらに、第２の誘電体チャネルは、スタックの最上層（たとえば、ＨＭ層）に形成された複数の第２の穴と位置合わせされ得、そのうちの１つは、第２の幅（たとえば、幅６０６）を有するＨＭ層において示される。場合によっては、第２の電極層は、第４の電極の次の、すぐ隣の電極（図示せず）を含み得、第４の電極は、第３の電極を、すぐ隣の電極から分離し、第４の電極は、第３の電極よりも、すぐ隣の電極により近い。たとえば、図解６０１に示されるように、単一のループから形成された２つの電極（たとえば、間に挿入された単一行のビアを有する）は、隣接するループ間の距離、したがって、異なるループから形成された２つの電極間の距離とは異なる（たとえば、より大きな）距離によって分離され得る。
場合によっては、３Ｄクロスポイントメモリアレイ（たとえば、図５および図６を参照して説明される製造技法を使用して構築され得る３Ｄクロスポイントメモリアレイ）を含む装置は、それぞれが第１の幅を有する複数の穴を備える、スタックの上位層と、第１の電極および第２の電極を備える、スタック内の第１の電極層と、複数の穴と位置合わせされ、第１の幅よりも大きい第１の距離、第１の電極を第２の電極から分離させる、誘電体チャネルとを含み得る。上記の装置のいくつかの例では、第１の電極は、最小特徴サイズよりも小さい少なくとも１つの寸法を有する。上記の装置のいくつかの例では、上位層はハードマスク材料を備える。上記の装置のいくつかの例では、第１の電極の複数の表面と接触しているコンフォーマルライナ（たとえば、図７を参照して説明されるコンフォーマルライナ）。
場合によっては、上記の装置は、スタック内にメモリ層をさらに含むことができ、メモリ層は、複数の誘電体プラグによって穿孔されたメモリ材料のシートを備える。
場合によっては、上記の装置は、第３の電極および第４の電極を備える、スタック内の第２の電極層と、第１の電極、第２の電極、および第３の電極と結合されるメモリ材料要素を備える、スタック内のメモリ層とを含み得る。上記の装置のいくつかの例では、メモリ材料要素は、第４の電極と結合される。
場合によっては、上記の装置は、スタック内にメモリ層をさらに含むことができ、メモリ層は、複数のメモリ材料要素を備え、各メモリ材料要素は、曲面を有する。
場合によっては、上記の装置は、各第２の穴が第２の幅を有する、上位層における複数の第２の穴と、第３の電極および第４の電極を備える、スタック内の第２の電極層と、複数の第２の穴と位置合わせされ、第２の幅よりも大きい第２の距離、第３の電極を第４の電極から分離させる、第２の誘電体チャネルとを含み得る。上記の装置のいくつかの例では、第１の電極および第２の電極は、第１の方向に配置され、第３の電極および第４の電極は、第２の方向に配置される。場合によっては、上記の装置は、第１の電極層において、すぐ隣の電極をさらに含むことができ、第２の電極は、第１の電極を、すぐ隣の電極から分離し、第２の電極は、第１の電極よりも、すぐ隣の電極により近い。
図７は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図７は、二層電極（たとえば、二層アクセスライン）を形成する方法を示すことができる。図７に例示される方法のいくつかの態様は、図５の対応する態様と同様であり得る。たとえば、場合によっては、処理ステップ７０５、処理ステップ７１０、処理ステップ７１５、および処理ステップ７３０は、図５を参照して説明される処理ステップ５０５、処理ステップ５１０、処理ステップ５１５、および処理ステップ５３０とそれぞれ同じであり得る。
処理ステップ７１２に例示されるように、第１の電極材料（ＥＭ１）は、ステップ７１０の結果として露出された表面上に（たとえば、処理ステップ７１０において生成されたチャネルおよびビアホールの表面上に）形成され得る。場合によっては、ＥＭ１は、ステップ７１０の結果として露出された表面上にコンフォーマルライナとして形成され得る。場合によっては、ＥＭ１は炭素ベースの材料とすることができる。処理ステップ７１５において、第２の電極材料（ＥＭ２）は、処理ステップ５１５を参照して説明されるように、チャネルおよびビアホールの残りの体積を充填することができる。場合によっては、ＥＭ２は、図５および図６を参照して説明されるものと同じ電極材料であり得る。本明細書で使用される場合、材料（たとえば、第１の電極材料および第２の電極材料を備える二層材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。したがって、コンフォーマルライナ（たとえば、炭素ベースの電極材料）は、第１の誘電体材料（たとえば、層３１５（たとえば、Ｄ１層）における第１の誘電体材料）と、第２の電極材料（たとえば、ＥＭ２）との間に挿入され得る。場合によっては、コンフォーマルライナ（たとえば、炭素ベースの電極材料）が、第１の電極（たとえば、ＥＭ２を備える電極）の複数の表面と接触し得る。
その後、処理ステップ７２０に含まれる異方性エッチングステップは、ＥＭ１材料とＥＭ２材料との両方を除去できる。処理ステップ７２０が、ＥＭ１材料とＥＭ２材料との両方を除去できるのに対し、処理ステップ５２０は、ＥＭ２材料のみしか除去できないので、処理ステップ７２０における異方性エッチングは、処理ステップ５２０（または処理ステップ６２０）における異方性エッチングステップのバリエーションであり得る。さらに、処理ステップ７２５に含まれる等方性エッチングステップは、ＥＭ１材料とＥＭ２材料との両方を除去できる。処理ステップ７２５が、ＥＭ１材料とＥＭ２材料との両方を除去できるのに対し、処理ステップ５２５は、ＥＭ２材料のみしか除去できないので、処理ステップ７２５における等方性エッチングは、処理ステップ５２５（または処理ステップ６２５）における等方性エッチングステップのバリエーションであり得る。
図解７０２および図解７０３は、そうでなければＤ１層におけるＥＭ２材料が、ＤＭ層と接触するすべての場所において、処理ステップ７１２が、ＥＭ２材料とＤＭ層との間にＥＭ１材料が挿入される結果となり得ることを例示する。場合によっては、ＥＭ１材料（たとえば、炭素ベースの材料）は、ＥＭ２材料（たとえば、タングステンベースの材料）と、各ＤＭ層の材料（たとえば、図２を参照して説明されるカルコゲニド材料２２０、または、その後、少なくとも部分的にメモリ材料で置換され得るプレースホルダ誘電体材料）との間の緩衝層として機能し得る。場合によっては、ＤＭ層においてメモリ材料（たとえば、カルコゲニド材料２２０）を備えるメモリ材料要素、またはＤＭ層においてプレースホルダ誘電体材料を部分的に置換することによってその後形成されるメモリ材料（たとえば、カルコゲニド材料２２０）を備えるメモリ材料要素などの各メモリ材料要素は、少なくとも１つの第１の電極の３つの表面と接触し得るコンフォーマルライナを通って、少なくとも１つの第１の電極と結合され得る。
図７の処理ステップは、図５を参照して説明される処理ステップを変形するものとして例示され説明されているが、図６の処理ステップは、各Ｄ２層においてもまた、二層電極（たとえば、二層アクセスライン）を備えるアクセスラインを形成するように、同様に変形され得る（図示せず）ことが理解されるべきである。したがって、ＤＭ層における材料の上位面と下位面との両方が、ＥＭ２材料ではなくＥＭ１材料と連結し得るので、ＤＭ層におけるメモリセルは、２つの二層電極（たとえば、ワードライン１１０とビットライン１１５）と連結し得る。場合によっては、２つのアクセスライン間の非対称な電極構成が、メモリセルの非対称な動作を容易にし得るように、メモリセルの１つのアクセスライン（たとえば、ワードライン１１０またはビットライン１１５）のみが二層電極を含み得る。
図８は、本開示によるクロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を例示する。製造技法を使用して、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成することができる。本明細書で説明される製造技法の例示的な例として、図８は、図解８０１および図解８０２を含み、各図解は、３Ｄクロスポイントメモリアレイの一部のレイアウトの上面図を表すことができる。
図解８０１は、レイアウト８０５、８１０、８１５、８２０を含む。レイアウト８０５は、ビアのパターン、第１のアクセスラインのセット、および第２のアクセスラインのセットを示す複合プロットである。例示的な例として、レイアウト８０５は、メモリアレイの単一のデッキ内の１６のメモリセル、たとえば、４つの第１のアクセスラインと４つの第２のアクセスラインとの間の１６のクロスポイントのそれぞれに位置する１つのメモリセルを図示し得る。
レイアウト８１０は、レイアウト８０５の要素のサブセットを例示し、これは、各セットが第１の方向（たとえば、ページ上、水平方向、またはｘ方向）に一行に配置される、第１のビアの２つのセットと、第１の方向に延在する４つの第１のアクセスラインとを含む。場合によっては、第１のアクセスラインは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得、ワードライン（たとえば、図１および図２を参照して説明されるワードライン１１０）の例であり得る。４つの第１のアクセスラインは、端部（たとえば、短辺）が除去された電極材料の２つのループの一部（たとえば、長辺）を表すことができ、電極材料の各ループは、電極材料のループによって取り囲まれた第１のビアのセットを使用して形成され得る。したがって、レイアウト８１０は、たとえば、各セットが、第１の方向に一行に配置された、第１のビアの２つのセットを使用して形成される４つの第１のアクセスラインのセットを例示する。さらに、レイアウト８１０を使用して、４つの第１のアクセスラインのセットが、図３を参照して説明される複合スタック（たとえば、スタック３１５−ａ）の任意の数の第１の層（たとえば、層３１５−ａ、層３１５−ｂのような第１の誘電体材料を最初に備える層）に同時に形成され得る。
同様に、レイアウト８１５は、レイアウト８０５の要素の別のサブセットを例示し、これは、各セットが第２の方向（たとえば、ページ上、垂直方向、またはｙ方向）に一行に配置された、第２のビアの２つのセットと、第２の方向に延在する４つの第２のアクセスラインとを含む。場合によっては、第２のアクセスラインは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得、ビットライン（たとえば、図１および図２を参照して説明されるビットライン１１５）の例であり得る。４つの第２のアクセスラインは、端部（たとえば、短辺）が除去された電極材料の２つのループの一部（たとえば、長辺）を表すことができ、電極材料の各ループは、電極材料のループによって取り囲まれた第２のビアのセットを使用して形成され得る。したがって、レイアウト８１５は、第２のビアの２つのセットを使用して形成された４つの第２のアクセスラインのセットを例示し、第２のビアの各セットは、たとえば、第２の方向に一行に配置される。さらに、レイアウト８１５を使用して、４つの第２のアクセスラインのセットが、図３を参照して説明されるように、複合スタック（たとえば、スタック３０５−ａ）の任意の数の第２の層（たとえば、層３２５などの第２の誘電体材料を最初に備える層）に同時に形成され得る。
レイアウト８２０は、レイアウト８０５の要素の別のサブセットを例示し、これは、第１の方向（たとえば、水平方向またはｘ方向）の４つの第１のアクセスラインと、第２の方向（たとえば、垂直方向またはｙ方向）の４つの第２のアクセスラインとを含む。メモリコンポーネントは、第１のアクセスラインと第２のアクセスラインとが、トポロジカルに互いに交差する各場所に配置され得る。上記のように、第１のアクセスライン（たとえば、ワードライン）の１つまたは複数のセットは、複合スタックの１つまたは複数の第１の層に形成され得、第２のアクセスライン（たとえば、ビットライン）の１つまたは複数のセットは、複合スタックの１つまたは複数の第２の層に形成され得る。したがって、レイアウト８２０は、メモリセルの３Ｄクロスポイントアレイの代表例であり得、ここでは、メモリセルの各デッキが、４つのワードライン、４つのビットライン、および１６のメモリセルを備える。
レイアウト８２０はまた、ユニットセル８４０を例示する。メモリ技術の文脈では、ユニットセルは、その構成要素（たとえば、ワードライン、ビットライン、選択コンポーネント、メモリコンポーネント）の完全なセットを含む単一のメモリセルを称し得る。メモリのユニットセルの繰返しにより、メモリセルの配列の任意のサイズを構築することができる。さらに、レイアウト８２０は、セルエリア８４１を例示する。クロスポイントメモリアーキテクチャの文脈では、セルエリア８４１は、アクセスライン（たとえば、ワードラインおよびビットライン）のトポロジカルな交差のエリアに対応するエリアを称し得る。言い換えれば、ワードラインの幅に、ビットラインの幅を乗じたものが、セルエリア８４１を画定し得る。
場合によっては、レイアウト８２０に例示されるように、電極層、すなわち、第１のアクセスラインのセット（たとえば、電極材料を備えるアクセスライン）が形成され得る第１の電極層は、複数の第１の電極を含み得る。場合によっては、複数の第１の電極内の第１の電極間の分離距離（たとえば、距離８４２）は不均一であり得る。場合によっては、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）が、電極（たとえば、アクセスライン８４３−ｂ）の次に存在することがあり、ここでは、電極（たとえば、アクセスライン８４３−ｂ）は、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）から、他の電極（たとえば、アクセスライン８４３−ｃ）を分離し、電極（たとえば、アクセスライン８４３−ｂ）は、他の電極（たとえば、アクセスライン８４３−ｃ）よりも、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）に、より近い場合がある。
さらに、ビアのサブセットは、水平方向（ｘ方向）に一行に配置された第１のビアのセットと、垂直方向（ｙ方向）に一行に配置された第２のビアのセットとの間で共通であり得、つまり、１つまたは複数のビアは、第１のビアの水平行と、第２のビアの垂直行との両方に含まれ得ることが理解されるべきである。そのようなビアは、共通ビア（たとえば、共通ビア８３０）と称され得る。共通ビア８３０は、第１のアクセスラインのセットを形成するため、および第２のアクセスラインのセットを形成するための両方に使用することができる。言い換えれば、第１のアクセスライン（たとえば、ワードライン）を形成する処理ステップと、第２のアクセスライン（たとえば、ビットライン）を形成する処理ステップとは、両方とも共通ビア８３０を使用することができる。言い換えれば、共通ビア８３０は、図５および図６を参照して説明されるように、処理ステップ５０５から５３０、および処理ステップ６０５から６３０を対象とすることができる。対照的に、他のビアを使用して、第１のアクセスライン（たとえば、ワードラインを形成するための処理ステップ５０５から５３０）、または第２のアクセスライン（たとえば、ビットラインを形成するための処理ステップ６０５から６３０）のいずれかを形成することができるが、両方ではない。そのようなビアは、非共通ビア（たとえば、非共通ビア８３５）と称され得る。ビアのサイズ、ビア間の距離、およびビアに関連するキャビティのサイズは、メモリアレイの様々なレイアウト、たとえば、レイアウト８０５およびレイアウト８４５を達成するために変化し得る。
図解８０２は、ビアに関連する寸法（たとえば、ビアのサイズ、ビア間の距離、ビアに関連するキャビティのサイズなど）を変形することによって、メモリアレイの異なるレイアウトを達成する例として、レイアウト８０５のバリエーションを例示する。図解８０２は、レイアウト８４５、８５０、８５５、８６０を含む。レイアウト８４５は、ビアのパターン、第１のアクセスラインのセット、および第２のアクセスラインのセットを示す複合プロットである。レイアウト８４５は、レイアウト８０５と同様の例示的な例として、たとえば、４つの第１のアクセスラインと、４つの第２のアクセスとの間の１６のクロスポイントのそれぞれに位置する１つのメモリセルのような、メモリアレイの単一のデッキ内の１６のメモリセルを示す。
レイアウト８４５とレイアウト８０５との違いは、ビアが、レイアウト８４５において正方形または長方形とできることであり得る。場合によっては、レイアウト８４５は、正方形の一般的なビアと、長方形の一般的ではないビアとを有し得る。この違いの結果として、レイアウト８６０（たとえば、レイアウト８２０と比較した場合）は、均一に分散されたアクセスラインと、アクティブなセルエリア間の一定の距離とを例示する。レイアウト８６０はまた、ユニットセル８８０を例示しており、ユニットセル８８０のエリアは、ユニットセル８４０のエリアよりも大きくなり得る。さらに、レイアウト８６０は、セルエリア８８１を例示しており、アクセスラインの幅が、レイアウト８４５とレイアウト８０５との間で不変である場合、セルエリア８８１のエリアは、セルエリア８４１のエリアに対応し得る。場合によっては、アクセスラインがより均一に分散され、したがってアクティブなセルエリア間の距離がより均一になると、メモリアレイの動作がより効率的になる一方、アクセスラインが不均一に分散され、アクティブなセルエリア間の距離が不均一になると、メモリアレイ内のメモリセル密度がより大きくなり得る。これらおよび他の利点およびトレードオフは、当業者に明らになり得る。
図９から図１２は、本開示の製造技法によりメモリ材料要素を構築する様々な態様を例示しており、これは、たとえば、図１に例示されるメモリアレイ１０２および図２に例示されるメモリアレイ２０２の例のような３Ｄメモリアレイを作製するために使用され得る。本明細書で説明される製造技法は、複合スタックの最上（たとえば、露出）層に、単一パターンのビアを使用して、複合スタックの１つまたは複数の下位（たとえば、埋込）層に１つまたは複数のメモリ材料要素を形成することを含み得る。本明細書で使用される場合、ビアは、後に、導電性ではない可能性のある材料で充填される開口部を称し得る。場合によっては、メモリ材料要素が形成されるそのような下位層は、たとえば、図５および図６を参照して説明されるようなＤＭ層であるメモリ層と称され得る。いくつかの実施形態では、ＤＭ層（たとえば、層３２０−ａおよび層３２０−ｂ）は、最初に、メモリ材料（たとえば、カルコゲニド材料２２０）を含み得る。他の実施形態では、ＤＭ層（たとえば、層３２０−ａおよび層３２０−ｂ）は、最初に、プレースホルダ材料（たとえば、図５を参照して説明されるような第３の誘電体材料）を含み得る。
図９は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造９０５の例を例示する。アレイ構造９０５は、メモリセルの２つのデッキ（たとえば、上位デッキ９４５−ａおよび下位デッキ９４５−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ９４５−ａは、ワードライン９１０−ａ、９１０−ｂの１つのセットを含み、下位デッキ９４５−ｂは、ワードライン９１０−ｃ、９１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層９２０−ａ、９２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン９１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン９１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン９１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスラインのセットの各第１のアクセスライン（たとえば、ワードライン９１０）は、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスラインのセットの各第２のアクセスライン（たとえば、ビットライン９１５）は、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン９１０）は、アレイ構造９０５に示されるように、第２のアクセスライン（たとえば、ビットライン９１５）に実質的に直交し得る。
上位デッキ９４５−ａは、ワードライン９１０−ａ、９１０−ｂ、メモリ層９２０−ａ、およびビットライン９１５を含み得、下位デッキ９４５−ｂは、ワードライン９１０−ｃ、９１０−ｄ、メモリ層９２０−ｂ、およびビットライン９１５を含み得る。したがって、ビットライン９１５は、アレイ構造９０５の上位デッキ９４５−ａおよび下位デッキ９４５−ｂに共通であり得る。さらに、ワードライン９１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５から図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン９１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５から図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層９２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５から図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ９４５−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ９４５−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造９０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン９１０−ａとワードライン９１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造９０５はまた、例示のみを目的として、たとえば、メモリ層９２０−ａと、ワードライン９１０−ａ、９１０−ｂを含む第１の電極層との間の空間のような、層間の垂直（ｙ方向）空間を示す。アレイ構造９０５に示されるそのような垂直空間は、実際の実施形態では存在しなくてもよい。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造９０５は、２つのメモリ層９２０−ａ、９２０−ｂと、上位デッキ９４５−ａに含まれる第１のメモリ層９２０−ａと、下位デッキ９４５−ｂに含まれる第２のメモリ層９２０−ｂとを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層９２０を含み得、これは、それぞれメモリ材料（たとえば、カルコゲニド材料２２０）のシートを備え得る。最初のスタックの一部として１つまたは複数のメモリ層を含めることは、アレイ構造９０５の製造に関連する処理ステップが少ないため、製造時間およびコストの削減に関して利点を提供し得る。場合によっては、図５および図６を参照して説明される処理ステップは、アレイ構造９０５を構築するために使用され得、複数の誘電体プラグ（たとえば、誘電体プラグ９３０）によって穿孔されたメモリ材料のシートを備える各メモリ層をもたらし得る。メモリ材料のシートを穿孔する誘電体プラグは、たとえば、図５および図６を参照して説明されるように、処理ステップ５３０、６３０の結果得られ得る。
図９は、複数の誘電体プラグ（たとえば、誘電体プラグ９３０−ｃから９３０−ｅ）によって穿孔されたメモリ材料のシートを備える、絶縁されたメモリ層９２０−ｃを例示する図解９０６を含む。メモリ層９２０−ｃのいくつかの部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ層９２０−ｃのそのような部分は、セルエリア９２５（たとえば、セルエリア９２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン９１０−ａ）および第２のアクセスライン（たとえば、ビットライン９１５−ａ）が、トポロジカルに交差する場所に位置し得る。セルエリア９２５は、図４を参照して説明されるように、クロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア９２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア９２５と、メモリ層９２０の厚さ（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシートの厚さ）とは、セル体積９２６を画定し得る。セル体積９２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含むことができ、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含むことができ、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ層９２０の残りの部分（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシート）を変えることなく、セル体積９２６に含まれるメモリ材料の結晶相（またはメモリ材料の局所組成）を変えることができる。セル体積９２６に含まれるメモリ材料と、メモリ層の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積９２６は、メモリセル１０５のアクティブセル体積と称され得る。
図９はまた、絶縁されたメモリ層９２０−ｄ（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシート）の上面図９０７を例示する。メモリ層９２０−ｄは、メモリ層９２０−ａから９２０−ｃの例であり得る。メモリ層９２０−ｄは、ｘ軸およびｚ軸によって画定される平面に配置され得る。メモリ層９２０−ｄは、ビアのパターンに対応する誘電体プラグのパターンを含み得る。誘電体プラグのパターンは、たとえば、レイアウト８０５に示されるビアのパターンに対応し得る。
場合によっては、ビアの第１のサブセットを使用して、第１のアクセスライン（たとえば、ワードライン９１０）の１つまたは複数のセットを生成し、水平方向（たとえば、ｘ軸およびｚ軸によって画定されるｘｚ平面のｘ方向）に一行に配置された誘電体プラグの第１のサブセットが残る。さらに、ビアの第２のサブセットを使用して、第２のアクセスライン（たとえば、ビットライン９１５）の１つまたは複数のセットを生成し、垂直方向（たとえば、ｘ軸およびｚ軸によって画定されるｘｚ平面のｚ方向）に一行に配置された誘電体プラグの第２のサブセットが残る。たとえば、誘電体プラグの第１のサブセットは、参照図５に説明されるように、処理ステップ５３０から生じ得、誘電体プラグの第２のサブセットは、図６を参照して説明されるように、処理ステップ６３０から生じ得る。したがって、場合によっては、水平方向に一行に配置された誘電体プラグの第１のサブセット（たとえば、第１の方向を有する第１の直線構成で配置された対応するビアホール）は、第１の誘電体材料を備えることができ、垂直方向に一行に配置された誘電体プラグの第２のサブセット（たとえば、第１の方向と交差する第２の方向を有する第２の直線構成で配置された対応するビアホール）は、第２の誘電体材料を備えることができる。場合によっては、誘電体プラグ（たとえば、他の一般的な誘電体プラグと同様に、濃い色の誘電体プラグとして、図解９０７に例示される誘電体プラグ９３０−ｅ）は、誘電体プラグの行（たとえば、誘電体プラグの第１のサブセットと、誘電体プラグの第２のサブセット）に共通であり得る。
場合によっては、ビアのサイズおよびビア間の距離は、様々なメモリアレイ構成（たとえば、図８を参照して説明されるレイアウト８０５またはレイアウト８４５）を達成するために変化し得る。したがって、それぞれがメモリ材料のシートを備える１つまたは複数のメモリ層９２０における誘電体プラグのパターンは、メモリ材料のシートが、誘電体プラグ間の様々なサイズおよび距離を有する複数の誘電体プラグによって穿孔され得るように変化し得る。
図１０は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造１００５の例を例示する。アレイ構造１００５は、メモリセルの２つのデッキ（たとえば、上位デッキ１０６０−ａおよび下位デッキ１０６０−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１０６０−ａは、ワードライン１０１０−ａ、１０１０−ｂの１つのセットを含み、下位デッキ１０６０−ｂは、含まれるワードライン１０１０−ｃ、１０１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１０２０−ａ、１０２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１０１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１０１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１０１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスライン（たとえば、ワードライン１０１０）のセットの各第１のアクセスラインは、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスライン（たとえば、ビットライン１０１５）のセットの各第２のアクセスラインは、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１０１０）は、アレイ構造１００５に示されるように、第２のアクセスライン（たとえば、ビットライン１０１５）に実質的に直交し得る。
上位デッキ１０６０−ａは、ワードライン１０１０−ａ、１０１０−ｂ、メモリ層１０２０−ａ、およびビットライン１１１５を含み得、下位デッキ１０６０−ｂは、ワードライン１０１０−ｃ、１０１０−ｄ、メモリ層１０２０−ｂ、およびビットライン１０１５を含み得る。したがって、ビットライン１０１５は、アレイ構造１００５における上位デッキ１０６０−ａおよび下位デッキ１０６０−ｂに共通であり得る。さらに、ワードライン１０１０は、第１の電極層（たとえば、たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１０１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ材料要素を備えるメモリ層１０２０（たとえば、メモリ材料要素１０３５−ａを備えるメモリ層１０２０−ａ、メモリ材料要素１０３５−ｂを備えるメモリ層１０２０−ｂ）のそれぞれは、メモリ層（たとえば、図３を参照して説明される層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるＤＭ層）の例であり得る。したがって、上位デッキ１０６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１０６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１００５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１０１０−ａとワードライン１０１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１００５はまた、たとえば、例示のみを目的として、メモリ層１０２０−ａと、ワードライン１０１０−ａ、１０１０−ｂを含む第１の電極層との間の空間のような、層間の垂直（ｙ方向）空間を示す。アレイ構造１００５において示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１００５は、２つのメモリ層１０２０−ａ、１０２０−ｂと、上位デッキ１０６０−ａに含まれる第１のメモリ層１０２０−ａと、下位デッキ１０６０−ｂに含まれる第２のメモリ層１０２０−ｂとを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１０２０を含み得、これは、それぞれ、メモリ材料（たとえば、カルコゲニド材料２２０）のシートを備え得る。場合によっては、各メモリ層１０２０は、複数のメモリ材料要素１０３５を含み得、各メモリ材料要素１０３５は、図解１００６に例示されるように、３Ｄ長方形形状である。
図１０は、絶縁されたメモリ層１０２０を例示する図解１００６を含み、これは、４つの３Ｄ長方形形状のメモリ材料要素（たとえば、１０３５−ｃから１０３５−ｆ）を含む。メモリ層１０２０は、任意の数のメモリ材料要素１０３５を含み得ることが理解されるべきである。図解１００６の３Ｄ長方形形状のメモリ材料要素１０３５−ｃ、１０３５−ｄは、アレイ構造１００５のメモリ層１０２０−ａに示される２つの３Ｄ長方形形状のメモリ材料要素に対応し得る。さらに、図解１００６に示される複数のメモリ材料要素１０３５は、ある時点において、複合スタックに含まれるメモリ材料の単一シートの一部であった可能性がある。
各３Ｄ長方形形状のメモリ材料要素１０３５のいくつかの部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ材料要素１０３５のそのような部分は、セルエリア１０２５（たとえば、上位デッキ１０６０−ａのセルエリア１０２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１０１０−ａ）と、第２のアクセスライン（たとえば、ビットライン１０１５−ａ）とがトポロジカルに交差するメモリ層１０２０内に位置し得る。セルエリア１０２５は、図４を参照して説明されるように、クロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１０２５は、図８を参照して説明されるセルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１０２５と、メモリ層１０２０の厚さ（たとえば、３Ｄ長方形形状のメモリ材料要素１０３５−ａの厚さ）とは、セル体積１０２６を画定し得る。セル体積１０２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ材料要素１０３５の残りの部分を変えることなく、セル体積１０２６に含まれるメモリ材料の結晶相（またはメモリ材料の局所組成）を変えることができる。セル体積１０２６に含まれるメモリ材料と、メモリ材料要素１０３５の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積１０２６は、メモリセル１０５のアクティブセル体積と称され得る。
さらに、各３Ｄ長方形形状のメモリ材料要素を互いに分離する、１つまたは複数の物理的分離（たとえば、図解１００６に例示されるように誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂ）もまた、セル体積１０２６を画定し、メモリセル１０５の少なくとも２つの表面（たとえば、セル体積１０２６の２つの表面）上の物理的分離を提供し得る。場合によっては、そのような物理的分離は、たとえば、アクティブセル体積の電気的閉じ込めとは対照的に、アクティブセル体積の物理的閉じ込めと称され得る。
セル体積１０２６の例示的な例では、各セル体積１０２６は、電気的閉じ込めによって画定される２つの界面と、物理的閉じ込めによって画定される別の２つの界面とを含む。場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中に様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１００５のメモリセル１０５は、物理的閉じ込めの２つの界面と、電気的閉じ込めの２つの界面とによって画定されるアクティブセル体積を含む。対照的に、アレイ構造９０５のメモリセル１０５は、電気的閉じ込めの４つの界面によって画定されるアクティブセル体積を含む。したがって、アレイ構造１００５のメモリセル１０５は、アレイ構造９０５のメモリセル１０５よりも、望ましくない現象を起こしにくくなり得る。
図１０はまた、レイアウト１００７の上面図を例示する。レイアウト１００７は、図８を参照して説明されるレイアウト８４５の例であり得、ビアのパターンが、スタックに含まれる複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内に１つまたは複数の３Ｄ長方形形状のメモリ材料要素１０３５を同時に形成できる方法を例示し得る。図４Ａを参照して例示されるように、一行に配置されたビアのセットを使用して、標的層において標的材料にチャネル（たとえば、チャネル４２０）を形成することができる。標的層においてそのようなチャネル（たとえば、チャネル４２０）を形成することは、標的層において標的材料を、標的材料の２つの個別の区画に切断（たとえば、分割、分離）することができる。同様に、標的層において複数のチャネルを形成することで、標的層において標的材料を、標的材料の３つ以上の個別の区画に切断できる。
レイアウト１００７を使用する例示的な例では、各セットが、水平方向に一行に配置されている（たとえば、ｘ方向に直線的に配置され得る）第１のビア（たとえば、ビア１０４０−ａから１０４０−ｅ）の１つまたは複数のセットは、メモリ層（たとえば、層３２０−ａ）においてメモリ材料のシートを含む複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。さらに、各セットが、垂直方向に一行に配置されている第２のビア（たとえば、ビア１０４０−ａから１０４０−ｆ）（たとえば、第２のビアは、ｚ方向に直線的に配置され得る）の１つまたは複数のセットは、複合スタックの最上層において形成され得る。
第１のビアのセットは、各第１のチャネルが第１のビアのセットと位置合わせされたメモリ層において、メモリ材料において水平方向（ｘ方向）に第１のチャネルのグループを形成するために使用され得る。さらに、第２のビアのセットは、各第２のチャネルが第１のチャネルのグループと交差できるように、同じメモリ層において、メモリ材料において垂直方向（ｚ方向）に第２のチャネルのグループを形成するために使用され得る。（たとえば、図解１００６に例示されるように、誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂのように）第１のチャネルのそれぞれ、および第２のチャネルのそれぞれは、誘電体材料で充填することができる。メモリ層において誘電体材料で充填された第１のチャネル（たとえば、ｘ方向に延在する）を形成することで、メモリ層（たとえば、層３２０−ａ）におけるメモリ材料のシートを、メモリ層におけるメモリ材料の複数の第１の離散区画（たとえば、ｘ方向に延在する水平ストライプ）に分割（たとえば、分離、切断）できる。さらに、メモリ層において誘電体材料で充填された第２のチャネル（たとえば、ｚ方向に延在する）を形成することで、複数の第１の離散区画のそれぞれを、メモリ層におけるメモリ材料の複数の第２の離散サブ区画（たとえば、レイアウト１００７の長方形１０４５ａから１０４５ｄ）にさらに分割（たとえば、分離、切断）できる。メモリ材料の長方形（たとえば、レイアウト１００７の長方形１０４５−ａから１０４５−ｄ）は、３Ｄ長方形形状のメモリ材料要素１０３５（たとえば、図解１００６のメモリ材料要素１０３５−ｃから１０３５−ｆ）に対応し得る。
したがって、たとえば、第１のビアのセットおよび第２のビアのセットのようなビアの２つのセットを使用して、層のスタック（たとえば、スタック３０５−ａ）内の１つまたは複数のメモリ層（たとえば、層３２０−ａ、層３２０−ｂ）におけるメモリ材料の３Ｄシートを、メモリ層のそれぞれ内の複数の３Ｄ長方形形状のメモリ材料要素に同時に分割できる。
場合によっては、スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）は、第１のビアのセットと、第２のビアのセットとの両方を含むビアのパターンを含み得、したがって、フォトリソグラフィステップと、最上層にビアの２Ｄマトリクスパターンを生成する異方性エッチングステップとの結果として、２次元マトリクス内にビアのセットを形成する。場合によっては、最上層は、ハードマスク材料を含むことができ、これは、図３から図７に説明されるように、様々な処理ステップ全体を通じてビアのパターン（たとえば、２Ｄマトリクス内のビア）を保持し得る。したがって、チャネルを形成するための処理ステップは、両方向（たとえば、水平方向および垂直方向、すなわちｘ方向およびｚ方向）にチャネル（たとえば、誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂ）を同時に形成することができ、複数の３Ｄ長方形形状のメモリ材料を同時に生成することができる。
複数の長方形形状のメモリ材料要素（たとえば、図解１００６のメモリ材料要素１０３５、レイアウト１００７のメモリ材料要素１０４５）を形成するために使用されるビアの同じセット（たとえば、第１のビアのセットおよび第２のビアのセット）はまた、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層において、アクセスライン（たとえば、ワードライン１０１０およびビットライン１０１５）のセットを形成するために使用され得ることを理解されたい。たとえば、水平方向に一行に配置された第１のビアのセット（たとえば、ｘ方向に直線的に配置されたビア１０４０−ａから１０４０−ｅ）を使用して、メモリ材料のシートを備えるメモリ層（たとえば、メモリ層３２０−ａ）において、誘電体材料で充填された第１の数のチャネルを形成でき、また、電極層（たとえば、電極層３１５−ａまたは電極層３１５−ｂ）において電極材料の第１の数のループを形成して、第１のアクセスライン（たとえば、ワードライン１０１０）を形成できる。
さらに、レイアウト１００７の各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ａから１０４５−ｄ）は、ワードライン（たとえば、１０１０−ｅ）と、ビットライン（たとえば、１０１５−ｂ）とがトポロジカルに交差する４つのコーナ領域（たとえば、領域１０５０−ａ）を含むことができ、トポロジカルな交差におけるメモリ材料要素の一部は、メモリセル１０５として機能するように構成され得る。したがって、レイアウト１００７の各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ｂ）のコーナ領域の、交差するアクセスライン（たとえば、ワードライン１０１０−ｅおよびビットライン１０１５−ｂ）に対応するエリアは、アレイ構造１００５のセルエリア１０２５と同等であり得る。言い換えれば、各長方形形状のメモリ材料要素は、４つのメモリセル１０５をサポートすることができる。さらに、各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ｂ）は、４つの電極、たとえば、レイアウト１００７に例示されるようなビットライン１０１５−ｂ、ビットライン１０１５−ｃ、ワードライン１０１０−ｅ、およびワードライン１０１０−ｆ、または、アレイ構造１００５に例示されるようなワードライン１０１０−ａ、ワードライン１０１０−ｂ、ビットライン１０１５−ａ、およびビットライン１０１５−ｂと結合され得る。
図１１は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造１１０５の例を例示する。アレイ構造１１０５は、メモリセルの２つのデッキ（たとえば、上位デッキ１１６０−ａおよび下位デッキ１１６０−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１１６０−ａは、ワードライン１１１０−ａ、１１１０−ｂの１つのセットを含み、下位デッキ１１６０−ｂは、ワードライン１１１０−ｃ、１１１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１１２０−ａ、１１２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１１１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１１１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１１１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスライン（たとえば、ワードライン１１１０）のセットの各第１のアクセスラインは、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスライン（たとえば、ビットライン１１１５）のセットの各第２のアクセスラインは、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１１１０）は、アレイ構造１１０５に示されるように、第２のアクセスライン（たとえば、ビットライン１１１５）に実質的に直交し得る。
上位デッキ１１６０−ａは、ワードライン１１１０−ａ、１１１０−ｂ、メモリ層１１２０−ａ、およびビットライン１１１５を含み、下位デッキ１１６０−ｂは、ワードライン１１１０−ｃ、１１１０−ｄ、メモリ層１１２０−ｂ、およびビットライン１１１５を含む。したがって、ビットライン１１１５は、上位デッキ１１６０−ａと下位デッキ１１６０−ｂとの両方に共通である。さらに、ワードライン１１１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１１１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層１１２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ１１６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１１６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１１０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１１１０−ａとワードライン１１１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１１０５はまた、層間の垂直（ｙ方向）空間、たとえば、例示のみを目的として、メモリ層１１２０−ａと、ワードライン１１１０−ａ、１１１０−ｂを含む第１の電極層との間の空間を示す。アレイ構造１１０５に示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１１０５は、メモリセルの２つのそれぞれのデッキに対応するメモリ層１１２０−ａ、１１２０−ｂを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１１２０を含み得る。１つまたは複数のメモリ層１１２０は、最初のスタックの一部として、プレースホルダ材料のシートを含み得る。場合によっては、プレースホルダ材料は、図５を参照して説明されるように、第３の誘電体材料であり得る。場合によっては、メモリ層１１２０は、アレイ構造１１０５を構築する処理ステップを完了した後、複数のメモリ材料要素を含み得、各メモリ材料要素は、図解１１０６に例示されるように３Ｄバー形状である。
図１１は、８つの３Ｄバー形状のメモリ材料要素（たとえば、バー形状のメモリ材料要素１１３５）を含む、絶縁されたメモリ層１１２０を例示する図解１１０６を含む。図解１１０６の３Ｄバー形状のメモリ材料要素１１３５−ａから１１３５−ｄは、アレイ構造１１０５のメモリ層１１２０−ａに示される４つの３Ｄバー形状のメモリ材料要素に対応し得る。
各３Ｄバー形状のメモリ材料要素（たとえば、メモリ材料要素１１３５−ａ）の１つまたは複数の部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ材料要素１１３５−ａのそのような部分は、セルエリア１１２５（たとえば、セルエリア１１２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１１１０−ａ）および第２のアクセスライン（たとえば、ビットライン１１１５−ａ）がトポロジカルに交差するメモリ層１１２０内に位置し得る。セルエリア１１２５は、図４を参照して説明されるクロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１１２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１１２５と、メモリ層１１２０の厚さ（たとえば、メモリ材料要素１１３５−ａの厚さ）とは、セル体積１１２６を画定し得る。セル体積１１２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ材料要素１１３５の残りの部分を変えることなく、セル体積１１２６に含まれるメモリ材料の結晶相（または、メモリ材料の局所組成）を変えることができる。セル体積１１２６に含まれるメモリ材料と、メモリ材料要素１１３５の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積１１２６は、メモリセル１０５のアクティブセル体積と称され得る。
さらに、各３Ｄバー形状のメモリ材料要素を互いに分離する、１つまたは複数の物理的分離（たとえば、図解１１０６に例示されるように誘電体材料で充填されたチャネル１１３６−ａまたは１１３６−ｂ）もまた、セル体積１１２６を画定し、メモリセル１０５の少なくとも３つの表面（たとえば、セル体積１１２６の３つの表面）上で物理的分離を提供する。場合によっては、そのような物理的分離は、たとえば、アクティブセル体積の電気的閉じ込めとは対照的に、アクティブセル体積の物理的閉じ込めと称され得る。
セル体積１１２６の例示的な例では、各セル体積１１２６は、電気的閉じ込めによって画定される１つの界面と、物理的閉じ込めによって画定される別の３つの界面とを含む。場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中に、様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１１０５のメモリセル１０５は、物理的閉じ込めの３つの界面および電気的閉じ込めの２つの界面によって画定されるアクティブセル体積を含む。対照的に、アレイ構造１００５のメモリセル１０５は、物理的閉じ込めの２つの界面と、電気的閉じ込めの２つの界面とによって画定されるアクティブセル体積を含む。したがって、アレイ構造１１０５のメモリセル１０５は、アレイ構造１００５のメモリセル１０５（および、アレイ構造９０５のメモリセル１０５）よりも、望ましくない現象を起こしにくくなり得る。
図１１はまた、レイアウト１１０７を例示する。レイアウト１１０７は、図８を参照して説明されるようなレイアウト８０５の例であり得、ビアのパターンが、スタックに含まれる複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内で、１つまたは複数の３Ｄバー形状のメモリ材料要素１１３５を同時に形成できる方法を例示し得る。図４Ａを参照して例示されるように、一行に配置されたビアのセットを使用して、標的層において、充填材料のループ（たとえば、ループ４５０）を形成することができる。図４Ａの文脈では、たとえば、図５および図６も同様に、充填材料は、電極材料などの導電性材料であり得る。しかし、同様の技法を使用して、充填材料としてメモリ材料を使用することによって、各メモリ層（たとえば、層３２０−ａ、層３２０−ｂ）にメモリ材料（たとえば、カルコゲニド材料２２０）のループを形成することもできる。すなわち、各メモリ層においてプレースホルダ材料（たとえば、第３の誘電体材料）の一部は、メモリ材料（たとえば、カルコゲニド材料２２０）のループによって置換され得る。その後、ビアの別のセットを使用することによって、メモリ材料のループが、任意の数のセグメントに切断（たとえば、分離）され、メモリ層においてチャネル（たとえば、チャネル４２０のようなチャネル）を形成し、ここで、チャネルは、メモリ材料のループを、複数のメモリ材料要素へ交差させる（それにより、分離、分割、切断する）。メモリ材料のループを切断するチャネルは、誘電体材料で充填することができる。
レイアウト１１０７を使用する例示的な例では、たとえば、５つのビア１１４０−ａ、１１４０−ｂのグループのいずれかのように、垂直方向（ｚ方向）に一行に各セットが配置されている第１のビアの１つまたは複数のセットは、１つまたは複数のメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）のそれぞれ内のメモリ材料の第１の数のループ（たとえば、メモリ材料の２つのループ）を、場合によっては同時に形成するために使用され得る。第１のビアのセットは、フォトリソグラフィステップおよび異方性エッチングステップの結果として、複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。第１のチャネルは、第１のビアのセットを通ってメモリ層からプレースホルダ材料の一部を除去することによって、メモリ層において第１のビアのセットのうちの１つを使用して形成され得る。したがって、第１のチャネルは、第１のビアのセットと位置合わせされ得る。その後、メモリ材料が、第１のチャネルを充填することができる。次に、第１のビアの同じセットを使用してメモリ材料の一部を除去することによって、メモリ材料で充填された第１のチャネル内に第２のチャネルを形成することができる。第２のチャネルは、第１のチャネルよりも狭くてもよく、誘電体材料で充填することができる。第２のチャネルを誘電体材料で充填すると、第２のチャネルにおいて誘電体材料を取り囲むメモリ材料のループ（たとえば、バンド、リング、またはレーストラック）が生成され得る。
その後、たとえば、５つのビア１１４０−ｃ、１１４０−ｄのグループのいずれかのように、各セットが水平方向（ｙ方向）に一行に配置されている第２のビアの１つまたは複数のセットは、メモリ材料の第１の数のループを備える１つまたは複数のメモリ層のそれぞれにおいて、誘電体材料で充填された第２の数の水平チャネル（たとえば、２つの水平チャネル）を、場合によっては同時に形成するために使用され得る。第２のビアのセットは、フォトリソグラフィステップおよび異方性エッチングステップの結果として、複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。レイアウト１１０７に示されるように、水平方向（ｘ方向）に一行に配置された第２のビアのセットはそれぞれ、垂直方向（ｚ方向）に一行に配置された第１のビアのセットと交差し得る。誘電体材料で充填された水平（ｘ方向）チャネル（たとえば、第３のチャネル）を形成すると、メモリ層（たとえば、層３２０−ａ）においてメモリ材料のループを分割（たとえば、切断または分離）して、メモリ層におけるメモリ材料（たとえば、メモリ材料１１４５−ａから１１４５−ｄ）の、複数の個別の区画（たとえば、バー）を生成し得る。言い換えれば、第３のチャネルは、第１のチャネル内のメモリ材料（たとえば、メモリ材料のバンド）を、複数のメモリ材料要素（たとえば、図解１１０６のメモリ材料要素１１３５）に分離し得る。
したがって、たとえば、第１のビアのセットと、第２のビアのセットとである、ビアの２つのセットをそれぞれ使用して、（たとえば、第１のビアのセットを使用して）最初にプレースホルダ材料を備える１つまたは複数のメモリ層（たとえば、層３２０−ａ、層３２０−ｂ）において、メモリ材料のいくつかのループを形成し、（たとえば、第２のビアのセットを使用して）、メモリ材料のループを、複数の３Ｄバー形状のメモリ材料要素に分割できる。
メモリ層において複数の３Ｄバー形状のメモリ材料要素を形成するために使用されるものと同じビアのセット（たとえば、第１のビアのセットと、第２のビアのセット）もまた、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層においてアクセスラインのセット（たとえば、ワードライン１１１０およびビットライン１１１５）を形成するために使用され得ると理解されたい。たとえば、第１のビアのセット（たとえば、５つのビア１１４０−ａ、１１４０−ｂのグループ）を使用して、メモリ層（たとえば、メモリ層３２０−ａ）においてメモリ材料の第１の数のループを形成し、電極層（たとえば、電極層３１５−ａ、または電極層３１５−ｂ）において電極材料の第１の数のループを形成し得る。
さらに、レイアウト１１０７の各バー形状のメモリ材料要素（たとえば、メモリ材料要素１１４５）は、ワードライン（たとえば、１１１０−ｅ）およびビットライン（たとえば、１１１５−ｂ）がトポロジカルに交差する２つの端部領域（たとえば、領域１１５０−ａ）を含み得、トポロジカルな交差におけるメモリ材料要素の一部は、メモリセル１０５として機能するように構成され得る。したがって、レイアウト１１０７の各バー形状のメモリ材料要素の端部領域の交差するアクセスライン（たとえば、ワードライン１１１０−ｅと、ビットライン１１１５−ｂ）に対応するエリアは、アレイ構造１１０５のセルエリア１１２５と同等であり得る。言い換えれば、各バー形状のメモリ材料要素は、２つのメモリセル１０５をサポートすることができる。さらに、各バー形状のメモリ材料要素（たとえば、１１４５−ａ）は、レイアウト１１０７に例示されるように、少なくとも３つの電極、たとえば、ワードライン１１１０−ｆ、ワードライン１１１０−ｇ、およびビットライン１１１５−ｂと、または、アレイ構造１１０５に例示されるように、ワードライン１１１０−ａ、ワードライン１１１０−ｂ、およびビットライン１１１０−ａと結合され得る。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図１０および図１１を参照して説明される製造技法を使用して構築され得るアレイ構造１００５または１１０５）を含む装置は、第１の電極層、第２の電極層、および、第１の電極層と第２の電極層との間のメモリ層を備えるスタックと、第１の電極層内の複数の第１の電極と、第２の電極層内の複数の第２の電極と、メモリ層における複数のメモリ材料要素とを含み得、各メモリ材料要素は、複数の第１の電極のうちの少なくとも１つの第１の電極と、複数の第２の電極のうちの少なくとも２つの第２の電極とに結合される。
上記の装置のいくつかの例では、各メモリ材料要素は、２つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、２つの第１の電極および２つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、少なくとも１つの第１の電極の３つの表面と接触しているコンフォーマルライナを通って少なくとも１つの第１の電極と結合される。上記の装置のいくつかの例では、複数の第１の電極内の第１の電極間の分離距離は不均一である。上記の装置のいくつかの例では、複数の第１の電極のサブセットは、共通の長手方向軸を有する。上記の装置のいくつかの例では、第１の電極は、最小特徴サイズよりも小さい少なくとも１つの寸法を有する。上記の装置のいくつかの例では、各メモリ材料要素は、カルコゲニド材料を備える。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図９から図１１を参照して説明される製造技法を使用して構築され得るアレイ構造９０５、１００５または１１０５）を含む装置は、第１の電極層、第２の電極層、および、第１の電極層と第２の電極層との間のメモリ層を備えるスタックと、第１の電極層内の複数の第１の電極と、第２の電極層内の複数の第２の電極と、メモリ層におけるメモリ材料要素とを含み得、メモリ材料要素は、複数のメモリセルを備えるように構成される。
上記の装置のいくつかの例では、メモリ材料要素は、２つのメモリセルを備えるように構成される。上記の装置のいくつかの例では、メモリ材料要素は、４つのメモリセルを備えるように構成される。上記の装置のいくつかの例では、メモリ材料要素は、複数の誘電体プラグによって穿孔されたメモリ材料のシートを備える。上記の装置のいくつかの例では、複数の誘電体プラグは、第１の方向の誘電体プラグの第１の行と、第１の方向とは異なる第２の方向の誘電体プラグの第２の行とを備える。上記の装置のいくつかの例では、誘電体プラグは、誘電体プラグの第１の行と、誘電体プラグの第２の行とに共通である。上記の装置のいくつかの例では、メモリ材料要素は、カルコゲニド材料を備える。
図１２は、メモリセルの２つ以上のデッキを含むことができ、本開示の製造技法により形成され得る、３Ｄクロスポイントメモリアレイ構造１２０５の例を例示する。アレイ構造１２０５は、メモリセルの２つのデッキ（たとえば、上位デッキ１２６０−ａおよび下位デッキ１２６０−ｂ）を備え得る。メモリセルの２つのデッキは集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１２６０−ａは、ワードライン１２１０−ａ、１２１０−ｂの１つのセットを含み、下位デッキ１２６０−ｂは、ワードライン１２１０−ｃ、１２１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１２２０−ａ、１２２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１２１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１２１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１２１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスラインのセットの各第１のアクセスライン（たとえば、ワードライン１２１０）は、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスラインのセットの各第２のアクセスライン（たとえば、ビットライン１２１５）は、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１２１０）は、アレイ構造１２０５に示されるように、第２のアクセスライン（たとえば、ビットライン１２１５）に実質的に直交し得る。
上位デッキ１２６０−ａは、ワードライン１２１０−ａ、１２１０−ｂ、メモリ層１２２０−ａ、およびビットライン１２１５を含み、下位デッキ１２６０−ｂは、ワードライン１２１０−ｃ、１２１０−ｄ、メモリ層１２２０−ｂ、およびビットライン１２１５を含む。したがって、ビットライン１２１５は、上位デッキ１２６０−ａと下位デッキ１２６０−ｂとの両方に共通である。さらに、ワードライン１２１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１２１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層１２２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ１２６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１２６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１２０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１２１０−ａとワードライン１２１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１２０５はまた、層間の垂直（ｙ方向）空間、たとえば、例示のみを目的として、メモリ層１２２０−ａと、ワードライン１２１０−ａ、１２１０−ｂを含む第１の電極層との間の空間を示す。アレイ構造１２０５に示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１２０５は、メモリセルの２つのそれぞれのデッキに対応するメモリ層１２２０−ａ、１２２０−ｂを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１２２０を含み得る。最初のスタックの一部として、１つまたは複数のメモリ層１２２０は、プレースホルダ材料のシートを含み得る。場合によっては、プレースホルダ材料は、図５を参照して説明されるように、第３の誘電体材料であり得る。場合によっては、メモリ層１２２０は、アレイ構造１２０５を構築する処理ステップを完了した後、複数のメモリ材料要素を含み得、各メモリ材料要素は、図解１２０６に例示されるように３Ｄくさび形状である。
図１２は、１６の３Ｄくさび形状（たとえば、少なくとも２つの平坦面および少なくとも１つの曲面）のメモリ材料要素（たとえば、メモリ材料要素１２３５）を含む、絶縁されたメモリ層１２２０を例示する図解１２０６を含む。図解１２０６の３Ｄくさび形状のメモリ材料要素１１３５−ａから１１３５−ｈは、アレイ構造１２０５のメモリ層１２２０−ａに示されるような８つの３Ｄくさび形状のメモリ材料要素に対応し得る。
各３Ｄくさび形状のメモリ材料要素は、全体として（または実質的に全体として）、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。したがって、全体としてメモリ材料要素１２３５−ａのエリア（たとえば、３Ｄくさび形状のメモリ材料要素の上面図に対応するエリア）は、セルエリア１２２５（たとえば、セルエリア１２２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１２１０−ａ）および第２のアクセスライン（たとえば、ビットライン１２１５−ａ）がトポロジカルに交差するメモリ層１２２０内に位置し得る。セルエリア１２２５は、図４を参照して説明されるクロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１２２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１２２５と、メモリ層１２２０の厚さ（たとえば、３Ｄくさび形状のメモリ材料要素１２３５−ａの厚さ）は、セル体積１２２６を画定し得る。セル体積１２２６は、メモリセル１０５として機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、セル体積１２２６の全体（または、セル体積１２２６の実質的全体）に含まれるメモリ材料の結晶相（または、メモリ材料の局所組成）を変えることができる。場合によっては、メモリセル１０５のセル体積１２２６は、メモリセル１０５のアクティブセル体積と称され得る。
３Ｄくさび形状のメモリ材料要素のそれぞれは、図７を参照して説明されるように、ワードラインおよびビットライン、または介在する電極材料（たとえば、炭素）と結合された表面を除くすべての側面において、物理的分離（たとえば、図解１２０６に例示されるように、誘電体材料で充填されたチャネル１２３６−ａから１２３６−ｄのそれぞれ）によって取り囲まれ得、すなわち、各３Ｄくさび形状のメモリ材料要素は、（たとえば、アクティブセル体積１２２６の無視できる電気的閉じ込めのように）完全に物理的に閉じ込められ得る。さらに、３Ｄくさび形状のメモリ材料要素のエリア（たとえば、３Ｄくさび形状のメモリ材料要素１２３５の上面図に対応するエリア）は、交差するアクセスライン（たとえば、ワードラインとビットライン）に対応するエリアにほぼ対応し得る。
場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中、様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１２０５のメモリセル１０５は、物理的閉じ込めの４つの界面（たとえば、完全な物理的閉じ込め）および電気的閉じ込めの無（または無視できる）界面によって画定されるアクティブセル体積を含む。対照的に、アレイ構造１１０５のメモリセル１０５は、物理的閉じ込めの３つの界面と、電気的閉じ込めの１つの界面とによって画定されるアクティブセル体積を含む。したがって、アレイ構造１２０５のメモリセル１０５は、アレイ構造１１０５のメモリセル１０５（および、アレイ構造１００５のメモリセル１０５、またはアレイ構造９０５のメモリセル１０５）よりも、望ましくない現象を起こしにくくなり得る。
図１２はまた、レイアウト１２０７を例示する。レイアウト１２０７は、図８を参照して説明されるようなレイアウト８０５の例であり得、ビアのパターンが、複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内に１つまたは複数の３Ｄくさび形状のメモリ材料要素を形成できる方法を例示し得る。図４Ａに説明されるように、ビア（たとえば、ビア４１０）は、メモリ層において、プレースホルダ材料（たとえば、誘電体材料）にキャビティ（たとえば、キャビティ４１５）を形成するために使用され得、キャビティは、充填材料（たとえば、メモリ材料）で充填することができる。したがって、充填材料がメモリ材料である場合、メモリ材料（たとえば、カルコゲニド材料２２０）の３Ｄディスクが、メモリ層（たとえば、層３２０−ａ、層３２０−ｂ）に形成され得る。すなわち、メモリ層においてプレースホルダ材料（たとえば、第３の誘電体材料）の一部は、メモリ材料（たとえば、カルコゲニド材料２２０）のディスクによって置換され得る。その後、メモリ材料のディスクは、ビアのセットを使用して、任意の数のセグメントへ切断（たとえば、分離）され、メモリ層においてチャネル（たとえば、チャネル４２０のようなチャネル）を形成し、ここで、チャネルは、メモリ材料のディスクを、複数の離散したメモリ材料要素へ交差させる（それにより、分離、分割、切断する）。メモリ材料のディスクを切断するチャネルは、誘電体材料で充填することができる。
レイアウト１２０７を使用する例示的な例では、ビアの複数のセット（たとえば、行）に共通であるビア（たとえば、他の一般的なビアと同様に、レイアウト１２０７に、影付きビアとして例示されているビア１２４０−ａ）は、場合によっては、１つまたは複数のメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）のそれぞれにおいて、キャビティを同時に形成するために使用され得る。言い換えれば、ビアは、プレースホルダ材料を含むメモリ層内にキャビティを形成するために使用され得る。キャビティのサイズは、（たとえば、図３から図７を参照して説明されるように、等方性エッチングステップによって除去されるプレースホルダ材料の量とともに関連するビア幅を決定することによって）、キャビティの一部が、ｙ方向において、キャビティの上および下となり得るワードラインおよびビットラインの断面エリア（たとえば、ワードラインおよびビットラインのトポロジカルに交差する部分のエリア）と、ｘ方向またはｚ方向において重なり合うように構成され得る。その後、メモリ材料（たとえば、カルコゲニド材料２２０）がキャビティを充填し得、それにより、各キャビティ内にメモリ材料１２４５の３Ｄディスク（たとえば、メモリ材料で充填された３Ｄディスク）を生成できる。したがって、各３Ｄディスク１２４５（たとえば、３Ｄディスク１２４５−ａから１２４５−ｄ）のサイズは、３Ｄディスク１２４５を生成するために充填されたキャビティのサイズを例示し得る。
その後、たとえば、５つのビア１２４１−ａ、１２４１−ｂのグループのいずれかのように、各セットが、垂直方向（ｚ方向）に一行に配置された第１のビアの１つまたは複数のセットが使用され、場合によっては、３Ｄディスク１２４５を備えたメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）内に誘電体材料で充填された第１の数の第１のチャネルが（たとえば、図４を参照して説明される技法を使用して）同時に形成され得る。第１のチャネルを形成することは、対応する第１のビアのセットを使用して、各３Ｄディスク１２４５からメモリ材料の一部を除去することを含み得る。結果として、３Ｄディスクのそれぞれは、２つの部分に分離（たとえば、二等分）され得る。言い換えれば、第１のチャネルは、メモリ材料の３Ｄディスクを、ｚ軸に沿ったメモリ層において個別のメモリ材料要素に分離し得る。
場合によっては、メモリ材料の３Ｄディスク１２４５のメモリ材料の一部は、第１のチャネルを形成する前に、３Ｄディスク１２４５および先行するキャビティを形成するために使用されるビアを使用して除去され、これにより、メモリ材料のリングが、メモリ層において形成され得る。メモリ材料のリングは、３Ｄディスク１２４５のために使用されるビアの垂直軸（たとえば、ｙ方向、基板に対する垂直軸）を取り囲むことができる。その後、第１のチャネルを形成することにより、メモリ材料のリングを、ｚ軸に沿ったメモリ層において個別のメモリ材料要素に分離（たとえば、二等分）できる。
さらに、たとえば、５つのビア１２４１−ｃ、１２４１−ｄのグループのように、各セットが水平方向（ｘ方向）に一行に配置された第２のビアの１つまたは複数のセットが使用され、場合によっては、メモリ層内に誘電体材料で充填された第２の数の水平チャネルが（たとえば、図４を参照して説明される技法を使用して）同時に形成され得る。第２のチャネルを形成することは、対応する第２のビアのセットを使用して、各３Ｄディスク１２４５からメモリ材料の追加部分を除去することを含み得る。結果として、対応する第１のチャネルを形成して得られる３Ｄディスク１２４５の２つの個別の部分（たとえば、セグメント）のそれぞれは、ｘ軸に沿ってさらに分離（たとえば、二等分）され得、それにより、メモリ材料の各ディスク１２４５（または、適用可能な場合はリング）から、４つの個別のウェッジ形状のメモリ材料を生成する。言い換えれば、誘電体材料で充填された第２のチャネルはさらに、メモリ材料で充填された３Ｄディスク１２４５のメモリ材料を、ｘ軸に沿ったメモリ層において追加の個別のメモリ材料要素にさらに分離（たとえば、二等分）する。
したがって、たとえば、第１のビアのセットおよび第２のビアのセットであるビアの２つのセットを使用して、誘電体材料で充填された垂直（ｚ方向）チャネルおよび水平（ｘ方向）チャネルを形成することにより、各３Ｄディスク１２４５のそれぞれを、４つの３Ｄくさび形状のメモリ材料要素に分割（たとえば、分離、切断、分断）できる。４つの３Ｄくさび形状のメモリ材料要素のそれぞれは、曲面（たとえば、図解１２０６に例示されるような表面１２６０）を有し得る。メモリ材料の曲面は、湾曲した外面を有していた可能性のあるキャビティを、メモリ材料で充填した結果であり得る。さらに、４つの３Ｄくさび形状のメモリ材料要素のそれぞれは、１つまたは複数の平坦面（たとえば、図１２０６に例示されるような表面１２６５）を有し得る。
場合によっては、スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）は、第１のビアのセットと、第２のビアのセットとの両方を含むビアのパターンを含み得、したがって、最上層にビアの２Ｄマトリクスパターンを形成する、フォトリソグラフィステップおよび異方性エッチングステップの結果として、２次元マトリクス内のビアのセットを形成する。場合によっては、最上層は、ハードマスク材料を含み得、これは、図３から図７に説明されるように、様々な処理ステップ全体を通じてビアのパターン（たとえば、２Ｄマトリクス内のビア）を保持し得る。したがって、チャネルを形成するための処理ステップは、両方向（たとえば、水平および垂直方向、すなわち、ｘ方向およびｚ方向）にチャネル（たとえば、誘電体材料で充填されたチャネル１２３６−ａから１２３６−ｄ）を同時に形成することができ、メモリ材料の３Ｄディスク（たとえば、３Ｄディスク１２４５）のそれぞれから４つの３Ｄくさび形状のメモリ材料要素（たとえば、メモリ材料要素１２３５）を生成し得る。
複数の３Ｄくさび形状のメモリ材料要素（たとえば、図解１２０６のメモリ材料要素１２３５、レイアウト１２０７のメモリ材料要素１２５０−ａ）を形成するために使用される同じビアのセット（たとえば、第１のビアのセットおよび第２のビアのセット）が使用され、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層においてアクセスライン（たとえば、ワードライン１２１０およびビットライン１２１５）のセットを形成できると理解されたい。たとえば、水平方向に一行に配置された第１のビアのセット（たとえば、５つのビア１２４１−ｃ、１２４１−ｄのグループ）を使用して、メモリ層（たとえば、メモリ層３２０−ａ）においてメモリ材料の３Ｄディスクを分離し、電極層（たとえば、電極層３１５−ａまたは電極層３１５−ｂ）において電極材料の第１の数のループを形成して、第１のアクセスライン（たとえば、ワードライン１２１０）を形成できる。さらに、レイアウト１２０７の各３Ｄくさび形状のメモリ材料要素（たとえば、メモリ材料要素１２５０−ａ）は、ワードライン（１２１０−ｅ）およびビットライン（たとえば、１２１５−ｂ）がトポロジカルに交差するエリアに対応し得、メモリ材料要素の全体（実質的に全体）が、メモリセル１０５として機能するように構成され得る。したがって、交差するアクセスライン（たとえば、ワードライン１２１０−ｅおよびビットライン１２１５−ｂ）に対応するエリアは、アレイ構造１２０５のセルエリア１２２５に対応し得る（実質的に対応し得る）。言い換えれば、各くさび形状のメモリ材料要素は、１つのメモリセル１０５をサポートし得る。さらに、各くさび形状のメモリ材料要素（たとえば、メモリ材料要素１２３５または１２５０）は、たとえば、レイアウト１２０７に例示されるようなワードライン１２１０−ｅおよびビットライン１２１５−ｂ、またはアレイ構造１２０５に例示されるようなワードライン１２１０およびビットライン１２１５−ａのような、２つの電極と結合され得る。場合によっては、各くさび形状のメモリ材料要素は、コンフォーマルライナ（たとえば、図７を参照して説明されるような炭素ベースの材料）を通って、１つの第１の電極および１つの第２の電極と結合され得る。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図１２を参照して説明される製造技法を使用して構築され得るアレイ構造１２０５）を含む装置は、第１の層、メモリ層、および、第２の層を備えるスタックであって、メモリ層は第１の層と第２の層との間にある、スタックと、第１の層内の複数の第１の電極と、第２の層内の複数の第２の電極と、メモリ層内の複数のメモリ材料要素とを含むことができ、各メモリ材料要素は、曲面を有する。
上記の装置のいくつかの例では、各メモリ材料要素は、平坦面を有する。上記の装置のいくつかの例では、各メモリ材料要素は、１つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、メモリ材料要素は、コンフォーマルライナを通って１つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、単一のメモリセルを備えるように構成される。上記の装置のいくつかの例では、各メモリ材料要素は、カルコゲニド材料を備える。上記の装置のいくつかの例では、複数の第１の電極の各第１の電極は、複数の第１の電極の各他の第１の電極に平行であり、複数の第２の電極の各第２の電極は、複数の第２の電極の各他の第２の電極に平行である。
図１３から図１４は、本開示の製造技法によりソケットを形成する様々な態様を例示しており、これは、たとえば、図２に例示されるメモリアレイ２０２の例のような３Ｄメモリアレイを作るために使用され得る。３Ｄメモリアレイアーキテクチャの文脈において、ソケット領域は、メモリアレイと、メモリデバイスの他のコンポーネント（たとえば、図１を参照して説明されるような、行デコーダ１２０、感知コンポーネント１２５、または列デコーダ１３０）との間の様々な相互接続を含み得る。場合によっては、ソケット領域は、電気的絶縁（たとえば、導電性材料のループ４５０を、アクセスラインとして構成され得る複数の個別のセグメントに分離する）目的で生成された特徴（たとえば、ギャップ）を含み得る。
本明細書で説明される製造技法は、ビアのパターン（たとえば、アクセスビア）のサブセットを使用することを含み得、ビアのパターンはまた、メモリセルの２つ以上のデッキの同時形成のために使用され得、各デッキは、アクセスラインおよびメモリセルを含む３Ｄクロスポイント構造を備える。ビアのパターンのサブセットは、アクセスライン材料の各ループが、少なくとも２つの異なるアクセスラインを形成するように、アクセスライン材料のループ（たとえば、図４Ｂを参照して説明されるループ４５５またはループ４６０）を分離する（たとえば、複数の個別の部分に分割する）ために使用され得る。場合によっては、ビアのサブセットを使用して、アクセスライン（たとえば、ワードライン、ビットライン）を、メモリデバイスの他のコンポーネント（たとえば、行デコーダ１２０、感知コンポーネント１２５、または列デコーダ１３０）の様々なノードに接続することもできる。
図１３は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイのソケット領域の例示的なレイアウト１３０１を例示する。レイアウト１３０１は、水平方向（ｘ方向）に一行に各グループが配置されている、第１のビアのグループ（たとえば、第１のビア１３４０−ａ、１３４０−ｂ、１３４０−ｃのグループ）と、垂直方向（ｙ方向）に一行に各グループが配置されている、第２のビアのグループ（たとえば、第２のビア１３４１−ａ、１３４１−ｂ、１３４１−ｃのグループ）とを含むビアの２Ｄマトリクスを例示する。レイアウト１３０１はまた、第１の開口部のパターン（たとえば、開口部１３５０−ａから１３５０−ｃ）と、第２の開口部のパターン（たとえば、開口部１３６０−ａから１３６０−ｂ）とを例示する。
第１のビアの各グループは、スタックの各第１の層（たとえば、図３に説明されるような層３１５−ａおよび層３１５−ｂ）において水平方向（ｘ方向）に延在するアクセスライン（たとえば、ワードライン１３１０−ａおよびワードライン１３１０−ｂ）を形成するために使用された可能性がある。たとえば、第１のビア１３４０−ａのグループは、スタックの各第１の層において、ワードライン１３１０−ａおよびワードライン１３１０−ｂを形成するために使用された可能性がある。したがって、例示的なレイアウト１３０１は、ワードライン（たとえば、水平方向に延在するアクセスライン）のためのソケット領域を描写することができる。場合によっては、垂直方向（ｙ方向）に延在するアクセスライン（たとえば、ビットライン）が、ワードラインのソケット領域にない場合がある。同様に、ビットラインのためのソケット領域は、同様の技術を使用して、３Ｄクロスポイントメモリアレイの異なるエリアに形成され得る（図示せず）。場合によっては、ビットラインのためのソケット領域に、ワードラインがない場合がある。
第１の開口部（たとえば、開口部１３５０−ａ）は、第１のソケットマスク（たとえば、ＳＭ１マスク）を使用して生成された第１の開口部のパターンの一部であり得る。ＳＭ１マスクを使用して、スタックの最上（たとえば、露出）層に、いくつかの第１の開口部（たとえば、各開口部は、フォトレジストの欠如またはハードマスク材料の欠如に対応する）を形成することができ、これにより、スタックの１つまたは複数の下位（たとえば、埋込）層の構造の形成を容易にし得る。スタックは、任意の数の電極層およびメモリ層を含むことができる。第１の開口部（たとえば、開口部１３５０−ａ）は、ビア（たとえば、ビア１３４２−ａ）と重なり合うことがある。レイアウト１３０１に例示されるように、第１の開口部は、第１のビアおよび第２のビアと比較した場合、緩和された設計規則を有することができ、たとえば、第１の開口部のサイズ、または第１の開口部間の距離は、ビアのサイズ、またはビア間の距離よりも大きくてもよい。
第１の開口部は、ソケット形成の目的で、異なる形状のビアとして（たとえば、第１のビアまたは第２のビアのいずれかよりも大きいビアとして）機能し得るか、または、１つまたは複数の第１のビアまたは第２のビアを分離し得る（たとえば、１つまたは複数の第１のビアまたは第２のビアを、後続の処理ステップのためにアクセス可能にしながら、１つまたは複数の他の第１のビアまたは第２のビアを、後続の処理ステップのためにアクセスできないようにする）。場合によっては、第１の開口部を使用して、標的電極を通って異方性エッチングすることによって標的電極にギャップを形成し、それにより、標的電極を２つの個別の電極（たとえば、２つの個別のアクセスライン）に分割することができる。たとえば、開口部１３５０−ａは、ワードライン１３１０−ｃの電極材料ならびにワードライン１３１０−ｄの電極材料を異方的にエッチングすることにより、ワードライン１３１０−ｃおよびワードライン１３１０−ｄにギャップを生成し得る。ワードライン１３１０−ｃは、第１のビア１３４０−ｂのグループを使用して形成され得、ワードライン１３１０−ｄは、第２のビア１３４０−ｃのグループを使用して形成され得る。ワードライン１３１０−ｃは、ワードライン１３１０−ｄと平行（または実質的に平行）であり得る。
他の場合には、第１の開口部（たとえば、開口部１３５０−ａ）は、第１の開口部が重なり合うビア（たとえば、第２のビア１３４１−ｃのグループに含まれ得るビア１３４２−ａ）を通って第２のビアホールを形成することによって、標的電極にギャップを形成することを容易にし得る。第２のビアホール（たとえば、ビア１３４２−ａに対応する第２のビアホール）は、スタックを通って、ギャップが生成されるべき標的電極を含む標的層まで延在し得る。その後、標的電極の一部は、たとえば、等方性エッチングステップを使用することによって、第２のビアホールを通って、および重なり合う第１の開口部を通って除去され得る。したがって、標的電極（たとえば、標的層におけるアクセスライン）は、互いに絶縁された少なくとも２つの個別のセグメントに分離され得る。
標的電極内にギャップを生成した結果として、第１の開口部（たとえば、開口部１３５０）を使用して、電極層において標的電極材料を異方的にエッチングするか、または第１の開口部（たとえば、開口部１３５０）を使用して、第１の開口部が重なり合うビアに対応する第２のビアホール（たとえば、ビア１３４２−ａに対応する第２のビアホール）を生成して、電極層（たとえば、標的電極材料を備える電極層）において標的電極材料を等方的にエッチングし、アクセスライン（たとえば、標的電極材料を備える電極）は、電極層において同一線上にあるアクセスラインから絶縁され得る。たとえば、ワードライン１３１０−ｃ（たとえば、アクセスライン）は、少なくとも２つのセグメント、すなわち、開口部１３５０−ａに対する左セグメント（たとえば、セグメント１３１０−ｃ１）および右セグメント（たとえば、セグメント１３１０−ｃ２）を有することができ、左セグメントは、右セグメントから絶縁され、右セグメントと同一線上にあり得る（たとえば、同一線上のアクセスラインであり得る）。場合によっては、複数の第１の電極のサブセット（たとえば、ワードライン）は、第１の電極にギャップを生成した結果として、共通の長手方向軸を有することができる。
第２の開口部（たとえば、開口部１３６０−ａ）は、いくつかの第２の開口部（たとえば、フォトレジストの欠如またはハードマスクの欠如）を画定する第２のソケットマスク（ＳＭ２マスク）を使用して生成された第２の開口部のパターンの一部であり得る。ＳＭ２マスクを使用して、スタックの最上（たとえば、露出）層にいくつかの第２の開口部（たとえば、フォトレジストの欠如またはハードマスク材料の欠如に対応する各開口部）を形成することができ、これは、スタックの１つまたは複数の下位（たとえば、埋込）層における構造の形成を容易にし得る。スタックは、任意の数の電極層およびメモリ層を含み得る。第２の開口部（たとえば、開口部１３６０−ａ）は、一対のアクセスラインを形成するために使用された可能性のある１つまたは複数のビア（たとえば、ビア１３４２−ｂ、ビア１３４２−ｃ）と重なり合う可能性がある。たとえば、ビア１３４２−ｂ（および、ビア１３４２−ｃ）は、ワードライン１３１０−ｃおよび１３１０−ｅを形成するために使用された可能性がある第１のビアのグループ（たとえば、第１のビア１３４０−ｂのグループ）の一部であり得る。レイアウト１３０１に例示されるように、第２の開口部は、第１のビアおよび第２のビアと比較した場合、緩和された設計規則を有することができ、たとえば、第２の開口部のサイズ、または第２の開口部間の距離は、ビアのサイズ、またはビア間の距離よりも大きくてもよい。
場合によっては、第２の開口部を使用して、スタック内のいくつかのアクセスライン（たとえば、電極）と、スタックの下に配置され、スタックと接触し得る（たとえば、ハードマスク材料などのエッチング停止材料を備え得るスタックの最下層と接触し得る）導電性要素との間の接続（たとえば、相互接続）を行うことができる。スタックは、標的電極材料を備える電極層（たとえば、電極層は、電極材料を備えるアクセスラインを備え得る）と、メモリ層とを含み得る。導電性要素は、メモリデバイスの回路コンポーネントのノード（たとえば、行デコーダ１２０の出力ノード、感知コンポーネント１２５の入力ノード）に対応し得る。場合によっては、そのような回路コンポーネントは、基板（たとえば、図２を参照して説明される基板２０４）、またはスタックの下の別の層に配置され得る。導電性要素は、いくつかの金属層、および金属層間の相互接続を通って、回路コンポーネントに接続され得る。
場合によっては、第２の開口部（たとえば、開口部１３６０−ａ）は、スタックを通って延在して導電性要素に到達するビアホールの形成を容易にし得る。ビアホールは、第２の開口部（たとえば、開口部１３６０−ａ）と重なり合うことができるビア（たとえば、ビア１３４２−ｂ、ビア１３４２−ｃ）に対応し得る。導電性材料でビアホールを充填して、導電性要素と結合された導電性プラグを形成できる。さらに、導電性プラグは、スタック内の標的電極（たとえば、ワードライン、ビットライン）に結合され得、これにより、標的電極は、導電性プラグによって、メモリデバイスの回路コンポーネントの導電性要素と電気的に結合され得る。
図１４は、本開示の製造技法によって、スタック内の標的層における標的電極と、導電性要素との間の接続を行う例示的な方法を例示する。スタックは、本開示により、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を備え得る。図１４は、本明細書で説明される製造技法の例示的な例として、図解１４０１、１４０２、１４０３を例示する。図１４における層のスタックは、図５および図６（たとえば、図３を参照して説明されるスタック３０５）を参照して説明されるスタックなどのスタックに対応し得る。たとえば、図１４における層のスタックは、メモリセルの２つのデッキを含むことができ、メモリセルの各デッキは、ワードライン（たとえば、上位デッキ９４５−ａのワードライン９１０−ａ、９１０−ｂ、または下位デッキ９４５−ｂのワードライン９１０−ｃ、９１０−ｄ）の１つのセット、およびビットライン（たとえば、メモリセルの両方のデッキに共通であり得るビットライン９１５）の１つのセットを備え得る。
本明細書で説明される製造技法は、スタック（たとえば、スタック３０５）内の任意の標的層における任意の標的電極と、導電性要素との間の接続を行うために使用することができる。たとえば、図解１４０１は、上位デッキのワードライン（たとえば、上位デッキ９４５−ａのワードライン９１０−ａ）と、導電性要素（たとえば、導電性要素１４５０）との間の接続を行うことを例示する一方、図解１４０３は、下位デッキのワードライン（たとえば、下位デッキ９４５−ｂのワードライン９１０−ｃ）と、導電性要素（たとえば、導電性要素１４５０）との間の接続を行うことを例示する。同様に、図解１４０２は、ビットライン（たとえば、上位デッキ９４５−ａと下位デッキ９４５−ｂとの両方に共通であり得るビットライン９１５）と、導電性要素（たとえば、導電性要素１４５０）との間の接続を行うことを例示する。場合によっては、ワードラインのためのソケット領域（たとえば、ワードラインと導電性要素との間の接続が行われる領域）は、ビットラインのためのソケット領域（たとえば、ビットラインと導電性要素との間の接続が行われる領域）が位置し得る領域とは異なる３Ｄクロスポイントメモリアレイの領域に位置し得る。
図解１４０１は、標的電極（たとえば、Ｄ１層１４１５−ａの標的電極１４１６−ａ）と導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４１６−ａは、メモリセルの上位デッキのワードライン９１０（たとえば、ワードライン９１０−ａ）の例であり得、たとえば、メモリセルの上位デッキは、メモリデバイス内のメモリセルの１つまたは複数の他のメモリデッキの上にあってもよい。
処理ステップ１４５０において、ビアホールは、スタックを通って形成され得る。ビアホールは、ビアパターンに含まれるビア（たとえば、図５および図６を参照して説明されるＨＭ層におけるビア形状）を使用することによって形成され得、第２の開口部（たとえば、図１３を参照して説明される開口部１３６０−ａ）は、ビアホールを形成するために使用されるビアと重なり合うことができる。ビアホールは、スタックを通って導電性要素１４０５まで延在することができる。その後、導電性材料が、ビアホールを充填し得る。場合によっては、ビアホールを充填する導電性材料は、電極材料と同じであり得、たとえば、ビアホールを充填する導電性材料と、スタック内の標的電極とは、場合によっては、同じ導電性材料を備え得る。場合によっては、導電性材料で充填されたビアホールは、導電性プラグ（たとえば、プラグ１４２１）と称され得る。図解１４０１のステップ１４５０において例示される構造は、その後、ビアホールが形成され、導電性材料で充填された後、図解５０２のステップ５３０において例示される構造に対応し得る。
処理ステップ１４５５において、エッチングステップは、導電性材料の一部をビアホールから除去して、ビアホールと標的電極（たとえば、標的電極１４１６−ａ）との間に挿入された誘電体緩衝材（たとえば、緩衝材１４３０）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３０を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４１６−ａ）を露出させることができる。標的電極（たとえば、標的電極１４１６−ａ）を露出させる誘電体緩衝材１４３０を除去すると、標的電極層（たとえば、Ｄ１層１４１５−ａ）内の第２の標的電極（たとえば、標的電極１４１６−ｂ）を同時に露出させることができる。さらに、第２の標的電極（たとえば、標的電極１４１６−ｂ）は、標的電極（たとえば、標的電極１４１６−ａ）に対してビアホールの反対側に位置し得る。たとえば、処理ステップ１４５０においてビアホールを形成するために使用されるビアは、以前に、標的電極および第２の標的電極（たとえば、図５を参照して説明されるように形成され得る標的電極１４１６−ａおよび標的電極１４１６−ｂ）を形成するために使用され得、したがって、処理ステップ１４５０において形成されたビアホールは、標的電極と第２の標的電極との間に挿入され得る。
処理ステップ１４６０において、導電性材料は、処理ステップ１４５５においてビアホールに生成された空間を充填し、それにより、標的電極１４１６−ａ（および第２の標的電極１４１６−ｂ）を、導電性プラグ（たとえば、プラグ１４２１−ａ）を通って導電性要素１４０５と結合させる。処理ステップ１４６０の完了時に、導電性プラグ１４２１−ａ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）における第１の幅（たとえば、直径１４２２−ａ）と、電極層（たとえば、Ｄ１層１４２５−ａ）における第２の幅（たとえば、直径１４２３−ａ）とを有し得る。第２の幅（たとえば、直径１４２３−ａ）は、第１の幅（たとえば、直径１４２２−ａ）よりも大きくてもよい。
場合によっては、処理ステップ１４６０の完了時に、標的電極（たとえば、メモリアレイの上位デッキのワードラインの電極）が、導電性プラグ（たとえば、プラグ１４２１−ａ）によって、回路コンポーネント（たとえば、行デコーダ１２０）のノードに接続され得、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの上位デッキ（たとえば、上位デッキ９４５−ａ）の標的電極（たとえば、ワードライン９１０−ａ）をアクティブ化できる。
図解１４０２は、標的電極（たとえば、Ｄ２層１４２５における標的電極１４２６−ａ）と導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４２６−ａは、メモリセルの上位デッキと下位デッキとの両方に共通のビットライン（たとえば、ビットライン９１５−ａ）（または、他のタイプのアクセスライン）の例であり得、たとえば、メモリセルの上位デッキは、メモリセルの下位デッキを含む、メモリデバイス内のメモリセルの１つまたは複数の他のデッキの上にあり得る。
処理ステップ１４５１において、ビアホールは、スタックを通って形成され得る。ビアホールは、ビアパターン（たとえば、図５および図６を参照して説明されるＨＭ層におけるビア形状）に含まれるビアを使用して形成され得、第２の開口部（たとえば、図１３を参照して説明される開口部１３６０−ａ）は、ビアホールを形成するために使用されるビアと重なり合うことができる。ビアホールは、スタックを通って、導電性要素１４０５まで延在し得る。その後、導電性材料が、ビアホールを充填することができる。場合によっては、ビアホールを充填する導電性材料は、電極材料と同じであり得、たとえば、ビアホールを充填する導電性材料と、スタック内の標的電極とは、場合によっては、同じ導電性材料を備え得る。場合によっては、導電性材料で充填されたビアホールは、導電性プラグ（たとえば、プラグ１４２１−ｂ）と称され得る。図解１４０２のステップ１４５１において例示される構造は、その後、ビアホールが形成され、導電性材料で充填された後、図解６０２のステップ６３０において例示される構造に対応し得る。場合によっては、処理ステップ１４５０および処理ステップ１４５１が同時に起こり得る。すなわち、プラグ１４２１およびプラグ１４２１−ｂが同時に形成され得る。
処理ステップ１４６５において、エッチングステップは、誘電体層（たとえば、Ｄ１層１４１５−ａ）が露出され得るように、導電性材料の一部をビアホールから除去できる。その後、コンフォーマルライナ（たとえば、ライナ１４３５）の層が、誘電体層（たとえば、Ｄ１層１４１５−ａ）の露出面において形成され得る。コンフォーマルライナ（たとえば、ライナ１４３５）は、誘電体層（たとえば、Ｄ１層１４１５−ａ）の露出面を保護して、後続のエッチングステップが、Ｄ１層１４１５−ａの誘電体材料を除去することを阻止するように構成された任意の材料を備え得る。場合によっては、後続のエッチングステップに関連する選択性が、Ｄ１層１４１５−ａの誘電体材料を保持する（実質的に保持する）のに十分であり得る場合、コンフォーマルライナの形成が省略され得る。
処理ステップ１４７０において、エッチングステップは、導電性材料の追加部分をビアホールから除去して、ビアホールと標的電極（たとえば、標的電極１４２６−ａ）との間に挿入された別の誘電体緩衝材（たとえば、緩衝材１４３１）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３１を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４２６−ａ）を露出させることができる。標的電極（たとえば、標的電極１４２６−ａ）を露出させる誘電体緩衝材１４３１を除去すると、標的電極層（たとえば、Ｄ２層１４２５）内の第２の標的電極（たとえば、標的電極１４２６−ｂ）を同時に露出させることができる。さらに、第２の標的電極（たとえば、標的電極１４２６−ｂ）は、標的電極（たとえば、標的電極１４２６−ａ）に対してビアホールの反対側に位置し得る。たとえば、処理ステップ１４５１においてビアホールを形成するために使用されるビアは、以前に、標的電極および第２の標的電極（たとえば、図６を参照して上述したように形成された可能性がある標的電極１４２６−ａおよび標的電極１４２６−ｂ）を形成するために使用され、したがって、処理ステップ１４５１において形成されたビアホールは、標的電極と第２の標的電極との間に挿入され得る。
処理ステップ１４７５において、導電性材料は、処理ステップ１４７０においてビアホールに生成された空間を充填し、それにより、標的電極１４２６−ａ（および第２の標的電極１４２６−ｂ）を、導電性プラグ（たとえば、プラグ１４２１−ｃ）を通って導電性要素１４０５と結合させる。処理ステップ１４７５の完了時に、導電性プラグ１４２１−ｃ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）における第１の幅（たとえば、直径１４２２−ｂまたは直径１４２２−ｃのいずれか）と、電極層（たとえば、Ｄ２層１４２５）における第２の幅（たとえば、直径１４２４）とを有し得る。第２の幅（たとえば、直径１４２４）は、第１の幅（たとえば、直径１４２２−ｂまたは直径１４２２−ｃのいずれか）よりも大きくてもよい。さらに、コンフォーマルライナ１４３５は、処理ステップ１４７５の完了時に、導電性プラグ１４２１−ｃ（たとえば、導電性材料で充填されたビアホール）と、誘電体材料（たとえば、Ｄ１層１４１５−ａの第１の誘電体材料）との間に挿入され得る。したがって、導電性プラグ１４２１−ｃは、別の電極層（たとえば、Ｄ１層１４１５−ａ）において第３の幅（たとえば、直径１４２３−ｂ）を有し得る。場合によっては、第３の幅（たとえば、直径１４２３−ｂ）は、第１の幅（たとえば、直径１４２２−ａまたは直径１４２２−ｂのいずれか）よりも小さい場合がある。
場合によっては、処理ステップ１４７５の完了時に、標的電極（たとえば、メモリアレイの上位デッキと下位デッキとの両方に共通であり得るビットラインの電極）は、導電性プラグ（たとえば、プラグ１４２１−ｃ）によって、回路コンポーネント（たとえば、列デコーダ１３０）のノードへ接続され得（たとえば、結合され得）、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの上位デッキと下位デッキとの両方の標的電極（たとえば、ビットライン９１５）をアクティブ化できる。
図解１４０３は、標的電極（たとえば、別のＤ１層１４１５−ｂにおける標的電極１４１６−ｃ）と、導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４１６−ｃは、メモリセルの下位デッキのワードライン９１０（たとえば、ワードライン９１０−ｃ）の例であり得、たとえば、メモリセルの下位デッキは、メモリデバイス内のメモリセルの１つまたは複数の他のデッキの下にあり得る。
図解１４０３の処理ステップ１４５０の態様は、図解１４０１の処理ステップ１４５０と同じであり得る。図解１４０１に例示されるビア構造は、その後、Ｄ１層１４１５−ａにおける標的電極１４１６−ａと、導電性要素１４０５との間の接続を行うために使用され得る一方、図解１４０３に例示されるビア構造は、その後、Ｄ１層１４１５−ｂにおける標的電極１４１６−ｃと、導電性要素１４０５との間の接続を行うために使用され得る。
処理ステップ１４８０において、エッチングステップは、誘電体層（たとえば、Ｄ１層１４１５−ａ）が露出され得るように、導電性材料の一部をビアホールから除去できる。露出された誘電体層は、図解１４０１に示される誘電体緩衝材１４３０を含む層と同じとすることができる。その後、コンフォーマルライナ（たとえば、ライナ１４３５）の層が、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）の露出面において形成され得る。コンフォーマルライナ（たとえば、ライナ１４３５）は、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）の露出面を保護して、後続のエッチングステップが、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）を除去することを阻止するように構成される。場合によっては、後続のエッチングステップに関連する選択性が、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）を保持する（実質的に保持する）のに十分であり得る場合、コンフォーマルライナの形成が省略され得る。
処理ステップ１４８５において、エッチングステップは、ビアホールから導電性材料の追加部分を除去して、ビアホールと標的電極（たとえば、標的電極１４１６−ｃ）との間に挿入された別の誘電体緩衝材（たとえば、Ｄ１層１４１５−ｂにおける緩衝材１４３２）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３２を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４１６−ｃ）を露出させることができる。標的電極（たとえば、標的電極１４１６−ｃ）を露出させる誘電体緩衝材１４３２を除去すると、標的電極層（たとえば、Ｄ１層１４１５−ｂ）内の第２の標的電極（たとえば、標的電極１４１６−ｄ）を同時に露出させることができる。
処理ステップ１４９０において、導電性材料は、処理ステップ１４８５において、ビアホールに生成された空間を充填し、それにより、標的電極１４１６−ｃ（および、第２の標的電極１４１６−ｄ）を、導電性プラグ（たとえば、プラグ１４２１−ｄ）を通って導電性要素１４０５に結合できる。処理ステップ１４９０の完了時に、導電性プラグ１４２１−ｄ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）において第１の幅（たとえば、直径１４２２−ｄ）を、標的電極層（たとえば、Ｄ１層１４１５−ｂ）において第２の幅（たとえば、直径１４２３−ｃ）を有し得る。第２の幅（たとえば、直径１４２３−ｃ）は、第１の幅（たとえば、直径１４２２−ｄ）よりも大きくてもよい。さらに、コンフォーマルライナ１４３５は、処理ステップ１４９０の完了時に、導電性プラグ１４２１−ｄ（たとえば、導電性材料で充填されたビアホール）と誘電体材料（たとえば、Ｄ１層１４１５−ａにおける誘電体緩衝材１４３０）との間に挿入され得る。したがって、導電性プラグ１４２１−ｄは、別の電極層（たとえば、Ｄ１層１４１５−ａ）において第３の幅（たとえば、直径１４２３−ｄ）を有し得る。場合によっては、第３の幅（たとえば、直径１４２３−ｄ）が、第１の幅（たとえば、１４２２−ｄ）よりも小さい場合がある。
場合によっては、処理ステップ１４９０の完了時に、標的電極（たとえば、メモリアレイの下位デッキのワードラインの電極）が、導電性プラグ（たとえば、プラグ１４２１−ｄ）によって、回路コンポーネント（たとえば、行デコーダ１２０）のノードに接続され得、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの下位デッキ（たとえば、下位デッキ９４５−ｂ）の標的電極（たとえば、ワードライン９１０−ｃ）をアクティブ化できる。
場合によっては、３Ｄクロスポイントメモリアレイのソケット領域（たとえば、図１３および図１４を参照して説明される製造技法を使用して構築され得るソケット領域）を含む装置は、電極層およびメモリ層を含むスタックと、スタックと接触する導電性要素と、スタックを通って延在し、導電性要素と結合される導電性プラグであって、メモリ層において第１の幅を、電極層において第２の幅を有し、第２の幅は第１の幅よりも大きい、導電性プラグと、導電性プラグに結合された、電極層における第１の電極とを含み得る。
場合によっては、上記の装置は、電極層において第２の電極を含み、第２の電極は、導電性プラグと結合される。上記の装置のいくつかの例では、第２の電極は、電極層において同一線上の電極から絶縁されている。上記の装置のいくつかの例では、第１の電極は第２の電極に平行である。
場合によっては、上記の装置は、スタック内の第２の電極層においてコンフォーマルライナをさらに含み得、コンフォーマルライナは、導電性プラグと誘電体材料との間に挿入される。上記の装置のいくつかの例では、誘電体材料は、コンフォーマルライナと、第２の電極層における第３の電極との間に挿入される。
図１５は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１５００を示すフローチャートを示す。方法１５００の動作は、たとえば、図３から図８を参照して、本明細書で説明される方法によって実施され得る。
ブロック１５０５において、複数のビアは、第１の層に第１の誘電体材料を備えるスタックの最上層を通って形成され得る。ブロック１５０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５０５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５１０において、第１の誘電体材料の第１のチャネルが形成され得、第１のチャネルは、複数のビアと位置合わせされる。ブロック１５１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５１０の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５１５において、第１のチャネルは、電極材料で充填され得る。ブロック１５１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５１５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５２０において、第２のチャネルは、第１のチャネル内の電極材料に形成され得、第２のチャネルは、第１のチャネルよりも狭い。ブロック１５２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５２０の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５２５において、第２のチャネルは、第１の誘電体材料で充填することができる。ブロック１５２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５２５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１５００はまた、第１のチャネル内にコンフォーマルライナを形成することを含み得、コンフォーマルライナは、第１の誘電体材料と電極材料との間に挿入される。場合によっては、方法１５００はまた、スタックの最上層を通って複数の第２のビアを形成することを含み得、複数の第２のビアは、複数のビアによって形成されるビアの第１の行と交差するビアの第２の行を形成し、スタックは、第２の層に第２の誘電体材料を備える。上記の方法１５００のいくつかの例は、複数の第２のビアと位置合わせされ得る第２の誘電体材料に、第３のチャネルを形成することをさらに含み得る。上記の方法１５００のいくつかの例は、第３のチャネルを、電極材料で充填することをさらに含み得る。上記の方法１５００のいくつかの例は、第３のチャネル内の電極材料において、第３のチャネルよりも狭くてもよい第４のチャネルを形成することをさらに含み得る。上記の方法１５００のいくつかの例は、第４のチャネルを、第２の誘電体材料で充填することをさらに含み得る。
上記の方法１５００のいくつかの例では、第１のチャネルを形成することは、第１の誘電体材料に、複数の第１のキャビティを形成することを含む。上記の方法１５００のいくつかの例では、複数の第１のキャビティを形成することは、複数のビアを通って、第１の層から第１の誘電体材料の一部を除去することを備える。上記の方法１５００のいくつかの例では、第１の誘電体材料の一部を除去することは、第１の誘電体材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る等方性エッチャントを適用することを備える。上記の方法１５００のいくつかの例では、第２のチャネルを形成することは、第１のチャネル内の電極材料に、複数の第２のキャビティを形成することを備える。
上記の方法１５００のいくつかの例では、複数の第２のキャビティを形成することは、複数のビアを通って、第１のチャネルから電極材料の一部を除去することを備える。上記の方法１５００のいくつかの例では、電極材料の一部を除去することは、電極材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る等方性エッチャントを適用することを備える。上記の方法１５００のいくつかの例では、スタックは、第２の誘電体材料を備える第２の層と、第１の層と第２の層との間の第３の層とをさらに含み、第３の層はカルコゲニド材料を備える。上記の方法のいくつかの例では、第２のチャネルを第１の誘電体材料で充填すると、第１の層に電極材料のループを生成する。
図１６は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１６００を示すフローチャートを示す。方法１６００の動作は、たとえば、図３から図７、図１３、および図１４を参照して、本明細書で説明される方法によって実施され得る。
ブロック１６０５において、スタックを通って導電性要素まで延在するビアホールが形成され得、スタックは、標的電極を備える。ブロック１６０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６０５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６１０において、ビアホールは、導電性材料で充填され得る。ブロック１６１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６１０の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６１５において、ビアホールから導電性材料の一部を除去して、ビアホールと標的電極との間に挿入された誘電体緩衝材を露出させることができる。ブロック１６１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６１５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６２０において、誘電体緩衝材を除去して、標的電極を露出させることができる。ブロック１６２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６２０の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６２５において、ビアホールは、標的電極を導電性要素と結合するために、導電性材料で充填され得る。ブロック１６２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６２５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１６００はまた、スタック内の異なる電極層にコンフォーマルライナを形成することを含み得る。場合によっては、方法１６００はまた、標的電極にギャップを形成することを含み得る。
上記の方法１６００のいくつかの例では、誘電体緩衝材を除去して標的電極を露出させると、標的電極を含む標的電極層内の第２の標的電極が同時に露出し、第２の標的電極は、標的電極に対するビアホールの反対側にある。上記の方法１６００のいくつかの例では、標的電極を導電性要素と結合させるためにビアホールを導電性材料で充填することは、標的電極を第２の標的電極と結合させることをさらに備える。上記の方法１６００のいくつかの例では、標的電極にギャップを形成することは、標的電極を通って異方的にエッチングすることを備える。上記の方法１６００のいくつかの例では、標的電極にギャップを形成することは、スタックを通って、少なくとも、標的電極を含む標的層まで延在する第２のビアホールを形成することと、第２のビアホールを通って、標的電極の一部を等方的に除去することとを備える。
図１７は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１７００を示すフローチャートを示す。方法１７００の動作は、たとえば、図３から図７、および図９を参照して、本明細書で説明される方法によって実施され得る。
ブロック１７０５において、メモリ層にメモリ材料を備えるスタックが形成され得る。ブロック１７０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７０５の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１７１０において、複数のビアホールが、スタックを通って形成され得る。ブロック１７１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７１０の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１７１５において、複数の誘電体プラグによって穿孔されたメモリ材料のシートは、複数のビアホールを誘電体材料で充填することによって形成され得る。ブロック１７１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７１５の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１７００はまた、スタックを通って複数の第２のビアホールを形成することと、メモリ材料のシートに追加の誘電体プラグを形成するために、複数の第２のビアホールを、第２の誘電体材料で充填することとを含み得る。場合によっては、方法１７００はまた、スタックの第１の層における誘電体材料に、第１のチャネルを形成することであって、第１のチャネルは、複数のビアホールと位置合わせされた、形成することと、第１のチャネル内の電極材料に、第１のチャネルよりも狭い場合がある第２のチャネルを形成することと、第２のチャネルを誘電体材料で充填することとを含み得る。場合によっては、方法１７００はまた、スタックを通って複数の第２のビアホールを形成することであって、複数の第２のビアホールは、複数のビアホールによって形成された第１の行に対応する第１の方向と交差する第２の方向にビアホールの第２の行を形成し、スタックは、第２の層に第２の誘電体材料を備える、形成することと、第２の誘電体材料に第３のチャネルを形成することであって、第３のチャネルは、複数の第２のビアホールと位置合わせされた、形成することと、第３のチャネルを電極材料で充填することと、第３のチャネル内の電極材料に、第３のチャネルよりも狭くなり得る第４のチャネルを形成することと、第４のチャネルを第２の誘電体材料で充填することとを含み得る。
上記の方法１７００のいくつかの例では、複数のビアホールは、第１の方向を有する第１の直線構成で配置され得る。上記の方法１７００のいくつかの例では、複数の第２のビアホールは、第１の方向と交差する第２の方向を有する第２の直線構成で配置され得る。上記の方法１７００のいくつかの例では、第２の方向は、第１の方向に直交し得る。上記の方法１７００のいくつかの例では、メモリ材料のシートは、誘電体プラグの行を備える。上記の方法１７００のいくつかの例では、誘電体プラグは、誘電体プラグの行に共通であり得る。
上記の方法１７００のいくつかの例では、第１のチャネルを形成することは、誘電体材料に複数の第１のキャビティを形成することを備え、複数の第１のキャビティの接する第１のキャビティが統合して第１のチャネルを形成する。上記の方法１７００のいくつかの例では、複数の第１のキャビティを形成することは、複数のビアホールを通って、誘電体材料の一部を、第１の層から除去することを備える。上記の方法１７００のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
図１８は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１８００を示すフローチャートを示す。方法１８００の動作は、たとえば、図３から図７、および図１０を参照して、本明細書で説明される方法によって実施され得る。
ブロック１８０５において、複数の第１のビアは、メモリ層にメモリ材料を備えるスタックの最上層を通って形成され得、各複数の第１のビアは、第１の方向に直線的に配置される。ブロック１８０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８０５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８１０において、複数の第２のビアがスタックの最上層を通って形成され得、各複数の第２のビアは、第１の方向とは異なる第２の方向に直線的に配置される。ブロック１８１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８１０の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８１５において、複数の第１のチャネルがメモリ材料に形成され得、各第１のチャネルは、複数の第１のビアと位置合わせされる。ブロック１８１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８１５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８２０において、複数の第２のチャネルがメモリ材料に形成され得、各第２のチャネルは、複数の第１のチャネルと交差する。ブロック１８２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８２０の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８２５において、複数の第１のチャネルおよび複数の第２のチャネルは、誘電体材料で充填することができる。ブロック１８２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８２５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
上記の方法１８００のいくつかの例では、複数の第２のチャネルを形成することは、メモリ層に複数のメモリ材料要素を形成し、各メモリ材料要素は、少なくとも４つの電極と結合される。上記の方法１８００のいくつかの例では、複数の第１のチャネルを形成することは、メモリ材料に複数の第１のキャビティを形成することを備え、各第１のキャビティは、第１のビアに対応し、複数の第１のビアに対応する接する第１のキャビティは、第１のチャネルを形成する。
図１９は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１９００を示すフローチャートを示す。方法１９００の動作は、たとえば、図３から図７、および図１１を参照して、本明細書で説明される方法によって実施され得る。
ブロック１９０５において、複数の第１のビアは、プレースホルダ層にプレースホルダ材料を備えるスタックの最上層を通って形成され得る。ブロック１９０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９０５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９１０において、第１のチャネルは、プレースホルダ材料に形成され得、第１のチャネルは、複数の第１のビアと位置合わせされる。ブロック１９１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９１０の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９１５において、第１のチャネルは、メモリ材料で充填され得る。ブロック１９１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９１５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９２０において、第２のチャネルは、第１のチャネル内のメモリ材料に形成され得、第２のチャネルは、第１のチャネルよりも狭い。ブロック１９２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９２０の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９２５において、第２のチャネルは、誘電体材料で充填することができる。ブロック１９２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９２５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１９００はまた、プレースホルダ層に第３のチャネルを形成することを含み得、第３のチャネルは、第１のチャネルとは異なる方向に延在し、第１のチャネル内のメモリ材料を、複数のメモリ材料要素に分離する。
上記の方法１９００のいくつかの例では、第１のチャネルを形成することは、プレースホルダ材料に複数の第１のキャビティを形成することを備え、接する第１のキャビティが統合して第１のチャネルを形成する。上記の方法１９００のいくつかの例では、複数の第１のキャビティを形成することは、複数の第１のビアを通って、プレースホルダ層からプレースホルダ材料の一部を除去することを備える。上記の方法１９００のいくつかの例では、第２のチャネルを形成することは、複数の第１のビアを通って、第１のチャネルからメモリ材料の一部を除去することを含む。上記の方法１９００のいくつかの例では、第２のチャネルを誘電体材料で充填することは、第２のチャネルにおける誘電体材料を取り囲むメモリ材料のバンドを生成する。
上記の方法１９００のいくつかの例では、第３のチャネルを形成することは、スタックの最上層を通って複数の第２のビアを形成することを備え、複数の第２のビアは、複数の第１のビアによって形成されたビアの第１の行と交差するビアの第２の行を形成する。上記の方法１９００のいくつかの例では、複数のメモリ材料要素の各メモリ材料要素は、少なくとも３つの電極と結合され得る。上記の方法１９００のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
図２０は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法２０００を示すフローチャートを示す。方法２０００の動作は、たとえば、図３から図７、および図１２を参照して、本明細書で説明される方法によって実施され得る。
ブロック２００５において、ビアは、プレースホルダ層を備えるスタックの最上層を通って形成され得る。ブロック２００５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２００５の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０１０において、プレースホルダ層内のキャビティは、ビアを通って形成され得る。ブロック２０１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０１０の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０１５において、キャビティは、メモリ材料で充填され得る。ブロック２０１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０１５の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０２０において、メモリ材料に第１のチャネルが形成され得、第１のチャネルは、第１の軸に沿ってプレースホルダ層でメモリ材料を個別の要素に分離する。ブロック２０２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０２０の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法２０００はまた、第１のチャネルを形成する前に、ビアを通ってメモリ材料の一部を除去して、プレースホルダ層にメモリ材料のリングを形成することを含み得、メモリ材料のリングは、（たとえば、基板に対して直交する方向である）ビアの垂直軸を取り囲む。場合によっては、方法２０００はまた、メモリ材料に第２のチャネルを形成することを含み得、第２のチャネルは、第１の軸とは異なる第２の軸に沿って、プレースホルダ層で、メモリ材料を、追加の個別の要素に分離する。
上記の方法２０００のいくつかの例では、第１のチャネルを形成することは、ビアを含む複数のビアを通って、プレースホルダ層からメモリ材料の一部を除去することを備える。上記の方法２０００のいくつかの例では、第２のチャネルを形成することは、４つのメモリ材料要素を生成し、各メモリ材料要素は曲面を有する。上記の方法２０００のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
上記の方法は、可能な実施を説明し、動作およびステップは、再配置、またはそうでなければ変形することができ、他の実施が可能であることに留意されたい。さらに、２つ以上の方法からの実施形態を組み合わせることもできる。
本明細書で説明される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはそれらの任意の組合せによって表され得る。一部の図面では、信号を単一の信号として例示し得るが、当業者は、信号が、信号のバスを表すことができ、バスが、様々なビット幅を有し得ることを理解するであろう。
「電子的通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を称する。これには、コンポーネント間の直接接続を含む場合と、中間コンポーネントを含む場合とがある。電子的に通信している、または互いに結合されたコンポーネントは、（たとえば、通電回路内において）電子または信号を能動的に交換している場合があるか、または（たとえば、非通電回路内において）電子または信号を能動的に交換していない場合があるが、回路が通電されると、電子または信号を交換するように構成および動作可能であり得る。例として、スイッチ（たとえば、トランジスタ）を通って物理的に接続された２つのコンポーネントは、電子的に通信しているか、またはスイッチの状態（すなわち、開または閉）に関わらず結合され得る。
本明細書で使用される場合、「実質的に」という用語は、変更された特性（たとえば、その用語によって実質的に変形された動詞または形容詞）が絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。
本明細書で使用される場合、「電極」という用語は、導電体を称する場合があり、場合によっては、メモリセル、またはメモリアレイの他のコンポーネントへの電気接点として適用され得る。電極は、メモリデバイス１００の要素またはコンポーネント間に導電経路を提供するトレース、ワイヤ、導電ライン、導電層などを含み得る。
カルコゲニド材料は、元素であるＳ、Ｓｅ、およびＴｅの少なくとも１つを含む材料または合金であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｉ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。カルコゲニド材料および合金の例は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらに限定されない。本明細書で使用されるハイフンでつながれた化学組成表記は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含むことができ、ここで、ｘおよびｙは、任意の正の整数であり得る。可変抵抗材料の他の例には、二元金属酸化物材料、または２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む混合原子価酸化物が含まれ得る。実施形態は、特定の可変抵抗材料、またはメモリセルのメモリコンポーネントに関連する材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリコンポーネントを形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
「絶縁された」という用語は、電子が現在、それらの間を流れることができないコンポーネント間の関係を称し、コンポーネント間に開回路がある場合、コンポーネントは互いに絶縁される。たとえば、スイッチによって物理的に接続されている２つのコンポーネントは、スイッチが開いているときに互いに絶縁され得る。
メモリデバイス１００を含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオン絶縁体（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電率は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用するドーピングによって制御され得る。ドーピングは、基板の最初の形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって実行され得る。
本明細書で論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端子デバイスを備え得る。端子は、たとえば金属のような導電性材料を通って他の電子要素へ接続され得る。ソースおよびドレインは導電性であり得、高濃度にドープされた、たとえば縮退した半導体領域を備え得る。ソースおよびドレインは、軽くドープされた半導体領域、またはチャネルによって分離され得る。チャネルがｎ型である場合（すなわち、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である場合（すなわち、多数キャリアが正孔である場合）、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物でキャップされ得る。チャネル導電率は、ゲートに電圧を印加することによって制御され得る。たとえば、正の電圧または負の電圧を、それぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、チャネルが導電性になり得る。トランジスタのしきい電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ」になり得る。トランジスタのしきい電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ」になり得る。
本明細書で説明される説明は、添付の図面に関連して、例示的な構成を説明しており、実施され得る、または特許請求の範囲内にあるすべての例を表す訳ではない。本明細書で使用される「例示的」という用語は、「例、実例、または例示として役立つ」ことを意味し、「他の例よりも好ましい」または「有利」を意味する訳ではない。詳細な説明は、説明される技術の理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしで実行され得る。いくつかの事例では、説明される例の概念を曖昧にしないために、よく知られている構造とデバイスがブロック図の形式で示される。
添付の図面において、同様のコンポーネントまたは特徴は、同じ参照ラベルを有し得る。さらに、同じタイプの様々なコンポーネントは、参照ラベルの後にダッシュを付け、類似のコンポーネントを区別する第２のラベルを付けることで区別され得る。明細書で第１の参照ラベルのみが使用されている場合、その説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントのいずれかに適用可能である。
本明細書で説明される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはそれらの任意の組合せによって表され得る。
本明細書の開示に関連して説明される様々な例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、または本明細書に説明される機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携された１つまたは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施され得る。
本明細書で説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして格納または送信され得る。他の例および実施は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質上、上記の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組合せによって実行されるソフトウェアを使用して実施することができる。機能を実施する特徴はまた、機能の一部が異なる物理的位置において実施されるように分散されることを含めて、様々な位置に物理的に位置し得る。また、特許請求の範囲を含め、本明細書で使用される場合、アイテムのリスト（たとえば、「〜のうちの少なくとも１つ」または「〜のうちの１つまたは複数」などの句で始まるアイテムのリスト）で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示す。また、本明細書で使用される場合、「〜に基づく」という句は、閉じた一連の条件への言及として解釈されるべきではない。たとえば、「条件Ａに基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用される場合、「〜に基づく」という句は、「〜に少なくとも部分的に基づく」という句と同様に解釈されるものとする。
コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。非一時的な記憶媒体は、汎用または専用目的のコンピュータによってアクセスできる任意の利用可能な媒体であり得る。例として、限定されないが、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラム可能な読取専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、または、命令またはデータ構造の形式で、所望のプログラムコード手段を伝送または格納するために使用でき、汎用または専用目的のコンピュータ、または汎用または専用目的のプロセッサからアクセスできる、任意の他の非一時的な媒体を備えることができる。また、いずれの接続も、コンピュータ可読媒体と適切に命名される。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術が、媒体の定義に含まれる。本明細書で使用されるディスクおよびディスクには、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクが含まれ、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生する一方、ディスク（ｄｉｓｃ）はレーザを使用して光学的にデータを再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変形は、当業者には容易に明らかであり、本明細書で定義される一般原理は、本開示の範囲から逸脱することなく他のバリエーションに適用することができる。したがって、本開示は、本明細書で説明される例および設計に限定されず、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
相互参照
本特許出願は、２０１８年４月２４日に出願された「ＣＲＯＳＳ−ＰＯＩＮＴ ＭＥＭＯＲＹ ＡＲＲＡＹ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ（クロスポイントメモリアレイおよび関連する製造技法）」と題された、ＣＡＳＴＲＯらによる米国特許出願第１５／９６１，５４７号に対する優先権を主張する、２０１９年３月２８日に出願された「ＣＲＯＳＳ−ＰＯＩＮＴ ＭＥＭＯＲＹ ＡＲＲＡＹ ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥＳ（クロスポイントメモリアレイおよび関連する製造技法）」と題された、ＣＡＳＴＲＯらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０２４５３３の優先権を主張し、これらのそれぞれは、譲受人に譲渡され、また、参照によりその全体が本明細書に明示的に組み込まれる。
以下は、一般に、メモリアレイを形成することに関し、より具体的には、クロスポイントメモリアレイおよび関連する製造技法に関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのような様々な電子デバイスに情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって格納される。たとえば、バイナリデバイスには、２つの状態があり、多くの場合、論理「１」または論理「０」で示される。他のシステムでは、３つ以上の状態が格納され得る。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み取るか、または感知することができる。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムすることができる。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）などを含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性メモリセルまたは不揮発性メモリセルを含むことができる。不揮発性メモリセルは、外部電源がない場合でも、格納された論理状態を長期間維持できる。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに格納状態を失う場合がある。
一般に、メモリデバイスの改善は、他のメトリックの中でもとりわけ、メモリセル密度の増加、読取／書込速度の増加、信頼性の増加、データ保持の増加、電力消費の低減、または製造コストの低減を含み得る。メモリデバイスのサイズを増加することなく、メモリセル密度を高め、ビット毎のコストを低減するために、単位エリアあたりより多くのメモリセルを構築することが所望され得る。メモリセル密度が増加したメモリデバイスを含む、メモリデバイスを製造するための改善された技法（たとえば、より高速で低コスト）もまた所望され得る。
本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするメモリセルの３次元アレイを含むメモリデバイスの例示的な図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元メモリアレイの例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的な製造技法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３次元クロスポイントメモリアレイ構造を形成する例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄクロスポイントメモリアレイ構造の例を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするソケット領域の例示的なレイアウトを示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートするソケット領域で接続を行う例示的な方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。 本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする方法を示す図である。
単位エリアあたりより多くのメモリセルを構築することは、メモリデバイス内のメモリセルのエリア密度を増加させ得る。メモリセルのエリア密度の増加は、メモリデバイスの低いビット毎コスト、および／または、固定コストでの高いメモリ容量を促進し得る。メモリセルの２つ以上の２次元（２Ｄ）アレイの３次元（３Ｄ）一体化は、メモリセルの様々な特徴サイズの縮小に関連し得る困難を低減しながら、エリア密度を増加させ得る。場合によっては、メモリセルの２Ｄアレイは、メモリセルのデッキと称され得、メモリセルの複数のデッキの３Ｄ一体化は、メモリセルの単一のデッキの構築に関連する処理ステップの繰返しを含み得る。たとえば、メモリセルの１つのデッキを構築するために使用されるステップの少なくともいくつかは、メモリセルの連続する各デッキが、以前に構築されたメモリセルのデッキの最上部の上に構築されるので、複数回繰り返され得る。処理ステップのそのような繰返しは、たとえば、比較的多数のフォトマスキングまたは他の処理ステップによって、製造コストの増加をもたらし得るので、そうでない場合には３Ｄ一体化に関連する可能性がある利点を相殺し得る。
本明細書で説明される技法、方法、および関連するデバイスは、複合スタックの最上層において形成されたビア（たとえば、アクセスビア）のパターンを使用して、関連する構造（たとえば、電極）とともに、メモリセルの２つ以上のデッキの同時構築を容易にすることに関連し得、これにより、少ない数の処理ステップ（たとえば、フォトマスキングステップ）を使用しながら、複合スタック内に３Ｄメモリデバイスを構築することを容易にし得る。たとえば、本明細書で説明される技法、方法、および関連するデバイスは、ビアのパターンに基づいて、埋込層に元々含まれていた材料を選択的に除去および置換することによって、埋込層と称され得る下位層における様々な構造（たとえば、電極、メモリセル、誘電体緩衝材など）の形成を提供し得る。さらに、本明細書で説明される技法、方法、および関連するデバイスは、複数の埋込層における同様の構造の同時形成を容易にし得、それにより、３Ｄメモリデバイスの製造に関連するフォトマスキングまたは他の処理ステップの数を低減する。これは、３Ｄメモリデバイスの製造コストを低減し、当業者によって理解され得る他の利益をもたらし得る。本明細書で使用される場合、ビアは、開口部、すなわち、導電性ではない可能性のある材料を含む材料で、後に充填される開口部を称し得る。
本明細書で説明される技法、方法、および関連するデバイスは、クロスポイントアーキテクチャに配置されたメモリセルの複数のデッキを構築するのに適切であり得る。たとえば、クロスポイントアーキテクチャにおけるメモリセルの各デッキは、第１の平面内に複数の第１のアクセスライン（たとえば、ワードライン）と、第２の平面内に複数の第２のアクセスライン（たとえば、ビットライン）とを含み得、第１のアクセスラインおよび第２のアクセスラインは、異なる方向に延在し、たとえば、第１のアクセスラインは、第２のアクセスラインに対して実質的に垂直であり得る。第１のアクセスラインおよび第２のアクセスラインのトポロジカルな各クロスポイントは、メモリセルに対応し得る。したがって、クロスポイントアーキテクチャにおけるメモリセルのデッキは、アクセスラインのトポロジカルなクロスポイント（たとえば、アクセスラインの３Ｄグリッド構造）に配置された複数のメモリセルを有するメモリアレイを含み得る。
様々なメモリ技術は、クロスポイントアーキテクチャに適し得る様々な形態のメモリコンポーネント（たとえば、位相変化メモリ（ＰＣＭ）技術、または導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）技術における抵抗性コンポーネント、または強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）技術における容量性コンポーネント）を含み得る。場合によっては、クロスポイントアーキテクチャにおけるメモリセルは、選択コンポーネント（たとえば、薄膜スイッチデバイス）およびメモリコンポーネントを含み得る。他の場合には、クロスポイントアーキテクチャにおけるメモリセルは、個別の選択コンポーネントを必要としない場合があり、たとえば、メモリセルは、自己選択メモリセルである場合がある。
本明細書で説明される技法、方法、および関連するデバイスは、第１の層および第２の層を含む複合スタックの第１の層に、第１のアクセスラインのセットを、第２の層に、第２のアクセスラインの別のセットを構築することに関連し得る。第１のアクセスラインおよび第２のアクセスラインは、第１のアクセスラインと第２のアクセスラインとの間の各クロスポイントが、メモリコンポーネントが占有するための空間を含み得るように、トポロジカルに交差し得る。たとえば、複合スタックは、第１の層と第２の層との間にメモリ層を含むように構成され得る。第１の層は、第１の誘電体材料を備え得、第１の誘電体材料の一部は、導電性材料（たとえば、電極材料）で置換され、第１の層に、第１のアクセスラインのセットを形成し得る。同様に、第２のアクセスラインの別のセットは、本明細書で説明される製造技法により、第２の層において形成され得る。
第１の層において第１のアクセスラインのセットを構築するために、スタックの最上層において形成された第１のビアのセットを使用して、スタックを通ってビアホールを形成し得る。第１のビアは、第１の方向（たとえば、平面内の水平方向）に一行に配置され得る。ビアホールは、最上層の下に位置する第１の層の第１の誘電体材料へのアクセスを提供し得る。等方性エッチングステップは、ビアホールを通って第１の誘電体材料の一部を選択的に除去することにより、第１の層に一連のキャビティを生成し得る。合同な（congruent）キャビティ（たとえば、隣接するキャビティ）が重なり合うと、合同なキャビティが統合（merge to）して、第１の層に第１のチャネルを形成し得る。その後、導電性材料（たとえば、電極材料）は、ビアホールを通って第１の層において第１のチャネルを充填し得る。
次に、第２のチャネルは、第１のビアの同じセット（および関連するビアホール）を使用して、第１のチャネル内の電極材料に形成され得る。その後、誘電体材料が、第２のチャネルを充填し得る。第２のチャネルの幅は、第１のチャネルの幅よりも小さい場合があり、したがって、電極材料の一部が、第１のチャネルの縁に沿って残り、それにより、第１の層において形成された電極材料のバンド（または、細長いループ、またはレーストラック）を形成し得る。電極材料のバンドは、その後、切断され得（たとえば、ループの短端が除去され得るか、さもなければループの長辺から分離され得）、それにより、第１のアクセスラインのセット（たとえば、平面内の水平方向のワードラインのセット）を形成する。スタックが１つまたは複数の第１の層を含む場合、製造技法を使用して、第１のアクセスラインの１つまたは複数のセット（たとえば、各セットがそれぞれの第１の層において形成された、ワードラインの１つまたは複数のセット）が同時に形成され得る。
同様の処理ステップは、第２の層において第２のアクセスラインのセットを構築するために繰り返され得る。第２のビアのセットは、第１のビアのセットとは異なる方向に（たとえば、平面内の垂直方向に）一行に配置され得、これにより、第２のビアは、第１のアクセスラインとは異なる方向に延在する第２の層において、第２のアクセスラインのセット（たとえば、第２の層におけるビットラインのセットであり、ビットラインのセットにおけるビットラインは、第１の層におけるワードラインのセットにおけるワードラインに直交する）を形成するために使用され得る。スタックが１つまたは複数の第２の層を含む場合、第２のアクセスラインの１つまたは複数のセット（たとえば、各セットが、第２の層において形成される、ビットラインの１つまたは複数のセット）は、本明細書で説明される製造技法を使用して同時に形成され得る。
上記のように、複合スタックは、第１の層と第２の層との間にメモリ層を含み得る。場合によっては、最初のスタックに含まれるメモリ層は、メモリ材料（たとえば、カルコゲニド材料）のシートを備える。他の場合には、最初のスタックに含まれるメモリ層は、プレースホルダ材料（たとえば、誘電体材料）を含み得、その一部は、製造プロセスの後の段階（たとえば、スタックの他の層のアクセスラインの３Ｄグリッド構造を形成した後）において、メモリ材料と置換され得る。
最初のスタックに含まれるメモリ層が、メモリ材料のシートを備える場合、メモリ材料のシートは、３Ｄクロスポイントアレイ構造を形成するために使用される後続の処理ステップによって変形され得る。場合によっては、メモリ材料のシートは、複数の誘電体プラグ（たとえば、誘電体材料で充填されたビアホール）で穿孔され得る。複数の誘電体プラグのパターンは、第１のビアおよび第２のビアのパターンに対応し得る。すなわち、複数の誘電体プラグは、第１のビアを使用して第１のアクセスライン（たとえば、ワードライン）を、第２のビアを使用して第２のアクセスライン（たとえば、ビットライン）を形成した結果であり得る。他の場合には、メモリ材料のシートは、第１のビアおよび第２のビアを使用してメモリ材料に形成されたチャネルによって、複数のメモリ材料要素にセグメント化され得る。場合によっては、各メモリ材料要素は、３Ｄ長方形形状であり得る。さらに、各メモリ要素はまた、少なくとも４つの電極（たとえば、上から２つの電極および下から２つの電極）と結合され得、その結果、メモリ材料要素毎に４つのメモリセルとなる。
最初のスタックに含まれるメモリ層がプレースホルダ材料（たとえば、誘電体材料）を備えている場合、第１のビアのセットまたは第２のビアのセットのいずれかを使用して、メモリ層においてプレースホルダ材料内に、メモリ材料のレーストラック（たとえば、バンド）を形成することができる。メモリ層においてメモリ材料のバンドを形成することに関連する処理ステップは、第１（または第２）の層において電極材料のバンドを形成することに関連する処理ステップと同様であり得るが、第１のチャネルは、（たとえば、電極材料で充填されるのとは対照的に）メモリ材料で充填される。メモリ材料のバンドが、（たとえば、第１のビアを使用して）メモリ層において形成された後、メモリ材料のバンドは、他のビアのセットを使用して（たとえば、第２のビアを使用して）チャネルを形成することによって、複数のメモリ材料要素にセグメント化され得、チャネルは、メモリ材料のバンドと交差し、したがって、メモリ材料のバンドを、複数の個別のメモリ材料要素に分割する。場合によっては、各メモリ材料要素は、３Ｄバー形状であり得る。さらに、各メモリ要素はまた、少なくとも３つの電極（たとえば、上から２つの電極および下から１つの電極、またはその逆）と結合され得、その結果、メモリ材料要素毎に２つのメモリセルとなる。
場合によっては、最初のスタックに含まれるメモリ層が、プレースホルダ材料（たとえば、誘電体材料）を備える場合、共通ビア（たとえば、それぞれが、第１の方向に一行に配置された第１のビアのセットと、第２の方向に一行に配置された第２のビアのセットとの両方の一部であり得る複数のビア）のセットを使用して、メモリ層においてメモリ材料の３Ｄディスクのセットを形成することができ、各共通ビアは、メモリ層においてメモリ材料の１つの３Ｄディスクを形成するために使用される。その後、メモリ材料の３Ｄディスクのそれぞれは、対応する共通ビアを含む第１のビアのセットおよび第２のビアのセットを使用して、４つの個別のメモリ材料要素にセグメント化され得る。たとえば、第１のビアのセットを使用して、メモリ材料の３Ｄディスクを第１の方向に分割する（たとえば、二等分する）第１のチャネルを形成でき、第２のビアのセットを使用して、メモリ材料の３Ｄディスクを第２の方向に分割する（たとえば、二等分する）第２のチャネルを形成できる。４つの個別のメモリ材料要素のそれぞれは、曲面を有し得、これは、４つの個別のメモリ材料要素が形成された３Ｄディスクの外面に対応し得る。場合によっては、４つの個別のメモリ材料要素のそれぞれが、３Ｄウェッジ（たとえば、パイスライス）形状であり得る。さらに、各メモリ要素は、少なくとも２つの電極（たとえば、上から１つの電極および下から１つの電極）と結合され得、メモリ材料要素毎に１つのメモリセルとなる。
第１のビアおよび第２のビアのサブセットは、メモリデバイスのソケット領域で使用され得る。３Ｄクロスポイントメモリアレイアーキテクチャの文脈では、ソケット領域は、メモリアレイのアクセスラインと、メモリデバイスの他のコンポーネント（たとえば、デコーダ、感知コンポーネント）との間の電気的接続を提供するように構成された構造を含み得る。場合によっては、ソケット領域は、電気的絶縁の目的でギャップを有する構造を含み得る。
場合によっては、第１のビアおよび第２のビアのサブセットを使用して、電極層において標的電極材料の一部を等方的にエッチングすることによって、標的電極（たとえば、ワードラインまたはビットラインなどのアクセスライン）にそのようなギャップを生成することができる。場合によっては、開口部を有するフォトマスクを使用して、標的電極材料を異方性エッチングすることによって、そのようなギャップを生成することができる。
アクセスラインと、メモリデバイスの他のコンポーネントとの間の接続を行うために、第１のビアまたは第２のビアのサブセットを使用して、スタックを通って延在するビアホールを形成することができる。ビアホールは、導電性材料で充填され得、エッチングステップは、導電性材料の一部を除去して、標的層において誘電体緩衝材を露出させ得る。誘電体緩衝材は、第１のチャネルから電極材料を部分的に除去した後、第２のチャネル（たとえば、電極材料のバンドによって取り囲まれるあるポイントにおけるチャネル）を充填するために使用され得る誘電体材料に対応し得る。誘電体緩衝材が除去され、導電性材料をビアホール内の空間に充填して、標的層における標的電極材料を、メモリデバイスの他のコンポーネントのノードに電気的に結合させることができる。したがって、ギャップおよび相互接続を含むソケット領域は、第１のビアおよび第２のビアのパターンを使用して形成され得る。
上記で紹介された開示の特徴は、クロスポイントアーキテクチャで構成されたメモリアレイの文脈で以下にさらに説明される。次に、クロスポイントメモリアレイを製造するための構造および技法の特定の例について説明する。開示のこれらおよび他の特徴は、クロスポイントメモリアレイおよび関連する製造技法に関連する装置図、形成方法図、およびフローチャートを参照してさらに例示および説明される。
図１は、本開示の実施形態によって、クロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なメモリデバイス１００を例示する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネントおよび特徴を例示する代表図である。したがって、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的相互関係を説明するために示されていることを理解されたい。図１の例示的な例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を格納するようにプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１として示される２つの状態を格納するようにプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態を格納するように構成され得る。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルを含み得る。メモリセル１０５はまた、別のタイプのメモリセル、たとえば、３Ｄ ＸＰｏｉｎｔＴＭメモリセル、ストレージコンポーネントおよび選択コンポーネントを含むＰＣＭセル、ＣＢＲＡＭセル、またはＦｅＲＡＭセルを含み得ることが理解されるべきである。図１に含まれるいくつかの要素は、数値指標でラベル付けされているが、他の対応する要素はラベル付けされていない。しかしながら、示された特徴の可視性および明瞭さを高めるために、同じであるか、類似していると理解される。
３Ｄメモリアレイ１０２は、互いの最上部の上に形成された２つ以上の２次元（２Ｄ）メモリアレイを含み得る。これにより、単一の２Ｄアレイと比較して、単一のダイまたは基板上に配置または生成できるメモリセルの数が増える可能性があり、これにより、製造コストが低減されるか、メモリデバイスの性能を向上させるか、またはその両方が可能となり得る。図１に示される例では、メモリアレイ１０２は、２つのレベルのメモリセル１０５（たとえば、メモリセル１０５−ａおよびメモリセル１０５−ｂ）を含み、したがって、３Ｄメモリアレイと見なされ得る。しかしながら、レベルの数は２つに制限されない場合があり、他の例は、追加のレベルを含むことができる。各レベルは、メモリセル１０５が、各レベルにわたって互いに（正確に、重なり合って、またはほぼ）位置合わせされ得、したがって、メモリセルスタック１４５を形成するように位置合わせまたは配置され得る。
いくつかの実施形態では、メモリセル１０５の各行は、ワードライン１１０に接続され、メモリセル１０５の各列は、ビットライン１１５に接続される。ワードライン１１０とビットライン１１５との両方は、一般にアクセスラインと称され得る。さらに、アクセスラインは、メモリデバイス１００の１つのデッキにおいて、１つまたは複数のメモリセル１０５の（たとえば、アクセスラインの下のメモリセル１０５の）ワードライン１１０として、およびメモリデバイスの別のデッキにおいて、１つまたは複数のメモリセル１０５の（たとえば、アクセスラインの上のメモリセル１０５の）ビットライン１１５として機能し得る。したがって、ワードラインおよびビットライン、またはそれらの類似物への参照は、理解や動作を失うことなく置換可能である。ワードライン１１０およびビットライン１１５は、互いに実質的に垂直であり得、メモリセルのアレイをサポートし得る。
一般に、１つのメモリセル１０５は、ワードライン１１０およびビットライン１１５などの２つのアクセスラインの交点に位置し得る。この交点は、メモリセル１０５のアドレスと称され得る。標的メモリセル１０５は、通電された（たとえば、アクティブ化された）ワードライン１１０と、通電された（たとえば、アクティブ化された）ビットライン１１５との交点に位置するメモリセル１０５であり得る。すなわち、ワードライン１１０およびビットライン１１５は、それらの交点においてメモリセル１０５を読み書きするために、両方とも通電され得る。同じワードライン１１０またはビットライン１１５と電子的に通信している（たとえば、接続されている）他のメモリセル１０５は、非標的メモリセル１０５と称され得る。
図１に示されるように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビットライン１１５などの共通の導電ラインを共有し得る。すなわち、ビットライン１１５は、上位メモリセル１０５−ｂおよび下位メモリセル１０５−ａと結合され得る。他の構成が可能であり得、たとえば、第３の層（図示せず）は、ワードライン１１０を、上位メモリセル１０５−ｂと共有し得る。
場合によっては、電極は、メモリセル１０５をワードライン１１０またはビットライン１１５に結合し得る。電極という用語は、導電体を称する場合があり、メモリデバイス１００の要素またはコンポーネント間に導電経路を提供するトレース、ワイヤ、導電ライン、導電層などを含み得る。したがって、電極という用語は、場合によっては、ワードライン１１０またはビットライン１１５などのアクセスライン、ならびに場合によっては、アクセスラインとメモリセル１０５との間の電気接点として適用される追加の導電性要素を称し得る。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を備え得る。第１の電極は、カルコゲニド材料をワードライン１１０に結合させることができ、第２の電極は、カルコゲニド材料をビットライン１１５に結合させることができる。第１の電極および第２の電極は、同じ材料（たとえば、炭素）または異なる材料であり得る。他の実施形態では、メモリセル１０５は、１つまたは複数のアクセスラインと直接結合され得、アクセスライン以外の電極は省略され得る。
ワードライン１１０およびディジットライン１１５をアクティブ化または選択することによって、メモリセル１０５に対して読取および書込などの動作が実行され得る。ワードライン１１０またはディジットライン１１５をアクティブ化または選択することは、それぞれのラインに電圧を印加することを含み得る。ワードライン１１０およびディジットライン１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金、化合物などの導電性材料からなり得る。
いくつかのアーキテクチャでは、セルの論理格納デバイス（たとえば、ＣＢＲＡＭセルの抵抗性コンポーネント、ＦｅＲＡＭセルの容量性コンポーネント）は、選択コンポーネントによってディジットラインから電気的に絶縁され得る。ワードライン１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。たとえば、選択コンポーネントは、トランジスタであり得、ワードライン１１０は、トランジスタのゲートに接続され得る。あるいは、選択コンポーネントは、カルコゲニド材料を備え得る可変抵抗コンポーネントであり得る。ワードライン１１０をアクティブ化すると、メモリセル１０５の論理格納デバイスと、その対応するディジットライン１１５との間に、電気的接続または閉回路が生じ得る。次に、ディジットラインにアクセスして、メモリセル１０５の読取または書込を行うことができる。メモリセル１０５を選択すると、結果として生じる信号を使用して、格納された論理状態を判定することができる。場合によっては、第１の論理状態は、メモリセル１０５を通る電流がないか、または無視できるほど小さい電流に対応し得るが、第２の論理状態は、有限電流に対応し得る。
場合によっては、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含み得、個別の選択コンポーネントは省略され得る。したがって、自己選択メモリセルの１つの端子は、ワードライン１１０に電気的に接続され得、自己選択メモリセルの他方の端子は、ディジットライン１１５に電気的に接続され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通って制御することができる。たとえば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワードライン１１０をアクティブ化することができる。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取り、適切なディジットライン１１５をアクティブ化することができる。たとえば、メモリアレイ１０２は、ＷＬ＿１からＷＬ＿Ｍとラベル付けされた複数のワードライン１１０、およびＤＬ＿１からＤＬ＿Ｎとラベル付けされた複数のディジットライン１１５を含むことができ、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワードライン１１０およびディジットライン１１５、たとえば、ＷＬ＿２およびＤＬ＿３をアクティブ化することによって、それらの交点にあるメモリセル１０５にアクセスすることができる。
アクセスすると、メモリセル１０５は、感知コンポーネント１２５によって読み取られるか、または感知されて、メモリセル１０５の格納された状態を判定することができる。たとえば、電圧が（対応するワードライン１１０およびビットライン１１５を使用して）メモリセル１０５に印加され得、結果として生じるメモリセル１０５を通る電流の存在は、印加電圧と、メモリセル１０５のしきい電圧とに依存し得る。場合によっては、２つ以上の電圧が印加されることがある。さらに、印加された電圧が、電流の流れをもたらさない場合、電流が感知コンポーネント１２５によって検出されるまで、他の電圧が印加され得る。電流が流れる結果となった電圧を評価することにより、メモリセル１０５の格納された論理状態が判定され得る。場合によっては、電流が検出されるまで電圧の大きさが増加することがある。他の場合には、電流が検出されるまで、所定の電圧が連続的に印加されることがある。同様に、電流をメモリセル１０５に印加することができ、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗またはしきい電圧に依存し得る。
場合によっては、メモリセル１０５（たとえば、自己選択メモリセル）は、カルコゲニド材料を備え得る。自己選択メモリセルのカルコゲニド材料は、自己選択メモリセルの動作中にアモルファス状態のままであり得る。場合によっては、自己選択メモリセルを動作させることは、自己選択メモリセルの特定のしきい電圧を決定するために、自己選択メモリセルに様々な形状のプログラミングパルスを適用することを含み得る。すなわち、自己選択メモリセルのしきい電圧は、プログラミングパルスの形状を変更することによって変更でき、これにより、アモルファス状態のカルコゲニド材料の局所的な組成を変える可能性がある。自己選択メモリセルの特定のしきい電圧は、様々な形状の読取パルスを自己選択メモリセルに適用することによって決定され得る。たとえば、読取パルスの印加電圧が、自己選択メモリセルの特定のしきい電圧を超えると、有限量の電流が、自己選択メモリセルを流れ得る。同様に、読取パルスの印加電圧が、自己選択メモリセルの特定のしきい電圧よりも低い場合、感知できる量の電流が自己選択メモリセルを流れることはない。いくつかの実施形態では、感知コンポーネント１２５は、メモリセル１０５を通る電流の流れまたはその欠如を検出することによって、選択されたメモリセル１０５に格納された情報を読み取ることができる。このようにして、メモリセル１０５（たとえば、自己選択メモリセル）は、カルコゲニド材料に関連するしきい電圧レベル（たとえば、２つのしきい電圧レベル）に基づいて１ビットのデータを格納することができ、しきい電圧レベルでは、メモリセル１０５によって格納された論理状態を示す電流が、メモリセル１０５を通って流れる。場合によっては、メモリセル１０５は、特定の数の異なるしきい電圧レベル（たとえば、３つ以上のしきい電圧レベル）を示し得、それにより、２ビット以上のデータを格納する。
感知コンポーネント１２５は、ラッチングと称され得る、感知されたメモリセル１０５に関連する信号の差を検出および増幅するために、様々なトランジスタまたは増幅器を含み得る。次に、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通って出力され得る。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続され得るか、またはそれらと電子的に通信し得る。図１はまた、感知コンポーネント１２５−ａを（破線のボックス内に）配置する代替オプションを示す。当業者は、感知コンポーネント１２５が、その機能的目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを理解するであろう。
メモリセル１０５は、関連するワードライン１１０およびディジットライン１１５を同様にアクティブ化することによって設定または書込することができ、少なくとも１つの論理値をメモリセル１０５に格納することができる。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、たとえば、入力／出力１３５を受け入れることができる。
いくつかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、格納された論理状態を劣化または破壊する可能性があり、再書込またはリフレッシュ動作を実行して、元の論理状態をメモリセル１０５に戻すことができる。たとえば、ＤＲＡＭでは、感知動作中にコンデンサが部分的または完全に放電され、格納されている論理状態が破損する可能性があるため、感知動作後に論理状態が再書込され得る。さらに、いくつかのメモリアーキテクチャでは、単一のワードライン１１０をアクティブ化すると、（たとえば、ワードライン１１０と結合された）行内のすべてのメモリセルが放電される可能性があるので、行内のいくつかまたはすべてのメモリセル１０５を再書込する必要があり得る。しかし、自己選択メモリ、ＰＣＭ、ＣＢＲＡＭ、ＦｅＲＡＭ、またはＮＡＮＤメモリなどの不揮発性メモリでは、メモリセル１０５にアクセスすることは、論理状態を破壊しない場合があり、したがって、メモリセル１０５は、アクセス後に、再書込を必要としない場合がある。
メモリコントローラ１４０は、様々なコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通って、メモリセル１０５の動作（たとえば、読取、書込、再書込、リフレッシュ、放電）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数は、メモリコントローラ１４０と同じ場所に位置し得る。メモリコントローラ１４０は、所望のワードライン１１０およびディジットライン１１５をアクティブ化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成および制御することができる。一般に、本明細書で論じられる印加電圧または電流の振幅、形状、極性、および／または持続時間は、調整または変更され得、メモリデバイス１００の動作で論じられる様々な動作に対して異なり得る。さらに、メモリアレイ１０２内の１つ、複数、またはすべてのメモリセル１０５に同時にアクセスすることができ、たとえば、メモリアレイ１０２の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが、単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
本明細書で説明される製造技法を使用して、いくつかの態様を同時に含むメモリデバイス１００の態様を形成することができる。たとえば、本明細書で説明される製造技法を使用して、任意の数の追加層（図示せず）におけるワードラインと同様に、（図１においてＷＬ＿Ｔ１としてラベル付けされる）上位ワードライン１１０を形成すると同時に、（図１においてＷＬ＿Ｂ１としてラベル付けされる）下位ワードライン１１０を形成することができる。下位ワードライン１１０と上位ワードライン１１０との両方は、最初は同じ誘電体材料を備える層に配置され得、単一のビアパターンが、１つまたは複数の処理ステップのために使用され得、たとえば、誘電体材料の一部を除去し、それを導電性材料で置換し、それぞれの層において下位レベルのワードライン１１０と上位レベルのワードライン１１０とを同時に形成する。同様に、本明細書で説明される製造技法を使用して、任意の数のメモリセルの追加のデッキ（図示せず）におけるメモリセル１０５と同様に、上位メモリセル１０５（たとえば、図１において白丸で例示されるメモリセル１０５−ｂ）を形成すると同時に、下位メモリセル１０５（たとえば、図１において黒丸で例示されるメモリセル１０５−ａ）を形成することができる。
図２は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法をサポートする３Ｄメモリアレイ２０２の例を例示する。メモリアレイ２０２は、図１を参照して説明されるメモリアレイ１０２の一部の例であり得る。メモリアレイ２０２は、基板２０４上に配置されたメモリセルの第１のアレイまたはデッキ２０５−ａと、第１のアレイまたはデッキ２０５−ａの最上部の上にあるメモリセルの第２のアレイまたはデッキ２０５−ｂとを含み得る。メモリアレイ２０２はまた、図１を参照して説明されるように、ワードライン１１０およびビットライン１１５の例であり得るワードライン１１０−ａとワードライン１１０−ｂ、およびビットライン１１５−ａを含み得る。図２に示される例示的な例におけるように、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂのメモリセルはそれぞれ、自己選択メモリセルを含み得る。いくつかの例では、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂのメモリセルはそれぞれ、クロスポイントアーキテクチャに適し得る別のタイプのメモリセル、たとえば、ＣＢＲＡＭセルまたはＦｅＲＡＭセルを含み得る。図２に含まれるいくつかの要素は、数値指標でラベル付けされているが、他の対応する要素はラベル付けされていない。しかしながら、示された特徴の可視性および明瞭さを高めるために、同じであるか、類似していると理解される。
場合によっては、第１のデッキ２０５−ａの自己選択メモリセルはそれぞれ、第１の電極２１５−ａ、カルコゲニド材料２２０−ａ、および第２の電極２２５−ａを含み得る。さらに、第２のメモリデッキ２０５−ｂの自己選択メモリセルはそれぞれ、第１の電極２１５−ｂ、カルコゲニド材料２２０−ｂ、および第２の電極２２５−ｂを含み得る。いくつかの実施形態では、アクセスライン（たとえば、ワードライン１１０、ビットライン１１５）は、電極２１５または電極２２５の代わりに、電極層（たとえば、コンフォーマル層）を含むことができ、したがって、多層アクセスラインを備え得る。そのような実施形態では、アクセスラインの電極層は、メモリ材料（たとえば、カルコゲニド材料２２０）と連結し得る。いくつかの実施形態では、アクセスライン（たとえば、ワードライン１１０、ビットライン１１５）は、電極層またはその間に電極なしで、メモリ材料（たとえば、カルコゲニド材料２２０）と直接連結し得る。
第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂの自己選択メモリセルは、いくつかの実施形態では、各デッキ２０５−ａ、２０５−ｂの対応する（たとえば、ｙ方向に垂直に位置合わせされた）自己選択メモリセルが、図１を参照して説明されるように、ビットライン１１５またはワードライン１１０を共有できるように、共通の導電ラインを有し得る。たとえば、第２のデッキ２０５−ｂの第１の電極２１５−ｂと、第１のデッキ２０５−ａの第２の電極２２５−ａとは両方とも、ビットライン１１５−ａが、（ｙ方向において）垂直に位置合わせされ隣接する自己選択メモリセルによって共有されるように、ビットライン１１５−ａに結合され得る。
いくつかの実施形態では、メモリアレイ２０２は、第２のデッキ２０５−ｂの第１の電極２１５−ｂが、追加のビットラインと結合され得、第１のデッキ２０５−ａの第２の電極２２５−ａが、ビットライン１１５−ａと結合され得るように、追加のビットライン（図示せず）を含み得る。追加のビットラインは、ビットライン１１５−ａから電気的に絶縁され得る（たとえば、絶縁材料は、追加のビットラインとビットライン１１５−ａとの間に挿入され得る）。その結果、第１のデッキ２０５−ａおよび第２のデッキ２０５−ｂは分離され、互いに独立して動作することができる。場合によっては、アクセスライン（たとえば、ワードライン１１０またはビットライン１１５のいずれか）は、各クロスポイントにおけるそれぞれのメモリセルのための選択コンポーネント（たとえば、アクセスラインと一体化された１つまたは複数の薄膜材料として構成され得る２端子セレクタデバイス）を含み得る。したがって、アクセスラインと選択コンポーネントとはともに、アクセスラインと選択コンポーネントとの両方として機能する材料の複合層を形成することができる。
メモリアレイ２０２のアーキテクチャは、図２に例示されるように、メモリセルが、ワードライン１１０とビットライン１１５との間のトポロジカルなクロスポイントにおいて形成され得るので、場合によっては、クロスポイントアーキテクチャの例と称され得る。そのようなクロスポイントアーキテクチャは、他のいくつかのメモリアーキテクチャと比較して、製造コストが低く、比較的高密度のデータストレージを提供し得る。たとえば、クロスポイントアーキテクチャを備えたメモリアレイは、エリアが縮小されたメモリセルを有している場合があり、その結果、他のいくつかのアーキテクチャと比較して、増加されたメモリセル密度をサポートすることができる。たとえば、クロスポイントアーキテクチャは、４Ｆ２メモリセルエリアを有し、Ｆは、３端子選択コンポーネントを備えるような６Ｆ２メモリセルエリアを有する他のアーキテクチャと比較して、最も小さい特徴サイズ（たとえば、最小特徴サイズ）である。たとえば、ＤＲＡＭメモリアレイは、３端子デバイスであるトランジスタを、各メモリセルの選択コンポーネントとして使用することができ、したがって、所与の数のメモリセルを備えるＤＲＡＭメモリアレイは、同数のメモリセルを備えるクロスポイントアーキテクチャを備えるメモリアレイと比較して、より大きなメモリセルエリアを有することができる。
図２の例は、２つのメモリデッキを示し、他の構成は、任意の数のデッキを含み得る。いくつかの実施形態では、１つまたは複数のメモリデッキは、カルコゲニド材料２２０を含む自己選択メモリセルを含み得る。他の実施形態では、１つまたは複数のメモリデッキは、強誘電体材料を含むＦｅＲＡＭセルを含み得る。さらに別の実施形態では、１つまたは複数のメモリデッキは、金属酸化物またはカルコゲニド材料を含むＣＢＲＡＭセルを含み得る。カルコゲニド材料２２０は、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲニドガラスを含み得る。いくつかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。
図３から図４は、本開示の製造技法の様々な態様を例示する。たとえば、図３から図４は、複合スタックの１つまたは複数の埋込標的層において（たとえば、同時に）キャビティを生成する態様を例示し、各標的層は、標的材料を備える。ビアは、標的埋込層において標的材料にキャビティを生成するために使用でき、キャビティは、隣接する（たとえば、接する）キャビティが重なり合い、したがって、標的埋込層においてチャネル（たとえば、トンネル）を形成するように統合できるようなサイズとなり得る。したがって、チャネルは、ビアと位置合わせされ、すなわち、チャネルは、チャネルを生成するために使用される各ビアの垂直軸（たとえば、基板に対して直交する方向）と交差し得る。チャネルは、充填材料（たとえば、導電性材料またはメモリ材料）で充填することができ、場合によっては、同様のキャビティエッチングおよびチャネル生成技術を使用して、標的層における充填材料内のより狭いチャネルが、同じビアを使用して生成され得る。充填材料内に狭いチャネルを生成すると、狭いチャネルを取り囲む充填材料の細長いループ（たとえば、バンド、リング、またはレーストラック）が生じる可能性があり、狭いチャネルは、第２の材料（たとえば、誘電体または他の絶縁材料）で充填され得る。その後、充填材料のループを切断して、標的埋込層において充填材料の個別のセグメントを生成することができる。これらのセグメントは、図１に例示されるメモリアレイ１０２、または図２に例示されるメモリアレイ２０２の例などの３Ｄメモリアレイの態様として構成され得る。
たとえば、本明細書で説明される製造技法は、たとえば、導電ラインのセット（たとえば、ワードライン１１０およびビットライン１１５などのアクセスライン）、または、導電ラインの各セットまたはメモリ材料要素のセットが、スタックの異なる下位層に存在する共通のレイアウトで構成されたメモリ材料要素のセットのように、異なる下位層における同様の構造の同時形成を容易にし得る。したがって、本明細書で説明される製造技法は、メモリセルの２つ以上のデッキの同時形成を容易にし得、各デッキは、アクセスライン（たとえば、ワードライン、ビットライン）およびメモリセルの３Ｄクロスポイント構造を備える。
図３Ａ〜図３Ｃは、本開示による例示的な製造技法を例示する。図３Ａでは、処理ステップ３００−ａが示される。処理ステップ３００−ａは、スタック３０５−ａを形成する１つまたは複数の薄膜堆積または成長ステップを含み得る。図３Ａは、スタック３０５−ａの側面図を例示しており、これは、本明細書で説明されるさらなる製造技法を適用する前の層の最初のスタックであり得る。スタック３０５−ａは、基板（たとえば、図２を参照して説明される基板２０４）上に形成され得る。スタック３０５−ａは、様々な材料のいくつかの異なる層を含み得るので、したがって、場合によっては、たとえば、所望の種類のメモリ技術（たとえば、自己選択メモリ、ＦｅＲＡＭ、ＣＢＲＡＭ）、所望の数のメモリセルのデッキ（たとえば、２つ以上のメモリセルのデッキ）など、いくつかの要因に基づいて選択された特定の材料を備えた複合スタックと称され得る。図３Ａの例示的な例に示されるように、スタック３０５−ａは、（たとえば、図２を参照して説明されるように、ワードライン１１０−ｂを含む比較的上位層における埋込ラインの第１のセットと、ワードライン１１０−ａを含む比較的下位層における埋込ラインの第２のセットのような）２セットの埋込ラインを製造するのに適した層の最初のスタックを備えることができ、層における埋込ラインの各セットは、最初に第１の材料を備えている。スタック３０５−ａはまた、最初に第２の材料を備えた層において、（たとえば、図２を参照して説明されるビットライン１１５−ａを含む単一の埋込ラインのセットのように）単一の埋込ラインのセットを製造するのに適した層の最初のスタックを含み得る。
いくつかの例では、スタック３０５−ａは、スタック３０５−ａの最上層であり得る層３１０を含み得る。いくつかの実施形態では、層３１０は誘電体材料を含む。いくつかの実施形態では、層３１０は、層３１０がハードマスク層と称され得るようなハードマスク材料を含む。ビアのパターンは、たとえば、フォトリソグラフィステップの結果として、層３１０に形成され得る。
スタック３０５−ａはまた、層３１５を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、２つの層３１５、すなわち、層３１５−ａおよび層３１５−ｂを含む。いくつかの実施形態では、層３１５はそれぞれ、第１の誘電体材料を含み得る。図５に例示されるように、各層３１５は、最終的に、第１の導電ラインのセットを含むように変形され得、各第１の導電ラインは、電極材料を備える。したがって、層３１５は、第１の電極層と称され得る。場合によっては、第１の導電ラインは、表面層の下（たとえば、層３１０の下）に配置されるので、埋込導電ラインと称され得る。第１の導電ラインは、第１の方向に延在し得る。２つ以上の第１の電極層、すなわち、それぞれが第１の誘電体材料を備える２つ以上の層内に形成された電極は、本明細書で説明される製造技法により同時に形成され得る。
スタック３０５−ａはまた、層３２０を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、２つの層３２０、すなわち、層３２０−ａおよび層３２０−ｂを含むが、任意の数の層３２０が可能である。いくつかの実施形態では、各層３２０は、スタック３０５−ａの一部として形成されたメモリ材料（たとえば、カルコゲニド材料２２０）を備え得る。他の実施形態では、各層３２０は、後に部分的に除去され、メモリ材料（たとえば、図２を参照して説明されるカルコゲニド材料２２０）によって置換され得るプレースホルダ材料を備え得る。図９から図１２に例示されるように、各層３２０は、最終的に、本明細書で説明される製造技法により同時に形成されるメモリセルを含み得る。したがって、最初にメモリ材料を、または後にメモリ材料によって置換されるプレースホルダ材料を備えているかに関わらず、層３２０は、メモリ層と称され得る。
スタック３０５−ａはまた、層３２５を含み得る。図３Ａの例示的な例では、スタック３０５−ａは、単一の層３２５を含むが、任意の数の層３２５が可能である。いくつかの実施形態では、各層３２５は、第２の誘電体材料を含み得る。図５に例示されるように、層３２５は、電極材料を備える第２の導電ラインのセットを含むように最終的に変形され得る。したがって、各層３２５は、第２の電極層と称され得る。場合によっては、第２の導電ラインは、第２の導電ラインが表面層の下（たとえば、層３１０の下）に配置されるので、埋込導電ラインと称され得る。第２の導電ラインは、第１の方向とは異なり得る第２の方向に延在し得る。いくつかの実施形態では、第２の方向は、第１の導電ラインが延在する第１の方向に実質的に垂直であり得る。２つ以上の第２の電極層、すなわち、それぞれが第２の誘電体材料を備える２つ以上の層内に形成された電極は、本明細書で説明される製造技法により同時に形成され得る。
スタック３０５−ａは、層３３０を含み得る。場合によっては、層３３０は、本明細書で説明される様々なエッチングプロセスに耐えるためのエッチング停止材料を含み得る。層３３０は、場合によっては、層３１０と同じハードマスク材料を含み得るか、または異なる材料を含み得る。場合によっては、層３３０は、基板（たとえば、図２を参照して説明される基板２０４）または他の層（図示せず）に形成された回路または他の構造に関して緩衝層を提供し得、これは、層３３０の下にあり得る。場合によっては、層３３０は、早期の処理ステップで製造されたメモリセルの１つまたは複数のデッキに関して緩衝層を提供し得る。
図３Ｂにおいて、処理ステップ３００−ｂが示される。図３Ｂは、ビア３３５（たとえば、ビア３３５の上面図）およびスタック３０５−ｂの側面図を例示する。スタック３０５−ｂは、処理ステップ３００−ｂが完了したときのスタック３０５−ａに対応し得る。処理ステップ３００−ｂは、ビア３３５の形状をスタック３０５−ａに転写するフォトリソグラフィステップを含み得る。いくつかの例では、フォトリソグラフィステップは、層３１０の最上部の上に、（たとえば、ビア３３５の内部のフォトレジスト材料の欠如によって画定される）ビア３３５の形状を有するフォトレジスト層（図示せず）を形成することを含み得る。いくつかの例では、エッチング処理ステップは、フォトリソグラフィステップに続いて、ビア３３５の形状を層３１０に転写し得、これにより、層３１０内に確立されたビア３３５の形状は、後続の処理ステップ中、アクセスビアとして繰り返し使用され得、すなわち、ビア３３５の形状を含む層３１０は、後続の処理ステップのためにビア３３５の形状のアクセスビアを提供するハードマスク層として機能し得る。
処理ステップ３００−ｂは、ビア３３５の形状に基づいてスタック３０５−ａから材料を除去できる異方性エッチングステップをさらに含み得る。場合によっては、処理ステップ３００−ｂは、ハードマスク層３１０上のフォトレジスト層内のビア３３５の形状に基づいて、ハードマスク層３１０と、追加の下位層とをエッチングする単一の異方性エッチングステップを含み得る。他の場合には、ビア３３５がハードマスク層３１０に存在し得、後続の異方性エッチングステップは、ハードマスク層３１０内のビア３３５の形状に基づいて、追加の下位層をエッチングし得る。
異方性エッチングステップは、標的材料にエッチャント（たとえば、１つまたは複数の化学元素の混合物）を適用することによって、標的材料を一方向（たとえば、基板に対して直交する方向）に除去できる。また、エッチャントは、エッチャントに曝された他の材料（たとえば、フォトレジスト）を保持しながら、標的材料（たとえば、層３１０）のみを除去することを目的とされた選択性（たとえば、化学的選択性）を示し得る。異方性エッチングステップは、材料の１つまたは複数の層を除去するときに、単一の異方性エッチングステップ中に１つまたは複数のエッチャントを使用できる。場合によっては、異方性エッチングステップは、エッチャントに曝された他のグループの材料（たとえば、金属）を保持しながら、材料のグループ（たとえば、酸化物および窒化物）を除去することを目的とした選択性を示すエッチャントを使用できる。
処理ステップ３００−ｂ中、異方性エッチングステップは、スタック３０５−ａを貫通する穴（たとえば、ビアホール３４５）を生成し得、ここで、ビアホール３４５の形状および幅３４０（たとえば、直径）は、ビア３３５の幅に実質的に対応する。図３Ｂに示される例として、処理ステップ３００−ｂにおける異方性エッチングステップは、たとえば、層３１０、層３１５、層３２０、および層３２５のためにそれぞれ異なるエッチャントのような４つの異なる種類のエッチャントを含み得る。異方性エッチングステップは、層３３０において終了し得る。いくつかの例では、幅３４０は、スタック３０５−ｂの各層において同じ（実質的に同じ）である。
図３Ｃにおいて、処理ステップ３００−ｃが示される。図３Ｃは、キャビティ３３６の上面図およびスタック３０５−ｃの側面図を例示する。スタック３０５−ｃは、処理ステップ３００−ｃが完了したときのスタック３０５−ｂに対応し得る。キャビティ３３６は、スタック３０５−ｃの１つまたは複数の埋込層（たとえば、層３１５−ａおよび層３１５−ｂ）に形成された１つまたは複数のキャビティの上面図を表し得る。各キャビティ３３６は、ビア３３５と共通の中心を共有することができ、たとえば、ビア３３５および各キャビティ３３６は、図３Ｃに例示されるように、ビア３３５の垂直軸（たとえば、基板に対して直交する方向）に関して同心であり得る。ビアホール３４５は、１つまたは複数の標的層（たとえば、層３１５−ａおよび３１５−ｂ）内の標的材料（たとえば、層３１５の第１の誘電体材料）を露出させることができ、処理ステップ３００−ｃは、各標的層から標的材料を除去して、各標的層内にビアホール３４５（たとえば、スタック３０５−ｂを貫通するビアホール３４５）の周囲に形成されたキャビティ３３６を生成する等方性エッチングステップを含み得る。
等方性エッチングステップは、全方向で標的材料を除去できる。等方性エッチングステップは、エッチャントに曝された他の材料を保持しながら、標的材料のみを除去することを目的とされた選択性（たとえば、化学的選択性）を示すエッチャント（たとえば、１つまたは複数の化学元素の混合物）を適用し得る。等方性エッチングステップは、材料の１つまたは複数の層を除去するときに、単一の等方性エッチングステップ中に、異なるエッチャントを使用することができる。場合によっては、等方性エッチャント（たとえば、等方性エッチングステップで使用されるエッチャント）は、第１の誘電体材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る。
図３Ｃに示される例のように、等方性エッチングステップは、たとえば、層３１５の第１の誘電体材料を除去することを目標としたエッチャントの選択性に少なくとも部分的に基づいて、エッチャントに曝されたスタック３０５−ｂに、他の材料を（たとえば、他の層で）保持（または実質的に保持）しながら、各層３１５から（たとえば、層３１５−ａおよび層３１５−ｂの両方から）第１の誘電体材料の一部を同時に除去できる。等方性エッチングステップの結果として、各キャビティ３３６の外側幅（たとえば、幅３５０）は、ビアホール３４５の幅（たとえば、幅３４０）よりも大きくなり得る。したがって、各キャビティ３３６の外側幅（たとえば、幅３５０）は、ビア３３５の幅（たとえば、ビアホール３４５の幅）と、処理ステップ３００−ｃ中に各標的層から除去される標的材料の量とによって決定され得る。さらに、各キャビティ３３６は、たとえば、第１の誘電体材料を備え、スタック３０５−ｃ内の層３１０の下に配置された１つまたは複数の層３１５のような１つまたは複数の埋込層に形成され得るので、埋込キャビティ３３６と称され得る。
処理ステップ３００−ａから３００−ｃを使用して、層のスタック内に、任意の数の埋込キャビティ３３６が形成され得、場合によっては、同時に形成され得ることが理解されるべきである。いくつかの個別の標的層、すなわち、標的材料（たとえば、最初に層３１５に含まれる第１の誘電体材料）を備え、他の層によって分離されたいくつかの個別の層は、ビア３３５に基づいて、等方性エッチングステップを使用して、スタック３０５−ｃ内に同時に生成される埋込キャビティ３３６の数を決定し得る。ビア３３５を使用して生成され、スタックを貫通するビアホール３４５は、等方性エッチングステップが、ビアホール３４５を通って各埋込標的層の一部を除去し、各標的層において、埋込キャビティ３３６を生成できるように、等方性エッチングステップ中に、エッチャントへのアクセス（たとえば、経路）を提供し得る。したがって、ビア３３５は、場合によっては、アクセスビアと称され得る。
図４Ａ〜図４Ｂは、本開示によるクロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を例示する。図４Ａは、ビア４１０および関連する第１のキャビティ４１５を例示する。ビア４１０は、図３を参照して説明されるビア３３５の例であり得る。第１のキャビティ４１５は、図３を参照して説明されるキャビティ３３６の例であり得る。第１のキャビティ４１５は、ビア４１０の垂直軸（たとえば、基板に対する垂直軸）に関して同心であり、スタック（たとえば、スタック３０５）の埋込層において標的材料に形成されたキャビティ（たとえば、埋込キャビティ）を表し得る。
図４Ａはまた、例として、直線構成で配置された複数のビア４１０（たとえば、図４Ａに例示されるような５つのビア４１０）を使用して埋込層において形成され得るチャネル４２０を例示する。各ビア４１０に対応する第１のキャビティ４１５は、埋込層において標的材料に形成され得る。ビア４１０間の距離と、各第１のキャビティ４１５を形成するときに除去される標的材料の量とは、隣接する、すなわち接する第１のキャビティ４１５が統合して（たとえば、チャネル４２０内の楕円形状４２５によって表されるように重なり合って）チャネル４２０を形成するように構成され得る。したがって、チャネル４２０は、統合してチャネル４２０を形成する第１のキャビティ４１５に対応するビア４１０のセットと位置合わせされ、たとえば、チャネル４２０は、各ビア４１０の垂直軸（たとえば、基板に対する垂直軸）と交差し得る。チャネル４２０は、各第１のキャビティ４１５の幅と同じ幅、および統合された第１のキャビティ４１５の数（たとえば、任意の数であり得、直線的に配置されたビア４１０の数）によって決定される長さを有し得る。
図４Ａはまた、充填されたチャネル４３０を例示する。充填されたチャネル４３０は、少なくとも２つの後続の処理ステップ、たとえば、チャネル４２０における充填材料、および関連するビアホールを堆積する第１の処理ステップと、それに続いて、エッチングプロセス（たとえば、図３を参照して説明される処理ステップ３００−ｂなどの異方性エッチングステップ）を使用して、関連するビアホールから充填材料を除去する第２の処理ステップとを完了した後、チャネル４２０に対応し得る。言い換えれば、充填されたチャネル４３０は、チャネル４２０における充填材料を含み得る。チャネル４２０および充填されたチャネル４３０は、関連するビア４１０のセットの直線構成に対応する直線構成を有するものとして例示されているが、チャネル４２０および充填されたチャネル４３０は、関連するビア４１０のセットの空間構成に対応するあらゆる任意の形状（たとえば、Ｌ字形状、Ｘ字形状、Ｔ字形状、Ｓ字形状）を採り得ることが理解されるべきである。したがって、ビア４１０のセットは、任意の意図された形状の輪郭を画定するように配置され得、隣接するビア間の間隔は、各キャビティがビア４１０に対応する同じ標的層において接するキャビティが統合して、標的層において意図された形状のチャネルを形成するように構成される。さらに、いくつかの実施形態では、複数のチャネル４２０および充填されたチャネル４３０を結合して（たとえば、充填されたチャネル４３０のセットが、導電性材料を含む場合、）様々な形状の埋込ラインまたは相互接続を形成することができる。
図４Ａはまた、ビア４１０および関連する第２のキャビティ４３５を例示する。第２のキャビティ４３５は、図３を参照して説明されるキャビティ３３６の例であり得る。第２のキャビティ４３５の幅は、第１のキャビティ４１５の幅よりも小さい場合がある。上記のように、ビア４１０に関連するキャビティのサイズは、ビア４１０の幅と、等方性エッチングステップ中に除去される標的材料の量とに応じて変化し得る。第２のキャビティ４３５は、ビア４１０の垂直軸（たとえば、基板に対する垂直軸）に関して同心であり、（たとえば、充填されたチャネル４３０内の充填材料中の）スタックの埋込層において標的材料に形成されたキャビティ（たとえば、埋込キャビティ）を表し得る。
図４Ａはまた、例として、直線構成で配置された複数のビア４１０（たとえば、図４Ａに例示されるような５つのビア４１０）を使用して埋込層において形成され得るチャネル４４０を例示する。各ビア４１０に対応する第２のキャビティ４３５は、充填されたチャネル４３０を形成するために堆積された充填材料であり得る、埋込層における標的材料に形成され得る。ビア４１０間の距離と、各第２のキャビティ４３５を形成するときに除去される標的材料の量とは、隣接する、すなわち接する第２のキャビティ４３５が統合して、チャネル４４０を形成し得るように構成され得る。したがって、チャネル４４０は、統合してチャネル４４０を形成する第２のキャビティ４３５に対応するビア４１０のセットと位置合わせされ、たとえば、チャネル４４０は、各ビア４１０の垂直軸（たとえば、基板に対する垂直軸）と交差し得る。チャネル４４０は、各第２のキャビティ４３５の幅と同じ幅と、統合された第２のキャビティ４３５の数（たとえば、任意の数であり得る、直線的に配置されたビア４１０の数）によって決定される長さとを有し得る。
図４Ａはまた、充填されたチャネル４３０内に形成されたチャネル４４０に対応し得る中間パターン４４５を例示する。中間パターン４４５は、充填されたチャネル４３０に存在する充填材料の一部が除去されて、第２のキャビティ４３５、したがって、充填されたチャネル４３０内のチャネル４４０を形成する１つまたは複数の処理ステップの結果を例示し得る。チャネル４４０は、チャネル４２０および充填されたチャネル４３０を形成するために使用されるものと同じビア４１０のセットを使用して形成され得るが、（統合された第２のキャビティ４３５の幅が、統合された第１のキャビティ４１５の幅よりも小さいため、）より狭い幅を有することができ、充填されたチャネル４３０内の充填材料が、チャネル４４０の形成中に標的材料として機能する。チャネル４４０の幅は、充填されたチャネル４３０の幅よりも小さい場合があるので、充填されたチャネル４３０内の充填材料の一部は、チャネル４４０を取り囲む、充填されたチャネル４３０の外側境界に沿って残り得る。したがって、チャネル４４０の形成後、充填されたチャネル４３０からの充填材料のループが標的層において残る場合があり、ループは、幅よりも長い長さに伸ばされ、レーストラックまたはバンドとも称され得る。
図４Ａはまた、対応するビア４１０のセットを使用して、誘電体材料で充填されているチャネル４４０に対応し得るループ４５０を例示する。したがって、ループ４５０は、チャネル４４０を充填する誘電体材料を取り囲む、チャネル４２０を充填する充填材料（すなわち、充填されたチャネル４３０を形成するために使用される充填材料）のループを備え得る。場合によっては、ループ４５０によって取り囲まれる誘電体材料は、チャネル４２０が形成された標的層（たとえば、図３を参照して説明される誘電体材料層３１５または３２５）を備える標的材料と同じ材料であり得、充填材料は、導電性材料であり得るので、ループ４５０は、導電性材料のループであり得る。導電性材料のループ４５０は、電極（たとえば、アクセスライン）として機能し得る複数の個別のセグメントに切断され得る。メモリ材料のループ４５０は、１つまたは複数のメモリセルとして機能し得る複数の個別のセグメントに切断され得る（たとえば、メモリ材料要素と称され得るメモリ材料の各個別のセグメントは、１つまたは複数のメモリセル１０５を備えるように構成され得る）。
図４Ａは、（統合してチャネル４２０を形成する）５つの第１のキャビティ４１５、充填されたチャネル４３０、（統合してチャネル４４０へからの）５つの第２のキャビティ４３５、したがって５つのビア４１０を使用したループ４５０の連続的な形成を例示し、同様の技法は、任意の数のビア４１０を使用して適用できることが理解されるべきである。同様に、図４Ａは、（統合してチャネル４２０を形成する）５つの第１のキャビティ４１５、充填されたチャネル４３０、（統合してチャネル４４０を形成する）５つの第２のキャビティ４３５、したがって、スタックの単一の標的層におけるループ４５０の、連続的な形成を例示し、スタックは、それぞれが同じ標的材料を備える複数の個別の標的層を備えることができ、図４Ａを参照して説明される技法は、結果として、スタック内の各標的層に１つずつの、複数のループ４５０となることが理解されるべきである。
図４Ｂは、第１の方向（たとえば、ページ上に描かれているようなｘ方向）に延在する複数の第１のループ４５５（たとえば、ループ４５５−ａから４５５−ｄ）と、第２の方向（たとえば、ページ上に描かれているようなｙ方向）に延在する複数の第２のループ４６０（たとえば、ループ４６０−ａから４６０−ｄ）との上面図を例示する図解４０１を例示する。複数の第１のループ４５５は、スタック（たとえば、スタック３０５）の１つまたは複数の第１の層（たとえば、層３１５）において形成され得、複数の第２のループ４６０は、スタック（たとえば、スタック３０５）の１つまたは複数の第２の層（たとえば、層３２５）において形成され得る。
図４Ｂの複数の第１のループ４５５および複数の第２のループ４６０の各ループは、図４Ａのループ４５０の例であり得る。したがって、水平ループ（たとえば、ｘ方向に延在するループ４５５−ａから４５５−ｄ）のそれぞれは、水平方向（ｘ方向）に一行に配置されたビアのセット（図示せず）を使用して形成され得る。さらに、垂直ループ（たとえば、ｙ方向に延在するループ４６０−ａから４６０−ｄ）のそれぞれは、垂直方向（ｙ方向）に一行に配置されたビアのセット（図示せず）を使用して形成され得る。図解４０１は、実質的に垂直な配置の複数の第１のループ４５５および複数の第２のループ４６０、すなわち、複数の第２のループ４６０に実質的に垂直な複数の第１のループ４５５を例示する。複数の第１のループおよび複数の第２のループは、任意の角度配置にあり得ることが理解されるべきである。
場合によっては、複数の第１のループ４５５および複数の第２のループ４６０の各ループは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得る。各ループ４５５、４６０の端部（たとえば、短辺）が除去されるか、さもなければ後続の処理ステップにおいて、ループ４５５、４６０の側面（たとえば、長辺）から切断され得、各ループ４５５、４６０の残りの部分（たとえば、長辺）は、メモリデバイスのアクセスラインとして（たとえば、図１および図２を参照して説明されるように、ワードライン１１０およびビットライン１１５として）機能し得る。いくつかの実施形態では、複数の第１のループ４５５は、１つまたは複数の第１の層（たとえば、図３を参照して説明される層３１５）に存在し得、複数の第２のループ４６０は、１つまたは複数の第２の層（たとえば、図３を参照して説明される層３２５）に存在し得る。したがって、複数の第１のループ４５５および複数の第２のループ４６０は、図１および図２を参照して説明されるように、３Ｄクロスポイント構成でアクセスラインのマトリクス（たとえば、アクセスラインのグリッド構造）を形成することができる。アクセスラインのトポロジカルな各クロスポイント（たとえば、ループ４５５−ｄとループ４６０−ａとの間に形成されたクロスポイント４６５）は、メモリセル（たとえば、図１を参照して説明されるメモリセル１０５）に対応することができ、メモリセルは、交差するアクセスラインの間に挿入され得る。したがって、例示的な図解４０１は、メモリセルの単一のデッキ内の６４のメモリセルをサポートすることができる。それぞれが任意の数のアクセスラインを備える任意の数のメモリセルのデッキが、互いの最上部の上に配置され、単一パターンのビアを使用して同時に形成され得ることが理解されるべきである。
図５から図８は、本開示の製造技法による、アクセスラインの例示的な３次元構造（たとえば、アクセスラインのグリッド構造）の構築を例示する。上記のように、本明細書で説明される製造技法は、ビアのパターンを使用することができ、図５から図８は、ビアのパターンを使用して、アクセスラインの３次元構造（たとえば、アクセスラインのグリッド構造）の同時構築を容易にし、これにより、３Ｄメモリアレイの２つ以上のデッキが同時に形成され得る方法を例示する。
図５は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図５は、アクセスラインの２つのセットの同時形成を示し得、すなわち、上位デッキは、ワードライン５３１−ａ、５３１−ｂの１つのセットを含み得、下位デッキは、ワードライン５３１−ｃ、５３１−ｄの別のセットを含み得る。ワードライン５３１は、図１を参照して説明されるようなメモリアレイ１０２の２つのデッキのための、ワードライン１１０の２つのセット（たとえば、ワードラインＷＬ＿Ｔ１からＷＬ＿ＴＭの１つのセットと、ワードラインＷＬ＿Ｂ１からＷＬ＿ＢＭの別のセット）、または図２を参照して説明されるようなメモリセルの第１のデッキ２０５−ａについての一対のワードライン１１０−ａ、およびメモリセルの第２のデッキ２０５−ｂについての一対のワードライン１１０−ｂの例であり得る。
図５における層のスタックは、図３を参照して説明されるように、スタック３０５に対応し得る。たとえば、ハードマスク（ＨＭ）層は、層３１０（たとえば、スタック３０５の最上層）に対応し得、誘電体１（Ｄ１）層は、層３１５−ａおよび層３１５−ｂに対応し得、誘電体２（Ｄ２）層は、層３２５に対応し得、プレースホルダ誘電体またはメモリ材料（ＤＭ）層は、それぞれ層３２０−ａおよび層３２０−ｂに対応し得る。ＤＭ層は、メモリ材料（たとえば、最初のスタック３０５−ａの一部として形成されたメモリ材料）、またはその中にメモリ材料が後に堆積され得るプレースホルダ材料を含み得る。プレースホルダ材料は、場合によっては、第３の誘電体材料であり得る。場合によっては、ＤＭ層は、メモリ層またはプレースホルダ層と称され得る。場合によっては、Ｄ１層は、第１の誘電体層と称され得、Ｄ２層は、第２の誘電体層と称され得る。
図５はまた、図解５０１、図解５０２、および図解５０３を含む。図解５０１は、例示的な例として、３行のビア（たとえば、図３または図４を参照して説明されるビア３３５またはビア４１０）と、ビアの行を使用して形成された６つのアクセスライン（たとえば、ワードライン）とを含むスタックの上面図を示し得、ビアの各行は、１つのループ（たとえば、図４を参照して説明されるループ４５５−ａ）（ループ端は図解５０１に示されていない）を形成するために使用され、したがって、２つのアクセスライン（たとえば、図１および図２を参照して説明されるワードライン１１０またはビットライン１１５）の間には、ビアの行が挿入される。図解５０２は、処理の様々な段階（たとえば、処理ステップ５０５から５３０）において、図解５０１の基準線Ａ−Ａによって示されるように、図解５０１のビアの中心に対応するスタックの側断面図を例示する。図解５０３は、処理の様々な段階（たとえば、処理ステップ５０５から５３０）において、基準線Ｂ−Ｂによって示されるように、図解５０１のビア間の空間に対応するスタックの側断面図を例示する。
処理ステップ５０５において、フォトリソグラフィステップ（たとえば、図３を参照して説明されるフォトリソグラフィステップ）は、図解５０１に例示されるビアのパターンをスタック（たとえば、スタック３０５）に転写することができる。場合によっては、それぞれが第１の幅（たとえば、幅５０６）を有する複数の穴（たとえば、図解５０１に例示されるビアのパターンに関連する穴）が、スタックの最上層（たとえば、ＨＭ層）において形成され得る。第１の幅（たとえば、幅５０６）は、図３および図４を参照して例示されるように、ビア３３５またはビア４１０の幅に対応し得る。その後、異方性エッチングステップが、スタックからいくつかの材料を除去し、スタックを貫通するビアホールを生成し得る。処理ステップ５０５における図解５０２は、ビアの１つと、スタックを貫通し、スタックの埋込層を後続の処理ステップに曝す対応するビアホールとを例示する。処理ステップ５０５における図解５０３は、ビア間で、最初のスタック（たとえば、スタック３０５）が処理ステップ５０５中、不変であり得ることを例示し得る。処理ステップ５０５は、図３を参照して説明されるような処理ステップ３００−ｂの例であり得る。
処理ステップ５１０において、等方性エッチングステップは、等方性エッチングのエッチャントに曝されるスタック内の各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において、誘電体材料の一部を選択的に除去できる。各Ｄ１層における誘電体材料は、第１の誘電体材料と称され得る。処理ステップ５１０における等方性エッチングのエッチャントは、スタックの他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ５１０における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ２層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、各Ｄ１層における第１の誘電体材料の一部を除去できる。各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）からの第１の誘電体材料の一部の選択的除去は、各Ｄ１層においてキャビティ（たとえば、図３および図４を参照して説明されるキャビティ３３６または第１のキャビティ４１５）を生成し得る。スタックを貫通するビアホールが、両方のＤ１層（たとえば、３１５−ａおよび層３１５−ｂ）の側壁を露出させ得るので、等方性エッチングは、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において同時にキャビティを生成し得る。
図解５０２は、処理ステップ５１０が両方のＤ１層において同時にキャビティを生成する（たとえば、キャビティは、層３１５−ａおよび層３１５−ｂの両方において同時に形成される）一方、他の層におけるビアホールの幅は損なわれないことを例示する。幅５１１は、両方のＤ１層に形成されたキャビティの最終的な幅を表すことができる。さらに、処理ステップ５１０における図解５０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において第１の誘電体材料内にチャネル（たとえば、図４を参照して説明されるチャネル４２０）を形成し得ることを例示する。処理ステップ５１０において、図解５０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅５１２）は、図４を参照して説明される重なり合う楕円形状４２５に関連し得る。幅５１２は、場合によっては、幅５１１とほぼ同じである場合がある。他の場合には、幅５１２は、幅５１１よりも小さい場合がある。
処理ステップ５１５において、チャネルおよび関連するビアホールは、導電性材料とできる電極材料で充填され得る。場合によっては、過剰な電極材料がスタックの最上部の上（たとえば、ＨＭ層（たとえば、層３１０）の最上部の上）に形成され得、エッチングバックプロセスまたは化学的機械研磨プロセスによって除去され得る。本明細書で使用される場合、材料（たとえば、導電性材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ５１５における図解５０３は、電極材料がビア間のチャネルの一部に流れ込み、したがって、処理ステップ５１０において生成された各チャネルを同時に充填できることを例示する。
処理ステップ５２０において、異方性エッチングステップは、ビアを使用して電極材料の一部を除去し、ビアに対応する新しいビアホールを生成することができる。異方性エッチングステップは、処理ステップ５０５と同じハードマスク層のビアパターン（たとえば、図解５０１に示されるビアパターン）を使用し、後続の処理のために処理ステップ５１５において堆積された電極材料の側壁を、各Ｄ１層において露出させるビアホールを生成することができる。処理ステップ５２０において、単一行のビアを示す図解５０１の一部の上面図は、図４を参照して説明されるように、充填されたチャネル４３０の上面図に対応し得る。
処理ステップ５２５において、等方性エッチングステップは、たとえば、処理ステップ５１５において堆積され、したがって、処理ステップ５１０において各Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において生成されたチャネルを充填する電極材料の一部を、各Ｄ１層から選択的に除去できる。処理ステップ５２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ５２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ２層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、電極材料を除去できる。Ｄ１層（たとえば、層３１５−ａおよび層３１５−ｂ）におけるキャビティからの電極材料の選択的除去は、処理ステップ５２５において、図解５０２および図解５０３に例示されるように、電極材料の一部をチャネルに残すことができ、電極材料の残りの部分は、図４を参照して説明されるように、ループ４５０を形成することができる。言い換えれば、幅５２６は、幅５１１よりも小さい場合がある。場合によっては、電極材料の残りの部分の幅（たとえば、幅５２７）（たとえば、電極材料を備えるアクセスラインの幅）は、たとえば、フォトマスキングステップによって画定され得るラインの最小幅（または、ライン間の最小空間）によって決定される最小特徴サイズのような、所与の技術世代の最小特徴サイズよりも小さくてよい。
図解５０３は、処理ステップ５２５が、両方のＤ１層において同時にキャビティを生成する（たとえば、処理ステップ５１５において形成された電極材料の一部を選択的に除去することにより、キャビティが、層３１５−ａおよび層３１５−ｂの両方において同時に形成される）一方、他の層においてビアホールの幅は損なわれない（図解５０３に図示せず）ことを例示する。幅５２６は、両方のＤ１層に形成されたキャビティの最終的なサイズを表し得る。さらに、処理ステップ５２５における図解５０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し（たとえば、接し）、両方のＤ１層（たとえば、層３１５−ａおよび層３１５−ｂ）において電極材料内にチャネル（たとえば、図４を参照して説明されるチャネル４４０）を形成し得ることを例示する。処理ステップ５２５において、図解５０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅５２８）は、図４を参照して説明されるチャネル４４０の幅に関連し得る。幅５２８は、場合によっては、幅５２６とほぼ同じである場合がある。他の場合には、幅５２８は、幅５２６よりも小さい場合がある。
処理ステップ５３０において、各Ｄ１層および関連するビアホールにおけるチャネルは、誘電体材料で充填することができる。場合によっては、誘電体材料は、各Ｄ１層における第１の誘電体材料と同じである場合がある。他の場合には、誘電体材料は、第１の誘電体材料とは異なる場合がある。本明細書で使用される場合、材料（たとえば、誘電体材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ５３０における図解５０２、５０３は、電極材料の２つのループ４５０が、同じ行のビア、上位Ｄ１層（たとえば、層３１５−ａ）における第１のループ、および下位Ｄ１層（たとえば、層３１５−ｂ）における第２のループを使用して同時に形成されたことを例示し得る。他の例では、スタックは、任意の数のＤ１層を含むことができ、電極材料のループ４５０は、図５を参照して説明される処理ステップを使用して、各Ｄ１層において同時に形成されることが理解されるべきである。処理ステップ５３０の後、単一行のビアを示す図解５０１の一部の上面図は、図４を参照して説明されるループ４５５−ａの一部の上面図に対応し得る。
場合によっては、処理ステップ５３０の完了時に、第１の電極層（たとえば、図３または図５を参照して説明されるような層３１５またはＤ１層）は、第１の電極（たとえば、ワードライン５３１−ａ）、第２の電極（たとえば、ワードライン５３１−ｂ）、および、第１の電極と第２の電極とを第１の距離（たとえば、幅５２６）分離させる誘電体チャネル（たとえば、幅５２６に関連するチャネルを、誘電体材料で充填することによって形成され得る誘電体チャネル）を含み得る。第１の距離（たとえば、幅５２６）は、第１の幅（たとえば、幅５０６）よりも大きくなり得る。さらに、誘電体チャネルは、スタックの最上層（たとえば、ＨＭ層）において形成された複数のホールと位置合わせされ、そのうちの１つは、第１の幅（たとえば、幅５０６）を有するＨＭ層において示される。場合によっては、第１の電極層は、第２の電極の次のすぐ隣の電極（図示せず）を含み得、第２の電極は、第１の電極を、すぐ隣の電極から分離し、第２の電極は、第１の電極よりも、すぐ隣の電極により近い。たとえば、図解５０１に示されるように、単一のループから形成された２つの電極（たとえば、２つの電極の間に挿入された単一行のビアを有する）は、隣接するループ間の距離、したがって、異なるループから形成された２つの電極間の距離とは異なる（たとえば、より大きな）距離によって分離され得る。
図６は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図６は、メモリセルの２つのデッキの間に配置されたアクセスラインの１つのセットの形成を示すことができ、すなわち、上位デッキおよび下位デッキは、ビットライン６３１−ａ、６３１−ｂの１つのセットを共有し得る。ビットライン６３１は、図１を参照して説明されるように、メモリアレイ１０２の２つのデッキに共通のビットライン１１５、または一対のビットライン１１５−ａの例であり得、これは、図２を参照して説明されるように、メモリセルの第１のデッキ２０５−ａと、メモリセルの第２のデッキ２０５−ｂとに共通である。図６における層のスタックは、図５を参照して説明されるスタック（たとえば、図３を参照して説明されるスタック３０５）に対応し得る。
図６はまた、図解６０１、６０２、６０３を含む。図解６０１は、例示的な例として、３行のビア（たとえば、図３または図４を参照して説明されるビア３３５またはビア４１０）と、ビアの行を用いて形成された６つのアクセスライン（たとえば、ビットライン）とを含むスタックの上面図を示し得、ビアの各行は、１つのループ（たとえば、図４を参照して説明されるループ４５５−ａ）（ループの端は図解６０１に示されていない）を形成するために使用され、したがって、２つのアクセスライン（たとえば、図１および図２を参照して説明されるワードライン１１０またはビットライン１１５）の間には、ビアの行が挿入される。図解６０２は、処理の様々な段階（たとえば、処理ステップ６０５から６３０）において、図解６０１における基準線Ａ−Ａによって示されるように、図解６０１のビアの中心に対応するスタックの側断面図を例示する。図解６０３は、処理の様々な段階（たとえば、処理ステップ６０５から６３０）において、基準線Ｂ−Ｂによって示されるように、図解６０１のビア間の空間に対応するスタックの側断面図を例示する。
処理ステップ６０５において、フォトリソグラフィステップ（たとえば、図３を参照して説明されるフォトリソグラフィステップ）は、図解６０１に例示されるビアのパターンを、スタック（たとえば、スタック３０５）に転写することができる。場合によっては、それぞれが第２の幅（たとえば、幅６０６）を有する複数の第２の穴（たとえば、図解６０１に例示されるビアのパターンに関連する穴）が、スタックの最上層（たとえば、ＨＭ層）において形成され得る。第２の幅（たとえば、幅６０６）は、図３および図４を参照して例示されるように、ビア３３５またはビア４１０の幅に対応し得る。場合によっては、図解５０１および図解６０１におけるビアのサブセットは、図８において後に例示されるように、共通であり得る。その後、異方性エッチングステップにより、スタックからいくつかの材料が除去され、スタックを貫通するビアホールを生成し得る。処理ステップ６０５における図解６０２は、ビアのうちの１つと、スタックを貫通し、スタックの埋込層を後続の処理ステップに曝す対応するビアホールとを例示する。処理ステップ６０５における図解６０３は、ビア間で、最初のスタック（たとえば、スタック３０５）が、処理ステップ６０５中、不変であり得ることを例示することができる。処理ステップ６０５は、図３を参照して説明されるような処理ステップ３００−ｂの例であり得る。
処理ステップ６１０において、等方性エッチングは、等方性エッチングのエッチャントに曝されるスタック内のＤ２層（たとえば、層３２５）において、誘電体材料の一部を選択的に除去できる。Ｄ２層における誘電体材料は、第２の誘電体材料と称され得る。処理ステップ６１０における等方性エッチングのエッチャントは、スタックの他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ６１０における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ１層、またはＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、Ｄ２層における第２の誘電体材料の一部を除去できる。Ｄ２層（たとえば、層３２５）からの第２の誘電体材料の一部の選択的除去は、Ｄ２層においてキャビティ（たとえば、図３および図４を参照して説明されるキャビティ３３６または第１のキャビティ４１５）を生成し得る。
図解６０２は、処理ステップ６１０がＤ２層においてキャビティを生成する（たとえば、キャビティは層３２５において形成される）が、他の層におけるビアホールの幅は損なわれていないことを例示する。幅６１１は、Ｄ２層において形成されたキャビティの最終的な幅を表し得る。さらに、処理ステップ６１０における図解６０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し、Ｄ２層（たとえば、層３２５）において第２の誘電体材料内にチャネル（たとえば、図４を参照して説明されるチャネル４２０）を形成できることを例示する。処理ステップ６１０において、図解６０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅６１２）は、図４を参照して説明される重なり合う楕円形状４２５に関連し得る。幅６１２は、場合によっては、幅６１１とほぼ同じである場合がある。他の場合には、幅６１２は、幅６１１よりも小さい場合がある。
処理ステップ６１５において、チャネルおよび関連するビアホールは、導電性材料であり得る電極材料で充填され得る。場合によっては、処理ステップ６１５において使用される電極材料は、処理ステップ５１５において使用されるものと同じ電極材料であり得る。場合によっては、過剰な電極材料が、スタックの最上部の上（たとえば、ＨＭ層（たとえば、層３１０）の最上部の上）に形成され得、エッチングバックプロセスまたは化学的機械研磨プロセスによって除去され得る。本明細書で使用される場合、材料（たとえば、導電性材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ６１５における図解６０３は、電極材料がビア間のチャネルの一部に流れ込み、したがって、処理ステップ６１０において生成された各チャネルを同時に充填できることを例示する。
処理ステップ６２０において、異方性エッチングは、ビアを使用して、電極材料の一部を除去し、ビアに対応する新しいビアホールを生成できる。異方性エッチングステップは、処理ステップ６０５と同じハードマスク層のビアパターン（たとえば、図解６０１に示されるビアパターン）を使用し、後続の処理のために、処理ステップ６１５において堆積された電極材料の側壁をＤ２層に露出させるビアホールを生成できる。処理ステップ６２０において、単一行のビアを示す図解６０１の一部の上面図は、図４を参照して説明されるように、充填されたチャネル４３０の上面図に対応し得る。
処理ステップ６２５において、等方性エッチングは、たとえば、処理ステップ６１５において堆積された電極材料の一部のような、電極材料の一部をＤ２層から選択的に除去でき、したがって、処理ステップ６１０においてＤ２層（たとえば、層３２５）において生成されたチャネルを充填する。処理ステップ６２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックの他の層における材料）に関して選択性を示し得る。すなわち、処理ステップ６２５における等方性エッチングのエッチャントは、他の材料（たとえば、スタックのＤＭ層、Ｄ１層、ＨＭ層などの他の層における材料）を保持（または実質的に保持）しながら、電極材料を除去できる。Ｄ２層（たとえば、層３２５）におけるキャビティからの電極材料の選択的除去は、処理ステップ６２５において図解６０２および図解６０３に例示されるように、電極材料の一部をチャネルに残し、電極材料の残りの部分が、図４を参照して説明されるように、ループ４６０を形成できる。言い換えれば、幅６２６は、幅６１１よりも小さい場合がある。場合によっては、電極材料の残りの部分の幅（たとえば、幅６２７）（たとえば、電極材料を備えるアクセスラインの幅）は、フォトマスキングステップによって画定され得るラインの最小幅（または、ライン間の最小空間）によって決定される最小特徴サイズのような、所与の技術世代の最小特徴サイズよりも小さくてもよい。
図解６０３は、処理ステップ６２５がＤ２層においてキャビティを生成する（たとえば、処理ステップ６１５において形成された電極材料の一部を選択的に除去することによって、層３２５においてキャビティが形成される）一方、他の層におけるビアホールの幅は、損なわれていないことを例示する（図解６０３には示されていない）。幅６２６は、Ｄ２層に形成されたキャビティの最終的なサイズを表し得る。さらに、処理ステップ６２５における図解６０３は、各キャビティのサイズを全方向に拡大する等方性エッチングステップの等方性により、隣接するビアを使用して同じ層において形成されたキャビティが統合し（たとえば、接し）、Ｄ２層（たとえば、層３２５）において電極材料内にチャネル（たとえば、図４を参照して説明されるチャネル４４０）を形成し得ることを例示する。処理ステップ６２５において、図解６０３に示されるような基準線Ｂ−Ｂにおけるチャネルの幅（たとえば、幅６２８）は、図４を参照して説明されるチャネル４４０の幅に関連し得る。幅６２８は、場合によっては、幅６２６とほぼ同じである場合がある。他の場合には、幅６２８は、幅６２６よりも小さい場合がある。
処理ステップ６３０において、Ｄ２層および関連するビアホールにおけるチャネルは、誘電体材料で充填することができる。場合によっては、誘電体材料は、Ｄ２層における第２の誘電体材料と同じとすることができる。他の場合には、誘電体材料は、第１の誘電体材料とは異なり得る。本明細書で使用される場合、材料（たとえば、誘電体材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。処理ステップ６３０における図解６０２、６０３は、電極材料の１つのループ４６０が、ビアの行（たとえば、図解６０１に示されるビア）を使用して形成されたことを例示し得る。他の例では、スタックは、任意の数のＤ２層を含むことができ、電極材料のループ４６０は、図６を参照して説明される処理ステップを使用して、各Ｄ２層において同時に形成されることが理解されるべきである。処理ステップ６３０の後、単一行のビアを示す図解６０１の一部の上面図は、図４を参照して説明されるループ４６０−ａの上面図に対応し得る。
場合によっては、処理ステップ６３０の完了時に、第２の電極層（たとえば、図３または図６を参照して説明されるような層３２５またはＤ２層）は、第３の電極（たとえば、ビットライン６３１−ａ）と、第４の電極（たとえば、ビットライン６３１−ｂ）と、第３の電極と第４の電極とを第２の距離（たとえば、幅６２６）分離させる第２の誘電体チャネル（たとえば、幅６２６に関連するチャネルを誘電体材料で充填することによって形成され得る誘電体チャネル）とを含み得る。第２の距離（たとえば、幅６２６）は、第２の幅（たとえば、幅６０６）よりも大きくなり得る。さらに、第２の誘電体チャネルは、スタックの最上層（たとえば、ＨＭ層）に形成された複数の第２の穴と位置合わせされ得、そのうちの１つは、第２の幅（たとえば、幅６０６）を有するＨＭ層において示される。場合によっては、第２の電極層は、第４の電極の次の、すぐ隣の電極（図示せず）を含み得、第４の電極は、第３の電極を、すぐ隣の電極から分離し、第４の電極は、第３の電極よりも、すぐ隣の電極により近い。たとえば、図解６０１に示されるように、単一のループから形成された２つの電極（たとえば、間に挿入された単一行のビアを有する）は、隣接するループ間の距離、したがって、異なるループから形成された２つの電極間の距離とは異なる（たとえば、より大きな）距離によって分離され得る。
場合によっては、３Ｄクロスポイントメモリアレイ（たとえば、図５および図６を参照して説明される製造技法を使用して構築され得る３Ｄクロスポイントメモリアレイ）を含む装置は、それぞれが第１の幅を有する複数の穴を備える、スタックの上位層と、第１の電極および第２の電極を備える、スタック内の第１の電極層と、複数の穴と位置合わせされ、第１の幅よりも大きい第１の距離、第１の電極を第２の電極から分離させる、誘電体チャネルとを含み得る。上記の装置のいくつかの例では、第１の電極は、最小特徴サイズよりも小さい少なくとも１つの寸法を有する。上記の装置のいくつかの例では、上位層はハードマスク材料を備える。上記の装置のいくつかの例では、第１の電極の複数の表面と接触しているコンフォーマルライナ（たとえば、図７を参照して説明されるコンフォーマルライナ）。
場合によっては、上記の装置は、スタック内にメモリ層をさらに含むことができ、メモリ層は、複数の誘電体プラグによって穿孔されたメモリ材料のシートを備える。
場合によっては、上記の装置は、第３の電極および第４の電極を備える、スタック内の第２の電極層と、第１の電極、第２の電極、および第３の電極と結合されるメモリ材料要素を備える、スタック内のメモリ層とを含み得る。上記の装置のいくつかの例では、メモリ材料要素は、第４の電極と結合される。
場合によっては、上記の装置は、スタック内にメモリ層をさらに含むことができ、メモリ層は、複数のメモリ材料要素を備え、各メモリ材料要素は、曲面を有する。
場合によっては、上記の装置は、各第２の穴が第２の幅を有する、上位層における複数の第２の穴と、第３の電極および第４の電極を備える、スタック内の第２の電極層と、複数の第２の穴と位置合わせされ、第２の幅よりも大きい第２の距離、第３の電極を第４の電極から分離させる、第２の誘電体チャネルとを含み得る。上記の装置のいくつかの例では、第１の電極および第２の電極は、第１の方向に配置され、第３の電極および第４の電極は、第２の方向に配置される。場合によっては、上記の装置は、第１の電極層において、すぐ隣の電極をさらに含むことができ、第２の電極は、第１の電極を、すぐ隣の電極から分離し、第２の電極は、第１の電極よりも、すぐ隣の電極により近い。
図７は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成する例示的な方法を例示する。本明細書で説明される製造技法の例示的な例として、図７は、二層電極（たとえば、二層アクセスライン）を形成する方法を示すことができる。図７に例示される方法のいくつかの態様は、図５の対応する態様と同様であり得る。たとえば、場合によっては、処理ステップ７０５、処理ステップ７１０、処理ステップ７１５、および処理ステップ７３０は、図５を参照して説明される処理ステップ５０５、処理ステップ５１０、処理ステップ５１５、および処理ステップ５３０とそれぞれ同じであり得る。
処理ステップ７１２に例示されるように、第１の電極材料（ＥＭ１）は、処理ステップ７１０の結果として露出された表面上に（たとえば、処理ステップ７１０において生成されたチャネルおよびビアホールの表面上に）形成され得る。場合によっては、ＥＭ１は、処理ステップ７１０の結果として露出された表面上にコンフォーマルライナとして形成され得る。場合によっては、ＥＭ１は炭素ベースの材料とすることができる。処理ステップ７１５において、第２の電極材料（ＥＭ２）は、処理ステップ５１５を参照して説明されるように、チャネルおよびビアホールの残りの体積を充填することができる。場合によっては、ＥＭ２は、図５および図６を参照して説明されるものと同じ電極材料であり得る。本明細書で使用される場合、材料（たとえば、第１の電極材料および第２の電極材料を備える二層材料）で充填されたビアホールは、材料で充填された後、ホールと称され得る。したがって、コンフォーマルライナ（たとえば、炭素ベースの電極材料）は、第１の誘電体材料（たとえば、層３１５（たとえば、Ｄ１層）における第１の誘電体材料）と、第２の電極材料（たとえば、ＥＭ２）との間に挿入され得る。場合によっては、コンフォーマルライナ（たとえば、炭素ベースの電極材料）が、第１の電極（たとえば、ＥＭ２を備える電極）の複数の表面と接触し得る。
その後、処理ステップ７２０に含まれる異方性エッチングステップは、ＥＭ１材料とＥＭ２材料との両方を除去できる。処理ステップ７２０が、ＥＭ１材料とＥＭ２材料との両方を除去できるのに対し、処理ステップ５２０は、ＥＭ２材料のみしか除去できないので、処理ステップ７２０における異方性エッチングは、処理ステップ５２０（または処理ステップ６２０）における異方性エッチングステップのバリエーションであり得る。さらに、処理ステップ７２５に含まれる等方性エッチングステップは、ＥＭ１材料とＥＭ２材料との両方を除去できる。処理ステップ７２５が、ＥＭ１材料とＥＭ２材料との両方を除去できるのに対し、処理ステップ５２５は、ＥＭ２材料のみしか除去できないので、処理ステップ７２５における等方性エッチングは、処理ステップ５２５（または処理ステップ６２５）における等方性エッチングステップのバリエーションであり得る。
図解７０２および図解７０３は、そうでなければＤ１層におけるＥＭ２材料が、ＤＭ層と接触するすべての場所において、処理ステップ７１２が、ＥＭ２材料とＤＭ層との間にＥＭ１材料が挿入される結果となり得ることを例示する。場合によっては、ＥＭ１材料（たとえば、炭素ベースの材料）は、ＥＭ２材料（たとえば、タングステンベースの材料）と、各ＤＭ層の材料（たとえば、図２を参照して説明されるカルコゲニド材料２２０、または、その後、少なくとも部分的にメモリ材料で置換され得るプレースホルダ誘電体材料）との間の緩衝層として機能し得る。場合によっては、ＤＭ層においてメモリ材料（たとえば、カルコゲニド材料２２０）を備えるメモリ材料要素、またはＤＭ層においてプレースホルダ誘電体材料を部分的に置換することによってその後形成されるメモリ材料（たとえば、カルコゲニド材料２２０）を備えるメモリ材料要素などの各メモリ材料要素は、少なくとも１つの第１の電極の３つの表面と接触し得るコンフォーマルライナを通って、少なくとも１つの第１の電極と結合され得る。
図７の処理ステップは、図５を参照して説明される処理ステップを変形するものとして例示され説明されているが、図６の処理ステップは、各Ｄ２層においてもまた、二層電極（たとえば、二層アクセスライン）を備えるアクセスラインを形成するように、同様に変形され得る（図示せず）ことが理解されるべきである。したがって、ＤＭ層における材料の上位面と下位面との両方が、ＥＭ２材料ではなくＥＭ１材料と連結し得るので、ＤＭ層におけるメモリセルは、２つの二層電極（たとえば、ワードライン１１０とビットライン１１５）と連結し得る。場合によっては、２つのアクセスライン間の非対称な電極構成が、メモリセルの非対称な動作を容易にし得るように、メモリセルの１つのアクセスライン（たとえば、ワードライン１１０またはビットライン１１５）のみが二層電極を含み得る。
図８は、本開示によるクロスポイントメモリアレイおよび関連する製造技法をサポートする例示的なビアパターンおよび構造を例示する。製造技法を使用して、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を形成することができる。本明細書で説明される製造技法の例示的な例として、図８は、図解８０１および図解８０２を含み、各図解は、３Ｄクロスポイントメモリアレイの一部のレイアウトの上面図を表すことができる。
図解８０１は、レイアウト８０５、８１０、８１５、８２０を含む。レイアウト８０５は、ビアのパターン、第１のアクセスラインのセット、および第２のアクセスラインのセットを示す複合プロットである。例示的な例として、レイアウト８０５は、メモリアレイの単一のデッキ内の１６のメモリセル、たとえば、４つの第１のアクセスラインと４つの第２のアクセスラインとの間の１６のクロスポイントのそれぞれに位置する１つのメモリセルを図示し得る。
レイアウト８１０は、レイアウト８０５の要素のサブセットを例示し、これは、各セットが第１の方向（たとえば、ページ上、水平方向、またはｘ方向）に一行に配置される、第１のビアの２つのセットと、第１の方向に延在する４つの第１のアクセスラインとを含む。場合によっては、第１のアクセスラインは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得、ワードライン（たとえば、図１および図２を参照して説明されるワードライン１１０）の例であり得る。４つの第１のアクセスラインは、端部（たとえば、短辺）が除去された電極材料の２つのループの一部（たとえば、長辺）を表すことができ、電極材料の各ループは、電極材料のループによって取り囲まれた第１のビアのセットを使用して形成され得る。したがって、レイアウト８１０は、たとえば、各セットが、第１の方向に一行に配置された、第１のビアの２つのセットを使用して形成される４つの第１のアクセスラインのセットを例示する。さらに、レイアウト８１０を使用して、４つの第１のアクセスラインのセットが、図３を参照して説明される複合スタック（たとえば、スタック３１５−ａ）の任意の数の第１の層（たとえば、層３１５−ａ、層３１５−ｂのような第１の誘電体材料を最初に備える層）に同時に形成され得る。
同様に、レイアウト８１５は、レイアウト８０５の要素の別のサブセットを例示し、これは、各セットが第２の方向（たとえば、ページ上、垂直方向、またはｙ方向）に一行に配置された、第２のビアの２つのセットと、第２の方向に延在する４つの第２のアクセスラインとを含む。場合によっては、第２のアクセスラインは、導電性材料（たとえば、図１および図２を参照して説明される電極材料）からなり得、ビットライン（たとえば、図１および図２を参照して説明されるビットライン１１５）の例であり得る。４つの第２のアクセスラインは、端部（たとえば、短辺）が除去された電極材料の２つのループの一部（たとえば、長辺）を表すことができ、電極材料の各ループは、電極材料のループによって取り囲まれた第２のビアのセットを使用して形成され得る。したがって、レイアウト８１５は、第２のビアの２つのセットを使用して形成された４つの第２のアクセスラインのセットを例示し、第２のビアの各セットは、たとえば、第２の方向に一行に配置される。さらに、レイアウト８１５を使用して、４つの第２のアクセスラインのセットが、図３を参照して説明されるように、複合スタック（たとえば、スタック３０５−ａ）の任意の数の第２の層（たとえば、層３２５などの第２の誘電体材料を最初に備える層）に同時に形成され得る。
レイアウト８２０は、レイアウト８０５の要素の別のサブセットを例示し、これは、第１の方向（たとえば、水平方向またはｘ方向）の４つの第１のアクセスラインと、第２の方向（たとえば、垂直方向またはｙ方向）の４つの第２のアクセスラインとを含む。メモリコンポーネントは、第１のアクセスラインと第２のアクセスラインとが、トポロジカルに互いに交差する各場所に配置され得る。上記のように、第１のアクセスライン（たとえば、ワードライン）の１つまたは複数のセットは、複合スタックの１つまたは複数の第１の層に形成され得、第２のアクセスライン（たとえば、ビットライン）の１つまたは複数のセットは、複合スタックの１つまたは複数の第２の層に形成され得る。したがって、レイアウト８２０は、メモリセルの３Ｄクロスポイントアレイの代表例であり得、ここでは、メモリセルの各デッキが、４つのワードライン、４つのビットライン、および１６のメモリセルを備える。
レイアウト８２０はまた、ユニットセル８４０を例示する。メモリ技術の文脈では、ユニットセルは、その構成要素（たとえば、ワードライン、ビットライン、選択コンポーネント、メモリコンポーネント）の完全なセットを含む単一のメモリセルを称し得る。メモリのユニットセルの繰返しにより、メモリセルの配列の任意のサイズを構築することができる。さらに、レイアウト８２０は、セルエリア８４１を例示する。クロスポイントメモリアーキテクチャの文脈では、セルエリア８４１は、アクセスライン（たとえば、ワードラインおよびビットライン）のトポロジカルな交差のエリアに対応するエリアを称し得る。言い換えれば、ワードラインの幅に、ビットラインの幅を乗じたものが、セルエリア８４１を画定し得る。
場合によっては、レイアウト８２０に例示されるように、電極層、すなわち、第１のアクセスラインのセット（たとえば、電極材料を備えるアクセスライン）が形成され得る第１の電極層は、複数の第１の電極を含み得る。場合によっては、複数の第１の電極内の第１の電極間の分離距離（たとえば、距離８４２）は不均一であり得る。場合によっては、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）が、電極（たとえば、アクセスライン８４３−ｂ）の次に存在することがあり、ここでは、電極（たとえば、アクセスライン８４３−ｂ）は、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）から、他の電極（たとえば、アクセスライン８４３−ｃ）を分離し、電極（たとえば、アクセスライン８４３−ｂ）は、他の電極（たとえば、アクセスライン８４３−ｃ）よりも、すぐ隣の電極（たとえば、アクセスライン８４３−ａ）に、より近い場合がある。
さらに、ビアのサブセットは、水平方向（ｘ方向）に一行に配置された第１のビアのセットと、垂直方向（ｙ方向）に一行に配置された第２のビアのセットとの間で共通であり得、つまり、１つまたは複数のビアは、第１のビアの水平行と、第２のビアの垂直行との両方に含まれ得ることが理解されるべきである。そのようなビアは、共通ビア（たとえば、共通ビア８３０）と称され得る。共通ビア８３０は、第１のアクセスラインのセットを形成するため、および第２のアクセスラインのセットを形成するための両方に使用することができる。言い換えれば、第１のアクセスライン（たとえば、ワードライン）を形成する処理ステップと、第２のアクセスライン（たとえば、ビットライン）を形成する処理ステップとは、両方とも共通ビア８３０を使用することができる。言い換えれば、共通ビア８３０は、図５および図６を参照して説明されるように、処理ステップ５０５から５３０、および処理ステップ６０５から６３０を対象とすることができる。対照的に、他のビアを使用して、第１のアクセスライン（たとえば、ワードラインを形成するための処理ステップ５０５から５３０）、または第２のアクセスライン（たとえば、ビットラインを形成するための処理ステップ６０５から６３０）のいずれかを形成することができるが、両方ではない。そのようなビアは、非共通ビア（たとえば、非共通ビア８３５）と称され得る。ビアのサイズ、ビア間の距離、およびビアに関連するキャビティのサイズは、メモリアレイの様々なレイアウト、たとえば、レイアウト８０５およびレイアウト８４５を達成するために変化し得る。
図解８０２は、ビアに関連する寸法（たとえば、ビアのサイズ、ビア間の距離、ビアに関連するキャビティのサイズなど）を変形することによって、メモリアレイの異なるレイアウトを達成する例として、レイアウト８０５のバリエーションを例示する。図解８０２は、レイアウト８４５、８５０、８５５、８６０を含む。レイアウト８４５は、ビアのパターン、第１のアクセスラインのセット、および第２のアクセスラインのセットを示す複合プロットである。レイアウト８４５は、レイアウト８０５と同様の例示的な例として、たとえば、４つの第１のアクセスラインと、４つの第２のアクセスとの間の１６のクロスポイントのそれぞれに位置する１つのメモリセルのような、メモリアレイの単一のデッキ内の１６のメモリセルを示す。
レイアウト８４５とレイアウト８０５との違いは、ビアが、レイアウト８４５において正方形または長方形とできることであり得る。場合によっては、レイアウト８４５は、正方形の一般的なビアと、長方形の一般的ではないビアとを有し得る。この違いの結果として、レイアウト８６０（たとえば、レイアウト８２０と比較した場合）は、均一に分散されたアクセスラインと、アクティブなセルエリア間の一定の距離とを例示する。レイアウト８６０はまた、ユニットセル８８０を例示しており、ユニットセル８８０のエリアは、ユニットセル８４０のエリアよりも大きくなり得る。さらに、レイアウト８６０は、セルエリア８８１を例示しており、アクセスラインの幅が、レイアウト８４５とレイアウト８０５との間で不変である場合、セルエリア８８１のエリアは、セルエリア８４１のエリアに対応し得る。場合によっては、アクセスラインがより均一に分散され、したがってアクティブなセルエリア間の距離がより均一になると、メモリアレイの動作がより効率的になる一方、アクセスラインが不均一に分散され、アクティブなセルエリア間の距離が不均一になると、メモリアレイ内のメモリセル密度がより大きくなり得る。これらおよび他の利点およびトレードオフは、当業者に明らになり得る。
図９から図１２は、本開示の製造技法によりメモリ材料要素を構築する様々な態様を例示しており、これは、たとえば、図１に例示されるメモリアレイ１０２および図２に例示されるメモリアレイ２０２の例のような３Ｄメモリアレイを作製するために使用され得る。本明細書で説明される製造技法は、複合スタックの最上（たとえば、露出）層に、単一パターンのビアを使用して、複合スタックの１つまたは複数の下位（たとえば、埋込）層に１つまたは複数のメモリ材料要素を形成することを含み得る。本明細書で使用される場合、ビアは、後に、導電性ではない可能性のある材料で充填される開口部を称し得る。場合によっては、メモリ材料要素が形成されるそのような下位層は、たとえば、図５および図６を参照して説明されるようなＤＭ層であるメモリ層と称され得る。いくつかの実施形態では、ＤＭ層（たとえば、層３２０−ａおよび層３２０−ｂ）は、最初に、メモリ材料（たとえば、カルコゲニド材料２２０）を含み得る。他の実施形態では、ＤＭ層（たとえば、層３２０−ａおよび層３２０−ｂ）は、最初に、プレースホルダ材料（たとえば、図５を参照して説明されるような第３の誘電体材料）を含み得る。
図９は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造９０５の例を例示する。アレイ構造９０５は、メモリセルの２つのデッキ（たとえば、上位デッキ９４５−ａおよび下位デッキ９４５−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ９４５−ａは、ワードライン９１０−ａ、９１０−ｂの１つのセットを含み、下位デッキ９４５−ｂは、ワードライン９１０−ｃ、９１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層９２０−ａ、９２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン９１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン９１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン９１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスラインのセットの各第１のアクセスライン（たとえば、ワードライン９１０）は、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスラインのセットの各第２のアクセスライン（たとえば、ビットライン９１５）は、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン９１０）は、アレイ構造９０５に示されるように、第２のアクセスライン（たとえば、ビットライン９１５）に実質的に直交し得る。
上位デッキ９４５−ａは、ワードライン９１０−ａ、９１０−ｂ、メモリ層９２０−ａ、およびビットライン９１５を含み得、下位デッキ９４５−ｂは、ワードライン９１０−ｃ、９１０−ｄ、メモリ層９２０−ｂ、およびビットライン９１５を含み得る。したがって、ビットライン９１５は、アレイ構造９０５の上位デッキ９４５−ａおよび下位デッキ９４５−ｂに共通であり得る。さらに、ワードライン９１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５から図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン９１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５から図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層９２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５から図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ９４５−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ９４５−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造９０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン９１０−ａとワードライン９１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造９０５はまた、例示のみを目的として、たとえば、メモリ層９２０−ａと、ワードライン９１０−ａ、９１０−ｂを含む第１の電極層との間の空間のような、層間の垂直（ｙ方向）空間を示す。アレイ構造９０５に示されるそのような垂直空間は、実際の実施形態では存在しなくてもよい。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造９０５は、２つのメモリ層９２０−ａ、９２０−ｂと、上位デッキ９４５−ａに含まれる第１のメモリ層９２０−ａと、下位デッキ９４５−ｂに含まれる第２のメモリ層９２０−ｂとを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層９２０を含み得、これは、それぞれメモリ材料（たとえば、カルコゲニド材料２２０）のシートを備え得る。最初のスタックの一部として１つまたは複数のメモリ層を含めることは、アレイ構造９０５の製造に関連する処理ステップが少ないため、製造時間およびコストの削減に関して利点を提供し得る。場合によっては、図５および図６を参照して説明される処理ステップは、アレイ構造９０５を構築するために使用され得、複数の誘電体プラグ（たとえば、誘電体プラグ９３０）によって穿孔されたメモリ材料のシートを備える各メモリ層をもたらし得る。メモリ材料のシートを穿孔する誘電体プラグは、たとえば、図５および図６を参照して説明されるように、処理ステップ５３０、６３０の結果得られ得る。
図９は、複数の誘電体プラグ（たとえば、誘電体プラグ９３０−ｃから９３０−ｅ）によって穿孔されたメモリ材料のシートを備える、絶縁されたメモリ層９２０−ｃを例示する図解９０６を含む。メモリ層９２０−ｃのいくつかの部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ層９２０−ｃのそのような部分は、セルエリア９２５（たとえば、セルエリア９２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン９１０−ａ）および第２のアクセスライン（たとえば、ビットライン９１５−ａ）が、トポロジカルに交差する場所に位置し得る。セルエリア９２５は、図４を参照して説明されるように、クロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア９２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア９２５と、メモリ層９２０の厚さ（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシートの厚さ）とは、セル体積９２６を画定し得る。セル体積９２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含むことができ、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含むことができ、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ層９２０の残りの部分（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシート）を変えることなく、セル体積９２６に含まれるメモリ材料の結晶相（またはメモリ材料の局所組成）を変えることができる。セル体積９２６に含まれるメモリ材料と、メモリ層の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積９２６は、メモリセル１０５のアクティブセル体積と称され得る。
図９はまた、絶縁されたメモリ層９２０−ｄ（たとえば、複数の誘電体プラグによって穿孔されたメモリ材料のシート）の上面図９０７を例示する。メモリ層９２０−ｄは、メモリ層９２０−ａから９２０−ｃの例であり得る。メモリ層９２０−ｄは、ｘ軸およびｚ軸によって画定される平面に配置され得る。メモリ層９２０−ｄは、ビアのパターンに対応する誘電体プラグのパターンを含み得る。誘電体プラグのパターンは、たとえば、レイアウト８０５に示されるビアのパターンに対応し得る。
場合によっては、ビアの第１のサブセットを使用して、第１のアクセスライン（たとえば、ワードライン９１０）の１つまたは複数のセットを生成し、水平方向（たとえば、ｘ軸およびｚ軸によって画定されるｘｚ平面のｘ方向）に一行に配置された誘電体プラグの第１のサブセットが残る。さらに、ビアの第２のサブセットを使用して、第２のアクセスライン（たとえば、ビットライン９１５）の１つまたは複数のセットを生成し、垂直方向（たとえば、ｘ軸およびｚ軸によって画定されるｘｚ平面のｚ方向）に一行に配置された誘電体プラグの第２のサブセットが残る。たとえば、誘電体プラグの第１のサブセットは、参照図５に説明されるように、処理ステップ５３０から生じ得、誘電体プラグの第２のサブセットは、図６を参照して説明されるように、処理ステップ６３０から生じ得る。したがって、場合によっては、水平方向に一行に配置された誘電体プラグの第１のサブセット（たとえば、第１の方向を有する第１の直線構成で配置された対応するビアホール）は、第１の誘電体材料を備えることができ、垂直方向に一行に配置された誘電体プラグの第２のサブセット（たとえば、第１の方向と交差する第２の方向を有する第２の直線構成で配置された対応するビアホール）は、第２の誘電体材料を備えることができる。場合によっては、誘電体プラグ（たとえば、他の一般的な誘電体プラグと同様に、濃い色の誘電体プラグとして、図解９０７に例示される誘電体プラグ９３０−ｅ）は、誘電体プラグの行（たとえば、誘電体プラグの第１のサブセットと、誘電体プラグの第２のサブセット）に共通であり得る。
場合によっては、ビアのサイズおよびビア間の距離は、様々なメモリアレイ構成（たとえば、図８を参照して説明されるレイアウト８０５またはレイアウト８４５）を達成するために変化し得る。したがって、それぞれがメモリ材料のシートを備える１つまたは複数のメモリ層９２０における誘電体プラグのパターンは、メモリ材料のシートが、誘電体プラグ間の様々なサイズおよび距離を有する複数の誘電体プラグによって穿孔され得るように変化し得る。
図１０は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造１００５の例を例示する。アレイ構造１００５は、メモリセルの２つのデッキ（たとえば、上位デッキ１０６０−ａおよび下位デッキ１０６０−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１０６０−ａは、ワードライン１０１０−ａ、１０１０−ｂの１つのセットを含み、下位デッキ１０６０−ｂは、含まれるワードライン１０１０−ｃ、１０１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１０２０−ａ、１０２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１０１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１０１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１０１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスライン（たとえば、ワードライン１０１０）のセットの各第１のアクセスラインは、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスライン（たとえば、ビットライン１０１５）のセットの各第２のアクセスラインは、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１０１０）は、アレイ構造１００５に示されるように、第２のアクセスライン（たとえば、ビットライン１０１５）に実質的に直交し得る。
上位デッキ１０６０−ａは、ワードライン１０１０−ａ、１０１０−ｂ、メモリ層１０２０−ａ、およびビットライン１１１５を含み得、下位デッキ１０６０−ｂは、ワードライン１０１０−ｃ、１０１０−ｄ、メモリ層１０２０−ｂ、およびビットライン１０１５を含み得る。したがって、ビットライン１０１５は、アレイ構造１００５における上位デッキ１０６０−ａおよび下位デッキ１０６０−ｂに共通であり得る。さらに、ワードライン１０１０は、第１の電極層（たとえば、たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１０１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ材料要素を備えるメモリ層１０２０（たとえば、メモリ材料要素１０３５−ａを備えるメモリ層１０２０−ａ、メモリ材料要素１０３５−ｂを備えるメモリ層１０２０−ｂ）のそれぞれは、メモリ層（たとえば、図３を参照して説明される層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるＤＭ層）の例であり得る。したがって、上位デッキ１０６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１０６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１００５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１０１０−ａとワードライン１０１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１００５はまた、たとえば、例示のみを目的として、メモリ層１０２０−ａと、ワードライン１０１０−ａ、１０１０−ｂを含む第１の電極層との間の空間のような、層間の垂直（ｙ方向）空間を示す。アレイ構造１００５において示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１００５は、２つのメモリ層１０２０−ａ、１０２０−ｂと、上位デッキ１０６０−ａに含まれる第１のメモリ層１０２０−ａと、下位デッキ１０６０−ｂに含まれる第２のメモリ層１０２０−ｂとを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１０２０を含み得、これは、それぞれ、メモリ材料（たとえば、カルコゲニド材料２２０）のシートを備え得る。場合によっては、各メモリ層１０２０は、複数のメモリ材料要素１０３５を含み得、各メモリ材料要素１０３５は、図解１００６に例示されるように、３Ｄ長方形形状である。
図１０は、絶縁されたメモリ層１０２０を例示する図解１００６を含み、これは、４つの３Ｄ長方形形状のメモリ材料要素（たとえば、１０３５−ｃから１０３５−ｆ）を含む。メモリ層１０２０は、任意の数のメモリ材料要素１０３５を含み得ることが理解されるべきである。図解１００６の３Ｄ長方形形状のメモリ材料要素１０３５−ｃ、１０３５−ｄは、アレイ構造１００５のメモリ層１０２０−ａに示される２つの３Ｄ長方形形状のメモリ材料要素に対応し得る。さらに、図解１００６に示される複数のメモリ材料要素１０３５は、ある時点において、複合スタックに含まれるメモリ材料の単一シートの一部であった可能性がある。
各３Ｄ長方形形状のメモリ材料要素１０３５のいくつかの部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ材料要素１０３５のそのような部分は、セルエリア１０２５（たとえば、上位デッキ１０６０−ａのセルエリア１０２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１０１０−ａ）と、第２のアクセスライン（たとえば、ビットライン１０１５−ａ）とがトポロジカルに交差するメモリ層１０２０内に位置し得る。セルエリア１０２５は、図４を参照して説明されるように、クロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１０２５は、図８を参照して説明されるセルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１０２５と、メモリ層１０２０の厚さ（たとえば、３Ｄ長方形形状のメモリ材料要素１０３５−ａの厚さ）とは、セル体積１０２６を画定し得る。セル体積１０２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ材料要素１０３５の残りの部分を変えることなく、セル体積１０２６に含まれるメモリ材料の結晶相（またはメモリ材料の局所組成）を変えることができる。セル体積１０２６に含まれるメモリ材料と、メモリ材料要素１０３５の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積１０２６は、メモリセル１０５のアクティブセル体積と称され得る。
さらに、各３Ｄ長方形形状のメモリ材料要素を互いに分離する、１つまたは複数の物理的分離（たとえば、図解１００６に例示されるように誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂ）もまた、セル体積１０２６を画定し、メモリセル１０５の少なくとも２つの表面（たとえば、セル体積１０２６の２つの表面）上の物理的分離を提供し得る。場合によっては、そのような物理的分離は、たとえば、アクティブセル体積の電気的閉じ込めとは対照的に、アクティブセル体積の物理的閉じ込めと称され得る。
セル体積１０２６の例示的な例では、各セル体積１０２６は、電気的閉じ込めによって画定される２つの界面と、物理的閉じ込めによって画定される別の２つの界面とを含む。場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中に様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１００５のメモリセル１０５は、物理的閉じ込めの２つの界面と、電気的閉じ込めの２つの界面とによって画定されるアクティブセル体積を含む。対照的に、アレイ構造９０５のメモリセル１０５は、電気的閉じ込めの４つの界面によって画定されるアクティブセル体積を含む。したがって、アレイ構造１００５のメモリセル１０５は、アレイ構造９０５のメモリセル１０５よりも、望ましくない現象を起こしにくくなり得る。
図１０はまた、レイアウト１００７の上面図を例示する。レイアウト１００７は、図８を参照して説明されるレイアウト８４５の例であり得、ビアのパターンが、スタックに含まれる複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内に１つまたは複数の３Ｄ長方形形状のメモリ材料要素１０３５を同時に形成できる方法を例示し得る。図４Ａを参照して例示されるように、一行に配置されたビアのセットを使用して、標的層において標的材料にチャネル（たとえば、チャネル４２０）を形成することができる。標的層においてそのようなチャネル（たとえば、チャネル４２０）を形成することは、標的層において標的材料を、標的材料の２つの個別の区画に切断（たとえば、分割、分離）することができる。同様に、標的層において複数のチャネルを形成することで、標的層において標的材料を、標的材料の３つ以上の個別の区画に切断できる。
レイアウト１００７を使用する例示的な例では、各セットが、水平方向に一行に配置されている（たとえば、ｘ方向に直線的に配置され得る）第１のビア（たとえば、ビア１０４０−ａから１０４０−ｅ）の１つまたは複数のセットは、メモリ層（たとえば、層３２０−ａ）においてメモリ材料のシートを含む複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。さらに、各セットが、垂直方向に一行に配置されている第２のビア（たとえば、ビア１０４０−ａから１０４０−ｆ）（たとえば、第２のビアは、ｚ方向に直線的に配置され得る）の１つまたは複数のセットは、複合スタックの最上層において形成され得る。
第１のビアのセットは、各第１のチャネルが第１のビアのセットと位置合わせされたメモリ層において、メモリ材料において水平方向（ｘ方向）に第１のチャネルのグループを形成するために使用され得る。さらに、第２のビアのセットは、各第２のチャネルが第１のチャネルのグループと交差できるように、同じメモリ層において、メモリ材料において垂直方向（ｚ方向）に第２のチャネルのグループを形成するために使用され得る。（たとえば、図解１００６に例示されるように、誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂのように）第１のチャネルのそれぞれ、および第２のチャネルのそれぞれは、誘電体材料で充填することができる。メモリ層において誘電体材料で充填された第１のチャネル（たとえば、ｘ方向に延在する）を形成することで、メモリ層（たとえば、層３２０−ａ）におけるメモリ材料のシートを、メモリ層におけるメモリ材料の複数の第１の離散区画（たとえば、ｘ方向に延在する水平ストライプ）に分割（たとえば、分離、切断）できる。さらに、メモリ層において誘電体材料で充填された第２のチャネル（たとえば、ｚ方向に延在する）を形成することで、複数の第１の離散区画のそれぞれを、メモリ層におけるメモリ材料の複数の第２の離散サブ区画（たとえば、レイアウト１００７のメモリ材料要素の長方形１０４５ａから１０４５ｄ）にさらに分割（たとえば、分離、切断）できる。メモリ材料の長方形（たとえば、レイアウト１００７のメモリ材料要素の長方形１０４５−ａから１０４５−ｄ）は、３Ｄ長方形形状のメモリ材料要素１０３５（たとえば、図解１００６のメモリ材料要素１０３５−ｃから１０３５−ｆ）に対応し得る。
したがって、たとえば、第１のビアのセットおよび第２のビアのセットのようなビアの２つのセットを使用して、層のスタック（たとえば、スタック３０５−ａ）内の１つまたは複数のメモリ層（たとえば、層３２０−ａ、層３２０−ｂ）におけるメモリ材料の３Ｄシートを、メモリ層のそれぞれ内の複数の３Ｄ長方形形状のメモリ材料要素に同時に分割できる。
場合によっては、スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）は、第１のビアのセットと、第２のビアのセットとの両方を含むビアのパターンを含み得、したがって、フォトリソグラフィステップと、最上層にビアの２Ｄマトリクスパターンを生成する異方性エッチングステップとの結果として、２次元マトリクス内にビアのセットを形成する。場合によっては、最上層は、ハードマスク材料を含むことができ、これは、図３から図７に説明されるように、様々な処理ステップ全体を通じてビアのパターン（たとえば、２Ｄマトリクス内のビア）を保持し得る。したがって、チャネルを形成するための処理ステップは、両方向（たとえば、水平方向および垂直方向、すなわちｘ方向およびｚ方向）にチャネル（たとえば、誘電体材料で充填されたチャネル１０３６−ａまたは１０３６−ｂ）を同時に形成することができ、複数の３Ｄ長方形形状のメモリ材料を同時に生成することができる。
複数の長方形形状のメモリ材料要素（たとえば、図解１００６のメモリ材料要素１０３５、レイアウト１００７のメモリ材料要素１０４５）を形成するために使用されるビアの同じセット（たとえば、第１のビアのセットおよび第２のビアのセット）はまた、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層において、アクセスライン（たとえば、ワードライン１０１０およびビットライン１０１５）のセットを形成するために使用され得ることを理解されたい。たとえば、水平方向に一行に配置された第１のビアのセット（たとえば、ｘ方向に直線的に配置されたビア１０４０−ａから１０４０−ｅ）を使用して、メモリ材料のシートを備えるメモリ層（たとえば、メモリ層３２０−ａ）において、誘電体材料で充填された第１の数のチャネルを形成でき、また、電極層（たとえば、電極層３１５−ａまたは電極層３１５−ｂ）において電極材料の第１の数のループを形成して、第１のアクセスライン（たとえば、ワードライン１０１０）を形成できる。
さらに、レイアウト１００７の各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ａから１０４５−ｄ）は、ワードライン（たとえば、１０１０−ｅ）と、ビットライン（たとえば、１０１５−ｂ）とがトポロジカルに交差する４つのコーナ領域（たとえば、領域１０５０−ａ）を含むことができ、トポロジカルな交差におけるメモリ材料要素の一部は、メモリセル１０５として機能するように構成され得る。したがって、レイアウト１００７の各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ｂ）のコーナ領域の、交差するアクセスライン（たとえば、ワードライン１０１０−ｅおよびビットライン１０１５−ｂ）に対応するエリアは、アレイ構造１００５のセルエリア１０２５と同等であり得る。言い換えれば、各長方形形状のメモリ材料要素は、４つのメモリセル１０５をサポートすることができる。さらに、各長方形形状のメモリ材料要素（たとえば、メモリ材料要素１０４５−ｂ）は、４つの電極、たとえば、レイアウト１００７に例示されるようなビットライン１０１５−ｂ、ビットライン１０１５−ｃ、ワードライン１０１０−ｅ、およびワードライン１０１０−ｆ、または、アレイ構造１００５に例示されるようなワードライン１０１０−ａ、ワードライン１０１０−ｂ、ビットライン１０１５−ａ、およびビットライン１０１５−ｂと結合され得る。
図１１は、メモリセルの２つ以上のデッキを含み得、本開示の製造技法により形成され得る３Ｄクロスポイントメモリアレイ構造１１０５の例を例示する。アレイ構造１１０５は、メモリセルの２つのデッキ（たとえば、上位デッキ１１６０−ａおよび下位デッキ１１６０−ｂ）を備え得る。メモリセルの２つのデッキは、集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１１６０−ａは、ワードライン１１１０−ａ、１１１０−ｂの１つのセットを含み、下位デッキ１１６０−ｂは、ワードライン１１１０−ｃ、１１１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１１２０−ａ、１１２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１１１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１１１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１１１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスライン（たとえば、ワードライン１１１０）のセットの各第１のアクセスラインは、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスライン（たとえば、ビットライン１１１５）のセットの各第２のアクセスラインは、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１１１０）は、アレイ構造１１０５に示されるように、第２のアクセスライン（たとえば、ビットライン１１１５）に実質的に直交し得る。
上位デッキ１１６０−ａは、ワードライン１１１０−ａ、１１１０−ｂ、メモリ層１１２０−ａ、およびビットライン１１１５を含み、下位デッキ１１６０−ｂは、ワードライン１１１０−ｃ、１１１０−ｄ、メモリ層１１２０−ｂ、およびビットライン１１１５を含む。したがって、ビットライン１１１５は、上位デッキ１１６０−ａと下位デッキ１１６０−ｂとの両方に共通である。さらに、ワードライン１１１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１１１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層１１２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ１１６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１１６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１１０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１１１０−ａとワードライン１１１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１１０５はまた、層間の垂直（ｙ方向）空間、たとえば、例示のみを目的として、メモリ層１１２０−ａと、ワードライン１１１０−ａ、１１１０−ｂを含む第１の電極層との間の空間を示す。アレイ構造１１０５に示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１１０５は、メモリセルの２つのそれぞれのデッキに対応するメモリ層１１２０−ａ、１１２０−ｂを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１１２０を含み得る。１つまたは複数のメモリ層１１２０は、最初のスタックの一部として、プレースホルダ材料のシートを含み得る。場合によっては、プレースホルダ材料は、図５を参照して説明されるように、第３の誘電体材料であり得る。場合によっては、メモリ層１１２０は、アレイ構造１１０５を構築する処理ステップを完了した後、複数のメモリ材料要素を含み得、各メモリ材料要素は、図解１１０６に例示されるように３Ｄバー形状である。
図１１は、８つの３Ｄバー形状のメモリ材料要素（たとえば、バー形状のメモリ材料要素１１３５）を含む、絶縁されたメモリ層１１２０を例示する図解１１０６を含む。図解１１０６の３Ｄバー形状のメモリ材料要素１１３５−ａから１１３５−ｄは、アレイ構造１１０５のメモリ層１１２０−ａに示される４つの３Ｄバー形状のメモリ材料要素に対応し得る。
各３Ｄバー形状のメモリ材料要素（たとえば、メモリ材料要素１１３５−ａ）の１つまたは複数の部分は、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。メモリ材料要素１１３５−ａのそのような部分は、セルエリア１１２５（たとえば、セルエリア１１２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１１１０−ａ）および第２のアクセスライン（たとえば、ビットライン１１１５−ａ）がトポロジカルに交差するメモリ層１１２０内に位置し得る。セルエリア１１２５は、図４を参照して説明されるクロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１１２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１１２５と、メモリ層１１２０の厚さ（たとえば、メモリ材料要素１１３５−ａの厚さ）とは、セル体積１１２６を画定し得る。セル体積１１２６は、メモリセル１０５として（たとえば、論理状態を格納するように構成されたメモリ材料の一部として）機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、メモリ材料要素１１３５の残りの部分を変えることなく、セル体積１１２６に含まれるメモリ材料の結晶相（または、メモリ材料の局所組成）を変えることができる。セル体積１１２６に含まれるメモリ材料と、メモリ材料要素１１３５の残りの部分との間のそのような電気的描写は、アクティブセル体積の電気的閉じ込めと称され得る。場合によっては、メモリセル１０５のセル体積１１２６は、メモリセル１０５のアクティブセル体積と称され得る。
さらに、各３Ｄバー形状のメモリ材料要素を互いに分離する、１つまたは複数の物理的分離（たとえば、図解１１０６に例示されるように誘電体材料で充填されたチャネル１１３６−ａまたは１１３６−ｂ）もまた、セル体積１１２６を画定し、メモリセル１０５の少なくとも３つの表面（たとえば、セル体積１１２６の３つの表面）上で物理的分離を提供する。場合によっては、そのような物理的分離は、たとえば、アクティブセル体積の電気的閉じ込めとは対照的に、アクティブセル体積の物理的閉じ込めと称され得る。
セル体積１１２６の例示的な例では、各セル体積１１２６は、電気的閉じ込めによって画定される１つの界面と、物理的閉じ込めによって画定される別の３つの界面とを含む。場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中に、様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１１０５のメモリセル１０５は、物理的閉じ込めの３つの界面および電気的閉じ込めの２つの界面によって画定されるアクティブセル体積を含む。対照的に、アレイ構造１００５のメモリセル１０５は、物理的閉じ込めの２つの界面と、電気的閉じ込めの２つの界面とによって画定されるアクティブセル体積を含む。したがって、アレイ構造１１０５のメモリセル１０５は、アレイ構造１００５のメモリセル１０５（および、アレイ構造９０５のメモリセル１０５）よりも、望ましくない現象を起こしにくくなり得る。
図１１はまた、レイアウト１１０７を例示する。レイアウト１１０７は、図８を参照して説明されるようなレイアウト８０５の例であり得、ビアのパターンが、スタックに含まれる複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内で、１つまたは複数の３Ｄバー形状のメモリ材料要素１１３５を同時に形成できる方法を例示し得る。図４Ａを参照して例示されるように、一行に配置されたビアのセットを使用して、標的層において、充填材料のループ（たとえば、ループ４５０）を形成することができる。図４Ａの文脈では、たとえば、図５および図６も同様に、充填材料は、電極材料などの導電性材料であり得る。しかし、同様の技法を使用して、充填材料としてメモリ材料を使用することによって、各メモリ層（たとえば、層３２０−ａ、層３２０−ｂ）にメモリ材料（たとえば、カルコゲニド材料２２０）のループを形成することもできる。すなわち、各メモリ層においてプレースホルダ材料（たとえば、第３の誘電体材料）の一部は、メモリ材料（たとえば、カルコゲニド材料２２０）のループによって置換され得る。その後、ビアの別のセットを使用することによって、メモリ材料のループが、任意の数のセグメントに切断（たとえば、分離）され、メモリ層においてチャネル（たとえば、チャネル４２０のようなチャネル）を形成し、ここで、チャネルは、メモリ材料のループを、複数のメモリ材料要素へ交差させる（それにより、分離、分割、切断する）。メモリ材料のループを切断するチャネルは、誘電体材料で充填することができる。
レイアウト１１０７を使用する例示的な例では、たとえば、５つのビア１１４０−ａ、１１４０−ｂのグループのいずれかのように、垂直方向（ｚ方向）に一行に各セットが配置されている第１のビアの１つまたは複数のセットは、１つまたは複数のメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）のそれぞれ内のメモリ材料の第１の数のループ（たとえば、メモリ材料の２つのループ）を、場合によっては同時に形成するために使用され得る。第１のビアのセットは、フォトリソグラフィステップおよび異方性エッチングステップの結果として、複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。第１のチャネルは、第１のビアのセットを通ってメモリ層からプレースホルダ材料の一部を除去することによって、メモリ層において第１のビアのセットのうちの１つを使用して形成され得る。したがって、第１のチャネルは、第１のビアのセットと位置合わせされ得る。その後、メモリ材料が、第１のチャネルを充填することができる。次に、第１のビアの同じセットを使用してメモリ材料の一部を除去することによって、メモリ材料で充填された第１のチャネル内に第２のチャネルを形成することができる。第２のチャネルは、第１のチャネルよりも狭くてもよく、誘電体材料で充填することができる。第２のチャネルを誘電体材料で充填すると、第２のチャネルにおいて誘電体材料を取り囲むメモリ材料のループ（たとえば、バンド、リング、またはレーストラック）が生成され得る。
その後、たとえば、５つのビア１１４０−ｃ、１１４０−ｄのグループのいずれかのように、各セットが水平方向（ｙ方向）に一行に配置されている第２のビアの１つまたは複数のセットは、メモリ材料の第１の数のループを備える１つまたは複数のメモリ層のそれぞれにおいて、誘電体材料で充填された第２の数の水平チャネル（たとえば、２つの水平チャネル）を、場合によっては同時に形成するために使用され得る。第２のビアのセットは、フォトリソグラフィステップおよび異方性エッチングステップの結果として、複合スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）において形成され得る。レイアウト１１０７に示されるように、水平方向（ｘ方向）に一行に配置された第２のビアのセットはそれぞれ、垂直方向（ｚ方向）に一行に配置された第１のビアのセットと交差し得る。誘電体材料で充填された水平（ｘ方向）チャネル（たとえば、第３のチャネル）を形成すると、メモリ層（たとえば、層３２０−ａ）においてメモリ材料のループを分割（たとえば、切断または分離）して、メモリ層におけるメモリ材料（たとえば、メモリ材料１１４５−ａから１１４５−ｄ）の、複数の個別の区画（たとえば、バー）を生成し得る。言い換えれば、第３のチャネルは、第１のチャネル内のメモリ材料（たとえば、メモリ材料のバンド）を、複数のメモリ材料要素（たとえば、図解１１０６のメモリ材料要素１１３５）に分離し得る。
したがって、たとえば、第１のビアのセットと、第２のビアのセットとである、ビアの２つのセットをそれぞれ使用して、（たとえば、第１のビアのセットを使用して）最初にプレースホルダ材料を備える１つまたは複数のメモリ層（たとえば、層３２０−ａ、層３２０−ｂ）において、メモリ材料のいくつかのループを形成し、（たとえば、第２のビアのセットを使用して）、メモリ材料のループを、複数の３Ｄバー形状のメモリ材料要素に分割できる。
メモリ層において複数の３Ｄバー形状のメモリ材料要素を形成するために使用されるものと同じビアのセット（たとえば、第１のビアのセットと、第２のビアのセット）もまた、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層においてアクセスラインのセット（たとえば、ワードライン１１１０およびビットライン１１１５）を形成するために使用され得ると理解されたい。たとえば、第１のビアのセット（たとえば、５つのビア１１４０−ａ、１１４０−ｂのグループ）を使用して、メモリ層（たとえば、メモリ層３２０−ａ）においてメモリ材料の第１の数のループを形成し、電極層（たとえば、電極層３１５−ａ、または電極層３１５−ｂ）において電極材料の第１の数のループを形成し得る。
さらに、レイアウト１１０７の各バー形状のメモリ材料要素（たとえば、メモリ材料要素１１４５）は、ワードライン（たとえば、１１１０−ｅ）およびビットライン（たとえば、１１１５−ｂ）がトポロジカルに交差する２つの端部領域（たとえば、領域１１５０−ａ）を含み得、トポロジカルな交差におけるメモリ材料要素の一部は、メモリセル１０５として機能するように構成され得る。したがって、レイアウト１１０７の各バー形状のメモリ材料要素の端部領域の交差するアクセスライン（たとえば、ワードライン１１１０−ｅと、ビットライン１１１５−ｂ）に対応するエリアは、アレイ構造１１０５のセルエリア１１２５と同等であり得る。言い換えれば、各バー形状のメモリ材料要素は、２つのメモリセル１０５をサポートすることができる。さらに、各バー形状のメモリ材料要素（たとえば、１１４５−ａ）は、レイアウト１１０７に例示されるように、少なくとも３つの電極、たとえば、ワードライン１１１０−ｆ、ワードライン１１１０−ｇ、およびビットライン１１１５−ｂと、または、アレイ構造１１０５に例示されるように、ワードライン１１１０−ａ、ワードライン１１１０−ｂ、およびビットライン１１１０−ａと結合され得る。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図１０および図１１を参照して説明される製造技法を使用して構築され得るアレイ構造１００５または１１０５）を含む装置は、第１の電極層、第２の電極層、および、第１の電極層と第２の電極層との間のメモリ層を備えるスタックと、第１の電極層内の複数の第１の電極と、第２の電極層内の複数の第２の電極と、メモリ層における複数のメモリ材料要素とを含み得、各メモリ材料要素は、複数の第１の電極のうちの少なくとも１つの第１の電極と、複数の第２の電極のうちの少なくとも２つの第２の電極とに結合される。
上記の装置のいくつかの例では、各メモリ材料要素は、２つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、２つの第１の電極および２つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、少なくとも１つの第１の電極の３つの表面と接触しているコンフォーマルライナを通って少なくとも１つの第１の電極と結合される。上記の装置のいくつかの例では、複数の第１の電極内の第１の電極間の分離距離は不均一である。上記の装置のいくつかの例では、複数の第１の電極のサブセットは、共通の長手方向軸を有する。上記の装置のいくつかの例では、第１の電極は、最小特徴サイズよりも小さい少なくとも１つの寸法を有する。上記の装置のいくつかの例では、各メモリ材料要素は、カルコゲニド材料を備える。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図９から図１１を参照して説明される製造技法を使用して構築され得るアレイ構造９０５、１００５または１１０５）を含む装置は、第１の電極層、第２の電極層、および、第１の電極層と第２の電極層との間のメモリ層を備えるスタックと、第１の電極層内の複数の第１の電極と、第２の電極層内の複数の第２の電極と、メモリ層におけるメモリ材料要素とを含み得、メモリ材料要素は、複数のメモリセルを備えるように構成される。
上記の装置のいくつかの例では、メモリ材料要素は、２つのメモリセルを備えるように構成される。上記の装置のいくつかの例では、メモリ材料要素は、４つのメモリセルを備えるように構成される。上記の装置のいくつかの例では、メモリ材料要素は、複数の誘電体プラグによって穿孔されたメモリ材料のシートを備える。上記の装置のいくつかの例では、複数の誘電体プラグは、第１の方向の誘電体プラグの第１の行と、第１の方向とは異なる第２の方向の誘電体プラグの第２の行とを備える。上記の装置のいくつかの例では、誘電体プラグは、誘電体プラグの第１の行と、誘電体プラグの第２の行とに共通である。上記の装置のいくつかの例では、メモリ材料要素は、カルコゲニド材料を備える。
図１２は、メモリセルの２つ以上のデッキを含むことができ、本開示の製造技法により形成され得る、３Ｄクロスポイントメモリアレイ構造１２０５の例を例示する。アレイ構造１２０５は、メモリセルの２つのデッキ（たとえば、上位デッキ１２６０−ａおよび下位デッキ１２６０−ｂ）を備え得る。メモリセルの２つのデッキは集合的に、同時に形成され得る第１のアクセスラインの２つのセット（たとえば、上位デッキ１２６０−ａは、ワードライン１２１０−ａ、１２１０−ｂの１つのセットを含み、下位デッキ１２６０−ｂは、ワードライン１２１０−ｃ、１２１０−ｄの別のセットを含む）と、同時に形成され得るメモリ材料の２つのメモリ層（たとえば、メモリ層１２２０−ａ、１２２０−ｂ）と、メモリセルの両方のデッキに共通である第２のアクセスライン（たとえば、ビットライン１２１５）の１つのセットとを含む。第１のアクセスライン（たとえば、ワードライン１２１０）は、第１の方向（たとえば、ｘ方向）に延在し得る一方、第２のアクセスライン（たとえば、ビットライン１２１５）は、第２の異なる方向（たとえば、ｚ方向）に延在し得る。第１のアクセスラインのセットの各第１のアクセスライン（たとえば、ワードライン１２１０）は、第１のアクセスラインのセットの各他の第１のアクセスラインに平行であり得、第２のアクセスラインのセットの各第２のアクセスライン（たとえば、ビットライン１２１５）は、第２のアクセスラインのセットの各他の第２のアクセスラインに平行であり得る。第１のアクセスライン（たとえば、ワードライン１２１０）は、アレイ構造１２０５に示されるように、第２のアクセスライン（たとえば、ビットライン１２１５）に実質的に直交し得る。
上位デッキ１２６０−ａは、ワードライン１２１０−ａ、１２１０−ｂ、メモリ層１２２０−ａ、およびビットライン１２１５を含み、下位デッキ１２６０−ｂは、ワードライン１２１０−ｃ、１２１０−ｄ、メモリ層１２２０−ｂ、およびビットライン１２１５を含む。したがって、ビットライン１２１５は、上位デッキ１２６０−ａと下位デッキ１２６０−ｂとの両方に共通である。さらに、ワードライン１２１０は、第１の電極層（たとえば、図３を参照して説明される層３１５−ａおよび層３１５−ｂ、図５〜図７を参照して説明されるＤ１層）に形成された第１の導電ラインの例であり得る。同様に、ビットライン１２１５は、第２の電極層（たとえば、図３を参照して説明される層３２５、図５〜図７を参照して説明されるＤ２層）に形成された第２の導電ラインの例であり得る。最後に、メモリ層１２２０は、メモリ層（たとえば、図３を参照して説明されるような層３２０−ａおよび層３２０−ｂ、図５〜図７を参照して説明されるようなＤＭ層）の例であり得る。したがって、上位デッキ１２６０−ａは、層３１５−ａ、層３２０−ａ、および層３２５を備える複合スタック３０５−ａの第１のサブセットに形成されたメモリセルの上位デッキに対応し得る一方、下位デッキ１２６０−ｂは、層３２５、層３２０−ｂ、および層３１５−ｂを備える複合スタック３０５−ａの第２のサブセットに形成されたメモリセルの下位デッキに対応し得る。
アレイ構造１２０５は、層内の構造間の水平（ｘ方向またはｚ方向）空間（たとえば、第１の電極層内のワードライン１２１０−ａとワードライン１２１０−ｂとの間の空間）を示し、これは、誘電体材料で充填することができる。アレイ構造１２０５はまた、層間の垂直（ｙ方向）空間、たとえば、例示のみを目的として、メモリ層１２２０−ａと、ワードライン１２１０−ａ、１２１０−ｂを含む第１の電極層との間の空間を示す。アレイ構造１２０５に示されるそのような垂直空間は、実際の実施形態では存在しない場合がある。場合によっては、メモリ層と電極層との間の界面の一部は、図７を参照して説明されるように、追加の電極材料（たとえば、炭素）などの他の材料を含み得る。
アレイ構造１２０５は、メモリセルの２つのそれぞれのデッキに対応するメモリ層１２２０−ａ、１２２０−ｂを含む。層の最初のスタック（たとえば、図３を参照して説明されるスタック３０５−ａ）は、１つまたは複数のメモリ層１２２０を含み得る。最初のスタックの一部として、１つまたは複数のメモリ層１２２０は、プレースホルダ材料のシートを含み得る。場合によっては、プレースホルダ材料は、図５を参照して説明されるように、第３の誘電体材料であり得る。場合によっては、メモリ層１２２０は、アレイ構造１２０５を構築する処理ステップを完了した後、複数のメモリ材料要素を含み得、各メモリ材料要素は、図解１２０６に例示されるように３Ｄくさび形状である。
図１２は、１６の３Ｄくさび形状（たとえば、少なくとも２つの平坦面および少なくとも１つの曲面）のメモリ材料要素（たとえば、メモリ材料要素１２３５）を含む、絶縁されたメモリ層１２２０を例示する図解１２０６を含む。図解１２０６の３Ｄくさび形状のメモリ材料要素１２３５−ａから１２３５−ｈは、アレイ構造１２０５のメモリ層１２２０−ａに示されるような８つの３Ｄくさび形状のメモリ材料要素に対応し得る。
各３Ｄくさび形状のメモリ材料要素は、全体として（または実質的に全体として）、メモリセル１０５を備えることができ、第１のアクセスラインおよび第２のアクセスラインと連携して動作し得る。したがって、全体としてメモリ材料要素１２３５−ａのエリア（たとえば、３Ｄくさび形状のメモリ材料要素の上面図に対応するエリア）は、セルエリア１２２５（たとえば、セルエリア１２２５−ａ）と称され得、第１のアクセスライン（たとえば、ワードライン１２１０−ａ）および第２のアクセスライン（たとえば、ビットライン１２１５−ａ）がトポロジカルに交差するメモリ層１２２０内に位置し得る。セルエリア１２２５は、図４を参照して説明されるクロスポイント４６５（たとえば、アクセスラインの幅に関連するクロスポイントのエリア）に対応し得る。さらに、セルエリア１２２５は、図８を参照して説明されるように、セルエリア８４１またはセルエリア８８１の例であり得る。
さらに、セルエリア１２２５と、メモリ層１２２０の厚さ（たとえば、３Ｄくさび形状のメモリ材料要素１２３５−ａの厚さ）は、セル体積１２２６を画定し得る。セル体積１２２６は、メモリセル１０５として機能するメモリ材料の体積を称し得る。場合によっては、メモリ材料は、異なる結晶相を含み得、異なる結晶相は、異なる論理状態に対応し得る。他の場合には、メモリ材料は、異なる局所組成を含み得、異なる局所組成は、異なる論理状態に対応し得る。場合によっては、アクセスラインに関連する電気的動作（たとえば、ワードラインとビットラインとの間の電圧差）は、セル体積１２２６の全体（または、セル体積１２２６の実質的全体）に含まれるメモリ材料の結晶相（または、メモリ材料の局所組成）を変えることができる。場合によっては、メモリセル１０５のセル体積１２２６は、メモリセル１０５のアクティブセル体積と称され得る。
３Ｄくさび形状のメモリ材料要素のそれぞれは、図７を参照して説明されるように、ワードラインおよびビットライン、または介在する電極材料（たとえば、炭素）と結合された表面を除くすべての側面において、物理的分離（たとえば、図解１２０６に例示されるように、誘電体材料で充填されたチャネル１２３６−ａから１２３６−ｄのそれぞれ）によって取り囲まれ得、すなわち、各３Ｄくさび形状のメモリ材料要素は、（たとえば、アクティブセル体積の無視できる電気的閉じ込めのように）完全に物理的に閉じ込められ得る。さらに、３Ｄくさび形状のメモリ材料要素のエリア（たとえば、３Ｄくさび形状のメモリ材料要素１２３５の上面図に対応するエリア）は、交差するアクセスライン（たとえば、ワードラインとビットライン）に対応するエリアにほぼ対応し得る。
場合によっては、アクティブセル体積の物理的閉じ込めによって画定されるメモリ材料を備えるメモリセル１０５は、メモリセル動作中、様々な望ましくない現象（たとえば、妨害）を起こしにくくなり得る。たとえば、アレイ構造１２０５のメモリセル１０５は、物理的閉じ込めの４つの界面（たとえば、完全な物理的閉じ込め）および電気的閉じ込めの無（または無視できる）界面によって画定されるアクティブセル体積を含む。対照的に、アレイ構造１１０５のメモリセル１０５は、物理的閉じ込めの３つの界面と、電気的閉じ込めの１つの界面とによって画定されるアクティブセル体積を含む。したがって、アレイ構造１２０５のメモリセル１０５は、アレイ構造１１０５のメモリセル１０５（および、アレイ構造１００５のメモリセル１０５、またはアレイ構造９０５のメモリセル１０５）よりも、望ましくない現象を起こしにくくなり得る。
図１２はまた、レイアウト１２０７を例示する。レイアウト１２０７は、図８を参照して説明されるようなレイアウト８０５の例であり得、ビアのパターンが、複数のメモリ層（たとえば、図３を参照して説明される層３２０−ａ、層３２０−ｂ）のそれぞれ内に１つまたは複数の３Ｄくさび形状のメモリ材料要素を形成できる方法を例示し得る。図４Ａに説明されるように、ビア（たとえば、ビア４１０）は、メモリ層において、プレースホルダ材料（たとえば、誘電体材料）にキャビティ（たとえば、キャビティ４１５）を形成するために使用され得、キャビティは、充填材料（たとえば、メモリ材料）で充填することができる。したがって、充填材料がメモリ材料である場合、メモリ材料（たとえば、カルコゲニド材料２２０）の３Ｄディスクが、メモリ層（たとえば、層３２０−ａ、層３２０−ｂ）に形成され得る。すなわち、メモリ層においてプレースホルダ材料（たとえば、第３の誘電体材料）の一部は、メモリ材料（たとえば、カルコゲニド材料２２０）のディスクによって置換され得る。その後、メモリ材料のディスクは、ビアのセットを使用して、任意の数のセグメントへ切断（たとえば、分離）され、メモリ層においてチャネル（たとえば、チャネル４２０のようなチャネル）を形成し、ここで、チャネルは、メモリ材料のディスクを、複数の離散したメモリ材料要素へ交差させる（それにより、分離、分割、切断する）。メモリ材料のディスクを切断するチャネルは、誘電体材料で充填することができる。
レイアウト１２０７を使用する例示的な例では、ビアの複数のセット（たとえば、行）に共通であるビア（たとえば、他の一般的なビアと同様に、レイアウト１２０７に、影付きビアとして例示されているビア１２４０−ａ）は、場合によっては、１つまたは複数のメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）のそれぞれにおいて、キャビティを同時に形成するために使用され得る。言い換えれば、ビアは、プレースホルダ材料を含むメモリ層内にキャビティを形成するために使用され得る。キャビティのサイズは、（たとえば、図３から図７を参照して説明されるように、等方性エッチングステップによって除去されるプレースホルダ材料の量とともに関連するビア幅を決定することによって）、キャビティの一部が、ｙ方向において、キャビティの上および下となり得るワードラインおよびビットラインの断面エリア（たとえば、ワードラインおよびビットラインのトポロジカルに交差する部分のエリア）と、ｘ方向またはｚ方向において重なり合うように構成され得る。その後、メモリ材料（たとえば、カルコゲニド材料２２０）がキャビティを充填し得、それにより、各キャビティ内にメモリ材料の３Ｄディスク１２４５（たとえば、メモリ材料で充填された３Ｄディスク）を生成できる。したがって、各３Ｄディスク１２４５（たとえば、３Ｄディスク１２４５−ａから１２４５−ｄ）のサイズは、３Ｄディスク１２４５を生成するために充填されたキャビティのサイズを例示し得る。
その後、たとえば、５つのビア１２４１−ａ、１２４１−ｂのグループのいずれかのように、各セットが、垂直方向（ｚ方向）に一行に配置された第１のビアの１つまたは複数のセットが使用され、場合によっては、３Ｄディスク１２４５を備えたメモリ層（たとえば、メモリ層３２０−ａまたは３２０−ｂ）内に誘電体材料で充填された第１の数の第１のチャネルが（たとえば、図４を参照して説明される技法を使用して）同時に形成され得る。第１のチャネルを形成することは、対応する第１のビアのセットを使用して、各３Ｄディスク１２４５からメモリ材料の一部を除去することを含み得る。結果として、３Ｄディスクのそれぞれは、２つの部分に分離（たとえば、二等分）され得る。言い換えれば、第１のチャネルは、メモリ材料の３Ｄディスクを、ｚ軸に沿ったメモリ層において個別のメモリ材料要素に分離し得る。
場合によっては、メモリ材料の３Ｄディスク１２４５のメモリ材料の一部は、第１のチャネルを形成する前に、３Ｄディスク１２４５および先行するキャビティを形成するために使用されるビアを使用して除去され、これにより、メモリ材料のリングが、メモリ層において形成され得る。メモリ材料のリングは、３Ｄディスク１２４５のために使用されるビアの垂直軸（たとえば、ｙ方向、基板に対する垂直軸）を取り囲むことができる。その後、第１のチャネルを形成することにより、メモリ材料のリングを、ｚ軸に沿ったメモリ層において個別のメモリ材料要素に分離（たとえば、二等分）できる。
さらに、たとえば、５つのビア１２４１−ｃ、１２４１−ｄのグループのように、各セットが水平方向（ｘ方向）に一行に配置された第２のビアの１つまたは複数のセットが使用され、場合によっては、メモリ層内に誘電体材料で充填された第２の数の水平チャネルが（たとえば、図４を参照して説明される技法を使用して）同時に形成され得る。第２のチャネルを形成することは、対応する第２のビアのセットを使用して、各３Ｄディスク１２４５からメモリ材料の追加部分を除去することを含み得る。結果として、対応する第１のチャネルを形成して得られる３Ｄディスク１２４５の２つの個別の部分（たとえば、セグメント）のそれぞれは、ｘ軸に沿ってさらに分離（たとえば、二等分）され得、それにより、メモリ材料の各ディスク１２４５（または、適用可能な場合はリング）から、４つの個別のウェッジ形状のメモリ材料を生成する。言い換えれば、誘電体材料で充填された第２のチャネルはさらに、メモリ材料で充填された３Ｄディスク１２４５のメモリ材料を、ｘ軸に沿ったメモリ層において追加の個別のメモリ材料要素にさらに分離（たとえば、二等分）する。
したがって、たとえば、第１のビアのセットおよび第２のビアのセットであるビアの２つのセットを使用して、誘電体材料で充填された垂直（ｚ方向）チャネルおよび水平（ｘ方向）チャネルを形成することにより、各３Ｄディスク１２４５のそれぞれを、４つの３Ｄくさび形状のメモリ材料要素に分割（たとえば、分離、切断、分断）できる。４つの３Ｄくさび形状のメモリ材料要素のそれぞれは、曲面（たとえば、図解１２０６に例示されるようなデッキ１２６０）を有し得る。メモリ材料の曲面は、湾曲した外面を有していた可能性のあるキャビティを、メモリ材料で充填した結果であり得る。さらに、４つの３Ｄくさび形状のメモリ材料要素のそれぞれは、１つまたは複数の平坦面（たとえば、図１２０６に例示されるような表面１２６５）を有し得る。
場合によっては、スタック（たとえば、スタック３０５−ａ）の最上層（たとえば、層３１０）は、第１のビアのセットと、第２のビアのセットとの両方を含むビアのパターンを含み得、したがって、最上層にビアの２Ｄマトリクスパターンを形成する、フォトリソグラフィステップおよび異方性エッチングステップの結果として、２次元マトリクス内のビアのセットを形成する。場合によっては、最上層は、ハードマスク材料を含み得、これは、図３から図７に説明されるように、様々な処理ステップ全体を通じてビアのパターン（たとえば、２Ｄマトリクス内のビア）を保持し得る。したがって、チャネルを形成するための処理ステップは、両方向（たとえば、水平および垂直方向、すなわち、ｘ方向およびｚ方向）にチャネル（たとえば、誘電体材料で充填されたチャネル１２３６−ａから１２３６−ｄ）を同時に形成することができ、メモリ材料の３Ｄディスク（たとえば、３Ｄディスク１２４５）のそれぞれから４つの３Ｄくさび形状のメモリ材料要素（たとえば、メモリ材料要素１２３５）を生成し得る。複数の３Ｄくさび形状のメモリ材料要素（たとえば、図解１２０６のメモリ材料要素１２３５、レイアウト１２０７のメモリ材料要素１２５０−ａ）を形成するために使用される同じビアのセット（たとえば、第１のビアのセットおよび第２のビアのセット）が使用され、たとえば、図８のレイアウト８５０およびレイアウト８５５を参照して説明されるように、電極層においてアクセスライン（たとえば、ワードライン１２１０およびビットライン１２１５）のセットを形成できると理解されたい。たとえば、水平方向に一行に配置された第１のビアのセット（たとえば、５つのビア１２４１−ｃ、１２４１−ｄのグループ）を使用して、メモリ層（たとえば、メモリ層３２０−ａ）においてメモリ材料の３Ｄディスクを分離し、電極層（たとえば、電極層３１５−ａまたは電極層３１５−ｂ）において電極材料の第１の数のループを形成して、第１のアクセスライン（たとえば、ワードライン１２１０）を形成できる。
さらに、レイアウト１２０７の各３Ｄくさび形状のメモリ材料要素（たとえば、メモリ材料要素１２５０−ａ）は、ワードライン（１２１０−ｅ）およびビットライン（たとえば、１２１５−ｂ）がトポロジカルに交差するエリアに対応し得、メモリ材料要素の全体（実質的に全体）が、メモリセル１０５として機能するように構成され得る。したがって、交差するアクセスライン（たとえば、ワードライン１２１０−ｅおよびビットライン１２１５−ｂ）に対応するエリアは、アレイ構造１２０５のセルエリア１２２５に対応し得る（実質的に対応し得る）。言い換えれば、各くさび形状のメモリ材料要素は、１つのメモリセル１０５をサポートし得る。さらに、各くさび形状のメモリ材料要素（たとえば、メモリ材料要素１２３５または１２５０）は、たとえば、レイアウト１２０７に例示されるようなワードライン１２１０−ｅおよびビットライン１２１５−ｂ、またはアレイ構造１２０５に例示されるようなワードライン１２１０およびビットライン１２１５−ａのような、２つの電極と結合され得る。場合によっては、各くさび形状のメモリ材料要素は、コンフォーマルライナ（たとえば、図７を参照して説明されるような炭素ベースの材料）を通って、１つの第１の電極および１つの第２の電極と結合され得る。
場合によっては、３Ｄクロスポイントメモリアレイ構造（たとえば、図１２を参照して説明される製造技法を使用して構築され得るアレイ構造１２０５）を含む装置は、第１の層、メモリ層、および、第２の層を備えるスタックであって、メモリ層は第１の層と第２の層との間にある、スタックと、第１の層内の複数の第１の電極と、第２の層内の複数の第２の電極と、メモリ層内の複数のメモリ材料要素とを含むことができ、各メモリ材料要素は、曲面を有する。
上記の装置のいくつかの例では、各メモリ材料要素は、平坦面を有する。上記の装置のいくつかの例では、各メモリ材料要素は、１つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、メモリ材料要素は、コンフォーマルライナを通って１つの第１の電極および１つの第２の電極と結合される。上記の装置のいくつかの例では、各メモリ材料要素は、単一のメモリセルを備えるように構成される。上記の装置のいくつかの例では、各メモリ材料要素は、カルコゲニド材料を備える。上記の装置のいくつかの例では、複数の第１の電極の各第１の電極は、複数の第１の電極の各他の第１の電極に平行であり、複数の第２の電極の各第２の電極は、複数の第２の電極の各他の第２の電極に平行である。
図１３から図１４は、本開示の製造技法によりソケットを形成する様々な態様を例示しており、これは、たとえば、図２に例示されるメモリアレイ２０２の例のような３Ｄメモリアレイを作るために使用され得る。３Ｄメモリアレイアーキテクチャの文脈において、ソケット領域は、メモリアレイと、メモリデバイスの他のコンポーネント（たとえば、図１を参照して説明されるような、行デコーダ１２０、感知コンポーネント１２５、または列デコーダ１３０）との間の様々な相互接続を含み得る。場合によっては、ソケット領域は、電気的絶縁（たとえば、導電性材料のループ４５０を、アクセスラインとして構成され得る複数の個別のセグメントに分離する）目的で生成された特徴（たとえば、ギャップ）を含み得る。
本明細書で説明される製造技法は、ビアのパターン（たとえば、アクセスビア）のサブセットを使用することを含み得、ビアのパターンはまた、メモリセルの２つ以上のデッキの同時形成のために使用され得、各デッキは、アクセスラインおよびメモリセルを含む３Ｄクロスポイント構造を備える。ビアのパターンのサブセットは、アクセスライン材料の各ループが、少なくとも２つの異なるアクセスラインを形成するように、アクセスライン材料のループ（たとえば、図４Ｂを参照して説明されるループ４５５またはループ４６０）を分離する（たとえば、複数の個別の部分に分割する）ために使用され得る。場合によっては、ビアのサブセットを使用して、アクセスライン（たとえば、ワードライン、ビットライン）を、メモリデバイスの他のコンポーネント（たとえば、行デコーダ１２０、感知コンポーネント１２５、または列デコーダ１３０）の様々なノードに接続することもできる。
図１３は、本開示による、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイのソケット領域の例示的なレイアウト１３０１を例示する。レイアウト１３０１は、水平方向（ｘ方向）に一行に各グループが配置されている、第１のビアのグループ（たとえば、第１のビア１３４０−ａ、１３４０−ｂ、１３４０−ｃのグループ）と、垂直方向（ｙ方向）に一行に各グループが配置されている、第２のビアのグループ（たとえば、第２のビア１３４１−ａ、１３４１−ｂ、１３４１−ｃのグループ）とを含むビアの２Ｄマトリクスを例示する。レイアウト１３０１はまた、第１の開口部のパターン（たとえば、開口部１３５０−ａから１３５０−ｃ）と、第２の開口部のパターン（たとえば、開口部１３６０−ａから１３６０−ｂ）とを例示する。
第１のビアの各グループは、スタックの各第１の層（たとえば、図３に説明されるような層３１５−ａおよび層３１５−ｂ）において水平方向（ｘ方向）に延在するアクセスライン（たとえば、ワードライン１３１０−ａおよびワードライン１３１０−ｂ）を形成するために使用された可能性がある。たとえば、第１のビア１３４０−ａのグループは、スタックの各第１の層において、ワードライン１３１０−ａおよびワードライン１３１０−ｂを形成するために使用された可能性がある。したがって、例示的なレイアウト１３０１は、ワードライン（たとえば、水平方向に延在するアクセスライン）のためのソケット領域を描写することができる。場合によっては、垂直方向（ｙ方向）に延在するアクセスライン（たとえば、ビットライン）が、ワードラインのソケット領域にない場合がある。同様に、ビットラインのためのソケット領域は、同様の技術を使用して、３Ｄクロスポイントメモリアレイの異なるエリアに形成され得る（図示せず）。場合によっては、ビットラインのためのソケット領域に、ワードラインがない場合がある。
第１の開口部（たとえば、開口部１３５０−ａ）は、第１のソケットマスク（たとえば、ＳＭ１マスク）を使用して生成された第１の開口部のパターンの一部であり得る。ＳＭ１マスクを使用して、スタックの最上（たとえば、露出）層に、いくつかの第１の開口部（たとえば、各開口部は、フォトレジストの欠如またはハードマスク材料の欠如に対応する）を形成することができ、これにより、スタックの１つまたは複数の下位（たとえば、埋込）層の構造の形成を容易にし得る。スタックは、任意の数の電極層およびメモリ層を含むことができる。第１の開口部（たとえば、開口部１３５０−ａ）は、ビア（たとえば、ビア１３４２−ａ）と重なり合うことがある。レイアウト１３０１に例示されるように、第１の開口部は、第１のビアおよび第２のビアと比較した場合、緩和された設計規則を有することができ、たとえば、第１の開口部のサイズ、または第１の開口部間の距離は、ビアのサイズ、またはビア間の距離よりも大きくてもよい。
第１の開口部は、ソケット形成の目的で、異なる形状のビアとして（たとえば、第１のビアまたは第２のビアのいずれかよりも大きいビアとして）機能し得るか、または、１つまたは複数の第１のビアまたは第２のビアを分離し得る（たとえば、１つまたは複数の第１のビアまたは第２のビアを、後続の処理ステップのためにアクセス可能にしながら、１つまたは複数の他の第１のビアまたは第２のビアを、後続の処理ステップのためにアクセスできないようにする）。場合によっては、第１の開口部を使用して、標的電極を通って異方性エッチングすることによって標的電極にギャップを形成し、それにより、標的電極を２つの個別の電極（たとえば、２つの個別のアクセスライン）に分割することができる。たとえば、開口部１３５０−ａは、ワードライン１３１０−ｃの電極材料ならびにワードライン１３１０−ｄの電極材料を異方的にエッチングすることにより、ワードライン１３１０−ｃおよびワードライン１３１０−ｄにギャップを生成し得る。ワードライン１３１０−ｃは、第１のビア１３４０−ｂのグループを使用して形成され得、ワードライン１３１０−ｄは、第１のビア１３４０−ｃのグループを使用して形成され得る。ワードライン１３１０−ｃは、ワードライン１３１０−ｄと平行（または実質的に平行）であり得る。
他の場合には、第１の開口部（たとえば、開口部１３５０−ａ）は、第１の開口部が重なり合うビア（たとえば、第２のビア１３４１−ｃのグループに含まれ得るビア１３４２−ａ）を通って第２のビアホールを形成することによって、標的電極にギャップを形成することを容易にし得る。第２のビアホール（たとえば、ビア１３４２−ａに対応する第２のビアホール）は、スタックを通って、ギャップが生成されるべき標的電極を含む標的層まで延在し得る。その後、標的電極の一部は、たとえば、等方性エッチングステップを使用することによって、第２のビアホールを通って、および重なり合う第１の開口部を通って除去され得る。したがって、標的電極（たとえば、標的層におけるアクセスライン）は、互いに絶縁された少なくとも２つの個別のセグメントに分離され得る。
標的電極内にギャップを生成した結果として、第１の開口部（たとえば、開口部１３５０）を使用して、電極層において標的電極材料を異方的にエッチングするか、または第１の開口部（たとえば、開口部１３５０）を使用して、第１の開口部が重なり合うビアに対応する第２のビアホール（たとえば、ビア１３４２−ａに対応する第２のビアホール）を生成して、電極層（たとえば、標的電極材料を備える電極層）において標的電極材料を等方的にエッチングし、アクセスライン（たとえば、標的電極材料を備える電極）は、電極層において同一線上にあるアクセスラインから絶縁され得る。たとえば、ワードライン１３１０−ｃ（たとえば、アクセスライン）は、少なくとも２つのセグメント、すなわち、開口部１３５０−ａに対する左セグメント（たとえば、ワードラインセグメント１３１０−ｃ１）および右セグメント（たとえば、ワードラインセグメント１３１０−ｃ２）を有することができ、左セグメントは、右セグメントから絶縁され、右セグメントと同一線上にあり得る（たとえば、同一線上のアクセスラインであり得る）。場合によっては、複数の第１の電極のサブセット（たとえば、ワードライン）は、第１の電極にギャップを生成した結果として、共通の長手方向軸を有することができる。
第２の開口部（たとえば、開口部１３６０−ａ）は、いくつかの第２の開口部（たとえば、フォトレジストの欠如またはハードマスクの欠如）を画定する第２のソケットマスク（ＳＭ２マスク）を使用して生成された第２の開口部のパターンの一部であり得る。ＳＭ２マスクを使用して、スタックの最上（たとえば、露出）層にいくつかの第２の開口部（たとえば、フォトレジストの欠如またはハードマスク材料の欠如に対応する各開口部）を形成することができ、これは、スタックの１つまたは複数の下位（たとえば、埋込）層における構造の形成を容易にし得る。スタックは、任意の数の電極層およびメモリ層を含み得る。第２の開口部（たとえば、開口部１３６０−ａ）は、一対のアクセスラインを形成するために使用された可能性のある１つまたは複数のビア（たとえば、ビア１３４２−ｂ、ビア１３４２−ｃ）と重なり合う可能性がある。たとえば、ビア１３４２−ｂ（および、ビア１３４２−ｃ）は、ワードライン１３１０−ｃおよび１３１０−ｅを形成するために使用された可能性がある第１のビアのグループ（たとえば、第１のビア１３４０−ｂのグループ）の一部であり得る。レイアウト１３０１に例示されるように、第２の開口部は、第１のビアおよび第２のビアと比較した場合、緩和された設計規則を有することができ、たとえば、第２の開口部のサイズ、または第２の開口部間の距離は、ビアのサイズ、またはビア間の距離よりも大きくてもよい。
場合によっては、第２の開口部を使用して、スタック内のいくつかのアクセスライン（たとえば、電極）と、スタックの下に配置され、スタックと接触し得る（たとえば、ハードマスク材料などのエッチング停止材料を備え得るスタックの最下層と接触し得る）導電性要素との間の接続（たとえば、相互接続）を行うことができる。スタックは、標的電極材料を備える電極層（たとえば、電極層は、電極材料を備えるアクセスラインを備え得る）と、メモリ層とを含み得る。導電性要素は、メモリデバイスの回路コンポーネントのノード（たとえば、行デコーダ１２０の出力ノード、感知コンポーネント１２５の入力ノード）に対応し得る。場合によっては、そのような回路コンポーネントは、基板（たとえば、図２を参照して説明される基板２０４）、またはスタックの下の別の層に配置され得る。導電性要素は、いくつかの金属層、および金属層間の相互接続を通って、回路コンポーネントに接続され得る。
場合によっては、第２の開口部（たとえば、開口部１３６０−ａ）は、スタックを通って延在して導電性要素に到達するビアホールの形成を容易にし得る。ビアホールは、第２の開口部（たとえば、開口部１３６０−ａ）と重なり合うことができるビア（たとえば、ビア１３４２−ｂ、ビア１３４２−ｃ）に対応し得る。導電性材料でビアホールを充填して、導電性要素と結合された導電性プラグを形成できる。さらに、導電性プラグは、スタック内の標的電極（たとえば、ワードライン、ビットライン）に結合され得、これにより、標的電極は、導電性プラグによって、メモリデバイスの回路コンポーネントの導電性要素と電気的に結合され得る。
図１４は、本開示の製造技法によって、スタック内の標的層における標的電極と、導電性要素との間の接続を行う例示的な方法を例示する。スタックは、本開示により、メモリセルの２つ以上のデッキを含み得る３Ｄクロスポイントメモリアレイ構造を備え得る。図１４は、本明細書で説明される製造技法の例示的な例として、図解１４０１、１４０２、１４０３を例示する。図１４における層のスタックは、図５および図６（たとえば、図３を参照して説明されるスタック３０５）を参照して説明されるスタックなどのスタックに対応し得る。たとえば、図１４における層のスタックは、メモリセルの２つのデッキを含むことができ、メモリセルの各デッキは、ワードライン（たとえば、上位デッキ９４５−ａのワードライン９１０−ａ、９１０−ｂ、または下位デッキ９４５−ｂのワードライン９１０−ｃ、９１０−ｄ）の１つのセット、およびビットライン（たとえば、メモリセルの両方のデッキに共通であり得るビットライン９１５）の１つのセットを備え得る。
本明細書で説明される製造技法は、スタック（たとえば、スタック３０５）内の任意の標的層における任意の標的電極と、導電性要素との間の接続を行うために使用することができる。たとえば、図解１４０１は、上位デッキのワードライン（たとえば、上位デッキ９４５−ａのワードライン９１０−ａ）と、導電性要素（たとえば、導電性要素１４０５）との間の接続を行うことを例示する一方、図解１４０３は、下位デッキのワードライン（たとえば、下位デッキ９４５−ｂのワードライン９１０−ｃ）と、導電性要素（たとえば、導電性要素１４０５）との間の接続を行うことを例示する。同様に、図解１４０２は、ビットライン（たとえば、上位デッキ９４５−ａと下位デッキ９４５−ｂとの両方に共通であり得るビットライン９１５）と、導電性要素（たとえば、導電性要素１４０５）との間の接続を行うことを例示する。場合によっては、ワードラインのためのソケット領域（たとえば、ワードラインと導電性要素との間の接続が行われる領域）は、ビットラインのためのソケット領域（たとえば、ビットラインと導電性要素との間の接続が行われる領域）が位置し得る領域とは異なる３Ｄクロスポイントメモリアレイの領域に位置し得る。
図解１４０１は、標的電極（たとえば、Ｄ１層１４１５−ａの標的電極１４１６−ａ）と導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４１６−ａは、メモリセルの上位デッキのワードライン９１０（たとえば、ワードライン９１０−ａ）の例であり得、たとえば、メモリセルの上位デッキは、メモリデバイス内のメモリセルの１つまたは複数の他のメモリデッキの上にあってもよい。
処理ステップ１４５０において、ビアホールは、スタックを通って形成され得る。ビアホールは、ビアパターンに含まれるビア（たとえば、図５および図６を参照して説明されるＨＭ層におけるビア形状）を使用することによって形成され得、第２の開口部（たとえば、図１３を参照して説明される開口部１３６０−ａ）は、ビアホールを形成するために使用されるビアと重なり合うことができる。ビアホールは、スタックを通って導電性要素１４０５まで延在することができる。その後、導電性材料が、ビアホールを充填し得る。場合によっては、ビアホールを充填する導電性材料は、電極材料と同じであり得、たとえば、ビアホールを充填する導電性材料と、スタック内の標的電極とは、場合によっては、同じ導電性材料を備え得る。場合によっては、導電性材料で充填されたビアホールは、導電性プラグ（たとえば、プラグ１４２１）と称され得る。図解１４０１の処理ステップ１４５０において例示される構造は、その後、ビアホールが形成され、導電性材料で充填された後、図解５０２の処理ステップ５３０において例示される構造に対応し得る。
処理ステップ１４５５において、エッチングステップは、導電性材料の一部をビアホールから除去して、ビアホールと標的電極（たとえば、標的電極１４１６−ａ）との間に挿入された誘電体緩衝材（たとえば、緩衝材１４３０）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３０を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４１６−ａ）を露出させることができる。標的電極（たとえば、標的電極１４１６−ａ）を露出させる誘電体緩衝材１４３０を除去すると、標的電極層（たとえば、Ｄ１層１４１５−ａ）内の第２の標的電極（たとえば、標的電極１４１６−ｂ）を同時に露出させることができる。さらに、第２の標的電極（たとえば、標的電極１４１６−ｂ）は、標的電極（たとえば、標的電極１４１６−ａ）に対してビアホールの反対側に位置し得る。たとえば、処理ステップ１４５０においてビアホールを形成するために使用されるビアは、以前に、標的電極および第２の標的電極（たとえば、図５を参照して説明されるように形成され得る標的電極１４１６−ａおよび標的電極１４１６−ｂ）を形成するために使用され得、したがって、処理ステップ１４５０において形成されたビアホールは、標的電極と第２の標的電極との間に挿入され得る。
処理ステップ１４６０において、導電性材料は、処理ステップ１４５５においてビアホールに生成された空間を充填し、それにより、標的電極１４１６−ａ（および第２の標的電極１４１６−ｂ）を、導電性プラグ（たとえば、プラグ１４２１−ａ）を通って導電性要素１４０５と結合させる。処理ステップ１４６０の完了時に、導電性プラグ１４２１−ａ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）における第１の幅（たとえば、直径１４２２−ａ）と、電極層（たとえば、Ｄ１層１４２５−ａ）における第２の幅（たとえば、直径１４２３−ａ）とを有し得る。第２の幅（たとえば、直径１４２３−ａ）は、第１の幅（たとえば、直径１４２２−ａ）よりも大きくてもよい。
場合によっては、処理ステップ１４６０の完了時に、標的電極（たとえば、メモリアレイの上位デッキのワードラインの電極）が、導電性プラグ（たとえば、プラグ１４２１−ａ）によって、回路コンポーネント（たとえば、行デコーダ１２０）のノードに接続され得、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの上位デッキ（たとえば、上位デッキ９４５−ａ）の標的電極（たとえば、ワードライン９１０−ａ）をアクティブ化できる。
図解１４０２は、標的電極（たとえば、Ｄ２層１４２５における標的電極１４２６−ａ）と導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４２６−ａは、メモリセルの上位デッキと下位デッキとの両方に共通のビットライン（たとえば、ビットライン９１５−ａ）（または、他のタイプのアクセスライン）の例であり得、たとえば、メモリセルの上位デッキは、メモリセルの下位デッキを含む、メモリデバイス内のメモリセルの１つまたは複数の他のデッキの上にあり得る。
処理ステップ１４５１において、ビアホールは、スタックを通って形成され得る。ビアホールは、ビアパターン（たとえば、図５および図６を参照して説明されるＨＭ層におけるビア形状）に含まれるビアを使用して形成され得、第２の開口部（たとえば、図１３を参照して説明される開口部１３６０−ａ）は、ビアホールを形成するために使用されるビアと重なり合うことができる。ビアホールは、スタックを通って、導電性要素１４０５まで延在し得る。その後、導電性材料が、ビアホールを充填することができる。場合によっては、ビアホールを充填する導電性材料は、電極材料と同じであり得、たとえば、ビアホールを充填する導電性材料と、スタック内の標的電極とは、場合によっては、同じ導電性材料を備え得る。場合によっては、導電性材料で充填されたビアホールは、導電性プラグ（たとえば、プラグ１４２１−ｂ）と称され得る。図解１４０２の処理ステップ１４５１において例示される構造は、その後、ビアホールが形成され、導電性材料で充填された後、図解６０２の処理ステップ６３０において例示される構造に対応し得る。場合によっては、処理ステップ１４５０および処理ステップ１４５１が同時に起こり得る。すなわち、プラグ１４２１およびプラグ１４２１−ｂが同時に形成され得る。
処理ステップ１４６５において、エッチングステップは、誘電体層（たとえば、Ｄ１層１４１５−ａ）が露出され得るように、導電性材料の一部をビアホールから除去できる。その後、コンフォーマルライナ（たとえば、ライナ１４３５）の層が、誘電体層（たとえば、Ｄ１層１４１５−ａ）の露出面において形成され得る。コンフォーマルライナ（たとえば、ライナ１４３５）は、誘電体層（たとえば、Ｄ１層１４１５−ａ）の露出面を保護して、後続のエッチングステップが、Ｄ１層１４１５−ａの誘電体材料を除去することを阻止するように構成された任意の材料を備え得る。場合によっては、後続のエッチングステップに関連する選択性が、Ｄ１層１４１５−ａの誘電体材料を保持する（実質的に保持する）のに十分であり得る場合、コンフォーマルライナの形成が省略され得る。
処理ステップ１４７０において、エッチングステップは、導電性材料の追加部分をビアホールから除去して、ビアホールと標的電極（たとえば、標的電極１４２６−ａ）との間に挿入された別の誘電体緩衝材（たとえば、緩衝材１４３１）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３１を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４２６−ａ）を露出させることができる。標的電極（たとえば、標的電極１４２６−ａ）を露出させる誘電体緩衝材１４３１を除去すると、標的電極層（たとえば、Ｄ２層１４２５）内の第２の標的電極（たとえば、標的電極１４２６−ｂ）を同時に露出させることができる。さらに、第２の標的電極（たとえば、標的電極１４２６−ｂ）は、標的電極（たとえば、標的電極１４２６−ａ）に対してビアホールの反対側に位置し得る。たとえば、処理ステップ１４５１においてビアホールを形成するために使用されるビアは、以前に、標的電極および第２の標的電極（たとえば、図６を参照して上述したように形成された可能性がある標的電極１４２６−ａおよび標的電極１４２６−ｂ）を形成するために使用され、したがって、処理ステップ１４５１において形成されたビアホールは、標的電極と第２の標的電極との間に挿入され得る。
処理ステップ１４７５において、導電性材料は、処理ステップ１４７０においてビアホールに生成された空間を充填し、それにより、標的電極１４２６−ａ（および第２の標的電極１４２６−ｂ）を、導電性プラグ（たとえば、プラグ１４２１−ｃ）を通って導電性要素１４０５と結合させる。処理ステップ１４７５の完了時に、導電性プラグ１４２１−ｃ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）における第１の幅（たとえば、直径１４２２−ｂまたは直径１４２２−ｃのいずれか）と、電極層（たとえば、Ｄ２層１４２５）における第２の幅（たとえば、直径１４２４）とを有し得る。第２の幅（たとえば、直径１４２４）は、第１の幅（たとえば、直径１４２２−ｂまたは直径１４２２−ｃのいずれか）よりも大きくてもよい。さらに、コンフォーマルライナ１４３５は、処理ステップ１４７５の完了時に、導電性プラグ１４２１−ｃ（たとえば、導電性材料で充填されたビアホール）と、誘電体材料（たとえば、Ｄ１層１４１５−ａの第１の誘電体材料）との間に挿入され得る。したがって、導電性プラグ１４２１−ｃは、別の電極層（たとえば、Ｄ１層１４１５−ａ）において第３の幅（たとえば、直径１４２３−ｂ）を有し得る。場合によっては、第３の幅（たとえば、直径１４２３−ｂ）は、第１の幅（たとえば、直径１４２２−ａまたは直径１４２２−ｂのいずれか）よりも小さい場合がある。
場合によっては、処理ステップ１４７５の完了時に、標的電極（たとえば、メモリアレイの上位デッキと下位デッキとの両方に共通であり得るビットラインの電極）は、導電性プラグ（たとえば、プラグ１４２１−ｃ）によって、回路コンポーネント（たとえば、列デコーダ１３０）のノードへ接続され得（たとえば、結合され得）、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの上位デッキと下位デッキとの両方の標的電極（たとえば、ビットライン９１５）をアクティブ化できる。
図解１４０３は、標的電極（たとえば、別のＤ１層１４１５−ｂにおける標的電極１４１６−ｃ）と、導電性要素（たとえば、導電性要素１４０５）との間の接続を行う方法を例示する。標的電極１４１６−ｃは、メモリセルの下位デッキのワードライン９１０（たとえば、ワードライン９１０−ｃ）の例であり得、たとえば、メモリセルの下位デッキは、メモリデバイス内のメモリセルの１つまたは複数の他のデッキの下にあり得る。
図解１４０３の処理ステップ１４５０の態様は、図解１４０１の処理ステップ１４５０と同じであり得る。図解１４０１に例示されるビア構造は、その後、Ｄ１層１４１５−ａにおける標的電極１４１６−ａと、導電性要素１４０５との間の接続を行うために使用され得る一方、図解１４０３に例示されるビア構造は、その後、Ｄ１層１４１５−ｂにおける標的電極１４１６−ｃと、導電性要素１４０５との間の接続を行うために使用され得る。
処理ステップ１４８０において、エッチングステップは、誘電体層（たとえば、Ｄ１層１４１５−ａ）が露出され得るように、導電性材料の一部をビアホールから除去できる。露出された誘電体層は、図解１４０１に示される誘電体緩衝材１４３０を含む層と同じとすることができる。その後、コンフォーマルライナ（たとえば、ライナ１４３５）の層が、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）の露出面において形成され得る。コンフォーマルライナ（たとえば、ライナ１４３５）は、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）の露出面を保護して、後続のエッチングステップが、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）を除去することを阻止するように構成される。場合によっては、後続のエッチングステップに関連する選択性が、誘電体緩衝材（たとえば、Ｄ１層１４１５−ａにおける緩衝材１４３０）を保持する（実質的に保持する）のに十分であり得る場合、コンフォーマルライナの形成が省略され得る。
処理ステップ１４８５において、エッチングステップは、ビアホールから導電性材料の追加部分を除去して、ビアホールと標的電極（たとえば、標的電極１４１６−ｃ）との間に挿入された別の誘電体緩衝材（たとえば、Ｄ１層１４１５−ｂにおける緩衝材１４３２）を露出させることができる。その後、エッチングステップ（たとえば、等方性エッチングステップ）は、誘電体緩衝材１４３２を（たとえば、化学的選択性によって）除去して、標的電極（たとえば、標的電極１４１６−ｃ）を露出させることができる。標的電極（たとえば、標的電極１４１６−ｃ）を露出させる誘電体緩衝材１４３２を除去すると、標的電極層（たとえば、Ｄ１層１４１５−ｂ）内の第２の標的電極（たとえば、標的電極１４１６−ｄ）を同時に露出させることができる。
処理ステップ１４９０において、導電性材料は、処理ステップ１４８５において、ビアホールに生成された空間を充填し、それにより、標的電極１４１６−ｃ（および、第２の標的電極１４１６−ｄ）を、導電性プラグ（たとえば、プラグ１４２１−ｄ）を通って導電性要素１４０５に結合できる。処理ステップ１４９０の完了時に、導電性プラグ１４２１−ｄ（たとえば、導電性材料で充填されたビアホール）は、メモリ層（たとえば、メモリ層１４２０）において第１の幅（たとえば、直径１４２２−ｄ）を、標的電極層（たとえば、Ｄ１層１４１５−ｂ）において第２の幅（たとえば、直径１４２３−ｃ）を有し得る。第２の幅（たとえば、直径１４２３−ｃ）は、第１の幅（たとえば、直径１４２２−ｄ）よりも大きくてもよい。さらに、コンフォーマルライナ１４３５は、処理ステップ１４９０の完了時に、導電性プラグ１４２１−ｄ（たとえば、導電性材料で充填されたビアホール）と誘電体材料（たとえば、Ｄ１層１４１５−ａにおける誘電体緩衝材１４３０）との間に挿入され得る。したがって、導電性プラグ１４２１−ｄは、別の電極層（たとえば、Ｄ１層１４１５−ａ）において第３の幅（たとえば、直径１４２３−ｄ）を有し得る。場合によっては、第３の幅（たとえば、直径１４２３−ｄ）が、第１の幅（たとえば、１４２２−ｄ）よりも小さい場合がある。
場合によっては、処理ステップ１４９０の完了時に、標的電極（たとえば、メモリアレイの下位デッキのワードラインの電極）が、導電性プラグ（たとえば、プラグ１４２１−ｄ）によって、回路コンポーネント（たとえば、行デコーダ１２０）のノードに接続され得、これにより、メモリコントローラ（たとえば、メモリコントローラ１４０）は、メモリセルの下位デッキ（たとえば、下位デッキ９４５−ｂ）の標的電極（たとえば、ワードライン９１０−ｃ）をアクティブ化できる。
場合によっては、３Ｄクロスポイントメモリアレイのソケット領域（たとえば、図１３および図１４を参照して説明される製造技法を使用して構築され得るソケット領域）を含む装置は、電極層およびメモリ層を含むスタックと、スタックと接触する導電性要素と、スタックを通って延在し、導電性要素と結合される導電性プラグであって、メモリ層において第１の幅を、電極層において第２の幅を有し、第２の幅は第１の幅よりも大きい、導電性プラグと、導電性プラグに結合された、電極層における第１の電極とを含み得る。
場合によっては、上記の装置は、電極層において第２の電極を含み、第２の電極は、導電性プラグと結合される。上記の装置のいくつかの例では、第２の電極は、電極層において同一線上の電極から絶縁されている。上記の装置のいくつかの例では、第１の電極は第２の電極に平行である。
場合によっては、上記の装置は、スタック内の第２の電極層においてコンフォーマルライナをさらに含み得、コンフォーマルライナは、導電性プラグと誘電体材料との間に挿入される。上記の装置のいくつかの例では、誘電体材料は、コンフォーマルライナと、第２の電極層における第３の電極との間に挿入される。
図１５は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１５００を示すフローチャートを示す。方法１５００の動作は、たとえば、図３から図８を参照して、本明細書で説明される方法によって実施され得る。
ブロック１５０５において、複数のビアは、第１の層に第１の誘電体材料を備えるスタックの最上層を通って形成され得る。ブロック１５０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５０５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５１０において、第１の誘電体材料の第１のチャネルが形成され得、第１のチャネルは、複数のビアと位置合わせされる。ブロック１５１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５１０の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５１５において、第１のチャネルは、電極材料で充填され得る。ブロック１５１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５１５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５２０において、第２のチャネルは、第１のチャネル内の電極材料に形成され得、第２のチャネルは、第１のチャネルよりも狭い。ブロック１５２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５２０の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１５２５において、第２のチャネルは、第１の誘電体材料で充填することができる。ブロック１５２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１５２５の動作の態様は、図３から図８を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１５００はまた、第１のチャネル内にコンフォーマルライナを形成することを含み得、コンフォーマルライナは、第１の誘電体材料と電極材料との間に挿入される。場合によっては、方法１５００はまた、スタックの最上層を通って複数の第２のビアを形成することを含み得、複数の第２のビアは、複数のビアによって形成されるビアの第１の行と交差するビアの第２の行を形成し、スタックは、第２の層に第２の誘電体材料を備える。上記の方法１５００のいくつかの例は、複数の第２のビアと位置合わせされ得る第２の誘電体材料に、第３のチャネルを形成することをさらに含み得る。上記の方法１５００のいくつかの例は、第３のチャネルを、電極材料で充填することをさらに含み得る。上記の方法１５００のいくつかの例は、第３のチャネル内の電極材料において、第３のチャネルよりも狭くてもよい第４のチャネルを形成することをさらに含み得る。上記の方法１５００のいくつかの例は、第４のチャネルを、第２の誘電体材料で充填することをさらに含み得る。
上記の方法１５００のいくつかの例では、第１のチャネルを形成することは、第１の誘電体材料に、複数の第１のキャビティを形成することを含む。上記の方法１５００のいくつかの例では、複数の第１のキャビティを形成することは、複数のビアを通って、第１の層から第１の誘電体材料の一部を除去することを備える。上記の方法１５００のいくつかの例では、第１の誘電体材料の一部を除去することは、第１の誘電体材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る等方性エッチャントを適用することを備える。上記の方法１５００のいくつかの例では、第２のチャネルを形成することは、第１のチャネル内の電極材料に、複数の第２のキャビティを形成することを備える。
上記の方法１５００のいくつかの例では、複数の第２のキャビティを形成することは、複数のビアを通って、第１のチャネルから電極材料の一部を除去することを備える。上記の方法１５００のいくつかの例では、電極材料の一部を除去することは、電極材料と、スタック内の少なくとも１つの他の材料との間で化学的に選択的であり得る等方性エッチャントを適用することを備える。上記の方法１５００のいくつかの例では、スタックは、第２の誘電体材料を備える第２の層と、第１の層と第２の層との間の第３の層とをさらに含み、第３の層はカルコゲニド材料を備える。上記の方法のいくつかの例では、第２のチャネルを第１の誘電体材料で充填すると、第１の層に電極材料のループを生成する。
図１６は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１６００を示すフローチャートを示す。方法１６００の動作は、たとえば、図３から図７、図１３、および図１４を参照して、本明細書で説明される方法によって実施され得る。
ブロック１６０５において、スタックを通って導電性要素まで延在するビアホールが形成され得、スタックは、標的電極を備える。ブロック１６０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６０５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６１０において、ビアホールは、導電性材料で充填され得る。ブロック１６１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６１０の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６１５において、ビアホールから導電性材料の一部を除去して、ビアホールと標的電極との間に挿入された誘電体緩衝材を露出させることができる。ブロック１６１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６１５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６２０において、誘電体緩衝材を除去して、標的電極を露出させることができる。ブロック１６２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６２０の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１６２５において、ビアホールは、標的電極を導電性要素と結合するために、導電性材料で充填され得る。ブロック１６２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１６２５の動作の態様は、図３から図７、図１３、および図１４を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１６００はまた、スタック内の異なる電極層にコンフォーマルライナを形成することを含み得る。場合によっては、方法１６００はまた、標的電極にギャップを形成することを含み得る。
上記の方法１６００のいくつかの例では、誘電体緩衝材を除去して標的電極を露出させると、標的電極を含む標的電極層内の第２の標的電極が同時に露出し、第２の標的電極は、標的電極に対するビアホールの反対側にある。上記の方法１６００のいくつかの例では、標的電極を導電性要素と結合させるためにビアホールを導電性材料で充填することは、標的電極を第２の標的電極と結合させることをさらに備える。上記の方法１６００のいくつかの例では、標的電極にギャップを形成することは、標的電極を通って異方的にエッチングすることを備える。上記の方法１６００のいくつかの例では、標的電極にギャップを形成することは、スタックを通って、少なくとも、標的電極を含む標的層まで延在する第２のビアホールを形成することと、第２のビアホールを通って、標的電極の一部を等方的に除去することとを備える。
図１７は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１７００を示すフローチャートを示す。方法１７００の動作は、たとえば、図３から図７、および図９を参照して、本明細書で説明される方法によって実施され得る。
ブロック１７０５において、メモリ層にメモリ材料を備えるスタックが形成され得る。ブロック１７０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７０５の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１７１０において、複数のビアホールが、スタックを通って形成され得る。ブロック１７１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７１０の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１７１５において、複数の誘電体プラグによって穿孔されたメモリ材料のシートは、複数のビアホールを誘電体材料で充填することによって形成され得る。ブロック１７１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１７１５の動作の態様は、図３から図７、および図９を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、本明細書で説明される方法は、方法１７００などの１つまたは複数の方法を実行し得る。装置は、メモリ層にメモリ材料を備えるスタックを形成し、スタックを通って複数のビアホールを形成し、複数のビアホールを誘電体材料で充填して、複数の誘電体プラグによって穿孔されたメモリ材料のシートを形成するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を格納する非一時的なコンピュータ可読媒体）を含み得る。
本明細書で説明される方法１７００および装置のいくつかの例は、スタックを通って複数の第２のビアホールを形成し、メモリ材料のシートに追加の誘電体プラグを形成するために、複数の第２のビアホールを、第２の誘電体材料で充填するための動作、特徴、手段、または命令をさらに含み得る。本明細書で説明される方法１７００および装置のいくつかの例は、スタックの第１の層における誘電体材料に、第１のチャネルを形成することであって、第１のチャネルは、複数のビアホールと位置合わせされた、形成することと、第１のチャネル内の電極材料に、第１のチャネルよりも狭い場合がある第２のチャネルを形成することと、第２のチャネルを誘電体材料で充填することとを実行するための動作、特徴、手段、または命令をさらに含み得る。本明細書で説明される方法１７００および装置のいくつかの例は、スタックを通って複数の第２のビアホールを形成することであって、複数の第２のビアホールは、複数のビアホールによって形成された第１の行に対応する第１の方向と交差する第２の方向にビアホールの第２の行を形成し、スタックは、第２の層に第２の誘電体材料を備える、形成することと、第２の誘電体材料に第３のチャネルを形成することであって、第３のチャネルは、複数の第２のビアホールと位置合わせされた、形成することと、第３のチャネルを電極材料で充填することと、第３のチャネル内の電極材料に、第３のチャネルよりも狭くなり得る第４のチャネルを形成することと、第４のチャネルを第２の誘電体材料で充填することとを実行するための動作、特徴、手段、または命令をさらに含み得る。
上記の方法１７００および装置のいくつかの例では、複数のビアホールは、第１の方向を有する第１の直線構成で配置され得る。上記の方法１７００および装置のいくつかの例では、複数の第２のビアホールは、第１の方向と交差する第２の方向を有する第２の直線構成で配置され得る。上記の方法１７００および装置のいくつかの例では、第２の方向は、第１の方向に直交し得る。上記の方法１７００および装置のいくつかの例では、メモリ材料のシートは、誘電体プラグの行を備える。上記の方法１７００および装置のいくつかの例では、誘電体プラグは、誘電体プラグの行に共通であり得る。
上記の方法１７００および装置のいくつかの例では、第１のチャネルを形成することは、誘電体材料に複数の第１のキャビティを形成することを備え、複数の第１のキャビティの接する第１のキャビティが統合して第１のチャネルを形成する。上記の方法１７００および装置のいくつかの例では、複数の第１のキャビティを形成することは、複数のビアホールを通って、誘電体材料の一部を、第１の層から除去することを備える。上記の方法１７００および装置のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
図１８は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１８００を示すフローチャートを示す。方法１８００の動作は、たとえば、図３から図７、および図１０を参照して、本明細書で説明される方法によって実施され得る。
ブロック１８０５において、複数の第１のビアは、メモリ層にメモリ材料を備えるスタックの最上層を通って形成され得、各複数の第１のビアは、第１の方向に直線的に配置される。ブロック１８０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８０５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８１０において、複数の第２のビアがスタックの最上層を通って形成され得、各複数の第２のビアは、第１の方向とは異なる第２の方向に直線的に配置される。ブロック１８１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８１０の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８１５において、複数の第１のチャネルがメモリ材料に形成され得、各第１のチャネルは、複数の第１のビアと位置合わせされる。ブロック１８１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８１５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８２０において、複数の第２のチャネルがメモリ材料に形成され得、各第２のチャネルは、複数の第１のチャネルと交差する。ブロック１８２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８２０の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１８２５において、複数の第１のチャネルおよび複数の第２のチャネルは、誘電体材料で充填することができる。ブロック１８２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１８２５の動作の態様は、図３から図７、および図１０を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、本明細書で説明される方法は、方法１８００などの１つまたは複数の方法を実行し得る。装置は、メモリ層にメモリ材料を備えるスタックの最上層を通って、それぞれが第１の方向に直線的に配置される、複数の第１のビアを形成し、スタックの最上層を通って、それぞれが第１の方向とは異なる第２の方向に直線的に配置される、複数の第２のビアを形成し、それぞれが複数の第１のビアと位置合わせされた複数の第１のチャネルを、メモリ材料に形成し、それぞれが複数の第１のチャネルと交差する複数の第２のチャネルを、メモリ材料に形成し、複数の第１のチャネルおよび複数の第２のチャネルを、誘電体材料で充填するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を格納する非一時的なコンピュータ可読媒体）を含み得る。
上記の方法１８００および装置のいくつかの例では、複数の第２のチャネルを形成することは、メモリ層に複数のメモリ材料要素を形成し、各メモリ材料要素は、少なくとも４つの電極と結合される。上記の方法１８００および装置のいくつかの例では、複数の第１のチャネルを形成することは、メモリ材料に複数の第１のキャビティを形成することを備え、各第１のキャビティは、第１のビアに対応し、複数の第１のビアに対応する接する第１のキャビティは、第１のチャネルを形成する。
図１９は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法１９００を示すフローチャートを示す。方法１９００の動作は、たとえば、図３から図７、および図１１を参照して、本明細書で説明される方法によって実施され得る。
ブロック１９０５において、複数の第１のビアは、プレースホルダ層にプレースホルダ材料を備えるスタックの最上層を通って形成され得る。ブロック１９０５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９０５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９１０において、第１のチャネルは、プレースホルダ材料に形成され得、第１のチャネルは、複数の第１のビアと位置合わせされる。ブロック１９１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９１０の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９１５において、第１のチャネルは、メモリ材料で充填され得る。ブロック１９１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９１５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９２０において、第２のチャネルは、第１のチャネル内のメモリ材料に形成され得、第２のチャネルは、第１のチャネルよりも狭い。ブロック１９２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９２０の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック１９２５において、第２のチャネルは、誘電体材料で充填することができる。ブロック１９２５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック１９２５の動作の態様は、図３から図７、および図１１を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、方法１９００はまた、プレースホルダ層に第３のチャネルを形成することを含み得、第３のチャネルは、第１のチャネルとは異なる方向に延在し、第１のチャネル内のメモリ材料を、複数のメモリ材料要素に分離する。
場合によっては、本明細書で説明される方法は、方法１９００などの１つまたは複数の方法を実行し得る。装置は、プレースホルダ層にプレースホルダ材料を備えるスタックの最上層を通って、複数の第１のビアを形成し、複数の第１のビアと位置合わせされた第１のチャネルを、プレースホルダ材料に形成し、第１のチャネルをメモリ材料で充填し、第１のチャネル内のメモリ材料に、第１のチャネルよりも狭い第２のチャネルを形成し、第２のチャネルを誘電体材料で充填するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を格納する非一時的なコンピュータ可読媒体）を含み得る。
本明細書で説明される方法１９００および装置のいくつかの例は、プレースホルダ層において第３のチャネルを形成するための動作、特徴、手段、および命令を含むことができ、第３のチャネルは、第１のチャネルとは異なる方向に延在し、第１のチャネル内のメモリ材料を、複数のメモリ材料要素へ分離する。
上記の方法１９００および装置のいくつかの例では、第１のチャネルを形成することは、プレースホルダ材料に複数の第１のキャビティを形成することを備え、接する第１のキャビティが統合して第１のチャネルを形成する。上記の方法１９００および装置のいくつかの例では、複数の第１のキャビティを形成することは、複数の第１のビアを通って、プレースホルダ層からプレースホルダ材料の一部を除去することを備える。上記の方法１９００および装置のいくつかの例では、第２のチャネルを形成することは、複数の第１のビアを通って、第１のチャネルからメモリ材料の一部を除去することを含む。上記の方法１９００および装置のいくつかの例では、第２のチャネルを誘電体材料で充填することは、第２のチャネルにおける誘電体材料を取り囲むメモリ材料のバンドを生成する。
上記の方法１９００および装置のいくつかの例では、第３のチャネルを形成することは、スタックの最上層を通って複数の第２のビアを形成することを備え、複数の第２のビアは、複数の第１のビアによって形成されたビアの第１の行と交差するビアの第２の行を形成する。上記の方法１９００および装置のいくつかの例では、複数のメモリ材料要素の各メモリ材料要素は、少なくとも３つの電極と結合され得る。上記の方法１９００および装置のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
図２０は、本開示の実施形態による、クロスポイントメモリアレイおよび関連する製造技法のための方法２０００を示すフローチャートを示す。方法２０００の動作は、たとえば、図３から図７、および図１２を参照して、本明細書で説明される方法によって実施され得る。
ブロック２００５において、ビアは、プレースホルダ層を備えるスタックの最上層を通って形成され得る。ブロック２００５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２００５の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０１０において、プレースホルダ層内のキャビティは、ビアを通って形成され得る。ブロック２０１０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０１０の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０１５において、キャビティは、メモリ材料で充填され得る。ブロック２０１５の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０１５の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
ブロック２０２０において、メモリ材料に第１のチャネルが形成され得、第１のチャネルは、第１の軸に沿ってプレースホルダ層でメモリ材料を個別の要素に分離する。ブロック２０２０の動作は、本明細書で説明される方法にしたがって実行され得る。特定の例では、ブロック２０２０の動作の態様は、図３から図７、および図１２を参照して説明されるように、１つまたは複数のプロセスの一部として実行され得る。
場合によっては、本明細書で説明される方法は、方法２０００などの１つまたは複数の方法を実行し得る。装置は、プレースホルダ層を備えるスタックの最上層を通ってビアを形成し、ビアを通って、プレースホルダ層内にキャビティを形成し、キャビティを、メモリ材料で充填し、第１の軸に沿ってプレースホルダ層でメモリ材料を離散的な要素に分離する第１のチャネルをメモリ材料に形成するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を格納する非一時的なコンピュータ可読媒体）を含み得る。
本明細書で説明される方法２０００および装置のいくつかの例は、第１のチャネルを形成する前に、ビアを通ってメモリ材料の一部を除去して、プレースホルダ層にメモリ材料のリングを形成するための動作、特徴、手段、または命令をさらに含み得、メモリ材料のリングは、（たとえば、基板に対して直交する方向である）ビアの垂直軸を取り囲む。本明細書で説明される方法２０００および装置のいくつかの例は、メモリ材料に第２のチャネルを形成するための動作、特徴、手段、または命令をさらに含み得、第２のチャネルは、第１の軸とは異なる第２の軸に沿って、プレースホルダ層で、メモリ材料を、追加の個別の要素に分離する。
上記の方法２０００および装置のいくつかの例では、第１のチャネルを形成することは、ビアを含む複数のビアを通って、プレースホルダ層からメモリ材料の一部を除去することを含む。上記の方法２０００および装置のいくつかの例では、第２のチャネルを形成することは、４つのメモリ材料要素を生成し、各メモリ材料要素は曲面を有する。上記の方法２０００および装置のいくつかの例では、メモリ材料は、カルコゲニド材料を備える。
上記の方法は、可能な実施を説明し、動作およびステップは、再配置、またはそうでなければ変形することができ、他の実施が可能であることに留意されたい。さらに、２つ以上の方法からの実施形態を組み合わせることもできる。
本明細書で説明される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはそれらの任意の組合せによって表され得る。一部の図面では、信号を単一の信号として例示し得るが、当業者は、信号が、信号のバスを表すことができ、バスが、様々なビット幅を有し得ることを理解するであろう。
「電子的通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を称する。これには、コンポーネント間の直接接続を含む場合と、中間コンポーネントを含む場合とがある。電子的に通信している、または互いに結合されたコンポーネントは、（たとえば、通電回路内において）電子または信号を能動的に交換している場合があるか、または（たとえば、非通電回路内において）電子または信号を能動的に交換していない場合があるが、回路が通電されると、電子または信号を交換するように構成および動作可能であり得る。例として、スイッチ（たとえば、トランジスタ）を通って物理的に接続された２つのコンポーネントは、電子的に通信しているか、またはスイッチの状態（すなわち、開または閉）に関わらず結合され得る。
本明細書で使用される場合、「実質的に」という用語は、変更された特性（たとえば、その用語によって実質的に変形された動詞または形容詞）が絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。
本明細書で使用される場合、「電極」という用語は、導電体を称する場合があり、場合によっては、メモリセル、またはメモリアレイの他のコンポーネントへの電気接点として適用され得る。電極は、メモリデバイス１００の要素またはコンポーネント間に導電経路を提供するトレース、ワイヤ、導電ライン、導電層などを含み得る。
カルコゲニド材料は、元素であるＳ、Ｓｅ、およびＴｅの少なくとも１つを含む材料または合金であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｉ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。カルコゲニド材料および合金の例は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらに限定されない。本明細書で使用されるハイフンでつながれた化学組成表記は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含むことができ、ここで、ｘおよびｙは、任意の正の整数であり得る。可変抵抗材料の他の例には、二元金属酸化物材料、または２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む混合原子価酸化物が含まれ得る。実施形態は、特定の可変抵抗材料、またはメモリセルのメモリコンポーネントに関連する材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリコンポーネントを形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
「絶縁された」という用語は、電子が現在、それらの間を流れることができないコンポーネント間の関係を称し、コンポーネント間に開回路がある場合、コンポーネントは互いに絶縁される。たとえば、スイッチによって物理的に接続されている２つのコンポーネントは、スイッチが開いているときに互いに絶縁され得る。
メモリデバイス１００を含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオン絶縁体（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電率は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用するドーピングによって制御され得る。ドーピングは、基板の最初の形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって実行され得る。
本明細書で論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端子デバイスを備え得る。端子は、たとえば金属のような導電性材料を通って他の電子要素へ接続され得る。ソースおよびドレインは導電性であり得、高濃度にドープされた、たとえば縮退した半導体領域を備え得る。ソースおよびドレインは、軽くドープされた半導体領域、またはチャネルによって分離され得る。チャネルがｎ型である場合（すなわち、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である場合（すなわち、多数キャリアが正孔である場合）、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物でキャップされ得る。チャネル導電率は、ゲートに電圧を印加することによって制御され得る。たとえば、正の電圧または負の電圧を、それぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、チャネルが導電性になり得る。トランジスタのしきい電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ」になり得る。トランジスタのしきい電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ」になり得る。
本明細書で説明される説明は、添付の図面に関連して、例示的な構成を説明しており、実施され得る、または特許請求の範囲内にあるすべての例を表す訳ではない。本明細書で使用される「例示的」という用語は、「例、実例、または例示として役立つ」ことを意味し、「他の例よりも好ましい」または「有利」を意味する訳ではない。詳細な説明は、説明される技術の理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしで実行され得る。いくつかの事例では、説明される例の概念を曖昧にしないために、よく知られている構造とデバイスがブロック図の形式で示される。
添付の図面において、同様のコンポーネントまたは特徴は、同じ参照ラベルを有し得る。さらに、同じタイプの様々なコンポーネントは、参照ラベルの後にダッシュを付け、類似のコンポーネントを区別する第２のラベルを付けることで区別され得る。明細書で第１の参照ラベルのみが使用されている場合、その説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントのいずれかに適用可能である。
本明細書で説明される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはそれらの任意の組合せによって表され得る。
本明細書の開示に関連して説明される様々な例示的なブロックおよびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ：application-specific integrated circuit）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：field-programmable gate array）、または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、または本明細書に説明される機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携された１つまたは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施され得る。
本明細書で説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして格納または送信され得る。他の例および実施は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質上、上記の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組合せによって実行されるソフトウェアを使用して実施することができる。機能を実施する特徴はまた、機能の一部が異なる物理的位置において実施されるように分散されることを含めて、様々な位置に物理的に位置し得る。また、特許請求の範囲を含め、本明細書で使用される場合、アイテムのリスト（たとえば、「〜のうちの少なくとも１つ」または「〜のうちの１つまたは複数」などの句で始まるアイテムのリスト）で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示す。また、本明細書で使用される場合、「〜に基づく」という句は、閉じた一連の条件への言及として解釈されるべきではない。たとえば、「条件Ａに基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用される場合、「〜に基づく」という句は、「〜に少なくとも部分的に基づく」という句と同様に解釈されるものとする。
コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。非一時的な記憶媒体は、汎用または専用目的のコンピュータによってアクセスできる任意の利用可能な媒体であり得る。例として、限定されないが、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラム可能な読取専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、または、命令またはデータ構造の形式で、所望のプログラムコード手段を伝送または格納するために使用でき、汎用または専用目的のコンピュータ、または汎用または専用目的のプロセッサからアクセスできる、任意の他の非一時的な媒体を備えることができる。また、いずれの接続も、コンピュータ可読媒体と適切に命名される。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術が、媒体の定義に含まれる。本明細書で使用されるディスクおよびディスクには、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクが含まれ、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生する一方、ディスク（ｄｉｓｃ）はレーザを使用して光学的にデータを再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変形は、当業者には容易に明らかであり、本明細書で定義される一般原理は、本開示の範囲から逸脱することなく他のバリエーションに適用することができる。したがって、本開示は、本明細書で説明される例および設計に限定されず、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

Claims (51)

  1. プレースホルダ層を備えるスタックの最上層を通ってビアを形成することと、
    前記ビアを通って前記プレースホルダ層内にキャビティを形成することと、
    前記キャビティをメモリ材料で充填することと、
    第１の軸に沿って前記プレースホルダ層で前記メモリ材料を離散的な要素に分離する第１のチャネルを、前記メモリ材料に形成することと、
    を含む、方法。
  2. 前記プレースホルダ層にメモリ材料のリングを形成するために、前記第１のチャネルを形成する前に、前記ビアを通って前記メモリ材料の一部を除去することをさらに含み、メモリ材料の前記リングは、前記ビアの垂直軸を取り囲む、請求項１に記載の方法。
  3. 前記第１のチャネルを形成することは、前記ビアを含む複数のビアを通って、前記プレースホルダ層から前記メモリ材料の一部を除去することを含む、請求項１に記載の方法。
  4. 前記メモリ材料に第２のチャネルを形成することをさらに含み、前記第２のチャネルは、前記第１の軸とは異なる第２の軸に沿って前記プレースホルダ層で前記メモリ材料を、追加の離散的な要素に分離する、請求項１に記載の方法。
  5. 前記第２のチャネルを形成することは、４つのメモリ材料要素を生成し、各メモリ材料要素は曲面を有する、請求項４に記載の方法。
  6. 前記メモリ材料は、カルコゲニド材料を備える、請求項１に記載の方法。
  7. プレースホルダ層にプレースホルダ材料を備えるスタックの最上層を通って、複数の第１のビアを形成することと、
    前記複数の第１のビアと位置合わせされた第１のチャネルを前記プレースホルダ材料に形成することと、
    前記第１のチャネルをメモリ材料で充填することと、
    前記第１のチャネルよりも狭い第２のチャネルを、前記第１のチャネル内の前記メモリ材料に形成することと、
    前記第２のチャネルを、誘電体材料で充填することと、
    を含む、方法。
  8. 前記第１のチャネルを形成することは、前記プレースホルダ材料に複数の第１のキャビティを形成することを含み、接する第１のキャビティが統合して、前記第１のチャネルを形成する、請求項７に記載の方法。
  9. 前記複数の第１のキャビティを形成することは、前記複数の第１のビアを通って、前記プレースホルダ層から前記プレースホルダ材料の一部を除去することを含む、請求項８に記載の方法。
  10. 前記第２のチャネルを形成することは、前記複数の第１のビアを通って、前記第１のチャネルから前記メモリ材料の一部を除去することを含む、請求項７に記載の方法。
  11. 前記第２のチャネルを前記誘電体材料で充填することは、前記第２のチャネルにおける前記誘電体材料を取り囲むメモリ材料のバンドを生成する、請求項７に記載の方法。
  12. 前記プレースホルダ層に第３のチャネルを形成することをさらに含み、前記第３のチャネルは、前記第１のチャネルとは異なる方向に延在し、前記第１のチャネル内の前記メモリ材料を、複数のメモリ材料要素に分離する、請求項７に記載の方法。
  13. 前記第３のチャネルを形成することは、前記スタックの前記最上層を通って複数の第２のビアを形成することを含み、前記複数の第２のビアは、前記複数の第１のビアによって形成されたビアの第１の行と交差するビアの第２の行を形成する、請求項１２に記載の方法。
  14. 前記複数のメモリ材料要素の各メモリ材料要素は、少なくとも３つの電極と結合される、請求項１２に記載の方法。
  15. 前記メモリ材料は、カルコゲニド材料を備える、請求項７に記載の方法。
  16. それぞれが第１の方向に直線的に配置された複数の第１のビアを、メモリ層にメモリ材料を備えるスタックの最上層を通って形成することと、
    それぞれが前記第１の方向とは異なる第２の方向に直線的に配置された複数の第２のビアを、前記スタックの前記最上層を通って形成することと、
    それぞれが複数の第１のビアと位置合わせされた複数の第１のチャネルを、前記メモリ材料に形成することと、
    それぞれが前記複数の第１のチャネルと交差する複数の第２のチャネルを、前記メモリ材料に形成することと、
    前記複数の第１のチャネルおよび前記複数の第２のチャネルを、誘電体材料で充填することと、
    を含む、方法。
  17. 前記複数の第２のチャネルを形成することは、前記メモリ層に複数のメモリ材料要素を形成し、各メモリ材料要素は、少なくとも４つの電極と結合される、請求項１６に記載の方法。
  18. 前記複数の第１のチャネルを形成することは、前記メモリ材料に複数の第１のキャビティを形成することを含み、
    各第１のキャビティは、第１のビアに対応し、複数の第１のビアに対応する接する第１のキャビティは、第１のチャネルを形成する、請求項１６に記載の方法。
  19. メモリ層にメモリ材料を備えるスタックを形成することと、
    前記スタックを通って複数のビアホールを形成することと、
    複数の誘電体プラグによって穿孔された前記メモリ材料のシートを、前記複数のビアホールを誘電体材料で充填することによって形成することと、
    を含む、方法。
  20. 前記スタックを通って複数の第２のビアホールを形成することと、
    メモリ材料の前記シートに追加の誘電体プラグを形成するために、前記複数の第２のビアホールを第２の誘電体材料で充填することと、
    をさらに含む、請求項１９に記載の方法。
  21. 前記複数のビアホールは、第１の方向を有する第１の直線構成で配置され、
    前記複数の第２のビアホールは、前記第１の方向と交差する第２の方向を有する第２の直線構成で配置される、請求項２０に記載の方法。
  22. 前記第２の方向は、前記第１の方向に直交する、請求項２１に記載の方法。
  23. 前記メモリ材料の前記シートは、誘電体プラグの行を備える、請求項２０に記載の方法。
  24. 誘電体プラグは、前記誘電体プラグの行に共通である、請求項２３に記載の方法。
  25. 前記複数のビアホールと位置合わせされた第１のチャネルを、前記スタックの第１の層における前記誘電体材料に形成することと、
    前記第１のチャネルを電極材料で充填することと、
    前記第１のチャネルよりも狭い第２のチャネルを、前記第１のチャネル内の前記電極材料に形成することと、
    前記第２のチャネルを、前記誘電体材料で充填することと、
    をさらに含む、請求項１９に記載の方法。
  26. 前記第１のチャネルを形成することは、前記誘電体材料に複数の第１のキャビティを形成することを含み、前記複数の第１のキャビティの接する第１のキャビティが統合して、前記第１のチャネルを形成する、請求項２５に記載の方法。
  27. 前記複数の第１のキャビティを形成することは、前記複数のビアホールを通って、前記誘電体材料の一部を、前記第１の層から除去することを含む、請求項２６に記載の方法。
  28. 前記スタックを通って複数の第２のビアホールを形成することであって、前記複数の第２のビアホールは、前記複数のビアホールによって形成されたビアホールの第１の行に対応する第１の方向と交差する第２の方向にビアホールの第２の行を形成し、前記スタックは、第２の層に第２の誘電体材料を備える、形成することと、
    前記複数の第２のビアホールと位置合わせされた第３のチャネルを、前記第２の誘電体材料に形成することと、
    前記第３のチャネルを前記電極材料で充填することと、
    前記第３のチャネル内の前記電極材料に、前記第３のチャネルよりも狭い第４のチャネルを形成することと、
    前記第４のチャネルを前記第２の誘電体材料で充填することと、
    をさらに含む、請求項２５に記載の方法。
  29. 前記メモリ材料は、カルコゲニド材料を備える、請求項１９に記載の方法。
  30. 第１の電極層、第２の電極層、および、前記第１の電極層と前記第２の電極層との間のメモリ層を備えるスタックと、
    前記第１の電極層における複数の第１の電極と、
    前記第２の電極層における複数の第２の電極と、
    前記メモリ層における複数のメモリ材料要素と、
    を備え、各メモリ材料要素は、前記複数の第１の電極のうちの少なくとも１つの第１の電極と、前記複数の第２の電極のうちの少なくとも２つの第２の電極とに結合される、装置。
  31. 各メモリ材料要素は、２つの第１の電極および１つの第２の電極と結合される、請求項３０に記載の装置。
  32. 各メモリ材料要素は、２つの第１の電極および２つの第２の電極と結合される、請求項３０に記載の装置。
  33. 各メモリ材料要素は、前記少なくとも１つの第１の電極の３つの表面と接触しているコンフォーマルライナを通って前記少なくとも１つの第１の電極と結合される、請求項３０に記載の装置。
  34. 前記複数の第１の電極内の第１の電極間の分離距離は不均一である、請求項３０に記載の装置。
  35. 前記複数の第１の電極のサブセットは、共通の長手方向軸を有する、請求項３０に記載の装置。
  36. 第１の電極は、最小特徴サイズよりも小さい少なくとも１つの寸法を有する、請求項３０に記載の装置。
  37. 各メモリ材料要素は、カルコゲニド材料を備える、請求項３０に記載の装置。
  38. 第１の電極層、第２の電極層、および、前記第１の電極層と前記第２の電極層との間のメモリ層とを備えるスタックと、
    前記第１の電極層内の複数の第１の電極と、
    前記第２の電極層内の複数の第２の電極と、
    前記メモリ層におけるメモリ材料要素と、
    を備え、前記メモリ材料要素は、複数のメモリセルを備えるように構成される、装置。
  39. 前記メモリ材料要素は、２つのメモリセルを備えるように構成される、請求項３８に記載の装置。
  40. 前記メモリ材料要素は、４つのメモリセルを備えるように構成される、請求項３８に記載の装置。
  41. 前記メモリ材料要素は、複数の誘電体プラグによって穿孔されたメモリ材料のシートを備える、請求項３８に記載の装置。
  42. 前記複数の誘電体プラグは、
    第１の方向の誘電体プラグの第１の行と、
    前記第１の方向とは異なる第２の方向の誘電体プラグの第２の行と、
    を備える、請求項４１に記載の装置。
  43. 誘電体プラグは、前記誘電体プラグの第１の行と、前記誘電体プラグの第２の行とに共通である、請求項４２に記載の装置。
  44. 前記メモリ材料要素は、カルコゲニド材料を備える、請求項３８に記載の装置。
  45. 第１の層、メモリ層、および、第２の層であって、前記メモリ層は前記第１の層と前記第２の層との間にある、第２の層を備えるスタックと、
    前記第１の層内の複数の第１の電極と、
    前記第２の層内の複数の第２の電極と、
    前記メモリ層内の複数のメモリ材料要素と、
    を備え、各メモリ材料要素は、曲面を有する、装置。
  46. 各メモリ材料要素は、平坦化された表面を有する、請求項４５に記載の装置。
  47. 各メモリ材料要素は、１つの第１の電極および１つの第２の電極と結合される、請求項４５に記載の装置。
  48. メモリ材料要素は、コンフォーマルライナを通って前記１つの第１の電極および前記１つの第２の電極と結合される、請求項４７に記載の装置。
  49. 各メモリ材料要素は、単一のメモリセルを備えるように構成される、請求項４５に記載の装置。
  50. 各メモリ材料要素は、カルコゲニド材料を備える、請求項４５に記載の装置。
  51. 前記複数の第１の電極の各第１の電極は、前記複数の第１の電極の各他の第１の電極に平行であり、
    前記複数の第２の電極の各第２の電極は、前記複数の第２の電極の各他の第２の電極に平行である、請求項４５に記載の装置。
JP2020558980A 2018-04-24 2019-03-28 クロスポイントメモリアレイおよび関連する製造技法 Active JP7252257B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/961,547 US10950663B2 (en) 2018-04-24 2018-04-24 Cross-point memory array and related fabrication techniques
US15/961,547 2018-04-24
PCT/US2019/024533 WO2019209456A1 (en) 2018-04-24 2019-03-28 Cross-point memory array and related fabrication techniques

Publications (2)

Publication Number Publication Date
JP2021520645A true JP2021520645A (ja) 2021-08-19
JP7252257B2 JP7252257B2 (ja) 2023-04-04

Family

ID=68236055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020558980A Active JP7252257B2 (ja) 2018-04-24 2019-03-28 クロスポイントメモリアレイおよび関連する製造技法

Country Status (7)

Country Link
US (2) US10950663B2 (ja)
EP (1) EP3785308B1 (ja)
JP (1) JP7252257B2 (ja)
KR (1) KR102565773B1 (ja)
CN (1) CN112020777A (ja)
TW (2) TWI720454B (ja)
WO (1) WO2019209456A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US11011581B2 (en) * 2019-06-10 2021-05-18 Western Digital Technologies, Inc. Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines
US11495293B2 (en) 2020-02-04 2022-11-08 Micron Technology, Inc. Configurable resistivity for lines in a memory device
US11171157B1 (en) * 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
US11355554B2 (en) * 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11672126B2 (en) * 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US11587635B2 (en) 2020-09-04 2023-02-21 Micron Technology, Inc. Selective inhibition of memory
CN114188283B (zh) * 2020-09-15 2024-06-21 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
WO2022077148A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Multiple integration scheme with asic or fpga chip bonding to 3d crosspoint chip
CN112599560B (zh) * 2020-12-14 2024-05-24 长江先进存储产业创新中心有限责任公司 一种半导体器件及其制备方法
US11393822B1 (en) * 2021-05-21 2022-07-19 Micron Technology, Inc. Thin film transistor deck selection in a memory device
US11864475B2 (en) * 2021-05-27 2024-01-02 Micron Technology, Inc. Memory device with laterally formed memory cells
US20230163071A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列
JP2014523647A (ja) * 2011-07-01 2014-09-11 マイクロン テクノロジー， インク． メモリセル構造
US20150155482A1 (en) * 2013-11-29 2015-06-04 SK Hynix Inc. Electronic device and method for fabricating the same
US20170148851A1 (en) * 2015-11-24 2017-05-25 Fu-Chang Hsu 3d vertical memory array cell structures and processes
JP2017224688A (ja) * 2016-06-14 2017-12-21 ソニー株式会社 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453950B1 (ko) 2000-04-18 2004-10-20 주식회사 하이닉스반도체 모스형 트랜지스터의 게이트전극 형성방법
JP3934507B2 (ja) 2002-08-08 2007-06-20 株式会社東芝 半導体記憶装置および半導体記憶装置の製造方法
JP3684225B2 (ja) 2002-09-30 2005-08-17 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US20060113524A1 (en) * 2004-12-01 2006-06-01 Colin Bill Polymer-based transistor devices, methods, and systems
US7956387B2 (en) 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
KR101048199B1 (ko) 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법
TWI327374B (en) 2007-01-10 2010-07-11 Promos Technologies Inc Phase change memory device and method of fabricating the same
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2010283071A (ja) 2009-06-03 2010-12-16 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101045073B1 (ko) 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US8461566B2 (en) * 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
WO2011132423A1 (ja) 2010-04-21 2011-10-27 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8791575B2 (en) * 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
KR101845508B1 (ko) 2011-04-27 2018-04-05 삼성전자주식회사 반도체 소자의 제조 방법
US8552525B2 (en) 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
KR101614229B1 (ko) * 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
KR20130046700A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101957897B1 (ko) 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR101910500B1 (ko) 2012-07-04 2018-10-22 에스케이하이닉스 주식회사 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법
US9711392B2 (en) 2012-07-25 2017-07-18 Infineon Technologies Ag Field emission devices and methods of making thereof
KR20140018544A (ko) 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9018613B2 (en) 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102054181B1 (ko) 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR102099294B1 (ko) 2013-05-13 2020-04-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9508736B2 (en) * 2013-10-17 2016-11-29 Cypress Semiconductor Corporation Three-dimensional charge trapping NAND cell with discrete charge trapping film
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US9306165B2 (en) * 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
KR20150113265A (ko) 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9768181B2 (en) 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US9281471B2 (en) 2014-04-30 2016-03-08 Micron Technology, Inc. Phase change memory stack with treated sidewalls
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
KR102192848B1 (ko) 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치
KR102225696B1 (ko) * 2014-09-01 2021-03-12 에스케이하이닉스 주식회사 연결 배선 구조체 형성 방법
US9589979B2 (en) 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR102307633B1 (ko) 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102298775B1 (ko) 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
TWI575714B (zh) * 2015-08-14 2017-03-21 旺宏電子股份有限公司 三維記憶體
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9735202B1 (en) 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
JP2017168598A (ja) 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US9659998B1 (en) 2016-06-07 2017-05-23 Macronix International Co., Ltd. Memory having an interlayer insulating structure with different thermal resistance
US9917093B2 (en) * 2016-06-28 2018-03-13 Sandisk Technologies Llc Inter-plane offset in backside contact via structures for a three-dimensional memory device
JP7248966B2 (ja) 2016-07-06 2023-03-30 国立研究開発法人産業技術総合研究所 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法
US10529620B2 (en) * 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
TWI584416B (zh) * 2016-10-06 2017-05-21 旺宏電子股份有限公司 記憶體元件及其應用
US10038002B2 (en) 2016-10-18 2018-07-31 Micron Technology, Inc. Semiconductor devices and methods of fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列
JP2014523647A (ja) * 2011-07-01 2014-09-11 マイクロン テクノロジー， インク． メモリセル構造
US20150155482A1 (en) * 2013-11-29 2015-06-04 SK Hynix Inc. Electronic device and method for fabricating the same
US20170148851A1 (en) * 2015-11-24 2017-05-25 Fu-Chang Hsu 3d vertical memory array cell structures and processes
JP2017224688A (ja) * 2016-06-14 2017-12-21 ソニー株式会社 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法

Also Published As

Publication number Publication date
KR20200133818A (ko) 2020-11-30
WO2019209456A1 (en) 2019-10-31
EP3785308A4 (en) 2022-01-19
EP3785308A1 (en) 2021-03-03
EP3785308B1 (en) 2024-06-19
TWI720454B (zh) 2021-03-01
TWI817082B (zh) 2023-10-01
KR102565773B1 (ko) 2023-08-10
JP7252257B2 (ja) 2023-04-04
TW202131494A (zh) 2021-08-16
US20210167127A1 (en) 2021-06-03
CN112020777A (zh) 2020-12-01
US20190326357A1 (en) 2019-10-24
TW202002246A (zh) 2020-01-01
US10950663B2 (en) 2021-03-16
US11706934B2 (en) 2023-07-18

Similar Documents

Publication Publication Date Title
KR102565773B1 (ko) 교차점 메모리 어레이 및 관련 제조 기술
TWI811702B (zh) 薄膜電晶體及相關製造技術
TWI788858B (zh) 記憶體陣列解碼及互連
TWI703709B (zh) 交叉點記憶體陣列及相關製造技術
KR20200119346A (ko) 수평 액세스 라인을 가진 자가-선택 메모리 어레이
JP2020532121A (ja) 誘電バリアを有する自己選択型メモリ・セル
KR102447264B1 (ko) 슬릿 산화물 및 비아 형성 기술
US12035543B2 (en) Cross-point memory array with access lines

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201203

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230323

R150 Certificate of patent or registration of utility model

Ref document number: 7252257

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150