KR20200133818A - 교차점 메모리 어레이 및 관련 제조 기술 - Google Patents

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KR20200133818A
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허난 에이. 카스트로
스테판 에이치. 탱
스테판 더블유. 러셀
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마이크론 테크놀로지, 인크
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Abstract

교차점 메모리 어레이 및 관련 제조 기술을 위한 방법 및 장치가 설명된다. 본 명세서에 설명된 제조 기술은 교차점 아키텍처에 배치된 메모리 셀의 2개 이상의 데크를 동시에 구축하는 것을 용이하게 할 수 있다. 메모리 셀의 각각의 데크는 복수의 제1 액세스 라인(예를 들어, 워드 라인), 복수의 제2 액세스 라인(예를 들어, 비트 라인), 및 제1 액세스 라인과 제2 액세스 라인의 각각의 토폴로지 교차점에 메모리 구성 요소를 포함할 수 있다. 상기 제조 기술은 복합 스택의 상부층에 형성된 비아 패턴을 사용할 수 있으며, 이로 감소된 수의 처리 단계를 사용하면서 상기 복합 스택 내에 3D 메모리 어레이를 구축하는 것을 용이하게 할 수 있다. 상기 제조 기술은 또한 상기 3D 메모리 어레이가 메모리 디바이스의 다른 구성 요소와 결합될 수 있는 소켓 영역을 형성하는 데 적합할 수 있다.

Description

교차점 메모리 어레이 및 관련 제조 기술
상호 참조
본 특허 출원은 미국 특허 출원 번호 15/961,547(발명자: CASTRO 등, 발명의 명칭: "CROSS-POINT MEMORY ARRAY AND RELATED FABRICATION TECHNIQUES", 출원일: 2018년 4월 24일)의 우선권을 주장하며, 이 선출원 문헌은 본 양수인에게 양도되고, 전체 내용이 본 명세서에 병합된다.
기술 분야
이하는 일반적으로 메모리 어레이를 형성하는 것에 관한 것으로, 보다 구체적으로는 교차점 메모리 어레이 및 관련 제조 기술에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다.
정보는 메모리 디바이스의 다른 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 가진다. 다른 시스템에서는 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기입하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비-휘발성 메모리 셀을 포함할 수 있다. 비-휘발성 메모리 셀은 외부 전력원이 없는 경우에도 장기간 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전력원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 저장된 상태를 상실할 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 무엇보다도 메모리 셀 밀도 증가, 판독/기입 속도 증가, 신뢰성 증가, 데이터 보유량 증가, 전력 소비량 감소 또는 제조 비용 감소를 포함할 수 있다. 메모리 디바이스의 크기를 늘리지 않고도 메모리 셀 밀도를 높이고 비트당 비용을 줄이기 위해서는 단위 면적당 더 많은 메모리 셀을 구축하는 것이 바람직할 수 있다. 증가된 메모리 셀 밀도를 갖는 메모리 디바이스를 포함하는 (예를 들어, 더 빠르고 더 저렴한) 메모리 디바이스를 제조하기 위한 개선된 기술이 또한 요구될 수 있다.
도 1은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 메모리 셀의 3차원 어레이를 포함하는 메모리 디바이스의 예시적인 다이어그램을 도시하는 도면;
도 2는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 3차원 메모리 어레이의 일례를 도시하는 도면;
도 3a 내지 도 3c는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 제조 기술을 도시하는 도면;
도 4a 내지 도 4b는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 비아(via) 패턴 및 구조를 도시하는 도면;
도 5 내지 도 7은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 3차원 교차점 메모리 어레이 구조를 형성하는 예시적인 방법을 도시하는 도면;
도 8은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 비아 패턴 및 구조를 도시하는 도면;
도 9 내지 도 12는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 3D 교차점 메모리 어레이 구조의 예를 도시하는 도면;
도 13은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 소켓 영역(socket region)의 예시적인 레이아웃을 도시하는 도면;
도 14는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 소켓 영역에서 연결부를 만드는 예시적인 방법을 도시하는 도면; 및
도 15 내지 도 20은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 방법을 도시한다.
단위 면적당 더 많은 메모리 셀을 구축하면 메모리 디바이스 내의 메모리 셀의 면적 밀도를 증가시킬 수 있다. 메모리 셀의 증가된 면적 밀도는 메모리 디바이스의 더 낮은 비트당 비용 및/또는 고정된 비용으로 더 큰 메모리 용량을 촉진할 수 있다. 메모리 셀의 2개 이상의 2차원(2D) 어레이를 3차원(3D)으로 통합하면 면적 밀도를 증가시킬 수 있음과 동시에 또한 메모리 셀의 다양한 피처 크기(feature size)의 축소와 연관된 어려움을 완화시킬 수 있다. 일부 경우에, 메모리 셀의 2D 어레이는 메모리 셀의 데크(deck)라고 지칭될 수 있으며, 메모리 셀의 여러 데크를 3D로 통합하는 것은 메모리 셀의 단일 데크를 구축하는 것과 연관된 처리 단계를 반복하는 것을 포함할 수 있다. 예를 들어, 메모리 셀의 하나의 데크를 구축하는 데 사용되는 단계 중 적어도 일부는 다수 반복될 수 있는데, 이는 메모리 셀의 각 연속적인 데크가 메모리 셀의 임의의 이전에 구축된 데크(들) 위에 구축되기 때문이다. 이러한 처리 단계의 반복은 예를 들어 상대적으로 많은 수의 포토마스킹 또는 다른 처리 단계로 인해 제조 비용을 증가시킬 수 있으며, 이에 따라 3D 통합과 연관될 수 있는 장점을 상쇄시킬 수 있다.
본 명세서에 설명된 기술, 방법 및 관련 디바이스는 복합 스택의 상부층에 형성된 비아(예를 들어, 액세스 비아) 패턴을 사용하여 연관된 구조(예를 들어, 전극)와 함께 메모리 셀의 2개 이상의 데크를 동시에 구축하는 것을 용이하게 하는 것과 관련될 수 있으며, 이는 감소된 수의 처리 단계(예를 들어, 포토마스킹 단계)를 사용하면서 복합 스택 내에 3D 메모리 디바이스를 구축하는 것을 용이하게 할 수 있다. 예를 들어, 본 명세서에 설명된 기술, 방법 및 관련 디바이스는 비아의 패턴에 기초하여 매립된 층에 원래 포함된 재료를 선택적으로 제거하고 대체함으로써 매립된 층이라고 지칭될 수 있는 하위 층에 다양한 구조(예를 들어, 전극, 메모리 셀, 유전체 버퍼 등)를 형성하는 것을 제공할 수 있다. 또한 본 명세서에 설명된 기술, 방법 및 관련 디바이스는 복수의 매립된 층에 유사한 구조를 동시에 형성하는 것을 용이하게 하여 3D 메모리 디바이스의 제조와 연관된 포토마스킹 또는 다른 처리 단계의 수를 감소시킬 수 있고, 이는 3D 메모리 디바이스의 제조 비용을 감소시킬 수 있고 이 기술 분야에 통상의 지식을 가진 자에 의해 인식될 수 있는 다른 장점을 생성할 수 있다. 본 명세서에서 사용된 비아는 전도성이 아닐 수 있는 재료를 포함하여 나중에 재료로 채워지는 개구 또는 개구들을 지칭할 수 있다.
본 명세서에 설명된 기술, 방법 및 관련 디바이스는 교차점 아키텍처에 배치된 메모리 셀의 다수의 데크를 구축하는 데 적합할 수 있다. 예를 들어, 교차점 아키텍처에서 메모리 셀의 각 데크는 제1 평면에 있는 복수의 제1 액세스 라인(예를 들어, 워드 라인) 및 제2 평면에 있는 복수의 제2 액세스 라인(예를 들어, 비트 라인)을 포함할 수 있고, 제1 액세스 라인과 제2 액세스 라인은 다른 방향으로 연장되고, 예를 들어, 제1 액세스 라인은 제2 액세스 라인에 실질적으로 수직일 수 있다. 제1 액세스 라인 및 제2 액세스 라인의 각 토폴로지 교차점은 메모리 셀에 대응할 수 있다. 따라서, 교차점 아키텍처에서 메모리 셀의 데크는 액세스 라인의 토폴로지 교차점(예를 들어, 액세스 라인의 3D 그리드 구조)에 배치된 복수의 메모리 셀을 갖는 메모리 어레이를 포함할 수 있다.
다양한 메모리 기술은 교차점 아키텍처(예를 들어, 상 변화 메모리(PCM) 기술의 저항 구성 요소 또는 전도성 브리지 랜덤 액세스 메모리(CBRAM) 기술, 또는 강유전성 랜덤 액세스 메모리(FeRAM) 기술의 용량성 구성 요소)에 적합할 수 있는 다양한 형태의 메모리 구성 요소를 포함할 수 있다. 일부 경우에, 교차점 아키텍처의 메모리 셀은 선택 구성 요소(예를 들어, 박막 스위치 디바이스) 및 메모리 구성 요소를 포함할 수 있다. 다른 경우에, 교차점 아키텍처의 메모리 셀은 별도의 선택 구성 요소를 필요로 하지 않을 수 있고, 예를 들어, 메모리 셀은 자가-선택(self-selecting) 메모리 셀일 수 있다.
본 명세서에 설명된 기술, 방법 및 관련 디바이스는 제1 층과 제2 층을 포함하는 복합 스택의 제1 층에서 제1 액세스 라인의 세트를 구성하고 제2 층에 제2 액세스 라인의 다른 세트를 구성하는 것과 관련될 수 있다. 제1 액세스 라인과 제2 액세스 라인은 제1 액세스 라인과 제2 액세스 라인 사이의 각 교차점이 메모리 구성 요소가 차지할 공간을 포함할 수 있도록 토폴로지적으로 교차할 수 있다. 예를 들어, 복합 스택은 제1 층과 제2 층 사이에 메모리 층을 포함하도록 구성될 수 있다. 제1 층은 제1 유전체 재료를 포함할 수 있고, 제1 유전체 재료의 일부는 제1 층에 제1 액세스 라인의 세트를 형성하기 위해 전도성 재료(예를 들어, 전극 재료)로 대체될 수 있다. 유사하게, 제2 액세스 라인의 다른 세트가 본 명세서에 설명된 제조 기술에 따라 제2 층에 형성될 수 있다.
제1 층에 제1 액세스 라인의 세트를 구축하기 위해, 스택의 상부층에 형성된 제1 비아의 세트를 사용하여 스택을 통해 비아 홀(via hole)을 형성할 수 있다. 제1 비아는 제1 방향(예를 들어, 평면 내의 수평 방향)으로 일렬로 배열될 수 있다. 비아 홀은 상부층 아래에 위치된 제1 층의 제1 유전체 재료에 대한 액세스를 제공할 수 있다. 비아 홀을 통해 제1 유전체 재료의 일부를 선택적으로 제거함으로써 등방성 에칭 단계는 제1 층에 일련의 공동(cavity)을 생성할 수 있다. 합동 공동(예를 들어, 인접한 공동)이 오버랩될 때 합동 공동은 합쳐져 제1 층에 제1 채널을 형성할 수 있다. 이어서, 전도성 재료(예를 들어, 전극 재료)가 비아 홀을 통해 제1 층에서 제1 채널을 채울 수 있다.
그런 다음, 동일한 세트의 제1 비아(및 연관된 비아 홀)를 사용하여 제1 채널 내의 전극 재료에 제2 채널이 형성될 수 있다. 이어서, 유전체 재료가 제2 채널을 채울 수 있다. 제2 채널의 폭은 제1 채널의 폭보다 더 작을 수 있고, 따라서 전극 재료의 일부가 제1 채널의 테두리(rim)를 따라 남아있을 수 있고, 이에 의해 제1 층에 형성된 전극 재료의 밴드(band)(또는 세장형 루프 또는 레이스트랙)를 형성할 수 있다. 전극 재료의 밴드는 후속적으로 절단될 수 있고(예를 들어, 루프의 짧은 단부는 제거되거나 루프의 긴 측으로부터 분리될 수 있고), 이에 의해 제1 액세스 라인의 세트(예를 들어, 평면 내에서 수평 방향의 워드 라인의 세트)를 형성할 수 있다. 스택이 하나 이상의 제1 층을 포함하는 경우 제1 액세스 라인의 하나 이상의 세트(예를 들어, 워드 라인의 하나 이상의 세트, 여기서 워드 라인의 각 세트는 각각의 제1 층에 형성됨)는 본 제조 기술을 사용하여 동시에 형성될 수 있다.
유사한 처리 단계가 제2 층에서 제2 액세스 라인의 세트를 구축하기 위해 반복될 수 있다. 제2 비아의 세트는 (예를 들어, 평면 내 수직 방향의) 제1 비아의 세트와는 다른 방향으로 일렬로 배열되어, 제2 비아는 제1 액세스 라인과는 다른 방향으로 연장되는 제2 층에서 제2 액세스 라인의 세트(예를 들어, 비트 라인의 세트의 비트 라인이 제1 층의 워드 라인의 세트의 워드 라인과 직교하는 제2 층의 비트 라인의 세트)를 형성하는 데 사용될 수 있다. 제2 액세스 라인의 하나 이상의 세트(예를 들어, 비트 라인의 하나 이상의 세트, 여기서 비트 라인의 각 세트는 제2 층에 형성됨)는 스택이 하나 이상의 제2 층을 포함하는 경우, 본 명세서에 설명된 제조 기술을 사용하여 동시에 형성될 수 있다.
전술한 바와 같이, 복합 스택은 제1 층과 제2 층 사이에 메모리 층을 포함할 수 있다. 일부 경우에, 초기 스택에 포함된 메모리 층은 메모리 재료(예를 들어, 칼코게나이드 재료)의 시트(sheet)를 포함한다. 다른 경우에, 초기 스택에 포함된 메모리 층은 자리표시자(placeholder) 재료(예를 들어, 유전체 재료)를 포함할 수 있으며, 그 일부는 제조 공정의 나중 단계에서 (예를 들어, 스택의 다른 층에서 액세스 라인의 3D 그리드 구조를 형성한 후) 메모리 재료로 대체될 수 있다.
초기 스택에 포함된 메모리 층이 메모리 재료의 시트를 포함할 때, 메모리 재료의 시트는 3D 교차점 어레이 구조를 형성하는 데 사용되는 후속 처리 단계에 의해 수정될 수 있다. 일부 경우에, 메모리 재료의 시트는 복수의 유전체 플러그(예를 들어, 유전체 재료로 채워진 비아 홀)로 천공될 수 있다. 복수의 유전체 플러그의 패턴은 제1 비아 및 제2 비아의 패턴에 대응할 수 있고, 즉, 복수의 유전체 플러그는 제1 비아를 사용하여 제1 액세스 라인(예를 들어, 워드 라인)을 형성하고 제2 비아를 사용하여 제2 액세스 라인(예를 들어, 비트 라인)을 형성한 결과일 수 있다. 다른 경우에, 메모리 재료의 시트는 제1 비아 및 제2 비아를 사용하여 메모리 재료에 형성된 채널에 의해 복수의 메모리 재료 요소로 분할될 수 있다. 일부 경우에, 각각의 메모리 재료 요소는 3D 직사각형 형상일 수 있다. 또한, 각각의 메모리 요소는 또한 적어도 4개의 전극(예를 들어, 위로부터 2개의 전극, 아래로부터 2개의 전극)과 결합되어 메모리 재료 요소당 4개의 메모리 셀을 생성할 수 있다.
초기 스택에 포함된 메모리 층이 자리표시자 재료(예를 들어, 유전체 재료)를 포함하는 경우, 제1 비아의 세트 또는 제2 비아의 세트가 메모리 층에서 자리표시자 재료 내에 메모리 재료의 레이스트랙(예를 들어, 밴드)을 형성하는 데 사용될 수 있다. 메모리 층에서 메모리 재료의 밴드를 형성하는 것과 연관된 처리 단계는 제1 층(또는 제2 층)에서 전극 재료의 밴드를 형성하는 것과 연관된 처리 단계와 유사할 수 있지만, 제1 채널은 (예를 들어, 전극 재료로 채워지는 것과 반대로) 메모리 재료로 채워진다. 메모리 재료 밴드가 (예를 들어, 제1 비아를 사용하여) 메모리 층에 형성된 후, 메모리 재료의 밴드는 다른 비아 세트를 사용하여 (예를 들어, 제2 비아를 사용하여) 채널을 형성함으로써 복수의 메모리 재료 요소로 분할될 수 있으며, 여기서 채널은 메모리 재료의 밴드와 교차하여 메모리 재료의 밴드를 다수의 이산 메모리 재료 요소로 분할한다. 일부 경우에, 각각의 메모리 재료 요소는 3D 막대 형상일 수 있다. 또한, 각각의 메모리 요소는 또한 적어도 3개의 전극(예를 들어, 위로부터 2개의 전극, 아래로부터 하나의 전극 또는 그 반대로)과 결합되어 메모리 재료 요소당 2개의 메모리 셀을 생성할 수 있다.
일부 경우에, 초기 스택에 포함된 메모리 층이 자리표시자 재료(예를 들어, 유전체 재료)를 포함하는 경우, 공통 비아 세트(예를 들어, 복수의 비아, 여기서 각각의 비아는 제1 방향으로 일렬로 배열된 제1 비아 세트와 제2 방향으로 일렬로 배열된 제2 비아 세트 모두의 일부일 수 있음)가 메모리 층에서 메모리 재료의 3D 디스크 세트를 형성하는 데 사용될 수 있으며, 여기서 각각의 공통 비아는 메모리 층에서 메모리 재료의 하나의 3D 디스크를 형성하는 데 사용된다. 후속적으로, 메모리 재료의 3D 디스크 각각은 대응하는 공통 비아를 포함하는 제1 비아 세트 및 제2 비아 세트를 사용하여 4개의 이산 메모리 재료 요소로 분할될 수 있다. 예를 들어, 제1 비아 세트는 메모리 재료의 3D 디스크를 제1 방향으로 분할하는(예를 들어, 이등분하는) 제1 채널을 형성하는 데 사용될 수 있고, 제2 비아 세트는 메모리 재료의 3D 디스크를 제2 방향으로 분할하는(예를 들어, 이등분하는) 제2 채널을 형성하는 데 사용될 수 있다. 4개의 이산 메모리 재료 요소 각각은 4개의 이산 메모리 재료 요소가 형성된 3D 디스크의 외부 표면에 대응할 수 있는 만곡된 표면을 가질 수 있다. 일부 경우에, 4개의 이산 메모리 재료 요소 각각은 3D 쐐기(예를 들어, 파이(pie) 슬라이스) 형상일 수 있다. 또한, 각각의 메모리 요소는 적어도 2개의 전극(예를 들어, 위로부터 하나의 전극과 아래로부터 하나의 전극)과 결합되어 메모리 재료 요소당 하나의 메모리 셀을 생성할 수 있다.
제1 비아 및 제2 비아의 서브세트는 메모리 디바이스의 소켓 영역에서 사용될 수 있다. 3D 교차점 메모리 어레이 아키텍처의 맥락에서, 소켓 영역은 메모리 어레이의 액세스 라인과 메모리 디바이스의 다른 구성 요소(예를 들어, 디코더, 감지 구성 요소) 사이의 전기적 연결을 제공하도록 구성된 구조를 포함할 수 있다. 일부 경우에, 소켓 영역은 전기적 격리를 위해 갭을 갖는 구조를 포함할 수 있다.
일부 경우에, 제1 비아 및 제2 비아의 서브세트는 전극 층에서 타깃 전극 재료의 일부를 등방성으로 에칭함으로써 타깃 전극(예를 들어, 워드 라인 또는 비트 라인과 같은 액세스 라인)에 이러한 갭을 생성하는 데 사용될 수 있다. 일부 경우에, 개구를 갖는 포토마스크를 사용하여 타깃 전극 재료를 이방성으로 에칭함으로써 이러한 갭을 생성할 수 있다.
액세스 라인과 메모리 디바이스의 다른 구성 요소 사이에 연결부를 만들기 위해, 스택을 통해 연장되는 비아 홀을 형성하기 위해 제1 비아 또는 제2 비아의 서브세트가 사용될 수 있다. 비아 홀은 전도성 재료로 채워질 수 있고, 에칭 단계는 전도성 재료의 일부를 제거하여 타깃 층에서 유전체 버퍼를 노출시킬 수 있다. 유전체 버퍼는 제1 채널로부터 전극 재료를 부분적으로 제거한 후 제2 채널(예를 들어, 전극 재료의 밴드로 둘러싸인 일부 지점에서의 채널)을 채우는 데 사용되었을 수 있는 유전체 재료에 대응할 수 있다. 유전체 버퍼는 제거될 수 있고, 전도성 재료는 비아 홀의 공간을 채워 타깃 층의 타깃 전극 재료를 메모리 디바이스의 다른 구성 요소의 노드에 전기적으로 결합시킬 수 있다. 따라서, 제1 비아 및 제2 비아의 패턴을 이용하여 갭 및 상호 연결부를 포함하는 소켓 영역을 형성할 수 있다.
위에서 소개된 본 발명의 특징들은 교차점 아키텍처로 구성된 메모리 어레이의 맥락에서 아래에서 더 설명된다. 그런 다음 교차점 메모리 어레이를 제조하기 위한 구조 및 기술의 특정 예가 설명된다. 본 발명의 이들 및 다른 특징은 교차점 메모리 어레이 및 관련 제조 기술과 관련된 장치도, 형성 방법도 및 흐름도로 추가로 도시되고 이를 참조하여 더 설명된다.
도 1은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성 요소 및 특징의 예시적인 표현이다. 따라서, 메모리 디바이스(100)의 구성 요소 및 특징은 메모리 디바이스(100) 내의 실제 물리적 위치가 아니라 기능적 상호 관계를 예시하기 위해 도시된 것임을 이해해야 한다. 도 1의 도시된 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 실시형태에서, 각각의 메모리 셀(105)은 논리(0) 및 논리(1)로 표시된 2개의 상태를 저장하도록 프로그래밍될 수 있다. 일부 실시형태에서, 메모리 셀(105)은 2개를 초과하는 논리 상태를 저장하도록 구성될 수 있다. 메모리 셀(105)은 일부 실시형태에서 자가-선택 메모리 셀을 포함할 수 있다. 메모리 셀(105)은 또한 다른 유형의 메모리 셀, 예를 들어, 3D XPointTM 메모리 셀, 저장 구성 요소 및 선택 구성 요소를 포함하는 PCM 셀, CBRAM 셀, 또는 FeRAM 셀을 포함할 수 있음을 이해해야 한다. 도 1에 포함된 일부 요소는 숫자 지시자로 표시되어 있으나, 다른 대응 요소는 도시된 특징부의 가시성과 명확성을 높이기 위해 표시되어 있지 않지만, 이들 요소는 동일하거나 유사한 것으로 이해된다.
3D 메모리 어레이(102)는 서로 상하로 형성된 2개 이상의 2차원(2D) 메모리 어레이를 포함할 수 있다. 이는 단일 2D 어레이와 비교하여 단일 다이 또는 기판에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 생산 비용을 줄이거나 메모리 디바이스의 성능을 증가시키거나 또는 이 둘 다를 달성할 수 있다. 도 1에 도시된 예에서, 메모리 어레이(102)는 메모리 셀(105)(예를 들어, 메모리 셀(105-a) 및 메모리 셀(105-b))의 2개의 레벨을 포함하고 따라서 3D 메모리 어레이로 간주될 수 있으나, 레벨의 수는 2개로 제한되지 않을 수 있으며, 다른 예는 추가 레벨을 포함할 수 있다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 (정확히, 오버랩되게 또는 대략적으로) 서로 정렬되어, 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다.
일부 실시형태에서, 메모리 셀(105)의 각 행은 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 워드 라인(110) 및 비트 라인(115)은 모두 또한 일반적으로 액세스 라인으로 지칭될 수 있다. 또한, 액세스 라인은 메모리 디바이스(100)의 하나의 데크에서 하나 이상의 메모리 셀(105)(예를 들어, 액세스 라인 아래의 메모리 셀(105))에 대한 워드 라인(110)으로서 기능할 수 있고, 메모리 디바이스의 다른 데크에서 하나 이상의 메모리 셀(105)(예를 들어, 액세스 라인 위의 메모리 셀(105))에 대한 비트 라인(115)으로서 기능할 수 있다. 따라서 워드 라인과 비트 라인이라는 언급 또는 그 유사어는 이해 또는 동작의 상실 없이 상호 교환할 수 있다. 워드 라인(110)과 비트 라인(115)은 실질적으로 서로 수직일 수 있고 메모리 셀의 어레이를 지원할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2개의 액세스 라인의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 어드레스로 지칭될 수 있다. 타깃 메모리 셀(105)은 통전된(예를 들어, 활성화된) 워드 라인(110)과 통전된(예를 들어, 활성화된) 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 워드 라인(110) 및 비트 라인(115)은 그 교차점에서 메모리 셀(105)을 판독하거나 기입하기 위해 모두 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 비-타깃 메모리 셀(105)로 지칭될 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 2개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105-b) 및 하부 메모리 셀(105-a)과 결합될 수 있다. 다른 구성도 가능할 수 있고, 예를 들어, 제3 층(도시되지 않음)이 상부 메모리 셀(105-b)과 워드 라인(110)을 공유할 수 있다.
일부 경우에, 전극은 메모리 셀(105)을 워드 라인(110) 또는 비트 라인(115)에 결합할 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 메모리 디바이스(100)의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 따라서, 전극이라는 용어는 일부 경우에 워드 라인(110) 또는 비트 라인(115)과 같은 액세스 라인을 지칭할 뿐만 아니라 일부 경우에 액세스 라인과 메모리 셀(105) 사이의 전기적 접점으로서 사용되는 추가의 전도성 요소를 지칭할 수 있다. 일부 실시형태에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치된 칼코게나이드 재료를 포함할 수 있다. 제1 전극은 칼코게나이드 재료를 워드 라인(110)에 결합할 수 있고, 제2 전극은 칼코게나이드 재료를 비트 라인(115)에 결합할 수 있다. 제1 전극과 제2 전극은 동일한 재료(예를 들어, 탄소) 또는 상이한 재료일 수 있다. 다른 실시형태에서, 메모리 셀(105)은 하나 이상의 액세스 라인과 직접 결합될 수 있고, 액세스 라인 이외의 전극은 생략될 수 있다.
판독 및 기입과 같은 동작은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 수행될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금, 화합물 등과 같은 전도성 재료로 제조될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스(예를 들어, CBRAM 셀의 저항 구성 요소, FeRAM 셀의 용량성 구성 요소)는 선택 구성 요소에 의해 디지트 라인으로부터 전기적으로 격리될 수 있다. 워드 라인(110)은 선택 구성 요소와 연결되어 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 대안적으로, 선택 구성 요소는 칼코게나이드 재료를 포함할 수 있는 가변 저항 구성 요소일 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 논리 저장 디바이스와 그 대응하는 디지트 라인(115) 사이의 전기적 연결 또는 폐쇄 회로가 생성될 수 있다. 그런 다음, 디지트 라인은 메모리 셀(105)을 판독하거나 기입하기 위해 액세스될 수 있다. 메모리 셀(105)을 선택할 때, 결과 신호는 저장된 논리 상태를 결정하는 데 사용될 수 있다. 일부 경우에, 제1 논리 상태는 메모리 셀(105)을 통한 전류 없음 또는 무시할 정도로 작은 전류에 대응할 수 있는 반면, 제2 논리 상태는 유한한 전류에 대응할 수 있다.
일부 경우에, 메모리 셀(105)은 2개의 단자를 갖는 자가-선택 메모리 셀을 포함할 수 있고, 별도의 선택 구성 요소는 생략될 수 있다. 이와 같이, 자가-선택 메모리 셀의 하나의 단자는 워드 라인(110)에 전기적으로 연결될 수 있고, 자가-선택 메모리 셀의 다른 단자는 디지트 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 표시된 다수의 워드 라인(110), 및 DL_1 내지 DL_N으로 표시된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어, WL_2 및 DL_3을 활성화함으로써, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, (대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 전압이 인가될 수 있고, 메모리 셀(105)을 통한 결과적인 전류의 존재는 메모리 셀(105)의 인가된 전압 및 임계 전압에 의존할 수 있다. 일부 경우에, 2개를 초과하는 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않는 경우, 감지 구성 요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 전압은 전류 흐름이 검출될 때까지 크기가 증가할 수 있다. 다른 경우에, 전류가 검출될 때까지 미리 정해진 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 경우에, 메모리 셀(105)(예를 들어, 자가-선택 메모리 셀)은 칼코게나이드 재료를 포함할 수 있다. 자가-선택 메모리 셀의 칼코게나이드 재료는 자가-선택 메모리 셀 동작 동안 비정질 상태로 남아있을 수 있다. 일부 경우에, 자가-선택 메모리 셀을 동작시키는 것은 자가-선택 메모리 셀의 특정 임계 전압을 결정하기 위해 다양한 형태의 프로그래밍 펄스를 자가-선택 메모리 셀에 인가하는 것을 포함할 수 있고, 즉, 자가-선택 메모리 셀의 임계 전압은 비정질 상태의 칼코게나이드 재료의 국부 조성을 변경할 수 있는 프로그래밍 펄스의 형태를 변경함으로써 수정될 수 있다. 자가-선택 메모리 셀의 특정 임계 전압은 자가-선택 메모리 셀에 다양한 형태의 판독 펄스를 인가함으로써 결정될 수 있다. 예를 들어, 판독 펄스의 인가 전압이 자가-선택 메모리 셀의 특정 임계 전압을 초과하는 경우 유한한 양의 전류가 자가-선택 메모리 셀을 통해 흐를 수 있다. 유사하게, 판독 펄스의 인가 전압이 자가-선택 메모리 셀의 특정 임계 전압보다 더 작은 경우, 자가-선택 메모리 셀을 통해 상당한 양의 전류가 흐를 수 없다. 일부 실시형태에서, 감지 구성 요소(125)는 메모리 셀(105)을 통한 전류 흐름 또는 전류의 없음을 검출함으로써 선택된 메모리 셀(105)에 저장된 정보를 판독할 수 있다. 이러한 방식으로, 메모리 셀(105)(예를 들어, 자가-선택 메모리 셀)은 메모리 셀(105)에 의해 저장된 논리 상태를 나타내는 메모리 셀(105)을 통해 전류가 흐르는 임계 전압 레벨과 함께 칼코게나이드 재료와 연관된 임계 전압 레벨(예를 들어, 2개의 임계 전압 레벨)에 기초하여 1 비트의 데이터를 저장할 수 있다. 일부 경우에, 메모리 셀(105)은 특정 수의 상이한 임계 전압 레벨(예를 들어, 3개 이상의 임계 전압 레벨)을 나타낼 수 있고, 이에 의해 1 비트를 초과하는 데이터를 저장할 수 있다.
감지 구성 요소(125)는 래칭으로 지칭될 수 있는, 감지된 메모리 셀(105)과 연관된 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이와 전자 통신할 수 있다. 도 1은 또한 (점선 박스에서) 감지 구성 요소(125-a)를 배열하는 대안적인 옵션을 도시한다. 이 기술 분야에 통상의 지식을 가진 자라면 감지 구성 요소(125)가 그 기능을 상실함이 없이 열 디코더 또는 행 디코더와 연관될 수 있다는 것을 이해할 수 있을 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화함으로써 설정되거나 기입될 수 있고, 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기입될 데이터, 예를 들어, 입력/출력(135)을 수용할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있고, 원래 논리 상태를 메모리 셀(105)로 복귀시키기 위해 재기입 또는 리프레시 동작이 수행될 수 있다. 예를 들어, DRAM에서 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 저장된 논리 상태를 손상시킬 수 있으므로 감지 동작 후에는 논리 상태가 다시 기입될 수 있다. 추가적으로, 일부 메모리 아키텍처에서, 단일 워드 라인(110)을 활성화하는 것은 (예를 들어, 워드 라인(110)과 결합된) 행의 모든 메모리 셀의 방전을 초래할 수 있고; 따라서, 행의 여러 또는 모든 메모리 셀(105)이 재기입될 필요가 있을 수 있다. 그러나 자가-선택 메모리, PCM, CBRAM, FeRAM 또는 NAND 메모리와 같은 비-휘발성 메모리에서는, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 따라서 메모리 셀(105)은 액세스 후에 재기입을 요구하지 않을 수 있다.
메모리 제어기(140)는 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)와 같은 다양한 구성 요소를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기입, 재기입, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 배치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의되는 인가된 전압 또는 전류의 진폭, 형상, 극성 및/또는 지속 시간은 조절되거나 변경될 수 있고, 메모리 디바이스(100)를 동작시킬 때 논의된 다양한 동작에서 상이할 수 있다. 또한, 메모리 어레이(102) 내의 하나의, 다수의 또는 모든 메모리 셀(105)이 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(102)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다.
본 명세서에 설명된 제조 기술은 일부 양태를 포함하는 메모리 디바이스(100)의 양태를 동시에 형성하는 데 사용될 수 있다. 예를 들어, 본 명세서에 설명된 제조 기술은 임의의 수의 추가 층(도시되지 않음)에서 워드 라인뿐만 아니라 상부 워드 라인(110)(도 1에서 WL_T1로 표시됨)을 형성하는 것과 동시에 하부 워드 라인(110)(도 1에서 WL_B1로 표시됨)을 형성하는 데 사용될 수 있다. 하부 워드 라인(110) 및 상부 워드 라인(110) 모두는 초기에 동일한 유전체 재료를 포함하는 층에 배치될 수 있고, 단일 비아 패턴은 각각의 층에서 하위 레벨 워드 라인(110)과 상위 레벨 워드 라인(110)을 동시에 형성하는 하나 이상의 처리 단계, 예를 들어, 유전체 재료의 일부를 제거하는 단계 및 이를 전도성 재료로 대체하는 단계를 위해 사용될 수 있다. 유사하게, 본 명세서에 설명된 제조 기술은 메모리 셀의 임의의 수의 추가 데크(도시되지 않음)에서 메모리 셀(105)뿐만 아니라 상부 메모리 셀(105)(예를 들어, 도 1에서 흰색 원으로 도시된 메모리 셀(105-b))을 형성하는 것과 동시에 하부 메모리 셀(105)(예를 들어, 도 1에서 중실 검은 색 원으로 도시된 메모리 셀(105-a))을 형성하는 데 사용될 수 있다.
도 2는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 3D 메모리 어레이(202)의 일례를 도시한다. 메모리 어레이(202)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부의 일례일 수 있다. 메모리 어레이(202)는 기판(204) 위에 배치된 메모리 셀의 제1 어레이 또는 데크(205-a), 및 제1 어레이 또는 데크(205-a)의 상부에 있는 메모리 셀의 제2 어레이 또는 데크(205-b)를 포함할 수 있다. 메모리 어레이(202)는 또한 도 1을 참조하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 포함할 수 있다. 도 2에 도시된 예에서와 같이, 제1 데크(205-a) 및 제2 데크(205-b)의 메모리 셀은 각각 자가-선택 메모리 셀을 포함할 수 있다. 일부 예에서, 제1 데크(205-a) 및 제2 데크(205-b)의 메모리 셀은 각각 교차점 아키텍처에 적합할 수 있는 다른 유형의 메모리 셀, 예를 들어, CBRAM 셀 또는 FeRAM 셀을 포함할 수 있다. 도 2에 포함된 일부 요소는 숫자 지시자로 표시되어 있으나, 다른 대응하는 요소는 도시된 특징의 가시성과 명확성을 높이기 위해 표시되어 있지 않지만 이들 요소는 동일하거나 유사한 것으로 이해될 수 있다.
일부 경우에, 제1 데크(205-a)의 자가-선택 메모리 셀은 각각 제1 전극(215-a), 칼코게나이드 재료(220-a) 및 제2 전극(225-a)을 포함할 수 있다. 또한, 제2 메모리 데크(205-b)의 자가-선택 메모리 셀은 각각 제1 전극(215-b), 칼코게나이드 재료(220-b) 및 제2 전극(225-b)을 포함할 수 있다. 일부 실시형태에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 전극(215 또는 225) 대신에 전극 층(예를 들어, 등각 층)을 포함할 수 있고 따라서 다층 액세스 라인을 포함할 수 있다. 이러한 실시형태에서, 액세스 라인의 전극 층은 메모리 재료(예를 들어, 칼코게나이드 재료(220))와 인터페이스할 수 있다. 일부 실시형태에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 전극 층 또는 개재 전극이 없이 메모리 재료(예를 들어, 칼코게나이드 재료(220))와 직접 인터페이스할 수 있다.
제1 데크(205-a) 및 제2 데크(205-b)의 자가-선택 메모리 셀은 일부 실시형태에서 각각의 데크(205-a 및 205-b)의 대응하는 (예를 들어, y 방향으로 수직으로 정렬된) 자가-선택 메모리 셀이 도 1을 참조하여 설명된 바와 같이 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 제2 데크(205-b)의 제1 전극(215-b)과 제1 데크(205-a)의 제2 전극(225-a)은 비트 라인(115-a)이 수직으로 정렬되어 (y 방향으로) 인접한 자가-선택 메모리 셀에 의해 공유되도록 비트 라인(115-a)에 모두 결합될 수 있다.
일부 실시형태에서, 메모리 어레이(202)는 제2 데크(205-b)의 제1 전극(215-b)이 추가 비트 라인과 결합될 수 있고, 제1 데크(205-a)의 제2 전극(225-a)이 비트 라인(115-a)과 결합될 수 있도록 추가 비트 라인(도시되지 않음)을 포함할 수 있다. 추가 비트 라인은 비트 라인(115-a)으로부터 전기적으로 격리될 수 있다(예를 들어, 절연 재료가 추가 비트 라인과 비트 라인(115-a) 사이에 개재될 수 있다). 그 결과, 제1 데크(205-a)와 제2 데크(205-b)가 분리될 수 있고 서로 독립적으로 동작할 수 있다. 일부 경우에, 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))은 각각의 교차점에서 각각의 메모리 셀에 대한 선택 구성 요소(예를 들어, 액세스 라인과 통합된 하나 이상의 박막 재료로 구성될 수 있는 2단자 선택기 디바이스)를 포함할 수 있다. 이와 같이, 액세스 라인 및 선택 구성 요소는 액세스 라인 및 선택 구성 요소 둘 다로서 기능하는 재료의 복합 층을 함께 형성할 수 있다.
메모리 어레이(202)의 아키텍처는 메모리 셀이 도 2에 도시된 워드 라인(110)과 비트 라인(115) 사이의 토폴로지 교차점에 형성될 수 있기 때문에 일부 경우에 교차점 아키텍처의 예로서 언급될 수 있다. 이러한 교차점 아키텍처는 일부 다른 메모리 아키텍처에 비해 생산 비용이 낮은 상대적으로 고밀도의 데이터 저장 매체를 제공할 수 있다. 예를 들어, 교차점 아키텍처를 갖는 메모리 어레이는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 결과적으로 일부 다른 아키텍처에 비해 증가된 메모리 셀 밀도를 지원할 수 있다. 예를 들어, 교차점 아키텍처는 3단자 선택 구성 요소를 가진 것과 같은 6F2 메모리 셀 영역을 가진 다른 아키텍처에 비해 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 가장 작은 피처 크기(예를 들어, 최소 피처 크기)이다. 예를 들어, DRAM 메모리 어레이는 각 메모리 셀의 선택 구성 요소로서 3단자 디바이스인 트랜지스터를 사용할 수 있고, 따라서 주어진 수의 메모리 셀을 포함하는 DRAM 메모리 어레이는 동일한 수의 메모리 셀을 포함하는 교차점 아키텍처를 갖는 메모리 어레이에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
도 2의 예는 2개의 메모리 데크를 도시하지만, 다른 구성은 임의의 수의 데크를 포함할 수 있다. 일부 실시형태에서, 메모리 데크 중 하나 이상은 칼코게나이드 재료(220)를 포함하는 자가-선택 메모리 셀을 포함할 수 있다. 다른 실시형태에서, 하나 이상의 메모리 데크는 강유전성 재료를 포함하는 FeRAM 셀을 포함할 수 있다. 또 다른 실시형태에서, 하나 이상의 메모리 데크는 금속 산화물 또는 칼코게나이드 재료를 포함하는 CBRAM 셀을 포함할 수 있다. 칼코게나이드 재료(220)는 예를 들어 셀레늄(Se), 텔루르(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge), 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 실시형태에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 재료는 SAG-합금으로 지칭될 수 있다.
도 3 내지 도 4는 본 발명의 제조 기술의 다양한 양태를 도시한다. 예를 들어, 도 3 내지 도 4는 복합 스택의 하나 이상의 매립된 타깃 층에서 공동을(예를 들어, 동시에) 생성하는 양태를 도시하며, 각각의 타깃 층은 타깃 재료를 포함한다. 비아는 타깃 매립된 층에서 타깃 재료에 공동을 생성하는 데 사용될 수 있으며, 공동은 인접한 (예를 들어, 연속적인) 공동이 오버랩되고 합쳐져서 타깃 매립된 층에서 채널(예를 들어, 터널)을 형성할 수 있도록 크기 조절될 수 있다. 따라서 채널은 비아와 정렬될 수 있고, 즉, 채널이 채널을 생성하는 데 사용되는 각각의 비아의 수직축(예를 들어, 기판에 대한 직교 방향)과 교차할 수 있다. 채널은 충전재 재료(예를 들어, 전도성 재료 또는 메모리 재료)로 채워질 수 있으며, 일부 경우에 유사한 공동 에칭 및 채널 생성 기술을 사용하여 동일한 비아를 사용하여 타깃 층에서 충전재 재료 내에 더 좁은 채널이 생성될 수 있다. 충전재 재료 내에 더 좁은 채널을 생성하면 더 좁은 채널을 둘러싸는 충전재 재료의 세장형 루프(예를 들어, 밴드, 링 또는 레이스트랙)가 생성될 수 있으며, 더 좁은 채널은 제2 재료(예를 들어, 유전체 또는 다른 절연 재료)로 채워질 수 있다. 충전재 재료의 루프는 후속적으로 절단되어 타깃 매립된 층에서 충전재 재료의 이산 세그먼트를 생성할 수 있다. 이들 세그먼트는 도 1에 도시된 메모리 어레이(102) 또는 도 2에 도시된 메모리 어레이(202)의 예와 같은 3D 메모리 어레이의 양태로서 구성될 수 있다.
예를 들어, 본 명세서에 설명된 제조 기술은, 예를 들어, 각각의 전도성 라인 세트 또는 메모리 재료 요소 세트가 스택의 다른 하위 층에 존재하는 공통 레이아웃으로 구성된 전도성 라인(예를 들어, 워드 라인(110) 및 비트 라인(115)과 같은 액세스 라인) 세트 또는 메모리 재료 요소 세트와 같은 유사한 구조를 다른 하부층에 동시에 형성하는 것을 용이하게 할 수 있다. 이와 같이, 본 명세서에 설명된 제조 기술은 메모리 셀의 2개 이상의 데크를 동시에 형성하는 것을 용이하게 할 수 있으며, 각각의 데크는 액세스 라인(예를 들어, 워드 라인, 비트 라인) 및 메모리 셀의 3D 교차점 구조를 포함한다.
도 3a 내지 도 3c는 본 발명에 따른 예시적인 제조 기술을 도시한다. 도 3a에서, 처리 단계(300-a)가 도시되어 있다. 처리 단계(300-a)는 스택(305-a)을 형성하는 하나 이상의 박막 증착 또는 성장 단계를 포함할 수 있다. 도 3a는 본 명세서에 설명된 추가의 제조 기술을 적용하기 전에 초기 층 스택일 수 있는 스택(305-a)의 측면도를 도시한다. 스택(305-a)은 기판(예를 들어, 도 2를 참조하여 설명된 기판(204)) 위에 형성될 수 있다. 스택(305-a)은 다양한 재료의 다수의 상이한 층을 포함할 수 있으며, 따라서 일부 경우에, 다수의 요인, 예를 들어, 원하는 종류의 메모리 기술(예를 들어, 자가-선택 메모리, FeRAM, CBRAM), 원하는 수의 메모리 셀 데크(예를 들어, 2개 이상의 메모리 셀 데크) 등에 기초하여 선택된 특정 재료를 갖는 복합 스택으로 지칭될 수 있다. 도 3a의 도시된 예에 도시된 바와 같이, 스택(305-a)은 2개의 세트의 매립된 라인(예를 들어, 도 2를 참조하여 설명된 워드 라인(110-b)을 포함하는 상대적으로 상부층에 있는 제1 세트의 매립된 라인 및 워드 라인(110-a)을 포함하는 상대적으로 하부층에 있는 제2 세트의 매립된 라인)을 제조하기에 적합한 초기 층 스택을 포함할 수 있으며, 층에서 각각의 세트의 매립된 라인은 초기에 제1 재료를 포함한다. 스택(305-a)은 또한 초기에 제2 재료를 포함하는 층에서 단일 세트의 매립된 라인(예를 들어, 도 2를 참조하여 설명된 비트 라인(115-a)을 포함하는 단일 세트의 매립된 라인)을 제조하기에 적합한 초기 층 스택을 포함할 수 있다.
일부 예에서, 스택(305-a)은 스택(305-a)의 상부층일 수 있는 층(310)을 포함할 수 있다. 일부 실시형태에서, 층(310)은 유전체 재료를 포함한다. 일부 실시형태에서, 층(310)은 하드마스크 재료를 포함하여 층(310)이 하드마스크 층으로 지칭될 수 있다. 예를 들어, 포토리소그래피 단계의 결과 비아의 패턴이 층(310)에 형성될 수 있다.
스택(305-a)은 또한 층(315)을 포함할 수 있다. 도 3a의 도시된 예에서, 스택(305-a)은 2개의 층(315), 즉 층(315-a) 및 층(315-b)을 포함한다. 일부 실시형태에서, 층(315)은 각각 제1 유전체 재료를 포함할 수 있다. 도 5에 도시된 바와 같이, 각각의 층(315)은 궁극적으로 하나의 세트의 제1 전도성 라인을 포함하도록 수정될 수 있고, 각각의 제1 전도성 라인은 전극 재료를 포함한다. 따라서, 층(315)은 제1 전극 층으로 지칭될 수 있다. 일부 경우에, 제1 전도성 라인은 표면 층 아래(예를 들어, 층(310) 아래)에 위치되기 때문에 제1 전도성 라인은 매립된 전도성 라인으로 지칭될 수 있다. 제1 전도성 라인은 제1 방향으로 연장될 수 있다. 2개 이상의 제1 전극 층의 전극, 즉 제1 유전체 재료를 각각 포함하는 2개 이상의 층 내에 형성된 전극은 본 명세서에 설명된 제조 기술에 따라 동시에 형성될 수 있다.
스택(305-a)은 또한 층(320)을 포함할 수 있다. 도 3a의 도시된 예에서, 스택(305-a)은 2개의 층(320), 즉 층(320-a) 및 층(320-b)을 포함하지만, 임의의 수의 층(320)이 가능하다. 일부 실시형태에서, 각각의 층(320)은 스택(305-a)의 일부로서 형성된 메모리 재료(예를 들어, 칼코게나이드 재료(220))를 포함할 수 있다. 다른 실시형태에서, 각각의 층(320)은 나중에 부분적으로 제거되고 메모리 재료(예를 들어, 도 2를 참조하여 설명된 칼코게나이드 재료(220))로 대체될 수 있는 자리표시자 재료를 포함할 수 있다. 도 9 내지 도 12에 도시된 바와 같이, 각각의 층(320)은 궁극적으로 본 명세서에 설명된 제조 기술에 따라 동시에 형성된 메모리 셀을 포함할 수 있다. 따라서, 초기에 메모리 재료를 포함하든지, 또는 나중에 메모리 재료로 대체될 자리표시자 재료를 포함하든지 간에 층(320)은 메모리 층으로 지칭될 수 있다.
스택(305-a)은 또한 층(325)을 포함할 수 있다. 도 3a의 도시된 예에서, 스택(305-a)은 단일 층(325)을 포함하지만, 임의의 수의 층(325)이 가능하다. 일부 실시형태에서, 각각의 층(325)은 제2 유전체 재료를 포함할 수 있다. 도 5에 도시된 바와 같이, 층(325)은 궁극적으로 전극 재료를 포함하는 제2 전도성 라인의 세트를 포함하도록 수정될 수 있다. 따라서, 각 층(325)은 제2 전극 층으로 지칭될 수 있다. 일부 경우에, 제2 전도성 라인은 표면 층 아래(예를 들어, 층(310) 아래)에 위치되기 때문에 제2 전도성 라인은 매립된 전도성 라인으로 지칭될 수 있다. 제2 전도성 라인은 제1 방향과 다를 수 있는 제2 방향으로 연장될 수 있다. 일부 실시형태에서, 제2 방향은 제1 전도성 라인이 연장되는 제1 방향에 실질적으로 수직일 수 있다. 2개 이상의 제2 전극 층의 전극, 즉 제2 유전체 재료를 각각 포함하는 2개 이상의 층 내에 형성된 전극은 본 명세서에 설명된 제조 기술에 따라 동시에 형성될 수 있다.
스택(305-a)은 층(330)을 포함할 수 있다. 일부 경우에, 층(330)은 본 명세서에 설명된 다양한 에칭 공정을 견디기 위해 에칭-정지 재료를 포함할 수 있다. 층(330)은 일부 경우에 층(310)과 동일한 하드마스크 재료를 포함할 수 있고 또는 다른 재료를 포함할 수 있다. 일부 경우에, 층(330)은 층(330) 아래에 있을 수 있는 기판(예를 들어, 도 2를 참조하여 설명된 기판(204)) 또는 다른 층(도시되지 않음)에 형성된 회로 또는 다른 구조에 대해 버퍼 층을 제공할 수 있다. 일부 경우에, 층(330)은 이전 처리 단계에서 제조된 메모리 셀의 하나 이상의 데크에 대해 버퍼 층을 제공할 수 있다.
도 3b에서, 처리 단계(300-b)가 도시되어 있다. 도 3b는 비아(335)(예를 들어, 비아(335)의 탑다운 뷰) 및 스택(305-b)의 측면도를 도시한다. 스택(305-b)은 처리 단계(300-b)가 완료될 때 스택(305-a)에 대응할 수 있다. 처리 단계(300-b)는 비아(335)의 형상을 스택(305-a)으로 전사하는 포토리소그래피 단계를 포함할 수 있다. 일부 예에서, 포토리소그래피 단계는 층(310)의 상부에 비아(335)(예를 들어, 비아(335) 내에 포토레지스트 재료가 없는 것에 의해 규정됨)의 형상을 갖는 포토레지스트 층(도시되지 않음)을 형성하는 것을 포함할 수 있다. 일부 예에서, 에칭 처리 단계는 포토리소그래피 단계 이후에 비아(335)의 형상을 층(310)으로 전사하여 층(310) 내에 수립된 비아(335)의 형상이 후속 처리 단계 동안 액세스 비아로서 반복적으로 사용될 수 있도록 할 수 있고, 즉, 비아(335)의 형상을 포함하는 층(310)은 후속 처리 단계를 위해 비아(335)의 형상의 액세스 비아를 제공하는 하드마스크 층으로서 기능할 수 있다.
처리 단계(300-b)는 비아(335)의 형상에 기초하여 스택(305-a)으로부터 재료를 제거할 수 있는 이방성 에칭 단계를 더 포함할 수 있다. 일부 경우에, 처리 단계(300-b)는 하드마스크(310) 위의 포토레지스트 층의 비아(335)의 형상에 기초하여 하드마스크 층(310) 및 추가의 하부층을 통해 에칭하는 단일 이방성 에칭 단계를 포함할 수 있다. 다른 경우에, 비아(335)는 하드마스크 층(310)에 존재할 수 있고, 후속 이방성 에칭 단계는 하드마스크 층(310)의 비아(335)의 형상에 기초하여 추가적인 하부층을 통해 에칭될 수 있다.
이방성 에칭 단계는 타깃 재료에 에칭제(예를 들어, 하나 이상의 화학 원소의 혼합물)를 적용함으로써 하나의 방향(예를 들어, 기판에 대한 직교 방향)으로 타깃 재료를 제거할 수 있다. 또한, 에칭제는 에칭제에 노출된 다른 재료(예를 들어, 포토레지스트)를 보존하면서 타깃 재료(예를 들어, 층(310))만을 제거하기 위한 선택성(예를 들어, 화학적 선택성)을 나타낼 수 있다. 이방성 에칭 단계는 하나 이상의 재료 층을 제거할 때 단일 이방성 에칭 단계 동안 하나 이상의 에칭제를 사용할 수 있다. 일부 경우에, 이방성 에칭 단계는 에칭제에 노출된 다른 재료(예를 들어, 금속) 그룹을 보존하면서 재료(예를 들어, 산화물 및 질화물) 그룹을 제거하기 위해 타깃화된 선택성을 나타내는 에칭제를 사용할 수 있다.
처리 단계(300-b) 동안, 이방성 에칭 단계는 비아 홀(345)의 형상 및 폭(340)(예를 들어, 직경)이 실질적으로 비아(335)의 폭에 대응하는 스택(305-a)을 관통하는 홀(예를 들어, 비아 홀(345))을 생성할 수 있다. 도 3b에 도시된 예로서, 처리 단계(300-b)에서 이방성 에칭 단계는 4개의 상이한 종류의 에칭제, 예를 들어, 층(310), 층(315), 층(320) 및 층(325)을 위해 상이한 에칭제를 각각 포함할 수 있다. 이방성 에칭 단계는 층(330)에서 종료될 수 있다. 일부 예에서, 폭(340)은 스택(305-b)의 각각의 층에서 동일하다(실질적으로 동일하다).
도 3c에서, 처리 단계(300-c)가 도시되어 있다. 도 3c는 공동(336)의 탑다운 뷰 및 스택(305-c)의 측면도를 도시한다. 스택(305-c)은 처리 단계(300-c)가 완료될 때 스택(305-b)에 대응할 수 있다. 공동(336)은 스택(305-c)의 하나 이상의 매립된 층(예를 들어, 층(315-a) 및 층(315-b))에 형성된 하나 이상의 공동의 탑다운 뷰를 나타낼 수 있다. 각각의 공동(336)은 비아(335)와 공통 중심을 공유할 수 있고, 예를 들어, 비아(335) 및 각각의 공동(336)은 도 3c에 도시된 바와 같이 비아(335)의 수직축(예를 들어, 기판에 대한 직교 방향)을 중심으로 동심일 수 있다. 비아 홀(345)은 하나 이상의 타깃 층(예를 들어, 층(315-a 및 315-b)) 내에서 타깃 재료(예를 들어, 층(315)의 제1 유전체 재료)를 노출시킬 수 있고, 처리 단계(300-c)는 각 타깃 층으로부터 타깃 재료를 제거하여 비아 홀(345)(예를 들어, 스택(305-b)을 관통하는 비아 홀(345)) 주위에 형성된 공동(336)을 각각의 타깃 층 내에 생성하는 등방성 에칭 단계를 포함할 수 있다.
등방성 에칭 단계는 모든 방향으로 타깃 재료를 제거할 수 있다. 등방성 에칭 단계는 에칭제에 노출된 다른 재료를 보존하면서 타깃 재료만을 제거하기 위한 선택성(예를 들어, 화학적 선택성)을 나타내는 에칭제(예를 들어, 하나 이상의 화학 원소의 혼합물)를 적용할 수 있다. 등방성 에칭 단계는 하나 이상의 재료 층을 제거할 때 단일 등방성 에칭 단계 동안 상이한 에칭제(들)를 사용할 수 있다. 일부 경우에, 등방성 에칭제(예를 들어, 등방성 에칭 단계에서 사용되는 에칭제)는 스택에서 제1 유전체 재료와 적어도 하나의 다른 재료 사이에서 화학적으로 선택성이 있을 수 있다.
도 3c에 도시된 예에서와 같이, 등방성 에칭 단계는, 예를 들어, 층(315)의 제1 유전체 재료를 제거하기 위해 타깃화된 에칭제의 선택성에 적어도 부분적으로 기초하여 에칭제에 노출된 스택(305-b)의 다른 재료(예를 들어, 다른 층의 재료)를 보존(또는 실질적으로 보존)하면서 각각의 층(315)으로부터 (예를 들어, 층(315-a) 및 층(315-b) 모두로부터) 제1 유전체 재료의 일부를 동시에 제거할 수 있다. 등방성 에칭 단계의 결과, 각각의 공동(336)의 외부 폭(예를 들어, 폭(350))은 비아 홀(345)의 폭(예를 들어, 폭(340))보다 더 클 수 있다. 이와 같이, 각각의 공동(336)(예를 들어, 폭(350))의 외부 폭은 비아(335)의 폭(예를 들어, 비아 홀(345)의 폭) 및 처리 단계(300-c) 동안 각 타깃 층으로부터 제거된 타깃 재료의 양에 의해 결정될 수 있다. 추가적으로, 각각의 공동(336)은, 예를 들어, 제1 유전체 재료를 포함하고 스택(305-c)에서 층(310) 아래에 위치된 하나 이상의 층(315)과 같은 하나 이상의 매립된 층에 형성될 수 있기 때문에 매립된 공동(336)으로 지칭될 수 있다.
임의의 수의 매립된 공동(336)이 형성될 수 있고, 일부 경우에는 처리 단계(300-a 내지 300-c)를 사용하여 층 스택 내에 동시에 형성될 수 있다는 것을 이해해야 한다. 별개의 타깃 층의 수, 즉 타깃 재료(예를 들어, 초기에 층(315)에 포함된 제1 유전체 재료)를 포함하고 다른 층에 의해 분리된 별개의 층의 수는 비아(335)에 기초하여 등방성 에칭 단계를 사용하여 스택(305-c) 내에 동시에 생성된 매립된 공동(336)의 수를 결정할 수 있다. 비아(335)를 사용하여 생성되고 스택을 관통하는 비아 홀(345)은 등방성 에칭 단계 동안 에칭제에 액세스(예를 들어, 경로)를 제공하여, 등방성 에칭 단계는 각각의 타깃 층에 매립된 공동(336)을 생성하기 위해 비아 홀(345)을 통해 각각의 매립된 타깃 층의 일부를 제거할 수 있다. 따라서, 비아(335)는 일부 경우에 액세스 비아로 지칭될 수 있다.
도 4a 내지 도 4b는 본 발명에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 비아 패턴 및 구조를 도시한다. 도 4a는 비아(410) 및 연관된 제1 공동(415)을 도시한다. 비아(410)는 도 3을 참조하여 설명된 비아(335)의 일례일 수 있다. 제1 공동(415)은 도 3을 참조하여 설명된 공동(336)의 일례일 수 있다. 제1 공동(415)은, 비아(410)의 수직축(예를 들어, 기판에 대한 수직축)을 중심으로 동심이고, 스택(예를 들어, 스택(305))의 매립된 층에서 타깃 재료에 형성된 공동(예를 들어, 매립된 공동)을 나타낼 수 있다.
도 4a는 또한 예로서 선형 구성으로 배열된 다수의 비아(410)(예를 들어, 도 4a에 도시된 5개의 비아(410))를 사용하여 매립된 층에 형성될 수 있는 채널(420)을 도시한다. 각각의 비아(410)에 대응하는 제1 공동(415)이 매립된 층의 타깃 재료에 형성될 수 있다. 각각의 제1 공동(415)을 형성할 때 제거되는 타깃 재료의 양과 비아(410) 사이의 거리는 인접하거나 연속되는 제1 공동(415)이 합쳐져(예를 들어, 채널(420) 내에서 타원형 형상(425)으로 표현된 바와 같이 오버랩되어) 채널(420)을 형성할 수 있도록 구성될 수 있다. 따라서, 채널(420)은 채널(420)을 형성하기 위해 합쳐지는 제1 공동(415)에 대응하는 비아(410) 세트와 정렬될 수 있고, 예를 들어, 채널(420)은 각각의 비아(410)의 수직축(예를 들어, 기판에 대한 수직축)과 교차할 수 있다. 채널(420)은 각각의 제1 공동(415)의 폭과 동일한 폭 및 합쳐진 제1 공동(415)의 수(예를 들어, 선형 방식으로 배열된 비아(410)의 수, 이 수는 임의의 수일 수 있음)에 의해 결정된 길이를 가질 수 있다.
도 4a는 또한 채워진 채널(430)을 도시한다. 채워진 채널(430)은 적어도 2개의 후속 처리 단계, 예를 들어, 채널(420) 및 연관된 비아 홀에 충전재 재료를 증착하는 제1 처리 단계, 이어서 에칭 공정(예를 들어, 도 3을 참조하여 설명된 처리 단계(300-b)와 같은 이방성 에칭 단계)을 사용하여 연관 비아 홀로부터 충전재 재료를 제거하는 제2 처리 단계를 완료한 후의 채널(420)에 대응할 수 있다. 즉, 채워진 채널(430)은 채널(420)에 충전재 재료를 포함할 수 있다. 채널(420) 및 채워진 채널(430)은 연관된 비아(410) 세트의 선형 구성에 대응하는 선형 구성을 갖는 것으로 도시되어 있지만, 채널(420) 및 채워진 채널(430)은 연관된 비아(410) 세트의 공간 구성에 대응하는 임의의 형상(예를 들어, L형, X형, T형, S형)를 취할 수 있는 것으로 이해된다. 따라서, 비아(410) 세트는 임의의 의도된 형상의 윤곽을 규정하도록 위치될 수 있고, 여기서 인접한 비아들 사이의 간격은 동일한 타깃 층에서 연속되는 공동들(각각의 공동은 비아(410)에 대응함)이 합쳐져서 타깃 층에서 임의의 의도된 형상의 채널을 형성하도록 구성된다. 또한, 일부 실시형태에서, 다수의 채널(420) 및 채워진 채널(430)은 (예를 들어, 채워진 채널의 세트(430)가 전도성 재료를 포함하는 경우) 다양한 형상의 매립된 라인 또는 상호 연결부를 형성하도록 결합될 수 있다.
도 4a는 또한 비아(410) 및 연관된 제2 공동(435)을 도시한다. 제2 공동(435)은 도 3을 참조하여 설명된 공동(336)의 일례일 수 있다. 제2 공동(435)의 폭은 제1 공동(415)의 폭보다 더 작을 수 있다. 전술한 바와 같이, 비아(410)와 연관된 공동의 크기는 비아(410)의 폭 및 등방성 에칭 단계 동안 제거되는 타깃 재료의 양에 의존할 수 있다. 제2 공동(435)은, 비아(410)의 수직축(예를 들어, 기판에 대한 수직축)을 중심으로 동심이고 (예를 들어, 채워진 채널(430) 내의 충전재 재료에서) 스택의 매립된 층에서 타깃 재료에 형성된 공동(예를 들어, 매립된 공동)을 나타낼 수 있다.
도 4a는 또한 일례로서 선형 구성으로 배열된 다수의 비아(410)(예를 들어, 도 4a에 도시된 5개의 비아(410))를 사용하여 매립된 층에 형성될 수 있는 채널(440)을 도시한다. 각각의 비아(410)에 대응하는 제2 공동(435)은 채워진 채널(430)을 형성하도록 증착된 충전재 재료일 수 있는 매립된 층의 타깃 재료에 형성될 수 있다. 각각의 제2 공동(435)을 형성할 때 제거되는 타깃 재료의 양과 비아(410) 사이의 거리는 인접하거나 연속되는 제2 공동(435)들이 합쳐져서 채널(440)을 형성할 수 있도록 구성될 수 있다. 따라서, 채널(440)은 채널(440)을 형성하도록 합쳐지는 제2 공동(435)에 대응하는 비아(410) 세트와 정렬될 수 있고, 예를 들어, 채널(440)은 각각의 비아(410)의 수직축(예를 들어, 기판에 대한 수직축)과 교차할 수 있다. 채널(440)은 각각의 제2 공동(435)의 폭과 동일한 폭 및 합쳐진 제2 공동(435)의 수(예를 들어, 선형 방식으로 배열된 비아(410)의 수, 이 수는 임의의 수일 수 있음)에 의해 결정된 길이를 가질 수 있다.
도 4a는 또한 채워진 채널(430) 내에 형성된 채널(440)에 대응할 수 있는 중간 패턴(445)을 도시한다. 중간 패턴(445)은 채워진 채널(430)에 존재하는 충전재 재료의 일부가 제거되어 채워진 채널(430) 내에 제2 공동(435)을 형성하고 이에 따라 채널(440)을 형성하는 하나 이상의 처리 단계의 결과를 도시할 수 있다. 채널(440)은 채널(420) 및 채워진 채널(430)을 형성하는 데 사용되는 동일한 비아(410) 세트를 사용하여 형성될 수 있지만, (합쳐진 제2 공동(435)의 폭은 합쳐진 제1 공동(415)의 폭보다 더 작기 때문에) 더 좁은 폭을 가질 수 있고, 채워진 채널(430) 내의 충전재 재료는 채널(440)을 형성하는 동안 타깃 재료로 기능한다. 채널(440)의 폭이 채워진 채널(430)의 폭보다 더 작을 수 있으므로, 채워진 채널(430) 내의 충전재 재료의 일부는 채워진 채널(430)의 외부 경계를 따라 남아서 채널(440)을 둘러쌀 수 있다. 따라서, 채널(440)을 형성한 후에, 채워진 채널(430)로부터 충전재 재료의 루프가 타깃 층에 남아있을 수 있고; 루프는 폭보다 더 긴 길이를 갖는 세장형일 수 있으며, 레이스트랙 또는 밴드라고도 지칭될 수 있다.
도 4a는 또한 대응하는 비아(410) 세트를 사용하여 유전체 재료로 채워진 채널(440)에 대응할 수 있는 루프(450)를 도시한다. 따라서, 루프(450)는 채널(440)이 채워진 유전체 재료를 둘러싸는, 채널(420)이 채워진 충전재 재료(즉, 채워진 채널(430)을 형성하는 데 사용되는 충전재 재료)의 루프를 포함할 수 있다. 일부 경우에, 루프(450)로 둘러싸인 유전체 재료는 채널(420)이 형성된 타깃 층(예를 들어, 도 3을 참조하여 설명된 유전체 재료(315 또는 325))을 포함하는 타깃 재료와 동일한 재료일 수 있고, 충전재 재료는 전도성 재료일 수 있고, 따라서 루프(450)는 전도성 재료의 루프일 수 있다. 전도성 재료의 루프(450)는 전극(예를 들어, 액세스 라인)으로서 기능할 수 있는 다수의 이산 세그먼트로 절단될 수 있다. 메모리 재료의 루프(450)는 하나 이상의 메모리 셀로서 기능할 수 있는 다수의 이산 세그먼트로 절단될 수 있다(예를 들어, 메모리 재료 요소로 지칭될 수 있는 메모리 재료의 각각의 이산 세그먼트는 하나 이상의 메모리 셀(105)을 포함하도록 구성될 수 있다).
도 4a는 5개의 비아(410)를 사용하여 (채널(420)을 형성하도록 합쳐지는) 5개의 제1 공동(415), 채워진 채널(430), (채널(440)을 형성하도록 합쳐지는) 5개의 제2 공동(435), 및 따라서 루프(450)를 연속적으로 형성하는 것을 도시하지만, 유사한 기술이 임의의 수의 비아(410)를 사용하여 적용될 수 있는 것으로 이해된다. 유사하게, 도 4a는 스택의 단일 타깃 층에서 (채널(420)을 형성하도록 합쳐지는) 5개의 제1 공동(415), 채워진 채널(430), (채널(440)을 형성하도록 합쳐지는) 5개의 제2 공동(435) 및 따라서 루프(450)를 연속적으로 형성하는 것을 도시하지만, 스택은 동일한 타깃 재료를 각각 포함하는 다수의 별개의 타깃 층을 포함할 수 있고, 도 4a를 참조하여 설명된 기술은 따라서 스택의 각 타깃 층에 하나씩 다수의 루프(450)를 초래할 수 있는 것으로 이해된다.
도 4b는 제1 방향(예를 들어, 페이지에 그려진 x-방향)으로 연장되는 제1 복수의 루프(455)(예를 들어, 루프(455-a 내지 455-d)) 및 제2 방향(예를 들어, 페이지에 그려진 y-방향)으로 연장되는 제2 복수의 루프(460)(루프(460-a 내지 460-d))의 탑다운 뷰를 도시하는 다이어그램(401)을 도시한다. 제1 복수의 루프(455)는 스택(예를 들어, 스택(305))의 하나 이상의 제1 층(예를 들어, 층(315))에 형성될 수 있고, 제2 복수의 루프(460)는 스택(예를 들어, 스택(305))의 하나 이상의 제2 층(예를 들어, 층(325))에 형성될 수 있다.
도 4b의 제1 복수의 루프(455) 및 제2 복수의 루프(460)의 각각의 루프는 도 4a의 루프(450)의 일례일 수 있다. 따라서, 각각의 수평 루프(예를 들어, x-방향으로 연장되는 루프(455-a 내지 455-d))는 수평 방향(x-방향)으로 일렬로 배열된 비아(도시되지 않음) 세트를 사용하여 형성될 수 있다. 또한, 각각의 수직 루프(예를 들어, y-방향으로 연장되는 루프(460-a 내지 460-d))는 수직 방향(y-방향)으로 일렬로 배열된 비아(도시되지 않음) 세트를 사용하여 형성될 수 있다. 다이어그램(401)은 실질적으로 수직인 배열, 즉, 제1 복수의 루프(455)가 제2 복수의 루프(460)에 실질적으로 수직인 상태의 배열을 갖는 제1 복수의 루프(455) 및 제2 복수의 루프(460)를 도시한다. 제1 복수의 루프 및 제2 복수의 루프는 임의의 각도 배열일 수 있는 것으로 이해된다.
일부 경우에, 제1 복수의 루프(455) 및 제2 복수의 루프(460)의 각각의 루프는 전도성 재료(예를 들어, 도 1 및 도 2를 참조하여 설명된 전극 재료)일 수 있다. 각각의 루프(455, 460)의 단부(예를 들어, 더 짧은 측면)는 후속 처리 단계에서 루프(455, 460)의 측면(예를 들어, 더 긴 측면)으로부터 제거되거나 절단될 수 있고, 각각의 루프(455, 460)(예를 들어, 더 긴 측면)의 나머지 부분은 메모리 디바이스에 대한 액세스 라인으로서 (예를 들어, 도 1 및 도 2를 참조하여 설명된 워드 라인(110) 및 비트 라인(115)으로서) 기능할 수 있다. 일부 실시형태에서, 제1 복수의 루프(455)는 하나 이상의 제1 층(예를 들어, 도 3을 참조하여 설명된 층(315))에 존재할 수 있고, 제2 복수의 루프(460)는 하나 이상의 제2 층(예를 들어, 도 3을 참조하여 설명된 층(325))에 존재할 수 있다. 이와 같이, 제1 복수의 루프(455) 및 제2 복수의 루프(460)는 도 1 및 도 2를 참조하여 설명된 바와 같은 3D 교차점 구성에서 액세스 라인의 매트릭스(예를 들어, 액세스 라인의 그리드 구조)를 형성할 수 있다. 액세스 라인의 각각의 토폴로지 교차점(예를 들어, 루프(455-d)와 루프(460-a) 사이에 형성된 교차점(465))은 메모리 셀(예를 들어, 도 1을 참조하여 설명된 메모리 셀(105))에 대응할 수 있고, 메모리 셀은 교차하는 액세스 라인들 사이에 개재될 수 있다. 따라서, 예시적인 다이어그램(401)은 메모리 셀의 단일 데크에서 64개의 메모리 셀을 지원할 수 있다. 임의의 수의 액세스 라인을 각각 포함하는 메모리 셀의 임의의 수의 데크가 서로 상하로 배치되고 단일 비아 패턴을 사용하여 동시에 형성될 수 있는 것으로 이해된다.
도 5 내지 도 8은 본 발명의 제조 기술에 따라 액세스 라인의 예시적인 3차원 구조(예를 들어, 액세스 라인의 그리드 구조)의 구성을 도시한다. 위에서 설명된 바와 같이, 본 명세서에 설명된 제조 기술은 비아의 패턴을 사용할 수 있고, 도 5 내지 도 8은 3D 메모리 어레이의 2개 이상의 데크가 동시에 형성될 수 있도록 액세스 라인의 3차원 구조(예를 들어, 액세스 라인의 그리드 구조)를 동시에 구성하는 것을 용이하게 하기 위해 비아의 패턴을 사용하는 방법을 도시한다.
도 5는 본 발명에 따라 메모리 셀의 2개 이상의 데크를 포함할 수 있는 3D 교차점 메모리 어레이 구조를 형성하는 예시적인 방법을 도시한다. 본 명세서에 설명된 제조 기술의 도시된 예로서 도 5는 2개의 세트의 액세스 라인을 동시에 형성하는 것을 도시할 수 있고, 즉, 상부 데크는 워드 라인(531-a 및 531-b)의 하나의 세트를 포함할 수 있고, 하부 데크는 워드 라인(531-c 및 531-d)의 다른 세트를 포함할 수 있다. 워드 라인(531)은 도 1을 참조하여 설명된 메모리 어레이(102)의 2개의 데크를 위한 2세트의 워드 라인(110)(예를 들어, 워드 라인(WL_T1 내지 WL_TM)의 세트 및 워드 라인(WL_B1 내지 WL_BM)의 다른 세트), 또는 도 2를 참조하여 설명된 메모리 셀(205-a)의 제1 데크에 대한 한 쌍의 워드 라인(110-a) 및 메모리 셀(205-b)의 제2 데크에 대한 한 쌍의 워드 라인(110-b)의 예일 수 있다.
도 5에서 층의 스택은 도 3을 참조하여 설명된 스택(305)에 대응할 수 있다. 예를 들어, 하드마스크(HM) 층은 층(310)(예를 들어, 스택(305)의 상부층)에 대응할 수 있고, 유전체 1(D1) 층은 층(315-a) 및 층(315-b)에 대응할 수 있으며, 유전체 2(D2) 층은 층(325)에 대응할 수 있고, 자리표시자 유전체 또는 메모리 재료(DM) 층은 층(320-a) 및 층(320-b)에 각각 대응할 수 있다. DM 층은 메모리 재료(예를 들어, 초기 스택(305-a)의 일부로 형성된 메모리 재료)를 포함하거나 또는 메모리 재료가 나중에 증착될 수 있는 자리표시자 재료를 포함할 수 있다. 자리표시자 재료는 일부 경우에 제3 유전체 재료일 수 있다. 일부 경우에, DM 층은 메모리 층 또는 자리표시자 층으로 지칭될 수 있다. 일부 경우에, D1 층은 제1 유전체 층으로 지칭될 수 있고, D2 층은 제2 유전체 층으로 지칭될 수 있다.
도 5는 또한 다이어그램(501, 502 및 503)을 포함한다. 도시된 예로서 다이어그램(501)은, 3개의 비아의 행(예를 들어, 도 3 또는 도 4를 참조하여 설명된 비아(335) 또는 비아(410)) 및 비아의 행을 사용하여 형성된 6개의 액세스 라인(예를 들어, 워드 라인)을 포함하는 스택의 상면도를 도시할 수 있으며, 각각의 행의 비아는 하나의 루프(예를 들어, 도 4를 참조하여 설명된 루프(455-a))(루프 단부는 다이어그램(501)에 도시되지 않음)를 형성하는 데 사용되며, 비아의 행이 중간에 개재된 2개의 액세스 라인(예를 들어, 도 1 및 도 2를 참조하여 설명된 워드 라인(110) 또는 비트 라인(115))이 있다. 다이어그램(502)은 다양한 처리 단계(예를 들어, 처리 단계(505 내지 530))에서 다이어그램(501)에서 참조 라인(A-A)으로 표시된 바와 같이 다이어그램(501)의 비아의 중심에 대응하는 스택의 측단면도를 도시한다. 다이어그램(503)은 다양한 처리 단계(예를 들어, 처리 단계(505 내지 530))에서 참조 라인(B-B)으로 표시된 바와 같이 다이어그램(501)의 비아들 사이의 공간에 대응하는 스택의 측단면도를 도시한다.
처리 단계(505)에서, 포토리소그래피 단계(예를 들어, 도 3을 참조하여 설명된 포토리소그래피 단계)는 다이어그램(501)에 도시된 비아의 패턴을 스택(예를 들어, 스택(305))으로 전사할 수 있다. 일부 경우에, 제1 폭(예를 들어, 폭(506))을 각각 갖는 복수의 홀(예를 들어, 다이어그램(501)에 도시된 비아의 패턴과 연관된 홀)이 스택의 상부층(예를 들어, HM 층)에 형성될 수 있다. 제1 폭(예를 들어, 폭(506))은 도 3 및 도 4를 참조하여 도시된 비아(335 또는 410)의 폭에 대응할 수 있다. 후속적으로, 이방성 에칭 단계는 스택을 관통하는 비아 홀을 생성하는 스택으로부터 일부 재료를 제거할 수 있다. 처리 단계(505)에서 다이어그램(502)은, 스택을 관통하고 스택의 매립된 층을 후속 처리 단계에 노출시키는 비아들 중 하나의 비아 및 대응하는 비아 홀을 도시한다. 처리 단계(505)에서 다이어그램(503)은, 비아들 사이에서, 초기 스택(예를 들어, 스택(305))이 처리 단계(505) 동안 변함 없이 유지될 수 있는 것을 도시할 수 있다. 처리 단계(505)는 도 3을 참조하여 설명된 처리 단계(300-b)의 일례일 수 있다.
처리 단계(510)에서, 등방성 에칭 단계는 등방성 에칭의 에칭제에 노출된 스택(예를 들어, 층(315-a) 및 층(315-b))의 각각의 D1 층에서 유전체 재료의 일부를 선택적으로 제거할 수 있다. 각각의 D1 층의 유전체 재료는 제1 유전체 재료로 지칭될 수 있다. 처리 단계(510)에서 등방성 에칭의 에칭제는 스택의 다른 재료(예를 들어, 스택의 다른 층에 있는 재료)에 대해 선택성을 나타낼 수 있다. 즉, 처리 단계(510)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 DM 층, D2 층 또는 HM 층과 같은 다른 층의 재료)를 보존하면서(또는 실질적으로 보존하면서) 각각의 D1 층에서 제1 유전체 재료의 일부 부분을 제거할 수 있다. 각각의 D1 층(예를 들어, 층(315-a) 및 층(315-b))으로부터 제1 유전체 재료의 일부를 선택적으로 제거하면 각각의 D1 층에 공동(예를 들어, 도 3 및 도 4를 참조하여 설명된 공동(336) 또는 제1 공동(415))이 생성될 수 있다. 스택을 관통하는 비아 홀이 2개의 D1 층(예를 들어, 층(315-a) 및 층(315-b))의 측벽을 노출시킬 수 있기 때문에, 등방성 에칭은 각각의 D1 층(예를 들어, 층(315-a) 및 층(315-b))에서 공동을 동시에 생성할 수 있다.
다이어그램(502)은 처리 단계(510)가 2개의 D1 층에 공동을 동시에 생성하는(예를 들어, 공동은 층(315-a) 및 층(315-b)에 동시에 형성되는) 반면 다른 층의 비아 홀의 폭은 그대로 유지되는 것을 도시한다. 폭(511)은 2개의 D1 층에 형성된 공동의 최종 폭을 나타낼 수 있다. 추가적으로, 처리 단계(510)의 다이어그램(503)은 인접한 비아를 사용하여 동일한 층에 형성된 공동이 합쳐져서 모든 방향으로 각각의 공동의 크기를 확장하는 등방성 에칭 단계의 등방성 특성으로 인해, 2개의 D1 층(예를 들어, 층(315-a) 및 층(315-b))에서 제1 유전체 재료 내에 채널(예를 들어, 도 4를 참조하여 설명된 채널(420))을 형성할 수 있는 것을 도시한다. 처리 단계(510)에서 다이어그램(503)에 도시된 기준선(B-B)에서 채널의 폭(예를 들어, 폭(512))은 도 4를 참조하여 설명된 오버랩 영역(425)과 관련될 수 있다. 폭(512)은 일부 경우에 폭(511)과 거의 동일할 수 있다. 다른 경우에, 폭(512)은 폭(511)보다 더 작을 수 있다.
처리 단계(515)에서, 채널 및 연관된 비아 홀은 전도성 재료일 수 있는 전극 재료로 채워질 수 있다. 일부 경우에, 과잉 전극 재료가 스택의 상부에 (예를 들어, HM 층(예를 들어, 층(310))의 상부에) 형성될 수 있고, 에칭-백 공정 또는 화학-기계적 연마 공정에 의해 제거될 수 있다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 전도성 재료)로 채워진 비아 홀은 재료로 채워진 후 홀로 지칭될 수 있다. 처리 단계(515)에서의 다이어그램(503)은 전극 재료가 비아들 사이의 채널 부분으로 흘러서 처리 단계(510)에서 생성된 각각의 채널을 동시에 채울 수 있다는 것을 도시한다.
처리 단계(520)에서, 이방성 에칭 단계는 비아를 사용하여 전극 재료의 일부를 제거하여 비아에 대응하는 새로운 비아 홀을 생성할 수 있다. 이방성 에칭 단계는 처리 단계(505)(예를 들어, 다이어그램(501)에 도시된 비아 패턴)와 동일한 하드마스크 층의 비아 패턴을 사용할 수 있고, 후속 처리를 위해 처리 단계(515)에서 증착된 전극 재료의 측벽을 각각의 D1 층에서 노출시키는 비아 홀을 생성할 수 있다. 처리 단계(520)에서, 단일 행의 비아를 도시하는 다이어그램(501)의 일부의 탑다운 뷰는 도 4를 참조하여 설명된 채워진 채널(430)의 탑다운 뷰에 대응할 수 있다.
처리 단계(525)에서, 등방성 에칭 단계는 각 D1 층으로부터 전극 재료의 일부 부분을 선택적으로 제거할 수 있는데, 예를 들어, 처리 단계(515)에서 증착되어 처리 단계(510)에서 각 D1 층(예를 들어, 층(315-a) 및 층(315-b))에서 생성된 채널을 채우는 전극 재료의 일부 부분을 선택적으로 제거할 수 있다. 처리 단계(525)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 다른 층의 재료)에 대해 선택성을 나타낼 수 있다. 즉, 처리 단계(525)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 DM 층, D2 층 또는 HM 층과 같은 다른 층의 재료)를 보존(또는 실질적으로 보존)하면서 전극 재료를 제거할 수 있다. D1 층(예를 들어, 층(315-a) 및 층(315-b))의 공동으로부터 전극 재료를 선택적으로 제거하면 처리 단계(525)에서 다이어그램(502) 및 다이어그램(503)에 도시된 바와 같이 채널에 전극 재료의 일부를 남길 수 있고, 전극 재료의 나머지 부분은 도 4를 참조하여 설명된 루프(450)를 형성할 수 있다. 다시 말해, 폭(526)은 폭(511)보다 더 작을 수 있다. 일부 경우에, 전극 재료의 나머지 부분의 폭(예를 들어, 전극 재료를 포함하는 액세스 라인의 폭)(예를 들어, 폭(527))은 포토마스킹 단계에 의해 규정될 수 있는 라인의 최소 폭(또는 라인 사이의 최소 공간)에 의해 결정되는 최소 피처 크기와 같은 주어진 기술 세대의 최소 피처 크기보다 더 작을 수 있다.
다이어그램(503)은 처리 단계(525)가 2개의 D1 층에 공동을 동시에 생성하는 (예를 들어, 처리 단계(515)에서 형성된 전극 재료의 일부 부분을 선택적으로 제거함으로써 공동이 층(315-a) 및 층(315-b) 모두에 동시에 형성되는) 반면 다른 층의 비아 홀의 폭은 그대로 유지되는 (다이어그램(503)에 도시되지 않음) 것을 도시한다. 폭(526)은 2개의 D1 층에 형성된 공동의 최종 크기를 나타낼 수 있다. 추가적으로, 처리 단계(525)에서 다이어그램(503)은 인접한 비아를 사용하여 동일한 층에 형성된 공동이 합쳐져서(예를 들어, 인접하여서) 모든 방향으로 각각의 공동의 크기를 확장하는 등방성 에칭 단계의 등방성 특성으로 인해 2개의 D1 층(예를 들어, 층(315-a) 및 층(315-b))의 전극 재료 내에 채널(예를 들어, 도 4를 참조하여 설명된 채널(440))을 형성할 수 있는 것을 도시한다. 처리 단계(525)에서 다이어그램(503)에 도시된 기준선(B-B)에서의 채널의 폭(예를 들어, 폭(528))은 도 4를 참조하여 설명된 채널(440)의 폭과 관련될 수 있다. 폭(528)은 일부 경우에 폭(526)과 대략 동일할 수 있다. 다른 경우에, 폭(528)은 폭(526)보다 더 작을 수 있다.
처리 단계(530)에서, 각 D1 층의 채널 및 연관된 비아 홀은 유전체 재료로 채워질 수 있다. 일부 경우에, 유전체 재료는 각 D1 층에서 제1 유전체 재료와 동일할 수 있다. 다른 경우에, 유전체 재료는 제1 유전체 재료와 상이할 수 있다. 본 명세서에서 사용되는 바와 같이, 재료(예를 들어, 유전체 재료)로 채워진 비아 홀은 재료로 채워진 후 홀로 지칭될 수 있다. 처리 단계(530)에서의 다이어그램(502 및 503)은 전극 재료의 2개의 루프(450), 즉 상부 D1 층(예를 들어, 층(315-a))의 제1 루프 및 하부 D1 층(예를 들어, 층(315-b))의 제2 루프가 동일한 행의 비아를 사용하여 동시에 형성된 것을 도시할 수 있다. 다른 예에서, 스택은 임의의 수의 D1 층을 포함할 수 있고 전극 재료의 루프(450)는 도 5를 참조하여 설명된 처리 단계를 사용하여 각 D1 층에 동시에 형성될 수 있는 것으로 이해된다. 처리 단계(530) 후에, 단일 행의 비아를 도시하는 다이어그램(501)의 일부의 탑다운 뷰는 도 4를 참조하여 설명된 루프(455-a)의 일부의 탑다운 뷰에 대응할 수 있다.
일부 경우에, 처리 단계(530)의 완료 시, 제1 전극 층(예를 들어, 도 3 또는 도 5를 참조하여 설명된 층(315) 또는 D1 층)은 제1 전극(예를 들어, 전극(531-a)), 제2 전극(예를 들어, 전극(531-b)), 및 이 제1 전극과 제2 전극을 제1 거리(예를 들어, 폭(526))만큼 분리시키는 유전체 채널(예를 들어, 폭(526)과 연관된 채널을 유전체 재료로 채움으로써 형성될 수 있는 유전체 채널)을 포함할 수 있다. 제1 거리(예를 들어, 폭(526))는 제1 폭(예를 들어, 폭(506))보다 더 클 수 있다. 또한, 유전체 채널은 스택의 상부층(예를 들어, HM 층)에 형성된 복수의 홀과 정렬될 수 있으며, 홀 중 하나는 제1 폭(예를 들어, 폭(506))을 갖는 HM 층에 도시되어 있다. 일부 경우에, 제1 전극층은 제2 전극 옆에 바로 이웃하는 전극(도시되지 않음)을 포함할 수 있으며, 여기서 제2 전극은 바로 이웃하는 전극으로부터 제1 전극을 분리시키고, 제2 전극은 제1 전극보다 바로 이웃하는 전극에 더 가까이 있다. 예를 들어, 다이어그램(501)에 도시된 바와 같이, 단일 루프로 형성된 2개의 전극(예를 들어, 이들 사이에 단일 행의 비아가 개재됨)은 인접한 루프들 사이의 거리와는 다른 (예를 들어, 더 큰) 거리 및 그리하여 다른 루프로 형성된 2개의 전극 사이의 거리만큼 분리될 수 있다.
도 6은 본 발명에 따라 메모리 셀의 2개 이상의 데크를 포함할 수 있는 3D 교차점 메모리 어레이 구조를 형성하는 예시적인 방법을 도시한다. 본 명세서에 설명된 제조 기술의 도시된 예로서 도 6은 메모리 셀의 2개의 데크 사이에 위치된 하나의 세트의 액세스 라인을 형성하는 것을 도시할 수 있고, 즉, 상부 데크와 하부 데크는 하나의 세트의 비트 라인(631-a 및 631-b)을 공유할 수 있다. 비트 라인(631)은 도 1을 참조하여 설명된 메모리 어레이(102)의 2개의 데크에 대해 공통인 비트 라인(115) 또는 도 2를 참조하여 설명된 메모리 셀(205-a)의 제1 데크 및 메모리 셀(205-b)의 제2 데크에 대해 공통인 한 쌍의 비트 라인(115-a)의 예일 수 있다. 도 6의 층의 스택은 도 5를 참조하여 설명된 스택(예를 들어, 도 3을 참조하여 설명된 스택(305))에 대응할 수 있다.
도 6은 또한 다이어그램(601, 602 및 603)을 포함한다. 도시된 예로서 다이어그램(601)은 비아의 행을 사용하여 형성된 6개의 액세스 라인(예를 들어, 비트 라인)과 3개의 비아(예를 들어, 도 3 또는 도 4를 참조하여 설명된 비아(335) 또는 비아(410)) 행을 포함하는 스택의 상면도를 도시할 수 있으며, 각각의 비아 행은 하나의 루프(예를 들어, 도 4를 참조하여 설명된 루프(460-a))(루프 단부는 다이어그램(601)에 도시되지 않음)를 형성하는 데 사용되고, 2개의 액세스 라인(예를 들어, 도 1 및 도 2를 참조하여 설명된 워드 라인(110) 또는 비트 라인(115)) 사이에는 비아 행이 개재된다. 다이어그램(602)은 다양한 처리 단계(예를 들어, 처리 단계(605 내지 630))에서 다이어그램(601)에서 참조 라인(A-A)으로 표시된 다이어그램(601)의 비아의 중심에 대응하는 스택의 측단면도를 도시한다. 다이어그램(603)은 다양한 처리 단계(예를 들어, 처리 단계(605 내지 630))에서 참조 라인(B-B)으로 표시된 다이어그램(601)의 비아 사이의 공간에 대응하는 스택의 측단면도를 도시한다.
처리 단계(605)에서, 포토리소그래피 단계(예를 들어, 도 3을 참조하여 설명된 포토리소그래피 단계)는 다이어그램(601)에 도시된 비아의 패턴을 스택(예를 들어, 스택(305))으로 전사할 수 있다. 일부 경우에, 제2 폭(예를 들어, 폭(606))을 각각 갖는 복수의 제2 홀(예를 들어, 다이어그램(601)에 도시된 비아의 패턴과 연관된 홀)은 스택의 상부층(예를 들어, HM 층)에 형성될 수 있다. 제2 폭(예를 들어, 폭(606))은 도 3 및 도 4를 참조하여 도시된 비아(335 또는 410)의 폭에 대응할 수 있다. 일부 경우에, 다이어그램(501) 및 다이어그램(601)의 비아의 서브세트는 나중에 도 8에 도시된 바와 같이 공통일 수 있다. 이어서, 이방성 에칭 단계는 스택으로부터 일부 재료를 제거하여 스택을 관통하는 비아 홀을 생성할 수 있다. 처리 단계(605)에서의 다이어그램(602)은 스택을 관통하고 스택의 매립된 층을 후속 처리 단계에 노출시키는 비아들 중 하나의 비아 및 대응하는 비아 홀을 도시한다. 처리 단계(605)에서의 다이어그램(603)은, 비아들 사이에는, 초기 스택(예를 들어, 스택(305))이 처리 단계(605) 동안 변함 없이 남아있을 수 있는 것을 도시할 수 있다. 처리 단계(605)는 도 3을 참조하여 설명된 처리 단계(300-b)의 일례일 수 있다.
처리 단계(610)에서, 등방성 에칭은 등방성 에칭의 에칭제에 노출된 스택(예를 들어, 층(325))의 D2 층에서 유전체 재료의 일부 부분을 선택적으로 제거할 수 있다. D2 층의 유전체 재료는 제2 유전체 재료로 지칭될 수 있다. 처리 단계(610)에서 등방성 에칭의 에칭제는 스택의 다른 재료(예를 들어, 스택의 다른 층에 있는 재료)에 대해 선택성을 나타낼 수 있다. 즉, 처리 단계(610)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 DM 층, D1 층 또는 HM 층과 같은 다른 층의 재료)를 보존(또는 실질적으로 보존)하면서 D2 층에서 제2 유전체 재료의 일부 부분을 제거할 수 있다. D2 층(예를 들어, 층(325))으로부터 제2 유전체 재료의 일부를 선택적으로 제거하면 D2 층에 공동(예를 들어, 도 3 및 도 4를 참조하여 설명된 공동(336) 또는 제1 공동(415))을 생성할 수 있다.
다이어그램(602)은 처리 단계(610)가 D2 층에 공동을 생성하는 (예를 들어, 공동이 층(325)에 형성되는) 반면 다른 층의 비아 홀의 폭은 그대로 유지되는 것을 도시한다. 폭(611)은 D2 층에 형성된 공동의 최종 폭을 나타낼 수 있다. 추가적으로, 처리 단계(610)에서의 다이어그램(603)은 인접한 비아를 사용하여 동일한 층에 형성된 공동이 합쳐져서 모든 방향으로 각각의 공동의 크기를 확장하는 등방성 에칭 단계의 등방성 특성으로 인해, D2 층(예를 들어, 층(325))에서 제2 유전체 재료 내에 채널(예를 들어, 도 4를 참조하여 설명된 채널(420))을 형성할 수 있는 것을 도시한다. 처리 단계(610)에서 다이어그램(603)에 도시된 기준선(B-B)에서 채널의 폭(예를 들어, 폭(612))은 도 4를 참조하여 설명된 오버랩 영역(425)과 관련될 수 있다. 폭(612)은 일부 경우에 폭(611)과 대략 동일할 수 있다. 다른 경우에, 폭(612)은 폭(611)보다 더 작을 수 있다.
처리 단계(615)에서, 채널 및 연관된 비아 홀은 전도성 재료일 수 있는 전극 재료로 채워질 수 있다. 일부 경우에, 처리 단계(615)에서 사용된 전극 재료는 처리 단계(515)에서 사용된 것과 동일한 전극 재료일 수 있다. 일부 경우에, 과잉 전극 재료가 스택의 상부에 (예를 들어, HM 층(예를 들어, 층(310))의 상부에) 형성될 수 있고, 에칭-백 공정 또는 화학-기계적 연마 공정에 의해 제거될 수 있다. 본 명세서에서 사용되는 바와 같이 재료(예를 들어, 전도성 재료)로 채워진 비아 홀은 재료로 채워진 후 홀이라고 지칭될 수 있다. 처리 단계(615)에서의 다이어그램(603)은 전극 재료가 비아들 사이의 채널 부분으로 흘러서 처리 단계(610)에서 생성된 각 채널을 동시에 채울 수 있는 것을 도시한다.
처리 단계(620)에서, 이방성 에칭은 비아를 사용하여 전극 재료의 일부를 제거하여 비아에 대응하는 새로운 비아 홀을 생성할 수 있다. 이방성 에칭 단계는 처리 단계(605)와 동일한 하드마스크 층의 비아 패턴(예를 들어, 다이어그램(601)에 도시된 비아 패턴)을 사용하고 후속 처리를 위해 처리 단계(615)에서 증착된 전극 재료의 측벽을 D2 층에서 노출시키는 비아 홀을 생성할 수 있다. 처리 단계(620)에서, 단일 비아 행을 도시하는 다이어그램(601)의 일부의 탑다운 뷰는 도 4를 참조하여 설명된 채워진 채널(430)의 탑다운 뷰에 대응할 수 있다.
처리 단계(625)에서, 등방성 에칭은 D2 층으로부터 전극 재료의 일부 부분을 선택적으로 제거할 수 있는데, 예를 들어, 처리 단계(615)에서 증착되어 처리 단계(610)에서 D2 층(예를 들어, 층(325))에서 생성된 채널을 채우는 전극 재료의 일부 부분을 선택적으로 제거할 수 있다. 처리 단계(625)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 다른 층의 재료)에 대해 선택성을 나타낼 수 있다. 즉, 처리 단계(625)에서 등방성 에칭의 에칭제는 다른 재료(예를 들어, 스택의 DM 층, D1 층, HM 층과 같은 다른 층의 재료)를 보존(또는 실질적으로 보존)하면서 전극 재료를 제거할 수 있다. D2 층(예를 들어, 층(325))에서 공동으로부터 전극 재료를 선택적으로 제거하면 처리 단계(625)에서 다이어그램(602) 및 다이어그램(603)에 도시된 바와 같이 채널에 전극 재료의 일부를 남길 수 있고, 전극 재료의 나머지 부분은 도 4를 참조하여 설명된 루프(460)를 형성할 수 있다. 다시 말해, 폭(626)은 폭(611)보다 더 작을 수 있다. 일부 경우에, 전극 재료의 나머지 부분의 폭(예를 들어, 전극 재료를 포함하는 액세스 라인의 폭)(예를 들어, 폭(627))은 포토마스킹 단계에 의해 규정될 수 있는 라인의 최소 폭(또는 라인 사이의 최소 공간)에 의해 결정되는 최소 피처 크기와 같은 주어진 기술 세대의 최소 피처 크기보다 더 작을 수 있다.
다이어그램(603)은 처리 단계(625)가 D2 층에 공동을 생성하는 (예를 들어, 처리 단계(615)에서 형성된 전극 재료의 일부 부분을 선택적으로 제거함으로써 층(325)에 공동이 형성되는) 반면 다른 층의 비아 홀의 폭은 그대로(다이어그램(603)에 도시되지 않음) 유지되는 것을 도시한다. 폭(626)은 D2 층에 형성된 공동의 최종 크기를 나타낼 수 있다. 추가적으로, 처리 단계(625)에서의 다이어그램(603)은 인접한 비아를 사용하여 동일한 층에 형성된 공동이 합쳐져서(예를 들어, 인접하여서), 모든 방향으로 각 공동의 크기를 확장하는 등방성 에칭 단계의 등방성 특성으로 인해 D2 층(예를 들어, 층(325))에서 전극 재료 내에 채널(예를 들어, 도 4를 참조하여 설명된 채널(440))을 형성할 수 있는 것을 도시한다. 처리 단계(625)에서 다이어그램(603)에 도시된 기준선(B-B)에서의 채널의 폭(예를 들어, 폭(628))은 도 4를 참조하여 설명된 채널(440)의 폭과 관련될 수 있다. 폭(628)은 일부 경우에 폭(626)과 대략 동일할 수 있다. 다른 경우에, 폭(628)은 폭(626)보다 더 작을 수 있다.
처리 단계(630)에서, D2 층의 채널 및 연관된 비아 홀은 유전체 재료로 채워질 수 있다. 일부 경우에, 유전체 재료는 D2 층에서 제2 유전체 재료와 동일할 수 있다. 다른 경우에, 유전체 재료는 제1 유전체 재료와 상이할 수 있다. 본 명세서에서 사용되는 바와 같이 재료(예를 들어, 유전체 재료)로 채워진 비아 홀은 재료로 채워진 후 홀로 지칭될 수 있다. 처리 단계(630)에서의 다이어그램(602 및 603)은 전극 재료의 하나의 루프(460)가 비아(예를 들어, 다이어그램(601)에 도시된 비아)의 행을 사용하여 형성된 것을 도시할 수 있다. 다른 예에서, 스택은 임의의 수의 D2 층을 포함할 수 있고, 전극 재료의 루프(460)는 도 6을 참조하여 설명된 처리 단계를 사용하여 각 D2 층에서 동시에 형성되는 것으로 이해된다. 처리 단계(630) 후에, 단일 비아 행을 도시하는 다이어그램(601)의 일부의 탑다운 뷰는 도 4를 참조하여 설명된 루프(460-a)의 탑다운 뷰에 대응할 수 있다.
일부 경우에, 처리 단계(630)의 완료 시, 제2 전극 층(예를 들어, 도 3 또는 도 6을 참조하여 설명된 층(325) 또는 D2 층)은 제3 전극(예를 들어, 전극(631-a)), 제4 전극(예를 들어, 전극(631-b)), 및 이 제3 전극과 제4 전극을 제2 거리(예를 들어, 폭(626))만큼 분리시키는 제2 유전체 채널(예를 들어, 폭(626)과 연관된 채널을 유전체 재료로 채워서 형성될 수 있는 유전체 채널)을 포함할 수 있다. 제2 거리(예를 들어, 폭(626))는 제2 폭(예를 들어, 폭(606))보다 더 클 수 있다. 또한, 제2 유전체 채널은 스택의 상부층(예를 들어, HM 층)에 형성된 복수의 제2 홀과 정렬될 수 있으며, 홀 중 하나는 제2 폭(예를 들어, 폭(606))을 갖는 HM 층에 도시된다. 일부 경우에, 제2 전극층은 제4 전극 옆에 바로 이웃하는 전극(도시되지 않음)을 포함할 수 있으며, 여기서 제4 전극은 바로 이웃하는 전극으로부터 제3 전극을 분리하고, 제4 전극은 제3 전극보다 바로 이웃하는 전극에 더 가까이 있다. 예를 들어, 다이어그램(601)에 도시된 바와 같이 단일 루프로 형성된 2개의 전극(예를 들어, 이들 사이에 단일 비아 행이 개재됨)은 인접한 루프들 사이의 거리와 다른 (예를 들어, 더 큰) 거리 및 그리하여 다른 루프로 형성된 2개의 전극 사이의 거리만큼 분리될 수 있다.
일부 경우에, 3D 교차점 메모리 어레이(예를 들어, 도 5 및 도 6을 참조하여 설명된 제조 기술을 사용하여 구축될 수 있는 3D 교차점 메모리 어레이)를 포함하는 장치는 스택의 상부층으로서, 상기 상부층은 제1 폭을 각각 갖는 복수의 홀을 포함하는, 상기 상부층, 상기 스택 내의 제1 전극 층으로서, 상기 제1 전극 층은 제1 전극 및 제2 전극을 포함하는, 상기 제1 전극 층, 및 상기 복수의 홀과 정렬되고 상기 제1 폭보다 더 큰 제1 거리만큼 상기 제1 전극을 상기 제2 전극으로부터 분리시키는 유전체 채널을 포함할 수 있다. 전술한 장치의 일부 예에서, 제1 전극은 최소 피처 크기보다 더 작은 적어도 하나의 치수를 갖는다. 전술한 장치의 일부 예에서, 상부층은 하드마스크 재료를 포함한다. 전술한 장치의 일부 예에서, 등각 라이너(예를 들어, 도 7을 참조하여 설명된 등각 라이너)는 제1 전극의 복수의 표면과 접촉한다.
일부 경우에, 전술한 장치는 스택 내에 메모리 층을 더 포함할 수 있으며, 메모리 층은 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트를 포함한다.
일부 경우에, 전술한 장치는 스택 내의 제2 전극 층으로서, 상기 제2 전극은 제3 전극 및 제4 전극을 포함하는, 상기 제2 전극 층, 및 상기 스택 내의 메모리 층으로서, 상기 메모리 층은 제1 전극, 제2 전극 및 제3 전극과 결합되는 메모리 재료 요소를 포함하는, 상기 메모리 층을 더 포함할 수 있다. 전술한 장치의 일부 예에서, 메모리 재료 요소는 제4 전극과 결합된다.
일부 경우에, 전술한 장치는 스택 내에 메모리 층을 더 포함할 수 있고, 메모리 층은 복수의 메모리 재료 요소를 포함하고, 각각의 메모리 재료 요소는 만곡된 표면을 갖는다.
일부 경우에, 전술한 장치는 상부층에 복수의 제2 홀로서, 각각의 제2 홀은 제2 폭을 갖는, 상기 복수의 제2 홀, 상기 스택 내의 제2 전극 층으로서, 상기 제2 전극 층은 제3 전극 및 제4 전극을 포함하는, 상기 제2 전극 층, 및 상기 복수의 제2 홀과 정렬되고 상기 제2 폭보다 더 큰 제2 거리만큼 상기 제3 전극을 상기 제4 전극으로부터 분리시키는 제2 유전체 채널을 더 포함할 수 있다. 전술한 장치의 일부 예에서, 제1 전극과 제2 전극은 제1 방향으로 배치되고, 제3 전극과 제4 전극은 제2 방향으로 배치된다. 일부 경우에, 전술한 장치는 제1 전극 층에서 바로 이웃하는 전극을 더 포함할 수 있으며, 여기서 제2 전극은 바로 이웃한 전극으로부터 제1 전극을 분리하고, 제2 전극은 제1 전극보다 바로 이웃한 전극에 더 가까이 있다.
도 7은 본 발명에 따라 메모리 셀의 2개 이상의 데크를 포함할 수 있는 3D 교차점 메모리 어레이 구조를 형성하는 예시적인 방법을 도시한다. 본 명세서에 설명된 제조 기술의 도시된 예로서 도 7은 이중층 전극(예를 들어, 이중층 액세스 라인)을 형성하는 방법을 도시할 수 있다. 도 7에 도시된 방법의 일부 양태는 도 5의 대응하는 양태와 유사할 수 있다. 예를 들어, 일부 경우에, 처리 단계(705), 처리 단계(710), 처리 단계(715), 및 처리 단계(730)는 각각 도 5를 참조하여 설명된 처리 단계(505), 처리 단계(510), 처리 단계(515) 및 처리 단계(530)와 동일할 수 있다.
처리 단계(712)에 도시된 바와 같이, 제1 전극 재료(EM1)는 단계(710)의 결과로 노출된 표면(예를 들어, 처리 단계(710)에서 생성된 비아 홀 및 채널의 표면) 상에 형성될 수 있다. 일부 경우에, EM1은 단계(710)의 결과로 노출된 표면 상에 등각 라이너로서 형성될 수 있다. 일부 경우에, EM1은 탄소 기반 재료일 수 있다. 처리 단계(715)에서, 제2 전극 재료(EM2)는 처리 단계(515)를 참조하여 설명된 바와 같이 채널 및 비아 홀의 나머지 볼륨을 채울 수 있다. 일부 경우에, EM2는 도 5 및 도 6을 참조하여 설명된 것과 동일한 전극 재료일 수 있다. 본 명세서에서 사용된 바와 같이 재료(예를 들어, 제1 전극 재료 및 제2 전극 재료를 포함하는 이중층 재료)로 채워진 비아 홀은 재료로 채워진 후 홀로 지칭될 수 있다. 따라서, 등각 라이너(예를 들어, 탄소 기반 전극 재료)가 제1 유전체 재료(예를 들어, 층(315)(예를 들어, D1 층)의 제1 유전체 재료)와 제2 전극 재료(예를 들어, EM2) 사이에 개재될 수 있다. 일부 경우에, 등각 라이너(예를 들어, 탄소 기반 전극 재료)는 제1 전극(예를 들어, EM2를 포함하는 전극)의 복수의 표면과 접촉할 수 있다.
후속적으로, 처리 단계(720)에 포함된 이방성 에칭 단계는 EM1 재료 및 EM2 재료 모두를 제거할 수 있다. 처리 단계(720)에서 이방성 에칭은 처리 단계(520)(또는 처리 단계(620))에서 이방성 에칭 단계의 변형일 수 있는데, 이는 처리 단계(720)는 EM1 재료와 EM2 재료를 모두 제거할 수 있는 반면 처리 단계(520)는 EM2 재료만을 제거할 수 있기 때문이다. 또한, 처리 단계(725)에 포함된 등방성 에칭 단계는 EM1 재료 및 EM2 재료 모두를 제거할 수 있다. 처리 단계(725)에서 등방성 에칭은 처리 단계(525)(또는 처리 단계(625))에서 등방성 에칭 단계의 변형일 수 있는데, 이는 처리 단계(725)는 EM1 재료와 EM2 재료를 모두 제거할 수 있는 반면 처리 단계(525)는 EM2 재료만을 제거할 수 있기 때문이다.
다이어그램(702) 및 다이어그램(703)은 처리 단계(712)가 D1 층의 EM2 재료가 DM 층과 접촉할 수 있는 모든 위치에서 EM1 재료가 EM2 재료와 DM 층 사이에 개재될 수 있는 것을 도시한다. 일부 경우에, EM1 재료(예를 들어, 탄소 기반 재료)는 EM2 재료(예를 들어, 텅스텐 기반 재료)와 각각의 DM 층의 재료(예를 들어, 도 2를 참조하여 설명된 칼코게나이드 재료(220) 또는 후속적으로 메모리 재료로 적어도 부분적으로 대체될 수 있는 자리표시자 유전체 재료) 사이의 버퍼 층으로 기능할 수 있다. 일부 경우에, 각각의 메모리 재료 요소, 예를 들어, DM 층에서 메모리 재료(예를 들어, 칼코게나이드 재료(220))를 포함하는 메모리 재료 요소, 또는 DM 층에서 자리표시자 유전체 재료를 부분적으로 대체함으로써 후속적으로 형성되는 메모리 재료(예를 들어, 칼코게나이드 재료(220))를 포함하는 메모리 재료 요소는 적어도 하나의 제1 전극의 3개의 표면과 접촉할 수 있는 등각 라이너를 통해 적어도 하나의 제1 전극과 결합될 수 있다.
도 7의 처리 단계는 도 5를 참조하여 설명된 처리 단계를 수정한 것으로 도시되고 설명되었지만, 도 6의 처리 단계는 또한 각각의 D2 층에서 이중층 전극(예를 들어, 이중층 액세스 라인)을 포함하는 액세스 라인을 형성하도록 유사하게 수정(도시되지 않음)될 수 있는 것으로 이해된다. 이와 같이, DM 층에서 재료의 상부 표면과 하부 표면은 모두 EM2 재료 대신 EM1 재료와 인터페이스할 수 있고, 따라서 DM 층의 메모리 셀은 2개의 이중층 전극(예를 들어, 워드 라인(110) 및 비트 라인(115))과 인터페이스할 수 있다. 일부 경우에, 메모리 셀을 위한 하나의 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))만이 이중층 전극을 포함하여, 2개의 액세스 라인 사이의 비대칭 전극 구성이 메모리 셀의 비대칭 동작을 용이하게 하도록 할 수 있다.
도 8은 본 발명에 따라 교차점 메모리 어레이 및 관련 제조 기술을 지원하는 예시적인 비아 패턴 및 구조를 도시한다. 제조 기술은 메모리 셀의 2개 이상의 데크를 포함할 수 있는 3D 교차점 메모리 어레이 구조를 형성하는 데 사용될 수 있다. 본 명세서에 설명된 제조 기술의 도시된 예로서 도 8은 다이어그램(801) 및 다이어그램(802)을 포함하고, 각각의 다이어그램은 3D 교차점 메모리 어레이의 일부의 레이아웃의 탑다운 뷰를 나타낼 수 있다.
다이어그램(801)은 레이아웃(805, 810, 815 및 820)을 포함한다. 레이아웃(805)은 비아 패턴, 제1 액세스 라인의 세트 및 제2 액세스 라인의 세트를 나타내는 합성도이다. 도시된 예로서 레이아웃(805)은 메모리 어레이의 단일 데크에서 16개의 메모리 셀을 도시할 수 있고, 예를 들어, 하나의 메모리 셀은 4개의 제1 액세스 라인과 4개의 제2 액세스 라인 사이의 16개의 교차점 각각에 위치된다.
레이아웃(810)은 2개의 제1 비아 세트로서, 각각의 제1 비아 세트는 제1 방향(예를 들어, 페이지에서 수평 방향 또는 x 방향)으로 일렬로 배열된, 상기 2개의 제1 비아 세트, 및 제1 방향으로 연장되는 4개의 제1 액세스 라인을 포함하는 레이아웃(805)의 요소의 서브세트를 도시한다. 일부 경우에, 제1 액세스 라인은 전도성 재료(예를 들어, 도 1 및 도 2를 참조하여 설명된 전극 재료)일 수 있고, 워드 라인(예를 들어, 도 1 및 도 2를 참조하여 설명된 워드 라인(110))의 예일 수 있다. 4개의 제1 액세스 라인은 단부(예를 들어, 더 짧은 측면)가 제거된 전극 재료의 2개의 루프의 부분(예를 들어, 더 긴 측면)을 나타낼 수 있으며, 전극 재료의 각 루프는 전극 재료의 루프에 의해 둘러싸인 제1 비아 세트를 사용하여 형성되었을 수 있다. 따라서, 레이아웃(810)은 2개의 제1 비아 세트를 사용하여 형성된 4개의 제1 액세스 라인의 세트를 도시하고, 여기서 각각의 제1 비아 세트는 예를 들어 제1 방향으로 일렬로 배열된다. 또한, 레이아웃(810)을 사용하여, 4개의 제1 액세스 라인의 세트는 도 3을 참조하여 설명된 복합 스택(예를 들어, 스택(305-a))의 임의의 수의 제1 층(예를 들어, 초기에 층(315-a), 층(315-b)과 같은 제1 유전체 재료를 포함하는 층)에 동시에 형성될 수 있다.
유사하게, 레이아웃(815)은, 2개의 제2 비아 세트로서, 각각의 제2 비아 세트는 제2 방향(예를 들어, 페이지에서 수직 방향 또는 y 방향)으로 일렬로 배열된, 2개의 제2 비아 세트, 및 제2 방향으로 연장되는 4개의 제2 액세스 라인을 포함하는 레이아웃(805)의 요소들의 또 다른 서브세트를 도시한다. 일부 경우에, 제2 액세스 라인은 전도성 재료(예를 들어, 도 1 및 도 2를 참조하여 설명된 전극 재료)일 수 있고 비트 라인(예를 들어, 도 1 및 도 2를 참조하여 설명된 비트 라인(115))의 예일 수 있다. 4개의 제2 액세스 라인은 단부(예를 들어, 짧은 면)가 제거된 전극 재료의 2개의 루프의 부분(예를 들어, 긴 면)을 나타낼 수 있고, 전극 재료의 각각의 루프는 전극 재료의 루프로 둘러싸인 제2 비아 세트를 사용하여 형성되었을 수 있다. 따라서, 레이아웃(815)은 2개의 세트의 제2 비아를 사용하여 형성된 4개의 제2 액세스 라인의 세트를 도시하며, 각각의 세트의 제2 비아는 예를 들어 제2 방향으로 일렬로 배열된다. 또한, 레이아웃(815)을 사용하여, 4개의 제2 액세스 라인의 세트는 도 3을 참조하여 설명된 복합 스택(예를 들어, 스택(305-a))의 임의의 수의 제2 층(예를 들어, 초기에 층(325)과 같은 제2 유전체 재료를 포함하는 층)에 동시에 형성될 수 있다.
레이아웃(820)은 제1 방향(예를 들어, 수평 방향 또는 x 방향)의 4개의 제1 액세스 라인 및 제2 방향(예를 들어, 수직 방향 또는 y 방향)의 4개의 제2 액세스 라인을 포함하는 레이아웃(805)의 요소들의 또 다른 서브세트를 도시한다. 메모리 구성 요소는 제1 액세스 라인과 제2 액세스 라인이 토폴로지적으로 서로 교차하는 각각의 위치에 배치될 수 있다. 전술한 바와 같이, 제1 액세스 라인(예를 들어, 워드 라인)의 하나 이상의 세트는 복합 스택의 하나 이상의 제1 층에 형성될 수 있고, 제2 액세스 라인(예를 들어, 비트 라인)의 하나 이상의 세트는 복합 스택의 하나 이상의 제2 층에 형성될 수 있다. 따라서, 레이아웃(820)은 메모리 셀의 각각의 데크가 4개의 워드 라인, 4개의 비트 라인 및 16개의 메모리 셀을 포함하는 메모리 셀의 3D 교차점 어레이의 표현일 수 있다.
레이아웃(820)은 또한 단위 셀(840)을 도시한다. 메모리 기술의 맥락에서, 단위 셀은 전체 구성 요소(예를 들어, 워드 라인, 비트 라인, 선택 구성 요소, 메모리 구성 요소) 세트를 포함하는 단일 메모리 셀을 의미할 수 있다. 메모리의 단위 셀을 반복하면 임의의 크기의 메모리 셀의 어레이를 구축할 수 있다. 또한, 레이아웃(820)은 셀 영역(841)을 도시한다. 교차점 메모리 아키텍처의 맥락에서, 셀 영역(841)은 액세스 라인(예를 들어, 워드 라인 및 비트 라인)의 토폴로지 교차 영역에 대응하는 영역을 지칭할 수 있다. 즉, 워드 라인의 폭에 비트 라인의 폭을 곱한 것은 셀 영역(841)을 규정할 수 있다.
일부 경우에, 레이아웃(820)에 도시된 바와 같이, 전극 층, 즉, 제1 액세스 라인(예를 들어, 전극 재료를 포함하는 액세스 라인) 세트가 형성될 수 있는 제1 전극 층은 복수의 제1 전극을 포함할 수 있다. 일부 경우에, 복수의 제1 전극 내의 제1 전극 사이의 이격 거리(예를 들어, 거리(842))는 불균일할 수 있다. 일부 경우에, 바로 이웃하는 전극(예를 들어, 액세스 라인(843-a))이 전극(예를 들어, 액세스 라인(843-b)) 옆에 존재할 수 있으며 여기서 전극(예를 들어, 액세스 라인(843-b))은 바로 이웃하는 전극(예를 들어, 액세스 라인(843-a))으로부터 다른 전극(예를 들어, 액세스 라인(843-c))을 분리하고 전극(예를 들어, 액세스 라인(843-b))은 다른 전극(예를 들어, 액세스 라인(843-c))보다 바로 이웃하는 전극(예를 들어, 액세스 라인(843-a))에 더 가까울 수 있다.
또한, 비아의 서브세트는 수평 방향(x-방향)으로 일렬로 배열된 제1 비아 세트와 수직 방향(y-방향)으로 일렬로 배열된 제2 비아 세트 사이에 공통일 수 있고, 즉, 하나 이상의 비아가 제1 비아의 수평 행과 제2 비아의 수직 행 모두에 포함될 수 있는 것으로 이해된다. 이러한 비아는 공통 비아(예를 들어, 공통 비아(830))로 지칭될 수 있다. 공통 비아(830)는 제1 액세스 라인의 세트를 형성하고 제2 액세스 라인의 세트를 형성하는 데 모두 사용될 수 있다. 다시 말해, 제1 액세스 라인(예를 들어, 워드 라인)을 형성하는 처리 단계 및 제2 액세스 라인(예를 들어, 비트 라인)을 형성하는 처리 단계는 모두 공통 비아(830)를 사용할 수 있다. 다시 말해, 공통 비아(830)는 도 5 및 도 6을 참조하여 설명된 처리 단계(505 내지 530) 및 처리 단계(605 내지 630)를 거칠 수 있다. 대조적으로, 다른 비아는 제1 액세스 라인(예를 들어, 워드 라인을 형성하기 위한 처리 단계(505 내지 530)) 또는 제2 액세스 라인(예를 들어, 비트 라인을 형성하기 위한 처리 단계(605 내지 630))을 형성하는 데 사용될 수 있지만 둘 다를 위해 사용되는 것은 아니다. 이러한 비아는 비-공통 비아(예를 들어, 비-공통 비아(835))로 지칭될 수 있다. 비아의 크기, 비아 사이의 거리 및 비아와 연관된 공동의 크기는 메모리 어레이의 다양한 레이아웃, 예를 들어, 레이아웃(805) 및 레이아웃(845)을 달성하기 위해 변할 수 있다.
다이어그램(802)은 비아와 연관된 치수(예를 들어, 비아의 크기, 비아 사이의 거리, 비아와 연관된 공동의 크기 등)를 수정함으로써 메모리 어레이의 상이한 레이아웃을 달성하는 일례로서 레이아웃(805)의 변형을 도시한다. 다이어그램(802)은 레이아웃(845, 850, 855 및 860)을 포함한다. 레이아웃(845)은 비아 패턴, 제1 액세스 라인의 세트 및 제2 액세스 라인의 세트를 나타내는 합성도이다. 레이아웃(805)과 유사한 도시된 예로서 레이아웃(845)은 메모리 어레이의 단일 데크에서 16개의 메모리 셀을 도시할 수 있고, 예를 들어, 하나의 메모리 셀은 4개의 제1 액세스 라인과 4개의 제2 액세스 라인 사이의 16개의 교차점 각각에 위치된다.
레이아웃(845)과 레이아웃(805) 간의 차이는 비아가 레이아웃(845)에서 정사각형 또는 직사각형일 수 있다는 것일 수 있다. 일부 경우에, 레이아웃(845)은 정사각형인 공통 비아와 직사각형인 비-공통 비아를 가질 수 있다. 차이의 결과, (예를 들어, 레이아웃(820)에 비해) 레이아웃(860)은 균일하게 분포된 액세스 라인 및 활성 셀 영역 사이의 일정한 거리를 나타낸다. 레이아웃(860)은 또한 단위 셀(880)을 나타내며, 단위 셀(880)의 면적은 단위 셀(840)의 면적보다 더 클 수 있다. 또한, 레이아웃(860)은 셀 영역(881)을 도시하고, 셀 영역(881)의 면적은 레이아웃(845)과 레이아웃(805) 사이에 액세스 라인의 폭이 변경되지 않고 남아 있는 경우 셀 영역(841)의 면적에 대응할 수 있다. 일부 경우에, 보다 균일하게 분산된 액세스 라인 및 따라서 활성 셀 영역 사이의 보다 균일한 거리는 메모리 어레이의 보다 효율적인 동작을 촉진할 수 있는 반면에 불균일하게 분포된 액세스 라인과 따라서 활성 셀 영역 사이의 불균일한 거리는 메모리 어레이 내에서 더 큰 메모리 셀 밀도를 촉진할 수 있다. 이들 및 다른 장점 및 트레이드오프는 이 기술 분야에 통상의 지식을 가진 자에게 명백할 수 있다.
도 9 내지 도 12는 예를 들어 도 1에 도시된 메모리 어레이(102) 및 도 2에 도시된 메모리 어레이(202)의 예와 같은 3D 메모리 어레이를 만들기 위해 사용될 수 있는, 본 발명의 제조 기술에 따라 메모리 재료 요소를 구성하는 다양한 양태를 도시한다. 본 명세서에 설명된 제조 기술은 복합 스택의 하나 이상의 하부 (예를 들어, 매립된) 층에 하나 이상의 메모리 재료 요소를 형성하기 위해 복합 스택의 상부 (예를 들어, 노출된) 층에 단일 비아 패턴을 사용하는 것을 포함할 수 있다. 본 명세서에서 사용된 비아는 전도성이 아닐 수 있는 재료로 나중에 채워지는 개구를 지칭할 수 있다. 일부 경우에, 메모리 재료 요소가 형성되는 이러한 하부층은 메모리 층, 예를 들어, 도 5 및 도 6을 참조하여 설명된 DM 층으로 지칭될 수 있다. 일부 실시형태에서, DM 층(예를 들어, 층(320-a) 및 층(320-b))은 초기에 메모리 재료(예를 들어, 칼코게나이드 재료(220))를 포함할 수 있다. 다른 실시형태에서, DM 층(예를 들어, 층(320-a) 및 층(320-b))은 초기에 자리표시자 재료(예를 들어, 도 5를 참조하여 설명된 제3 유전체 재료)를 포함할 수 있다.
도 9는 2개 이상의 메모리 셀 데크를 포함할 수 있고 본 발명의 제조 기술에 따라 형성될 수 있는 3D 교차점 메모리 어레이 구조(905)의 일례를 도시한다. 어레이 구조(905)는 메모리 셀의 2개의 데크(예를 들어, 상부 데크(945-a) 및 하부 데크(945-b))를 포함할 수 있다. 메모리 셀의 2개의 데크는 동시에 형성될 수 있는 제1 액세스 라인(예를 들어, 상부 데크(945-a)는 하나의 세트의 워드 라인(910-a 및 910-b)의 2개의 세트를 포함하고, 하부 데크(945-b)는 워드 라인(910-c 및 910-d)의 다른 세트를 포함함), 동시에 형성될 수 있는 메모리 재료의 2개의 메모리 층(예를 들어, 메모리 층(920-a 및 920-b)), 및 메모리 셀의 2개의 데크에 공통인 제2 액세스 라인(예를 들어, 비트 라인(915))의 하나의 세트를 집합적으로 포함한다. 제1 액세스 라인(예를 들어, 워드 라인(910))은 제1 방향(예를 들어, x 방향)으로 연장될 수 있는 반면, 제2 액세스 라인(예를 들어, 비트 라인(915))은 제2 다른 방향(예를 들어, z 방향)으로 연장될 수 있다. 제1 액세스 라인의 세트의 각각의 제1 액세스 라인(예를 들어, 워드 라인(910))은 제1 액세스 라인의 세트의 각 다른 제1 액세스 라인과 평행할 수 있고, 제2 액세스 라인의 세트의 각각의 제2 액세스 라인(예를 들어, 비트 라인(915))은 제2 액세스 라인의 세트의 각 다른 제2 액세스 라인과 평행할 수 있다. 제1 액세스 라인(예를 들어, 워드 라인(910))은 어레이 구조(905)에 도시된 제2 액세스 라인(예를 들어, 비트 라인(915))에 실질적으로 직교할 수 있다.
상부 데크(945-a)는 워드 라인(910-a, 910-b), 메모리 층(920-a) 및 비트 라인(915)을 포함할 수 있고, 하부 데크(945-b)는 워드 라인(910-c, 910-d), 메모리 층(920-b) 및 비트 라인(915)을 포함할 수 있다. 따라서, 비트 라인(915)은 어레이 구조(905)에서 상부 데크(945-a) 및 하부 데크(945-b)에 공통일 수 있다. 또한, 워드 라인(910)은 제1 전극층(예를 들어, 도 3을 참조하여 설명된 층(315-a) 및 층(315-b), 도 5 내지 도 7을 참조하여 설명된 D1 층)에 형성된 제1 전도성 라인의 예일 수 있다. 유사하게, 비트 라인(915)은 제2 전극 층(예를 들어, 도 3을 참조하여 설명된 층(325), 도 5 내지 도 7을 참조하여 설명된 D2 층)에 형성된 제2 전도성 라인의 예일 수 있다. 마지막으로, 메모리 층(920)은 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a) 및 층(320-b), 도 5 내지 도 7을 참조하여 설명된 DM 층)의 예일 수 있다. 따라서, 상부 데크(945-a)는 층(315-a), 층(320-a) 및 층(325)을 포함하는 복합 스택(305-a)의 제1 서브세트에 형성된 메모리 셀의 상부 데크에 대응할 수 있는 반면, 하부 데크(945-b)는 층(325), 층(320-b) 및 층(315-b)을 포함하는 복합 스택(305-a)의 제2 서브세트에 형성된 메모리 셀의 하부 데크에 대응할 수 있다.
어레이 구조(905)는 유전체 재료로 채워질 수 있는 층 내의 구조 사이의 수평(x 또는 z 방향) 공간(예를 들어, 제1 전극 층 내의 워드 라인(910-a)과 워드 라인(910-b) 사이의 공간)을 도시한다. 어레이 구조(905)는 또한 단지 예시를 위한 목적으로 층 사이의 수직 (y-방향) 공간, 예를 들어, 메모리 층(920-a)과 워드 라인(910-a 및 910-b)을 포함하는 제1 전극 층 사이의 공간을 보여준다. 어레이 구조(905)에 도시된 이러한 수직 공간은 실제 실시형태에서 존재하지 않을 수 있다. 일부 경우에, 메모리 층과 전극 층 사이의 인터페이스의 일부는 도 7을 참조하여 설명된 추가의 전극 재료(예를 들어, 탄소)와 같은 다른 재료를 포함할 수 있다.
어레이 구조(905)는 2개의 메모리 층(920-a 및 920-b), 상부 데크(945-a)에 포함된 제1 메모리 층(920-a), 및 하부 데크(945-b)에 포함된 제2 메모리 층(920-b)을 포함한다. 초기 층 스택(예를 들어, 도 3을 참조하여 설명된 스택(305-a))은 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 시트를 각각 포함할 수 있는 하나 이상의 메모리 층(920)을 포함할 수 있다. 하나 이상의 메모리 층을 초기 스택의 일부로 포함하면 어레이 구조(905)를 제조하는 것과 연관된 더 적은 처리 단계로 인해 제조 시간 및 비용 감소 측면에서 이점을 제공할 수 있다. 일부 경우에, 도 5 및 도 6을 참조하여 설명된 처리 단계는 어레이 구조(905)를 구축하는 데 사용될 수 있고, 복수의 유전체 플러그(예를 들어, 유전체 플러그(930))에 의해 천공된 메모리 재료의 시트를 포함하는 각각의 메모리 층을 생성할 수 있다. 메모리 재료의 시트를 천공하는 유전체 플러그는 예를 들어, 도 5 및 도 6을 참조하여 설명된 처리 단계(530 및 630)로부터 생성될 수 있다.
도 9는 복수의 유전체 플러그(예를 들어, 유전체 플러그(930-c 내지 930-e))에 의해 천공된 메모리 재료의 시트를 포함하는 격리된 메모리 층(920-c)을 도시하는 다이어그램(906)을 포함한다. 메모리 층(920-c)의 일부 부분은 메모리 셀(105)을 포함할 수 있고, 제1 액세스 라인 및 제2 액세스 라인과 함께 동작할 수 있다. 메모리 층(920-c)의 이러한 부분은 셀 영역(925)(예를 들어, 셀 영역(925-a))으로 지칭될 수 있고, 제1 액세스 라인(예를 들어, 워드 라인(910-a)) 및 제2 액세스 라인(예를 들어, 비트 라인(915-a))이 토폴로지적으로 교차하는 곳에 위치될 수 있다. 셀 영역(925)은 도 4를 참조하여 설명된 교차점(465)(예를 들어, 액세스 라인의 폭과 연관된 교차점의 영역)에 대응할 수 있다. 또한, 셀 영역(925)은 도 8을 참조하여 설명된 셀 영역(841) 또는 셀 영역(881)의 일례일 수 있다.
또한, 셀 영역(925) 및 메모리 층(920)의 두께(예를 들어, 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트의 두께)는 셀 볼륨(926)을 규정할 수 있다. 셀 볼륨(926)은 메모리 셀(105)로서 (예를 들어, 논리 상태를 저장하도록 구성된 메모리 재료의 일부로서) 기능하는 메모리 재료의 볼륨을 지칭할 수 있다. 일부 경우에, 메모리 재료는 상이한 결정학적 위상을 포함할 수 있고, 상이한 결정학적 위상은 상이한 논리 상태에 대응할 수 있다. 다른 경우에, 메모리 재료는 상이한 국부 조성을 포함할 수 있고, 상이한 국부 조성은 상이한 논리 상태에 대응할 수 있다. 일부 경우에, 액세스 라인과 연관된 전기적 동작(예를 들어, 워드 라인과 비트 라인 간의 전압 차이)은 메모리 층(920)의 나머지 부분(예를 들어, 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트)을 변경하지 않고 셀 볼륨(926)에 포함된 메모리 재료의 결정학적 위상(또는 메모리 재료의 국부 조성)을 변경할 수 있다. 셀 볼륨(926)에 포함된 메모리 재료와 메모리 층의 나머지 부분 사이의 이러한 전기적 윤곽(electrical delineation)은 활성 셀 볼륨의 전기적 제한(electrical confinement)으로 지칭될 수 있다. 일부 경우에, 메모리 셀(105)의 셀 볼륨(926)은 메모리 셀(105)의 활성 셀 볼륨으로 지칭될 수 있다.
도 9는 또한 격리된 메모리 층(920-d)(예를 들어, 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트)의 탑다운 뷰 다이어그램(907)을 도시한다. 메모리 층(920-d)은 메모리 층(920-a 내지 920-c)의 일례일 수 있다. 메모리 층(920-d)은 x 축과 z 축으로 규정되는 평면에 위치될 수 있다. 메모리 층(920-d)은 비아의 패턴에 대응하는 유전체 플러그의 패턴을 포함할 수 있다. 유전체 플러그의 패턴은 예를 들어 레이아웃(805)에 도시된 비아의 패턴에 대응할 수 있다.
일부 경우에, 비아의 제1 서브세트는 제1 액세스 라인(예를 들어, 워드 라인(910))의 하나 이상의 세트를 생성하고 수평 방향(예를 들어, x-축 및 z-축으로 규정된 x-z 평면의 x-방향)으로 일렬로 배열된 유전체 플러그의 제1 서브세트를 남기는 데 사용되었을 수 있다. 추가적으로, 비아의 제2 서브세트는 제2 액세스 라인(예를 들어, 비트 라인(915))의 하나 이상의 세트를 생성하고 수직 방향(예를 들어, x-축과 z-축으로 규정된 x-z 평면의 z-방향)으로 일렬로 배열된 유전체 플러그의 제2 서브세트를 남기는 데 사용되었을 수 있다. 예를 들어, 유전체 플러그의 제1 서브세트는 도 5를 참조하여 설명된 처리 단계(530)로부터 생성될 수 있고, 유전체 플러그의 제2 서브세트는 도 6을 참조하여 설명된 처리 단계(630)로부터 생성될 수 있다. 따라서, 일부 경우에, 수평 방향으로 일렬로 배열된 유전체 플러그(예를 들어, 제1 방향을 갖는 제1 선형 구성으로 배치된 대응하는 비아 홀)의 제1 서브세트는 제1 유전체 재료를 포함할 수 있고, 수직 방향으로 일렬로 배열된 유전체 플러그(예를 들어, 제1 방향과 교차하는 제2 방향을 갖는 제2 선형 구성으로 배치된 대응하는 비아 홀)의 제2 서브세트는 제2 유전체 재료를 포함할 수 있다. 일부 경우에, 유전체 플러그(예를 들어, 다른 공통 유전체 플러그와 같이 어두운 음영의 유전체 플러그로서 다이어그램(907)에 도시된 유전체 플러그(930-e))는 유전체 플러그(예를 들어, 유전체 플러그의 제1 서브세트 및 유전체 플러그의 제2 서브세트)의 열에 공통일 수 있다.
일부 경우에, 다양한 메모리 어레이 구성(예를 들어, 도 8을 참조하여 설명된 레이아웃(805) 또는 레이아웃(845))을 달성하기 위해 비아의 크기 및 비아 사이의 거리가 달라질 수 있다. 이와 같이, 메모리 재료의 시트를 각각 포함하는 하나 이상의 메모리 층(920)의 유전체 플러그 패턴은, 메모리 재료의 시트가 다양한 크기 및 유전체 플러그 사이의 거리를 갖는 복수의 유전체 플러그에 의해 천공될 수 있도록 변할 수 있다.
도 10은 메모리 셀의 2개 이상의 데크를 포함할 수 있고 본 발명의 제조 기술에 따라 형성될 수 있는 3D 교차점 메모리 어레이 구조(1005)의 일례를 도시한다. 어레이 구조(1005)는 메모리 셀의 2개의 데크(예를 들어, 상부 데크(1060-a) 및 하부 데크(1060-b))를 포함할 수 있다. 메모리 셀의 2개의 데크는 동시에 형성될 수 있는 제1 액세스 라인(예를 들어, 상부 데크(1060-a)는 워드 라인(1010-a 및 1010-b)의 하나의 세트를 포함하고, 하부 데크(1060-b)는 내에 포함된 워드 라인(1010-c 및 1010-d)의 다른 세트를 포함함)의 2개의 세트, 동시에 형성될 수 있는 메모리 재료의 2개의 층(예를 들어, 메모리 층(1020-a 및 1020-b)), 및 메모리 셀의 2개의 데크에 공통인 제2 액세스 라인(예를 들어, 비트 라인(1015))의 하나의 세트를 집합적으로 포함한다. 제1 액세스 라인(예를 들어, 워드 라인(1010))은 제1 방향(예를 들어, x-방향)으로 연장될 수 있는 반면, 제2 액세스 라인(예를 들어, 비트 라인(1015))은 제2의 상이한 방향(예를 들어, z-방향)으로 연장될 수 있다. 제1 액세스 라인의 세트의 각각의 제1 액세스 라인(예를 들어, 워드 라인(1010))은 제1 액세스 라인의 세트의 각 다른 제1 액세스 라인과 평행할 수 있고, 제2 액세스 라인의 세트의 각각의 제2 액세스 라인(예를 들어, 비트 라인(1015))은 제2 액세스 라인의 세트의 각 다른 제2 액세스 라인과 평행할 수 있다. 제1 액세스 라인(예를 들어, 워드 라인(1010))은 어레이 구조(1005)에 도시된 제2 액세스 라인(예를 들어, 비트 라인(1015))에 실질적으로 직교할 수 있다.
상부 데크(1060-a)는 워드 라인(1010-a 및 1010-b), 메모리 층(1020-a) 및 비트 라인(1115)을 포함할 수 있고, 하부 데크(1060-b)는 워드 라인(1010-c 및 1010-d), 메모리 층(1020-b) 및 비트 라인(1015)을 포함할 수 있다. 따라서, 비트 라인(1015)은 어레이 구조(1005)에서 상부 데크(1060-a) 및 하부 데크(1060-b)에 공통일 수 있다. 또한, 워드 라인(1010)은 제1 전극층(예를 들어, 도 3을 참조하여 설명된 층(315-a) 및 층(315-b), 도 5 내지 도 7을 참조하여 설명된 D1 층)에 형성된 제1 전도성 라인의 예일 수 있다. 유사하게, 비트 라인(1015)은 제2 전극층(예를 들어, 도 3을 참조하여 설명된 층(325), 도 5 내지 도 7을 참조하여 설명된 D2 층)에 형성된 제2 전도성 라인의 예일 수 있다. 마지막으로, 메모리 재료 요소를 포함하는 메모리 층(1020)(예를 들어, 메모리 재료 요소(1035-a)를 포함하는 메모리 층(1020-a), 메모리 재료 요소(1035-b)를 포함하는 메모리 층(1020-b)) 각각은 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a) 및 층(320-b), 도 5 내지 도 7을 참조하여 설명된 DM 층)의 일례일 수 있다. 따라서, 상부 데크(1060-a)는 층(315-a), 층(320-a) 및 층(325)을 포함하는 복합 스택(305-a)의 제1 서브세트에 형성된 메모리 셀의 상부 데크에 대응할 수 있는 반면, 하부 데크(1060-b)는 층(325), 층(320-b) 및 층(315-b)을 포함하는 복합 스택(305-a)의 제2 서브세트에 형성된 메모리 셀의 하부 데크에 대응할 수 있다.
어레이 구조(1005)는 유전체 재료로 채워질 수 있는 층 내의 구조들 사이의 수평(x 방향 또는 z 방향) 공간(예를 들어, 제1 전극층 내에서 워드 라인(1010-a)과 워드 라인(1010-b) 사이의 공간)을 나타낸다. 어레이 구조(1005)는 또한 단지 예시를 위한 목적으로 층 사이의 수직(y-방향) 공간, 예를 들어, 메모리 층(1020-a)과 워드 라인(1010-a 및 1010-b)을 포함하는 제1 전극 층 사이의 공간을 도시한다. 어레이 구조(1005)에 도시된 이러한 수직 공간은 실제 실시형태에서는 존재하지 않을 수 있다. 일부 경우에, 메모리 층과 전극 층 사이의 인터페이스의 일부는 도 7을 참조하여 설명된 추가의 전극 재료(예를 들어, 탄소)와 같은 다른 재료를 포함할 수 있다.
어레이 구조(1005)는 2개의 메모리 층(1020-a 및 1020-b), 즉 상부 데크(1060-a)에 포함된 제1 메모리 층(1020-a) 및 하부 데크(1060-b)에 포함된 제2 메모리 층(1020-b)을 포함한다. 초기 층 스택(예를 들어, 도 3을 참조하여 설명된 스택(305-a))은 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 시트를 각각 포함할 수 있는 하나 이상의 메모리 층(1020)을 포함할 수 있다. 일부 경우에, 각각의 메모리 층(1020)은 복수의 메모리 재료 요소(1035)를 포함할 수 있고, 각각의 메모리 재료 요소(1035)는 다이어그램(1006)에 도시된 바와 같은 3D 직사각형 형상이다.
도 10은 4개의 3D 직사각형 형상의 메모리 재료 요소(예를 들어, 1035-c 내지 1035-f)를 포함하는 격리된 메모리 층(1020)을 도시하는 다이어그램(1006)을 포함한다. 메모리 층(1020)은 임의의 수의 메모리 재료 요소(1035)를 포함할 수 있는 것으로 이해된다. 다이어그램(1006)의 3D 직사각형 형상의 메모리 재료 요소(1035-c 및 1035-d)는 어레이 구조(1005)의 메모리 층(1020-a)에 도시된 2개의 3D 직사각형 형상의 메모리 재료 요소에 대응할 수 있다. 또한, 다이어그램(1006)에 도시된 복수의 메모리 재료 요소(1035)는 일부 경우에 복합 스택에 포함된 메모리 재료의 단일 시트의 일부일 수 있다.
각각의 3D 직사각형 형상의 메모리 재료 요소(1035)의 일부 부분은 메모리 셀(105)을 포함할 수 있고, 제1 액세스 라인 및 제2 액세스 라인과 함께 동작할 수 있다. 메모리 재료 요소(1035)의 이러한 부분은 셀 영역(1025)(예를 들어, 상부 데크(1060-a)의 셀 영역(1025-a))으로 지칭될 수 있고, 제1 액세스 라인(예를 들어, 워드 라인(1010-a))과 제2 액세스 라인(예를 들어, 비트 라인(1015-a))이 토폴로지적으로 교차하는 메모리 층(1020) 내에 위치될 수 있다. 셀 영역(1025)은 도 4를 참조하여 설명된 교차점(465)(예를 들어, 액세스 라인의 폭과 연관된 교차점의 영역)에 대응할 수 있다. 또한, 셀 영역(1025)은 도 8을 참조하여 설명된 셀 영역(841) 또는 셀 영역(881)의 일례일 수 있다.
또한, 셀 영역(1025) 및 메모리 층(1020)의 두께(예를 들어, 3D 직사각형 형상의 메모리 재료 요소(1035-a)의 두께)는 셀 볼륨(1026)을 규정할 수 있다. 셀 볼륨(1026)은 메모리 셀(105)로서 (예를 들어, 논리 상태를 저장하도록 구성된 메모리 재료의 일부로서) 기능하는 메모리 재료의 볼륨을 지칭할 수 있다. 일부 경우에, 메모리 재료는 상이한 결정학적 위상을 포함할 수 있고, 상이한 결정학적 위상은 상이한 논리 상태에 대응할 수 있다. 다른 경우에, 메모리 재료는 상이한 국부 조성을 포함할 수 있고, 상이한 국부 조성은 상이한 논리 상태에 대응할 수 있다. 일부 경우에, 액세스 라인과 연관된 전기적 동작(예를 들어, 워드 라인과 비트 라인 간의 전압 차이)은 메모리 재료 요소(1035)의 나머지 부분을 변경하지 않고 셀 볼륨(1026)에 포함된 메모리 재료의 결정학적 위상(또는 메모리 재료의 국부 조성)을 변경할 수 있다. 셀 볼륨(1026)에 포함된 메모리 재료와 메모리 재료 요소(1035)의 나머지 부분 사이의 이러한 전기적 윤곽은 활성 셀 볼륨의 전기적 제한으로 지칭될 수 있다. 일부 경우에, 메모리 셀(105)의 셀 볼륨(1026)은 메모리 셀(105)의 활성 셀 볼륨으로 지칭될 수 있다.
또한, 각각의 3D 직사각형 형상의 메모리 재료 요소를 서로 분리하는 하나 이상의 물리적 분리(예를 들어, 다이어그램(1006)에 도시된 유전체 재료로 채워진 채널(1036-a 또는 1036-b))는 또한 셀 볼륨(1026)을 규정하고, 메모리 셀(105)의 적어도 2개의 표면(예를 들어, 셀 볼륨(1026)의 2개의 표면)에 물리적 분리를 제공할 수 있다. 일부 경우에, 이러한 물리적 분리는 예를 들어, 활성 셀 볼륨의 전기적 제한과 대조적으로 활성 셀 볼륨의 물리적 제한으로 지칭될 수 있다.
셀 볼륨(1026)의 도시된 예에서, 각각의 셀 볼륨(1026)은 전기적 제한에 의해 규정된 2개의 인터페이스, 및 물리적 제한에 의해 규정된 다른 2개의 인터페이스를 포함한다. 일부 경우에, 활성 셀 볼륨의 물리적 제한에 의해 규정된 메모리 재료를 포함하는 메모리 셀(105)은 메모리 셀 동작 동안 다양한 바람직하지 않은 현상(예를 들어, 방해)에 덜 취약할 수 있다. 예를 들어, 어레이 구조(1005)의 메모리 셀(105)은 물리적 제한의 2개의 인터페이스, 및 전기적 제한의 2개의 인터페이스에 의해 규정된 활성 셀 볼륨을 포함한다. 대조적으로, 어레이 구조(905)의 메모리 셀(105)은 전기적 제한의 4개의 인터페이스에 의해 규정된 활성 셀 볼륨을 포함한다. 따라서, 어레이 구조(1005)의 메모리 셀(105)은 어레이 구조(905)의 메모리 셀(105)보다 바람직하지 않은 현상에 덜 취약할 수 있다.
도 10은 또한 레이아웃(1007)의 상면도를 도시한다. 레이아웃(1007)은 도 8을 참조하여 설명된 레이아웃(845)의 일례일 수 있고, 비아의 패턴이 스택에 포함된 복수의 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a), 층(320-b)) 각각 내에서 하나 이상의 3D 직사각형 형상의 메모리 재료 요소(1035)를 동시에 형성하는 방법을 도시할 수 있다. 도 4a를 참조하여 도시된 일렬로 배열된 비아 세트는 타깃 층에서 타깃 재료에 채널(예를 들어, 채널(420))을 형성하는 데 사용될 수 있다. 타깃 층에서 이러한 채널(예를 들어, 채널(420))을 형성하면 타깃 층에서 타깃 재료를 타깃 재료의 2개의 별개의 구획으로 절단(예를 들어, 분할, 분리)할 수 있다. 유사하게, 타깃 층에서 다수의 채널을 형성하면 타깃 층에서 타깃 재료를 타깃 재료의 2개를 초과하는 별개의 구획으로 절단할 수 있다.
레이아웃(1007)을 사용하는 도시된 예에서, 제1 비아의 하나 이상의 세트로서, 제1 비아(예를 들어, 비아(1040-a 내지 1040-e))의 각각의 세트는 수평 방향으로 일렬로 배열된(예를 들어, 제1 비아는 x-방향으로 선형으로 배치될 수 있음), 제1 비아의 하나 이상의 세트는 메모리 층(예를 들어, 층(320-a))에 메모리 재료 시트를 포함하는 복합 스택(예를 들어, 스택(305-a))의 상부층(예를 들어, 층(310))에 형성될 수 있다. 또한, 제2 비아의 하나 이상의 세트로서, 제2 비아(예를 들어, 비아(1040-a) 및 비아(1040-f 내지 1040-i))의 각각의 세트는 수직 방향으로 일렬로 배열된(예를 들어, 제2 비아는 z-방향으로 선형으로 배치될 수 있음), 제2 비아의 하나 이상의 세트는 복합 스택의 상부층에 형성될 수 있다.
제1 비아의 세트는 각각의 제1 채널이 제1 비아의 세트와 정렬되는 메모리 층에서 메모리 재료에서 수평 방향(x 방향)으로 제1 채널의 그룹을 형성하는 데 사용될 수 있다. 또한, 제2 비아의 세트는 각각의 제2 채널이 제1 채널의 그룹과 교차할 수 있도록 동일한 메모리 층에서 메모리 재료에 수직 방향(z 방향)으로 제2 채널의 그룹을 형성하는 데 사용될 수 있다. 각각의 제1 채널 및 각각의 제2 채널은 유전체 재료(예를 들어, 다이어그램(1006)에 도시된 유전체 재료로 채워진 채널(1036-a 또는 1036-b))로 채워질 수 있다. 메모리 층에서 유전체 재료로 채워진 (예를 들어, x 방향으로 연장되는) 제1 채널을 형성하면 메모리 층(예를 들어, 층(320-a))에서 메모리 재료 시트를 메모리 층에서 메모리 재료의 제1 복수의 이산 구획(예를 들어, x 방향으로 연장되는 수평 스트라이프)으로 분할(예를 들어, 분리, 절단)할 수 있다. 또한, 메모리 층에 유전체 재료로 채워진 (예를 들어, z 방향으로 연장되는) 제2 채널을 형성하면 제1 복수의 이산 구획 각각을 메모리 층에서 메모리 재료의 제2 복수의 이산 서브-구획(예를 들어, 레이아웃(1007)의 직사각형(1045-a 내지 1045-d))으로 분할(예를 들어, 분리, 절단)할 수 있다. 메모리 재료의 직사각형(예를 들어, 레이아웃(1007)의 직사각형(1045-a 내지 1045-d))은 3D 직사각형 형상의 메모리 재료 요소(1035)(예를 들어, 다이어그램(1006)의 메모리 재료 요소(1035-c 내지 1035-f))에 대응할 수 있다.
따라서, 2개의 비아 세트, 예를 들어, 제1 비아 세트 및 제2 비아 세트는 층 스택(예를 들어, 스택(305-a)) 내의 하나 이상의 메모리 층(예를 들어, 층(320-a), 층(320-b))에서 메모리 재료의 3D 시트를 각 메모리 층 내의 복수의 3D 직사각형 형상의 메모리 재료 요소로 동시에 분할하는 데 사용될 수 있다.
일부 경우에, 스택(예를 들어, 스택(305-a))의 상부층(예를 들어, 층(310))은 제1 비아 세트 및 제2 비아 세트 모두를 포함하는 비아 패턴을 포함할 수 있으며, 따라서 포토리소그래피 단계 및 이방성 에칭 단계의 결과로 2차원 매트릭스에 비아 세트를 형성하여, 상부층에 비아의 2D 매트릭스 패턴을 생성할 수 있다. 일부 경우에, 상부층은 도 3 내지 도 7에 설명된 다양한 처리 단계를 통해 비아(예를 들어, 2D 매트릭스의 비아)의 패턴을 유지할 수 있는 하드마스크 재료를 포함할 수 있다. 이와 같이, 채널을 형성하기 위한 처리 단계는 양방향(예를 들어, 수평 및 수직 방향, 즉 x 방향 및 z 방향)으로 채널(예를 들어, 유전체 재료로 채워진 채널(1036-a 또는 1036-b))을 동시에 형성할 수 있고 복수의 3D 직사각형 형상의 메모리 재료를 동시에 생성할 수 있다.
복수의 직사각형 형상의 메모리 재료 요소(예를 들어, 다이어그램(1006)의 메모리 재료 요소(1035), 레이아웃(1007)의 메모리 재료 요소(1045))를 형성하는 데 사용되는 동일한 비아 세트(예를 들어, 제1 비아의 세트 및 제2 비아의 세트)가 또한 예를 들어 도 8의 레이아웃(850) 및 레이아웃(855)을 참조하여 설명된 전극 층에서 액세스 라인(예를 들어, 워드 라인(1010) 및 비트 라인(1015)) 세트를 형성하는 데 사용될 수 있는 것으로 이해된다. 예를 들어, 수평 방향으로 일렬로 배열된 제1 비아 세트(예를 들어, x 방향으로 선형으로 배치된 비아(1040-a 내지 1040-e))는 메모리 재료의 시트를 포함하는 메모리 층(예를 들어, 메모리 층(320-a))에서 유전체 재료로 채워진 제1 수의 채널을 형성하고, 제1 액세스 라인(예를 들어, 워드 라인(1010))을 형성하기 위해 전극 층(예를 들어, 전극 층(315-a)또는 전극 층(315-b))에 전극 재료의 제1 수의 루프를 형성하는 데 사용될 수 있다.
또한, 레이아웃(1007)(예를 들어, 메모리 재료 요소(1045-a 내지 1045-d))의 각각의 직사각형 형상의 메모리 재료 요소는 워드 라인(예를 들어, 1010-e)과 비트 라인(예를 들어, 1015-b)이 토폴로지적으로 교차하는 4개의 코너 영역(예를 들어, 영역(1050-a))을 포함할 수 있고, 토폴로지 교차점에서 메모리 재료 요소의 일부는 메모리 셀(105)로서 기능하도록 구성될 수 있다. 따라서, 레이아웃(1007)의 각각의 직사각형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1045-b))의 코너 영역의 교차하는 액세스 라인(예를 들어, 워드 라인(1010-e) 및 비트 라인(1015-b))에 대응하는 영역은 어레이 구조(1005)의 셀 영역(1025)과 동일할 수 있다. 다시 말해, 각각의 직사각형 형상의 메모리 재료 요소는 4개의 메모리 셀(105)을 지원할 수 있다. 또한, 각각의 직사각형 형상의 메모리 재료 요소(예를 들어, 메모리 재료 요소(1045-b))는 4개의 전극, 예를 들어, 레이아웃(1007)에 도시된 비트 라인(1015-b), 비트 라인(1015-c), 워드 라인(1010-e) 및 워드 라인(1010-f), 또는 어레이 구조(1005)에 도시된 워드 라인(1010-a), 워드 라인(1010-b), 비트 라인(1015-a) 및 비트 라인(1015-b)과 결합될 수 있다.
도 11은 메모리 셀의 2개 이상의 데크를 포함할 수 있고 본 발명의 제조 기술에 따라 형성될 수 있는 3D 교차점 메모리 어레이 구조(1105)의 일례를 도시한다. 어레이 구조(1105)는 메모리 셀의 2개의 데크(예를 들어, 상부 데크(1160-a) 및 하부 데크(1160-b))를 포함할 수 있다. 메모리 셀의 2개의 데크는 동시에 형성될 수 있는 제1 액세스 라인의 2개의 세트(예를 들어, 상부 데크(1160-a)는 워드 라인(1110-a 및 1110-b)의 하나의 세트를 포함하고, 하부 데크(1160-b)는 워드 라인(1110-c 및 1110-d)의 다른 세트를 포함함), 동시에 형성될 수 있는 메모리 재료의 2개의 메모리 층(예를 들어, 메모리 층(1120-a 및 1120-b)), 및 2개의 메모리 셀의 데크에 공통인 제2 액세스 라인의 하나의 세트(예를 들어, 비트 라인(1115))를 집합적으로 포함한다. 제1 액세스 라인(예를 들어, 워드 라인(1110))은 제1 방향(예를 들어, x-방향)으로 연장될 수 있는 반면, 제2 액세스 라인(예를 들어, 비트 라인(1115))은 제2의 상이한 방향(예를 들어, z-방향)으로 연장될 수 있다. 제1 액세스 라인의 세트의 각각의 제1 액세스 라인(예를 들어, 워드 라인(1110))은 제1 액세스 라인의 세트의 각 다른 제1 액세스 라인에 평행할 수 있고, 제2 액세스 라인의 세트의 각각의 제2 액세스 라인(예를 들어, 비트 라인(1115))은 제2 액세스 라인의 세트의 각 다른 제2 액세스 라인에 평행할 수 있다. 제1 액세스 라인(예를 들어, 워드 라인(1110))은 어레이 구조(1105)에 도시된 제2 액세스 라인(예를 들어, 비트 라인(1115))에 실질적으로 직교할 수 있다.
상부 데크(1160-a)는 워드 라인(1110-a 및 1110-b), 메모리 층(1120-a) 및 비트 라인(1115)을 포함하고, 하부 데크(1160-b)는 워드 라인(1110-c 및 1110-d), 메모리 층(1120-b) 및 비트 라인(1115)을 포함한다. 따라서, 비트 라인(1115)은 상부 데크(1160-a) 및 하부 데크(1160-b) 모두에 공통이다. 또한, 워드 라인(1110)은 제1 전극층(예를 들어, 도 3을 참조하여 설명된 층(315-a) 및 층(315-b), 도 5 내지 도 7을 참조하여 설명된 D1 층)에 형성된 제1 전도성 라인의 예일 수 있다. 유사하게, 비트 라인(1115)은 제2 전극 층(예를 들어, 도 3을 참조하여 설명된 층(325), 도 5 내지 도 7을 참조하여 설명된 D2 층)에 형성된 제2 전도성 라인의 예일 수 있다. 마지막으로, 메모리 층(1120)은 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a) 및 층(320-b), 도 5 내지 도 7을 참조하여 설명된 DM 층)의 예일 수 있다. 따라서, 상부 데크(1160-a)는 층(315-a), 층(320-a) 및 층(325)을 포함하는 복합 스택(305-a)의 제1 서브세트에 형성된 메모리 셀의 상부 데크에 대응할 수 있는 반면, 하부 데크(1160-b)는 층(325), 층(320-b) 및 층(315-b)을 포함하는 복합 스택(305-a)의 제2 서브세트에 형성된 메모리 셀의 하부 데크에 대응할 수 있다.
어레이 구조(1105)는 유전체 재료로 채워질 수 있는 층 내의 구조 사이의 수평(x 방향 또는 z 방향) 공간(예를 들어, 제1 전극 층 내의 워드 라인(1110-a)과 워드 라인(1110-b) 사이의 공간)을 나타낸다. 어레이 구조(1105)는 또한 단지 예시를 위한 목적으로 층 사이의 수직(y-방향) 공간, 예를 들어, 메모리 층(1120-a)과 워드 라인(1110-a 및 1110-b)을 포함하는 제1 전극 층 사이의 공간을 보여준다. 어레이 구조(1105)에 도시된 이러한 수직 공간은 실제 실시형태에서는 존재하지 않을 수 있다. 일부 경우에, 메모리 층과 전극 층 사이의 인터페이스의 일부는 도 7을 참조하여 설명된 추가의 전극 재료(예를 들어, 탄소)와 같은 다른 재료를 포함할 수 있다.
어레이 구조(1105)는 메모리 셀의 2개의 각각의 데크에 대응하는 메모리 층(1120-a 및 1120-b)을 포함한다. 초기 층 스택(예를 들어, 도 3을 참조하여 설명된 스택(305-a))은 하나 이상의 메모리 층(1120)을 포함할 수 있다. 초기 스택의 일부로서 하나 이상의 메모리 층(1120)은 자리표시자 재료의 시트를 포함할 수 있다. 일부 경우에, 자리표시자 재료는 도 5를 참조하여 설명된 제3 유전체 재료일 수 있다. 일부 경우에, 메모리 층(1120)은 어레이 구조(1105)를 구축하기 위한 처리 단계를 완료한 후, 복수의 메모리 재료 요소를 포함할 수 있고, 각각의 메모리 재료 요소는 다이어그램(1106)에 도시된 바와 같이 3D 막대 형태이다.
도 11은 8개의 3D 막대형 메모리 재료 요소(예를 들어, 막대형 메모리 재료 요소(1135))를 포함하는 격리된 메모리 층(1120)을 도시하는 다이어그램(1106)을 포함한다. 다이어그램(1106)의 3D 막대형 메모리 재료 요소(1135-a 내지 1135-d)는 어레이 구조(1105)의 메모리 층(1120-a)에 도시된 3D 막대형 메모리 재료 요소 중 4개에 대응할 수 있다.
각각의 3D 막대형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1135-a))의 하나 이상의 부분은 메모리 셀(105)을 포함할 수 있고, 제1 액세스 라인 및 제2 액세스 라인과 함께 동작할 수 있다. 메모리 재료 요소(1135-a)의 이러한 부분은 셀 영역(1125)(예를 들어, 셀 영역(1125-a))으로 지칭될 수 있고, 제1 액세스 라인(예를 들어, 워드 라인(1110-a))과 제2 액세스 라인(예를 들어, 비트 라인(1115-a))이 토폴로지적으로 교차하는 메모리 층(1120) 내에 위치될 수 있다. 셀 영역(1125)은 도 4를 참조하여 설명된 교차점(465)(예를 들어, 액세스 라인의 폭과 연관된 교차점의 영역)에 대응할 수 있다. 또한, 셀 영역(1125)은 도 8에서 설명된 셀 영역(841) 또는 셀 영역(881)의 일례일 수 있다.
또한, 셀 영역(1125) 및 메모리 층(1120)의 두께(예를 들어, 메모리 재료 요소(1135-a)의 두께)는 셀 볼륨(1126)을 규정할 수 있다. 셀 볼륨(1126)은 메모리 셀(105)로서 (예를 들어, 논리 상태를 저장하도록 구성된 메모리 재료의 일부로서) 기능하는 메모리 재료의 볼륨을 지칭할 수 있다. 일부 경우에, 메모리 재료는 상이한 결정학적 위상을 포함할 수 있고, 상이한 결정학적 위상은 상이한 논리 상태에 대응할 수 있다. 다른 경우에, 메모리 재료는 상이한 국부 조성을 포함할 수 있고, 상이한 국부 조성은 상이한 논리 상태에 대응할 수 있다. 일부 경우에, 액세스 라인과 연관된 전기적 동작(예를 들어, 워드 라인과 비트 라인의 전압 차이)은 메모리 재료 요소(1135)의 나머지 부분을 변경하지 않고 셀 볼륨(1126)에 포함된 메모리 재료의 결정학적 위상(또는 메모리 재료의 국부 조성)을 변경할 수 있다. 셀 볼륨(1126)에 포함된 메모리 재료와 메모리 재료 요소(1135)의 나머지 부분 사이의 이러한 전기적 윤곽은 활성 셀 볼륨의 전기적 제한으로 지칭될 수 있다. 일부 경우에, 메모리 셀(105)의 셀 볼륨(1126)은 메모리 셀(105)의 활성 셀 볼륨으로 지칭될 수 있다.
또한, 각각의 3D 막대형 메모리 재료 요소를 서로 분리하는 하나 이상의 물리적 분리(예를 들어, 다이어그램(1106)에 도시된 유전체 재료로 채워진 채널(1136-a 또는 1136-b))는 또한 셀 볼륨(1126)을 규정하고, 메모리 셀(105)의 적어도 3개의 표면(예를 들어, 셀 볼륨(1126)의 3개의 표면)에 물리적 분리를 제공할 수 있다. 일부 경우에, 이러한 물리적 분리는 예를 들어, 활성 셀 볼륨의 전기적 제한과 대조적으로 활성 셀 볼륨의 물리적 제한으로 지칭될 수 있다.
셀 볼륨(1126)의 도시된 예에서, 각각의 셀 볼륨(1126)은 전기적 제한에 의해 규정된 하나의 인터페이스와, 물리적 제한에 의해 규정된 다른 3개의 인터페이스를 포함한다. 일부 경우에, 활성 셀 볼륨의 물리적 제한에 의해 규정된 메모리 재료를 포함하는 메모리 셀(105)은 메모리 셀 동작 동안 다양한 바람직하지 않은 현상(예를 들어, 방해)에 덜 취약할 수 있다. 예를 들어, 어레이 구조(1105)의 메모리 셀(105)은 물리적 제한의 3개의 인터페이스와, 전기적 제한의 2개의 인터페이스에 의해 규정된 활성 셀 볼륨을 포함한다. 대조적으로, 어레이 구조(1005)의 메모리 셀(105)은 물리적 제한의 2개의 인터페이스와, 전기적 제한의 2개의 인터페이스에 의해 규정된 활성 셀 볼륨을 포함한다. 따라서, 어레이 구조(1105)의 메모리 셀(105)은 어레이 구조(1005)의 메모리 셀(105)(및 어레이 구조(905)의 메모리 셀(105))보다 바람직하지 않은 현상에 덜 취약할 수 있다.
도 11은 또한 레이아웃(1107)을 도시한다. 레이아웃(1107)은 도 8을 참조하여 설명된 레이아웃(805)의 일례일 수 있고, 비아의 패턴이 스택에 포함된 복수의 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a), 층(320-b)) 각각 내에 하나 이상의 3D 막대형 메모리 재료 요소(1135)를 동시에 형성할 수 있는 방식을 도시할 수 있다. 도 4a를 참조하여 도시된 일렬로 배열된 비아 세트는 타깃 층에서 충전재 재료의 루프(예를 들어, 루프(450))를 형성하는 데 사용될 수 있다. 예를 들어, 도 5 및 도 6뿐만 아니라, 도 4a의 맥락에서, 충전재 재료는 전극 재료와 같은 전도성 재료일 수 있다. 그러나 유사한 기술이 또한 충전재 재료로 메모리 재료를 사용하여 각각의 메모리 층(예를 들어, 층(320-a), 층(320-b))에서 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 루프를 형성하는 데 사용될 수 있고, 즉, 각 메모리 층에서 자리표시자 재료(예를 들어, 제3 유전체 재료)의 일부가 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 루프로 대체될 수 있다. 이어서, 메모리 재료의 루프는 다른 비아 세트를 사용하여 메모리 층에 채널(예를 들어, 채널(420)과 같은 채널)을 형성하도록 임의의 수의 세그먼트로 절단(예를 들어, 분리)될 수 있으며, 여기서 채널은 메모리 재료의 루프를 다수의 메모리 재료 요소로 교차(따라서 분리, 분할, 절단)한다. 메모리 재료의 루프를 절단하는 채널은 유전체 재료로 채워질 수 있다.
레이아웃(1107)을 사용하는 도시된 예에서, 제1 비아의 하나 이상의 세트로서, 제1 비아의 각각의 세트는 수직 방향(z 방향)으로 일렬로 배열된, 제1 비아의 하나 이상의 세트, 예를 들어, 5개의 비아(1140-a 및 1140-b)의 그룹은 일부 경우에 하나 이상의 메모리 층(예를 들어, 메모리 층(320-a 또는 320-b)) 각각 내에 메모리 재료의 제1 수의 루프(예를 들어, 메모리 재료의 2개의 루프)를 동시에 형성하는 데 사용될 수 있다. 제1 비아 세트는 포토리소그래피 단계 및 이방성 에칭 단계의 결과 복합 스택(예를 들어, 스택(305-a))의 상부층(예를 들어, 층(310))에 형성될 수 있다. 제1 비아 세트를 통해 메모리 층으로부터 자리표시자 재료의 일부를 제거함으로써 메모리 층에서 제1 비아 세트 중 하나를 사용하여 제1 채널이 형성될 수 있다. 이와 같이, 제1 채널은 제1 비아 세트와 정렬될 수 있다. 이어서, 메모리 재료가 제1 채널을 채울 수 있다. 그런 다음, 동일한 세트의 제1 비아를 사용하여 메모리 재료의 일부를 제거함으로써 메모리 재료로 채워진 제1 채널 내에 제2 채널이 형성될 수 있다. 제2 채널은 제1 채널보다 더 좁을 수 있고 유전체 재료로 채워질 수 있다. 제2 채널을 유전체 재료로 채우면 제2 채널에서 유전체 재료를 둘러싸는 메모리 재료의 루프(예를 들어, 밴드, 링 또는 레이스트랙)를 생성할 수 있다.
이어서, 제2 비아의 하나 이상의 세트로서, 제2 비아의 각각의 세트는 수평 방향(x 방향)으로 일렬로 배열된, 제2 비아의 하나 이상의 세트, 예를 들어, 5개의 비아(1140-c 및 1140-d) 그룹은 일부 경우에 메모리 재료의 제1 수의 루프를 포함하는 하나 이상의 메모리 층 각각에서 유전체 재료로 채워진 제2 수의 수평 채널(예를 들어, 2개의 수평 채널)을 동시에 형성하는 데 사용될 수 있다. 제2 비아 세트는 포토리소그래피 단계 및 이방성 에칭 단계의 결과, 복합 스택(예를 들어, 스택(305-a))의 상부층(예를 들어, 층(310))에 형성될 수 있다. 레이아웃(1107)에 도시된 수평 방향(x-방향)으로 일렬로 배열된 제2 비아 세트는 수직 방향(z-방향)으로 일렬로 배열된 제1 비아 세트와 각각 교차할 수 있다. 유전체 재료로 채워진 수평(x-방향) 채널(예를 들어, 제3 채널)을 형성하면 메모리 층(예를 들어, 층(320-a))에서 메모리 재료의 루프를 분할(예를 들어, 절단 또는 분리)하여 메모리 층(예를 들어, 메모리 재료(1145-a 내지 1145-d))에서 메모리 재료의 복수의 이산 구획(예를 들어, 막대)을 생성할 수 있다. 다시 말해, 제3 채널은 제1 채널(예를 들어, 메모리 재료의 밴드) 내의 메모리 재료를 복수의 메모리 재료 요소(예를 들어, 다이어그램(1106)의 메모리 재료 요소(1135))로 분리할 수 있다.
따라서, 2개의 비아 세트, 예를 들어, 제1 비아 세트 및 제2 비아 세트는 (예를 들어, 제1 비아 세트를 사용하여) 초기에 자리표시자 재료를 포함하는 하나 이상의 메모리 층(예를 들어, 층(320-a), 층(320-b))에서 다수의 메모리 재료 루프를 형성하고 (예를 들어, 제2 비아 세트를 사용하여) 메모리 재료의 루프를 복수의 3D 막대형 메모리 재료 요소로 분할하는 데 각각 사용될 수 있다.
메모리 층에서 복수의 3D 막대형 메모리 재료 요소를 형성하는 데 사용된 것과 동일한 비아 세트(예를 들어, 제1 비아 세트 및 제2 비아 세트)는 또한 예를 들어, 도 8의 레이아웃(850) 및 레이아웃(855)을 참조하여 설명된 것과 같은 전극 층에서 액세스 라인(예를 들어, 워드 라인(1110) 및 비트 라인(1115)) 세트를 형성하는 데 사용될 수 있는 것으로 이해된다. 예를 들어, 제1 비아 세트(예를 들어, 5개의 비아(1140-a 및 1140-b)의 그룹)는 메모리 층(예를 들어, 메모리 층(320-a))에서 메모리 재료의 제1 수의 루프를 형성하고 전극 층(예를 들어, 전극 층(315-a) 또는 전극 층(315-b))에서 전극 재료의 제1 수의 루프를 형성하는 데 사용될 수 있다.
또한, 레이아웃(1107)의 각각의 막대형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1145))는 워드 라인(예를 들어, 1110-e)과 비트 라인(예를 들어, 1115-b)이 토폴로지적으로 교차하는 2개의 단부 영역(예를 들어, 영역(1150-a))을 포함할 수 있으며, 토폴로지 교차점에서 메모리 재료 요소의 일부는 메모리 셀(105)로서 기능하도록 구성될 수 있다. 따라서, 레이아웃(1107)의 각각의 막대형 메모리 재료 요소의 단부 영역의 교차하는 액세스 라인(예를 들어, 워드 라인(1110-e) 및 비트 라인(1115-b))에 대응하는 영역은 어레이 구조(1105)의 셀 영역(1125)과 동일할 수 있다. 다시 말해, 각각의 막대형 메모리 재료 요소는 2개의 메모리 셀(105)을 지지할 수 있다. 또한, 각각의 막대형 메모리 재료 요소(예를 들어, 1145-a)는 적어도 3개의 전극, 예를 들어, 레이아웃(1107)에 도시된 워드 라인(1110-f), 워드 라인(1110-g) 및 비트 라인(1115-b), 또는 어레이 구조(1105)에 도시된 워드 라인(1110-a), 워드 라인(1110-b), 및 비트 라인(1115-a)에 결합될 수 있다.
일부 경우에, 3D 교차점 메모리 어레이 구조(예를 들어, 도 10 및 도 11을 참조하여 설명된 제조 기술을 사용하여 구축될 수 있는 어레이 구조(1005 또는 1105))를 포함하는 장치는, 제1 전극층, 제2 전극층, 및 이 제1 전극층과 제2 전극층 사이의 메모리 층, 제1 전극층 내의 복수의 제1 전극, 제2 전극층의 복수의 제2 전극, 및 메모리 층에 있는 복수의 메모리 재료 요소를 포함하는 스택을 포함할 수 있고, 각각의 메모리 재료 요소는 복수의 제1 전극 중 적어도 하나의 제1 전극 및 복수의 제2 전극 중 적어도 2개의 제2 전극과 결합된다.
전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 2개의 제1 전극 및 하나의 제2 전극과 결합된다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 2개의 제1 전극 및 2개의 제2 전극과 결합된다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 적어도 하나의 제1 전극의 3개의 표면과 접촉하는 등각 라이너를 통해 적어도 하나의 제1 전극과 결합된다. 전술한 장치의 일부 예에서, 복수의 제1 전극 내의 제1 전극 사이의 분리 거리는 불균일하다. 전술한 장치의 일부 예에서, 복수의 제1 전극의 서브세트는 공통 길이방향 축을 갖는다. 전술한 장치의 일부 예에서, 제1 전극은 최소 피처 크기보다 더 작은 적어도 하나의 치수를 갖는다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 칼코게나이드 재료를 포함한다.
일부 경우에, 3D 교차점 메모리 어레이 구조(예를 들어, 도 9 내지 도 11을 참조하여 설명된 제조 기술을 사용하여 구축될 수 있는 어레이 구조(905, 1005 또는 1105))를 포함하는 장치는 제1 전극층, 제2 전극층, 및 이 제1 전극층과 제2 전극층 사이의 메모리 층, 제1 전극층 내의 복수의 제1 전극, 제2 전극층 내의 복수의 제2 전극, 및 메모리 층에 있는 메모리 재료 요소를 포함하는 스택을 포함할 수 있고, 메모리 재료 요소는 복수의 메모리 셀을 포함하도록 구성된다.
전술한 장치의 일부 예에서, 메모리 재료 요소는 2개의 메모리 셀을 포함하도록 구성된다. 전술한 장치의 일부 예에서, 메모리 재료 요소는 4개의 메모리 셀을 포함하도록 구성된다. 전술한 장치의 일부 예에서, 메모리 재료 요소는 복수의 유전체 플러그에 의해 천공된 메모리 재료 시트를 포함한다. 전술한 장치의 일부 예에서, 복수의 유전체 플러그는 제1 방향의 유전체 플러그의 제1 행 및 제1 방향과는 다른 제2 방향의 유전체 플러그의 제2 행을 포함한다. 전술한 장치의 일부 예에서, 유전체 플러그는 유전체 플러그의 제1 행 및 유전체 플러그의 제2 행에 공통이다. 전술한 장치의 일부 예에서, 메모리 재료 요소는 칼코게나이드 재료를 포함한다.
도 12는 메모리 셀의 2개 이상의 데크를 포함할 수 있고 본 발명의 제조 기술에 따라 형성될 수 있는 3D 교차점 메모리 어레이 구조(1205)의 일례를 도시한다. 어레이 구조(1205)는 메모리 셀의 2개의 데크(예를 들어, 상부 데크(1260-a) 및 하부 데크(1260-b))를 포함할 수 있다. 메모리 셀의 2개의 데크는 동시에 형성될 수 있는 제1 액세스 라인의 2개의 세트(예를 들어, 상부 데크(1260-a)는 하나의 세트의 워드 라인(1210-a 및 1210-b)을 포함하고, 하부 데크(1260-b)는 다른 세트의 워드 라인(1210-c 및 1210-d)을 포함함), 동시에 형성될 수 있는 메모리 재료(예를 들어, 메모리 층(1220-a 및 1220-b))의 2개의 메모리 층, 및 메모리 셀의 2개의 데크에 공통인 제2 액세스 라인(예를 들어, 비트 라인(1215))의 하나의 세트를 집합적으로 포함한다. 제1 액세스 라인(예를 들어, 워드 라인(1210))은 제1 방향(예를 들어, x-방향)으로 연장될 수 있는 반면, 제2 액세스 라인(예를 들어, 비트 라인(1215))은 제2의 상이한 방향(예를 들어, z-방향)으로 연장될 수 있다. 제1 액세스 라인의 세트의 각각의 제1 액세스 라인(예를 들어, 워드 라인(1210))은 제1 액세스 라인의 세트의 각 다른 제1 액세스 라인에 평행할 수 있고, 제2 액세스 라인의 세트의 각각의 제2 액세스 라인(예를 들어, 비트 라인(1215))은 제2 액세스 라인의 세트의 각 다른 제2 액세스 라인에 평행할 수 있다. 제1 액세스 라인(예를 들어, 워드 라인(1210))은 어레이 구조(1205)에 도시된 제2 액세스 라인(예를 들어, 비트 라인(1215))에 실질적으로 직교할 수 있다.
상부 데크(1260-a)는 워드 라인(1210-a 및 1210-b), 메모리 층(1220-a) 및 비트 라인(1215)을 포함하고, 하부 데크(1260-b)는 워드 라인(1210-c 및 1210-d), 메모리 층(1220-b) 및 비트 라인(1215)을 포함한다. 따라서, 비트 라인(1215)은 상부 데크(1260-a) 및 하부 데크(1260-b) 모두에 공통이다. 또한, 워드 라인(1210)은 제1 전극층(예를 들어, 도 3을 참조하여 설명된 층(315-a) 및 층(315-b), 도 5 내지 도 7을 참조하여 설명한 D1 층)에 형성된 제1 전도성 라인의 예일 수 있다. 유사하게, 비트 라인(1215)은 제2 전극 층(예를 들어, 도 3을 참조하여 설명된 층(325), 도 5 내지 도 7을 참조하여 설명된 D2 층)에 형성된 제2 전도성 라인의 예일 수 있다. 마지막으로, 메모리 층(1220)은 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a) 및 층(320-b), 도 5 내지 도 7을 참조하여 설명된 DM 층)의 예일 수 있다. 따라서, 상부 데크(1260-a)는 층(315-a), 층(320-a) 및 층(325)을 포함하는 복합 스택(305-a)의 제1 서브세트에 형성된 메모리 셀의 상부 데크에 대응할 수 있는 반면, 하부 데크(1260-b)는 층(325), 층(320-b) 및 층(315-b)을 포함하는 복합 스택(305-a)의 제2 서브세트에 형성된 메모리 셀의 하부 데크에 대응할 수 있다.
어레이 구조(1205)는 유전체 재료로 채워질 수 있는 층 내의 구조 사이의 수평(x 방향 또는 z 방향) 공간(예를 들어, 제1 전극 층 내의 워드 라인(1210-a)과 워드 라인(1210-b) 사이의 공간)을 나타낸다. 어레이 구조(1205)는 또한 단지 예시를 위한 목적으로 층 사이의 수직(y-방향) 공간, 예를 들어, 메모리 층(1220-a)과 워드 라인(1210-a 및 1210-b)을 포함하는 제1 전극 층 사이의 공간을 도시한다. 어레이 구조(1205)에 도시된 이러한 수직 공간은 실제 실시형태에서 존재하지 않을 수 있다. 일부 경우에, 메모리 층과 전극 층 사이의 인터페이스의 일부는 도 7을 참조하여 설명된 추가의 전극 재료(예를 들어, 탄소)와 같은 다른 재료를 포함할 수 있다.
어레이 구조(1205)는 메모리 셀의 2개의 각각의 데크에 대응하는 메모리 층(1220-a 및 1220-b)을 포함한다. 초기 층 스택(예를 들어, 도 3을 참조하여 설명된 스택(305-a))은 하나 이상의 메모리 층(1220)을 포함할 수 있다. 초기 스택의 일부로서 하나 이상의 메모리 층(1220)은, 자리표시자 재료의 시트를 포함할 수 있다. 일부 경우에, 자리표시자 재료는 도 5를 참조하여 설명된 제3 유전체 재료일 수 있다. 일부 경우에, 메모리 층(1220)은, 어레이 구조(1205)를 구축하기 위한 처리 단계를 완료한 후, 복수의 메모리 재료 요소를 포함할 수 있고, 각각의 메모리 재료 요소는 다이어그램(1206)에 도시된 바와 같이 3D 쐐기 형상(3D wedge shape)이다.
도 12는 16개의 3D 쐐기형(예를 들어, 적어도 2개의 편평한 표면과 적어도 1개의 만곡된 표면) 메모리 재료 요소(예를 들어, 메모리 재료 요소(1235))를 포함하는 격리된 메모리 층(1220)을 도시하는 다이어그램(1206)을 포함한다. 다이어그램(1206)의 3D 쐐기형 메모리 재료 요소(1135-a 내지 1135-h)는 어레이 구조(1205)의 메모리 층(1220-a)에 도시된 바와 같이 8개의 3D 쐐기형 메모리 재료 요소에 대응할 수 있다.
전체적으로 (또는 실질적으로 전체적으로) 각각의 3D 쐐기형 메모리 재료 요소는 메모리 셀(105)을 포함할 수 있고, 제1 액세스 라인 및 제2 액세스 라인과 함께 동작할 수 있다. 따라서, 전체적으로 메모리 재료 요소(1235-a)의 영역(예를 들어, 3D 쐐기형 메모리 재료 요소의 탑다운 뷰에 대응하는 영역)은 셀 영역(1225)(예를 들어, 셀 영역(1225-a))으로 지칭될 수 있고, 제1 액세스 라인(예를 들어, 워드 라인(1210-a))과 제2 액세스 라인(예를 들어, 비트 라인(1215-a))이 토폴로지적으로 교차하는 메모리 층(1220) 내에 위치될 수 있다. 셀 영역(1225)은 도 4를 참조하여 설명된 교차점(465)(예를 들어, 액세스 라인의 폭과 연관된 교차점의 영역)에 대응할 수 있다. 또한, 셀 영역(1225)은 도 8에서 설명된 셀 영역(841) 또는 셀 영역(881)의 일례일 수 있다.
또한, 셀 영역(1225) 및 메모리 층(1220)의 두께(예를 들어, 3D 쐐기형 메모리 재료 요소(1235-a)의 두께)는 셀 볼륨(1226)을 규정할 수 있다. 셀 볼륨(1226)은 메모리 셀(105)로서 기능하는 메모리 재료의 볼륨을 지칭할 수 있다. 일부 경우에, 메모리 재료는 상이한 결정학적 위상을 포함할 수 있고, 상이한 결정학적 위상은 상이한 논리 상태에 대응할 수 있다. 다른 경우에, 메모리 재료는 상이한 국부 조성을 포함할 수 있고, 상이한 국부 조성은 상이한 논리 상태에 대응할 수 있다. 일부 경우에, 액세스 라인과 연관된 전기적 동작(예를 들어, 워드 라인과 비트 라인의 전압 차이)은 전체 셀 볼륨(1226)(또는 실질적으로 전체 셀 볼륨(1226))에 포함된 메모리 재료의 결정학적 위상(또는 메모리 재료의 국부 조성)을 변경할 수 있다. 일부 경우에, 메모리 셀(105)의 셀 볼륨(1226)은 메모리 셀(105)의 활성 셀 볼륨으로 지칭될 수 있다.
3D 쐐기형 메모리 재료 요소들 각각은 도 7을 참조하여 설명된 워드 라인 및 비트 라인 또는 개재 전극 재료(예를 들어, 탄소)로 결합된 표면을 제외한 모든 면에서 물리적 분리(예를 들어, 다이어그램(1206)에 도시된 유전체 재료로 채워진 각각의 채널(1236-a 내지 1236-d))로 둘러싸일 수 있고, 즉, 각각의 3D 쐐기형 메모리 재료 요소는 완전히 물리적으로 제한될 수 있다(예를 들어, 활성 셀 볼륨(1226)의 무시할 수 있는 전기적 제한일 수 있다). 또한, 3D 쐐기형 메모리 재료 요소의 영역(예를 들어, 3D 쐐기형 메모리 재료 요소(1235)의 탑다운 뷰에 대응하는 영역)은 교차하는 액세스 라인(예를 들어, 워드 라인 및 비트 라인)에 대응하는 영역에 대략 대응할 수 있다.
일부 경우에, 활성 셀 볼륨의 물리적 제한에 의해 규정된 메모리 재료를 포함하는 메모리 셀(105)은 메모리 셀 동작 동안 다양한 바람직하지 않은 현상(예를 들어, 방해)에 덜 취약할 수 있다. 예를 들어, 어레이 구조(1205)의 메모리 셀(105)은 물리적 제한(예를 들어, 완전한 물리적 제한)의 4개의 인터페이스와, 전기적 제한의 인터페이스가 없는 것(또는 무시할 수 있는 인터페이스)에 의해 규정된 활성 셀 볼륨을 포함한다. 대조적으로, 어레이 구조(1105)의 메모리 셀(105)은 물리적 제한의 3개의 인터페이스 및 전기적 제한의 하나의 인터페이스에 의해 규정된 활성 셀 볼륨을 포함한다. 따라서, 어레이 구조(1205)의 메모리 셀(105)은 어레이 구조(1105)의 메모리 셀(105)(및 어레이 구조(1005)의 메모리 셀(105) 또는 어레이 구조(905)의 메모리 셀(105))보다 바람직하지 않은 현상에 덜 취약할 수 있다.
도 12는 또한 레이아웃(1207)을 도시한다. 레이아웃(1207)은 도 8을 참조하여 설명된 레이아웃(805)의 일례일 수 있고, 비아의 패턴이 다수의 메모리 층(예를 들어, 도 3을 참조하여 설명된 층(320-a), 층(320-b)) 각각 내에 하나 이상의 3D 쐐기형 메모리 재료 요소를 형성할 수 있는 방식을 도시할 수 있다. 도 4a를 참조하여 설명된 비아(예를 들어, 비아(410))는 메모리 층에서 자리표시자 재료(예를 들어, 유전체 재료)에 공동(예를 들어, 공동(415))을 형성하는 데 사용될 수 있고, 공동은 충전재 재료(예를 들어, 메모리 재료)로 채워질 수 있다. 따라서, 충전재 재료가 메모리 재료인 경우 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 3D 디스크가 메모리 층(예를 들어, 층(320-a), 층(320-b))에 형성될 수 있고, 즉, 메모리 층에서 자리표시자 재료(예를 들어, 제3 유전체 재료)의 일부가 메모리 재료(예를 들어, 칼코게나이드 재료(220))의 디스크로 대체될 수 있다. 이어서, 메모리 재료의 디스크는 메모리 층에 채널(예를 들어, 채널(420)과 같은 채널)을 형성하기 위해 비아 세트를 사용함으로써 임의의 수의 세그먼트로 절단(예를 들어, 분리)될 수 있으며, 여기서 채널은 메모리 재료의 디스크를 다수의 이산 메모리 재료 요소로 교차(이에 따라 분리, 분할, 절단)한다. 메모리 재료의 디스크를 절단하는 채널은 유전체 재료로 채워질 수 있다.
레이아웃(1207)을 사용하는 도시된 예에서, 비아에 공통인 비아(예를 들어, 다른 공통 비아와 마찬가지로 레이아웃(1207)에서 어두운 음영의 비아로 도시된 비아(1240-a))의 다수의 세트(예를 들어, 행)가 일부 경우에 하나 이상의 메모리 층(예를 들어, 메모리 층(320-a 또는 320-b)) 각각에서 공동을 동시에 형성하는 데 사용될 수 있다. 다시 말해, 비아는 자리표시자 재료를 포함하는 메모리 층 내에 공동을 형성하는 데 사용될 수 있다. 공동의 크기는 공동의 일부가 각각 y 방향으로 공동 위 및 아래에 있을 수 있는 워드 라인 및 비트 라인의 단면 영역(예를 들어, 워드 라인과 비트 라인이 토폴로지적으로 교차하는 부분)과 x 또는 z 방향으로 오버랩될 수 있도록 (예를 들어, 도 3 내지 도 7을 참조하여 설명된 등방성 에칭 단계에 의해 제거될 자리표시자 재료의 양과 함께 연관된 비아 폭을 결정함으로써) 구성될 수 있다. 이어서, 메모리 재료(예를 들어, 칼코게나이드 재료(220))가 공동을 채울 수 있고, 이에 의해 각 공동 내에 메모리 재료(1245)의 3D 디스크(예를 들어, 메모리 재료로 채워진 3D 디스크)를 생성할 수 있다. 따라서, 각각의 3D 디스크(1245)(예를 들어, 3D 디스크(1245-a 내지 1245-d))의 크기는 3D 디스크(1245)를 생성하기 위해 채워진 공동의 크기를 나타낼 수 있다.
이어서, 예를 들어, 5개의 비아(1241-a 및 1241-b)의 그룹 중에서 제1 비아의 하나 이상의 세트로서, 제1 비아의 각각의 세트는 수직 방향(z-방향)으로 일렬로 배열된, 제1 비아의 하나 이상의 세트는 일부 경우에 3D 디스크(1245)를 포함하는 메모리 층(예를 들어, 메모리 층(320-a 또는 320-b)) 내에 유전체 재료로 채워진 제1 수의 제1 채널을 (예를 들어, 도 4를 참조하여 설명된 기술을 사용하여) 동시에 형성하는데 사용될 수 있다. 제1 채널을 형성하는 것은 제1 비아의 대응하는 세트를 사용하여 각각의 3D 디스크(1245)로부터 메모리 재료의 일부를 제거하는 것을 포함할 수 있다. 그 결과, 각각의 3D 디스크는 2개의 부분으로 분리(예를 들어, 이등분)될 수 있다. 다시 말해, 제1 채널은 메모리 재료의 3D 디스크를 z 축을 따라 메모리 층에서 이산 메모리 재료 요소로 분리할 수 있다.
일부 경우에, 메모리 재료의 3D 디스크(1245)의 메모리 재료의 일부는 메모리 재료의 링이 메모리 층에 형성될 수 있도록 제1 채널을 형성하기 전에, 3D 디스크(1245) 및 선행 공동을 형성하는 데 사용된 비아를 사용하여 제거될 수 있다. 메모리 재료의 링은 3D 디스크(1245)에 사용된 비아의 수직축(예를 들어, y 방향, 기판에 대한 수직축)을 둘러쌀 수 있다. 후속적으로, 제1 채널을 형성하면 메모리 재료의 링을 z 축을 따라 메모리 층에서 이산 메모리 재료 요소로 분리(예를 들어, 이등분)할 수 있다.
또한, 하나 이상의 제2 비아 세트로서, 각각의 제2 비아 세트는 수평 방향(x-방향)으로 일렬로 배열된, 하나 이상의 제2 비아 세트, 예를 들어, 5개의 비아(1241-c 및 1241-d)의 그룹은 일부 경우에 메모리 층 내에 유전체 재료로 채워진 제2 수의 수평 채널을 (예를 들어, 도 4를 참조하여 설명된 기술을 사용하여) 동시에 형성하는 데 사용될 수 있다. 제2 채널을 형성하는 것은 대응하는 제2 비아 세트를 사용하여 각각의 3D 디스크(1245)로부터 메모리 재료의 추가 부분을 제거하는 것을 포함할 수 있다. 결과적으로, 대응하는 제1 채널을 형성한 것으로부터 발생된 3D 디스크(1245)의 2개의 이산 부분(예를 들어, 세그먼트) 각각은 x 축을 따라 더 분리(예를 들어, 이등분)될 수 있으며, 이에 의해 메모리 재료의 각각의 디스크(1245)(또는 적용 가능한 경우 링)로부터 4개의 이산 쐐기형 메모리 재료 요소를 생성할 수 있다. 다시 말해, 유전체 재료로 채워진 제2 채널은 메모리 재료로 채워진 3D 디스크(1245)의 메모리 재료를 x 축을 따라 메모리 층에서 추가적인 이산 메모리 재료 요소로 분리(예를 들어, 이등분)한다.
따라서, 2개의 비아 세트, 예를 들어, 제1 비아 세트 및 제2 비아 세트를 사용하여 유전체 재료로 채워진 수직(z-방향) 및 수평(x-방향) 채널을 형성하면 각각의 3D 디스크(1245)를 4개의 3D 쐐기형 메모리 재료 요소로 분할(예를 들어, 분리, 절단, 분할)할 수 있다. 4개의 3D 쐐기형 메모리 재료 요소 각각은 만곡된 표면(예를 들어, 다이어그램(1206)에 도시된 표면(1260))을 가질 수 있다. 메모리 재료의 만곡된 표면은 만곡된 외부 표면을 가질 수 있는 공동을 메모리 재료로 채운 결과일 수 있다. 추가적으로, 4개의 3D 쐐기형 메모리 재료 요소 각각은 하나 이상의 평탄화된 표면(예를 들어, 다이어그램(1206)에 도시된 표면(1265))을 가질 수 있다.
일부 경우에, 스택(예를 들어, 스택(305-a))의 상부층(예를 들어, 층(310))은 제1 비아 세트와 제2 비아 세트를 모두 포함하는 비아 패턴을 포함할 수 있으며, 따라서 포토리소그래피 단계 및 이방성 에칭 단계의 결과로 2차원 매트릭스에 비아 세트를 형성하여 상부층에 비아의 2D 매트릭스 패턴을 생성할 수 있다. 일부 경우에, 상부층은 도 3 내지 도 7를 참조하여 설명된 다양한 처리 단계를 통해 비아(예를 들어, 2D 매트릭스의 비아)의 패턴을 유지할 수 있는 하드마스크 재료를 포함할 수 있다. 이와 같이, 채널을 형성하기 위한 처리 단계는 양방향(예를 들어, 수평 및 수직 방향, 즉 x-방향 및 z-방향)으로 채널(예를 들어, 유전체 재료로 채워진 채널(1236-a 내지 1236-d))을 동시에 형성할 수 있고, 메모리 재료의 3D 디스크(예를 들어, 3D 디스크(1245)) 각각으로부터 4개의 3D 쐐기형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1235))를 생성할 수 있다.
복수의 3D 쐐기형 메모리 재료 요소(예를 들어, 다이어그램(1206)의 메모리 재료 요소(1235), 레이아웃(1207)의 메모리 재료 요소(1250-a))를 형성하는 데 사용된 것과 동일한 비아 세트(예를 들어, 제1 비아 세트 및 제2 비아 세트)를 사용하여 예를 들어, 도 8의 레이아웃(850) 및 레이아웃(855)을 참조하여 설명된 전극 층에서 액세스 라인(예를 들어, 워드 라인(1210) 및 비트 라인(1215))의 세트를 형성할 수 있는 것으로 이해된다. 예를 들어, 수평 방향으로 일렬로 배열된 제1 비아 세트(예를 들어, 5개의 비아(1241-c 및 1241-d)의 그룹)는 메모리 층(예를 들어, 메모리 층(320-a))에서 메모리 재료의 3D 디스크를 분리하고 전극 층(예를 들어, 전극 층(315-a) 또는 전극 층(315-b))에서 전극 재료의 제1 수의 루프를 형성하여 제1 액세스 라인(예를 들어, 워드 라인(1210))을 형성하는 데 사용될 수 있다.
또한, 레이아웃(1207)의 각각의 3D 쐐기형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1250-a))는 워드 라인(1210-e)과 비트 라인(예를 들어, 1215-b)이 토폴로지적으로 교차하는 영역에 대응할 수 있으며, 메모리 재료 요소는 전체적으로(실질적인 전체적으로) 메모리 셀(105)로서 기능하도록 구성될 수 있다. 따라서, 교차하는 액세스 라인(예를 들어, 워드 라인(1210-e) 및 비트 라인(1215-b))에 대응하는 영역은 어레이 구조(1205)의 셀 영역(1225)에 대응(실질적으로 대응)할 수 있다. 다시 말해, 각각의 쐐기형 메모리 재료 요소는 하나의 메모리 셀(105)을 지지할 수 있다. 또한, 각각의 쐐기형 메모리 재료 요소(예를 들어, 메모리 재료 요소(1235 또는 1250))는 2개의 전극, 예를 들어, 레이아웃(1207)에 도시된 워드 라인(1210-e) 및 비트 라인(1215-b), 또는 어레이 구조(1205)에 도시된 워드 라인(1210-a) 및 비트 라인(1215-a)과 결합될 수 있다. 일부 경우에, 각각의 쐐기형 메모리 재료 요소는 등각 라이너(예를 들어, 도 7을 참조하여 설명된 탄소 기반 재료)를 통해 하나의 제1 전극 및 하나의 제2 전극과 결합될 수 있다.
일부 경우에, 3D 교차점 메모리 어레이 구조(예를 들어, 도 12를 참조하여 설명된 제조 기술을 사용하여 구축될 수 있는 어레이 구조(1205))를 포함하는 장치는 제1 층, 메모리 층 및 제2 층, 이 제1 층과 제2 층 사이의 메모리 층, 제1 층 내의 복수의 제1 전극, 제2 층 내의 복수의 제2 전극, 및 메모리 층 내의 복수의 메모리 재료 요소를 포함하는 스택을 포함할 수 있고, 각각의 메모리 재료 요소는 만곡된 표면을 갖는다.
전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 평탄화된 표면을 갖는다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 하나의 제1 전극 및 하나의 제2 전극과 결합된다. 전술한 장치의 일부 예에서, 메모리 재료 요소는 등각 라이너를 통해 하나의 제1 전극 및 하나의 제2 전극과 결합된다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 단일 메모리 셀을 포함하도록 구성된다. 전술한 장치의 일부 예에서, 각각의 메모리 재료 요소는 칼코게나이드 재료를 포함한다. 위에서 설명된 장치의 일부 예에서, 복수의 제1 전극의 각각의 제1 전극은 복수의 제1 전극의 각 다른 제1 전극에 평행하고, 복수의 제2 전극의 각각의 제2 전극은 복수의 제2 전극의 각 다른 제2 전극에 평행하다.
도 13 내지 도 14는 예를 들어 도 2에 도시된 메모리 어레이(202)의 예와 같은 3D 메모리 어레이를 만드는 데 사용될 수 있는 본 발명의 제조 기술에 따라 소켓을 형성하는 다양한 양태를 도시한다. 3D 메모리 어레이 아키텍처의 맥락에서, 소켓 영역은 메모리 어레이와 메모리 장치의 다른 구성 요소(예를 들어, 도 1을 참조하여 설명된 행 디코더(120), 감지 구성 요소(125) 또는 열 디코더(130)) 사이의 다양한 상호 연결을 포함할 수 있다. 일부 경우에, 소켓 영역은 (예를 들어, 전도성 재료의 루프(450)를 액세스 라인으로 구성될 수 있는 다수의 별개의 세그먼트로 분리하는) 전기적으로 격리하기 위한 목적으로 생성된 피처(예를 들어, 갭)를 포함할 수 있다.
본 명세서에 설명된 제조 기술은 비아(예를 들어, 액세스 비아) 패턴의 서브세트를 사용하는 것을 포함할 수 있으며, 여기서 비아의 패턴은 또한 메모리 셀의 2개 이상의 데크를 동시에 형성하는 데 사용될 수 있으며, 각 데크는 액세스 라인 및 메모리 셀을 포함하는 3D 교차점 구조를 포함한다. 비아 패턴의 서브세트는 액세스 라인 재료의 각각의 루프가 적어도 2개의 별개의 액세스 라인을 형성할 수 있도록 액세스 라인 재료의 루프(예를 들어, 도 4b를 참조하여 설명된 루프(455) 또는 루프(460))를 분리(예를 들어, 복수의 별개 부분으로 분할)하는 데 사용될 수 있다. 일부 경우에, 비아의 서브세트는 또한 메모리 장치의 다른 구성 요소(예를 들어, 행 디코더(120), 감지 구성 요소(125), 또는 열 디코더(130))의 다양한 노드에 액세스 라인(예를 들어, 워드 라인, 비트 라인)을 연결하는 데 사용될 수 있다.
도 13은 본 발명에 따라 메모리 셀의 2개 이상의 데크를 포함할 수 있는 3D 교차점 메모리 어레이의 소켓 영역의 예시적인 레이아웃(1301)을 도시한다. 레이아웃(1301)은 제1 비아의 그룹으로서, 각각의 제1 비아의 그룹은 수평 방향(x-방향)으로 일렬로 배열된, 제1 비아 그룹(예를 들어, 제1 비아의 그룹(1340-a, 1340-b, 1340-c)), 및 제2 비아 그룹으로서, 각각의 제2 비아 그룹은 수직 방향(y-방향)으로 일렬로 배열된, 제2 비아의 그룹(예를 들어, 제2 비아의 그룹(1341-a, 1341-b, 1341-c))을 포함하는 비아의 2D 매트릭스를 도시한다. 레이아웃(1301)은 또한 제1 개구(예를 들어, 개구(1350-a 내지 1350-c))의 패턴 및 제2 개구(예를 들어, 개구(1360-a 내지 1360-b))의 패턴을 도시한다.
각각의 제1 비아 그룹은 스택의 각 제1 층(예를 들어, 도 3을 참조하여 설명된 층(315-a) 및 층(315-b))에서 수평 방향(x 방향)(예를 들어, 워드 라인(1310-a) 및 워드 라인(1310-b))으로 연장되는 액세스 라인을 형성하는 데 사용되었을 수 있다. 예를 들면, 제1 비아(1340-a) 그룹은 스택의 각 제1 층에서 워드 라인(1310-a) 및 워드 라인(1310-b)을 형성하는 데 사용되었을 수 있다. 이와 같이, 예시적인 레이아웃(1301)은 워드 라인(예를 들어, 수평 방향으로 연장되는 액세스 라인)에 대한 소켓 영역을 도시할 수 있다. 일부 경우에, 수직 방향(y 방향)으로 연장되는 액세스 라인(예를 들어, 비트 라인)이 워드 라인을 위한 소켓 영역에 없을 수 있다. 유사하게, 비트 라인을 위한 소켓 영역은 유사한 기술을 사용하여 3D 교차점 메모리 어레이의 다른 영역에 형성(도시되지 않음)될 수 있다. 일부 경우에, 워드 라인은 비트 라인을 위한 소켓 영역에 없을 수 있다.
제1 개구(예를 들어, 개구(1350-a))는 제1 소켓 마스크(예를 들어, SM1 마스크)를 사용하여 생성된 제1 개구의 패턴의 일부일 수 있다. SM1 마스크는 스택의 상부(예를 들어, 노출된) 층에 소정 수의 제1 개구(예를 들어, 포토레지스트의 없음 또는 하드마스크 재료의 없음에 대응하는 각각의 개구)를 형성하는 데 사용될 수 있으며, 이는 스택의 하나 이상의 하부(예를 들어, 매립된) 층에서 구조를 형성하는 것을 용이하게 할 수 있다. 스택은 임의의 수의 전극 층 및 메모리 층을 포함할 수 있다. 제1 개구(예를 들어, 개구(1350-a))는 비아(예를 들어, 비아(1342-a))와 오버랩될 수 있다. 레이아웃(1301)에 도시된 제1 개구는 제1 비아 및 제2 비아에 비해 완화된 설계 규칙을 가질 수 있고, 예를 들어, 제1 개구의 크기 또는 제1 개구 사이의 거리는 비아의 크기 또는 비아 사이의 거리보다 더 클 수 있다.
제1 개구는 소켓을 형성하기 위해 상이한 기하학적 형상의 비아로서 (예를 들어, 제1 비아 또는 제2 비아보다 더 큰 비아로서) 기능할 수 있고, 또는 하나 이상의 제1 비아 또는 제2 비아를 격리시킬 수 있다(예를 들어, 하나 이상의 제1 비아 또는 제2 비아를 후속 처리 단계에서 액세스 가능하게 하면서, 하나 이상의 다른 제1 비아 또는 제2 비아를 후속 처리 단계에서 액세스 가능하지 않게 할 수 있다). 일부 경우에, 제1 개구는 타깃 전극을 이방성으로 에칭함으로써 타깃 전극에 갭을 형성하여, 이에 의해 타깃 전극을 2개의 별개의 전극(예를 들어, 2개의 별개 액세스 라인)으로 분할하는 데 사용될 수 있다. 예를 들어, 개구(1350-a)는 워드 라인(1310-d)의 전극 재료뿐만 아니라 워드 라인(1310-c)의 전극 재료를 통해 이방성으로 에칭하는 것에 의해 워드 라인(1310-c) 및 워드 라인(1310-d)에 갭을 생성할 수 있다. 워드 라인(1310-c)은 제1 비아(1340-b) 그룹을 사용하여 형성되었을 수 있고, 워드 라인(1310-d)은 제2 비아(1340-c) 그룹을 사용하여 형성되었을 수 있다. 워드 라인(1310-c)은 워드 라인(1310-d)에 평행(또는 실질적으로 평행)할 수 있다.
다른 경우에, 제1 개구(예를 들어, 개구(1350-a))는 제1 개구가 오버랩되는 비아를 통해 제2 비아 홀(예를 들어, 제2 비아(1341-c)의 그룹에 포함될 수 있는 비아(1342-a))을 형성함으로써 타깃 전극에 갭이 형성되는 것을 용이하게 할 수 있다. 제2 비아 홀(예를 들어, 비아(1342-a)에 대응하는 제2 비아 홀)은 갭이 생성될 타깃 전극을 포함하는 타깃 층까지 스택을 통해 연장될 수 있다. 이어서, 타깃 전극의 일부는 예를 들어 등방성 에칭 단계를 사용하여 제2 비아 홀을 통해 그리고 오버랩되는 제1 개구를 통해 제거될 수 있다. 이와 같이, 타깃 전극(예를 들어, 타깃 층의 액세스 라인)은 서로 격리된 적어도 2개의 별개의 세그먼트로 분리될 수 있다.
제1 개구(예를 들어, 개구(1350))를 사용하여 타깃 전극에 갭을 생성하여 전극 층에서 타깃 전극 재료를 통해 이방성으로 에칭하거나, 제1 개구(예를 들어, 개구(1350))를 사용하여 제1 개구가 오버랩되는 비아에 대응하는 제2 비아 홀(예를 들어, 비아(1342-a)에 대응하는 제2 비아 홀)을 생성하고 전극 층(예를 들어, 타깃 전극 재료를 포함하는 전극 층)에서 타깃 전극 재료를 등방성으로 에칭한 결과, 액세스 라인(예를 들어, 타깃 전극 재료를 포함하는 전극)은 전극 층에서 동일 선상의 액세스 라인으로부터 격리될 수 있다. 예를 들어, 워드 라인(1310-c)(예를 들어, 액세스 라인)은 개구(1350-a)에 대해 적어도 2개의 세그먼트, 즉 좌측 세그먼트(예를 들어, 세그먼트(1310-c1))와 우측 세그먼트(예를 들어, 세그먼트(1310-c2))를 가질 수 있고, 좌측 세그먼트는 우측 세그먼트와 격리되어 우측 세그먼트와 동일 선상에 있을 수 있다(예를 들어, 동일 선상의 액세스 라인일 수 있다). 일부 경우에, 복수의 제1 전극(예를 들어, 워드 라인)의 서브 세트는 제1 전극에 갭을 생성한 결과 공통 길이방향 축을 가질 수 있다.
제2 개구(예를 들어, 개구(1360-a))는 소정 수의 제2 개구(예를 들어, 포토레지스트의 없음 또는 하드마스크 재료의 없음)를 규정하는 제2 소켓 마스크(SM2 마스크)를 사용하여 생성된 제2 개구 패턴의 일부일 수 있다. SM2 마스크는 스택의 상부 (예를 들어, 노출된) 층에 소정 수의 제2 개구(예를 들어, 포토레지스트의 없음 또는 하드마스크 재료의 없음에 대응하는 각각의 개구)를 형성하는 데 사용될 수 있으며, 이는 스택의 하나 이상의 하부 (예를 들어, 매립된) 층에 구조를 형성하는 것을 촉진할 수 있다. 스택은 임의의 수의 전극 층 및 메모리 층을 포함할 수 있다. 제2 개구(예를 들어, 개구(1360-a))는 한 쌍의 액세스 라인을 형성하는 데 사용되었을 수 있는 하나 이상의 비아(예를 들어, 비아(1342-b), 비아(1342-c))와 오버랩될 수 있다. 예를 들어, 비아(1342-b)(및 비아(1342-c))는 워드 라인(1310-c 및 1310-e)을 형성하는 데 사용되었을 수 있는 제1 비아 그룹(예를 들어, 제1 비아(1340-b) 그룹)의 일부일 수 있다. 레이아웃(1301)에 도시된 제2 개구는 제1 비아 및 제2 비아에 비해 완화된 설계 규칙을 가질 수 있고, 예를 들어, 제2 개구의 크기 또는 제2 개구 사이의 거리는 비아의 크기 또는 비아 사이의 거리보다 더 클 수 있다.
일부 경우에, 제2 개구는, 스택 아래에 위치될 수 있고 스택과 접촉할 수 있는 (예를 들어, 하드마스크 재료와 같은 에칭-정지 재료를 포함할 수 있는 스택의 최하위 층과 접촉할 수 있는) 전도성 요소와 스택 내의 소정 수의 액세스 라인(예를 들어, 전극) 사이에 연결부(예를 들어, 상호 연결부)를 만드는 데 사용될 수 있다. 스택은 타깃 전극 재료를 포함하는 전극 층(예를 들어, 전극 층은 전극 재료를 포함하는 액세스 라인을 포함할 수 있음) 및 메모리 층을 포함할 수 있다. 전도성 요소는 메모리 디바이스의 회로 구성 요소의 노드(예를 들어, 행 디코더(120)의 출력 노드, 감지 구성 요소(125)의 입력 노드)에 대응할 수 있다. 일부 경우에, 이러한 회로 구성 요소는 기판(예를 들어, 도 2를 참조하여 설명된 기판(204)) 또는 스택 아래의 다른 층에 배치될 수 있다. 전도성 요소는 소정 수의 금속 층 및 이들 금속 층 사이의 상호 연결부를 통해 회로 구성 요소에 연결될 수 있다.
일부 경우에, 제2 개구(예를 들어, 개구(1360-a))는 전도성 요소에 도달하기 위해 스택을 통해 연장되는 비아 홀을 형성하는 것을 용이하게 할 수 있다. 비아 홀은 제2 개구가 오버랩(예를 들어, 개구(1360-a))될 수 있는 비아(예를 들어, 비아(1342-b), 비아(1342-c))에 대응할 수 있다. 전도성 재료는 전도성 요소와 결합되는 전도성 플러그를 형성하기 위해 비아 홀을 채울 수 있다. 또한, 전도성 플러그는 스택 내의 타깃 전극(예를 들어, 워드 라인, 비트 라인)에 결합되어, 타깃 전극은 전도성 플러그에 의해 메모리 디바이스의 회로 구성 요소의 전도성 요소와 전기적으로 결합될 수 있다.
도 14는 본 발명의 제조 기술에 따라 스택의 타깃 층에서 타깃 전극과 전도성 요소 사이에 연결부를 만드는 예시적인 방법을 도시한다. 스택은 본 발명에 따라 2개 이상의 메모리 셀 데크를 포함할 수 있는 3D 교차점 메모리 어레이 구조를 포함할 수 있다. 도 14는 본 명세서에 설명된 제조 기술의 도시된 예로서 다이어그램(1401, 1402 및 1403)을 도시한다. 도 14의 층 스택은 도 5 및 도 6을 참조하여 설명된 스택(예를 들어, 도 3을 참조하여 설명된 스택(305))과 같은 스택에 대응할 수 있다. 예를 들어, 도 14의 층 스택은 메모리 셀의 2개의 데크를 포함할 수 있고, 메모리 셀의 각각의 데크는 워드 라인(예를 들어, 상부 데크(945-a)의 워드 라인(910-a 및 910-b) 또는 하부 데크(945-b)의 워드 라인(910-c 및 910-d))의 하나의 세트와 비트 라인(예를 들어, 메모리 셀의 2개의 데크에 공통일 수 있는 비트 라인(915))의 하나의 세트를 포함할 수 있다.
본 명세서에 설명된 제조 기술은 스택(예를 들어, 스택(305))의 임의의 타깃 층에서 임의의 타깃 전극과 전도성 요소 사이에 연결부를 만드는 데 사용될 수 있다. 예를 들어, 다이어그램(1401)은 상부 데크의 워드 라인(예를 들어, 상부 데크(945-a)의 워드 라인(910-a))과 전도성 요소(예를 들어, 전도성 요소(1450)) 사이에 연결부를 만드는 것을 도시하는 반면, 다이어그램(1403)은 하부 데크의 워드 라인(예를 들어, 하부 데크(945-b)의 워드 라인(910-c))과 전도성 요소(예를 들어, 전도성 요소(1450)) 사이에 연결부를 만드는 것을 도시한다. 유사하게, 다이어그램(1402)은 비트 라인(예를 들어, 상부 데크(945-a) 및 하부 데크(945-b) 모두에 공통일 수 있는 비트 라인(915))과 전도성 요소(예를 들어, 전도성 요소(1450)) 사이에 연결부를 만드는 것을 도시한다. 일부 경우에, 워드 라인을 위한 소켓 영역(예를 들어, 워드 라인과 전도성 요소 사이에 연결이 이루어지는 영역)은 비트 라인을 위한 소켓 영역이 위치될 수 있는 영역(예를 들어, 비트 라인과 전도성 요소 사이에 연결이 이루어지는 영역)과 3D 교차점 메모리 어레이의 다른 영역에 위치될 수 있다.
다이어그램(1401)은 타깃 전극(예를 들어, D1 층(1415-a)의 타깃 전극(1416-a))과 전도성 요소(예를 들어, 전도성 요소(1405)) 사이에 연결부를 만드는 방법을 도시한다. 타깃 전극(1416-a)은 메모리 셀의 상부 데크의 워드 라인(910)(예를 들어, 워드 라인(910-a))의 일례일 수 있고, 예를 들어, 메모리 셀의 상부 데크는 메모리 장치에서 메모리 셀의 하나 이상의 다른 데크 위에 있을 수 있다.
처리 단계(1450)에서, 비아 홀이 스택을 통해 형성될 수 있다. 비아 홀은 비아 패턴(예를 들어, 도 5 및 도 6을 참조하여 설명된 HM 층의 비아 형상)에 포함된 비아를 이용하여 형성될 수 있고, 제2 개구(예를 들어, 도 13을 참조하여 설명된 개구(1360-a))는 비아 홀을 형성하는 데 사용된 비아와 오버랩될 수 있다. 비아 홀은 스택을 통해 전도성 요소(1405)까지 연장될 수 있다. 이어서 전도성 재료는 비아 홀을 채울 수 있다. 일부 경우에, 비아 홀을 채우는 전도성 재료는 전극 재료와 동일할 수 있고, 예를 들어, 비아 홀을 채우는 전도성 재료 및 스택의 타깃 전극은 일부 경우에 동일한 전도성 재료를 포함할 수 있다. 일부 경우에, 전도성 재료로 채워진 비아 홀은 전도성 플러그(예를 들어, 플러그(1421))로 지칭될 수 있다. 다이어그램(1401)의 단계(1450)에서 도시된 구조는 후속적으로 비아 홀이 형성되고 전도성 재료로 채워진 후에 다이어그램(502)의 단계(530)에서 도시된 구조에 대응할 수 있다.
처리 단계(1455)에서, 에칭 단계는 비아 홀과 타깃 전극(예를 들어, 타깃 전극(1416-a)) 사이에 개재된 유전체 버퍼(예를 들어, 버퍼(1430))를 노출시키기 위해 비아 홀로부터 전도성 재료의 일부를 제거할 수 있다. 이어서, 에칭 단계(예를 들어, 등방성 에칭 단계)는 타깃 전극(예를 들어, 타깃 전극(1416-a))을 노출시키기 위해 유전체 버퍼(1430)를 (예를 들어, 화학적 선택성을 통해) 제거할 수 있다. 타깃 전극(예를 들어, 타깃 전극(1416-a))을 노출시키는 유전체 버퍼(1430)를 제거하면 타깃 전극 층(예를 들어, D1 층(1415-a)) 내의 제2 타깃 전극(예를 들어, 타깃 전극(1416-b))을 동시에 노출시킬 수 있다. 또한, 제2 타깃 전극(예를 들어, 타깃 전극(1416-b))은 타깃 전극(예를 들어, 타깃 전극(1416-a))에 대해 비아 홀의 반대쪽에 위치될 수 있다. 예를 들어, 처리 단계(1450)에서 비아 홀을 형성하는 데 사용된 비아는 타깃 전극 및 제2 타깃 전극(예를 들어, 도 5를 참조하여 위에서 설명된 바와 같이 형성되었을 수 있는 타깃 전극(1416-a) 및 타깃 전극(1416-b))을 형성하기 위해 이전에 사용되었을 수 있고, 따라서 처리 단계(1450)에서 형성된 비아 홀은 타깃 전극과 제2 타깃 전극 사이에 개재될 수 있다.
처리 단계(1460)에서, 전도성 재료는 처리 단계(1455)에서 비아 홀에 생성된 공간을 채워서, 이에 의해 전도성 플러그(예를 들어, 플러그(1421-a))를 통해 타깃 전극(1416-a)(및 제2 타깃 전극(1416-b))을 전도성 요소(1405)와 결합시킬 수 있다. 처리 단계(1460)의 완료 시, 전도성 플러그(1421-a)(예를 들어, 전도성 재료로 채워진 비아 홀)는 메모리 층(예를 들어, 메모리 층(1420))에서 제1 폭(예를 들어, 직경(1422-a))을 가질 수 있고, 전극 층(예를 들어, D1 층(1425-a))에서 제2 폭(예를 들어, 직경(1423-a))을 가질 수 있다. 제2 폭(예를 들어, 직경(1423-a))은 제1 폭(예를 들어, 직경(1422-a))보다 더 클 수 있다.
일부 경우에, 처리 단계(1460)의 완료 시, 타깃 전극(예를 들어, 메모리 어레이의 상부 데크의 워드 라인의 전극)은 메모리 제어기(예를 들어, 메모리 제어기(140))가 메모리 셀의 상부 데크(예를 들어, 상부 데크(945-a))의 타깃 전극(예를 들어, 워드 라인(910-a))을 활성화할 수 있도록 전도성 플러그(예를 들어, 플러그(1421-a))에 의해 회로 구성 요소(예를 들어, 행 디코더(120))의 노드에 연결될 수 있다.
다이어그램(1402)은 타깃 전극(예를 들어, D2 층(1425)의 타깃 전극(1426-a))과 전도성 요소(예를 들어, 전도성 요소(1405)) 사이에 연결부를 만드는 방법을 도시한다. 타깃 전극(1426-a)은 메모리 셀의 상부 데크와 하부 데크 모두에 공통인 비트 라인(또는 다른 유형의 액세스 라인)(예를 들어, 비트 라인(915-a))의 일례일 수 있고, 예를 들어, 메모리 셀의 상부 데크는 메모리 셀의 하부 데크를 포함하는 메모리 장치에서 메모리 셀의 하나 이상의 다른 데크 위에 있을 수 있다.
처리 단계(1451)에서, 비아 홀이 스택을 통해 형성될 수 있다. 비아 홀은 비아 패턴(예를 들어, 도 5 및 도 6을 참조하여 설명된 HM 층의 비아 형상)에 포함된 비아를 이용하여 형성될 수 있고, 제2 개구(예를 들어, 도 13을 참조하여 설명된 개구(1360-a))는 비아 홀을 형성하는 데 사용되는 비아와 오버랩될 수 있다. 비아 홀은 스택을 통해 전도성 요소(1405)까지 연장될 수 있다. 이어서 전도성 재료는 비아 홀을 채울 수 있다. 일부 경우에, 비아 홀을 채우는 전도성 재료는 전극 재료와 동일할 수 있고, 예를 들어, 비아 홀을 채우는 전도성 재료와 스택의 타깃 전극은 일부 경우에 동일한 전도성 재료를 포함할 수 있다. 일부 경우에, 전도성 재료로 채워진 비아 홀은 전도성 플러그(예를 들어, 플러그(1421-b))로 지칭될 수 있다. 다이어그램(1402)의 단계(1451)에서 도시된 구조는 후속적으로 비아 홀이 형성되고 전도성 재료로 채워진 후에 다이어그램(602)의 단계(630)에 도시된 구조에 대응할 수 있다. 일부 경우에, 처리 단계(1450) 및 처리 단계(1451)는 동시에 발생할 수 있고, 즉, 플러그(1421) 및 플러그(1421-b)는 동시에 형성될 수 있다.
처리 단계(1465)에서, 에칭 단계는 유전체 층(예를 들어, D1 층(1415-a))이 노출될 수 있도록 비아 홀로부터 전도성 재료의 일부를 제거할 수 있다. 이어서, 등각 라이너(예를 들어, 라이너(1435))의 층은 유전체 층(예를 들어, D1 층(1415-a))의 노출된 표면에 형성될 수 있다. 등각 라이너(예를 들어, 라이너(1435))는 후속 에칭 단계가 D1 층(1415-a)의 유전체 재료를 제거하는 것을 방지하기 위해 유전체 층(예를 들어, D1 층(1415-a))의 노출된 표면을 보호하도록 구성된 임의의 재료를 포함할 수 있다. 일부 경우에, 등각 라이너를 형성하는 것은 후속 에칭 단계와 연관된 선택성이 D1 층(1415-a)의 유전체 재료를 보존(실질적으로 보존)하기에 충분할 수 있는 경우 생략될 수 있다.
처리 단계(1470)에서, 에칭 단계는 비아 홀과 타깃 전극(예를 들어, 타깃 전극(1426-a)) 사이에 개재된 다른 유전체 버퍼(예를 들어, 버퍼(1431))를 노출시키기 위해 비아 홀로부터 전도성 재료의 추가 부분을 제거할 수 있다. 이어서, 에칭 단계(예를 들어, 등방성 에칭 단계)는 유전체 버퍼(1431)를 (예를 들어, 화학적 선택성을 통해) 제거하여 타깃 전극(예를 들어, 타깃 전극(1426-a))을 노출시킬 수 있다. 타깃 전극(예를 들어, 타깃 전극(1426-a))을 노출시키는 유전체 버퍼(1431)를 제거하면 타깃 전극 층(예를 들어, D2 층(1425)) 내의 제2 타깃 전극(예를 들어, 타깃 전극(1426-b))을 동시에 노출시킬 수 있다. 또한, 제2 타깃 전극(예를 들어, 타깃 전극(1426-b))은 타깃 전극(예를 들어, 타깃 전극(1426-a))에 대해 비아 홀의 반대쪽에 위치될 수 있다. 예를 들어, 처리 단계(1451)에서 비아 홀을 형성하는 데 사용된 비아는 타깃 전극 및 제2 타깃 전극(예를 들어, 도 6을 참조하여 전술된 바와 같이 형성되었을 수 있는 타깃 전극(1426-a) 및 타깃 전극(1426-b))을 형성하기 위해 이전에 사용되었을 수 있고, 따라서 처리 단계(1451)에서 형성된 비아 홀은 타깃 전극과 제2 타깃 전극 사이에 개재될 수 있다.
처리 단계(1475)에서, 전도성 재료는 처리 단계(1470)에서 비아 홀에 생성된 공간을 채워서, 이에 의해 전도성 플러그(예를 들어, 플러그(1421-c))를 통해 타깃 전극(1426-a)(및 제2 타깃 전극(1426-b))을 전도성 요소(1405)와 결합시킬 수 있다. 처리 단계(1475)의 완료 시, 전도성 플러그(1421-c)(예를 들어, 전도성 재료로 채워진 비아 홀)는 메모리 층(예를 들어, 메모리 층(1420))에서 제1 폭(예를 들어, 직경(1422-b) 또는 직경(1422-c))을 가질 수 있고 전극 층(예를 들어, D2 층(1425))에서 제2 폭(예를 들어, 직경(1424))을 가질 수 있다. 제2 폭(예를 들어, 직경(1424))은 제1 폭(예를 들어, 직경(1422-b) 또는 직경(1422-c))보다 더 클 수 있다. 또한, 등각 라이너(1435)는 처리 단계(1475)의 완료 시 전도성 플러그(1421-c)(예를 들어, 전도성 재료로 채워진 비아 홀)와 유전체 재료(예를 들어, D1 층(1415-a)의 제1 유전체 재료) 사이에 개재될 수 있다. 따라서, 전도성 플러그(1421-c)는 다른 전극 층(예를 들어, D1 층(1415-a))에서 제3 폭(예를 들어, 직경(1423-b))을 가질 수 있다. 일부 경우에, 제3 폭(예를 들어, 직경(1423-b))은 제1 폭(예를 들어, 직경(1422-a) 또는 직경(1422-b))보다 더 작을 수 있다.
일부 경우에, 처리 단계(1475)의 완료 시, 타깃 전극(예를 들어, 메모리 어레이의 상부 데크와 하부 데크 모두에 공통일 수 있는 비트 라인의 전극)은 메모리 제어기(예를 들어, 메모리 제어기(140))가 메모리 셀의 상부 데크와 하부 데크 모두의 타깃 전극(예를 들어, 비트 라인(915))을 활성화할 수 있도록 전도성 플러그(예를 들어, 플러그(1421-c))에 의해 회로 구성 요소(예를 들어, 열 디코더(130))의 노드에 연결(예를 들어 결합)될 수 있다.
다이어그램(1403)은 타깃 전극(예를 들어, 다른 D1 층(1415-b)의 타깃 전극(1416-c))과 전도성 요소(예를 들어, 전도성 요소(1405)) 사이에 연결부를 만드는 방법을 도시한다. 타깃 전극(1416-c)은 메모리 셀의 하부 데크의 워드 라인(910)(예를 들어, 워드 라인(910-c))의 일례일 수 있고, 예를 들어, 메모리 셀의 하부 데크는 메모리 장치에서 메모리 셀의 하나 이상의 다른 데크 아래에 있을 수 있다.
다이어그램(1403)의 처리 단계(1450)의 양태는 다이어그램(1401)의 처리 단계(1450)와 동일할 수 있다. 다이어그램(1401)에 도시된 비아 구조는 D1 층(1415-a)의 타깃 전극(1416-a)과 전도성 요소(1405) 사이에 연결부를 만들기 위해 이후 사용될 수 있는 반면에, 다이어그램(1403)에 도시된 비아 구조는 D1 층(1415-b)에서 타깃 전극(1416-c)과 전도성 요소(1405) 사이에 연결부를 만들기 위해 이후 사용될 수 있다.
처리 단계(1480)에서, 에칭 단계는 유전체 층(예를 들어, D1 층(1415-a))이 노출될 수 있도록 비아 홀로부터 전도성 재료의 일부를 제거할 수 있다. 노출된 유전체 층은 다이어그램(1401)에 도시된 유전체 버퍼(1430)를 포함하는 층과 동일할 수 있다. 이어서, 등각 라이너(예를 들어, 라이너(1435))의 층은 유전체 버퍼(예를 들어, D1 층(1415-a)의 버퍼(1430))의 노출된 표면에 형성될 수 있다. 등각 라이너(예를 들어, 라이너(1435))는 후속 에칭 단계가 유전체 버퍼(예를 들어, D1 층(1415-a)의 버퍼(1430))를 제거하는 것을 방지하기 위해 유전체 버퍼(예를 들어, D1 층(1415-a)의 버퍼(1430))의 노출된 표면을 보호하도록 구성된 임의의 재료를 포함할 수 있다. 일부 경우에, 등각 라이너를 형성하는 것은 후속 에칭 단계와 연관된 선택성이 유전체 버퍼(예를 들어, D1 층(1415-a)의 버퍼(1430))를 보존(실질적으로 보존)하기에 충분할 수 있는 경우 생략될 수 있다.
처리 단계(1485)에서, 에칭 단계는 비아 홀과 타깃 전극(예를 들어, 타깃 전극(1416-c)) 사이에 개재된 다른 유전체 버퍼(예를 들어, D1 층(1415-b)의 버퍼(1432))를 노출시키기 위해 비아 홀로부터 전도성 재료의 추가 부분을 제거할 수 있다. 후속적으로, 에칭 단계(예를 들어, 등방성 에칭 단계)는 타깃 전극(예를 들어, 타깃 전극(1416-c))을 노출시키기 위해 (예를 들어, 화학적 선택성을 통해) 유전체 버퍼(1432)를 제거할 수 있다. 타깃 전극(예를 들어, 타깃 전극(1416-c))을 노출시키는 유전체 버퍼(1432)를 제거하면 타깃 전극 층(예를 들어, D1 층(1415-b)) 내의 제2 타깃 전극(예를 들어, 타깃 전극(1416-d))을 동시에 노출시킬 수 있다.
처리 단계(1490)에서, 전도성 재료는 처리 단계(1485)에서 비아 홀에 생성된 공간을 채워서, 이에 의해 전도성 플러그(예를 들어, 플러그(1421-d))를 통해 타깃 전극(1416-c)(및 제2 타깃 전극(1416-d))과 전도성 요소(1405)를 결합시킬 수 있다. 처리 단계(1490)의 완료 시, 전도성 플러그(1421-d)(예를 들어, 전도성 재료로 채워진 비아 홀)는 메모리 층(예를 들어, 메모리 층(1420))에서 제1 폭(예를 들어, 직경(1422-d))을 가질 수 있고, 타깃 전극 층(예를 들어, D1 층(1415-b))에서 제2 폭(예를 들어, 직경(1423-c))을 가질 수 있다. 제2 폭(예를 들어, 직경(1423-c))은 제1 폭(예를 들어, 직경(1422-d))보다 더 클 수 있다. 또한, 등각 라이너(1435)는 처리 단계(1490)의 완료 시 전도성 플러그(1421-d)(예를 들어, 전도성 재료로 채워진 비아 홀)와 유전체 재료(예를 들어, D1 층(1415-a)의 유전체 버퍼(1430)) 사이에 개재될 수 있다. 따라서, 전도성 플러그(1421-d)는 다른 전극 층(예를 들어, D1 층(1415-a))에서 제3 폭(예를 들어, 직경(1423-d))을 가질 수 있다. 일부 경우에, 제3 폭(예를 들어, 직경(1423-d))은 제1 폭(예를 들어, 1422-d)보다 더 작을 수 있다.
일부 경우에, 처리 단계(1490)의 완료 시, 타깃 전극(예를 들어, 메모리 어레이의 하부 데크의 워드 라인의 전극)은 메모리 제어기(예를 들어, 메모리 제어기(140))가 메모리 셀의 하부 데크(예를 들어, 하부 데크(945-b))의 타깃 전극(예를 들어, 워드 라인(910-c))을 활성화할 수 있도록 전도성 플러그(예를 들어, 플러그(1421-d))에 의해 회로 구성 요소(예를 들어, 행 디코더(120))의 노드에 연결될 수 있다.
일부 경우에, 3D 교차점 메모리 어레이의 소켓 영역(예를 들어, 도 13 및 도 14를 참조하여 설명된 제조 기술을 사용하여 구축될 수 있는 소켓 영역)을 포함하는 장치는 전극 층 및 메모리 층을 포함하는 스택, 이 스택과 접촉하는 전도성 요소, 이 스택을 통해 연장되고 전도성 요소와 결합되는 전도성 플러그로서, 이 전도성 플러그는 메모리 층에서 제1 폭을 갖고 전극 층에서 제2 폭을 갖고, 제2 폭은 제1 폭보다 더 큰, 상기 전도성 플러그, 및 이 전극 층에 있는 제1 전극으로서, 전도성 플러그와 결합된 제1 전극을 포함할 수 있다.
일부 경우에, 전술한 장치는 전극 층에 제2 전극을 더 포함할 수 있고, 제2 전극은 전도성 플러그와 결합된다. 전술한 장치의 일부 예에서, 제2 전극은 전극 층에서 동일 선상 전극으로부터 격리된다. 전술한 장치의 일부 예에서, 제1 전극은 제2 전극와 평행하다.
일부 경우에, 전술한 장치는 스택 내의 제2 전극 층에 등각 라이너를 더 포함할 수 있으며, 등각 라이너는 전도성 플러그와 유전체 재료 사이에 개재된다. 전술한 장치의 일부 예에서, 유전체 재료는 제2 전극 층에서 등각 라이너와 제3 전극 사이에 개재된다.
도 15는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(1500)을 도시하는 흐름도를 도시한다. 방법(1500)의 동작은 예를 들어 도 3 내지 도 8을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1505)에서 복수의 비아는 제1 층에 제1 유전체 재료를 포함하는 스택의 상부층을 통해 형성될 수 있다. 블록(1505)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1505)의 동작의 양태는 도 3 내지 도 8을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1510)에서, 제1 유전체 재료의 제1 채널이 형성될 수 있으며, 제1 채널은 복수의 비아와 정렬된다. 블록(1510)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1510)의 동작의 양태는 도 3 내지 도 8을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1515)에서 제1 채널은 전극 재료로 채워질 수 있다. 블록(1515)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1515)의 동작의 양태는 도 3 내지 도 8을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1520)에서, 제2 채널은 제1 채널 내의 전극 재료에 형성될 수 있고, 제2 채널은 제1 채널보다 더 좁다. 블록(1520)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1520)의 동작의 양태는 도 3 내지 도 8을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1525)에서 제2 채널은 제1 유전체 재료로 채워질 수 있다. 블록(1525)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1525)의 동작의 양태는 도 3 내지 도 8을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 경우에, 방법(1500)은 제1 채널 내에 등각 라이너를 형성하는 단계를 더 포함할 수 있으며, 여기서 등각 라이너는 제1 유전체 재료와 전극 재료 사이에 개재된다. 일부 경우에, 방법(1500)은 스택의 상부층을 통해 복수의 제2 비아를 형성하는 단계를 더 포함할 수 있으며, 여기서 복수의 제2 비아는 복수의 비아에 의해 형성된 제1 비아 행과 교차하는 제2 비아 행을 형성하고, 스택은 제2 층에 제2 유전체 재료를 포함한다. 전술한 방법(1500)의 일부 예는 복수의 제2 비아와 정렬될 수 있는 제3 채널을 제2 유전체 재료에 형성하는 단계를 더 포함할 수 있다. 위에서 설명된 방법(1500)의 일부 예는 제3 채널을 전극 재료로 채우는 단계를 더 포함할 수 있다. 위에서 설명된 방법(1500)의 일부 예는 제3 채널 내의 전극 재료에 제3 채널보다 더 좁을 수 있는 제4 채널을 형성하는 단계를 더 포함할 수 있다. 위에서 설명된 방법(1500)의 일부 예는 제4 채널을 제2 유전체 재료로 채우는 단계를 더 포함할 수 있다.
위에서 설명된 방법(1500)의 일부 예에서, 제1 채널을 형성하는 것은 제1 유전체 재료에 복수의 제1 공동을 형성하는 것을 포함한다. 위에서 설명된 방법(1500)의 일부 예는 복수의 제1 공동을 형성하는 것은 복수의 비아를 통해 제1 층으로부터 제1 유전체 재료의 일부를 제거하는 것을 포함할 수 있다. 전술한 방법(1500)의 일부 예에서, 제1 유전체 재료의 일부를 제거하는 것은 제1 유전체 재료와 스택 내의 적어도 하나의 다른 재료 사이에 화학적으로 선택성이 있을 수 있는 등방성 에칭제를 적용하는 것을 포함한다. 전술한 방법(1500)의 일부 예에서, 제2 채널을 형성하는 것은 제1 채널 내의 전극 재료에 복수의 제2 공동을 형성하는 것을 포함한다.
전술한 방법(1500)의 일부 예에서, 복수의 제2 공동을 형성하는 것은 복수의 비아를 통해 제1 채널로부터 전극 재료의 일부를 제거하는 것을 포함한다. 전술한 방법(1500)의 일부 예에서, 전극 재료의 일부를 제거하는 것은 전극 재료와 스택의 적어도 하나의 다른 재료 사이에 화학적으로 선택성이 있는 등방성 에칭제를 적용하는 것을 포함한다. 전술한 방법(1500)의 일부 예에서, 스택은 제2 유전체 재료를 포함하는 제2 층, 및 제1 층과 제2 층 사이에 제3 층을 더 포함하고, 제3 층은 칼코게나이드 재료를 포함한다. 전술한 방법의 일부 예에서, 제2 채널을 제1 유전체 재료로 채우는 것은 제1 층에서 전극 재료의 루프를 생성한다.
도 16은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(1600)을 도시하는 흐름도를 도시한다. 방법(1600)의 동작은 예를 들어 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1605)에서, 스택을 통해 전도성 요소로 연장되는 비아 홀이 형성될 수 있으며, 스택은 타깃 전극을 포함한다. 블록(1605)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1605)의 동작의 양태는 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1610)에서 비아 홀은 전도성 재료로 채워질 수 있다. 블록(1610)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1610)의 동작의 양태는 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1615)에서, 비아 홀로부터 전도성 재료의 일부가 제거되어 비아 홀과 타깃 전극 사이에 개재된 유전체 버퍼를 노출시킬 수 있다. 블록(1615)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1615)의 동작의 양태는 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1620)에서 유전체 버퍼가 제거되어 타깃 전극을 노출시킬 수 있다. 블록(1620)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1620)의 동작의 양태는 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1625)에서 비아 홀은 타깃 전극을 전도성 요소와 결합시키기 위해 전도성 재료로 채워질 수 있다. 블록(1625)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1625)의 동작의 양태는 도 3 내지 도 7, 도 13, 및 도 14를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 경우에, 방법(1600)은 스택 내의 상이한 전극 층에 등각 라이너를 형성하는 단계를 더 포함할 수 있다. 일부 경우에, 방법(1600)은 타깃 전극에 갭을 형성하는 단계를 더 포함할 수 있다.
전술한 방법(1600)의 일부 예에서, 유전체 버퍼를 제거하여 타깃 전극을 노출시키는 것은 타깃 전극을 포함하는 타깃 전극 층 내의 제2 타깃 전극을 동시에 노출시키고, 제2 타깃 전극은 타깃 전극에 대해 비아 홀의 반대쪽에 있다. 전술한 방법(1600)의 일부 예에서, 비아 홀을 전도성 재료로 채워 타깃 전극을 전도성 요소와 결합시키는 것은 타깃 전극을 제2 타깃 전극과 결합시키는 것을 더 포함한다. 전술한 방법(1600)의 일부 예에서, 타깃 전극에 갭을 형성하는 것은 타깃 전극을 통해 이방성으로 에칭하는 것을 포함한다. 전술한 방법(1600)의 일부 예에서, 타깃 전극에 갭을 형성하는 것은 스택을 통해 타깃 전극을 포함하는 적어도 타깃 층으로 연장되는 제2 비아 홀을 형성하고, 제2 비아 홀을 통해 타깃 전극의 일부를 등방성으로 제거하는 것을 포함한다.
도 17은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(1700)을 도시하는 흐름도를 도시한다. 방법(1700)의 동작은 예를 들어 도 3 내지 도 7 및 도 9를 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1705)에서, 메모리 층에 메모리 재료를 포함하는 스택이 형성될 수 있다. 블록(1705)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1705)의 동작의 양태는 도 3 내지 도 7 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1710)에서 복수의 비아 홀이 스택을 통해 형성될 수 있다. 블록(1710)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1710)의 동작의 양태는 도 3 내지 도 7 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1715)에서, 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트는 복수의 비아 홀을 유전체 재료로 채움으로써 형성될 수 있다. 블록(1715)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1715)의 동작의 양태는 도 3 내지 도 7 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 경우에, 방법(1700)은 또한 스택을 통해 복수의 제2 비아 홀을 형성하는 단계 및 메모리 재료의 시트에 추가의 유전체 플러그를 형성하기 위해 상기 복수의 제2 비아 홀을 제2 유전체 재료로 채우는 단계를 포함할 수 있다. 일부 경우에, 방법(1700)은 또한 스택의 제1 층에서 유전체 재료에 제1 채널을 형성하는 단계로서, 상기 제1 채널은 상기 복수의 비아 홀과 정렬된, 상기 제1 채널을 형성하는 단계, 상기 제1 채널 내의 전극 재료에 상기 제1 채널보다 더 좁을 수 있는 제2 채널을 형성하는 단계, 및 상기 제2 채널을 상기 유전체 재료로 채우는 단계를 포함할 수 있다. 일부 경우에, 방법(1700)은 또한 스택을 통해 복수의 제2 비아 홀을 형성하는 단계로서, 상기 복수의 제2 비아 홀은 상기 복수의 비아 홀에 의해 형성된 비아 홀의 제1 행에 대응하는 제1 방향과 교차하는 제2 방향으로 비아 홀의 제2 행을 형성하고, 상기 스택은 제2 층에 제2 유전체 재료를 포함하는, 상기 복수의 제2 비아 홀을 형성하는 단계, 상기 제2 유전체 재료에 제3 채널을 형성하는 단계로서, 상기 제3 채널은 상기 복수의 제2 비아 홀과 정렬된, 상기 제3 채널을 형성하는 단계, 상기 제3 채널을 상기 전극 재료로 채우는 단계, 상기 제3 채널 내의 전극 재료에 상기 제3 채널보다 더 좁을 수 있는 제4 채널을 형성하는 단계, 및 상기 제4 채널을 상기 제2 유전체 재료로 채우는 단계를 포함할 수 있다.
전술한 방법(1700)의 일부 예에서, 복수의 비아 홀은 제1 방향을 갖는 제1 선형 구성으로 배치될 수 있다. 전술한 방법(1700)의 일부 예에서, 복수의 제2 비아 홀은 제1 방향과 교차하는 제2 방향을 갖는 제2 선형 구성으로 배치될 수 있다. 전술한 방법(1700)의 일부 예에서, 제2 방향은 제1 방향과 직교할 수 있다. 전술한 방법(1700)의 일부 예에서, 메모리 재료의 시트는 유전체 플러그의 행을 포함한다. 전술한 방법(1700)의 일부 예에서, 유전체 플러그는 유전체 플러그 행에 공통일 수 있다.
전술한 방법(1700)의 일부 예에서, 제1 채널을 형성하는 단계는 유전체 재료에 복수의 제1 공동을 형성하는 단계를 포함하고, 여기서 복수의 제1 공동 중 연속되는 제1 공동이 합쳐져 제1 채널을 형성한다. 전술한 방법(1700)의 일부 예에서, 복수의 제1 공동을 형성하는 단계는 복수의 비아 홀을 통해 제1 층으로부터 유전체 재료의 일부를 제거하는 단계를 포함한다. 전술한 방법(1700)의 일부 예에서, 메모리 재료는 칼코게나이드 재료를 포함한다.
도 18은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(1800)을 도시하는 흐름도를 도시한다. 방법(1800)의 동작은 예를 들어 도 3 내지 도 7 및 도 10을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1805)에서, 복수의 제1 비아가 메모리 층에 메모리 재료를 포함하는 스택의 상부층을 통해 형성될 수 있으며, 여기서 각각의 복수의 제1 비아는 제1 방향으로 선형으로 배치된다. 블록(1805)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1805)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1810)에서 복수의 제2 비아가 스택의 상부층을 통해 형성될 수 있으며, 여기서 각각의 복수의 제2 비아는 제1 방향과는 다른 제2 방향으로 선형으로 배치된다. 블록(1810)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1810)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1815)에서 복수의 제1 채널이 메모리 재료에 형성될 수 있으며, 각각의 제1 채널은 복수의 제1 비아와 정렬된다. 블록(1815)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1815)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1820)에서, 복수의 제2 채널이 메모리 재료에 형성될 수 있으며, 각각의 제2 채널은 복수의 제1 채널과 교차한다. 블록(1820)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1820)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1825)에서 복수의 제1 채널 및 복수의 제2 채널은 유전체 재료로 채워질 수 있다. 블록(1825)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1825)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
전술한 방법(1800)의 일부 예에서, 복수의 제2 채널을 형성하는 것은 메모리 층에 복수의 메모리 재료 요소를 형성하고, 각각의 메모리 재료 요소는 적어도 4개의 전극과 결합된다. 전술한 방법(1800)의 일부 예에서, 복수의 제1 채널을 형성하는 것은 메모리 재료에 복수의 제1 공동을 형성하는 것을 포함하고, 각각의 제1 공동은 제1 비아에 대응하고, 여기서 복수의 제1 비아에 대응하는 연속되는 제1 공동은 제1 채널을 형성한다.
도 19는 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(1900)을 도시하는 흐름도를 도시한다. 방법(1900)의 동작은 예를 들어 도 3 내지 도 7 및 도 11을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1905)에서, 복수의 제1 비아가 자리표시자 층에 자리표시자 재료를 포함하는 스택의 상부층을 통해 형성될 수 있다. 블록(1905)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1905)의 동작의 양태는 도 3 내지 도 7 및 도 11을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1910)에서 제1 채널이 자리표시자 재료에 형성될 수 있으며, 제1 채널은 복수의 제1 비아와 정렬된다. 블록(1910)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1910)의 동작의 양태는 도 3 내지 도 7 및 도 11을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1915)에서 제1 채널은 메모리 재료로 채워질 수 있다. 블록(1915)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1915)의 동작의 양태는 도 3 내지 도 7 및 도 11을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1920)에서 제2 채널이 제1 채널 내의 메모리 재료에 형성될 수 있으며, 제2 채널은 제1 채널보다 더 좁다. 블록(1920)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1920)의 동작의 양태는 도 3 내지 도 7 및 도 11을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1925)에서 제2 채널은 유전체 재료로 채워질 수 있다. 블록(1925)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1925)의 동작의 양태는 도 3 내지 도 7 및 도 11을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 경우에, 방법(1900)은 또한 자리표시자 층에 제3 채널을 형성하는 단계를 포함할 수 있으며, 여기서 제3 채널은 제1 채널과는 다른 방향으로 연장되고, 제1 채널 내의 메모리 재료를 복수의 메모리 재료 요소로 분리한다.
전술한 방법(1900)의 일부 예에서, 제1 채널을 형성하는 단계는 자리표시자 재료에 복수의 제1 공동을 형성하는 단계를 포함하며, 여기서 연속되는 제1 공동은 합쳐져서 제1 채널을 형성한다. 전술한 방법(1900)의 일부 예에서, 복수의 제1 공동을 형성하는 것은 복수의 제1 비아를 통해 자리표시자 층으로부터 자리표시자 재료의 일부를 제거하는 것을 포함한다. 전술한 방법(1900)의 일부 예에서, 제2 채널을 형성하는 단계는 복수의 제1 비아를 통해 제1 채널로부터 메모리 재료의 일부를 제거하는 단계를 포함한다. 전술한 방법(1900)의 일부 예에서, 제2 채널을 유전체 재료로 채우는 단계는 제2 채널에서 유전체 재료를 둘러싸는 메모리 재료의 밴드를 생성한다.
전술한 방법(1900)의 일부 예에서, 제3 채널을 형성하는 단계는 스택의 상부층을 통해 복수의 제2 비아를 형성하는 단계를 포함하고, 여기서 복수의 제2 비아는 복수의 제1 비아에 의해 형성된 비아의 제1 행과 교차하는 비아의 제2 행을 형성한다. 전술한 방법(1900)의 일부 예에서, 복수의 메모리 재료 요소의 각각의 메모리 재료 요소는 적어도 3개의 전극과 결합될 수 있다. 전술한 방법(1900)의 일부 예에서, 메모리 재료는 칼코게나이드 재료를 포함한다.
도 20은 본 발명의 실시형태에 따라 교차점 메모리 어레이 및 관련 제조 기술을 위한 방법(2000)을 도시하는 흐름도를 도시한다. 방법(2000)의 동작은 예를 들어 도 3 내지 도 7 및 도 12를 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(2005)에서 비아는 자리표시자 층을 포함하는 스택의 상부층을 통해 형성될 수 있다. 블록(2005)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(2005)의 동작의 양태는 도 3 내지 도 7 및 도 12를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(2010)에서 자리표시자 층 내의 공동이 비아를 통해 형성될 수 있다. 블록(2010)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(2010)의 동작의 양태는 도 3 내지 도 7 및 도 12를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(2015)에서 공동은 메모리 재료로 채워질 수 있다. 블록(2015)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(2015)의 동작의 양태는 도 3 내지 도 7 및 도 12를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(2020)에서 메모리 재료 내의 제1 채널이 형성될 수 있으며, 제1 채널은 메모리 재료를 제1 축을 따라 자리표시자 층에서 이산 요소로 분리한다. 블록(2020)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(2020)의 동작의 양태는 도 3 내지 도 7 및 도 12를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 경우에, 방법(2000)은 또한 제1 채널을 형성하기 전에 비아를 통해 메모리 재료의 일부를 제거하여 자리표시자 층에 메모리 재료의 링을 형성하는 단계를 포함할 수 있고, 메모리 재료의 링은 비아의 수직축(예를 들어, 기판에 대한 직교 방향)을 둘러싼다. 일부 경우에, 방법(2000)은 또한 메모리 재료에 제2 채널을 형성하는 단계를 포함할 수 있으며, 제2 채널은 메모리 재료를 제1 축과 상이한 제2 축을 따라 자리표시자 층에서 추가적인 이산 요소로 분리한다.
전술한 방법(2000)의 일부 예에서, 제1 채널을 형성하는 단계는 비아를 포함하는 복수의 비아를 통해 자리표시자 층으로부터 메모리 재료의 일부를 제거하는 단계를 포함한다. 전술한 방법(2000)의 일부 예에서, 제2 채널을 형성하는 것은 4개의 메모리 재료 요소를 생성하고, 각각의 메모리 재료 요소는 만곡된 표면을 갖는다. 전술한 방법(2000)의 일부 예에서, 메모리 재료는 칼코게나이드 재료를 포함한다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있고, 다른 구현이 가능하다는 것이 주목된다. 또한, 2개 이상의 방법의 실시형태는 결합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 도시할 수 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있는 것으로 이해된다.
"전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소 간의 관계를 지칭한다. 이것은 구성 요소들 사이의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신하거나 서로 결합된 구성 요소는 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환할 수 있고 또는 (예를 들어, 비-통전된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있으나, 회로가 통전된 경우 전자 또는 신호를 교환하도록 구성되고 작동 가능하다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신하거나 또는 스위치 상태(즉, 개방 또는 폐쇄)에 관계없이 연결될 수 있다.
본 명세서에 사용된 "실질적으로"라는 용어는 수식된 특성(예를 들어, 실질적으로 이 용어에 의해 수식된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가까이 있는 것을 의미한다.
본 명세서에서 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 구성 요소에 대한 전기적 접점으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
칼코게나이드 재료는 원소 S, Se 및 Te 중 적어도 하나를 포함하는 재료 또는 합금일 수 있다. 칼코게나이드 재료는 S, Se, Te, Ge, As, Al, Si, Sb, 금, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 칼코게나이드 재료 및 합금의 예는 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn- Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만 이로 제한되지는 않는다. 본 명세서에 사용된 하이픈으로 연결된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내고, 표시된 원소를 포함하는 모든 화학양론을 나타내려고 의도된 것이다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료의 다른 예는 둘 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 2원 금속 산화물 재료 또는 혼합된 원자가 산화물을 포함할 수 있다. 실시형태는 메모리 셀의 메모리 구성 요소와 연관된 특정 가변 저항 재료 또는 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 구성 요소를 형성하는 데 사용될 수 있으며, 무엇보다도 칼코게나이드 재료, 거대 자기 저항 재료 또는 중합체 기반 재료를 포함할 수 있다.
"격리된"이라는 용어는 전자가 현재 흐를 수 없는 구성 요소들 간의 관계를 지칭하고; 구성 요소들 사이에 개방 회로가 있는 경우 구성 요소가 서로 격리된다. 예를 들어 스위치에 의해 물리적으로 연결된 2개의 구성 요소는 스위치가 열려 있을 때 서로 격리될 수 있다.
메모리 디바이스(100)를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도율 또는 기판의 하위 영역은 인, 붕소 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학종을 사용하여 도핑하는 것을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3개의 단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 재료를 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 대부분의 캐리어가 전자임)이면 FET는 n형 FET라고 지칭될 수 있다. 채널이 p형(즉, 대다수 캐리어가 홀임)이면 FET는 p형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 양의 전압 또는 음의 전압을 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 나타하고, 구현될 수 있거나 청구 범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 "예시적인"이라는 용어는 "실시예, 경우 또는 예시로서 기능하는" 것을 의미하고 "선호된" 또는 "다른 실시예에 비해 유리한" 것을 의미하는 것이 아니다. 상세한 설명은 설명된 기술에 대한 이해를 제공하기 위한 특정 상세를 포함한다. 그러나 이러한 기술은 이러한 특정 상세 없이 실시될 수 있다. 일부 경우에, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징부는 동일한 참조 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소 간을 구별하는 참조 라벨 뒤에 대시(dash) 및 제2 라벨로 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 본 설명은 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 가진 유사한 구성 요소 중 임의의 것에 적용된다.
본 명세서에 설명된 정보 및 신호는 다양한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 표현될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로 프로세서는 임의의 기존 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령어 또는 코드로 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 위에서 설명한 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징부는 기능의 일부가 다른 물리적 위치에서 구현되도록 분산된 것을 포함하여 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구범위를 포함하여 본 명세서에서 사용된 항목 목록(예를 들어, "적어도 하나의" 또는 "하나 이상의"와 같은 어구로 시작되는 항목 목록)에서 사용된 "또는"은 예를 들어 A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다. 또한, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 하나의 장소에서 다른 장소로 전송하는 것을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비-일시적인 컴퓨터 저장 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에서 액세스할 수 있는 임의의 이용 가능한 매체일 수 있다. 본 발명을 제한하는 것이 아닌 예시하는 것으로서, 비-일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장매체, 자기 디스크 저장매체 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터에서 액세스할 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한 임의의 연결은 컴퓨터 판독 가능 매체라고 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 명세서에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다용도 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하고, 여기서 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하는 것인 반면, 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생하는 것이다. 위의 조합도 컴퓨터 판독 가능 매체의 범위에 포함된다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 실시하거나 사용할 수 있도록 하기 위해 제공된 것이다. 본 발명에 대한 다양한 변형은 이 기술 분야에 통상의 지식을 가진 자에게는 쉽게 명백할 것이며, 본 명세서에 규정된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형물에도 적용될 수 있다. 따라서, 본 발명은 본 명세서에 설명된 실시예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (51)

  1. 방법으로서,
    자리표시자 층(placeholder layer)을 포함하는 스택(stack)의 상부층을 통해 비아(via)를 형성하는 단계;
    상기 비아를 통해 상기 자리표시자 층 내에 공동(cavity)을 형성하는 단계;
    상기 공동을 메모리 재료로 채우는 단계; 및
    상기 메모리 재료 내에 제1 채널을 형성하는 단계로서, 상기 제1 채널은 상기 메모리 재료를 제1 축을 따라 상기 자리표시자 층에서 이산 요소들로 분리하는, 상기 제1 채널을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 채널을 형성하기 전에 상기 비아를 통해 상기 메모리 재료의 일부를 제거하여, 상기 자리표시자 층에서 메모리 재료의 링을 형성하는 단계를 더 포함하고, 상기 메모리 재료의 링은 상기 비아의 수직축을 둘러싸는, 방법.
  3. 제1항에 있어서, 상기 제1 채널을 형성하는 단계는,
    상기 비아를 포함하는 복수의 비아를 통해, 상기 자리표시자 층으로부터 상기 메모리 재료의 일부를 제거하는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 메모리 재료에 제2 채널을 형성하는 단계를 더 포함하고, 상기 제2 채널은 상기 메모리 재료를 상기 제1 축과 다른 제2 축을 따라 상기 자리표시자 층에서 추가의 이산 요소들로 분리하는, 방법.
  5. 제4항에 있어서, 상기 제2 채널을 형성하는 단계는 4개의 메모리 재료 요소를 생성하고, 각각의 메모리 재료 요소는 만곡된 표면을 갖는, 방법.
  6. 제1항에 있어서, 상기 메모리 재료는 칼코게나이드 재료를 포함하는, 방법.
  7. 방법으로서,
    자리표시자 층에 자리표시자 재료를 포함하는 스택의 상부층을 통해 복수의 제1 비아를 형성하는 단계;
    상기 자리표시자 재료 내에 제1 채널을 형성하는 단계로서, 상기 제1 채널은 상기 복수의 제1 비아와 정렬되는, 상기 제1 채널을 형성하는 단계;
    상기 제1 채널을 메모리 재료로 채우는 단계;
    상기 제1 채널 내의 상기 메모리 재료 내에 상기 제1 채널보다 더 좁은 제2 채널을 형성하는 단계; 및
    상기 제2 채널을 유전체 재료로 채우는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 채널을 형성하는 단계는,
    상기 자리표시자 재료 내에 복수의 제1 공동을 형성하는 단계를 포함하고, 인접한 제1 공동들은 합쳐져서 상기 제1 채널을 형성하는, 방법.
  9. 제8항에 있어서, 상기 복수의 제1 공동을 형성하는 단계는,
    상기 복수의 제1 비아를 통해, 상기 자리표시자 층으로부터 상기 자리표시자 재료의 일부를 제거하는 단계를 포함하는, 방법.
  10. 제7항에 있어서, 상기 제2 채널을 형성하는 단계는,
    상기 복수의 제1 비아를 통해, 상기 제1 채널로부터 상기 메모리 재료의 일부를 제거하는 단계를 포함하는, 방법.
  11. 제7항에 있어서, 상기 제2 채널을 상기 유전체 재료로 채우는 단계는 상기 제2 채널 내의 상기 유전체 재료를 둘러싸는 메모리 재료의 밴드를 생성하는, 방법.
  12. 제7항에 있어서,
    상기 자리표시자 층에 제3 채널을 형성하는 단계를 더 포함하고, 상기 제3 채널은 상기 제1 채널과는 다른 방향으로 연장되고, 상기 제1 채널 내의 상기 메모리 재료를 복수의 메모리 재료 요소로 분리하는, 방법.
  13. 제12항에 있어서, 상기 제3 채널을 형성하는 단계는,
    상기 스택의 상부층을 통해 복수의 제2 비아를 형성하는 단계를 포함하고, 상기 복수의 제2 비아는 상기 복수의 제1 비아에 의해 형성된 비아의 제1 행과 교차하는 비아의 제2 행을 형성하는, 방법.
  14. 제12항에 있어서, 상기 복수의 메모리 재료 요소의 각각의 메모리 재료 요소는 적어도 3개의 전극과 결합되는, 방법.
  15. 제7항에 있어서, 상기 메모리 재료는 칼코게나이드 재료를 포함하는, 방법.
  16. 방법으로서,
    메모리 층에 메모리 재료를 포함하는 스택의 상부층을 통해 복수의 제1 비아를 형성하는 단계로서, 각각의 복수의 제1 비아는 제1 방향으로 선형으로 배치되는, 상기 복수의 제1 비아를 형성하는 단계;
    상기 스택의 상부층을 통해 복수의 제2 비아를 형성하는 단계로서, 각각의 복수의 제2 비아는 상기 제1 방향과는 다른 제2 방향으로 선형으로 배치되는, 상기 복수의 제2 비아를 형성하는 단계;
    상기 메모리 재료 내에 복수의 제1 채널을 형성하는 단계로서, 각각의 제1 채널은 복수의 제1 비아와 정렬되는, 상기 복수의 제1 채널을 형성하는 단계;
    상기 메모리 재료에 복수의 제2 채널을 형성하는 단계로서, 각각의 제2 채널은 상기 복수의 제1 채널과 교차하는, 상기 복수의 제2 채널을 형성하는 단계; 및
    상기 복수의 제1 채널 및 상기 복수의 제2 채널을 유전체 재료로 채우는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 복수의 제2 채널을 형성하는 단계는 상기 메모리 층에 복수의 메모리 재료 요소를 형성하고, 각각의 메모리 재료 요소는 적어도 4 개의 전극과 결합되는, 방법.
  18. 제16항에 있어서, 상기 복수의 제1 채널을 형성하는 단계는,
    상기 메모리 재료에 복수의 제1 공동을 형성하는 단계를 포함하고, 각각의 제1 공동은 제1 비아에 대응하고, 복수의 제1 비아에 대응하는 연속적인 제1 공동들은 제1 채널을 형성하는, 방법.
  19. 방법으로서,
    메모리 층에 메모리 재료를 포함하는 스택을 형성하는 단계;
    상기 스택을 통해 복수의 비아 홀(via hole)을 형성하는 단계; 및
    상기 복수의 비아 홀을 유전체 재료로 채움으로써 복수의 유전체 플러그에 의해 천공된 상기 메모리 재료의 시트를 형성하는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 스택을 통해 복수의 제2 비아 홀을 형성하는 단계; 및
    상기 메모리 재료의 시트에 추가의 유전체 플러그를 형성하기 위해 상기 복수의 제2 비아 홀을 제2 유전체 재료로 채우는 단계를 더 포함하는, 방법.
  21. 제20항에 있어서,
    상기 복수의 비아 홀은 제1 방향을 갖는 제1 선형 구성으로 배치되고;
    상기 복수의 제2 비아 홀은 상기 제1 방향과 교차하는 제2 방향을 갖는 제2 선형 구성으로 배치되는, 방법.
  22. 제21항에 있어서, 상기 제2 방향은 상기 제1 방향과 직교하는, 방법.
  23. 제20항에 있어서, 상기 메모리 재료의 시트는 유전체 플러그의 행을 포함하는, 방법.
  24. 제23항에 있어서, 유전체 플러그는 상기 유전체 플러그의 행에 공통인, 방법.
  25. 제19항에 있어서,
    상기 스택의 제1 층에서 상기 유전체 재료에 제1 채널을 형성하는 단계로서, 상기 제1 채널은 상기 복수의 비아 홀과 정렬되는, 상기 제1 채널을 형성하는 단계;
    상기 제1 채널을 전극 재료로 채우는 단계;
    상기 제1 채널 내의 상기 전극 재료에 상기 제1 채널보다 더 좁은 제2 채널을 형성하는 단계; 및
    상기 제2 채널을 상기 유전체 재료로 채우는 단계를 더 포함하는, 방법.
  26. 제25항에 있어서, 상기 제1 채널을 형성하는 단계는,
    상기 유전체 재료에 복수의 제1 공동을 형성하는 단계를 포함하고, 상기 복수의 제1 공동의 인접한 제1 공동들은 합쳐져서 상기 제1 채널을 형성하는, 방법.
  27. 제26항에 있어서, 상기 복수의 제1 공동을 형성하는 단계는,
    상기 복수의 비아 홀을 통해, 상기 제1 층으로부터 상기 유전체 재료의 일부를 제거하는 단계를 포함하는, 방법.
  28. 제25항에 있어서,
    상기 스택을 통해 복수의 제2 비아 홀을 형성하는 단계로서, 상기 복수의 제2 비아 홀은 상기 복수의 비아 홀에 의해 형성된 비아 홀의 제1 행에 대응하는 제1 방향과 교차하는 제2 방향으로 비아 홀의 제2 행을 형성하고, 상기 스택은 제2 층에 제2 유전체 재료를 포함하는, 상기 복수의 제2 비아 홀을 형성하는 단계;
    상기 제2 유전체 재료에 제3 채널을 형성하는 단계로서, 상기 제3 채널은 상기 복수의 제2 비아 홀과 정렬되는, 상기 제3 채널을 형성하는 단계;
    상기 제3 채널을 상기 전극 재료로 채우는 단계;
    상기 제3 채널 내의 상기 전극 재료에 상기 제3 채널보다 더 좁은 제4 채널을 형성하는 단계; 및
    상기 제4 채널을 상기 제2 유전체 재료로 채우는 단계를 더 포함하는, 방법.
  29. 제19항에 있어서, 상기 메모리 재료는 칼코게나이드 재료를 포함하는, 방법.
  30. 장치로서,
    제1 전극층, 제2 전극층, 및 상기 제1 전극층과 상기 제2 전극층 사이의 메모리 층을 포함하는 스택;
    상기 제1 전극층 내의 복수의 제1 전극;
    상기 제2 전극층 내의 복수의 제2 전극; 및
    상기 메모리 층에 있는 복수의 메모리 재료 요소를 포함하되, 각각의 메모리 재료 요소는 상기 복수의 제1 전극 중 적어도 하나의 제1 전극, 및 상기 복수의 제2 전극 중 적어도 2개의 제2 전극과 결합되는, 장치.
  31. 제30항에 있어서, 각각의 메모리 재료 요소는 2개의 제1 전극 및 하나의 제2 전극과 결합되는, 장치.
  32. 제30항에 있어서, 각각의 메모리 재료 요소는 2개의 제1 전극 및 2개의 제2 전극과 결합되는, 장치.
  33. 제30항에 있어서, 각각의 메모리 재료 요소는 상기 적어도 하나의 제1 전극의 3개의 표면과 접촉하는 등각 라이너(conformal liner)를 통해 상기 적어도 하나의 제1 전극과 결합되는, 장치.
  34. 제30항에 있어서, 상기 복수의 제1 전극 내의 제1 전극들 사이의 분리 거리는 불균일한, 장치.
  35. 제30항에 있어서, 상기 복수의 제1 전극의 서브세트는 공통 길이방향 축을 갖는, 장치.
  36. 제30항에 있어서, 제1 전극은 최소 피처 크기(minimum feature size)보다 더 작은 적어도 하나의 치수를 갖는, 장치.
  37. 제30항에 있어서, 각각의 메모리 재료 요소는 칼코게나이드 재료를 포함하는, 장치.
  38. 장치로서,
    제1 전극층, 제2 전극층, 및 상기 제1 전극층과 상기 제2 전극층 사이의 메모리 층을 포함하는 스택;
    상기 제1 전극층 내의 복수의 제1 전극;
    상기 제2 전극층 내의 복수의 제2 전극; 및
    상기 메모리 층에 있는 메모리 재료 요소를 포함하되, 상기 메모리 재료 요소는 복수의 메모리 셀을 포함하도록 구성된, 장치.
  39. 제38항에 있어서, 상기 메모리 재료 요소는 2개의 메모리 셀을 포함하도록 구성된, 장치.
  40. 제38항에 있어서, 상기 메모리 재료 요소는 4개의 메모리 셀을 포함하도록 구성된, 장치.
  41. 제38항에 있어서, 상기 메모리 재료 요소는 복수의 유전체 플러그에 의해 천공된 메모리 재료의 시트를 포함하는, 장치.
  42. 제41항에 있어서, 상기 복수의 유전체 플러그는,
    제1 방향의 유전체 플러그의 제1 행; 및
    상기 제1 방향과는 다른 제2 방향의 유전체 플러그의 제2 행을 포함하는, 장치.
  43. 제42항에 있어서, 유전체 플러그는 상기 유전체 플러그의 제1 행 및 상기 유전체 플러그의 제2 행에 공통인, 장치.
  44. 제38항에 있어서, 상기 메모리 재료 요소는 칼코게나이드 재료를 포함하는, 장치.
  45. 장치로서,
    제1 층, 메모리 층, 및 제2 층을 포함하는 스택으로서, 상기 메모리 층은 상기 제1 층과 상기 제2 층 사이에 있는, 상기 스택;
    상기 제1 층에 있는 복수의 제1 전극;
    상기 제2 층에 있는 복수의 제2 전극; 및
    상기 메모리 층에 있는 복수의 메모리 재료 요소를 포함하되, 각각의 메모리 재료 요소는 만곡된 표면을 갖는, 장치.
  46. 제45항에 있어서, 각각의 메모리 재료 요소는 평탄화된 표면을 갖는, 장치.
  47. 제45항에 있어서, 각각의 메모리 재료 요소는 하나의 제1 전극 및 하나의 제2 전극과 결합되는, 장치.
  48. 제47항에 있어서, 메모리 재료 요소는 등각 라이너를 통해 상기 하나의 제1 전극 및 상기 하나의 제2 전극과 결합되는, 장치.
  49. 제45항에 있어서, 각각의 메모리 재료 요소는 단일 메모리 셀을 포함하도록 구성된, 장치.
  50. 제45항에 있어서, 각각의 메모리 재료 요소는 칼코게나이드 재료를 포함하는, 장치.
  51. 제45항에 있어서,
    상기 복수의 제1 전극의 각각의 제1 전극은 상기 복수의 제1 전극의 각 다른 제1 전극과 평행하고;
    상기 복수의 제2 전극의 각각의 제2 전극은 상기 복수의 제2 전극의 각 다른 제2 전극과 평행한, 장치.
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