JP2014523647A - メモリセル構造 - Google Patents

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Abstract

本開示は、メモリセル構造と、その形成方法とを含む。１つのこのようなメモリセルは、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する第１の電極と、第２の電極とを含む。第２の電極は、第２の電極の電極接触部を含み、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する。第２の電極は第１の電極上にあり、第１の電極と、第２の電極の電極接触部との間に記憶素子が設けられる。
【選択図】図２

Description

本開示は、半導体メモリデバイスおよび方法に一般に関し、より詳細には、メモリセル構造およびその形成方法に関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイス内の内部の半導体集積回路として設けられることが多い。メモリには多数の異なる種類があり、例を挙げると、ランダムアクセスメモリ（ＲＡＭ）、リード−オンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、スピントルク転写ランダムアクセスメモリ（ＳＴＴＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ；磁気ランダムアクセスメモリとも呼ばれる）、導電性橋絡ランダムアクセスメモリ（ＣＢＲＡＭ）などがある。
メモリデバイスは、高メモリ密度、高信頼性、および低い電力消費を必要とする広範囲の電子用途のための不揮発性メモリとして用いられる。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、セルラー電話、ポータブル音楽プレーヤ（例えば、ＭＰ３プレーヤ、ムービープレーヤ）、および他の電子デバイスにおいて用いられ得る。プログラムコードおよびシステムデータ（例えば、基本入力／出力システム（ＢＩＯＳ））は典型的には、不揮発性メモリデバイス内に保存される。
多数のメモリデバイス（例えば、ＲＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳＴＴＲＡＭおよびＣＢＲＡＭ）は、例えば二端子クロスポイントアーキテクチャとして編成されたメモリセルのアレイを含み得る。二端子クロスポイントアーキテクチャ内のメモリセルのアレイは、メモリセル材料間の平面を有する電極を含み得る。フィラメント型メモリデバイス（例えば、ＲＲＡＭおよび／またはＣＢＲＡＭ）の場合、電極平面からメモリセル材料上へと付加される電界が実質的に均一であるため、電極平面間のメモリセルの活性領域の位置が変動し得る。
メモリセルのアレイの一部を示すブロック図である。 本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。 本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。 本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。 本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。 本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。
本開示は、メモリセル構造と、その形成方法とを含む。１つのこのようなメモリセルは、第１の電極および第２の電極を含む。第１の電極は、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する。第２の電極は、第２の電極の電極接触部を含み、第１の電極の下面に対して９０度未満で角度付けされた側壁を含む。第２の電極は第１の電極上にあり、記憶素子が第１の電極と第２の電極の電極接触部との間に設けられる。
１つ以上の実施形態において、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する第１の電極と、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する第２の電極の電極接触部とを有するメモリセルのフィラメント核形成位置は、第１の電極の緩やかな先端と、第２の電極の電極接触部の点との間に局在し得る。
以下の本開示の詳細の記載において、添付の図面を参照する。これらの図面は本規制の一部を形成し、図面中、本開示の複数の実施形態を実行することが可能な様態を例示的に示す。これらの実施形態について、当業者が本開示の実施形態を実行することが可能なように充分に詳細に説明し、他の実施形態が利用可能であり、プロセス、電気的変更および／または構造的変更が本開示の範囲から逸脱することなく可能であることが理解される。
本明細書中用いられる「複数の」という用語は、当該物が１つ以上あることを示す。例えば、「複数のメモリデバイス」は、「１つ以上のメモリデバイス」を指し得る。さらに、本明細書中に用いられる指示語「Ｎ」および「Ｍ」は、特に図面中の参照符号について用いられる場合、指示されている特定の特徴が本開示の複数の実施形態において複数あり得ることを示す。
本明細書中の図において用いられる番号付与方法において、第１の桁（単数または複数）は図面番号を示し、残りの桁は図面中の要素またはコンポーネントを指す。類似の要素またはコンポーネントが異なる図間において用いられる場合、当該コンポーネントは類似の桁によって特定され得る。例えば、参照符号２０８は図２中の要素「０８」を指し得、類似の要素は図３中において参照符号「３０８」によって示され得る。理解されるように、本明細書中の多様な実施形態中に示す要素は、本開示の複数のさらなる実施形態が可能なように、追加、交換および／または除去が可能である。加えて、理解されるように、図中に記載の要素の比率および相対的大きさは、本開示の実施形態を例示することが意図され、限定的な意味としてとられるべきではない。
図１は、メモリセルのアレイ１００の一部を示すブロック図である。図１に示す例において、アレイ１００はクロスポイントアレイであり、第１の数の導電線１３０−０、１３０−１、．．．、１３０−Ｎ（例えば、アクセス線（本明細書中、ワード線とも呼ばれる））と、第２の数の導電線１２０−０、１２０−１、．．．、１２０−Ｍ（例えば、データ線（本明細書中、ビット線とも呼ばれる））とを含む。図示のように、ワード線１３０−０、１３０−１、．．．、１３０−Ｎは、相互に実質的に平行であり、ビット線１２０−０、１２０−１、．．．、１２０−Ｍに対して実質的に直交する。ビット線１２０−０、１２０−１、．．．、１２０−Ｍは、実質的に相互に平行である。しかし、実施形態はこれに限定されない。
アレイ１００のメモリセルは、メモリセル（例えば、図２、図３、図４Ａ、図４Ｂおよび図４Ｃに関連して説明するもの）であり得る。本例において、メモリセルは、ワード線１３０−０、１３０−１、．．．、１３０−Ｎおよびビット線１２０−０、１２０−１、．．．、１２０−Ｍの交差部それぞれに配置され、これらのメモリセルは、二端子アーキテクチャ内において機能し得る（例えば、特定のワード線１３０−０、１３０−１、．．．、１３０−Ｎおよびビット線１２０−０、１２０−１、．．．、１２０−Ｍは、メモリセルのための電極として機能し得る）。
メモリセルは、例えば、可変抵抗メモリセルであり得る（例えば、ＲＲＡＭセル、ＣＢＲＡＭセル、ＰＣＲＡＭセルおよび／またはＳＴＴ−ＲＡＭセルなどの種類のメモリセル）。記憶素子１２５は、記憶素子材料および／または選択デバイス（例えば、アクセスデバイス）を含み得る。記憶素子１２５の記憶素子材料部分は、メモリセルのプログラマブル部分を含み得る（例えば、複数の異なるデータ状態に対してプログラマブルな部分）。アクセスデバイスは、例えばダイオードまたは非オームデバイス（ＮＯＤ）であり得る。例えば、可変抵抗メモリセルにおいて、記憶素子に含まれ得るメモリセル部分の抵抗は、例えば付加されたプログラミング電圧および／または電流パルスに応答して、特定のデータ状態に対応する特定のレベルへプログラムすることができる。記憶素子に含まれ得る１つ以上の材料は、記憶素子の可変抵抗記憶素子材料部分を集合的に含む。例えば、これらの材料は、金属イオン源層、酸素ゲッタリングのうち少なくとも１つ（例えば、源層）、活性スイッチング層（例えば、固体電解質、カルコゲニド、遷移金属酸化物材料）または２つ以上の金属（例えば、遷移金属、アルカリ土類金属および／または希土類金属）との混合原子価酸化物のうち少なくとも１つを含み得る。実施形態は、メモリセルの記憶素子１２５に関連する特定の可変抵抗材料または材料に限定されない。例えば、可変抵抗材料は、多様なドープ材料または非ドープ材料によって形成されたカルコゲニドであり得る。記憶素子の形成のために用いることが可能な可変抵抗材料の他の例を挙げると、二成分金属酸化物材料、巨大磁気抵抗材料および／または多様なポリマー可変抵抗材料などがある。
動作時において、選択されたワード線１３０−０、１３０−１、．．．、１３０−Ｎおよびビット線１２０−０、１２０−１、．．．、１２０−Ｍを介して電圧（例えば、書き込み電圧）をメモリセル上に付加することにより、アレイ１００のメモリセルをプログラムすることができる。（例えば記憶素子の抵抗レベルの調節によって）メモリセルを特定のデータ状態に合わせてプログラムするように、メモリセル上の電圧パルスの幅および／または大きさを調節することができる。
感知動作（例えば、読み出し動作）を用いて、セルの接続先である選択されたワード線１３０−０、１３０−１、．．．、１３０−Ｎへ付加される特定の電圧に応答して例えば各メモリセルに対応するビット線１２０−０、１２０−１、．．．、１２０−Ｍ上の電流を感知することにより、メモリセルのデータ状態を決定することができる。感知動作は、選択されたセルのデータ状態を感知するために、非選択のワード線およびビット線を特定の電圧でバイアスすることを含み得る。
図２は、本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。図２中のメモリセルのアレイは、図１に示すアレイ１００であり得る。図２に示すように、電極材料２０４は、基板材料２０１上に形成される。基板材料２０１は、多様な他の基板材料のうち半導体材料（例えばシリコン）であり得る。電極材料２０４は、多様な他の導電性材料のうち、導電性材料（例えば、銅および／またはタングステン）であり得る。電極材料２０４は、下部電極（例えば、導電線）であり得る（例えば、アクセス線（例えば、図１に示すワード線１３０−０〜１３０−Ｎまたはデータ線（例えば、ビット線１２０−０〜１２０−Ｍ））。電極材料２０４をエッチングすることにより、複数の谷部を内部に形成することができる。電極材料２０４中の谷部の形成は、等方性エッチングプロセス（例えば、プラズマエッチングおよび／またはウェットエッチングプロセス）を用いて行うことができる。電極材料２０４中の谷部は、例えば電極材料２０４の平面下面に対して９０°未満の角度で非垂直側壁を有する。１つ以上の実施形態において、側壁は、少なくとも１０度〜８０度の角度を持ち得る。１つ以上の実施形態において、側壁は、約３０度〜約６０度の角度を持ち得る。１つ以上の実施形態において、側壁は、実質的に非垂直の状態において凸状および／または凹状であり得る。実施形態は、電極２０４の側壁の特定の非垂直角度に限定されない。電極材料２０４内に谷部を形成するように電極材料２０４をエッチングすることによっても、電極２０４をお互いから離隔することができる。
１つ以上の実施形態において、接触材料２０４中の谷部を誘電材料２０２で充填することができる。誘電材料２０２は、多様な他の誘電材料のうち、誘電酸化物または窒化物であり得る（例えば、窒化ケイ素（Ｓｉ３Ｎ４）または酸化ケイ素（ＳｉＯｘ））。図２に示す例において、誘電材料２０２および電極材料２０４を平坦化することにより、誘電材料２０２および電極材料２０４の平面が形成される。電極材料２０４の表面を平坦化することにより、電極２０４の断面を台形断面形状にすることができ、電極２０４が電極２０４間の各谷部中に形成された誘電材料２０２によって分離される。図２中には図示していないが、電極２０４は、（例えば、ページ方向において）導電線を形成する。
１つ以上の実施形態において、記憶素子材料２０６は、誘電材料２０２および電極材料２０４の平坦表面上に形成され得る。電極材料２０４は、接触部２０７を含む。電極材料２０７の接触部は、記憶素子材料２０６とインターフェースをとりかつ接触し得る。記憶素子材料２０６は、蒸着プロセス（例えば、原子層蒸着（ＡＬＤ）および／または化学蒸着（ＣＶＤ））を用いて形成することができる。記憶素子材料２０６は、１つ以上の可変抵抗材料を含み得る（例えば、遷移金属酸化物材料またはペロブスカイト（例えば、２つ以上の金属（例えば、遷移金属、アルカリ土類金属および／または希土類金属）））。実施形態は、特定の可変抵抗材料に限定されない。
誘電材料２１２は、記憶素子材料２０６上に形成され得る。誘電材料２１２は、誘電酸化物または窒化物であり得る（例えば、窒化ケイ素（Ｓｉ３Ｎ４）または酸化ケイ素（ＳｉＯｘ））。材料２１２をエッチングして、内部に谷部を形成することができる。材料２１２中の谷部の形成は、等方性エッチングプロセス（例えば、プラズマエッチングおよび／またはウェットエッチングプロセス）を用いて行うことができる。エッチングプロセスは、記憶素子材料２０６をエッチダウンするエッチングプロセスであり得る。誘電材料２１２中の谷部の側壁は、非垂直である（例えば、基板の下部平面および／または電極材料２０４の下面）に対して９０°未満の角度で配置され、凸状および／または凹状であり得る。
図２に示すように、電極２０８の電極接触部２１０を、誘電材料２１２中に形成された谷部内に形成することができる。よって、電極２０８の電極接触部２１０の側壁は、誘電材料２１２内に形成された谷部の側壁によって規定される。電極２０８の電極接触部２１０は、蒸着プロセス（例えば、物理蒸着（ＰＶＤ）、ＣＶＤおよび／またはＡＬＤ）を介して形成することができる。実施形態は、特定の接触材料に限定されない。１つ以上の実施形態において、接触材料２１０は、電極材料２０８と同じ材料を含み得る。１つ以上の実施形態において、接触材料２１０は、電極材料２０８と異なる材料を含み得る。例えば、接触材料２１０は、金属イオン源材料であり得る（例えば、硫化銀および／または銅テルル化物）。電極材料２０８は、タングステンおよび／または銅であり得る。１つ以上の実施形態において、接触材料２１０および電極材料２０８は、異なる材料である。少なくとも１つの介在層（例えば、ＴａＮ）を２１０と２０８との間（図示せず）に設けることにより、接着および／または拡散障壁を提供することができる。
誘電材料２１２中に形成された谷部の残り部分（例えば、電極２０８の電極接触部２１０によって充填されていない部分）中に電極材料２０８を形成することにより、電極接触部２１０と接触することができる。電極材料２０８は、導電性材料であり得る（例えば、銅および／またはタングステン）。電極材料２０８は、上部電極であり得る（例えば、導電線（例えば、アクセス線（例えば、ワード線１３０−０〜１３０−Ｎ）またはデータ線（例えば、図１に示すビット線１２０−０〜１２０−Ｍ））。谷部中に形成された電極材料２０８および誘電材料２１２を例えばエッチバックにより平坦化することにより、誘電材料２１２中に形成された各谷部中の電極材料２０８を分離することができる。誘電材料２１２中に形成された谷部は、電極材料２０４中に形成された谷部に対して非平行な配向を有する（例えば、電極２０４および２０８は非平行となる）。１つ以上の実施形態において、電極２０４および２０８は直交する。
図２に示す実施形態によるメモリセルにより、先行メモリセル（例えば、ＣＢＲＡＭおよび／またはＲＲＡＭセル）と比較した場合のフィラメント核形成の位置の変動を低減させることができる。例えば、フィラメント核形成位置を、各電極２０４および各電極接触部２１０の点の緩やかな先端間に局在させることができる。すなわち、フィラメント核形成位置は、電極２０８の電極接触部２１０の点と、電極材料２０４の緩やかな先端との間に存在するため、フィラメント核形成位置が例えば２つの平面間のいずれかの位置に設けられるメモリセルの場合よりも変動が少なくなる。また、電極２０８の電極接触部２１０の点と、電極材料２０４の緩やかな先端とを記憶素子材料２０６中の電界に集中させることにより、図２中のメモリセルに関連する形成電圧が、平面電極を有するメモリセルの形成電圧よりも低くなる。
図３は、本開示の１つ以上の実施形態によるメモリセルのアレイの一部を示す。図３中のメモリセルのアレイは、アレイ（例えば、図１に示すアレイ１００）であり得る。図３に示すように、電極材料３０４は、基板３０１上に形成され得る。基板材料３０１は、多様な他の基板材料のうちシリコンなどの基板材料であり得る。電極材料３０４は、導電性材料であり得る（例えば、銅および／またはタングステン）。電極材料３０４は、下部電極（例えば、導電線（例えば、アクセス線（例えば、ワード線１３０−０〜１３０−Ｎ）またはデータ線（例えば、図１に示すビット線１２０−０〜１２０−Ｍ））であり得る。電極材料３０４をエッチングすることにより、内部に複数の谷部を形成することができる。電極材料３０４中の谷部は、一般的には等方性エッチングプロセス（例えば、プラズマエッチングおよび／またはウェットエッチングプロセス）を用いて形成することができる。電極材料３０４中の谷部は、（例えば、電極材料３０４の平面下面に対して９０°未満の角度において）非垂直側壁を有する。１つ以上の実施形態において、側壁の角度は、少なくとも１０度〜８０度であり得る。１つ以上の実施形態において、側壁の角度は、約３０度〜約６０度であり得る。実施形態は、電極３０４の側壁についての特定の非垂直角度に限定されない。電極材料３０４のエッチングにより内部に谷部を形成することにより、電極３０４もお互いから分離される。
１つ以上の実施形態において、電極材料３０４中の谷部は、誘電材料３０２によって充填され得る。誘電材料３０２は、多様な他の誘電材料のうち、誘電酸化物または窒化物であり得る（例えば、窒化ケイ素（Ｓｉ３Ｎ４）または酸化ケイ素（ＳｉＯｘ））。図３に示す例において、誘電材料３０２をエッチングすることにより、電極材料３０４の先端を露出させることができる。誘電材料３０２のエッチングは、例えば等方性エッチングプロセス（例えば、プラズマエッチングおよび／または物理的スパッタリング）を用いて行うことができる。エッチングプロセスは、選択的エッチングプロセスであり得、誘電材料３０２のみをエッチングする。電極材料３０４がエッチングされた結果、電極３０４の断面を三角断面形状とすることができる。電極材料３０４をエッチングすることは、電極材料３０４を三角形状断面に形成することを含み得る。電極材料の各実質的に三角形状の部分は、間の各谷部内に形成された誘電材料３０２によって分離される。図３中図示していないが、電極３０４は、導電線を例えばページ方向に形成する。
１つ以上の実施形態において、記憶素子材料３０６は、電極材料３０４および誘電材料３０２上に形成され得る。記憶素子材料３０６の形成は、蒸着プロセスを用いて行うことができる（例えば、原子層蒸着（ＡＬＤ）および／または化学蒸着（ＣＶＤ））。電極材料３０４は、接触部３０７を含む。電極材料３０７の接触部は、記憶素子材料３０６とインターフェースをとり得る。記憶素子材料３０６は、電極材料３０４の先端上に形成され、記憶素子材料３０６の形成に用いられるコンフォーマルプロセスにより、電極材料３０４の先端上に形成された先端を記憶素子材料３０６中に含めることができる。記憶素子材料３０６は、例えば、１つ以上の可変抵抗材料を含み得る（例えば、遷移金属酸化物材料またはカルコゲニド材料を含む固体電解質）。実施形態は、特定の可変抵抗材料に限定されない。
誘電材料３１２は、記憶素子材料３０６上に形成され得る。誘電材料３１２は、誘電酸化物または窒化物であり得る（例えば、窒化ケイ素（Ｓｉ３Ｎ４）または酸化ケイ素（ＳｉＯｘ））。誘電材料３１２をエッチングすることにより、誘電材料３１２の内部に谷部を形成することができる。誘電材料３１２中の谷部の形成は、等方性エッチングプロセスを用いて行うことができる（例えば、プラズマエッチングおよび／またはウェットエッチングプロセス）。エッチングプロセスは、選択的エッチングプロセスであり得、記憶素子材料３０６までエッチダウンを行う。誘電材料３１２中の谷部の側壁は、非垂直である（例えば、誘電材料３１２の下部平面および／または電極材料３０４の下面に対して９０°未満の角度で設けられる）。
図３に示すように、電極３０８の電極接触部３１０は、誘電材料３１２中に形成された谷部中に形成することができる。そのため、電極３０８の電極接触部３１０を、記憶素子材料３０６の先端上に形成することができる。記憶素子材料３０６の先端はサドルとして機能することができ、電極３０８の電極接触部３１０は先端上に形成される。電極３０８の電極接触部３１０の側壁は、誘電材料３１２中に形成された谷部の側壁によって規定される。電極接触材料の形成は、ＰＶＤ、ＣＶＤ、および／またはＡＬＤを用いて行うことができる。多様な実施形態において、電極３０８の電極接触部３１０は、ＰＶＤを介してＣｕＴｅ形成することができる。しかし、実施形態は、特定の接触材料に限定されない。
電極材料３０８は、誘電材料３１２中に形成された谷部の残り部分（例えば、電極３０８の電極接触部３１０によって充填されていない部分）中に形成され得、これにより電極接触部３１０と接触する。電極材料３０８は、導電性材料であり得る（例えば、銅および／またはタングステン）。電極材料３０８は、上部電極であり得る（例えば、導電線（例えば、図１に示すアクセス線（例えば、ワード線１３０−０〜１３０−Ｎ）またはデータ線（例えば、ビット線１２０−０〜１２０−Ｍ））。谷部中に形成された電極材料３０８および誘電材料３１２を平坦化する（例えば、研磨および／またはエッチバックする）ことにより、誘電材料３１２中に形成された各谷部中の電極材料３０８を分離することができる。誘電材料３１２中に形成された谷部の配向は、電極材料３０４中に形成された谷部に対して直交し得る（例えば、電極３０４および３０８が直交する）。
図３に示す実施形態によるメモリセルにより、先行メモリセル（例えば、ＣＢＲＡＭおよび／またはＲＲＡＭセル）に対するフィラメント核形成位置の変動を低減させることができる。例えば、フィラメント核形成位置を、記憶素子材料３０６の先端上に形成された電極３０８の電極接触部３１０と電極材料３０４の先端との間に局在させることができる。すなわち、フィラメント核形成位置は、記憶素子材料３０６の先端に接続された電極３０８の電極接触部３１０と、電極材料３０４の先端との間に設けられ、その結果、フィラメント核形成位置が例えば２つの平面間にあるメモリセルの場合よりも変動が少なくなる。また、記憶素子材料３０６の先端へ接続された電極３０８の電極接触部３１０と、電極材料３０４の先端とを記憶素子材料３０６内の電界に集中させることにより、図３中のメモリセルのための形成電圧を、平面を含む電極を有するメモリセルに関連する形成電圧よりも低くすることができる。
図４Ａ〜図４Ｃは、本開示の１つ以上の実施形態によるメモリセルの一部を示す。図４Ａは、本開示の１つ以上の実施形態によるメモリセルの一部のブロック図である。図４Ａは、メモリセルの電極４０４を示す。電極４０４は、メモリセルの下部電極であり得る。複数の実施形態において、電極４０４は、サドル領域４０５を含む。サドル領域４０５は、電極４０４の表面から奥側に設けられた（例えば、サドル形状を有する）領域を含む。サドル領域４０５は、電極４０４のエッチングにより形成することができる。電極４０４のエッチングによりサドル領域４０５を形成することは、例えばプラズマエッチングプロセスおよび／またはウェット化学エッチングプロセスを用いて行うことができる。サドル領域４０５に含まれる表面は、電極４０４のエッチングされた部分の事前エッチングされた表面積よりも大きくすることができる。
図４Ｂは、本開示の１つ以上の実施形態によるメモリセルの一部のブロック図である。図４Ｂは、図４Ａの電極４０４であり、記憶素子材料４０６がサドル領域４０５中に形成されている。記憶素子材料４０６は均一の厚さであるため、図４Ａに関連して上述したエッチングプロセス時に規定されたサドル領域４０５の表面積上における電極４０４とのコンフォーマル接触が可能となる。サドル領域４０５の記憶素子材料４０６と接触している部分の表面積は、サドル領域の下側の電極４０４の下部の表面の表面積（これは、対応する平面クロスポイントデバイスの領域である）よりも大きい。サドル領域４０５の記憶素子材料４０６と接触している部分の界面面積は、記憶素子の突出面積設置面積よりも大きい。記憶素子の突出面積設置面積は、電極４０４の幅４１１を電極４０８の幅４１３と乗算することにより、規定することができる。
図４Ｃは、本開示の１つ以上の実施形態によるメモリセルの一部のブロック図である。図４Ｃにおいて、電極４０８が図示されている。電極４０８は上部電極であり得、図４Ｂに示す電極４０４のサドル領域４０５内に形成された材料４０６上に形成され得る。よって、電極４０８は、サドル領域４０５およびコンフォーマル記憶素子材料４０６上にコンフォーマルに形成される。よって、電極４０８は、逆サドル領域４０９を含む。電極４０８が電極４０４上へ配置されると、４０９の表面積は、記憶素子材料４０６の外側表面積と接触し得る。電極４０８は、電極４０８が電極４０４上に配置されたときに電極４０８の下面が電極４０４の上面の下側に来るように、構成することができる。記憶素子材料４０６の表面積は、サドル領域の下側の電極４０４の下部の表面の表面積（これは、平面デバイスの領域に対応する）よりも大きい。電極４０８を電極４０４および記憶素子材料４０６上に配置することで、電極４０８を電極４０４に対して非平行に配向させる。
図４Ａ〜図４Ｃに示す実施形態に従って形成されたメモリセルの場合、電極と記憶素子材料との間に接触のための平面領域が設けられたメモリセルと比較して、電極と記憶素子材料との間の接触表面積（例えば、電極４０６および４０８と記憶素子材料４０６との間の接触表面積）がより大きい。平面クロスポイントの場合と対照的に、メモリセル中において電極と記憶素子材料との間の接触表面積がサドルクロスポイントによってより大きくなるほど、面積分布型のスイッチング機構などを用いた所与の技術ノードおよびＲＲＡＭデバイスにおいて、メモリセルからより高い信号対ノイズ比（例えば、感知マージン）を得ることができる。
＜結論＞
本開示は、メモリセル構造と、その形成方法とを含む。１つのこのようなメモリセルは、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する第１の電極と、第２の電極の電極接触部を含む第２の電極とを含む。第２の電極は、第１の電極の下面に対して９０度未満で角度付けされた側壁を有する。第２の電極は第１の電極上にあり、第１の電極と、第２の電極の電極接触部との間に記憶素子が設けられる。
本明細書中において特定の実施形態について例示および記載してきたが、当業者であれば、記載の特定の実施形態の代わりに、同じ結果を達成するように計算された配置構成を用いることが可能であることを理解する。本開示は、本開示の複数の実施形態の適合例または改変例を網羅することを意図する。上記委細は例示的なものであり、限定的なものではないことが理解される。上記の実施形態および他の実施形態の組み合わせについては、当業者にとって明らかであるため、本明細書中において具体的に記載していない。本開示の複数の実施形態の範囲は、上記の構造および方法が用いられる用途を含む。よって、本開示の複数の実施形態の範囲は、添付の特許請求の範囲と、このような特許請求の範囲が権利を有する全ての均等物とに基づいて決定されるべきである。
上記の詳細な記載において、本開示を簡潔に示すため、いくつかの特徴をグループ化して単一の実施形態とした。本開示の方法は、本開示の開示の実施形態が各請求項中に明示的に記載された特徴よりも多数の特徴を用いなければならないとの意図を反映するものとして解釈されるべきではない。よって、以下の特許請求の範囲に記載されるように、発明の内容は、単一の開示の実施形態の全特徴よりも少数である。よって、以下の特許請求の範囲は、詳細な説明に採用され、各請求項は、別個の実施形態として独立して成立する。

Claims (34)

  1. メモリセルであって、
    第１の電極の下面に対して９０度未満で角度付けされた側壁を有する前記第１の電極と、
    第２の電極であって、前記第２の電極の電極接触部を含み、前記第１の電極の前記下面に対して９０度未満で角度付けされた側壁を有し、前記第２の電極は前記第１の電極上にある、第２の電極と、
    前記第１の電極と、前記第２の電極の前記電極接触部との間の記憶素子と、
    を含む、メモリセル。
  2. 前記第２の電極の電極接触部は、前記第１の電極の前記下面に対して９０度未満で角度付けされた側壁を有する、請求項１に記載のメモリセル。
  3. 前記第１の電極は、台形断面積および側壁を有し、前記側壁は、直線状、凹状または凸状からなる群から選択される、請求項１に記載のメモリセル。
  4. 前記第１の電極の台形断面積の上面は、前記第１の電極の電極接触部であり、前記記憶素子と接触する、請求項３に記載のメモリセル。
  5. 前記第１の電極は、三角形断面積および側壁を有し、前記側壁は、直線状、凹状または凸状からなる群から選択される、請求項１〜４のうちいずれか１項に記載のメモリセル。
  6. 前記記憶素子は、可変抵抗材料と、アクセスデバイスとを含む、請求項１〜４のうちいずれか１項に記載のメモリセル。
  7. 前記電極接触の前記側壁は、前記記憶素子に向かって合流する、請求項１〜４のうちいずれか１項に記載のメモリセル。
  8. 前記メモリセルの活性領域は、前記第１の電極の頂点と、前記第２の電極の前記電極接触部の頂点との間に設けられる、請求項７に記載のメモリセル。
  9. メモリセルであって、
    非垂直側壁を有する第１の電極の緩やかな先端上に形成された可変抵抗材料と、
    前記可変抵抗材料上に形成されかつ内部に谷部が形成された第１の誘電材料と、
    前記接触が前記谷部によって規定された非垂直側壁を有するように前記谷部中に形成された第２の電極の接触部と
    を含む、メモリセル。
  10. 前記第２の電極の残り部分は、前記第２の電極の残り部分が前記谷部によって規定された角度付き側壁を有するように、前記谷部内の前記第２の電極の接触部上に形成される、請求項９に記載のメモリセル。
  11. 前記第１の電極は下部電極であり、第２の誘電材料は、前記下部電極と隣接下部電極との間に形成された角度付き側壁を備えた谷部内に形成される、請求項９に記載のメモリセル。
  12. 前記第１の電極は下部電極導体線である、請求項９〜１１のうちいずれか１項に記載のメモリセル。
  13. 前記第２の電極は上部電極導体線であり、前記下部電極導体線と非平行である、請求項１２に記載のメモリセル。
  14. メモリセルであって、
    可変抵抗材料に先端および角度付き側壁が含まれるように、前記角度付き側壁を有する第１の電極の先端上に形成された前記可変抵抗材料と、
    前記可変抵抗材料上に形成された第１の誘電材料であって、前記第１の誘電材料内に谷部が形成される、第１の誘電材料と、
    第２の電極の接触部が前記谷部によって規定される角度付き側壁を有するように前記谷部内に形成された前記第２の電極の接触部とを含む、メモリセル。
  15. 前記第２の電極の残り部分を前記谷部内の前記接触上に形成することにより、前記第２の電極の残り部分は、前記谷部によって規定された角度付き側壁を有する、請求項１４に記載のメモリセル。
  16. 前記第２の電極の前記接触部は、前記可変抵抗材料の前記先端上に形成され、前記可変抵抗材料の前記側壁と重複する、請求項１４に記載のメモリセル。
  17. 前記第２の電極の前記接触部と前記可変抵抗材料との間の接触の表面積は、前記可変抵抗材料の前記側壁によって規定される、請求項１４〜１６のうちいずれか１項に記載のメモリセル。
  18. 前記第２の電極の前記接触部の前記角度付き側壁は、前記第１の誘電材料の下面に対して約１０度〜約８０度で角度付けされる、請求項１４〜１６のうちいずれか１項に記載のメモリセル。
  19. メモリセルであって、
    サドル領域を有する第１の電極と、
    前記サドル領域内に形成された可変抵抗材料であって、前記第１の電極と接触する部分を有する、可変抵抗材料と、
    前記可変抵抗材料と接触する部分を有する第２の電極と
    を含む、メモリセル。
  20. 前記第１の電極の前記サドル領域と接触する前記可変抵抗材料の前記部分の界面面積は、前記サドル領域の下側の設置面積の面積よりも大きい、請求項１９に記載のメモリセル。
  21. 前記第２の電極と接触する前記可変抵抗材料の前記部分の表面積は、前記サドル領域の下側の前記第１の電極の表面の表面積よりも大きい、請求項１９に記載のメモリセル。
  22. 前記第２の電極の下面は、前記第１の電極の上面の下側に配置される、請求項１９〜２１のうちいずれか１項に記載のメモリセル。
  23. 前記第１の電極および第２の電極は、相互に非平行に配向される。請求項１９〜２１のうちいずれか１項に記載のメモリセル。
  24. 前記第１の電極および第２の電極は、誘電材料によって包囲される、請求項１９〜２１のうちいずれか１項に記載のメモリセル。
  25. 前記メモリセルは抵抗ランダムアクセスメモリ（ＲＲＡＭ）セルである、請求項１９〜２１のうちいずれか１項に記載のメモリセル。
  26. メモリセルのアレイであって、
    第１の数の電極であって、前記第１の数の電極はそれぞれ、前記第１の数電極の下面に対して９０度未満の角度で角度付けされた側壁を有する、第１の数の電極と、
    第２の数電極であって、前記第２の数電極はそれぞれ、前記第１の電極の電極接触部を含み、前記第１の数の電極の前記下面に対して９０度未満の角度で角度付けされた側壁を有し、前記第２の数の電極は、前記第１の数の電極上に設けられる、第２の数の電極と、
    前記第１の数の電極と、前記第２の数の電極の前記電極接触部との間の複数の記憶素子と
    を含む、アレイ。
  27. 前記第１の数の電極はそれぞれ、第１の誘電材料の複数の部分によってお互いから分離される、請求項２６に記載のアレイ。
  28. 前記第２の数の電極はそれぞれ、第２の誘電材料の複数の部分によってお互いから分離される、請求項２６に記載のアレイ。
  29. 前記メモリセルのアレイは、クロスポイントメモリセルアレイにおいて構成される、請求項２６〜２８のうちいずれか１項に記載のアレイ。
  30. メモリセルのアレイであって、
    第１の接触材料の複数の部分内に形成された複数のサドル領域であって、前記第１の接触材料の前記複数の部分はそれぞれ、第１の誘電材料によって分離される、複数のサドル領域と、
    前記複数のサドル領域それぞれの内部に形成される可変抵抗記憶素子と、
    前記複数のサドル領域それぞれの内部の前記可変抵抗記憶素子上に形成された第２の接触材料の複数の部分と
    を含む、アレイ。
  31. 前記第２の接触材料の複数の部分は、第２の誘電材料によって分離される、請求項３０に記載のアレイ。
  32. 前記第１の接触材料の複数の部分と、前記第２の接触材料の複数の部分とは、相互に非平行に配向される、請求項３０に記載のアレイ。
  33. 前記メモリセルのアレイは、クロスポイントメモリセルアレイにおいて構成される、請求項３０〜３２のうちいずれか１項に記載のアレイ。
  34. 前記可変抵抗記憶素子は、可変抵抗記憶素子と、アクセスデバイスとを含む、請求項３０〜３２のうちいずれか１項に記載のアレイ。
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