CN112020777A - 交叉点存储器阵列及相关制造技术 - Google Patents

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Abstract

描述用于交叉点存储器阵列及相关制造技术的方法及设备。本文中所描述的所述制造技术可有助于同时建置安置于交叉点架构中的两个或两个以上存储器胞元层。每一存储器胞元层可包含多个第一存取线(例如字线)、多个第二存取线(例如位线)及第一存取线与第二存取线的每一拓朴相交点处的存储器组件。所述制造技术可使用形成于复合堆叠的顶层处的通孔的图案，从而可有助于在使用缩减数目个处理步骤时在所述复合堆叠内建置3D存储器阵列。所述制造技术还可适于形成插槽区，在所述插槽区处，所述3D存储器阵列可与存储器装置的其它组件耦合。

Description

交叉点存储器阵列及相关制造技术
交叉参考
本专利申请案主张卡斯特罗(CASTRO)等人在2018年4月24日申请的名为“交叉点存储器阵列及相关制造技术(CROSS-POINT MEMORY ARRAY AND RELATED FABRICATIONTECHNIQUES)”的第15/961,547号美国专利申请案的优先权，所述专利申请案让与本受让人并以全文引用的方式明确地并入本文中。
背景技术
下文大体上涉及形成存储器阵列，且更特定来说，涉及交叉点存储器阵列及相关制造技术。
存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器及其类似者的各种电子装置中存储信息。信息是通过编程存储器装置的不同状态而进行存储。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包括磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它者。存储器装置可包含易失性存储器胞元或非易失性存储器胞元。非易失性存储器胞元可维持其所存储逻辑状态历时较长时间段，即使在不存在外部电源的情况下也如此。易失性存储器胞元随时间推移可能会失去其存储状态，除非其通过外部电源经周期性地刷新。
通常，改进存储器装置可包括增大存储器胞元密度、提高读取/写入速度、增强可靠性、延长数据保持、降低功率消耗，或缩减制造成本，以及其它度量。可能需要每单位区域建置较多存储器胞元，以增大存储器胞元密度且缩减每位成本而不增加存储器装置的大小。还可能需要用于制造存储器装置的改进型技术(例如较快、成本较低)，所述存储器装置包含具有增大的存储器胞元密度的存储器装置。
附图说明
图1说明包含支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的三维存储器胞元阵列的存储器装置的示范性图。
图2说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的三维存储器阵列的实例。
图3A到3C说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的示范性制造技术。
图4A到4B说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的示范性通孔图案及结构。
图5到7说明形成支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的三维交叉点存储器阵列结构的实例方法。
图8说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的示范性通孔图案及结构。
图9到12说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的3D交叉点存储器阵列的实例。
图13说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的插槽区的示范性布局。
图14说明在支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的插槽区中进行连接的实例方法。
图15到20说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法。
具体实施方式
每单位区域建置较多存储器胞元可增大存储器装置内的存储器胞元的面积密度。存储器胞元的增大的面积密度可有助于存储器装置的较低每位成本及/或固定成本下的较大存储器容量。两个或两个以上二维(2D)存储器胞元阵列的三维(3D)集成可增大面积密度，同时还缓解可与缩小各种特征大小的存储器胞元相关联的困难。在一些状况下，2D存储器胞元阵列可被称作存储器胞元层，且多个存储器胞元层的3D集成可包含与建置单个存储器胞元层相关联的重复处理步骤。举例来说，当存储器胞元的每一连续层建置在任何先前建置的存储器胞元层的顶部上时，可多次重复用于建置一个存储器胞元层的步骤中的至少一些。例如，归因于相对大量的光屏蔽及其它处理步骤，处理步骤的此类重复可引起增加的制造成本且可由此偏离可另外与3D集成相关联的益处。
本文中所描述的技术、方法及相关装置可涉及使用形成于复合堆叠的顶层处的通孔(例如，接入通孔)图案来促进同时建置两个或两个以上存储器胞元层连同相关联结构(例如，电极)，从而可有助于在使用缩减数目的处理步骤(例如光屏蔽步骤)时在复合堆叠内建置3D存储器装置。举例来说，本文中所描述的技术、方法及相关装置可通过基于通孔图案选择性地移除且替换最初包含于埋入式层处的材料而提供在下部层中形成各种结构(例如电极、存储器胞元、电介质缓冲器等)，所述下部层可被称作埋入式层。此外，本文中所描述的技术、方法及相关装置可有助于在多个埋入式层处同时形成类似结构，借此缩减与制造3D存储器装置相关联的光屏蔽或其它处理步骤的数目，从而可缩减3D存储器装置的制造成本且产生可由所属领域的一般技术人员所了解的其它益处。如本文中所使用，通孔可指开口或稍后填充有包含可能不导电的材料的材料的开口。
本文中所描述的技术、方法及相关装置可适于建置安置于交叉点架构中的多个存储器胞元层。举例来说，交叉点架构中的每一存储器胞元层可包含第一平面中的多个第一存取线(例如字线)及第二平面中的多个第二存取线(例如位线)，所述第一存取线及所述第二存取线在不同方向上延伸-例如，第一存取线可基本上垂直于第二存取线。第一存取线及第二存取线的每一拓朴交叉点可对应于存储器胞元。因此，交叉点架构中的存储器胞元层可包含具有置放于存取线的拓朴交叉点(例如存取线的3D栅格结构)处的多个存储器胞元的存储器阵列。
各种存储器技术可包含可适于交叉点架构的各种形式的存储器组件(例如相变存储器(PCM)技术或导电桥接随机存取存储器(CBRAM)技术中的电阻式组件，或铁电随机存取存储器(FeRAM)技术中的电容式组件)。在一些状况下，交叉点架构中的存储器胞元可包含选择组件(例如薄膜开关装置)及存储器组件。在其它状况下，交叉点架构中的存储器胞元可不需要单独选择组件-例如，存储器胞元可为自选择存储器胞元。
本文中所描述的技术、方法及相关装置可涉及在复合堆叠的第一层中建构第一存取线的集合及在第二层中建构第二存取线的另一集合，所述复合堆叠包含第一层及第二层。第一存取线及第二存取线可以拓朴方式相交，使得第一存取线与第二存取线之间的每交叉点可包含存储器组件占据的空间。举例来说，复合堆叠可经配置以包含第一层与第二层之间的存储器层。第一层可包含第一电介质材料，且第一电介质材料的一部分可用导电材料(例如电极材料)替换以在第一层处形成第一存取线的集合。类似地，第一存取线的另一集合可根据本文中所描述的制造技术在第二层处形成。
为了在第一层处建置第一存取线的集合，形成于堆叠的顶层处的第一通孔的集合可用于形成穿过堆叠的贯通孔。第一通孔可在第一方向(例如平面内的水平方向)上布置成行。贯通孔可提供对位于顶层下方的第一层的第一电介质材料的存取。通过贯通孔选择性地移除第一电介质材料的一部分的各向同性蚀刻步骤可在第一层处建立一系列空腔。当等同的空腔(例如邻近空腔)重叠时，一致空腔可合并以在第一层处形成第一沟道。随后，导电材料(例如电极材料)可通过贯通孔填充第一层处的第一沟道。
接着，可使用第一通孔(及相关联贯通孔)的相同集合在第一沟道内的电极材料中形成第二沟道。随后，电介质材料可填充第二沟道。第二沟道的宽度可小于第一沟道的宽度，且因此电极材料的一部分可保持沿着第一沟道的边沿，借此形成第一层处形成的电极材料带(或细长环路或轨道)。电极材料带可随后经切断(例如环路的较短端部可经移除或以其它方式与环路的长侧分隔)，借此形成第一存取线的集合(例如平面内的水平方向的字线的集合)。第一存取线的一或多个集合(例如字线的一或多个集合，字线的每一集合形成于相应第一层处)可在堆叠包含一或多个第一层的情况下使用制造技术同时形成。
可重复类似处理步骤以用于在第二层处建置第二存取线的集合。第二通孔的集合可在与第一通孔的集合不同的方向(例如在平面内的竖直方向)布置成行，使得第二通孔可用于在第二层处形成与第一存取线在不同方向上延伸的第二存取线的集合(例如第二层处的位线的集合，其中位线的集合中的位线正交于第一层处的字线的集合中的字线)。第二存取线的一或多个集合(例如位线的一或多个集合，位线的每一集合形成于第二层处)可在堆叠包含一或多个第二层的情况下使用本文中所描述的制造技术同时形成。
如上文所描述，复合堆叠可包含第一层与第二层之间的存储器层。在一些状况下，包含在初始堆叠中的存储器层包含存储器材料(例如硫族化物材料)薄片。在其它状况下，包含在初始堆叠中的存储器层可包含占位材料(例如电介质材料)，其一部分可在制造过程的后期(例如在于堆叠的其它层中形成存取线的3D栅格结构之后)用存储器材料替换。
当包含在初始堆叠中的存储器层包括存储器材料薄片时，存储器材料薄片可通过用于形成3D交叉点阵列结构的后续处理步骤来改性。在一些状况下，存储器材料薄片可运用多个电介质塞(例如填充有电介质材料的贯通孔)穿孔。多个电介质塞的图案可对应于第一通孔及第二通孔的图案-即，多个电介质塞可为使用第一通孔形成第一存取线(例如字线)及使用第二通孔形成第二存取线(例如位线)的结果。在其它状况下，存储器材料薄片可通过使用第一通孔及第二通孔形成于存储器材料中的沟道而分段成多个存储器材料元件。在一些状况下，每一存储器材料元件可呈3D矩形形状。此外，每一存储器元件还可与至少四个电极(例如上方的两个电极及下方的两个电极)耦合，从而产生每存储器材料元件有四个存储器胞元。
当包含在初始堆叠中的存储器层包括占位材料(例如电介质材料)时，第一通孔的集合或第二通孔的集合可用于在存储器层处的占位材料内形成存储器材料的轨道(例如带)。与在存储器层处形成存储器材料带相关联的处理步骤可类似于与在第一(或第二)层处形成电极材料带相关联的处理步骤，但其中第一沟道填充有存储器材料(例如相较于填充有电极材料)。在存储器材料带形成于存储器层(例如使用第一通孔)处之后，存储器材料带可通过使用通孔的其它集合(例如使用第二通孔)形成沟道而分段成多个存储器材料元件，其中沟道与存储器材料带相交且因此将存储器材料带划分成多个离散存储器材料元件。在一些状况下，每一存储器材料元件可呈3D长条形状。此外，每一存储器元件还可与至少三个电极(例如上方的两个电极及下方的一个电极，或反之亦然)耦合，从而产生每存储器材料元件有两个存储器胞元。
在一些状况下，当包含在初始堆叠中的存储器层包括占位材料(例如电介质材料)时，共同通孔的集合(例如多个通孔，所述多个通孔中的每一者可为在第一方向布置成行的第一通孔的集合及在第二方向布置成行的第二通孔的集合两者的一部分)可用于在存储器层处形成存储器材料的3D盘的集合，其中每一共同通孔用于在存储器层处形成存储器材料的一个3D盘。随后，存储器材料的3D盘中的每一者可使用包含对应的共同通孔的第一通孔的集合及第二通孔的集合分段成四个离散存储器材料元件。举例来说，第一通孔的集合可用于形成在第一方向划分(例如平分)存储器材料的3D盘的第一沟道，且第二通孔的集合可用于形成在第二方向划分(例如平分)存储器材料的3D盘的第二沟道。四个离散存储器材料元件中的每一者可具有弯曲表面，所述弯曲表面可对应于形成四个离散存储器材料元件的3D盘的外表面。在一些状况下，四个离散存储器材料元件中的每一者可呈3D楔形(例如扇形)形状。此外，每一存储器元件可与至少两个电极(例如上方的一个电极及下方的一个电极)耦合，从而产生每存储器材料元件有一个存储器胞元。
第一通孔及第二通孔的子集可用于存储器装置的插槽区中。在3D交叉点存储器阵列架构的上下文中，插槽区可包含经配置以在存储器阵列的存取线与存储器装置的其它组件(例如解码器、感测组件)之间提供电气连接的结构。在一些状况下，插槽区可包含出于电隔离的目的而具有间隙的结构。
在一些状况下，第一通孔及第二通孔的子集可用于通过对电极层处的目标电极材料的一部分进行各向同性蚀刻而在目标电极(例如存取线，例如字线或位线)中建立此间隙。在一些状况下，具有开口的光掩模可用于通过穿过目标电极材料进行各向异性蚀刻而建立此间隙。
为了在存储器装置的存取线与其它组件之间进行连接，第一通孔或第二通孔的子集可用于形成延伸穿过堆叠的贯通孔。贯通孔可填充有导电材料，且蚀刻步骤可移除导电材料的一部分以曝露目标层处的电介质缓冲器。电介质缓冲器可对应于电介质材料，所述电介质材料可用于在从第一沟道部分地移除电极材料之后填充第二沟道(例如由电极材料带环绕的某一点处的沟道)。可移除电介质缓冲器，且导电材料可填充贯通孔中的空间以将目标层处的目标电极材料电耦合到存储器装置的其它组件的节点。因此，包含间隙及互连件的插槽区可使用第一通孔及第二通孔的图案形成。
下文在经配置有交叉点架构的存储器阵列的上文中进一步描述上文所介绍的本发明的特征。接着描述用于制造交叉点存储器阵列的结构及技术的具体实例。本发明的这些及其它特征进一步通过涉及交叉点存储器阵列及相关制造技术的设备图、形成图的方法及流程图而说明且参考诸图而描述。
图1说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的实例存储器元件100。存储器装置100还可被称作电子存储器设备。图1为存储器装置100的各种组件及特征的说明性表示。因而，应了解，展示存储器装置100的组件及特征以说明功能性相互关系，而非其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器胞元105。在一些实施例中，每一存储器胞元105可编程以存储两个状态，其表示为逻辑0及逻辑1。在一些实施例中，存储器胞元105可经配置以存储两个以上逻辑状态。在一些实施例中，存储器胞元105可包含自选择存储器胞元。应理解，存储器胞元105还可包含另一类型的存储器胞元-例如，3D XPointTM存储器胞元、包含存储组件及选择组件的PCM胞元、CBRAM胞元，FeRAM胞元。尽管包含于图1中的一些元件以数字指示符标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
3D存储器阵列102可包含形成于彼此顶部上的两个或两个以上二维(2D)存储器阵列。相较于单个2D阵列，此可增加单个裸片或衬底上可置放或建立的存储器胞元的数目，从而又可降低生产成本或增加存储器装置的性能，或两者皆有。在图1中所描绘的实例中，存储器阵列102包含两个层级的存储器胞元105(例如存储器胞元105-a及存储器胞元105-b)且可由此被视为3D存储器阵列；然而，层级的数目可不限于两个，且其它实例可包含额外层级。每一层级可经对准或定位使得存储器胞元105可横越每一层级彼此对准(完全对准、重叠或大致对准)，由此形成存储器胞元堆叠145。
在一些实施例中，存储器胞元105的每一行连接到字线110，且存储器胞元105的每一列连接到位线115。字线110及位线115两者一般还可被称作存取线。此外，存取线可充当用于存储器装置100的一个层处的一或多个存储器胞元105(例如用于存取线下方的存储器胞元105)的字线110，且可充当用于存储器装置的另一层处的一或多个存储器胞元105(例如用于存取线上方的存储器胞元105)的位线115。因此，对字线及位线，或其类似物的参考是可互换的，而不会损耗理解或操作。字线110及位线115可基本上彼此垂直且可支持存储器胞元的阵列。
一般来说，一个存储器胞元105可位于例如字线110及位线115的两个存取线的相交点处。此相交点可被称作存储器胞元105的地址。目标存储器胞元105可为位于通电(例如经激活)字线110与通电(例如经激活)位线115的相交点处的存储器胞元105；即，字线110及位线115可均经通电以便在其相交点处读取或写入存储器胞元105。与相同字线110或位线115电子通信(例如连接到其)的其它存储器胞元105可被称作非目标存储器胞元105。
如图1中所展示，存储器胞元堆叠145中的两个存储器胞元105可共享共同导线，例如位线115。即，位线115可与上部存储器胞元105-b及下部存储器胞元105-a耦合。其它配置可为可能的，例如，第三层(未展示)可与上部存储器胞元105-b共享字线110。
在一些状况下，电极可将存储器胞元105耦合到字线110或位线115。术语电极可指电导体，且可包含在存储器装置100的元件或组件之间提供导电路径的迹线、电线、导线、导电层等等。因此，术语电极在一些状况下可指存取线，例如字线110或位线115，以及在一些状况下可指用作存取线与存储器胞元105之间的电接点的额外导电元件。在一些实施例中，存储器胞元105可包括定位于第一电极与第二电极之间的硫族化物材料。第一电极可将硫族化物材料耦合到字线110，且第二电极可将硫族化物材料耦合到位线115。第一电极及第二电极可为相同材料(例如碳)或不同材料。在其它实施例中，存储器胞元105可与一或多个存取线直接耦合，且可省略除存取线之外的电极。
可通过激活或选择字线110及数字线115来对存储器胞元105执行例如读取及写入的操作。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由导电材料制成，所述导电材料例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂的半导体或其它导电材料、合金、化合物等等。
在一些架构中，胞元的逻辑存储装置(例如CBRAM胞元中的电阻式组件、FeRAM胞元中的电容式组件)可与数字线通过选择组件电隔离。字线110可连接到选择组件且可控制所述选择组件。举例来说，选择组件可为晶体管，且字线110可连接到所述晶体管的栅极。替代地，选择组件可为可变电阻组件，其可包括硫族化物材料。激活字线110可在存储器胞元105的逻辑存储装置与其对应的数字线115之间产生电气连接或闭路。可接着存取数字线以读取或写入存储器胞元105。在选择存储器胞元105后，所得信号可用以确定所存储逻辑状态。在一些状况下，第一逻辑状态可对应于无电流或可忽略的小电流通过存储器胞元105，而第二逻辑状态可对应于有限电流。
在一些状况下，存储器胞元105可包含具有两个终端的自选择存储器胞元，且可省略单独选择组件。因而，自选择存储器胞元的一个终端可电连接到字线110，且自选择存储器胞元的另一个终端可电连接到数字线115。
可通过行解码器120及列解码器130控制存取存储器胞元105。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所接收行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当数字线115。举例来说，存储器阵列102可包含标记为WL_1到WL_M的多个字线110，及标记为DL_1到DL_N的多个数字线115，其中M及N视阵列大小而定。因此，通过激活字线110及数字线115，例如，WL_2及DL_3，可在其交叉点处存取存储器胞元105。
在存取后，可通过感测组件125读取或感测存储器胞元105，以确定存储器胞元105的所存储状态。举例来说，电压可施加到存储器胞元105(使用对应的字线110及位线115)且通过存储器胞元105的所得电流的存在可取决于存储器胞元105的经施加电压及阈值电压。在一些状况下，可施加多于一个电压。另外，如果经施加电压不产生电流，那么可施加其它电压直到电流由感测组件125检测到为止。通过评估产生电流的电压，可确定存储器胞元105的所存储逻辑状态。在一些状况下，电压的量值可逐渐上升直到检测到电流为止。在其它状况下，可依序施加预定电压直到检测到电流为止。同样地，电流可施加到存储器胞元105，且用以产生电流的电压的量值可取决于存储器胞元105的电阻或阈值电压。
在一些状况下，存储器胞元105(例如自选择存储器胞元)可包括硫族化物材料。自选择存储器胞元的硫族化物材料可在自选择存储器胞元操作期间保持在非晶态中。在一些状况下，操作自选择存储器胞元可包含将各种形状的编程脉冲施加到自选择存储器胞元以确定自选择存储器胞元的特定阈值电压-即，自选择存储器胞元的阈值电压可通过改变编程脉冲的形状来修改，从而可变更呈非晶态的硫族化物材料的局域组合物。自选择存储器胞元的特定阈值电压可通过将各种形状的读取脉冲施加到自选择存储器胞元来确定。举例来说，当读取脉冲的经施加电压超过自选择存储器胞元的特定阈值电压时，有限量的电流可流动通过自选择存储器胞元。类似地，当读取脉冲的经施加电压小于自选择存储器胞元的特定阈值电压时，无明显电流量可流动通过自选择存储器胞元。在一些实施例中，感测组件125可通过检测通过存储器胞元105的电流或其缺失来读取存储在选定存储器胞元105中的信息。以此方式，存储器胞元105(例如自选择存储器胞元)可基于与硫族化物材料相关联的阈值电压电平(例如两个阈值电压电平)来存储数据的一个位，其中电流流动通过存储器胞元105所在的阈值电压电平指示由存储器胞元105存储的逻辑状态。在一些状况下，存储器胞元105可展现某数目个不同阈值电压电平(例如三个或多于三个阈值电压电平)，借此存储数据的多于一个位。
感测组件125可包含各种晶体管或放大器以便检测且放大与经感测存储器胞元105相关联的信号的差，其可被称作锁存。可接着经由列解码器130输出存储器胞元105的所检测的逻辑状态，作为输出135。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120，或与其电子通信。图1还展示布置感测组件125-a(呈虚线框)的替代选项。所属领域的一般技术人员将了解，感测组件125可与列解码器或行解码器相关联而不失去其功能性目的。
存储器胞元105可通过类似地激活相关字线110及数字线115来经设置或写入，且至少一个逻辑值可存储在存储器胞元105中。列解码器130或行解码器120可接收待写入到存储器胞元105的数据，例如，输入/输出135。
在一些存储器架构中，存取存储器胞元105可使所存储逻辑状态衰减或摧毁，且可执行重新写入或刷新操作以将原始逻辑状态传回到存储器胞元105。在DRAM中，例如，电容器可在感测操作期间被部分或完全地放电，从而破坏所存储逻辑状态，因此逻辑状态可在感测操作之后重新写入。另外，在一些存储器架构中，激活单个字线110可产生行中的所有存储器胞元(例如与字线110耦合)的放电；因此，行中的若干或所有存储器胞元105可需要重新写入。但在例如自选择存储器、PCM、CBRAM、FeRAM或NAND存储器的非易失性存储器中，存取存储器胞元105不会摧毁逻辑状态，且因此，存储器胞元105可不需要在存取之后重新写入。
存储器控制器140可通过例如行解码器120、列解码器130及感测组件125的各种组件控制存储器胞元105的操作(例如读取、写入、重新写入、刷新、放电)。在一些状况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行地址信号及列地址信号以便激活所要的字线110及数字线115。存储器控制器140还可产生且控制在存储器装置100的操作期间使用的各种电压或电流。一般来说，本文中所论述的经施加电压或电流的振幅、形状、极性及/或持续时间可经调整或变化且对于在操作存储器装置100中所论述的各种操作可不同。此外，可同时存取存储器阵列102内的一个、多个或所有存储器胞元105；例如，可在将所有存储器胞元105或一群组存储器胞元105设置成单个逻辑状态的复位操作期间同时存取存储器阵列102的多个或所有胞元。
本文中所描述的制造技术可用于同时形成存储器装置100的方面，包含一些方面。举例来说，本文中所描述的制造技术可用于同时形成下部字线110(在图1中标记为WL_B1)及上部字线110(在图1中标记为WL_T1)，以及任何数目个额外层(未展示)处的字线。下部字线110及上部字线110均可安置于起初包括相同电介质材料的层中，且单个通孔图案可用于一或多个处理步骤-例如，移除电介质材料的部分且用导电材料替换其，所述一或多个处理步骤在相应层处同时形成下部层级的字线110及上部层级的字线110。类似地，本文中所描述的制造技术可用于同时形成下部存储器胞元105(例如图1中所说明的为黑色物理圆形的存储器胞元105-a)及上部存储器胞元105(例如图1中所说明的为白色圆形的存储器胞元105-b)，以及任何数目个额外存储器胞元层(未展示)处的存储器胞元105。
图2说明支持根据本发明的实施例的交叉点存储器阵列及相关制造技术的3D存储器阵列202的实例。存储器阵列202可为参考图1所描述的存储器阵列102的部分的实例。存储器阵列202可包含安置于衬底204上方的存储器胞元的第一阵列或层205-a及第一阵列或层205-a的顶部上的第二阵列或层205-b。存储器阵列202还可包含字线110-a及字线110-b以及位线115-a，字线110-a及字线110-b以及位线115-a可为字线110及位线115的实例，如参考图1所描述。如在图2中所描绘的说明性实例中，第一层205-a及第二层205-b的存储器胞元可各自包含自选择存储器胞元。在一些实例中，第一层205-a及第二层205-b的存储器胞元可各自包含另一类型的存储器胞元，其可适于交叉点架构-例如，CBRAM胞元或FeRAM胞元。尽管包含于图2中的一些元件以数字指示符标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
在一些状况下，第一层205-a的自选择存储器胞元可各自包含第一电极215-a、硫族化物材料220-a及第二电极225-a。另外，第二存储器层205-b的自选择存储器胞元可各自包含第一电极215-b、硫族化物材料220-b及第二电极225-b。在一些实施例中，存取线(例如字线110、位线115)可包含电极层(例如保形层)以代替电极215或225，且因此可包括多层存取线。在此类实施例中，存取线的电极层可与存储器材料(例如硫族化物材料220)介接。在一些实施例中，存取线(例如字线110、位线115)可直接与存储器材料(例如硫族化物材料220)介接，且在其间无电极层或电极。
第一层205-a及第二层205-b的自选择存储器胞元在一些实施例中可具有共同导线，使得每一层205-a及205-b的对应的(例如在y方向竖直对准)自选择存储器胞元可共享如参考图1描述的位线115或字线110。举例来说，第二层205-b的第一电极215-b及第一层205-a的第二电极225-a均可耦合到位线115-a，使得位线115-a由竖直对准且邻近的自选择存储器胞元(在y方向)共享。
在一些实施例中，存储器阵列202可包含额外位线(未展示)，使得第二层205-b的第一电极215-b可与额外位线耦合且第一层205-a的第二电极225-a可与位线115-a耦合。额外位线可与位线115-a电隔离(例如绝缘材料可插入于额外位线与位线115-a之间)。因此，第一层205-a及第二层205-b可分隔且可彼此独立地操作。在一些状况下，存取线(例如字线110或位线115)可包含用于每交叉点处的相应存储器胞元的选择组件(例如两端选择器装置，其可经配置作为与存取线集成的一或多种薄膜材料)。因而，存取线及选择组件可一起形成充当存取线及选择组件两者的复合材料层。
存储器阵列202的架构在一些状况下可被称作交叉点架构的实例，这是因为存储器胞元可形成在字线110与位线115之间的拓朴交叉点处，如图2中所说明。此交叉点架构可提供相较于一些其它存储器架构具有较低生产成本的相对高密度数据存储装置。举例来说，具有交叉点架构的存储器阵列可具有面积缩减的存储器胞元，且因而相较于一些其它架构可支持增大的存储器胞元密度。举例来说，交叉点架构相较于具有6F2存储器胞元面积的其它架构(例如具有三端选择组件的其它架构)可具有4F2存储器胞元面积，其中F为最小特征大小。举例来说，DRAM存储器阵列可使用为三端装置的晶体管作为用于每一存储器胞元的选择组件，且因此包括给定数目的存储器胞元的DRAM存储器阵列相较于包括相同数目个存储器胞元的具有交叉点架构的存储器阵列可具有较大存储器胞元面积。
虽然图2的实例展示两个存储器层，但其它配置可包含任何数目个层。在一些实施例中，存储器层中的一或多者可包含自选择存储器胞元，其包含硫族化物材料220。在其它实施例中，存储器层中的一或多者可包含FeRAM胞元，其包含铁电材料。在又另一实施例中，存储器层中的一或多者可包含CBRAM胞元，其包含金属氧化物或硫族化物材料。举例来说，硫族化物材料220可包含硫族化物玻璃，例如硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)及硅(Si)的合金。在一些实施例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫族化物材料可被称作SAG合金。
图3到4说明本发明的制造技术的各个方面。举例来说，图3到4说明在复合堆叠的一或多个埋入式目标层处(例如同时)建立空腔的方面，每一目标层包括目标材料。通孔可用于在目标埋入式层处的目标材料中建立空腔，且空腔可经设置大小使得邻近(例如相邻)空腔可重叠且因此可合并以在目标埋入式层处形成沟道(例如隧道)。沟道因此可与通孔对准-即，沟道可与用于建立沟道的每一通孔的纵轴(例如相对于衬底的正交方向)相交。沟道可填充有填充材料(例如导电材料或存储器材料)，且在一些状况下，使用类似空腔-蚀刻及沟道-建立技术，目标层处的填充材料内的较窄沟道可使用相同通孔来建立。在填充材料内建立较窄沟道可产生环绕较窄沟道的细长填充材料环路(例如带、环或轨道)，且较窄沟道可填充有第二材料(例如电介质绝缘材料或其它绝缘材料)。填充材料环路可随后经切断以在目标埋入式层处建立填充材料的离散区段。这些区段可经配置为3D存储器阵列的方面，例如图1中所说明的存储器阵列102或图2中所说明的存储器阵列202的实例。
举例来说，本文中所描述的制造技术可有助于同时形成不同下部层处的类似结构-例如，导线(例如存取线，例如字线110及位线115)的集合或经配置有共同布局的存储器材料元件的集合，在共同布局中，导线的每一集合或存储器材料元件的集合存在于堆叠的不同下部层中。因而，本文中所描述的制造技术可有助于同时形成两个或两个以上存储器胞元层，每一层包括存取线(例如字线、位线)及存储器胞元的3D交叉点结构。
图3A到3C说明根据本发明的示范性制造技术。在图3A中，描绘处理步骤300-a。处理步骤300-a可包含形成堆叠305-a的一或多个薄膜沉积或生长步骤。图3A说明堆叠305-a的侧视图，所述堆叠可为在应用如本文中所描述的其它制造技术之前的层的初始堆叠。堆叠305-a可形成在衬底(例如参考图2所描述的衬底204)上方。堆叠305-a可包含各种材料的多个不同层，且因此可在一些状况下被称作复合堆叠，其中特定材料基于多个因素来选择-所述多个因素例如所要种类的存储器技术(例如自选择存储器、FeRAM、CBRAM)、存储器胞元的所要数目个层(例如两个或两个以上存储器胞元层)等。如图3A的说明性实例中所描绘，堆叠305-a可包含适于制造埋线的两个集合(例如相对上部层处的包含如参考图2描述的字线110-b的埋线的第一集合及相对下部层处的包含字线110-a的埋线的第二集合)的层的初始堆叠，层处的埋线的每一集合起初包括第一材料。堆叠305-a还可包含适于制造层处的埋线的单个集合的层的初始堆叠(例如包含参考图2所描述的位线115-a的埋线的单个集合)，埋线的单个集合起初包括第二材料。
在一些实例中，堆叠305-a可包含层310，其可为堆叠305-a的顶层。在一些实施例中，层310包含电介质材料。在一些实施例中，层310包含硬掩模材料，使得层310可被称作硬掩模层。由于例如光刻步骤，通孔图案可形成于层310中。
堆叠305-a还可包含层315。在图3A的说明性实例中，堆叠305-a包含两个层315，即层315-a及层315-b。在一些实施例中，层315可各自包含第一电介质材料。如图5中所说明，每一层315可最终经修改成包含第一导线的集合，每一第一导线包括电极材料。因此，层315可被称作第一电极层。在一些状况下，第一导线可被称作埋入式导线，因为第一导线定位于表面层下方(例如层310下方)。第一导线可在第一方向上延伸。两个或两个以上第一电极层处的电极-即，形成于两个或两个以上层内的电极，所述两个或两个以上层各自包括第一电介质材料-可根据本文中所描述的制造技术同时形成。
堆叠305-a还可包含层320。在图3A的说明性实例中，堆叠305-a包含两个层320，即层320-a及层320-b，但任何数目个层320是可能的。在一些实施例中，每一层320可包括形成为堆叠305-a的一部分的存储器材料(例如硫族化物材料220)。在其它实施例中，每一层320可包括占位材料，其可稍后经部分地移除且由存储器材料(例如参考图2所描述的硫族化物材料220)替换。如图9到12中所说明，每一层320可最终包含根据本文中所描述的制造技术同时形成的存储器胞元。因此，不论起初是包括存储器材料抑或稍后由存储器材料替换的占位材料，层320都可被称作存储器层。
堆叠305-a还可包含层325。在图3A的说明性实例中，堆叠305-a包含单层325，但任何数目个层325是可能的。在一些实施例中，每一层325可包含第二电介质材料。如图5中所说明，层325可最终经修改成包含包括电极材料的第二导线的集合。因此，每一层325可被称作第二电极层。在一些状况下，第二导线可被称作埋入式导线，因为第二导线定位于表面层下方(例如层310下方)。第二导线可在第二方向上延伸，所述第二方向可不同于第一方向。在一些实施例中，第二方向可基本上垂直于第一导线延伸所沿着的第一方向。两个或两个以上第二电极层处的电极-即形成于两个或两个以上层内的电极，所述两个或两个以上层各自包括第二电介质材料-根据本文中所描述的制造技术同时形成。
堆叠305-a可包含层330。在一些状况下，层330可包含蚀刻停止材料以经受本文中所描述的各种蚀刻过程。层330在一些状况下可包含与层310相同的硬掩模材料，或可包含不同材料。在一些状况下，层330可提供关于形成于衬底(例如参考图2所描述的衬底204)中的电路或其它结构的缓冲层或可在层330下方的其它层(未展示)。在一些状况下，层330可提供关于在先前处理步骤中制造的存储器胞元的一或多个层的缓冲层。
在图3B中，描绘处理步骤300-b。图3B说明通孔335(例如通孔335的俯视图)及堆叠305-b的侧视图。当处理步骤300-b是完整时，堆叠305-b可对应于堆叠305-a。处理步骤300-b可包含光刻步骤，其将通孔335的形状转印到堆叠305-a上。在一些实例中，光刻步骤可包含在层310的顶部上形成具有通孔335的形状(例如通过通孔335内部缺乏光致抗蚀剂材料来界定)的光致抗蚀剂层(未展示)。在一些实例中，蚀刻处理步骤可遵循用以将通孔335的形状转印到层310上的光刻步骤，使得在层310内所建立的通孔335的形状可在后续处理步骤期间重复用作接入通孔-即，包含通孔335的形状的层310可充当硬掩模层，其提供呈通孔335的形状的接入通孔以用于后续处理步骤。
处理步骤300-b可进一步包含各向异性蚀刻步骤，其可基于通孔335的形状从堆叠305-a移除材料。在一些状况下，处理步骤300-b可包含单个各向异性蚀刻步骤，所述各向异性蚀刻步骤基于硬掩模310上方的光致抗蚀剂层中的通孔335的形状，穿过硬掩模层310及额外下部层进行蚀刻。在其它状况下，通孔335可存在于硬掩模层310中，且后续各向异性蚀刻步骤可基于硬掩模层310中的通孔335的形状穿过额外下部层进行蚀刻。
各向异性蚀刻步骤可通过将蚀刻剂(例如一或多种化学元素的混合物)施加到目标材料来在一个方向(例如相对于衬底的正交方向)上移除目标材料。而且，蚀刻剂可展现关于仅移除目标材料(例如层310)同时保留曝露于蚀刻剂的其它材料(例如光致抗蚀剂)的选择性(例如化学选择性)。各向异性蚀刻步骤可在移除一或多个材料层时在单个各向异性蚀刻步骤期间使用一或多种蚀刻剂。在一些状况下，各向异性蚀刻步骤可使用展现以移除材料(例如氧化物及氮化物)的群组同时保留曝露于蚀刻剂的其它材料(例如金属)群组为目标的选择性的蚀刻剂。
在处理步骤300-b期间，各向异性蚀刻步骤可产生穿过堆叠305-a的孔(例如贯通孔345)，在堆叠中，贯通孔345的形状及宽度340(例如直径)基本上对应于通孔335的宽度。作为图3B中所描绘的实例，处理步骤300-b中的各向异性蚀刻步骤可包含四种不同种类的蚀刻剂-例如，分别用于层310、层315、层320及层325的不同蚀刻剂。各向异性蚀刻步骤可在层330处终止。在一些实例中，宽度340在堆叠305-b的每一层处是相同的(基本上相同)。
在图3C中，描绘处理步骤300-c。图3C说明空腔336的俯视图及堆叠305-c的侧视图。当处理步骤300-c是完整时，堆叠305-c可对应于堆叠305-b。空腔336可表示形成于堆叠305-c的一或多个埋入式层(例如层315-a及层315-b)中的一或多个空腔的俯视图。每一空腔336可与通孔335共享共同中心-例如，通孔335及每一空腔336可围绕通孔335的纵轴(例如相对于衬底的正交方向)为同心的，如图3C中所说明。贯通孔345可曝露一或多个目标层(例如层315-a及315-b)内的目标材料(例如层315的第一电介质材料)，且处理步骤300-c可包含各向同性蚀刻步骤，所述各向同性蚀刻步骤从每一目标层移除目标材料以产生每一目标层内且围绕贯通孔345(例如穿过堆叠305-b的贯通孔345)形成的空腔336。
各向同性蚀刻步骤可在所有方向移除目标材料。各向同性蚀刻步骤可施加展现关于仅移除目标材料同时保留曝露于蚀刻剂的其它材料的选择性(例如化学选择性)的蚀刻剂(例如一或多种化学元素的混合物)。各向同性蚀刻步骤可在移除材料的一或多个层时在单个各向同性蚀刻步骤期间使用不同蚀刻剂。在一些状况下，各向同性蚀刻剂(例如用于各向同性蚀刻步骤中的蚀刻剂)在堆叠中的第一电介质材料与至少一种其它材料之间可具有化学选择性。
如在图3C中所描绘的实例中，各向同性蚀刻步骤可例如至少部分地基于以移除层315的第一电介质材料为目标的蚀刻剂的选择性从每一层315(例如从层315-a及层315-b两者)同时移除第一电介质材料的一部分，同时保留(或基本上保留)堆叠305-b中曝露于蚀刻剂的其它材料(例如在其它层处)。由于各向同性蚀刻步骤，每一空腔336的外部宽度(例如宽度350)可大于贯通孔345的宽度(例如宽度340)。因而，每一空腔336的外部宽度(例如宽度350)可由通孔335的宽度(例如贯通孔345的宽度)及在处理步骤300-c期间从每一目标层移除的目标材料的量来确定。另外，每一空腔336可被称作埋入式空腔336，因为其可形成于一或多个埋入式层中-例如，形成于包括第一电介质材料且定位于堆叠305-c中的层310下方的一或多个层315中。
应理解，可形成任何数目个埋入式空腔336，且在一些状况下，所述埋入式空腔可使用处理步骤300-a到300-c同时形成在层的堆叠内。不同目标层的数目-即，包括目标材料(例如起初包含在层315中的第一电介质材料)且由其它层分隔的不同层的数目-可确定基于通孔335使用各向同性蚀刻步骤在堆叠305-c内同时建立的埋入式空腔336的数目。使用通孔335建立且穿过堆叠的贯通孔345可在各向同性蚀刻步骤期间提供对蚀刻剂的接入(例如路径)，使得各向同性蚀刻步骤可通过贯通孔345移除每一埋入式目标层的一部分以便在每一目标层处建立埋入式空腔336。因此，通孔335在一些状况下可被称作接入通孔。
图4A到4B说明支持根据本发明的交叉点存储器阵列及相关制造技术的示范性通孔图案及结构。图4A说明通孔410及相关联第一空腔415。通孔410可为参考图3所描述的通孔335的实例。第一空腔415可为参考图3所描述的空腔336的实例。第一空腔415可表示围绕通孔410的纵轴(例如相对于衬底的纵轴)为同心且形成于堆叠(例如堆叠305)的埋入式层处的目标材料中的空腔(例如埋入式空腔)。
作为实例，图4A还说明沟道420，其可使用以线性配置布置的多个通孔410(例如五个通孔410，如图4A中所说明)形成在埋入式层处。对应于每一通孔410的第一空腔415可形成于埋入式层处的目标材料中。通孔410之间的距离及在形成每一第一空腔415时移除的目标材料的量可经配置成使得邻近或相邻第一空腔415可合并(例如可重叠，如由沟道420内的椭圆形状425所表示)以形成沟道420。因此，沟道420可与对应于合并以形成沟道420的第一空腔415的通孔410的集合对准-例如，沟道420可与每一通孔410的纵轴(例如相对于衬底的纵轴)相交。沟道420可具有与每一第一空腔415的宽度相同的宽度及由经合并第一空腔415的数目(例如，以线性方式布置的通孔410的数目，其可为任何数目)确定的长度。
图4A还说明经填充沟道430。经填充沟道430可在完成至少两个后续处理步骤之后对应于沟道420-所述至少两个后续处理步骤例如在沟道420及相关联贯通孔中沉积填充材料的第一处理步骤，接着为使用蚀刻过程(例如各向异性蚀刻步骤，例如参考图3所描述的处理步骤300-b)从相关联贯通孔移除填充材料的第二处理步骤。换句话来说，经填充沟道430可包含沟道420中的填充材料。尽管沟道420及经填充沟道430经说明为具有对应于通孔410的相关联集合的线性配置的线性配置，但应理解，沟道420及经填充沟道430可呈对应于通孔410的相关联集合的空间配置的任何任意形状(例如L形状、X形状、T形状、S形状)。因此，通孔410的集合可经定位以界定具有任何预期形状的轮廓，其中邻近通孔之间的间隔经配置成使得相同目标层处的相邻空腔合并以在所述目标层处形成具有任何预期形状的沟道，每一空腔对应于通孔410。此外，在一些实施例中，多个沟道420及经填充沟道430可结合以形成埋线或互连件的各种形状(例如当经填充沟道430的集合包含导电材料时)。
图4A还说明通孔410及相关联第二空腔435。第二空腔435可为参考图3所描述的空腔336的实例。第二空腔435的宽度可小于第一空腔415的宽度。如上文所描述，与通孔410相关联的空腔的大小可取决于通孔410的宽度及各向同性蚀刻步骤期间移除的目标材料的量而变化。第二空腔435可表示围绕通孔410的纵轴(例如相对于衬底的纵轴)为同心且形成于堆叠的埋入式层处的目标材料中(例如形成于经填充沟道430内的填充材料中)的空腔(例如埋入式空腔)。
作为实例，图4A还说明沟道440，其可使用以线性配置布置的多个通孔410(例如五个通孔410，如图4A中所说明)在埋入式层处形成。对应于每一通孔410的第二空腔435可形成于埋入式层处的目标材料中，所述目标材料可为经沉积以形成经填充沟道430的填充材料。通孔410之间的距离及在形成每一第二空腔435时移除的目标材料的量可经配置成使得邻近或相邻第二空腔435可合并以形成沟道440。因此，沟道440可与对应于合并以形成沟道440的第二空腔435的通孔410的集合对准-例如，沟道440可与每一通孔410的纵轴(例如相对于衬底的纵轴)相交。沟道440可具有与每一第二空腔435的宽度相同的宽度及由经合并第二空腔435的数目(例如，以线性方式布置的通孔410的数目，其可为任何数目)确定的长度。
图4A还说明中间图案445，其可对应于形成于经填充沟道430内的沟道440。中间图案445可说明一或多个处理步骤的结果，其中存在于经填充沟道430中的填充材料的一部分经移除以形成第二空腔435且因此在经填充沟道430内形成沟道440。沟道440可使用用于形成沟道420及经填充沟道430的通孔410的相同集合形成，但可具有较窄宽度(归因于经合并第二空腔435的宽度小于经合并第一空腔415的宽度)，且其中经填充沟道430内的填充材料在形成沟道440期间充当目标材料。因为沟道440的宽度可能小于经填充沟道430的宽度，所以经填充沟道430内的填充材料的一部分可保持沿着经填充沟道430的外边界，环绕沟道440。因此，在形成沟道440之后，来自经填充沟道430的填充材料的环路可保持在目标层处；所述环路可为细长的，其中长度大于宽度，且可还被称作轨道或带。
图4A还说明环路450，其可对应于使用通孔410的对应集合填充有电介质材料的沟道440。因此，环路450可包括环绕填充沟道440的电介质材料的填充沟道420的填充材料(即，用于形成经填充沟道430的填充材料)的环路。在一些状况下，由环路450环绕的电介质材料可与包括形成沟道420所处的目标层(例如参考图3所描述的电介质材料315或325)的目标材料为相同材料，且填充材料可为导电材料，且因此环路450可为导电材料的环路。导电材料的环路450可经切断成多个离散区段，所述离散区段可充当电极(例如存取线)。存储器材料的环路450可经切断成多个离散区段，所述离散区段可充当一或多个存储器胞元(例如可被称作存储器材料元件的存储器材料的每一离散区段可经配置以包括一或多个存储器胞元105)。
尽管图4A说明使用五个通孔410连续形成五个第一空腔415(其合并以形成沟道420)、经填充沟道430、五个第二空腔435(其合并以形成沟道440)且因此形成环路450，但应理解，可使用任何数目个通孔410应用类似技术。类似地，尽管图4A说明在堆叠的单个目标层处连续形成五个第一空腔415(其合并以形成沟道420)、经填充沟道430、五个第二空腔435(其合并以形成沟道440)且因此形成环路450，但应理解，堆叠可包括多个不同目标层，所述目标层各自包括相同目标材料，且应理解参考图4A所描述的技术可由此产生多个环路450，一个环路在堆叠中的每一目标层处。
图4B说明图401，所述图说明在第一方向(例如如在页面上所绘制，x方向)上延伸的第一多个环路455(例如环路455-a到455-d)及在第二方向(例如如在页面上绘制，y方向)上延伸的第二多个环路460(例如环路460-a到460-d)的俯视图。第一多个环路455可形成在堆叠(例如堆叠305)的一或多个第一层(例如层315)处，且第二多个环路460可形成在堆叠(例如堆叠305)的一或多个第二层(例如层325)处。
图4B的第一多个环路455及第二多个环路460中的每一环路可为图4A的环路450的实例。因此，水平环路(例如在x方向上延伸的环路455-a到455-d)中的每一者可使用在水平方向(x方向)上布置成行的通孔的集合(未展示)形成。另外，竖直环路(例如在y方向上延伸的环路460-a到460-d)中的每一者可使用在竖直方向(y方向)上布置成行的通孔的集合(未展示)形成。图401说明呈基本上垂直的布置的第一多个环路455及第二多个环路460-即，第一多个环路455基本上垂直于第二多个环路460。应理解，第一多个环路及第二多个环路可呈任何角度布置。
在一些状况下，第一多个环路455及第二多个环路460中的每一环路可具有导电材料(例如如参考图1及2所描述的电极材料)。每一环路455、460的端部(例如较短侧)可在后续处理步骤中从环路455、460的侧(例如较长侧)移除或以其它方式经切断，且每一环路455、460的剩余部分(例如较长侧)可充当用于存储器装置的存取线(例如如参考图1及2所描述的字线110及位线115)。在一些实施例中，第一多个环路455可存在于一或多个第一层(例如如参考图3所描述的层315)中，且第二多个环路460可存在于一或多个第二层(例如如参考图3所描述的层325)中。因而，第一多个环路455及第二多个环路460可形成呈如参考图1及2所描述的3D交叉点配置的存取线的矩阵(例如存取线的栅格结构)。存取线的每一拓朴交叉点(例如形成于环路455-d与环路460-a之间的交叉点465)可对应于存储器胞元(例如如参考图1所描述的存储器胞元105)，且存储器胞元可插入于相交存取线之间。因此，示范性图401可支持存储器胞元的单个层中的64个存储器胞元。应理解，存储器胞元的任何数目个层可安置在彼此的顶部上且使用单个通孔图案同时形成，所述存储器胞元各自包括任何数目个存取线。
图5到8说明根据本发明的制造技术的存取线的示范性三维结构(例如存取线的栅格结构)的构造。如上文所描述，本文中所描述的制造技术可使用通孔图案，且图5到8说明使用通孔图案以促进同时构造存取线的三维结构(例如存取线的栅格结构)使得可同时形成3D存储器阵列的两个或两个以上层的方法。
图5说明根据本发明的形成可包含两个或两个以上存储器胞元层的3D交叉点存储器阵列结构的实例方法。作为本文中所描述的制造技术的说明性实例，图5可展示同时形成存取线的两个集合-即，上部层可包含字线531-a及531-b的一个集合，且下部层可包含字线531-c及531-d的另一集合。字线531可为用于如参考图1所描述的存储器阵列102的两个层的字线110的两个集合(例如字线WL_T1到WL_TM的集合及字线WL_B1到WL_BM的另一集合)或用于如参考图2所描述的存储器胞元205-a的第一层的一对字线110-a及用于存储器胞元205-b的第二层的一对字线110-b的实例。
图5中的层的堆叠可对应于如参考图3所描述的堆叠305。举例来说，硬掩模(HM)层可对应于层310(例如堆叠305的顶层)，电介质1(D1)层可对应于层315-a及层315-b，电介质2(D2)层可对应于层325，且占位电介质或存储器材料(DM)层可分别对应于层320-a及层320-b。DM层可包含存储器材料(例如形成为初始堆叠305-a的一部分的存储器材料)或其内稍后可沉积存储器材料的占位材料。在一些状况下，占位材料可为第三电介质材料。在一些状况下，DM层可被称作存储器层或占位层。在一些状况下，D1层可被称作第一电介质层，且D2层可被称作第二电介质层。
图5还包含图501、502及503。作为说明性实例，图501可描绘堆叠的俯视图，所述堆叠包含通孔(例如如参考图3或图4所描述的通孔335或通孔410)的三行及使用通孔的行形成的六个存取线(例如字线)，其中通孔的每一行用于形成一个环路(例如参考图4所描述的环路455-a)(图501中未展示的环路端部)且因此形成通孔的行插入在其间的两个存取线(例如如参考图1及2所描述的字线110或位线115)。图502说明在各种处理阶段(例如处理步骤505到530)的堆叠的横截面侧视图，所述堆叠对应于图501的通孔的中心，所述中心如由图501中的参考线A-A所表示。图503说明在各种处理阶段(例如处理步骤505到530)的堆叠的横截面侧视图，所述堆叠对应于图501的通孔之间的空间，所述空间如由参考线B-B表示。
在处理步骤505处，光刻步骤(例如参考图3所描述的光刻步骤)可将图501中所说明的通孔图案转印到堆叠(例如堆叠305)上。在一些状况下，各自具有第一宽度(例如宽度506)的多个孔(例如与图501中所说明的通孔图案相关联的孔)可形成在堆叠的顶层(例如HM层)处。第一宽度(例如宽度506)可对应于如参考图3及4所说明的通孔335或410的宽度。随后，各向异性蚀刻步骤可从堆叠移除一些材料，从而建立穿过堆叠的贯通孔。处理步骤505处的图502说明通孔中的一者及穿过堆叠且将堆叠的埋入式层曝露于后续处理步骤的对应的贯通孔。处理步骤505处的图503可说明在通孔之间，初始堆叠(例如堆叠305)可在处理步骤505期间保持不变。处理步骤505可为如参考图3所描述的处理步骤300-b的实例。
在处理步骤510处，各向同性蚀刻步骤可选择性地移除堆叠中的每一D1层(例如层315-a及层315-b)处的曝露于各向同性蚀刻的蚀刻剂的电介质材料的某一部分。每一D1层处的电介质材料可被称作第一电介质材料。处理步骤510处的各向同性蚀刻的蚀刻剂可展现关于堆叠的其它材料(例如堆叠的其它层处的材料)的选择性。即，处理步骤510处的各向同性蚀刻的蚀刻剂可移除每一D1层处的第一电介质材料的某一部分，同时保留(或基本上保留)其它材料(例如其它层处的材料，其它层例如堆叠的DM层、D2层或HM层)。从每一D1层(例如层315-a及层315-b)选择性移除第一电介质材料的一部分可在每一D1层处建立空腔(例如参考图3及图4所描述的空腔336或第一空腔415)。当穿过堆叠的贯通孔可曝露两个D1层(例如315-a及层315-b)的侧壁时，各向同性蚀刻可同时在每一D1层(例如层315-a及层315-b)处建立空腔。
图502说明处理步骤510同时在两个D1层处建立空腔(例如，空腔同时形成于层315-a及层315-b处)，同时其它层处的贯通孔的宽度保持不变。宽度511可表示形成于两个D1层中的空腔的最终宽度。另外，处理步骤510处的图503说明使用邻近通孔形成于同一层处的空腔可归因于各向同性蚀刻步骤的各向同性性质而合并，从而扩展每一空腔在所有方向的大小，在两个D1层(例如层315-a及层315-b)处的第一电介质材料内形成沟道(例如参考图4所描述的沟道420)。如处理步骤510处的图503中所描绘的参考线B-B处的沟道宽度(例如宽度512)可涉及参考图4所描述的重叠区域425。在一些状况下，宽度512可与宽度511大致相同。在其它状况下，宽度512可小于宽度511。
在处理步骤515处，沟道及相关联贯通孔可填充有电极材料，所述电极材料可为导电材料。在一些状况下，过多电极材料可形成在堆叠的顶部上(例如在HM层(例如层310)的顶部上)且可通过回蚀过程或化学机械抛光过程经移除。如本文中所使用，填充有材料(例如导电材料)的贯通孔可在已填充有所述材料之后被称作孔。处理步骤515处的图503说明电极材料可流入到通孔之间的沟道的部分中且因此同时填充在处理步骤510处建立的每一沟道。
在处理步骤520处，各向异性蚀刻步骤可使用通孔以移除电极材料的一部分，从而建立对应于通孔的新的贯通孔。各向异性蚀刻步骤可与处理步骤505使用相同的硬掩模层的通孔图案(例如图501中所描绘的通孔图案)，且建立贯通孔，所述贯通孔在每一D1层处曝露在处理步骤515处沉积的电极材料的侧壁以用于后续处理。在处理步骤520处，描绘单列通孔的图501的一部分的俯视图可对应于如参考图4所描述的经填充沟道430的俯视图。
在处理步骤525处，各向同性蚀刻步骤可从每一D1层选择性地移除电极材料的某一部分-例如，在处理步骤515处沉积且因此填充在处理步骤510处建立在每一D1层(例如层315-a及层315-b)处的沟道的电极材料的某一部分。处理步骤525处的各向同性蚀刻的蚀刻剂可展现关于其它材料(例如堆叠的其它层处的材料)的选择性。即，处理步骤525处的各向同性蚀刻的蚀刻剂可移除电极材料，同时保留(或基本上保留)其它材料(例如其它层处的材料，其它层例如堆叠的DM层、D2层或HM层)。从D1层(例如层315-a及层315-b)处的空腔选择性移除电极材料可使电极材料的一部分留在如处理步骤525处的图502及503中所说明的沟道中，且电极材料的剩余部分可形成如参考图4所描述的环路450。换句话来说，宽度526可小于宽度511。在一些状况下，电极材料的剩余部分的宽度(例如宽度527)(例如包括电极材料的存取线的宽度)可小于给定技术代的最小特征大小，例如通过可由光屏蔽步骤界定的线的最小宽度(或线之间的最小空间)确定的最小特征大小。
图503说明处理步骤525在两个D1层处同时建立空腔(例如通过选择性地移除在处理步骤515处形成的电极材料的某一部分而在层315-a及层315-b处同时形成空腔)，同时其它层处的贯通孔的宽度保持不变(图503中未展示)。宽度526可表示形成于两个D1层中的空腔的最终大小。另外，处理步骤525处的图503说明使用邻近通孔形成于同一层处的空腔可归因于各向同性蚀刻步骤的各向同性性质而合并(例如邻接)，从而扩展每一空腔在所有方向的大小，在两个D1层(例如层315-a及层315-b)处的电介质材料内形成沟道(例如参考图4所描述的沟道440)。如处理步骤525处的图503中所描绘的参考线B-B处的沟道的宽度(例如宽度528)可涉及参考图4所描述的沟道440的宽度。在一些状况下，宽度528可与宽度526大致相同。在其它状况下，宽度528可小于宽度526。
在处理步骤530处，每一D1层处的沟道及相关联贯通孔可填充有电介质材料。在一些状况下，所述电介质材料可与每一D1层处的第一电介质材料相同。在其它状况下，所述电介质材料可不同于第二电介质材料。如本文中所使用，填充有材料(例如电介质材料)的贯通孔可在已填充有所述材料之后被称作孔。处理步骤530处的图502及503可说明电极材料的两个环路450已使用同一行通孔同时形成，所述两个环路为上部D1层(例如层315-a)处的第一环路及下部D1层(例如层315-b)处的第二环路。应理解，在其它实例中，堆叠可包含任何数目个D1层，其中电极材料的环路450使用参考图5所描述的处理步骤同时形成于每一D1层处。在处理步骤530之后，描绘单行通孔的图501的一部分的俯视图可对应于参考图4所描述的环路455-a的一部分的俯视图。
在一些状况下，在完成处理步骤530时，第一电极层(例如如参考图3或5所描述的层315或D1层)可包含第一电极(例如电极531-a)、第二电极(例如电极531-b)及电介质沟道(例如可通过使与宽度526相关联的沟道填充有电介质材料而形成的电介质沟道)，所述电介质沟道以第一距离(例如宽度526)将第一电极与第二电极分隔。第一距离(例如宽度526)可大于第一宽度(例如宽度506)。此外，电介质沟道可与形成于堆叠的顶层(例如HM层)处的多个孔对准，在HM层处描绘具有第一宽度(例如宽度506)的多个孔中的一者。在一些状况下，第一电极层可包含接近第二电极的紧邻电极(未展示)，其中第二电极将第一电极与紧邻电极分隔且第二电极比第一电极更接近紧邻电极。举例来说，如图501中所展示，由单个环路形成的两个电极(例如其中单列通孔插入于其间)可以与邻近环路之间的距离不同(例如比其大)且因此与由不同环路形成的两个电极之间的距离不同的距离分隔。
图6说明根据本发明的形成可包含两个或两个以上存储器胞元层的3D交叉点存储器阵列结构的实例方法。作为本文中所描述的制造技术的说明性实例，图6可展示形成定位于存储器胞元的两个层之间的存取线的一个集合-即，上部层及下部层可共享位线631-a及631-b的一个集合。位线631可为对于如参考图1所描述的存储器阵列102的两个层为共同的位线115或对于如参考图2所描述的存储器胞元205-a的第一层及存储器胞元205-b的第二层为共同的一对位线115-a的实例。图6中的层的堆叠可对应于参考图5所描述的堆叠(例如参考图3所描述的堆叠305)。
图6还包含图601、602及603。作为说明性实例，图601可描绘包含三行通孔(例如如参考图3或图4所描述的通孔335或通孔410)及使用所述行通孔形成的六个存取线(例如位线)的堆叠的俯视图，其中每一行通孔用于形成一个环路(例如参考图4所描述的环路460-a)(图601中未展示的环路端部)且因此形成所述行通孔插入其间的两个存取线(例如如参考图1及2所描述的字线110或位线115)。图602说明在各种处理阶段(例如处理步骤605到630)的堆叠的横截面侧视图，所述堆叠对应于图601的通孔的中心，所述中心如由图601中的参考线A-A所表示。图603说明在各种处理阶段(例如处理步骤605到630)的堆叠的横截面侧视图，所述堆叠对应于图601的通孔之间的空间，所述空间如由参考线B-B表示。
在处理步骤605处，光刻步骤(例如参考图3所描述的光刻步骤)可将图601中所说明的通孔的图案转印到堆叠(例如堆叠305)上。在一些状况下，各自具有第二宽度(例如宽度606)的多个第二孔(例如与图601中所说明的通孔的图案相关联的孔)可形成在堆叠的顶层(例如HM层)处。第二宽度(例如宽度606)可对应于如参考图3及4所说明的通孔335或410的宽度。在一些状况下，图501及601中的通孔的子集可为共同的，如稍后图8中所说明。随后，各向异性蚀刻步骤可从堆叠移除一些材料，从而建立穿过堆叠的贯通孔。处理步骤605处的图602说明通孔中的一者及穿过堆叠且将堆叠的埋入式层曝露于后续处理步骤的对应的贯通孔。处理步骤605处的图603可说明在通孔之间，初始堆叠(例如堆叠305)可在处理步骤605期间保持不变。处理步骤605可为如参考图3所描述的处理步骤300-b的实例。
在处理步骤610处，各向同性蚀刻可选择性地移除堆叠中的D2层(例如层325)处的曝露于各向同性蚀刻的蚀刻剂的电介质材料的某一部分。D2层处的电介质材料可被称作第二电介质材料。处理步骤610处的各向同性蚀刻的蚀刻剂可展现关于堆叠的其它材料(例如堆叠的其它层处的材料)的选择性。即，处理步骤610处的各向同性蚀刻的蚀刻剂可移除D2层处的第二电介质材料的某一部分，同时保留(或基本上保留)其它材料(例如其它层处的材料，其它层例如堆叠的DM层、D1层或HM层)。从D2层(例如层325)选择性移除第二电介质材料的一部分可在D2层处建立空腔(例如参考图3及图4所描述的空腔336或第一空腔415)。
图602说明处理步骤610在D2层处建立空腔(例如空腔形成于层325处)，同时其它层处的贯通孔的宽度保持不变。宽度611可表示形成于D2层处的空腔的最终宽度。另外，处理步骤610处的图603说明使用邻近通孔形成于同一层处的空腔可归因于各向同性蚀刻步骤的各向同性性质而合并，从而扩展每一空腔在所有方向的大小，在D2层(例如层325)处的第二电介质材料内形成沟道(例如参考图4所描述的沟道420)。如处理步骤610处的图603中所描绘的参考线B-B处的沟道宽度(例如宽度612)可涉及参考图4所描述的重叠区域425。在一些状况下，宽度612可与宽度611大致相同。在其它状况下，宽度612可小于宽度611。
在处理步骤615处，沟道及相关联贯通孔可填充有电极材料，所述电极材料可为导电材料。在一些状况下，处理步骤615处所使用的电极材料可与处理步骤515处所使用的电极材料相同。在一些状况下，过多电极材料可形成在堆叠的顶部上(例如在HM层(例如层310)的顶部上)且可通过回蚀过程或化学机械抛光过程经移除。如本文中所使用，填充有材料(例如导电材料)的贯通孔可在已填充有所述材料之后被称作孔。处理步骤615处的图603说明电极材料可流入到通孔之间的沟道的部分中且因此同时填充在处理步骤610处建立的每一沟道。
在处理步骤620处，各向异性蚀刻可使用通孔以移除电极材料的一部分，从而建立对应于通孔的新的贯通孔。各向异性蚀刻步骤可与处理步骤605使用相同的硬掩模层的通孔图案(例如图601中所描绘的通孔图案)，且建立贯通孔，所述贯通孔在D2层处曝露在处理步骤615处沉积的电极材料的侧壁以用于后续处理。在处理步骤620处，描绘单行通孔的图601的一部分的俯视图可对应于如参考图4所描述的经填充沟道430的俯视图。
在处理步骤625处，各向同性蚀刻可从D2层选择性地移除电极材料的某一部分-例如，在处理步骤615处沉积由此填充在处理步骤610处建立在D2层(例如层325)处的沟道的电极材料的某一部分。处理步骤625处的各向同性蚀刻的蚀刻剂可展现关于其它材料(例如堆叠的其它层处的材料)的选择性。即，处理步骤625处的各向同性蚀刻的蚀刻剂可移除电极材料，同时保留(或基本上保留)其它材料(例如其它层处的材料，其它层例如堆叠的DM层、D1层或HM层)。从D2层(例如层325)处的空腔选择性移除电极材料可使电极材料的一部分留在如处理步骤625处的图602及603中所说明的沟道中，且电极材料的剩余部分可形成如参考图4所描述的环路460。换句话来说，宽度626可小于宽度611。在一些状况下，电极材料的剩余部分的宽度(例如宽度627)(例如包括电极材料的存取线的宽度)可小于给定技术代的最小特征大小，例如通过可由光屏蔽步骤界定的线的最小宽度(或线之间的最小空间)确定的最小特征大小。
图603说明处理步骤625在D2层处建立空腔(例如通过选择性地移除形成于处理步骤615处的电极材料的某一部分而在层325处形成空腔)，同时其它层处的贯通孔的宽度保持不变(图603中未展示)。宽度626可表示形成于D2层中的空腔的最终大小。另外，处理步骤625处的图603说明使用邻近通孔形成于同一层处的空腔可归因于各向同性蚀刻步骤的各向同性性质而合并(例如邻接)，从而扩展每一空腔在所有方向的大小，在D2层(例如层325)处的电极材料内形成沟道(例如参考图4所描述的沟道440)。如处理步骤625处的图603中所描绘的参考线B-B处的沟道宽度(例如宽度628)可涉及参考图4所描述的沟道440的宽度。在一些状况下，宽度628可与宽度626大致相同。在其它状况下，宽度628可小于宽度626。
在处理步骤630处，D2层处的沟道及相关联贯通孔可填充有电介质材料。在一些状况下，电介质材料可与D2层处的第二电介质材料相同。在其它状况下，电介质材料可不同于第一电介质材料。如本文中所使用，填充有材料(例如电介质材料)的贯通孔可在已填充有所述材料之后被称作孔。处理步骤630处的图602及603可说明电极材料的一个环路460已使用所述行通孔(例如图601中所描绘的通孔)形成。应理解，在其它实例中，堆叠可包含任何数目个D2层，其中电极材料的环路460使用参考图6所描述的处理步骤同时形成于每一D2层处。在处理步骤630之后，描绘单行通孔的图601的一部分的俯视图可对应于参考图4所描述的环路460-a的俯视图。
在一些状况下，在完成处理步骤630时，第二电极层(例如如参考图3或6所描述的层325或D2层)可包含第三电极(例如电极631-a)、第四电极(例如电极631-b)及第二电介质沟道(例如可通过使与宽度626相关联的沟道填充有电介质材料的电介质沟道)，所述第二电介质沟道以第二距离(例如宽度626)将第三电极与第四电极分隔。第二距离(例如宽度626)可大于第二宽度(例如宽度606)。此外，第二电介质沟道可与形成于堆叠的顶层(例如HM层)处的多个第二孔对准，在HM层处描绘具有第二宽度(例如宽度606)的多个第二孔中的一者。在一些状况下，第二电极层可包含接近第四电极的紧邻电极(未展示)，其中第四电极将第三电极与紧邻电极分隔且第四电极比第三电极更接近紧邻电极。举例来说，如图601中所展示，由单个环路形成的两个电极(例如其中单行通孔插入于其间)可以与邻近环路之间的距离不同(例如比其大)且因此与由不同环路形成的两个电极之间的距离不同的距离分隔。
在一些状况下，包含3D交叉点存储器阵列(例如可使用参考图5及6所描述的制造技术建置的3D交叉点存储器阵列)的设备可包含：堆叠的上部层，所述上部层包括各自具有第一宽度的多个孔；堆叠内的第一电极层，所述第一电极层包括第一电极及第二电极；及电介质沟道，其与多个孔对准且以大于第一宽度的第一距离将第一电极与第二电极分隔。在上文所描述的设备的一些实例中，第一电极具有小于最小特征大小的至少一个尺寸。在上文所描述的设备的一些实例中，上部层包括硬掩模材料。在上文所描述的设备的一些实例中，保形衬里(例如参考图7所描述的保形衬里)与第一电极的多个表面接触。
在一些状况下，上文所描述的设备可进一步包含堆叠内的存储器层，所述存储器层包括通过多个电介质塞穿孔的存储器材料薄片。
在一些状况下，上文所描述的设备可进一步包含：堆叠内的第二电极层，所述第二电极层包括第三电极及第四电极；及堆叠内的存储器层，所述存储器层包括与第一电极、第二电极及第三电极耦合的存储器材料元件。在上文所描述的设备的一些实例中，存储器材料元件与第四电极耦合。
在一些状况下，上文所描述的设备可进一步包含堆叠内的存储器层，所述存储器层包括多个存储器材料元件，每一存储器材料元件具有弯曲表面。
在一些状况下，上文所描述的设备可进一步包含：上部层中的多个第二孔，每一第二孔具有第二宽度；堆叠内的第二电极层，所述第二电极层包括第三电极及第四电极；及第二电介质沟道，其与多个第二孔对准且以大于第二宽度的第二距离将第三电极与第四电极分隔。在上文所描述的设备的一些实例中，第一电极及第二电极在第一方向予以安置，且第三电极及第四电极在第二方向予以安置。在一些状况下，上文所描述的设备可进一步包含第一电极层处的紧邻电极，其中第二电极将第一电极与紧邻电极分隔，且第二电极比第一电极更接近紧邻电极。
图7说明根据本发明的形成可包含两个或两个以上存储器胞元层的3D交叉点存储器阵列结构的实例方法。作为本文中所描述的制造技术的说明性实例，图7可展示形成双层电极(例如双层存取线)的方法。图7中所说明的方法的一些方面可类似于图5的对应的方面。举例来说，在一些状况下，处理步骤705、处理步骤710、处理步骤715及处理步骤730可分别与参考图5所描述的处理步骤505、处理步骤510、处理步骤515及处理步骤530相同。
如处理步骤712中所说明，第一电极材料(EM1)可形成在由于步骤710曝露的表面上(例如在处理步骤710处产生的沟道及贯通孔的表面上)。在一些状况下，EM1可作为保形衬里形成在由于步骤710曝露的表面上。在一些状况下，EM1可为碳基材料。在处理步骤715处，第二电极材料(EM2)可填充沟道及贯通孔的剩余容积，如参考处理步骤515所描述。在一些状况下，EM2可为参考图5及6所描述的相同电极材料。如本文中所使用，填充有材料(例如包括第一电极材料及第二电极材料的双层材料)的贯通孔可在已填充有所述材料之后被称作孔。因此，保形衬里(例如碳基电极材料)可插入于第一电介质材料(例如层315(例如D1层)处的第一电介质材料)与第二电极材料(例如EM2)之间。在一些状况下，保形衬里(例如碳基电极材料)可与第一电极(例如包括EM2的电极)的多个表面接触。
随后，包含在处理步骤720中的各向异性蚀刻步骤可移除EM1材料及EM2材料两者。处理步骤720处的各向异性蚀刻可为处理步骤520(或处理步骤620)中的各向异性蚀刻步骤的变化，这是因为处理步骤720可移除EM1材料及EM2材料两者，而处理步骤520仅可移除EM2材料。另外，包含在处理步骤725中的各向同性蚀刻步骤可移除EM1材料及EM2材料两者。处理步骤725处的各向同性蚀刻可为处理步骤525(或处理步骤625)中的各向同性蚀刻步骤的变化，这是因为处理步骤725可移除EM1材料及EM2材料两者，而处理步骤525仅可移除EM2材料。
图702及703说明处理步骤712可导致EM1材料在所有位置处插入于EM2材料与DM层之间，其中D1层中的EM2材料将另外与DM层接触。在一些状况下，EM1材料(例如碳基材料)可充当EM2材料(例如钨基材料)与每一DM层的材料(例如参考图2所描述的硫族化物材料220或可随后用存储器材料至少部分地替换的占位电介质材料)之间的缓冲层。在一些状况下，每一存储器材料元件-例如包括DM层处的存储器材料(例如硫族化物材料220)的存储器材料元件或包括随后通过部分地替换DM层处的占位电介质材料形成的存储器材料(例如硫族化物材料220)的存储器材料元件-可通过可与至少一个第一电极的三个表面接触的保形衬里与至少一个第一电极耦合。
尽管已将图7的处理步骤说明且描述为修改参考图5所描述的处理步骤，但应理解，图6的处理步骤还可类似地修改(未展示)以形成存取线，其包括每一D2层处的双层电极(例如双层存取线)。因而，DM层处的材料的上部表面及下部表面两者可与EM1材料而非EM2材料介接-因此，DM层处的存储器胞元可与两个双层电极(例如字线110及位线115)介接。在一些状况下，仅一个用于存储器胞元的存取线(例如字线110或位线115)可包含双层电极，使得两个存取线之间的不对称电极配置可有助于存储器胞元的不对称操作。
图8说明支持根据本发明的交叉点存储器阵列及相关制造技术的示范性通孔图案及结构。制造技术可用于形成可包含两个或两个以上存储器胞元层的3D交叉点存储器阵列结构。作为本文中所描述的制造技术的说明性实例，图8包含图801及802，且每一图可表示3D交叉点存储器阵列的一部分的布局的俯视图。
图801包含布局805、810、815及820。布局805为描绘通孔图案、第一存取线的集合及第二存取线的集合的复合标绘图。作为说明性实例，布局805可描绘存储器阵列的单个层中的16个存储器胞元-例如，一个存储器胞元位于四个第一存取线与四个第二存取线之间的16个交叉点中的每一者处。
布局810说明布局805的元件的子集，其包含：第一通孔的两个集合，第一通孔的每一集合在第一方向(例如在页面上，水平方向或x方向)上布置成行；及四个第一存取线，其在第一方向上延伸。在一些状况下，第一存取线可具有导电材料(例如如参考图1及2所描述的电极材料)且可为字线(例如如参考图1及2所描述的字线110)的实例。四个第一存取线可表示端部(例如较短侧)经移除的两个电极材料环路的部分(例如较长侧)，且每一电极材料环路可使用由电极材料环路环绕的第一通孔的集合形成。因此，例如，布局810说明使用第一通孔的两个集合形成的四个第一存取线的集合，第一通孔的每一集合在第一方向布置成行。此外，使用布局810，四个第一存取线的集合可同时形成于如参考图3所描述的复合堆叠(例如堆叠305-a)的任何数目个第一层(例如起初包括第一电介质材料的层，例如层315-a、层315-b)中。
类似地，布局815说明布局805的元件的另一子集，其包含：第二通孔的两个集合，第二通孔的每一集合在第二方向(例如在页面上，竖直方向或y方向)上布置成行；及四个第二存取线，其在第二方向上延伸。在一些状况下，第二存取线可具有导电材料(例如如参考图1及2所描述的电极材料)且可为位线(例如如参考图1及2所描述的位线115)的实例。四个第二存取线可表示端部(例如较短侧)经移除的两个电极材料环路的部分(例如较长侧)，且每一电极材料环路可使用由电极材料环路环绕的第二通孔的集合形成。因此，例如，布局815说明使用第二通孔的两个集合形成的四个第二存取线的集合，第二通孔的每一集合在第二方向布置成行。此外，在使用布局815的情况下，四个第二存取线的集合可同时形成于如参考图3所描述的复合堆叠(例如堆叠305-a)的任何数目个第二层(例如起初包括第二电介质材料的层，例如层325)中。
布局820说明布局805的元件的另一子集，其包含第一方向(例如水平方向或x方向)上的四个第一存取线及第二方向(例如竖直方向或y方向)上的四个第二存取线。存储器组件可安置于每一位置处，其中第一存取线及第二存取线彼此以拓朴方式相交。如上文所描述，第一存取线(例如字线)的一或多个集合可形成于复合堆叠的一或多个第一层中，且第二存取线(例如位线)的一或多个集合可形成于复合堆叠的一或多个第二层中。因此，布局820可为存储器胞元的3D交叉点阵列的表示，其中每一存储器胞元层包括四个字线、四个位线及十六个存储器胞元。
布局820还说明单位胞元840。在存储器技术的上下文中，单位胞元可指单个存储器胞元，其包含其组成部分(例如字线、位线、选择组件、存储器组件)的完整集合。存储器的单位胞元的重复可建置任何大小的存储器胞元阵列。另外，布局820说明胞元区域841。在交叉点存储器架构的上下文中，胞元区域841可指对应于存取线(例如字线及位线)的拓朴相交点的区域的区域。换句话来说，字线的宽度乘以位线的宽度可界定胞元区域841。
在一些状况下，如所说明，在布局820中，电极层-即，此处可形成第一存取线(例如包括电极材料的存取线)的集合的第一电极层-可包含多个第一电极。在一些状况下，多个第一电极内的第一电极之间的分隔距离(例如距离842)可为不均一的。在一些状况下，紧邻电极(例如存取线843-a)可接近电极(例如存取线843-b)存在，其中电极(例如存取线843-b)将另一电极(例如存取线843-c)与紧邻电极(例如存取线843-a)分隔，且电极(例如存取线843-b)可比另一电极(例如存取线843-c)更接近紧邻电极(例如存取线843-a)。
此外，应理解，通孔的子集在于水平方向(x方向)上布置成行的第一通孔的集合及在竖直方向(y方向)上布置成行的第二通孔的集合之间可为共同的-即，一或多个通孔可包含在第一通孔的水平行及第二通孔的竖直行两者中。此类通孔可被称作共同通孔(例如共同通孔830)。共同通孔830可用于形成第一存取线的集合且用于形成第二存取线的集合。换句话来说，形成第一存取线(例如字线)的处理步骤及形成第二存取线(例如位线)的处理步骤均可使用共同通孔830。换句话来说，共同通孔830可经受如参考图5及6所描述的处理步骤505到530以及处理步骤605到630。相比而言，其它通孔可用于形成第一存取线(例如用以形成字线的处理步骤505到530)或第二存取线(例如用以形成位线的处理步骤605到630)，而并非形成所述两者。此类通孔可被称作非共同通孔(例如非共同通孔835)。通孔的大小、通孔之间的距离以及与通孔相关联的空腔的大小可变化以获得存储器阵列的各种布局-例如，布局805及布局845。
图802说明布局805的变化，作为通过修改与通孔相关联的尺寸(例如通孔的大小、通孔之间的距离、与通孔相关联的空腔的大小等)来实现存储器阵列的不同布局的实例。图802包含布局845、850、855及860。布局845为描绘通孔图案、第一存取线的集合及第二存取线的集合的复合标绘图。作为类似于布局805的说明性实例，布局845可描绘存储器阵列的单个层中的16个存储器胞元-例如，一个存储器胞元位于四个第一存取线与四个第二存取线之间的16个交叉点中的每一者处。
布局845与布局805之间的差异可为通孔在布局845中可为正方形或矩形。在一些状况下，布局845可具有为正方形的共同通孔及为矩形的非共同通孔。作为差异的结果，布局860(例如当相较于布局820时)说明均匀分布的存取线及有效胞元区域之间的恒定距离。布局860还说明单位胞元880，且单位胞元880的区域可大于单位胞元840的区域。另外，布局860说明胞元区域881，且在存取线的宽度在布局845与布局805之间保持不变的情况下，胞元区域881的区域可对应于胞元区域841的区域。在一些状况下，较均匀分布的存取线且因此有效胞元区域之间的较均一距离可有助于存储器阵列的较有效操作，而非均匀分布的存取线且因此有效胞元区域之间的非均一距离可促进存储器阵列内的较大存储器胞元密度。这些及其它益处以及权衡对于所属领域的一般技术人员可为显而易见的。
图9到12说明根据本发明的制造技术建构存储器材料元件的各个方面，其可用于例如制造3D存储器阵列，例如图1中所说明的存储器阵列102及图2中所说明的存储器阵列202的实例。本文中所描述的制造技术可包含在复合堆叠的顶部(例如经曝露)层中使用单个通孔图案以在复合堆叠的一或多个下部(例如埋入式)层中形成一或多个存储器材料元件。如本文中所使用，通孔可指稍后填充有可能不导电的材料的开口。在一些状况下，其中形成存储器材料元件的此类下部层可被称作存储器层-例如，如参考图5及6所描述的DM层。在一些实施例中，DM层(例如层320-a及层320-b)起初可包含存储器材料(例如硫族化物材料220)。在其它实施例中，DM层(例如层320-a及层320-b)起初可包含占位材料(例如如参考图5所描述的第三电介质材料)。
图9说明可包含两个或两个以上存储器胞元层且可根据本发明的制造技术形成的3D交叉点存储器阵列结构905的实例。阵列结构905可包括存储器胞元的两个层(例如上部层945-a及下部层945-b)。存储器胞元的两个层共同地包含可同时形成的第一存取线的两个集合(例如上部层945-a包含字线910-a及910-b的一个集合，且下部层945-b包含字线910-c及910-d的另一集合)、可同时形成的存储器材料的两个存储器层(例如存储器层920-a及920-b)以及对于存储器胞元的两个层为共同的第二存取线(例如位线915)的一个集合。第一存取线(例如字线910)可在第一方向(例如x方向)上延伸，而第二存取线(例如位线915)可在第二不同方向(例如z方向)上延伸。第一存取线(例如字线910)的集合中的每一第一存取线可平行于第一存取线的集合中的每一其它第一存取线，且第二存取线(例如位线915)的集合中的每一第二存取线可平行于第二存取线的集合中的每一其它第二存取线。第一存取线(例如字线910)可基本上正交于如阵列结构905中所描绘的第二存取线(例如位线915)。
上部层945-a可包含字线910-a及910-b、存储器层920-a以及位线915，且下部层945-b可包含字线910-c及910-d、存储器层920-b以及位线915。因此，位线915对于阵列结构905中的上部层945-a及下部层945-b可为共同的。此外，字线910可为形成于第一电极层(例如如参考图3所描述的层315-a及层315-b，如参考图5到7所描述的D1层)中的第一导线的实例。类似地，位线915可为形成于第二电极层(例如如参考图3所描述的层325，如参考图5到7所描述的D2层)中的第二导线的实例。最后，存储器层920可为存储器层(例如如参考图3所描述的层320-a及层320-b，如参考图5到7所描述的DM层)的实例。因此，上部层945-a可对应于形成于包括层315-a、层320-a及层325的复合堆叠305-a的第一子集中的存储器胞元的上部层，而下部层945-b可对应于形成于包括层325、层320-b及层315-b的复合堆叠305-a的第二子集中的存储器胞元的下部层。
阵列结构905展示层内的结构之间的水平(x或z方向)空间(例如第一电极层内的字线910-a与字线910-b之间的空间)，所述空间可填充有电介质材料。阵列结构905还展示层之间的竖直(y方向)空间-例如，存储器层920-a与包含字线910-a及910-b的第一电极层之间的空间-仅出于说明目的。阵列结构905中所展示的此类竖直空间可能不存在于实际实施例中。在一些状况下，存储器层与电极层之间的界面的一部分可包含其它材料，例如如参考图7所描述的额外电极材料(例如碳)。
阵列结构905包含两个存储器层920-a及920-b，第一存储器层920-a包含在上部层945-a中且第二存储器层920-b包含在下部层945-b中。初始层堆叠(例如参考图3所描述的堆叠305-a)可包含一或多个存储器层920，其可各自包括存储器材料(例如硫族化物材料220)薄片。包含一或多个存储器层作为初始堆叠的一部分可归因于与制造阵列结构905相关联的较少处理步骤而就缩减的制造时间及成本而言提供益处。在一些状况下，参考图5及6所描述的处理步骤可用于建置阵列结构905，且可产生包括通过多个电介质塞(例如电介质塞930)穿孔的存储器材料薄片的每一存储器层。对存储器材料薄片进行穿孔的电介质塞可例如产生从如参考图5及6所描述的处理步骤530及630。
图9包含图906，其说明经隔离的存储器层920-c，所述存储器层包括通过多个电介质塞(例如电介质塞930-c到930-e)穿孔的存储器材料薄片。存储器层920-c的一些部分可包括存储器胞元105且可与第一存取线及第二存取线协同操作。存储器层920-c的此类部分可被称作胞元区域925(例如胞元区域925-a)且可定位在第一存取线(例如字线910-a)与第二存取线(例如位线915-a)以拓朴方式相交的地方。胞元区域925可对应于如参考图4所描述的交叉点465(例如与存取线的宽度相关联的交叉点的区域)。另外，胞元区域925可为如参考图8所描述的胞元区域841或胞元区域881的实例。
此外，胞元区域925及存储器层920的厚度(例如通过多个电介质塞穿孔的存储器材料薄片的厚度)可界定胞元容积926。胞元容积926可指充当存储器胞元105的存储器材料(例如充当经配置以存储逻辑状态的存储器材料的一部分)的容积。在一些状况下，存储器材料可包含不同结晶相，且不同结晶相可对应于不同逻辑状态。在其它状况下，存储器材料可包含不同局域组合物，且不同局域组合物可对应于不同逻辑状态。在一些状况下，与存取线相关联的电气操作(例如字线与位线之间的电压差)可在不更改存储器层920(例如通过多个电介质塞穿孔的存储器材料薄片)的剩余部分的情况下更改包含在胞元容积926中的存储器材料(或存储器材料的局域组合物)的结晶相。包含在胞元容积926中的存储器材料与存储器层的剩余部分之间的此类电气定界可被称作有效胞元容积的电气限制。在一些状况下，存储器胞元105的胞元容积926可被称作存储器胞元105的有效胞元容积。
图9还说明经隔离的存储器层920-d(例如通过多个电介质塞穿孔的存储器材料薄片)的俯视图907。存储器层920-d可为存储器层920-a到920-c的实例。存储器层920-d可定位于由x轴及z轴界定的平面中。存储器层920-d可包含对应于通孔图案的电介质塞的图案。电介质塞的图案可例如对应于布局805中所描绘的通孔图案。
在一些状况下，通孔的第一子集可用于产生第一存取线(例如字线910)的一或多个集合且使电介质塞的第一子集在水平方向(例如由x轴及z轴界定的x-z平面中的x方向)上布置成行。另外，通孔的第二子集可用于产生第二存取线(例如位线915)的一或多个集合且使电介质塞的第二子集在竖直方向(例如由x轴及z轴界定的x-z平面中的z方向)上布置成行。举例来说，电介质塞的第一子集可产生从如参考图5所描述的处理步骤530，且电介质塞的第二子集可产生从如参考图6所描述的处理步骤630。因此，在一些状况下，在水平方向布置成行的电介质塞的第一子集(例如安置于具有第一方向的第一线性配置中的对应的贯通孔)可包括第一电介质材料，且在竖直方向布置成行的电介质塞的第二子集(例如安置于具有与第一方向相交的第二方向的第二线性配置中的对应的贯通孔)可包括第二电介质材料。在一些状况下，电介质塞(例如电介质塞930-e，类似其它共同电介质塞，所述电介质塞930-e在图907中经说明为暗阴影电介质塞)对于所述行电介质塞(例如电介质塞的第一子集及电介质塞的第二子集)可为共同的。
在一些状况下，通孔的大小及通孔之间的距离可变化以实现各种存储器阵列配置(例如参考图8所描述的布局805或布局845)。因而，一或多个存储器层920中的电介质塞的图案可变化使得存储器材料薄片可通过具有各种大小及电介质塞之间的距离的多个电介质塞来穿孔，所述一或多个存储器层920各自包括存储器材料薄片。
图10说明可包含两个或两个以上存储器胞元层且可根据本发明的制造技术形成的3D交叉点存储器阵列结构1005的实例。阵列结构1005可包括存储器胞元的两个层(例如上部层1060-a及下部层1060-b)。存储器胞元的两个层共同地包含可同时形成的第一存取线的两个集合(例如上部层1060-a包含字线1010-a及1010-b的一个集合，且下部层1060-b包含其中包含的字线1010-c及1010-d的另一集合)、可同时形成的存储器材料的两个存储器层(例如存储器层1020-a及1020-b)以及对于存储器胞元的两个层为共同的第二存取线(例如位线1015)的一个集合。第一存取线(例如字线1010)可在第一方向(例如x方向)上延伸，而第二存取线(例如位线1015)可在第二不同方向(例如z方向)上延伸。第一存取线(例如字线1010)的集合中的每一第一存取线可平行于第一存取线的集合中的每一其它第一存取线，且第二存取线(例如位线1015)的集合中的每一第二存取线可平行于第二存取线的集合中的每一其它第二存取线。第一存取线(例如字线1010)可基本上正交于如阵列结构1005中所描绘的第二存取线(例如位线1015)。
上部层1060-a可包含字线1010-a及1010-b、存储器层1020-a以及位线1115，且下部层1060-b可包含字线1010-c及1010-d、存储器层1020-b以及位线1015。因此，位线1015对于阵列结构1005中的上部层1060-a及下部层1060-b可为共同的。此外，字线1010可为形成于第一电极层(例如，例如，如参考图3所描述的层315-a及层315-b，如参考图5到7所描述的D1层)中的第一导线的实例。类似地，位线1015可为形成于第二电极层(例如如参考图3所描述的层325，如参考图5到7所描述的D2层)中的第二导线的实例。最后，包括存储器材料元件的存储器层1020(例如包括存储器材料元件1035-a的存储器层1020-a，包括存储器材料元件1035-b的存储器层1020-b)中的每一者可为存储器层(例如如参考图3所描述的层320-a及层320-b，如参考图5到7所描述的DM层)的实例。因此，上部层1060-a可对应于形成于包括层315-a、层320-a及层325的复合堆叠305-a的第一子集中的存储器胞元的上部层，而下部层1060-b可对应于形成于包括层325、层320-b及层315-b的复合堆叠305-a的第二子集中的存储器胞元的下部层。
阵列结构1005展示层内的结构之间的水平(x或z方向)空间(例如第一电极层内的字线1010-a与字线1010-b之间的空间)，所述空间可填充有电介质材料。阵列结构1005还展示层之间的竖直(y方向)空间-例如，存储器层1020-a与包含字线1010-a及1010-b的第一电极层之间的空间-仅出于说明目的。阵列结构1005中所展示的此类竖直空间可能不存在于实际实施例中。在一些状况下，存储器层与电极层之间的界面的一部分可包含其它材料，例如如参考图7所描述的额外电极材料(例如碳)。
阵列结构1005包含两个存储器层1020-a及1020-b，第一存储器层1020-a包含在上部层1060-a中且第二存储器层1020-b包含在下部层1060-b中。初始层堆叠(例如参考图3所描述的堆叠305-a)可包含一或多个存储器层1020，其可各自包括存储器材料(例如硫族化物材料220)薄片。在一些状况下，每一存储器层1020可包含多个存储器材料元件1035，呈3D矩形形状的每一存储器材料元件1035如图1006中所说明。
图10包含图1006，其说明经隔离的存储器层1020，所述存储器层包含四个3D矩形形状的存储器材料元件(例如1035-c到1035-f)。应理解，存储器层1020可包含任何数目个存储器材料元件1035。图1006的3D矩形形状的存储器材料元件1035-c及1035-d可对应于阵列结构1005的存储器层1020-a中所描绘的两个3D矩形形状的存储器材料元件。此外，图1006中所描绘的多个存储器材料元件1035可在某一时间为包含在复合堆叠中的单个存储器材料薄片的一部分。
每一3D矩形形状的存储器材料元件1035的一些部分可包括存储器胞元105且可与第一存取线及第二存取线协同操作。存储器材料元件1035的此类部分可被称作胞元区域1025(例如上部层1060-a的胞元区域1025-a)，且可位于存储器层1020内，其中第一存取线(例如字线1010-a)与第二存取线(例如位线1015-a)以拓朴方式相交。胞元区域1025可对应于如参考图4所描述的交叉点465(例如与存取线的宽度相关联的交叉点的区域)。另外，胞元区域1025可为参考图8所描述的胞元区域841或胞元区域881的实例。
此外，胞元区域1025及存储器层1020的厚度(例如3D矩形形状的存储器材料元件1035-a的厚度)可界定胞元容积1026。胞元容积1026可指充当存储器胞元105的存储器材料(例如经配置以存储逻辑状态的存储器材料的一部分)的容积。在一些状况下，存储器材料可包含不同结晶相，且不同结晶相可对应于不同逻辑状态。在其它状况下，存储器材料可包含不同局域组合物，且不同局域组合物可对应于不同逻辑状态。在一些状况下，与存取线相关联的电气操作(例如字线与位线之间的电压差)可在不更改存储器材料元件1035的剩余部分的情况下更改包含在胞元容积1026中的存储器材料(或存储器材料的局域组合物)的结晶相。包含在胞元容积1026中的存储器材料与存储器材料元件1035的剩余部分之间的此类电气定界可被称作有效胞元容积的电气限制。在一些状况下，存储器胞元105的胞元容积1026可被称作存储器胞元105的有效胞元容积。
另外，将每一3D矩形形状的存储器材料元件彼此分隔的一或多个物理分隔(例如填充有如图1006中所说明的电介质材料的沟道1036-a或1036-b)还可界定胞元容积1026且在存储器胞元105的至少两个表面(例如胞元容积1026的两个表面)上提供物理分隔。在一些状况下，此类物理分隔可被称作有效胞元容积的物理限制-例如相比于有效胞元容积的电气限制。
在胞元容积1026的说明性实例中，每一胞元容积1026包含由电气限制界定的两个界面及由物理限制界定的另两个界面。在一些状况下，包括由有效胞元容积的物理限制界定的存储器材料的存储器胞元105可较不易于在存储器胞元操作期间出现各种非理想现象(例如干扰)。举例来说，阵列结构1005的存储器胞元105包含由物理限制的两个界面及电气限制的两个界面界定的有效胞元容积。相比而言，阵列结构905的存储器胞元105包含由电气限制的四个界面界定的有效胞元容积。因此，阵列结构1005的存储器胞元105可比阵列结构905的存储器胞元105较不易于出现非理想现象。
图10还说明布局1007的俯视图。布局1007可为参考图8所描述的布局845的实例，且可说明通孔图案可在包含在堆叠中的多个存储器层(例如参考图3所描述的层320-a、层320-b)中的每一者内同时形成一或多个3D矩形形状的存储器材料元件1035的方式。如参考图4A所说明，布置成行的通孔的集合可用于在目标层处的目标材料中形成沟道(例如沟道420)。在目标层处形成此沟道(例如沟道420)可将目标层处的目标材料切断(例如划分、分隔)成目标材料的两个不同区段。类似地，在目标层处形成多个沟道可将目标层处的目标材料切断成目标材料的两个以上不同区段。
在使用布局1007的说明性实例中，第一通孔的一或多个集合可形成在包含存储器层(例如层320-a)处的存储器材料薄片的复合堆叠(例如堆叠305-a)的顶层(例如层310)处，第一通孔(例如通孔1040-a到1040-e)的每一集合在水平方向布置成行(例如第一通孔可在x方向上线性地安置)。另外，第二通孔的一或多个集合可形成在复合堆叠的顶层处，第二通孔(例如通孔1040-a及通孔1040-f到1040-i)的每一集合在竖直方向布置成行(例如第二通孔可在z方向上线性地安置)。
第一通孔的集合可用于在存储器层处的存储器材料中在水平方向(x方向)上形成一群组第一沟道，其中每一第一沟道与第一通孔的集合对准。另外，第二通孔的集合可用于在同一存储器层处的存储器材料中在竖直方向(z方向)上形成一群组第二沟道，使得每一第二沟道可与所述群组第一沟道相交。第一沟道中的每一者及第二沟道中的每一者可填充有电介质材料(例如沟道1036-a或1036-b填充有如图1006中所说明的电介质材料)。形成填充有存储器层处的电介质材料的第一沟道(例如在x方向上延伸)可将存储器层(例如层320-a)处的存储器材料薄片划分(例如分隔、切断)成存储器层处的存储器材料的第一多个离散区段(例如在x方向上延伸的水平带)。另外，形成填充有存储器层处的电介质材料的第二沟道(例如在z方向上延伸)可将第一多个离散区段中的每一者进一步划分(例如分隔、切断)成存储器层处的存储器材料的第二多个离散子区段(例如布局1007的1045-a到1045-d的矩形)。存储器材料的矩形(例如布局1007的1045-a到1045-d的矩形)可对应于3D矩形形状的存储器材料元件1035(例如图1006的存储器材料元件1035-c到1035-f)。
因此，通孔的两个集合-例如第一通孔的集合及第二通孔的集合-可用于将层堆叠(例如堆叠305-a)内的一或多个存储器层(例如层320-a，层320-b)处的3D存储器材料薄片同时划分成存储器层中的每一者内的多个3D矩形形状的存储器材料元件。
在一些状况下，堆叠(例如堆叠305-a)的顶层(例如层310)可包含通孔图案，因此通过在顶层中建立通孔的2D矩阵图案的光刻步骤及各向异性蚀刻步骤形成呈二维矩阵的通孔的集合，所述通孔包含第一通孔的集合及第二通孔的集合。在一些状况下，顶层可包含硬掩模材料，其可贯穿如图3到7所描述的各种处理步骤保留通孔(例如呈2D矩阵的通孔)的图案。因而，用于形成沟道的处理步骤可同时在两个方向(例如水平及竖直方向，即x方向及z方向)上形成沟道(例如填充有电介质材料的沟道1036-a或1036-b)且可同时产生多种3D矩形形状的存储器材料。
应了解，用于形成多个矩形形状的存储器材料元件(例如图1006的存储器材料元件1035，布局1007的存储器材料元件1045)的通孔的相同集合(例如第一通孔的集合及第二通孔的集合)还可用以在如例如参考图8的布局850及布局855所描述的电极层处形成存取线(例如字线1010及位线1015)的集合。举例来说，在水平方向布置成行的第一通孔(例如在x方向上线性地安置的通孔1040-a到1040-e)的集合可用于形成填充有包括存储器材料薄片的存储器层(例如存储器层320-a)处的电介质材料的第一数目个沟道且可用于形成电极层(例如电极层315-a或电极层315-b)处的电极材料的第一数目个环路以形成第一存取线(例如字线1010)。
此外，布局1007的每一矩形形状的存储器材料元件(例如存储器材料元件1045-a到1045-d)可包含四个拐角区(例如区1050-a)，其中字线(例如1010-e)及位线(例如1015-b)以拓朴方式相交，且拓朴相交点处的存储器材料元件的部分可经配置以充当存储器胞元105。因此，对应于布局1007的每一矩形形状的存储器材料元件(例如存储器材料元件1045-b)的拐角区的相交存取线(例如字线1010-e及位线1015-b)的区域可等于阵列结构1005的胞元区域1025。换句话来说，每一矩形形状的存储器材料元件可支持四个存储器胞元105。另外，每一矩形形状的存储器材料元件(例如存储器材料元件1045-b)可与四个电极-例如如布局1007中所说明的位线1015-b、位线1015-c、字线1010-e及字线1010-f或如阵列结构1005中所说明的字线1010-a、字线1010-b、位线1015-a及位线1015-b耦合。
图11说明可包含两个或两个以上存储器胞元层且可根据本发明的制造技术形成的3D交叉点存储器阵列结构1105的实例。阵列结构1105可包括存储器胞元的两个层(例如上部层1160-a及下部层1160-b)。存储器胞元的两个层共同地包含可同时形成的第一存取线的两个集合(例如上部层1160-a包含字线1110-a及1110-b的一个集合，且下部层1160-b包含字线1110-c及1110-d的另一集合)、可同时形成的存储器材料的两个存储器层(例如存储器层1120-a及1120-b)以及对于存储器胞元的两个层为共同的第二存取线(例如位线1115)的一个集合。第一存取线(例如字线1110)可在第一方向(例如x方向)上延伸，而第二存取线(例如位线1115)可在第二不同方向(例如z方向)上延伸。第一存取线(例如字线1110)的集合中的每一第一存取线可平行于第一存取线的集合中的每一其它第一存取线，且第二存取线(例如位线1115)的集合中的每一第二存取线可平行于第二存取线的集合中的每一其它第二存取线。第一存取线(例如字线1110)可基本上正交于如阵列结构1105中所描绘的第二存取线(例如位线1115)。
上部层1160-a包含字线1110-a及1110-b、存储器层1120-a以及位线1115，且下部层1160-b包含字线1110-c及1110-d、存储器层1120-b以及位线1115。因此，位线1115对于上部层1160-a及下部层1160-b两者为共同的。此外，字线1110可为形成于第一电极层(例如如参考图3所描述的层315-a及层315-b，如参考图5到7所描述的D1层)中的第一导线的实例。类似地，位线1115可为形成于第二电极层(例如如参考图3所描述的层325，如参考图5到7所描述的D2层)中的第二导线的实例。最后，存储器层1120可为存储器层(例如如参考图3所描述的层320-a及层320-b，如参考图5到7所描述的DM层)的实例。因此，上部层1160-a可对应于形成于包括层315-a、层320-a及层325的复合堆叠305-a的第一子集中的存储器胞元的上部层，而下部层1160-b可对应于形成于包括层325、层320-b及层315-b的复合堆叠305-a的第二子集中的存储器胞元的下部层。
阵列结构1105展示层内的结构之间的水平(x或z方向)空间(例如第一电极层内的字线1110-a与字线1110-b之间的空间)，所述空间可填充有电介质材料。阵列结构1105还展示层之间的竖直(y方向)空间-例如，存储器层1120-a与包含字线1110-a及1110-b的第一电极层之间的空间-仅出于说明目的。阵列结构1105中所展示的此类竖直空间可能不存在于实际实施例中。在一些状况下，存储器层与电极层之间的界面的一部分可包含其它材料，例如如参考图7所描述的额外电极材料(例如碳)。
阵列结构1105包含对应于存储器胞元的两个相应层的存储器层1120-a及1120-b。初始层堆叠(例如参考图3所描述的堆叠305-a)可包含一或多个存储器层1120。作为初始堆叠的一部分，一或多个存储器层1120可包含占位材料薄片。在一些状况下，占位材料可为如参考图5所描述的第三电介质材料。在一些状况下，在完成建置阵列结构1105的处理步骤之后，存储器层1120可包含多个存储器材料元件，呈3D长条形状的每一存储器材料元件如图1106中所说明。
图11包含图1106，其说明经隔离的存储器层1120，所述存储器层包含八个3D长条形状的存储器材料元件(例如长条形状的存储器材料元件1135)。图1106的3D长条形状的存储器材料元件1135-a到1135-d可对应于阵列结构1105的存储器层1120-a中所描绘的3D长条形状的存储器材料元件中的四者。
每一3D长条形状的存储器材料元件(例如存储器材料元件1135-a)的一或多个部分可包括存储器胞元105且可与第一存取线及第二存取线协同操作。存储器材料元件1135-a的此类部分可被称作胞元区域1125(例如胞元区域1125-a)且可定位于存储器层1120内，其中第一存取线(例如字线1110-a)与第二存取线(例如位线1115-a)以拓朴方式相交。胞元区域1125可对应于参考图4所描述的交叉点465(例如与存取线的宽度相关联的交叉点的区域)。另外，胞元区域1125可为如参考图8所描述的胞元区域841或胞元区域881的实例。
此外，胞元区域1125及存储器层1120的厚度(例如存储器材料元件1135-a的厚度)可界定胞元容积1126。胞元容积1126可指充当存储器胞元105的存储器材料(例如充当经配置以存储逻辑状态的存储器材料的一部分)的容积。在一些状况下，存储器材料可包含不同结晶相，且不同结晶相可对应于不同逻辑状态。在其它状况下，存储器材料可包含不同局域组合物，且不同局域组合物可对应于不同逻辑状态。在一些状况下，与存取线相关联的电气操作(例如字线与位线之间的电压差)可在不更改存储器材料元件1135的剩余部分的情况下更改包含在胞元容积1126中的存储器材料(或存储器材料的局域组合物)的结晶相。包含在胞元容积1126中的存储器材料与存储器材料元件1135的剩余部分之间的此类电气定界可被称作有效胞元容积的电气限制。在一些状况下，存储器胞元105的胞元容积1126可被称作存储器胞元105的有效胞元容积。
另外，将每一3D长条形状的存储器材料元件彼此分隔的一或多个物理分隔(例如填充有如图1106中所说明的电介质材料的沟道1136-a或1136-b)还可界定胞元容积1126且在存储器胞元105的至少三个表面(例如胞元容积1126的三个表面)上提供物理分隔。在一些状况下，此类物理分隔可被称作有效胞元容积的物理限制-例如相比于有效胞元容积的电气限制。
在胞元容积1126的说明性实例中，每一胞元容积1126包含由电气限制界定的一个界面及由物理限制界定的另三个界面。在一些状况下，包括由有效胞元容积的物理限制界定的存储器材料的存储器胞元105可较不易于在存储器胞元操作期间出现各种非理想现象(例如干扰)。举例来说，阵列结构1105的存储器胞元105包含由物理限制的三个界面及电气限制的两个界面界定的有效胞元容积。相比而言，阵列结构1005的存储器胞元105包含由物理限制的两个界面及电气限制的两个界面界定的有效胞元容积。因此，阵列结构1105的存储器胞元105可比阵列结构1005的存储器胞元105(及阵列结构905的存储器胞元105)较不易于出现非理想现象。
图11还说明布局1107。布局1107可为如参考图8所描述的布局805的实例，且可说明通孔图案可在包含在堆叠中的多个存储器层(例如参考图3所描述的层320-a、层320-b)中的每一者内同时形成一或多个3D长条形状的存储器材料元件1135的方式。如参考图4A所说明，布置成行的通孔的集合可用于在目标层处形成填充材料的环路(例如环路450)。在图4A以及例如图5及6的上下文中，填充材料可为导电材料，例如电极材料。但类似技术还可用以通过使用存储器材料作为填充材料而在每一存储器层(例如层320-a，层320-b)中形成存储器材料(例如硫族化物材料220)的环路-即，每一存储器层处的占位材料(例如第三电介质材料)的一部分可由存储器材料(例如硫族化物材料220)的环路替换。随后，存储器材料的环路可通过使用通孔的另一集合而经切断(例如分隔)成任何数目个区段以在存储器层处形成沟道(例如，例如沟道420的沟道)，其中沟道相交(且借此将存储器材料的环路分隔、划分、切断成多个存储器材料元件)。切断存储器材料的环路的沟道可填充有电介质材料。
在使用布局1107的说明性实例中，第一通孔的一或多个集合可用于在一些状况下在一或多个存储器层(例如存储器层320-a或320-b)中的每一者内同时形成存储器材料的第一数目个环路(例如存储器材料的两个环路)，第一通孔的每一集合在竖直方向(z方向)上布置成行-例如，五个通孔1140-a及1140-b的群组中的任一者。由于光刻步骤及各向异性蚀刻步骤，第一通孔的集合可形成在复合堆叠(例如堆叠305-a)的顶层(例如层310)处。可通过第一通孔的集合从存储器层移除占位材料的一部分使用存储器层处的第一通孔的集合中的一者形成第一沟道。因而，第一沟道可与第一通孔的集合对准。随后，存储器材料可填充第一沟道。接着，第二沟道可通过使用第一通孔的相同集合移除存储器材料的一部分在填充有存储器材料的第一沟道内形成。第二沟道可比第一沟道窄且可填充有电介质材料。使第二沟道填充有电介质材料可建立环绕第二沟道中的电介质材料的存储器材料的环路(例如带、环或轨道)。
随后，第二通孔的一或多个集合可用于在一些状况下在包括存储器材料的第一数目个环路的一或多个存储器层中的每一者处同时形成填充有电介质材料的第二数目个水平沟道(例如两个水平沟道)，第二通孔的每一集合在水平方向(x方向)上布置成行-例如，五个通孔1140-c及1140-d的群组中的任一者。由于光刻步骤及各向异性蚀刻步骤，第二通孔的集合可形成在复合堆叠(例如堆叠305-a)的顶层(例如层310)处。如布局1107中所描绘，在水平方向(x方向)上布置成行的第二通孔的集合可各自与在竖直方向(z方向)上布置成行的第一通孔的集合相交。形成填充有电介质材料的水平(x方向)沟道(例如第三沟道)可划分(例如切断或分隔)存储器层(例如层320-a)处的存储器材料的环路以在存储器层处产生存储器材料(例如存储器材料1145-a到1145-d)的多个离散区段(例如长条)。换句话来说，第三沟道可将第一沟道内的存储器材料(例如存储器材料带)分隔成多个存储器材料元件(例如图1106的存储器材料元件1135)。
因此，通孔的两个集合-例如，第一通孔的集合及第二通孔的集合-可分别用于在起初包括占位材料的一或多个存储器层(例如层320-a，层320-b)处形成存储器材料的多个环路(例如使用第一通孔的集合)且用于将存储器材料的环路划分成多个3D长条形状的存储器材料元件(例如使用第二通孔的集合)。
应了解，用于在存储器层处形成多个3D长条形状的存储器材料元件的通孔的相同集合(例如第一通孔的集合及第二通孔的集合)还可用以在如例如参考图8的布局850及布局855所描述的电极层处形成存取线(例如字线1110及位线1115)的集合。举例来说，第一通孔的集合(例如五个通孔1140-a及1140-b的群组)可用于在存储器层(例如存储器层320-a)处形成存储器材料的第一数目个环路且用于在电极层(例如电极层315-a或电极层315-b)处形成电极材料的第一数目个环路。
此外，布局1107的每一长条形状的存储器材料元件(例如存储器材料元件1145)可包含两个端部区(例如区1150-a)，其中字线(例如1110-e)及位线(例如1115-b)以拓朴方式相交，且拓朴相交点处的存储器材料元件的部分可经配置以充当存储器胞元105。因此，对应于布局1107的每一长条形状的存储器材料元件的端部区的相交存取线(例如字线1110-e及位线1115-b)可等于阵列结构1105的胞元区域1125。换句话来说，每一长条形状的存储器材料元件可支持两个存储器胞元105。另外，每一长条形状的存储器材料元件(例如1145-a)可与至少三个电极-例如，如布局1107中所说明的字线1110-f、字线1110-g及位线1115-b或如阵列结构1105中所说明的字线1110-a、字线1110-b及位线1115-a-耦合。
在一些状况下，包含3D交叉点存储器阵列结构(例如可使用参考图10及11所描述的制造技术建置的阵列结构1005或1105)的设备可包含：堆叠，其包括第一电极层、第二电极层及第一电极层与第二电极层之间的存储器层；第一电极层中的多个第一电极；第二电极层中的多个第二电极；及存储器层处的多个存储器材料元件，每一存储器材料元件耦合多个第一电极中的至少一个第一电极及多个第二电极中的至少两个第二电极。
在上文所描述的设备的一些实例中，每一存储器材料元件与两个第一电极及一个第二电极耦合。在上文所描述的设备的一些实例中，每一存储器材料元件与两个第一电极及两个第二电极耦合。在上文所描述的设备的一些实例中，每一存储器材料元件通过与至少一个第一电极的三个表面接触的保形衬里与至少一个第一电极耦合。在上文所描述的设备的一些实例中，多个第一电极内的第一电极之间的分隔距离是不均匀的。在上文所描述的设备的一些实例中，多个第一电极的子集具有共同纵向轴线。在上文所描述的设备的一些实例中，第一电极具有小于最小特征大小的至少一个尺寸。在上文所描述的设备的一些实例中，每一存储器材料元件包括硫族化物材料。
在一些状况下，包含3D交叉点存储器阵列结构(例如可使用参考图9到11所描述的制造技术建置的阵列结构905、1005或1105)的设备可包含：堆叠，其包括第一电极层、第二电极层及第一电极层与第二电极层之间的存储器层；第一电极层中的多个第一电极；第二电极层中的多个第二电极；及存储器层处的存储器材料元件，所述存储器材料元件经配置以包括多个存储器胞元。
在上文所描述的设备的一些实例中，存储器材料元件经配置以包括两个存储器胞元。在上文所描述的设备的一些实例中，所述存储器材料元件经配置以包括四个存储器胞元。在上文所描述的设备的一些实例中，所述存储器材料元件包括通过多个电介质塞穿孔的存储器材料薄片。在上文所描述的设备的一些实例中，多个电介质塞包括第一方向上的第一排电介质塞及不同于所述第一方向的第二方向上的第二排电介质塞。在上文所描述的设备的一些实例中，一电介质塞对于第一排电介质塞及第二排电介质塞为共同的。在上文所描述的设备的一些实例中，存储器材料元件包括硫族化物材料。
图12说明可包含两个或两个以上存储器胞元层且可根据本发明的制造技术形成的3D交叉点存储器阵列结构1205的实例。阵列结构1205可包括存储器胞元的两个层(例如上部层1260-a及下部层1260-b)。存储器胞元的两个层共同地包含可同时形成的第一存取线的两个集合(例如上部层1260-a包含字线1210-a及1210-b的一个集合，且下部层1260-b包含字线1210-c及1210-d的另一集合)、可同时形成的存储器材料的两个存储器层(例如存储器层1220-a及1220-b)以及对于存储器胞元的两个层为共同的第二存取线(例如位线1215)的一个集合。第一存取线(例如字线1210)可在第一方向(例如x方向)上延伸，而第二存取线(例如位线1215)可在第二不同方向(例如z方向)上延伸。第一存取线(例如字线1210)的集合中的每一第一存取线可平行于第一存取线的集合中的每一其它第一存取线，且第二存取线(例如位线1215)的集合中的每一第二存取线可平行于第二存取线的集合中的每一其它第二存取线。第一存取线(例如字线1210)可基本上正交于如阵列结构1205中所描绘的第二存取线(例如位线1215)。
上部层1260-a包含字线1210-a及1210-b、存储器层1220-a以及位线1215，且下部层1260-b包含字线1210-c及1210-d、存储器层1220-b以及位线1215。因此，位线1215对于上部层1260-a及下部层1260-b两者为共同的。此外，字线1210可为形成于第一电极层(例如如参考图3所描述的层315-a及层315-b，如参考图5到7所描述的D1层)中的第一导线的实例。类似地，位线1215可为形成于第二电极层(例如如参考图3所描述的层325，如参考图5到7所描述的D2层)中的第二导线的实例。最后，存储器层1220可为存储器层(例如如参考图3所描述的层320-a及层320-b，如参考图5到7所描述的DM层)的实例。因此，上部层1260-a可对应于形成于包括层315-a、层320-a及层325的复合堆叠305-a的第一子集中的存储器胞元的上部层，而下部层1260-b可对应于形成于包括层325、层320-b及层315-b的复合堆叠305-a的第二子集中的存储器胞元的下部层。
阵列结构1205展示层内的结构之间的水平(x或z方向)空间(例如第一电极层内的字线1210-a与字线1210-b之间的空间)，所述空间可填充有电介质材料。阵列结构1205还展示层之间的竖直(y方向)空间-例如，存储器层1220-a与包含字线1210-a及1210-b的第一电极层之间的空间-仅出于说明目的。阵列结构1205中所展示的此类竖直空间可能不存在于实际实施例中。在一些状况下，存储器层与电极层之间的界面的一部分可包含其它材料，例如如参考图7所描述的额外电极材料(例如碳)。
阵列结构1205包含对应于存储器胞元的两个相应层的存储器层1220-a及1220-b。初始层堆叠(例如参考图3所描述的堆叠305-a)可包含一或多个存储器层1220。作为初始堆叠的一部分，一或多个存储器层1220可包含占位材料薄片。在一些状况下，占位材料可为如参考图5所描述的第三电介质材料。在一些状况下，在完成建置阵列结构1205的处理步骤之后，存储器层1220可包含多个存储器材料元件，呈3D楔形形状的每一存储器材料元件如图1206中所说明。
图12包含图1206，其说明经隔离的存储器层1220，所述存储器层包含十六个3D楔形(例如至少两个平坦表面及至少一个弯曲表面)存储器材料元件(例如存储器材料元件1235)。图1206的3D楔形存储器材料元件1135-a到1135-h可对应于如阵列结构1205的存储器层1220-a中所描绘的八个3D楔形存储器材料元件。
每一整个(或基本上整个)3D楔形存储器材料元件可包括存储器胞元105且可与第一存取线及第二存取线协同操作。因此，整个存储器材料元件1235-a的区域(例如对应于3D楔形存储器材料元件的俯视图的区域)可被称作胞元区域1225(例如胞元区域1225-a)且可位于存储器层1220内，其中第一存取线(例如字线1210-a)及第二存取线(例如位线1215-a)以拓朴方式相交。胞元区域1225可对应于参考图4所描述的交叉点465(例如与存取线宽度相关联的交叉点的区域)。另外，胞元区域1225可为如参考图8所描述的胞元区域841或胞元区域881的实例。
此外，胞元区域1225及存储器层1220的厚度(例如3D楔形存储器材料元件1235-a的厚度)可界定胞元容积1226。胞元容积1226可指充当存储器胞元105的存储器材料的容积。在一些状况下，存储器材料可包含不同结晶相，且不同结晶相可对应于不同逻辑状态。在其它状况下，存储器材料可包含不同局域组合物，且不同局域组合物可对应于不同逻辑状态。在一些状况下，与存取线相关联的电气操作(例如字线与位线之间的电压差)可更改包含在整个胞元容积1226(或基本上整个胞元容积1226)中的存储器材料(或存储器材料的局域组合物)的结晶相。在一些状况下，存储器胞元105的胞元容积1226可被称作存储器胞元105的有效胞元容积。
3D楔形存储器材料元件中的每一者可在除与字线及位线耦合的表面以外的所有侧上由物理分隔(例如如图1206中所说明的填充有电介质材料的沟道1236-a到1236-d中的每一者)或如参考图7所描述的中间电极材料(例如碳)环绕-即，每一3D楔形存储器材料元件可充分受物理限制(例如有效胞元容积1226的可忽略的电气限制)。此外，3D楔形存储器材料元件的区域(例如对应于3D楔形存储器材料元件1235的俯视图的区域)可大致对应于与相交存取线(例如字线及位线)对应的区域。
在一些状况下，包括由有效胞元容积的物理限制界定的存储器材料的存储器胞元105可较不易于在存储器胞元操作期间出现各种非理想现象(例如干扰)。举例来说，阵列结构1205的存储器胞元105包含由物理限制(例如完全物理限制)的四个界面界定且不由电气限制的任何(或可忽略的)界面限制的有效胞元容积。相比而言，阵列结构1105的存储器胞元105包含由物理限制的三个界面及电气限制的一个界面界定的有效胞元容积。因此，阵列结构1205的存储器胞元105可比阵列结构1105的存储器胞元105(及阵列结构1005的存储器胞元105或阵列结构905的存储器胞元105)较不易于出现非理想现象。
图12还说明布局1207。布局1207可为如参考图8所描述的布局805的实例，且可说明通孔图案可在多个存储器层(例如参考图3所描述的层320-a，层320-b)中的每一者内形成一或多个3D楔形存储器材料元件的方式。如参考图4A所描述，通孔(例如通孔410)可用于在存储器层处的占位材料(例如电介质材料)中形成空腔(例如空腔415)，且空腔可填充有填充材料(例如存储器材料)。因此，当填充材料为存储器材料时，存储器材料(例如硫族化物材料220)的3D盘可形成于存储器层(例如层320-a，层320-b)中-即，存储器层处的占位材料(例如第三电介质材料)的一部分可由存储器材料(例如硫族化物材料220)的盘替换。随后，存储器材料的盘可通过使用通孔的集合而经切断(例如分隔)成任何数目个区段以在存储器层处形成沟道(例如，例如沟道420的沟道)，其中沟道相交(且借此将存储器材料的盘分隔、划分、切断成多个离散存储器材料元件)。切断存储器材料的盘的沟道可填充有电介质材料。
在使用布局1207的说明性实例中，对于通孔的多个集合(例如列)为共同的通孔(例如通孔1240-a，类似其它共同通孔，其在布局1207中经说明为暗阴影通孔)可用于在一或多个存储器层(例如存储器层320-a或320-b)中的每一者处形成空腔，在一些状况下同时形成。换句话来说，通孔可用于在存储器层内形成空腔，所述存储器层包含占位材料。空腔的大小可经配置(例如通过确定相关联通孔宽度连同待通过如参考图3到7所描述的各向同性蚀刻步骤移除的占位材料的量)，使得空腔的一部分可在x或z方向与字线及位线的横截面区域(例如字线及位线的以拓朴方式相交部分的区域)重叠，所述字线及所述位线可在y方向分别在空腔上方及下方。随后，存储器材料(例如硫族化物材料220)可填充空腔，借此在每一空腔内建立存储器材料1245的3D盘(例如填充有存储器材料的3D盘)。因此，每一3D盘1245(例如3D盘1245-a到1245-d)的大小可说明经填充以建立3D盘1245的空腔的大小。
随后，第一通孔的一或多个集合可用于在一些状况下在包括3D盘1245的存储器层(例如存储器层320-a或320-b)内同时形成填充有电介质材料的第一数目个第一沟道(例如使用参考图4所描述的技术)，第一通孔的每一集合在竖直方向(z方向)上布置成行-例如，五个通孔1241-a及1241-b的群组中的任一者。形成第一沟道可包含使用第一通孔的对应集合从每一3D盘1245移除存储器材料的一部分。因此，3D盘中的每一者可分隔(例如等分)成两个部分。换句话来说，第一沟道可沿着z轴将存储器材料的3D盘分隔成存储器层处的离散存储器材料元件。
在一些状况下，可在形成第一沟道使得存储器材料环可形成在存储器层处之前，使用用于形成3D盘1245及先前空腔的通孔移除存储器材料的3D盘1245的存储器材料的一部分。存储器材料环可环绕用于形成3D盘1245的通孔的纵轴(例如y方向，相对于衬底的纵轴)。随后，形成第一沟道可沿着z轴将存储器材料环分隔(例如平分)成存储器层处的离散存储器材料元件。
另外，第二通孔的一或多个集合可用于在一些状况下在存储器层内同时形成填充有电介质材料的第二数目个水平沟道(例如使用参考图4所描述的技术)，第二通孔的每一集合在水平方向(x方向)上布置成行-例如，五个通孔1241-c及1241-d的群组。形成第二沟道可包含使用第二通孔的对应集合从每一3D盘1245移除存储器材料的额外部分。因此，产生于形成对应的第一沟道的3D盘1245的两个离散部分(例如区段)中的每一者可沿着x轴进一步分隔(例如等分)，借此从存储器材料的每一盘1245(或适用的环)建立四个离散楔形存储器材料元件。换句话来说，填充有电介质材料的第二沟道进一步沿着x轴将填充有存储器材料的3D盘1245的存储器材料分隔(例如平分)成存储器层处的额外离散存储器材料元件。
因此，使用通孔的两个集合-例如第一通孔的集合及第二通孔的集合-形成填充有电介质材料的竖直(z方向)及水平(x方向)沟道可将3D盘1245中的每一者划分(例如分隔、切断、拆分)成四个3D楔形存储器材料元件。四个3D楔形存储器材料元件中的每一者可具有弯曲表面(例如如图1206中所说明的表面1260)。存储器材料的弯曲表面可为将可具有弯曲外表面的空腔填充有存储器材料的结果。另外，四个3D楔形存储器材料元件中的每一者可具有一或多个平坦化表面(例如如图1206中所说明的表面1265)。
在一些状况下，堆叠(例如堆叠305-a)的顶层(例如层310)可包含通孔图案，因此通过在顶层中建立通孔的2D矩阵图案的光刻步骤及各向异性蚀刻步骤形成呈二维矩阵的通孔的集合，所述通孔包含第一通孔的集合及第二通孔的集合。在一些状况下，顶层可包含硬掩模材料，其可贯穿如图3到7所描述的各种处理步骤保留通孔(例如呈2D矩阵的通孔)的图案。因而，用于形成沟道的处理步骤可在两个方向(例如水平及竖直方向，即x方向及z方向)上同时形成沟道(例如填充有电介质材料的沟道1236-a到1236-d)且可从存储器材料的3D盘(例如3D盘1245)中的每一者产生四个3D楔形存储器材料元件(例如存储器材料元件1235)。
应了解，用于形成多个3D楔形存储器材料元件(例如图1206的存储器材料元件1235，布局1207的存储器材料元件1250-a)的通孔的相同集合(例如第一通孔的集合及第二通孔的集合)可用于在如例如参考图8的布局850及布局855所描述的电极层处形成存取线(例如字线1210及位线1215)的集合。举例来说，在水平方向布置成行的第一通孔的集合(例如五个通孔1241-c及1241-d的群组)可用于分隔存储器层(例如存储器层320-a)处的存储器材料的3D盘且在电极层(例如电极层315-a或电极层315-b)处形成电极材料的第一数目个环路以形成第一存取线(例如字线1210)。
此外，布局1207的每一3D楔形存储器材料元件(例如存储器材料元件1250-a)可对应于其中字线(1210-e)与位线(例如1215-b)以拓朴方式相交的区域，且整个(基本上整个)存储器材料元件可经配置以充当存储器胞元105。因此，对应于相交存取线(例如字线1210-e及位线1215-b)的区域可对应于(基本上对应于)阵列结构1205的胞元区域1225。换句话来说，每一楔形存储器材料元件可支持一个存储器胞元105。另外，每一楔形存储器材料元件(例如存储器材料元件1235或1250)可与两个电极-例如，如布局1207中所说明的字线1210-e及位线1215-b或如阵列结构1205中所说明的字线1210-a及位线1215-a-耦合。在一些状况下，每一楔形存储器材料元件可通过保形衬里(例如如参考图7所描述的碳基材料)与一个第一电极及一个第二电极耦合。
在一些状况下，包含3D交叉点存储器阵列结构(例如可使用参考图12所描述的制造技术建置的阵列结构1205)的设备可包含：堆叠，其包括第一层、存储器层及第二层；第一层与第二层之间的存储器层；第一层中的多个第一电极；第二层中的多个第二电极；及存储器层中的多个存储器材料元件，每一存储器材料元件具有弯曲表面。
在上文所描述的设备的一些实例中，每一存储器材料元件具有平坦化表面。在上文所描述的设备的一些实例中，每一存储器材料元件与一个第一电极及一个第二电极耦合。在上文所描述的设备的一些实例中，存储器材料元件通过保形衬里与一个第一电极及一个第二电极耦合。在上文所描述的设备的一些实例中，每一存储器材料元件经配置以包括单个存储器胞元。在上文所描述的设备的一些实例中，每一存储器材料元件包括硫族化物材料。在上文所描述的设备的一些实例中，多个第一电极中的每一第一电极平行于多个第一电极中的每一其它第一电极，且多个第二电极中的每一第二电极平行于多个第二电极中的每一其它第二电极。
图13到14说明根据本发明的制造技术形成插槽的各种方面，其可用于例如制造3D存储器阵列，例如图2中所说明的存储器阵列202的实例。在3D存储器阵列架构的上下文中，插槽区可包含存储器阵列与存储器装置中的其它组件(例如，如参考图1所描述的行解码器120、感测组件125或列解码器130)之间的各种互连件。在一些状况下，插槽区可包含出于电隔离目的建立的特征(例如间隙)(例如将导电材料的环路450分隔成多个不同区段，其可经配置为存取线)。
本文中所描述的制造技术可包含使用通孔(例如存取通孔)的图案的子集，其中通孔图案还可用于同时形成两个或两个以上存储器胞元层，每一层包括包含存取线及存储器胞元的3D交叉点结构。通孔的图案的子集可用于分隔存取线材料的环路(例如参考图4B所描述的环路455或环路460)(例如划分成多个不同部分)，使得存取线材料的每一环路可形成至少两个不同存取线。在一些状况下，通孔的子集还可用以将存取线(例如字线，位线)连接到存储器装置的其它组件(例如，行解码器120、感测组件125或列解码器130)的各种节点。
图13说明根据本发明的可包含两个或两个以上存储器胞元层的3D交叉点存储器阵列的插槽区的示范性布局1301。布局1301说明通孔的2D矩阵，其包含：第一通孔的群组，第一通孔的每一群组在水平方向(x方向)上布置成行(例如第一通孔1340-a、1340-b、1340-c的群组)；及第二通孔的群组，第二通孔的每一群组在竖直方向(y方向)上布置成行(例如第二通孔1341-a、1341-b、1341-c的群组)。布局1301还说明第一开口(例如开口1350-a到1350-c)的图案及第二开口(例如开口1360-a到1360-b)的图案。
第一通孔的每一群组可用于在堆叠的每一第一层(例如如图3所描述的层315-a及层315-b)处形成在水平方向(x方向)上延伸的存取线(例如字线1310-a及字线1310-b)。举例来说，第一通孔1340-a的群组可用于在堆叠的每一第一层处形成字线1310-a及字线1310-b。因而，示范性布局1301可描绘用于字线(例如在水平方向上延伸的存取线)的插槽区。在一些状况下，在竖直方向(y方向)上延伸的存取线(例如位线)可不存在于用于字线的插槽区中。类似地，用于位线的插槽区可使用类似技术形成在3D交叉点存储器阵列的不同区域中(未展示)。在一些状况下，字线可不存在于用于位线的插槽区中。
第一开口(例如开口1350-a)可为使用第一插槽掩模(例如SM1掩模)建立的第一开口的图案的一部分。SM1掩模可用于在堆叠的顶部(例如经曝露)层中形成多个第一开口(例如每一开口对应于缺乏光致抗蚀剂或缺乏硬掩模材料)，从而可有助于在堆叠的一或多个下部(例如埋入式)层中形成结构。所述堆叠可包含任何数目个电极层及存储器层。第一开口(例如开口1350-a)可与通孔(例如通孔1342-a)重叠。如布局1301中所说明，当相较于第一通孔及第二通孔时，第一开口可具有宽松的设计规则-例如，第一开口的大小或第一开口之间的距离可大于通孔的大小或通孔之间的距离。
第一开口可出于插槽形成的目的充当具有不同几何结构的通孔(例如充当大于第一通孔或第二通孔的通孔)，或可隔离一或多个第一通孔或第二通孔(例如，使一或多个第一通孔或第二通孔可用于后续处理步骤，而使一或多个其它第一通孔或第二通孔不可用于后续处理步骤)。在一些状况下，第一开口可用于通过穿过目标电极进行各向异性蚀刻而在目标电极中形成间隙，借此将目标电极划分成两个不同电极(例如两个不同存取线)。举例来说，开口1350-a可通过穿过字线1310-c的电极材料以及字线1310-d的电极材料进行各向异性蚀刻而在字线1310-c及字线1310-d中建立间隙。字线1310-c可使用第一通孔1340-b的群组形成，且字线1310-d可使用第二通孔1340-c的群组形成。字线1310-c可平行(或基本上平行)于字线1310-d。
在其它状况下，第一开口(例如开口1350-a)可有助于通过穿过与第一开口重叠的通孔(例如通孔1342-a，其可包含在第二通孔1341-c的群组中)形成第二贯通孔而在目标电极中形成间隙。第二贯通孔(例如对应于通孔1342-a的第二贯通孔)可延伸穿过堆叠到目标层，所述目标层包含其中建立有间隙的目标电极。随后，目标电极的一部分可例如通过使用各向同性蚀刻步骤通过第二贯通孔且通过重叠的第一开口经移除。因而，目标电极(例如目标层处的存取线)可分隔成彼此隔离的至少两个不同区段。
由于在目标电极中建立间隙，使用第一开口(例如开口1350)来穿过电极层处的目标电极材料进行各向异性蚀刻或使用第一开口(例如开口1350)来建立对应于与第一开口重叠的通孔的第二通孔(例如对应于通孔1342-a的第二通孔)及对电极层(例如包括目标电极材料的电极层)处的目标电极材料进行各向同性蚀刻，存取线(例如包括目标电极材料的电极)可变得与电极层处的共线存取线隔离。举例来说，字线1310-c(例如存取线)可具有至少两个区段，即相对于开口1350-a的左区段(例如区段1310-c1)及右区段(例如区段1310-c2)，且左区段可与右区段隔离且共线(例如可为共线存取线)。在一些状况下，多个第一电极(例如字线)的子集可由于在第一电极中建立间隙而具有共同纵向轴线。
第二开口(例如开口1360-a)可为使用第二插槽掩模(SM2掩模)建立的第二开口的图案的一部分，所述第二插槽掩模界定多个第二开口(例如缺乏光致抗蚀剂或缺乏硬掩模材料)。SM2掩模可用于在堆叠的顶部(例如经曝露)层中形成多个第二开口(例如每一开口对应于缺乏光致抗蚀剂或缺乏硬掩模材料)，从而可有助于在堆叠的一或多个下部(例如埋入式)层中形成结构。所述堆叠可包含任何数目个电极层及存储器层。第二开口(例如开口1360-a)可与可用于形成一对存取线的一或多个通孔(例如通孔1342-b，通孔1342-c)重叠。举例来说，通孔1342-b(及通孔1342-c)可为第一通孔的群组(例如第一通孔1340-b的群组)的一部分，所述第一通孔可用于形成字线1310-c及1310-e。如布局1301中所说明，当相较于第一通孔及第二通孔时，第一开口可具有宽松的设计规则-例如，第二开口的大小或第二开口之间的距离可大于通孔的大小或通孔之间的距离。
在一些状况下，第二开口可用于在堆叠内的多个存取线(例如电极)与导电元件之间制造连接(例如互连件)，所述导电元件可定位在堆叠下方且可与堆叠接触(例如可与堆叠的最低层接触，所述最低层可包括蚀刻停止材料，例如硬掩模材料)。所述堆叠可包含电极层及存储器层，所述电极层包括目标电极材料(例如所述电极层可包括存取线，所述存取线包括电极材料)。所述导电元件可对应于存储器装置的电路组件的节点(例如行解码器120的输出节点，感测组件125的输入节点)。在一些状况下，此电路组件可置放于堆叠下方的衬底(例如参考图2所描述的衬底204)或另一层中。所述导电元件可通过多个金属层及金属层之间的互连件连接到电路组件。
在一些状况下，第二开口(例如开口1360-a)可有助于形成延伸穿过堆叠到达导电元件的贯通孔。所述贯通孔可对应于可与第二开口(例如开口1360-a)重叠的通孔(例如通孔1342-b，通孔1342-c)。导电材料可填充所述贯通孔以形成与导电元件耦合的导电塞。此外，所述导电塞可耦合到堆叠内的目标电极(例如字线，位线)，使得目标电极可通过导电塞与存储器装置的电路组件的导电元件电耦合。
图14说明根据本发明的制造技术在堆叠中的目标层处的目标电极与导电元件之间进行连接的实例方法。所述堆叠可包括3D交叉点存储器阵列结构，其可包含根据本发明的两个或两个以上存储器胞元层。作为本文中所描述的制造技术的说明性实例，图14说明图1401、图1402及1403。图14中的层的堆叠可对应于例如参考图5及6所描述的堆叠的堆叠(例如参考图3所描述的堆叠305)。举例来说，图14中的层堆叠可包含存储器胞元的两个层，且每一存储器胞元层可包括字线(例如上部层945-a的字线910-a及910-b或下部层945-b的字线910-c及910-d)的一个集合以及位线(例如位线915，其对于存储器胞元的两个层可为共同的)的一个集合。
本文中所描述的制造技术可用于在堆叠(例如堆叠305)中的任一目标层处的任一目标电极与导电元件之间进行连接。举例来说，图1401说明在上部层的字线(例如上部层945-a的字线910-a)与导电元件(例如导电元件1450)之间进行连接，而图1403说明在下部层的字线(例如下部层945-b的字线910-c)与导电元件(例如导电元件1450)之间进行连接。类似地，图1402说明在位线(例如位线915，其对于上部层945-a与下部层945-b两者可为共同的)与导电元件(例如导电元件1450)之间进行连接。在一些状况下，用于字线的插槽区(例如在字线与导电元件之间进行连接的区)可位于与其中可定位有用于位线的插槽区(例如在位线与导电元件之间进行连接的区)的区域不同的3D交叉点存储器阵列的区域中。
图1401说明在目标电极(例如D1层1415-a处的目标电极1416-a)与导电元件(例如导电元件1405)之间进行连接的方法。目标电极1416-a可为存储器胞元的上部层的字线910(例如字线910-a)的实例-例如，存储器胞元的上部层可在存储器装置中的存储器胞元的一或多个其它层上方。
在处理步骤1450处，贯通孔可穿过堆叠形成。所述贯通孔可通过使用包含在通孔图案(例如如参考图5及6所描述的HM层中的通孔形状)中的通孔而形成，且第二开口(例如参考图13所描述的开口1360-a)可与用于形成贯通孔的通孔重叠。贯通孔可延伸穿过所述堆叠到导电元件1405。导电材料可随后填充所述贯通孔。在一些状况下，填充贯通孔的导电材料可与电极材料相同-例如，填充贯通孔的导电材料与所述堆叠中的目标电极在一些状况下可包括相同导电材料。在一些状况下，填充有导电材料的贯通孔可被称作导电塞(例如塞1421)。在随后形成贯通孔且使其填充有导电材料之后，在图1401的步骤1450处所说明的结构可对应于在图502的步骤530处所说明的结构。
在处理步骤1455处，蚀刻步骤可从贯通孔移除导电材料的一部分以曝露插入于贯通孔与目标电极(例如目标电极1416-a)之间的电介质缓冲器(例如缓冲器1430)。随后，蚀刻步骤(例如各向同性蚀刻步骤)可移除(例如通过化学选择性)电介质缓冲器1430以曝露目标电极(例如目标电极1416-a)。移除曝露目标电极(例如目标电极1416-a)的电介质缓冲器1430可同时曝露目标电极层(例如D1层1415-a)内的第二目标电极(例如目标电极1416-b)。此外，第二目标电极(例如目标电极1416-b)可相对于目标电极(例如目标电极1416-a)位于贯通孔的相对侧上。举例来说，用于在处理步骤1450处形成贯通孔的通孔先前可用于形成目标电极及第二目标电极(例如目标电极1416-a及目标电极1416-b，其可如上文参考图5所描述形成)，且因此形成于处理步骤1450处的贯通孔可插入于目标电极与第二目标电极之间。
在处理步骤1460处，导电材料可填充在处理步骤1455处建立在贯通孔中的空间，借此通过导电塞(例如塞1421-a)将目标电极1416-a(及第二目标电极1416-b)与导电元件1405耦合。在完成处理步骤1460时，导电塞1421-a(例如填充有导电材料的贯通孔)可具有存储器层(例如存储器层1420)处的第一宽度(例如直径1422-a)及电极层(例如D1层1425-a)处的第二宽度(例如直径1423-a)。第二宽度(例如直径1423-a)可大于第一宽度(例如直径1422-a)。
在一些状况下，在完成处理步骤1460时，目标电极(例如存储器阵列的上部层的字线的电极)可通过导电塞(例如塞1421-a)连接到电路组件(例如行解码器120)的节点，使得存储器控制器(例如存储器控制器140)可激活存储器胞元的上部层(例如上部层945-a)的目标电极(例如字线910-a)。
图1402说明在目标电极(例如D2层1425处的目标电极1426-a)与导电元件(例如导电元件1405)之间进行连接的方法。目标电极1426-a可为对于存储器胞元的上部层及下部层两者为共同的位线(或其它类型的存取线)(例如位线915-a)的实例-例如，存储器胞元的上部层可在存储器装置中的存储器胞元的一或多个其它层(包含存储器胞元的下部层)上方。
在处理步骤1451处，贯通孔可穿过堆叠形成。所述贯通孔可通过使用包含在通孔图案(例如如参考图5及6所描述的HM层中的通孔形状)中的通孔而形成，且第二开口(例如参考图13所描述的开口1360-a)可与用于形成贯通孔的通孔重叠。贯通孔可延伸穿过所述堆叠到导电元件1405。导电材料可随后填充所述贯通孔。在一些状况下，填充贯通孔的导电材料可与电极材料相同-例如，填充贯通孔的导电材料与所述堆叠中的目标电极在一些状况下可包括相同导电材料。在一些状况下，填充有导电材料的贯通孔可被称作导电塞(例如塞1421-b)。在随后形成贯通孔且使其填充有导电材料之后，在图1402的步骤1451处所说明的结构可对应于在图602的步骤630处所说明的结构。在一些状况下，处理步骤1450及处理步骤1451可同时进行-即，塞1421及塞1421-b可同时形成。
在处理步骤1465处，蚀刻步骤可从贯通孔移除导电材料的一部分，使得可曝露电介质层(例如D1层1415-a)。随后，保形衬里(例如衬里1435)的层可形成在电介质层(例如D1层1415-a)的经曝露表面处。保形衬里(例如衬里1435)可包括经配置以保护电介质层(例如D1层1415-a)的经曝露表面以防止后续蚀刻步骤移除D1层1415-a的电介质材料的任何材料。在一些状况下，如果与后续蚀刻步骤相关联的选择性可足以保留(基本上保留)D1层1415-a的电介质材料，那么可省略形成保形衬里。
在处理步骤1470处，蚀刻步骤可从贯通孔移除导电材料的额外部分以曝露插入于贯通孔与目标电极(例如目标电极1426-a)之间的另一电介质缓冲器(例如缓冲器1431)。随后，蚀刻步骤(例如各向同性蚀刻步骤)可移除(例如通过化学选择性)电介质缓冲器1431以曝露目标电极(例如目标电极1426-a)。移除曝露目标电极(例如目标电极1426-a)的电介质缓冲器1431可同时曝露目标电极层(例如D2层1425)内的第二目标电极(例如目标电极1426-b)。此外，第二目标电极(例如目标电极1426-b)可相对于目标电极(例如目标电极1426-a)位于贯通孔的相对侧上。举例来说，用于在处理步骤1451处形成贯通孔的通孔先前可用于形成目标电极及第二目标电极(例如目标电极1426-a及目标电极1426-b，其可如上文参考图6所描述形成)，且因此形成于处理步骤1451处的贯通孔可插入于目标电极与第二目标电极之间。
在处理步骤1475处，导电材料可填充在处理步骤1470处建立在贯通孔中的空间，借此通过导电塞(例如塞1421-c)将目标电极1426-a(及第二目标电极1426-b)与导电元件1405耦合。在完成处理步骤1475时，导电塞1421-c(例如填充有导电材料的贯通孔)可具有存储器层(例如存储器层1420)处的(例如直径1422-b或直径1422-c)及电极层(例如D2层1425)处的第二宽度(例如直径1424)。第二宽度(例如直径1424)可大于第一宽度(例如直径1422-b或直径1422-c)。此外，在完成处理步骤1475时，保形衬里1435可插入于导电塞1421-c(例如填充有导电材料的贯通孔)与电介质材料(例如D1层1415-a的第一电介质材料)之间。因此，导电塞1421-c可具有另一电极层(例如D1层1415-a)处的第三宽度(例如直径1423-b)。在一些状况下，第三宽度(例如直径1423-b)可小于第一宽度(例如直径1422-a或直径1422-b)。
在一些状况下，在完成处理步骤1475时，目标电极(例如对于存储器阵列的上部及下部层可为共同的位线的电极)可通过导电塞(例如塞1421-c)连接到电路组件(例如列解码器130)的节点(例如与其耦合)，使得存储器控制器(例如存储器控制器140)可激活存储器胞元的上部及下部层两者的目标电极(例如位线915)。
图1403说明在目标电极(例如另一D1层1415-b处的目标电极1416-c)与导电元件(例如导电元件1405)之间进行连接的方法。目标电极1416-c可为存储器胞元的下部层的字线910(例如字线910-c)的实例-例如，存储器胞元的下部层可在存储器装置中的存储器胞元的一或多个其它层下方。
图1403的处理步骤1450的方面可与图1401的处理步骤1450相同。图1401中所说明的通孔结构可随后用于在D1层1415-a处的目标电极1416-a与导电元件1405之间进行连接，而图1403中所说明的通孔结构可随后用于在D1层1415-b处的目标电极1416-c与导电元件1405之间进行连接。
在处理步骤1480处，蚀刻步骤可从贯通孔移除导电材料的一部分，使得可曝露电介质层(例如D1层1415-a)。曝露的电介质层可与包含图1401中所描绘的电介质缓冲器1430的层相同。随后，保形衬里(例如衬里1435)的层可形成在电介质缓冲器(例如D1层1415-a处的缓冲器1430)的经曝露表面处。保形衬里(例如衬里1435)可包括经配置以保护电介质缓冲器(例如D1层1415-a处的缓冲器1430)的经曝露表面以防止后续蚀刻步骤移除电介质缓冲器(例如D1层1415-a处的缓冲器1430)的任何材料。在一些状况下，如果与后续蚀刻步骤相关联的选择性可足以保留(基本上保留)电介质缓冲器(例如D1层1415-a处的缓冲器1430)，那么可省略形成保形衬里。
在处理步骤1485处，蚀刻步骤可从贯通孔移除导电材料的额外部分以曝露插入于贯通孔与目标电极(例如目标电极1416-c)之间的另一电介质缓冲器(例如D1层1415-b处的缓冲器1432)。随后，蚀刻步骤(例如各向同性蚀刻步骤)可移除(例如通过化学选择性)电介质缓冲器1432以曝露目标电极(例如目标电极1416-c)。移除曝露目标电极(例如目标电极1416-c)的电介质缓冲器1432可同时曝露目标电极层(例如D1层1415-b)内的第二目标电极(例如目标电极1416-d)。
在处理步骤1490处，导电材料可填充在处理步骤1485处建立在贯通孔中的空间，借此通过导电塞(例如塞1421-d)将目标电极1416-c(及第二目标电极1416-d)与导电元件1405耦合。在完成处理步骤1490时，导电塞1421-d(例如填充有导电材料的贯通孔)可具有存储器层(例如存储器层1420)处的第一宽度(例如直径1422-d)及目标电极层(例如D1层1415-b)处的第二宽度(例如直径1423-c)。第二宽度(例如直径1423-c)可大于第一宽度(例如直径1422-d)。此外，在完成处理步骤1490时，保形衬里1435可插入于导电塞1421-d(例如填充有导电材料的贯通孔)与电介质材料(例如D1层1415-a处的电介质缓冲器1430)之间。因此，导电塞1421-d可具有另一电极层(例如D1层1415-a)处的第三宽度(例如直径1423-d)。在一些状况下，第三宽度(例如直径1423-d)可小于第一宽度(例如1422-d)。
在一些状况下，在完成处理步骤1490时，目标电极(例如存储器阵列的下部层的字线的电极)可通过导电塞(例如塞1421-d)连接到电路组件(例如行解码器120)的节点，使得存储器控制器(例如存储器控制器140)可激活存储器胞元的下部层(例如下部层945-b)的目标电极(例如字线910-c)。
在一些状况下，包含3D交叉点存储器阵列的插槽区(例如可使用参考图13及14所描述的制造技术建置的插槽区)的设备可包含：堆叠，其包含电极层及存储器层；导电元件，其与所述堆叠接触；导电塞，其延伸穿过所述堆叠且与所述导电元件耦合，所述导电塞具有存储器层处的第一宽度及电极层处的第二宽度，所述第二宽度大于所述第一宽度；及电极层处的第一电极，所述第一电极与所述导电塞耦合。
在一些状况下，上文所描述的设备可进一步在电极层处包含第二电极，所述第二电极与所述导电塞耦合。在上文所描述的设备的一些实例中，所述第二电极与电极层处的共线电极隔离。在上文所描述的设备的一些实例中，第一电极平行于第二电极。
在一些状况下，上文所描述的设备可进一步在所述堆叠内的第二电极层处包含保形衬里，所述保形衬里插入于导电塞与电介质材料之间。在上文所描述的设备的一些实例中，电介质材料插入于保形衬里与第二电极层处的第三电极之间。
图15展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法1500的流程图。方法1500的操作可通过例如本文中参考图3到8所描述的方法来实施。
在块1505处，多个通孔可穿过堆叠的顶层形成，所述堆叠在第一层处包括第一电介质材料。可根据本文中所描述的方法而执行块1505的操作。在某些实例中，块1505的操作的方面可作为如参考图3到8所描述的一或多个过程的部分来执行。
在块1510处，可在第一电介质材料中形成第一沟道，所述第一沟道与多个通孔对准。可根据本文中所描述的方法而执行块1510的操作。在某些实例中，块1510的操作的方面可作为如参考图3到8所描述的一或多个过程的部分来执行。
在块1515处，第一沟道可填充有电极材料。可根据本文中所描述的方法而执行块1515的操作。在某些实例中，块1515的操作的方面可作为如参考图3到8所描述的一或多个过程的部分来执行。
在块1520处，可在第一沟道内的电极材料中形成第二沟道，第二沟道比第一沟道窄。可根据本文中所描述的方法而执行块1520的操作。在某些实例中，块1520的操作的方面可作为如参考图3到8所描述的一或多个过程的部分来执行。
在块1525处，第二沟道可填充有第一电介质材料。可根据本文中所描述的方法而执行块1525的操作。在某些实例中，块1525的操作的方面可作为如参考图3到8所描述的一或多个过程的部分来执行。
在一些状况下，所述方法1500还可包含在第一沟道内形成保形衬里，所述保形衬里插入于第一电介质材料与电极材料之间。在一些状况下，所述方法1500还可包含穿过堆叠的顶层形成多个第二通孔，其中所述多个第二通孔形成第二排通孔，所述第二排通孔与由多个通孔形成的第一排通孔相交，且其中所述堆叠在第二层处包括第二电介质材料。上文所描述的方法1500的一些实例可进一步包含在第二电介质材料中形成可与多个第二通孔对准的第三沟道。上文所描述的方法1500的一些实例可进一步包含使第三沟道填充有电极材料。上文所描述的方法1500的一些实例可进一步包含在第三沟道内的电极材料中形成可比第三沟道窄的第四沟道。上文所描述的方法1500的一些实例可进一步包含使第四沟道填充有第二电介质材料。
在上文所描述的方法1500的一些实例中，形成第一沟道包括在第一电介质材料中形成多个第一空腔。在上文所描述的方法1500的一些实例中，形成多个第一空腔包括通过多个通孔从第一层移除第一电介质材料的一部分。在上文所描述的方法1500的一些实例中，移除第一电介质材料的部分包括施加可在第一电介质材料与堆叠中的至少一种其它材料之间具有化学选择性的各向同性蚀刻剂。在上文所描述的方法1500的一些实例中，形成第二沟道包括在第一沟道内的电极材料中形成多个第二空腔。
在上文所描述的方法1500的一些实例中，形成多个第二空腔包括通过多个通孔从第一沟道移除电极材料的一部分。在上文所描述的方法1500的一些实例中，移除电极材料的部分包括施加可在电极材料与所述堆叠中的至少一种其它材料之间具有化学选择性的各向同性蚀刻剂。在上文所描述的方法1500的一些实例中，所述堆叠进一步包括第二层及第一层与第二层之间的第三层，所述第二层包括第二电介质材料，所述第三层包括硫族化物材料。在上文所描述的方法的一些实例中，使第二沟道填充有第一电介质材料在第一层处建立电极材料的环路。
图16展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法1600的流程图。方法1600的操作可通过本文中例如参考图3到7、13及14所描述的方法实施。
在块1605处，可形成延伸穿过堆叠到导电元件的贯通孔，所述堆叠包括目标电极。可根据本文中所描述的方法而执行块1605的操作。在某些实例中，块1605的操作的方面可作为如参考图3到7、13及14所描述的一或多个过程的部分来执行。
在块1610处，所述贯通孔可填充有导电材料。可根据本文中所描述的方法而执行块1610的操作。在某些实例中，块1610的操作的方面可作为如参考图3到7、13及14所描述的一或多个过程的部分来执行。
在块1615处，来自贯通孔的导电材料的一部分可经移除以曝露插入于贯通孔与目标电极之间的电介质缓冲器。可根据本文中所描述的方法而执行块1615的操作。在某些实例中，块1615的操作的方面可作为如参考图3到7、13及14所描述的一或多个过程的部分来执行。
在块1620处，电介质缓冲器可经移除以曝露目标电极。可根据本文中所描述的方法而执行块1620的操作。在某些实例中，块1620的操作的方面可作为如参考图3到7、13及14所描述的一或多个过程的部分来执行。
在块1625处，贯通孔可填充有导电材料以将目标电极与导电元件耦合。可根据本文中所描述的方法而执行块1625的操作。在某些实例中，块1625的操作的方面可作为如参考图3到7、13及14所描述的一或多个过程的部分来执行。
在一些状况下，所述方法1600还可包含在堆叠内的不同电极层处形成保形衬里。在一些状况下，所述方法1600还可包含在目标电极中形成间隙。
在上文所描述的方法1600的一些实例中，移除电介质缓冲器以曝露目标电极同时曝露了包含目标电极的目标电极层内的第二目标电极，所述第二目标电极相对于目标电极在贯通孔的相对侧上。在上文所描述的方法1600的一些实例中，使贯通孔填充有导电材料以将目标电极与导电元件耦合进一步包括将目标电极与第二目标电极耦合。在上文所描述的方法1600的一些实例中，在目标电极中形成间隙包括穿过目标电极进行各向异性蚀刻。在上文所描述的方法1600的一些实例中，在目标电极中形成间隙包括形成延伸穿过所述堆叠到包含目标电极的至少一目标层的第二贯通孔及通过第二贯通孔各向同性地移除目标电极的一部分。
图17展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法1700的流程图。方法1700的操作可通过例如本文中参考图3到7及9所描述的方法实施。
在块1705处，可形成在存储器层处包括存储器材料的堆叠。可根据本文中所描述的方法而执行块1705的操作。在某些实例中，块1705的操作的方面可作为如参考图3到7及9所描述的一或多个过程的部分来执行。
在块1710处，多个贯通孔可穿过堆叠形成。可根据本文中所描述的方法而执行块1710的操作。在某些实例中，块1710的操作的方面可作为如参考图3到7及9所描述的一或多个过程的部分来执行。
在块1715处，通过多个电介质塞穿孔的存储器材料薄片可通过使多个贯通孔填充有电介质材料而形成。可根据本文中所描述的方法而执行块1715的操作。在某些实例中，块1715的操作的方面可作为如参考图3到7及9所描述的一或多个过程的部分来执行。
在一些状况下，所述方法1700还可包含穿过所述堆叠形成多个第二贯通孔及使多个第二贯通孔填充有第二电介质材料以在存储器材料薄片中形成额外电介质塞。在一些状况下，所述方法1700还可包含：在所述堆叠的第一层处的电介质材料中形成第一沟道，所述第一沟道与多个贯通孔对准；在第一沟道内的电极材料中形成可比第一沟道窄的第二沟道；及使第二沟道填充有电介质材料。在一些状况下，所述方法1700还可包含：穿过所述堆叠形成多个第二贯通孔，其中所述多个第二贯通孔在与第一方向相交的第二方向形成对应于通过多个贯通孔形成的第一排贯通孔的第二排贯通孔，且其中所述堆叠在第二层处包括第二电介质材料；在第二电介质材料中形成第三沟道，所述第三沟道与多个第二贯通孔对准；使第三沟道填充有电极材料；在第三沟道内的电极材料中形成可比第三沟道窄的第四沟道；及使第四沟道填充有第二电介质材料。
在上文所描述的方法1700的一些实例中，多个贯通孔可安置成具有第一方向的第一线性配置。在上文所描述的方法1700的一些实例中，多个第二贯通孔可安置成具有与所述第一方向相交的第二方向的第二线性配置。在上文所描述的方法1700的一些实例中，所述第二方向可正交于所述第一方向。在上文所描述的方法1700的一些实例中，存储器材料薄片包括若干排电介质塞。在上文所描述的方法1700的一些实例中，一电介质塞对于所述若干排电介质塞可为共同的。
在上文所描述的方法1700的一些实例中，形成第一沟道包括在电介质材料中形成多个第一空腔，其中多个第一空腔中的相邻第一空腔合并以形成第一沟道。在上文所描述的方法1700的一些实例中，形成多个第一空腔包括通过多个贯通孔从第一层移除电介质材料的一部分。在上文所描述的方法1700的一些实例中，存储器材料包括硫族化物材料。
图18展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法1800的流程图。方法1800的操作可通过例如本文中参考图3到7及10所描述的方法实施。
在块1805处，多个第一通孔可穿过堆叠的顶层形成，所述堆叠在存储器层处包括存储器材料，每一多个第一通孔在第一方向上线性地安置。可根据本文中所描述的方法而执行块1805的操作。在某些实例中，块1805的操作的方面可作为如参考图3到7及10所描述的一或多个过程的部分来执行。
在块1810处，多个第二通孔可穿过堆叠的顶层形成，每一多个第二通孔在不同于所述第一方向的第二方向上线性地安置。可根据本文中所描述的方法而执行块1810的操作。在某些实例中，块1810的操作的方面可作为如参考图3到7及10所描述的一或多个过程的部分来执行。
在块1815处，多个第一沟道可形成于存储器材料中，每一第一沟道与多个第一通孔对准。可根据本文中所描述的方法而执行块1815的操作。在某些实例中，块1815的操作的方面可作为如参考图3到7及10所描述的一或多个过程的部分来执行。
在块1820处，多个第二沟道可形成于存储器材料中，每一第二沟道与多个第一沟道相交。可根据本文中所描述的方法而执行块1820的操作。在某些实例中，块1820的操作的方面可作为如参考图3到7及10所描述的一或多个过程的部分来执行。
在块1825处，多个第一沟道及多个第二沟道可填充有电介质材料。可根据本文中所描述的方法而执行块1825的操作。在某些实例中，块1825的操作的方面可作为如参考图3到7及10所描述的一或多个过程的部分来执行。
在上文所描述的方法1800的一些实例中，形成多个第二沟道而在存储器层处形成多个存储器材料元件，每一存储器材料元件与至少四个电极耦合。在上文所描述的方法1800的一些实例中，形成多个第一沟道包括在存储器材料中形成多个第一空腔，每一第一空腔对应于第一通孔，其中对应于多个第一通孔的相邻第一空腔形成第一沟道。
图19展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法1900的流程图。方法1900的操作可通过例如本文中参考图3到7及11所描述的方法实施。
在块1905处，多个第一通孔可穿过堆叠的顶层形成，所述堆叠在占位层处包括占位材料。可根据本文中所描述的方法而执行块1905的操作。在某些实例中，块1905的操作的方面可作为如参考图3到7及11所描述的一或多个过程的部分来执行。
在块1910处，第一沟道可形成于占位材料中，所述第一沟道与多个第一通孔对准。可根据本文中所描述的方法而执行块1910的操作。在某些实例中，块1910的操作的方面可作为如参考图3到7及11所描述的一或多个过程的部分来执行。
在块1915处，第一沟道可填充有存储器材料。可根据本文中所描述的方法而执行块1915的操作。在某些实例中，块1915的操作的方面可作为如参考图3到7及11所描述的一或多个过程的部分来执行。
在块1920处，可在第一沟道内的存储器材料中形成第二沟道，第二沟道比第一沟道窄。可根据本文中所描述的方法而执行块1920的操作。在某些实例中，块1920的操作的方面可作为如参考图3到7及11所描述的一或多个过程的部分来执行。
在块1925处，第二沟道可填充有电介质材料。可根据本文中所描述的方法而执行块1925的操作。在某些实例中，块1925的操作的方面可作为如参考图3到7及11所描述的一或多个过程的部分来执行。
在一些状况下，所述方法1900还可包含在占位层处形成第三沟道，其中所述第三沟道与第一沟道在不同方向上延伸且将第一沟道内的存储器材料分隔成多个存储器材料元件。
在上文所描述的方法1900的一些实例中，形成第一沟道包括在占位材料中形成多个第一空腔，其中相邻第一空腔合并以形成第一沟道。在上文所描述的方法1900的一些实例中，形成多个第一空腔包括通过多个第一通孔从占位层移除占位材料的一部分。在上文所描述的方法1900的一些实例中，形成第二沟道包括通过多个第一通孔从第一沟道移除存储器材料的一部分。在上文所描述的方法1900的一些实例中，使第二沟道填充有电介质材料而建立环绕第二沟道中的电介质材料的存储器材料带。
在上文所描述的方法1900的一些实例中，形成第三沟道包括穿过堆叠的顶层形成多个第二通孔，其中多个第二通孔形成与通过多个第一通孔形成的第一排通孔相交的第二排通孔。在上文所描述的方法1900的一些实例中，多个存储器材料元件中的每一存储器材料元件可与至少三个电极耦合。在上文所描述的方法1900的一些实例中，存储器材料包括硫族化物材料。
图20展示说明用于根据本发明的实施例的交叉点存储器阵列及相关制造技术的方法2000的流程图。方法2000的操作可通过例如本文中参考图3到7及12所描述的方法实施。
在块2005处，通孔可穿过包括占位层的堆叠的顶层形成。可根据本文中所描述的方法而执行块2005的操作。在某些实例中，块2005的操作的方面可作为如参考图3到7及12所描述的一或多个过程的部分来执行。
在块2010处，占位层内的空腔可穿过通孔形成。可根据本文中所描述的方法而执行块2010的操作。在某些实例中，块2010的操作的方面可作为如参考图3到7及12所描述的一或多个过程的部分来执行。
在块2015处，所述空腔可填充有存储器材料。可根据本文中所描述的方法而执行块2015的操作。在某些实例中，块2015的操作的方面可作为如参考图3到7及12所描述的一或多个过程的部分来执行。
在块2020处，可在存储器材料中形成第一沟道，第一沟道沿着第一轴线将存储器材料分隔成占位层处的离散元件。可根据本文中所描述的方法而执行块2020的操作。在某些实例中，块2020的操作的方面可作为如参考图3到7及12所描述的一或多个过程的部分来执行。
在一些状况下，所述方法2000还可包含在形成第一沟道之前通过通孔移除存储器材料的一部分，以在占位层处形成存储器材料环，存储器材料环环绕通孔的纵轴(例如相对于衬底的正交方向)。在一些状况下，所述方法2000还可包含在存储器材料中形成第二沟道，所述第二沟道沿着不同于第一轴线的第二轴线将存储器材料分隔成占位层处的额外离散元件。
在上文所描述的方法2000的一些实例中，形成第一沟道包括通过包含通孔的多个通孔从占位层移除存储器材料的一部分。在上文所描述的方法2000的一些实例中，形成第二沟道建立四个存储器材料元件，每一存储器材料元件具有弯曲表面。在上文所描述的方法2000的一些实例中，存储器材料包括硫族化物材料。
应注意，上文所描述的方法描述可能的实施，且操作及步骤可经重新布置或以其它方式修改，且其它实施是可能的。此外，可组合所述方法中的两者或多于两者的实施例。
可使用各种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及芯片。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。
术语“电子通信”及“耦合”指代组件之间的支持组件之间的电子流动的关系。此可包含组件之间的直接连接，或可包含中间组件。处于电子通信中或彼此耦合的组件可主动地交换电子或信号(例如，在供能电路中)，可能不会主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路予以供能时交换电子或信号。作为实例，经由开关(例如晶体管)以物理方式连接的两个组件进行电子通信或可不管开关的状态(即，断开或接通)而耦合。
如本文中所使用，术语“基本上”意味着经修饰的特性(例如通过术语基本上修饰的动词或形容词)不必是绝对值但足够接近以便实现特性的优点。
如本文中所使用，术语“电极”可指电导体，且在一些状况下可被用作到存储器胞元或存储器阵列的其它组件的电接点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、电线、导线、导电层等等。
硫族化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。硫族化物材料可包含S、Se、Te、Ge、As、Al、Si、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料及合金可包含(但不限于)：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，加连字符化学组合物标记指示包含于特定化合物或合金中的元素且希望表示涉及所指示元素的所有化学计量。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两种或多于两种金属(例如，过渡金属、碱土金属及/或稀土金属)的混合价氧化物。实施例不限于与存储器胞元的存储器组件相关联的特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器组件且可包含硫族化物材料、巨大磁阻式材料或基于聚合物的材料等等。
术语“隔离”指组件(电子当前无法在其间流动)之间的关系；组件在其间存在断路的情况下彼此隔离。举例来说，当开关断开时，通过开关以物理方式连接的两个组件可彼此隔离。
可在例如硅、锗、硅-锗合金、砷化镓、氮化镓等的半导体衬底上形成本文中所论述的包含存储器装置100的装置。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘层上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的磊晶层。可经由使用包含(但不限于)磷、硼或砷的各种化学物质掺杂而控制衬底或衬底的子区的导电性。可通过离子植入或通过任何其它掺杂方式在衬底的初始形成或生长期间执行掺杂。
本文中所论述的一或多个晶体管可表示场效晶体管(FET)，且包括包含源极、漏极与栅极的三终端装置。所述终端可经由导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的，且可包括大程度掺杂(例如，变质)的半导体区。源极与漏极可通过轻微掺杂的半导体区或沟道分隔。如果沟道为n型(即，多数载子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载子为空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“取消激活”。
本文中结合附图陈述的描述描述了实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“充当实例、例子或说明”，且并不意味着“优选”或“优于其它实例”。详细描述包含出于提供对所描述技术的理解的目的的具体细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后加上破折号及在类似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
可使用各种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及芯片。
结合本发明所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规的处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此配置)。
本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或程序代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施在本发明及随附权利要求书的范围内。举例来说，归因于软件的本质，上文所描述的功能可使用由处理器、硬件、固件、硬接线或这些中的任一者的组合执行的软件实施。实施功能的特征还可在物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。而且，如本文中所使用(包含在权利要求书中)，“或”在用于项目列表(例如，以例如“中的至少一者”或“中的一或多者”的词组作为结尾的项目列表)中时指示包含性清单，使得(例如)A、B或C中的至少一者的清单意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，词组“基于”不应被认作对封闭条件集合的参考。举例来说，在不脱离本发明的范围的情况下，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话来说，如本文中所使用，应以与词组“至少部分地基于”相同的方式来解释词组“基于”。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一处传送到另一处的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧凑光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置、或可用以载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机、或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接被恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)而从网站、服务器或其它远程源传输软件，那么将同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。以上各者的组合还包含于计算机可读媒体的范围内。
提供本文中的描述以使得所属领域的技术人员能够制造或使用本发明。对本发明的各种修改对于所属领域的技术人员而言将为显而易见的，且可在不脱离本发明的范围的情况下将本文中定义的一般原理应用于其它变体。因此，本发明并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广范围。

Claims (51)

1.一种方法，其包括：
形成穿过包括占位层的堆叠的顶层的通孔；
通过所述通孔在所述占位层内形成空腔；
使所述空腔填充有存储器材料；及
在所述存储器材料中形成第一沟道，所述第一沟道沿着第一轴线将所述存储器材料分隔成所述占位层处的离散元件。
2.根据权利要求1所述的方法，其进一步包括：
在形成所述第一沟道之前通过所述通孔移除所述存储器材料的一部分，以在所述占位层处形成存储器材料环，所述存储器材料环环绕所述通孔的纵轴。
3.根据权利要求1所述的方法，其中形成所述第一沟道包括：
通过包含所述通孔的多个通孔从所述占位层移除所述存储器材料的一部分。
4.根据权利要求1所述的方法，其进一步包括：
在所述存储器材料中形成第二沟道，所述第二沟道沿着不同于所述第一轴线的第二轴线将所述存储器材料分隔成所述占位层处的额外离散元件。
5.根据权利要求4所述的方法，其中形成所述第二沟道而建立四个存储器材料元件，每一存储器材料元件具有弯曲表面。
6.根据权利要求1所述的方法，其中所述存储器材料包括硫族化物材料。
7.一种方法，其包括：
形成穿过堆叠的顶层的多个第一通孔，所述堆叠在占位层处包括占位材料；
在所述占位材料中形成第一沟道，所述第一沟道与所述多个第一通孔对准；
使所述第一沟道填充有存储器材料；
在所述第一沟道内的所述存储器材料中形成比所述第一沟道窄的第二沟道；及
使所述第二沟道填充有电介质材料。
8.根据权利要求7所述的方法，其中形成所述第一沟道包括：
在所述占位材料中形成多个第一空腔，其中相邻第一空腔合并以形成所述第一沟道。
9.根据权利要求8所述的方法，其中形成所述多个第一空腔包括：
通过所述多个第一通孔从所述占位层移除所述占位材料的一部分。
10.根据权利要求7所述的方法，其中形成所述第二沟道包括：
通过所述多个第一通孔从所述第一沟道移除所述存储器材料的一部分。
11.根据权利要求7所述的方法，其中使所述第二沟道填充有所述电介质材料而建立存储器材料带，所述存储器材料带环绕所述第二沟道中的所述电介质材料。
12.根据权利要求7所述的方法，其进一步包括：
在所述占位层处形成第三沟道，其中所述第三沟道与所述第一沟道在不同方向上延伸，且将所述第一沟道内的所述存储器材料分隔成多个存储器材料元件。
13.根据权利要求12所述的方法，其中形成所述第三沟道包括：
形成穿过所述堆叠的所述顶层的多个第二通孔，其中所述多个第二通孔形成与通过所述多个第一通孔形成的第一排通孔相交的第二排通孔。
14.根据权利要求12所述的方法，其中所述多个存储器材料元件中的每一存储器材料元件与至少三个电极耦合。
15.根据权利要求7所述的方法，其中所述存储器材料包括硫族化物材料。
16.一种方法，其包括：
形成穿过堆叠的顶层的多个第一通孔，所述堆叠在存储器层处包括存储器材料，每一多个第一通孔在第一方向上线性地安置；
形成穿过所述堆叠的所述顶层的多个第二通孔，每一多个第二通孔在不同于所述第一方向的第二方向上线性地安置；
在所述存储器材料中形成多个第一沟道，每一第一沟道与多个第一通孔对准；
在所述存储器材料中形成多个第二沟道，每一第二沟道与所述多个第一沟道相交；及
使所述多个第一沟道及所述多个第二沟道填充有电介质材料。
17.根据权利要求16所述的方法，其中形成所述多个第二沟道而在所述存储器层处形成多个存储器材料元件，每一存储器材料元件与至少四个电极耦合。
18.根据权利要求16所述的方法，其中形成所述多个第一沟道包括：
在所述存储器材料中形成多个第一空腔，每一第一空腔对应于第一通孔，其中对应于多个第一通孔的相邻第一空腔形成第一沟道。
19.一种方法，其包括：
形成在存储器层处包括存储器材料的堆叠；
形成穿过所述堆叠的多个贯通孔；及
通过使所述多个贯通孔填充有电介质材料而形成通过多个电介质塞穿孔的所述存储器材料的薄片。
20.根据权利要求19所述的方法，其进一步包括：
形成穿过所述堆叠的多个第二贯通孔；及
使所述多个第二贯通孔填充有第二电介质材料以在所述存储器材料薄片中形成额外电介质塞。
21.根据权利要求20所述的方法，其中：
所述多个贯通孔安置成具有第一方向的第一线性配置；且
所述多个第二贯通孔安置成具有与所述第一方向相交的第二方向的第二线性配置。
22.根据权利要求21所述的方法，其中所述第二方向正交于所述第一方向。
23.根据权利要求20所述的方法，其中所述存储器材料的所述薄片包括若干排电介质塞。
24.根据权利要求23所述的方法，其中一电介质塞对于所述若干排电介质塞为共同的。
25.根据权利要求19所述的方法，其进一步包括：
在所述堆叠的第一层处的所述电介质材料中形成第一沟道，所述第一沟道与所述多个贯通孔对准；
使所述第一沟道填充有电极材料；
在所述第一沟道内的所述电极材料中形成比所述第一沟道窄的第二沟道；及
使所述第二沟道填充有所述电介质材料。
26.根据权利要求25所述的方法，其中形成所述第一沟道包括：
在所述电介质材料中形成多个第一空腔，其中所述多个第一空腔中的相邻第一空腔合并以形成所述第一沟道。
27.根据权利要求26所述的方法，其中形成所述多个第一空腔包括：
通过所述多个贯通孔从所述第一层移除所述电介质材料的一部分。
28.根据权利要求25所述的方法，其进一步包括：
形成穿过所述堆叠的多个第二贯通孔，其中所述多个第二贯通孔在与第一方向相交的第二方向上形成对应于通过所述多个贯通孔形成的第一排贯通孔的第二排贯通孔，且其中所述堆叠在第二层处包括第二电介质材料；
在所述第二电介质材料中形成第三沟道，所述第三沟道与所述多个第二贯通孔对准；
使所述第三沟道填充有所述电极材料；
在所述第三沟道内的所述电极材料中形成比所述第三沟道窄的第四沟道；及
使所述第四沟道填充有所述第二电介质材料。
29.根据权利要求19所述的方法，其中所述存储器材料包括硫族化物材料。
30.一种设备，其包括：
堆叠，其包括第一电极层、第二电极层及所述第一电极层与所述第二电极层之间的存储器层；
多个第一电极，其在所述第一电极层中；
多个第二电极，其在所述第二电极层中；及
多个存储器材料元件，其在所述存储器层处，每一存储器材料元件与所述多个第一电极中的至少一个第一电极及所述多个第二电极中的至少两个第二电极耦合。
31.根据权利要求30所述的设备，其中每一存储器材料元件与两个第一电极及一个第二电极耦合。
32.根据权利要求30所述的设备，其中每一存储器材料元件与两个第一电极及两个第二电极耦合。
33.根据权利要求30所述的设备，其中每一存储器材料元件通过保形衬里与所述至少一个第一电极耦合，所述保形衬里与所述至少一个第一电极的三个表面接触。
34.根据权利要求30所述的设备，其中所述多个第一电极内的第一电极之间的分隔距离并非均一的。
35.根据权利要求30所述的设备，其中所述多个第一电极的子集具有共同纵向轴线。
36.根据权利要求30所述的设备，其中第一电极具有小于最小特征大小的至少一个尺寸。
37.根据权利要求30所述的设备，其中每一存储器材料元件包括硫族化物材料。
38.一种设备，其包括：
堆叠，其包括第一电极层、第二电极层及所述第一电极层与所述第二电极层之间的存储器层；
多个第一电极，其在所述第一电极层中；
多个第二电极，其在所述第二电极层中；及
存储器材料元件，其在所述存储器层处，所述存储器材料元件经配置以包括多个存储器胞元。
39.根据权利要求38所述的设备，其中所述存储器材料元件经配置以包括两个存储器胞元。
40.根据权利要求38所述的设备，其中所述存储器材料元件经配置以包括四个存储器胞元。
41.根据权利要求38所述的设备，其中所述存储器材料元件包括由多个电介质塞穿孔的存储器材料薄片。
42.根据权利要求41所述的设备，其中所述多个电介质塞包括：
第一排电介质塞，其在第一方向上；及
第二排电介质塞，其在不同于所述第一方向的第二方向上。
43.根据权利要求42所述的设备，其中一电介质塞对于所述第一排电介质塞及所述第二排电介质塞为共同的。
44.根据权利要求38所述的设备，其中所述存储器材料元件包括硫族化物材料。
45.一种设备，其包括：
堆叠，其包括第一层、存储器层及第二层，所述存储器层在所述第一层与所述第二层之间；
多个第一电极，其在所述第一层中；
多个第二电极，其在所述第二层中；及
多个存储器材料元件，其在所述存储器层中，每一存储器材料元件具有弯曲表面。
46.根据权利要求45所述的设备，其中每一存储器材料元件具有平坦化表面。
47.根据权利要求45所述的设备，其中每一存储器材料元件与一个第一电极及一个第二电极耦合。
48.根据权利要求47所述的设备，其中存储器材料元件通过保形衬里与所述一个第一电极及所述一个第二电极耦合。
49.根据权利要求45所述的设备，其中每一存储器材料元件经配置以包括单个存储器胞元。
50.根据权利要求45所述的设备，其中每一存储器材料元件包括硫族化物材料。
51.根据权利要求45所述的设备，其中：
所述多个第一电极中的每一第一电极平行于所述多个第一电极中的每一其它第一电极；且
所述多个第二电极中的每一第二电极平行于所述多个第二电极中的每一其它第二电极。
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