KR20230174475A - 3차원 강유전체 메모리 장치 - Google Patents

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KR20230174475A
KR20230174475A KR1020220075431A KR20220075431A KR20230174475A KR 20230174475 A KR20230174475 A KR 20230174475A KR 1020220075431 A KR1020220075431 A KR 1020220075431A KR 20220075431 A KR20220075431 A KR 20220075431A KR 20230174475 A KR20230174475 A KR 20230174475A
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이봉용
김용석
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삼성전자주식회사
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Abstract

3차원 강유전체 메모리 장치는 커패시터 구조물, 액세스 트랜지스터, 도전성 패드, 콘택 플러그 및 비트 라인을 포함할 수 있다. 상기 커패시터 구조물은 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 커패시터 전극; 상기 제2 커패시터 전극의 측벽을 둘러싸는 강유전체 패턴; 및 상기 강유전체 패턴의 외측벽을 둘러싸면서 이에 접촉하며, 상기 수직 방향으로 서로 이격된 제1 커패시터 전극들을 포함할 수 있다. 상기 액세스 트랜지스터는 상기 제2 커패시터 전극 상에 형성된 채널막; 상기 채널막의 외측벽을 둘러싸는 게이트 절연막; 및 상기 게이트 절연막의 외측벽을 둘러싸는 게이트 전극을 포함할 수 있다. 상기 도전성 패드는 상기 채널막 상에 형성될 수 있다. 상기 콘택 플러그는 상기 도전성 패드 상에 형성될 수 있다. 상기 비트 라인은 상기 콘택 플러그 상에 형성될 수 있다.

Description

3차원 강유전체 메모리 장치{3D FERROELECTRIC MEMORY DEVICES}
본 발명은 3차원 강유전체 메모리 장치에 관한 것이다.
디램 장치에 비해서 구조가 간단하지만 플래시 메모리 장치와 같이 불휘발성 특징을 갖는 메모리 장치로서 강유전체 메모리(Ferroelectric Random Access Memory: FeRAM) 장치 혹은 강유전체 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor: FeFET)가 사용되고 있다. 최근에는 고집적도를 구현하기 위하여, 3차원 FeRAM 혹은 3차원 FeFET이 개발되고 있으나, 이를 용이하게 제조하는 방법이 요구된다.
본 발명의 과제는 개선된 전기적 특성을 갖는 3차원 강유전체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는 커패시터 구조물, 액세스 트랜지스터, 도전성 패드, 콘택 플러그 및 비트 라인을 포함할 수 있다. 상기 커패시터 구조물은 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 커패시터 전극; 상기 제2 커패시터 전극의 측벽을 둘러싸는 강유전체 패턴; 및 상기 강유전체 패턴의 외측벽을 둘러싸면서 이에 접촉하며, 상기 수직 방향으로 서로 이격된 제1 커패시터 전극들을 포함할 수 있다. 상기 액세스 트랜지스터는 상기 제2 커패시터 전극 상에 형성된 채널막; 상기 채널막의 외측벽을 둘러싸는 게이트 절연막; 및 상기 게이트 절연막의 외측벽을 둘러싸는 게이트 전극을 포함할 수 있다. 상기 도전성 패드는 상기 채널막 상에 형성될 수 있다. 상기 콘택 플러그는 상기 도전성 패드 상에 형성될 수 있다. 상기 비트 라인은 상기 콘택 플러그 상에 형성될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는 커패시터 구조물, 액세스 트랜지스터, 도전성 패드 및 비트 라인을 포함할 수 있다. 상기 커패시터 구조물은 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 배치된 제1 커패시터 전극들; 상기 각 제1 커패시터 전극들의 상면, 하면 및 일 측벽을 커버하는 강유전체 패턴; 및 상기 제1 커패시터 전극들을 관통하여 상기 수직 방향으로 연장된 제2 커패시터 전극을 포함할 수 있다. 상기 액세스 트랜지스터는 상기 제2 커패시터 전극 상에 형성된 채널; 상기 채널의 외측벽을 둘러싸는 게이트 절연막; 및 상기 게이트 절연막의 외측벽을 둘러싸는 게이트 전극을 포함할 수 있다. 상기 도전성 패드는 상기 채널 상에 형성될 수 있다. 상기 비트 라인은 상기 도전성 패드에 전기적으로 연결될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 커패시터 전극들; 상기 수직 방향으로 연장되어 상기 제1 커패시터 전극들을 관통하는 제2 커패시터 전극; 상기 제2 커패시터 전극의 측벽에 형성되어, 상기 수직 방향으로 배치된 상기 제1 커패시터 전극들의 측벽에 접촉하는 강유전체 패턴; 상기 제1 커패시터 전극들 중 최상층 제1 커패시터 전극 상에 형성된 게이트 전극; 상기 게이트 전극을 관통하여 상기 제2 커패시터 전극의 상면에 접촉하며, 컵 형상을 갖는 채널막; 상기 채널막에 의해 측벽 및 저면이 커버된 매립막; 상기 채널막 및 상기 매립막의 상면에 접촉하는 도전성 패드; 상기 채널막의 외측벽 및 상기 도전성 패드의 측벽을 둘러싸며, 상기 게이트 전극의 측벽에 접촉하는 게이트 절연막; 상기 도전성 패드 상에 형성된 콘택 플러그; 및 상기 콘택 플러그 상에 형성된 비트 라인을 포함할 수 있다.
예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는 향상된 집적도를 가질 수 있으며, 비트 라인 및 액세스 트랜지스터 사이의 전기적 연결 관계가 양호할 수 있다.
도 1 및 2는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 16은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 17은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도로서, 도 2에 대응하는 도면이다.
도 18 및 19는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 20 내지 도 25는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 26은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도로서, 도 19에 대응하는 도면이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 방향을 제1 방향(D1)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도 1 및 2는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 1 및 2를 참조하면, 상기 3차원 강유전체 메모리 장치는 기판(100) 상에 형성된 제1 커패시터 구조물, 제1 액세스 트랜지스터, 제1 매립막(190), 제1 도전성 패드(200), 콘택 플러그(280) 및 비트 라인(300)을 포함할 수 있다.
또한, 상기 3차원 강유전체 메모리 장치는 제1 및 제2 절연 패턴들(135, 260), 제1 내지 제4 층간 절연막들(110, 210, 270, 290) 및 식각 저지막(120)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
제1 층간 절연막(110) 및 식각 저지막(120)은 기판(100) 상에 순차적으로 적층될 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 식각 저지막(120)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도시하지는 않았으나, 기판(100) 상에는 각종 회로 소자들, 예를 들어, 트랜지스터, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다.
상기 제1 커패시터 구조물은 제2 및 제3 전극들(182, 250), 및 이들 사이에 형성된 제1 강유전체 패턴(240)을 포함할 수 있다. 이때, 제2 및 제3 전극들(182, 250)은 각각 제2 및 제1 커패시터 전극들(182, 250)로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 제1 커패시터 전극(250)은 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제3 방향(D3)으로 배치된 제1 커패시터 전극들(250)은 제1 커패시터 전극 그룹을 형성할 수 있으며, 상기 제1 커패시터 전극 그룹은 제2 절연 패턴(260)에 의해 제1 방향(D1)으로 서로 이격되도록 복수 개로 형성될 수 있다. 제1 커패시터 전극(250)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제2 절연 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 강유전체 패턴(240)은 각 제1 커패시터 전극(250)의 상면, 하면, 및 제2 커패시터 전극(182)에 대향하는 일 측벽을 커버할 수 있다. 제1 강유전체 패턴(240)은 예를 들어, 하프늄 산화물(HfO)에 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 가돌리늄(Gd), 란타넘(La), 스칸듐(Sc), 스트론튬(Sr) 등이 도핑된 물질을 포함할 수 있다.
제3 방향(D3)으로 배치된 제1 커패시터 전극들(250) 사이에는 제1 절연 패턴(135)이 형성될 수 있으며, 제1 절연 패턴(135)은 제1 커패시터 전극들(250)의 상하면을 커버하는 제1 강유전체 패턴들(240)과 접촉할 수 있다. 제1 절연 패턴(135)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 커패시터 전극(182)은 제3 방향(D3)으로 연장되어 제1 커패시터 전극들(250)을 관통할 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 복수의 제2 커패시터 전극들(182)이 상기 제1 커패시터 전극 그룹을 관통하면서 제2 방향(D2)으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제2 커패시터 전극(182)은 컵 형상을 가질 수 있으며, 그 저면은 식각 저지막(120)의 상면에 접촉할 수 있다. 또한, 제2 커패시터 전극(182)의 외측벽의 일부는 제1 강유전체 패턴(240)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 커패시터 전극(182)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제1 매립막(190)은 제3 방향(D3)으로 연장되는 필라(pillar) 형상을 가질 수 있으며, 컵 형상의 제2 커패시터 전극(182)에 의해 저면 및 측벽의 일부가 커버될 수 있다. 제1 매립막(190)은 예를 들어, 실리콘 산화물과 같은 산화물, 예를 들어, 실리콘 질화물과 같은 절연성 질화물 등을 포함할 수 있다.
상기 제1 액세스 트랜지스터는 제1 전극(155), 제1 전극(155)을 관통하는 제1 채널(184), 및 제1 채널(184)의 외측벽, 및 제1 채널(184)에 대향하는 제1 전극(155)의 일 측벽에 형성된 제1 게이트 절연 패턴(175)을 포함할 수 있다. 이때, 제1 전극(155)은 게이트 전극(155)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 게이트 전극(155)은 상기 제1 커패시터 구조물 상에서 제2 방향(D2)으로 연장될 수 있으며, 제2 절연 패턴(260)에 의해 제1 방향(D1)으로 서로 이격되도록 복수 개로 형성될 수 있다. 각 게이트 전극들(155)은 상기 3차원 강유전체 메모리 장치에서 워드 라인 역할을 수행할 수 있다. 게이트 전극(155)은 예를 들어, n형 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 채널(184)은 링 형상을 가질 수 있으며, 컵 형상의 제2 커패시터 전극(182)의 상면에 접촉할 수 있다. 또한, 제1 채널(184)의 내측벽은 제1 매립막(190)의 측벽 일부에 접촉할 수 있다.
일 실시예에 있어서, 제1 채널(184)의 저면은 게이트 전극(155)의 저면과 실질적으로 동일한 높이에 형성될 수 있다. 다른 실시예에 있어서, 제1 채널(184)의 저면은 게이트 전극(155)의 저면보다 높거나 낮은 높이에 형성될 수도 있다. 도면 상에서는, 제1 채널(184)의 저면이 게이트 전극(155)의 저면보다 다소 높은 높이에 형성된 것이 도시되어 있다.
또한 일 실시예에 있어서, 제1 채널(184)의 상면은 게이트 전극(155)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 다른 실시예에 있어서, 제1 채널(184)의 상면은 게이트 전극(155)의 상면보다 높거나 낮은 높이에 형성될 수도 있다. 도면 상에서는, 제1 채널(184)의 상면이 게이트 전극(155)의 상면보다 다소 낮은 높이에 형성된 것이 도시되어 있다.
일 실시예에 있어서, 제1 채널(184)의 상면은 제1 매립막(190)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 다른 실시예에 있어서, 제1 채널(184)의 상면은 제1 매립막(190)의 상면보다 높거나 낮은 높이에 형성될 수도 있다. 도면 상에서는, 제1 채널(184)의 상면이 제1 매립막(190)의 상면보다 낮은 높이에 형성된 것이 도시되어 있다.
예시적인 실시예들에 있어서, 제1 채널(184)은 불순물이 도핑되지 않거나 혹은 p형 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있다.
제1 게이트 절연 패턴(175)은 제1 채널(184)의 외측벽뿐만 아니라, 제2 커패시터 전극(182)의 외측벽의 일부에도 접촉할 수 있다. 즉, 제3 방향(D3)으로 서로 이격되도록 배치된 제1 강유전체 패턴들(240)의 사이에 대응하는 제2 커패시터 전극(182)의 외측벽 부분은 제1 게이트 절연 패턴(175)과 접촉할 수 있다. 제1 게이트 절연 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 도전성 패드(200)는 제1 채널(184) 및 제1 매립막(190)의 상면에 접촉할 수 있으며, 그 측벽은 제1 게이트 절연 패턴(175)에 의해 커버될 수 있다. 제1 도전성 패드(200)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 제1 액세스 트랜지스터에 포함된 제1 채널(184)의 상하부에 각각 형성된 제1 도전성 패드(200) 및 제2 커패시터 전극(182)은 상기 제1 액세스 트랜지스터의 소스/드레인 역할을 각각 수행할 수 있다.
제2 내지 제4 층간 절연막들(210, 270, 290)은 최상층 제1 절연 패턴(135), 제1 도전성 패드(200) 및 제1 게이트 절연 패턴(175) 상에 순차적으로 적층될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
콘택 플러그(280)는 제2 및 제3 층간 절연막들(210, 270)을 관통하여 제1 도전성 패드(200)의 상면에 접촉할 수 있다.
비트 라인(300)은 제3 층간 절연막(270) 상에 형성되어 제4 층간 절연막(290)을 관통할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(300)은 제1 방향(D1)으로 연장되어, 제1 방향(D1)으로 배치된 콘택 플러그들(280)의 상면에 접촉할 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
콘택 플러그(280) 및 비트 라인(300)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
상기 3차원 강유전체 메모리 장치에서, 상기 제1 액세스 트랜지스터의 하부에는 상기 제1 커패시터 구조물이 형성될 수 있으며, 상기 제1 커패시터 구조물은 제3 방향(D3)을 따라 배치된 복수의 제1 커패시터 전극들(250)을 포함할 수 있다. 이에 따라, 하나의 제1 액세스 트랜지스터에 하나의 커패시터가 형성되는 것에 비해서 향상된 집적도를 가질 수 있다.
한편, 이후 도 3 내지 도 16을 참조로 설명되는 바와 같이, 제1 채널(184)과 비트 라인(300) 사이에 미스얼라인에 의한 전기적 연결 불량이 발생하지 않을 수 있다.
도 3 내지 도 16은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5, 9, 11, 13 및 15는 평면도들이고, 도 4, 6-8, 10, 12, 14 및 16은 각각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 3 및 4를 참조하면, 기판(100) 상에 제1 층간 절연막(110), 식각 저지막(120) 및 제1 절연막(130)을 순차적으로 적층하고, 제1 절연막(130) 상에 제1 희생막(140) 및 제1 절연막(130)을 교대로 반복적으로 형성한 후, 최상층 제1 절연막(130) 상에 제1 전극막(150)을 형성하고, 제1 전극막(150) 상에 다시 제1 절연막(130)을 형성할 수 있다.
제1 희생막(140)은 제1 절연막(130)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도면 상에서는 예시적으로 기판(100) 상에 형성된 3개의 제1 희생막들(140)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에는 2개 이상의 임의의 개수의 제1 희생막들(140)이 형성될 수 있다.
한편 도시하지는 않았으나, 기판(100) 상에는 각종 회로 소자들, 예를 들어, 트랜지스터, 콘택 플러그, 배선 등이 추가적으로 형성될 수도 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다.
도 5 및 6을 참조하면, 예를 들어, 건식 식각 공정을 수행하여, 제1 절연막들(130), 제1 희생막들(140) 및 제1 전극막(150)을 관통하여 식각 저지막(120)의 상면을 노출시키는 제1 홀(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 홀(160)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 제1 홀 어레이를 정의할 수 있다.
이후, 제1 홀(160) 저면 및 측벽, 및 최상층 제1 절연막(130)의 상면에 제1 게이트 절연막(170)을 형성한 후, 이에 대해 이방성 식각 공정을 수행할 수 있다.
이에 따라, 제1 홀(160)의 저면 및 최상층 제1 절연막(130)의 상면에 형성된 제1 게이트 절연막(170) 부분들이 제거될 수 있으며, 제1 게이트 절연막(170)은 제1 홀(160)의 측벽에만 잔류할 수 있다.
도 7을 참조하면, 제1 게이트 절연막(170)의 내측벽, 제1 홀(160)에 의해 노출된 식각 저지막(120)의 상면, 및 최상층 제1 절연막(130)의 상면에 제2 전극막을 형성한 후, 제1 홀(160)의 나머지 부분을 채우는 제2 희생막을 상기 제2 전극막 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극막은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상기 제2 희생막은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
이후, 상기 제2 희생막의 상부를 건식 식각 공정 혹은 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 형성되는 제2 희생 패턴(500)의 상면은 제1 전극막(150)의 하면과 실질적으로 동일하거나 유사한 높이를 가질 수 있다. 일 실시예에 있어서, 제2 희생 패턴(500)의 상면은 제1 전극막(150)의 하면보다 다소 높을 수 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 이보다 다소 낮을 수도 있고 혹은 동일할 수도 있다.
이후, 상기 제2 전극막의 상부, 구체적으로, 제2 희생 패턴(500)의 상면보다 높은 부분을 예를 들어, 습식 식각 공정을 통해 제거하여 제2 전극(182)을 형성할 수 있다.
도 8을 참조하면, 제2 전극(182) 및 제2 희생 패턴(500)의 상면, 제2 전극(182)에 의해 커버되지 않은 제1 게이트 절연막(170)의 내측벽 상부, 및 최상층 제1 절연막(130)의 상면에 제1 채널막을 형성한 후, 이에 대해 이방성 식각 공정을 수행할 수 있다.
이에 따라, 제1 게이트 절연막(170)의 내측벽 상부에는 제1 채널(184)이 형성될 수 있으며, 제2 희생 패턴(500)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 채널(184)은 불순물이 도핑되지 않거나, 혹은 p형 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있다.
도 9 및 10을 참조하면, 상기 노출된 제2 희생 패턴(500)을 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 제거할 수 있으며, 이에 따라 제2 전극(182)의 표면이 노출될 수 있다.
이후, 제1 홀(160)의 나머지 부분을 채우는 제1 매립막(190)을 제2 전극(182), 제1 채널(184) 및 최상층 제1 절연막(130) 상에 형성한 후, 최상층 제1 절연막(130)의 상면이 노출될 때까지 제1 매립막(190)의 상부에 대해 평탄화 공정을 수행할 수 있다. 이에 따라, 제1 홀(160) 내에는 제3 방향(D3)으로 연장되는 제1 매립막(190), 제1 매립막(190)의 하부의 측벽 및 저면을 커버하는 제2 전극(182), 제1 매립막(190)의 상부의 측벽을 커버하는 제1 채널(184), 및 제2 전극(182) 및 제1 채널(184)의 외측벽들을 커버하는 제1 게이트 절연막(170)이 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
제1 홀들(160)이 제1 및 제2 방향들(D1, D2)로 배치되어 상기 제1 홀 어레이를 정의하는 것과 유사하게, 제1 홀들(160) 내에 각각 형성되는 제1 채널들(184)역시 제1 및 제2 방향들(D1, D2)로 배치되어 제1 채널 어레이를 정의할 수 있다. 이때, 상기 제1 채널 어레이는 제1 방향(D1)으로 배치된 복수의 제1 채널 열들을 포함할 수 있고, 상기 각 제1 채널 열들은 제2 방향(D2)으로 배치된 복수의 제1 채널들(184)을 포함할 수 있다.
도 11 및 12를 참조하면, 제1 매립막(190) 및 제1 채널(184)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스 내에 제1 제1 도전성 패드(200)를 형성할 수 있다.
일 실시예에 있어서, 건식 식각 공정 혹은 습식 식각 공정을 통해 제1 매립막(190)의 상부를 제거한 후, 건식 식각 공정 혹은 습식 식각 공정을 통해 제1 채널(184)의 상부를 제거할 수 있으며, 이에 따라 잔류하는 제1 채널(184)의 최상면은 잔류하는 제1 매립막(190)의 상면보다 낮을 수 있다. 다른 실시예에 있어서, 잔류하는 제1 채널(184)의 최상면은 잔류하는 제1 매립막(190)의 상면과 실질적으로 동일한 높이에 형성될 수도 있다. 또 다른 실시예에 있어서, 잔류하는 제1 채널(184)의 최상면은 잔류하는 제1 매립막(190)의 상면보다 높을 수도 있다.
예시적인 실시예들에 있어서, 제1 채널(184)의 상면은 제1 전극막(150)의 상면과 동일하거나 유사한 높이를 가질 수 있다. 즉, 제1 채널(184)의 상면의 높이는 제1 전극막(150)의 상면의 높이와 실질적으로 동일하거나, 혹은 이보다 다소간 높거나 낮을 수 있다.
제1 도전성 패드(200)는 제1 채널(184), 제1 매립막(190), 제1 게이트 절연막(170), 및 최상층 제1 절연막(130) 상에 상기 제1 리세스를 채우는 제1 도전성 패드막을 형성한 후, 최상층 제1 절연막(130)의 상면이 노출될 때까지 상기 제1 도전성 패드막을 평탄화함으로써 형성될 수 있다.
제1 채널들(184)이 제1 및 제2 방향들(D1, D2)로 배치되어 상기 제1 채널 어레이를 정의하는 것과 유사하게, 제1 채널들(184) 상에 각각 형성되는 제1 도전성 패드(200) 역시 제1 및 제2 방향들(D1, D2)로 배치되어 제1 도전성 패드 어레이를 정의할 수 있다.
도 13 및 14를 참조하면, 최상층 제1 절연막(130), 제1 도전성 패드(200) 및 제1 게이트 절연막(170) 상에 제2 층간 절연막(210)을 형성한 후, 예를 들어, 건식 식각 공정을 수행하여, 제2 층간 절연막(210), 제1 절연막들(130), 제1 희생막들(140) 및 제1 전극막(150)을 관통하여 식각 저지막(120)의 상면을 노출시키는 개구(220)를 형성할 수 있다.
예시적인 실시예들에 있어서, 개구(220)는 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 개구들(220)은 상기 제1 채널 열들 사이에 형성될 수 있다.
개구(220)가 형성됨에 따라서, 제1 절연막(130), 제1 희생막(140) 및 제1 전극막(150)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(135), 제1 희생 패턴들 및 제1 전극들(155)로 제1 방향(D1)을 따라 분리될 수 있다.
이후, 예를 들어, 습식 식각 공정을 수행하여 개구(220)를 통해 노출된 상기 제1 희생 패턴을 제거하여 갭(230)을 형성할 수 있다.
상기 제1 희생 패턴이 제거됨에 따라서, 갭(230)에 의해 제1 게이트 절연막(170)의 외측벽이 부분적으로 노출될 수 있으며, 상기 노출된 제1 게이트 절연막(170) 부분 역시 추가적으로 제거할 수 있다.
이에 따라, 갭(230)이 기판(100)의 상면에 평행한 수평 방향으로 확장될 수 있으며, 제3 방향(D3)으로 연장된 제1 게이트 절연막(170)이 갭(230)에 인접한 부분에서 제거되어, 제3 방향(D3)을 따라 서로 이격된 복수의 제1 게이트 절연 패턴들(175)로 분리될 수 있다. 또한, 제2 전극(182)의 외측벽이 부분적으로 노출될 수 있다.
도 15 및 16을 참조하면, 갭(230)에 의해 노출된 제1 절연 패턴(135)의 상하면, 제1 게이트 절연 패턴(175)의 상하면 및 제2 전극(182)의 외측벽, 개구(220)에 의해 노출된 제1 절연 패턴(135)의 측벽, 제1 전극(155)의 측벽 및 식각 저지막(120)의 상면, 및 제2 층간 절연막(210)의 상면에 제1 강유전체 막을 형성하고, 상기 제1 강유전체 막 상에 갭(230)의 나머지 부분을 채우는 제3 전극막을 형성할 수 있다.
이후, 상기 제3 전극막 및 상기 제1 강유전체 막에 대해 예를 들어, 습식 식각 공정을 수행함으로써, 갭(230) 내에 제3 전극(250), 및 이의 상하면 및 제2 전극(182)에 대향하는 측벽을 커버하는 제1 강유전체 패턴(240)을 형성할 수 있다.
이후, 개구(220)를 채우는 제2 절연 패턴(260)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제2 층간 절연막(210) 및 제2 절연 패턴(260) 상에 제3 층간 절연막(270)을 형성한 후, 제2 및 제3 층간 절연막들(210, 270)을 관통하여 제1 도전성 패드(200)의 상면에 접촉하는 콘택 플러그(280)를 형성할 수 있다.
제1 도전성 패드들(200)이 제1 및 제2 방향들(D1, D2)로 배치되어 상기 제1 도전성 패드 어레이를 정의하는 것과 유사하게, 제1 도전성 패드들(200) 상에 각각 형성되는 콘택 플러그들(280) 역시 제1 및 제2 방향들(D1, D2)로 배치되어 콘택 플러그 어레이를 정의할 수 있다. 이때, 상기 콘택 플러그 어레이는 제1 방향(D1)으로 배치된 복수의 콘택 플러그 열들을 포함할 수 있고, 상기 각 콘택 플러그 열들은 제2 방향(D2)으로 배치된 복수의 콘택 플러그들(280)을 포함할 수 있다.
이후, 제3 층간 절연막(270) 및 콘택 플러그(280) 상에 제4 층간 절연막(290)을 형성한 후, 이를 관통하여 콘택 플러그(280)의 상면에 접촉하는 비트 라인(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(300)은 제1 방향(D1)으로 연장될 수 있으며, 상기 각 콘택 플러그 열들에 포함된 하나의 콘택 플러그(280)의 상면에 접촉할 수 있다.
전술한 공정들을 수행함으로써, 상기 3차원 강유전체 메모리 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 제1 홀(160)의 측벽에 제1 게이트 절연막(170)을 형성한 후, 제1 게이트 절연막(170)의 내측벽에 제2 전극(182) 및 제1 채널(184)을 형성할 수 있으며, 이후 제1 채널(184)의 상부를 제거하여 상기 제1 리세스를 형성하고 상기 제1 리세스 내에 제1 도전성 패드(200)를 형성할 수 있다. 또한, 제1 도전성 패드(200) 상에 콘택 플러그(280) 및 이에 접촉하는 비트 라인(300)을 형성할 수 있다.
예를 들어, 기판(100) 상에 비트 라인(300)을 형성하고, 비트 라인(300) 상에 제1 액세스 트랜지스터 및 제1 커패시터 구조물 형성을 위한 막 구조물을 형성한 후, 식각 공정을 통해 상기 막 구조물을 식각하여 비트 라인(300)을 노출시키는 홀을 형성하고, 상기 홀 내에 채널을 형성하는 경우에는, 상기 식각 공정 시 미스얼라인이 발생하여 상기 홀이 비트 라인(300)을 제대로 노출시키지 못할 수 있으며, 이에 따라 상기 채널과 비트 라인(300) 사이의 전기적 연결 불량이 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 홀(160) 내에 제1 채널(184) 및 제1 도전성 패드(200)를 형성한 후, 콘택 플러그(280)를 통해 이에 전기적으로 연결되는 비트 라인(300)을 형성하므로, 제1 채널(184)과 비트 라인(300)사이에 미스얼라인에 의한 전기적 연결 불량이 발생하지 않을 수 있다.
또한, 제1 홀(160) 내에서 제1 게이트 절연막(170), 제2 전극(182) 및 제1 채널(184)이 모두 형성되므로, 이들이 별개의 식각 공정들을 통해 형성되는 홀들 내에 각각 형성되는 것에 비해서 공정이 단순하고 용이할 수 있다.
도 17은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도로서, 도 2에 대응하는 도면이다.
상기 3차원 강유전체 메모리 장치는 제1 게이트 절연 패턴(175) 대신 제1 게이트 절연막(170)을 포함하는 것을 제외하고는 도 1 및 2를 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하다.
즉, 도 17을 참조하면, 상기 3차원 강유전체 메모리 장치는 제2 전극(182), 제1 채널(184) 및 제1 도전성 패드(200)의 측벽들에 형성되어 제3 방향(D3)을 따라 서로 분리된 복수의 제1 게이트 절연 패턴들(175) 대신에, 제3 방향(D3)으로 연장되는 제1 게이트 절연막(170)을 포함할 수 있다.
이는 도 13 및 14를 참조로 설명한 공정들을 수행할 때, 갭(230)에 의해 노출된 제1 게이트 절연막(170) 부분을 제거하지 않음으로써 구현될 수 있다.
제1 게이트 절연 패턴들(175) 대신에 제1 게이트 절연막(170)을 포함함에 따라서, 제2 및 제3 전극들(182, 250) 사이에는 제1 게이트 절연막(170) 및 제1 강유전체 패턴(240)이 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층될 수 있다.
도 18 및 19는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
상기 3차원 강유전체 메모리 장치는 일부 구성 요소들을 제외하고는 도 1 및 2를 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 18 및 19를 참조하면, 상기 3차원 강유전체 메모리 장치는 기판(100) 상에 형성된 제2 커패시터 구조물, 제2 액세스 트랜지스터, 제2 매립막(370), 제2 도전성 패드(380), 콘택 플러그(280) 및 비트 라인(300)을 포함할 수 있다.
상기 제2 커패시터 구조물은 제4 및 제5 전극들(315, 330), 및 이들 사이에 형성된 제2 강유전체 막(320)을 포함할 수 있다. 이때, 제4 및 제5 전극들(315, 330)은 각각 제3 및 제4 커패시터 전극들(315, 330)로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 제3 커패시터 전극(315)은 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제3 방향(D3)으로 배치된 제3 커패시터 전극들(315)은 제3 커패시터 전극 그룹을 형성할 수 있으며, 상기 제3 커패시터 전극 그룹은 제2 절연 패턴(260)에 의해 제1 방향(D1)으로 서로 이격되도록 복수 개로 형성될 수 있다. 제3 커패시터 전극(315)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 커패시터 전극(330)은 제3 방향(D3)으로 연장되어 제3 커패시터 전극들(315)을 관통할 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 복수의 제4 커패시터 전극들(330)이 상기 제3 커패시터 전극 그룹을 관통하면서 제2 방향(D2)으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제4 커패시터 전극(330)은 필라 형상을 가질 수 있으며, 그 저면 및 측벽은 제2 강유전체 막(320)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제4 커패시터 전극(330)은 예를 들어, n형 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
상기 제2 액세스 트랜지스터는 제1 전극(155), 제1 전극(155)을 관통하는 제2 채널막(360), 및 제1 채널(184)의 외측벽, 및 제1 채널(184)에 대향하는 제1 전극(155)의 일 측벽에 형성된 제2 게이트 절연막(350)을 포함할 수 있다. 이때, 제1 전극(155)은 게이트 전극(155)으로 지칭될 수도 있으며, 상기 3차원 강유전체 메모리 장치에서 워드 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 채널막(360)은 컵 형상을 가질 수 있으며, 제4 커패시터 전극(330)의 상면에 접촉할 수 있다. 또한, 제2 채널막(360)의 내측벽은 제2 매립막(370)의 측벽 일부에 접촉할 수 있다.
제2 도전성 패드(380)는 제2 채널막(360) 및 제2 매립막(370)의 상면에 접촉할 수 있으며, 그 측벽은 제2 게이트 절연막(350)에 의해 커버될 수 있다.
상기 제2 액세스 트랜지스터에 포함된 제2 채널막(360)의 상하부에 각각 형성된 제2 도전성 패드(380) 및 제4 커패시터 전극(330)은 상기 제2 액세스 트랜지스터의 소스/드레인 역할을 각각 수행할 수 있다.
도 20 내지 도 25는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 21 및 23은 평면도들이고, 도 20, 22 및 24-25는 각각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 3차원 강유전체 메모리 장치의 제조 방법은 도 1 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 20을 참조하면, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 희생막(140) 대신에 제4 전극막(310)이 형성될 수 있으며, 제1 전극막(150) 및 그 상부의 제1 절연막(130)은 형성되지 않을 수 있다.
도 21 및 22를 참조하면, 도 5 및 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 홀(160) 내에 제1 게이트 절연막(170)은 형성되지 않을 수 있으며, 제1 홀(160)의 측벽, 및 제1 홀(160)에 의해 노출된 식각 저지막(120)의 상면에는 제2 강유전체 막(320)이 형성될 수 있다.
또한, 제2 강유전체 막(320) 상에는 제1 홀(160)의 나머지 부분을 채우는 제5 전극(330)이 형성될 수 있다.
도 23 및 24를 참조하면, 최상층 제1 절연막(130), 제2 강유전체 막(320) 및 제5 전극(330) 상에 제1 전극막(150)을 형성하고, 제1 전극막(150) 상에 제2 층간 절연막(210)을 형성할 수 있다.
이후, 제2 층간 절연막(210) 및 제1 전극막(150)을 관통하여 제2 강유전체 막(320) 및 제5 전극(330)의 상면을 노출시키는 제2 홀(340)을 형성하고, 제2 홀(340)의 측벽에 제2 게이트 절연막(350)을 형성한 후, 제2 게이트 절연막(350)의 내측벽 및 제5 전극(330)의 상면에 제2 채널막(360)을 형성할 수 있다. 이후, 제2 채널막(360) 상에 제2 홀(340)의 나머지 부분을 채우는 제2 매립막(370)을 형성할 수 있다.
도 25를 참조하면, 도 11 및 12를 참조로 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 매립막(370) 및 제2 채널막(360)의 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스 내에 제2 도전성 패드(380)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전성 패드(380)의 저면은 제1 전극막(150)의 상면과 실질적으로 동일한 높이에 형성되거나 혹은 이보다 다소간 높거나 낮은 높이에 형성될 수 있다.
다시 도 18 및 19를 참조하면, 도 13 및 14를 참조로 설명한 공정들과 유사하게, 제2 층간 절연막(210), 제2 도전성 패드(380) 및 제2 게이트 절연막(350) 상에 제3 층간 절연막(270)을 형성한 후, 예를 들어, 건식 식각 공정을 수행하여, 제2 및 제3 층간 절연막들(210, 270), 제1 절연막들(130), 제4 전극막들(310) 및 제1 전극막(150)을 관통하여 식각 저지막(120)의 상면을 노출시키는 개구(220)를 형성할 수 있다.
개구(220)가 형성됨에 따라서, 제1 절연막(130), 제4 전극막(310) 및 제1 전극막(150)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(135), 제4 전극들(315) 및 제1 전극들(155)로 제1 방향(D1)을 따라 분리될 수 있다.
이후, 개구(220) 내에 제2 절연 패턴(260)을 형성할 수 있다.
이후, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 층간 절연막(270) 및 제2 절연 패턴(260) 상에 제5 층간 절연막(400)을 형성한 후, 제3 및 제5 층간 절연막들(270, 400)을 관통하여 제2 도전성 패드(380)의 상면에 접촉하는 콘택 플러그(280)를 형성할 수 있다.
이후, 제5 층간 절연막(400) 및 콘택 플러그(280) 상에 제6 층간 절연막(410)을 형성한 후, 이를 관통하여 콘택 플러그(280)의 상면에 접촉하는 비트 라인(300)을 형성할 수 있다.
전술한 공정들을 수행함으로써 상기 3차원 강유전체 메모리 장치의 제조를 완성할 수 있다.
도 26은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도로서, 도 19에 대응하는 도면이다.
상기 3차원 강유전체 메모리 장치는 제5 전극(330)에 의해 커버되는 제3 매립막(450)을 더 포함하는 것을 제외하고는 도 1 및 2를 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하다.
도 26을 참조하면, 제5 전극(330)은 필라 형상 대신에 컵 형상을 가질 수 있으며, 제5 전극(330)에 의해 저면 및 측벽이 커버된 제3 매립막(450)을 더 포함할 수 있다.
제3 매립막(450)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 210, 270, 290, 400, 410: 제1 내지 제6 층간 절연막
120: 식각 저지막 130: 제1 절연막
135, 260: 제1, 제2 절연 패턴 140: 제1 희생막
150, 310: 제1, 제4 전극막
155, 182, 250, 315, 330: 제1 내지 제5 전극
160, 340: 제1, 제2 홀 170, 350: 제1, 제2 게이트 절연막
184: 제1 채널 190, 370, 450: 제1 내지 제3 매립막
200, 380: 제1, 제2 도전성 패드 220: 개구
230: 갭 240; 제1 강유전체 패턴
280: 콘택 플러그 300: 비트 라인
320: 제2 강유전체 막 360: 제2 채널막
500: 제2 희생 패턴

Claims (10)

  1. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 커패시터 전극;
    상기 제2 커패시터 전극의 측벽을 둘러싸는 강유전체 패턴; 및
    상기 강유전체 패턴의 외측벽을 둘러싸면서 이에 접촉하며, 상기 수직 방향으로 서로 이격된 제1 커패시터 전극들을 포함하는 커패시터 구조물;
    상기 제2 커패시터 전극 상에 형성된 채널막;
    상기 채널막의 외측벽을 둘러싸는 게이트 절연막; 및
    상기 게이트 절연막의 외측벽을 둘러싸는 게이트 전극을 포함하는 액세스 트랜지스터;
    상기 채널막 상에 형성된 도전성 패드;
    상기 도전성 패드 상에 형성된 콘택 플러그; 및
    상기 콘택 플러그 상에 형성된 비트 라인을 포함하는 3차원 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 게이트 절연막은 상기 도전성 패드의 측벽을 둘러싸는 3차원 강유전체 메모리 장치.
  3. 제1항에 있어서, 상기 도전성 패드는 불순물이 도핑된 폴리실리콘을 포함하는 3차원 강유전체 메모리 장치.
  4. 제1항에 있어서, 상기 채널은 컵 형상을 가지며,
    상기 채널막에 의해 저면 및 측벽이 커버되는 매립막을 더 포함하는 3차원 강유전체 메모리 장치.
  5. 제4항에 있어서, 상기 매립막의 상면은 상기 채널막의 최상면보다 높은 3차원 강유전체 메모리 장치.
  6. 제1항에 있어서, 상기 채널막의 상면은 상기 게이트 전극의 상면보다 낮은 3차원 강유전체 메모리 장치.
  7. 제1항에 있어서, 상기 제1 커패시터 전극은 컵 형상을 가지며,
    상기 제1 커패시터 전극에 의해 저면 및 측벽이 커버되는 매립막을 더 포함하는 3차원 강유전체 메모리 장치.
  8. 제1항에 있어서, 상기 각 제2 커패시터 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 서로 이격된 복수의 제2 커패시터 전극들이 동일한 높이에 형성되며,
    상기 제1 커패시터 전극은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 3차원 강유전체 메모리 장치.
  9. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되도록 배치된 제1 커패시터 전극들;
    상기 각 제1 커패시터 전극들의 상면, 하면 및 일 측벽을 커버하는 강유전체 패턴; 및
    상기 제1 커패시터 전극들을 관통하여 상기 수직 방향으로 연장된 제2 커패시터 전극을 포함하는 커패시터 구조물;
    상기 제2 커패시터 전극 상에 형성된 채널;
    상기 채널의 외측벽을 둘러싸는 게이트 절연막; 및
    상기 게이트 절연막의 외측벽을 둘러싸는 게이트 전극을 포함하는 액세스 트랜지스터;
    상기 채널 상에 형성된 도전성 패드; 및
    상기 도전성 패드에 전기적으로 연결된 비트 라인을 포함하는 3차원 강유전체 메모리 장치.
  10. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 커패시터 전극들;
    상기 수직 방향으로 연장되어 상기 제1 커패시터 전극들을 관통하는 제2 커패시터 전극;
    상기 제2 커패시터 전극의 측벽에 형성되어, 상기 수직 방향으로 배치된 상기 제1 커패시터 전극들의 측벽에 접촉하는 강유전체 패턴;
    상기 제1 커패시터 전극들 중 최상층 제1 커패시터 전극 상에 형성된 게이트 전극;
    상기 게이트 전극을 관통하여 상기 제2 커패시터 전극의 상면에 접촉하며, 컵 형상을 갖는 채널막;
    상기 채널막에 의해 측벽 및 저면이 커버된 매립막;
    상기 채널막 및 상기 매립막의 상면에 접촉하는 도전성 패드;
    상기 채널막의 외측벽 및 상기 도전성 패드의 측벽을 둘러싸며, 상기 게이트 전극의 측벽에 접촉하는 게이트 절연막;
    상기 도전성 패드 상에 형성된 콘택 플러그; 및
    상기 콘택 플러그 상에 형성된 비트 라인을 포함하는 3차원 강유전체 메모리 장치.

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