CN117279390A - 三维铁电随机存储器器件 - Google Patents
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Abstract
一种三维铁电随机存储器(3D FeRAM)器件包括：电容器结构，包括在基板上的第一电容器电极、围绕第一电容器电极的侧壁的铁电图案以及围绕并接触铁电图案的外侧壁的多个第二电容器电极，第一电容器电极在基本上垂直于基板的上表面的垂直方向上延伸，所述多个第二电容器电极在垂直方向上彼此间隔开；存取晶体管，包括在第一电容器电极上的沟道层、围绕沟道层的外侧壁的栅极绝缘层以及围绕栅极绝缘层的外侧壁的栅电极；在沟道层上的导电焊盘；在导电焊盘上的接触插塞；以及在接触插塞上的位线。
Description
技术领域
本发明构思的一些示例实施方式涉及三维铁电随机存储器器件。
背景技术
铁电随机存取存储器(FeRAM)器件或铁电场效应晶体管(FeFET)可以用作存储器件，其比DRAM器件简单并且像闪存器件一样是非易失性存储器器件。最近，为了具有高集成度，已经开发三维(3D)FeRAM器件，然而，需要制造3D FeRAM器件的改进的方法。
发明内容
本发明构思的一些示例实施方式提供一种具有提高的电特性的3D铁电随机存储器器件。
根据本发明构思的一些示例实施方式，提供一种3D FeRAM器件。3DFeRAM器件可以包括：电容器结构，包括在基板上的第一电容器电极、围绕第一电容器电极的侧壁的铁电图案以及围绕并接触铁电图案的外侧壁的多个第二电容器电极，第一电容器电极在基本上垂直于基板的上表面的垂直方向上延伸，所述多个第二电容器电极在垂直方向上彼此间隔开；存取晶体管，包括在第一电容器电极上的沟道层、围绕沟道层的外侧壁的栅极绝缘层以及围绕栅极绝缘层的外侧壁的栅电极；在沟道层上的导电焊盘；在导电焊盘上的接触插塞；以及在接触插塞上的位线。
根据本发明构思的一些示例实施方式，提供一种3D FeRAM器件。3DFeRAM器件可以包括：电容器结构，包括在基板上的多个第一电容器电极、覆盖每个第一电容器电极的上表面、下表面和侧壁的铁电图案以及在垂直方向上延伸穿过第一电容器电极的第二电容器电极，所述多个第一电容器电极在基本上垂直于基板的上表面的垂直方向上彼此间隔开；存取晶体管，包括在第二电容器电极上的沟道、围绕沟道的外侧壁的栅极绝缘层以及围绕栅极绝缘层的外侧壁的栅电极；在沟道上的导电焊盘；以及电连接到导电焊盘的位线。
根据本发明构思的一些示例实施方式，提供一种3D FeRAM器件。该3D FeRAM器件可以包括：在基板上的多个第一电容器电极，所述多个第一电容器电极在基本上垂直于基板的上表面的垂直方向上彼此间隔开；第二电容器电极，在垂直方向上延伸穿过所述多个第一电容器电极；铁电图案，在第二电容器电极的侧壁上，铁电图案接触所述多个第一电容器电极的侧壁；栅电极，在所述多个第一电容器电极中的最上面的一个上；沟道层，延伸穿过栅电极并接触第二电容器电极的上表面，该沟道层具有杯形；填充层，包括侧壁和下表面，填充层的侧壁和下表面被沟道层覆盖；导电焊盘，接触沟道层的上表面和填充层的上表面；栅极绝缘层，围绕沟道层的外侧壁和导电焊盘的侧壁，栅极绝缘层接触栅电极的侧壁；在导电焊盘上的接触插塞；以及在接触插塞上的位线。
根据一些示例实施方式的3D FeRAM器件可以具有提高的集成度，并且可以提高在位线和存取晶体管之间的电连接。
附图说明
图1和图2分别是平面图和剖视图，示出根据一些示例实施方式的3D铁电随机存取存储器(3D FeRAM)器件。
图3至图16是平面图和剖视图，示出根据一些示例实施方式的制造3DFeRAM器件的方法。
图17是示出根据一些示例实施方式的3D FeRAM器件的剖视图。
图18和图19分别是平面图和剖视图，示出根据一些示例实施方式的3DFeRAM器件。
图20至图25是平面图和剖视图，示出根据一些示例实施方式的制造3DFeRAM器件的方法。
图26是示出根据一些示例实施方式的3D FeRAM器件的剖视图。
具体实施方式
通过参照附图详细描述本发明构思的一些示例实施方式，本发明构思的以上和其它的特征将被更清楚地理解。
在下文，在说明书中(并且不是必须在权利要求中)，基本上平行于基板的上表面且彼此交叉的两个方向可以分别被定义为第一方向D1和第二方向D2，基本上垂直于基板的上表面的方向可以被定义为第三方向D3。在一些示例实施方式中，第一方向D1和第二方向D2可以基本上彼此垂直。
图1和图2分别是平面图和剖视图，示出根据一些示例实施方式的3D铁电随机存取存储器(3D FeRAM)器件。
参照图1和图2，3D FeRAM器件可以包括在基板100上的第一电容器结构、第一存取晶体管、第一填充层190、第一导电焊盘200、接触插塞280和位线300。
3D FeRAM器件还可以包括第一绝缘图案135和第二绝缘图案260、第一至第四绝缘夹层110、210、270和290以及蚀刻停止层120。
基板100可以包括半导体材料(例如硅、锗、硅锗等)和/或III-V族化合物半导体(诸如GaP、GaAs、GaSb等)。在一些示例实施方式中，基板100可以是绝缘体上硅(SOI)基板和/或绝缘体上锗(GOI)基板。
第一绝缘夹层110和蚀刻停止层120可以堆叠在基板100上。第一绝缘夹层110可以包括氧化物(例如硅氧化物)，蚀刻停止层120可以包括金属氧化物(例如铝氧化物)。
各种类型的电路图案(例如晶体管、接触插塞、布线等)可以形成在基板100上和/或中，其可以被第一绝缘夹层110覆盖。
第一电容器结构可以包括第二电极182、第三电极250以及在第二电极182和第三电极250之间的第一铁电图案240。第二电极182和第三电极250也可以分别被称为第二电容器电极182和第一电容器电极250。
在一些示例实施方式中，第一电容器电极250可以在第二方向D2上延伸，多个第一电容器电极250可以在第三方向D3上彼此间隔开。设置在第三方向D3上的第一电容器电极250可以形成第一电容器电极组，并且多个第一电容器电极组可以在第一方向D1上彼此间隔开。第一电容器电极250可以包括例如金属、金属氮化物、金属硅化物等，第二绝缘图案260可以包括氧化物(例如硅氧化物)。
第一铁电图案240可以覆盖第一电容器电极250的上表面和下表面和第一电容器电极250的面对第二电容器电极182的侧壁。在一些示例实施方式中，第一铁电图案240可以围绕第一电容器电极250的侧壁，并且仅覆盖第一电容器电极250的上表面和下表面中的一个或者不覆盖第一电容器电极250的上表面和下表面。第一铁电图案240可以包括掺有例如锆(Zr)、硅(Si)、铝(Al)、钇(Y)、钆(Gd)、镧(La)、钪(Sc)、锶(Sr)等中的至少一种的铪氧化物。
第一绝缘图案135可以形成在第三方向D3上相邻的第一电容器电极250之间，并可以接触覆盖第一电容器电极250的上表面和下表面的第一铁电图案240。第一绝缘图案135可以包括氧化物，例如硅氧化物。
在一些示例实施方式中，第二电容器电极182可以在第三方向D3上延伸穿过第一电容器电极250，多个第二电容器电极182可以在第二方向D2上彼此间隔开。也就是，多个第二电容器电极182可以穿过第一电容器电极组设置在第二方向D2上。
在一些示例实施方式中，第二电容器电极182可以具有杯形，第二电容器电极182的下表面可以接触蚀刻停止层120的上表面。第二电容器电极182的外侧壁的一部分可以接触第一铁电图案240。在一些示例实施方式中，第二电容器电极182可以包括掺有例如n型杂质的多晶硅。
第一填充层190可以具有在第三方向D3上延伸的柱形，第一填充层190的下表面和部分侧壁可以被具有杯形的第二电容器电极182覆盖。第一填充层190可以包括氧化物(例如硅氧化物)和/或绝缘氮化物(例如硅氮化物)。
第一存取晶体管可以包括第一电极155、延伸穿过第一电极155的第一沟道184以及在第一沟道184的外侧壁和第一电极155的面对第一沟道184的侧壁上的第一栅极绝缘图案175。第一电极155也可以被称为栅电极155。
在一些示例实施方式中，栅电极155可以在第一电容器结构上在第二方向D2上延伸，多个栅电极155可以通过第二绝缘图案260在第一方向D1上彼此间隔开。栅电极155中的每个(或者一个或更多个)可以用作3DFeRAM器件中的字线。栅电极155可以包括例如掺有n型杂质的多晶硅、金属、金属氮化物、金属硅化物等。
在一些示例实施方式中，第一沟道184可以具有环形，并可以接触具有杯形的第二电容器电极182的上表面。第一沟道184的内侧壁可以接触第一填充层190的侧壁的一部分。
在一些示例实施方式中，第一沟道184的下表面可以与栅电极155的下表面基本上共面。可选地，第一沟道184的下表面可以高于或低于栅电极155的下表面。图2示出第一沟道184的下表面高于栅电极155的下表面。
在一些示例实施方式中，第一沟道184的上表面可以与栅电极155的上表面基本上共面。可选地，第一沟道184的上表面可以高于或低于栅电极155的上表面。图2示出第一沟道184的上表面低于栅电极155的上表面。
在一些示例实施方式中，第一沟道184的上表面可以与第一填充层190的上表面基本上共面。可选地，第一沟道184的上表面可以高于或低于第一填充层190的上表面。图2示出第一沟道184的上表面低于第一填充层190的上表面。
在一些示例实施方式中，第一沟道184可以包括未掺杂的多晶硅和/或轻掺杂有p型杂质的多晶硅。
第一栅极绝缘图案175不仅可以接触第一沟道184的外侧壁，而且可以接触第二电容器电极182的外侧壁的一部分。也就是，第二电容器电极182的外侧壁的在沿第三方向D3相邻的第一铁电图案240之间的高度处的部分可以接触第一栅极绝缘图案175。第一栅极绝缘图案175可以包括氧化物，例如硅氧化物。
第一导电焊盘200可以接触第一沟道184的上表面和第一填充层190的上表面，第一导电焊盘200的侧壁可以被第一栅极绝缘图案175覆盖。第一导电焊盘200可以包括掺有例如n型杂质的多晶硅。
分别在第一沟道184上面和下面的第一导电焊盘200和第二电容器电极182中的每个或者一个或更多个可以用作第一存取晶体管的源极/漏极。
第二至第四绝缘夹层210、270和290可以依次堆叠在第一绝缘图案135、第一导电焊盘200和第一栅极绝缘图案175上，并可以包括氧化物，例如硅氧化物。
接触插塞280可以延伸穿过第二绝缘夹层210和第三绝缘夹层270，并可以接触第一导电焊盘200的上表面。
位线300可以形成在第三绝缘夹层270上，并可以延伸穿过第四绝缘夹层290。在一些示例实施方式中，位线300可以在第一方向D1上延伸，并可以接触设置在第一方向D1上的接触插塞280的上表面。多条位线300可以在第二方向D2上彼此间隔开。
接触插塞280和位线300可以包括金属(例如钨、铜、铝、钛、钽等)、金属氮化物和/或金属硅化物。
在3D FeRAM器件中，第一电容器结构可以形成在第一存取晶体管下面，第一电容器结构可以包括设置在第三方向D3上的多个第一电容器电极250。因此，与包括一个电容器和一个第一存取晶体管的3D FeRAM器件相比，该3D FeRAM器件可以具有提高的集成度。
如下面参照图3至图16所示，可以减少或防止由于未对准导致的在第一沟道184和位线300之间的电连接的故障。
图3至图16是示出根据一些示例实施方式的制造3D FeRAM器件的方法的平面图和剖视图。具体地，图3、图5、图9、图11、图13和图15是平面图，图4、图6-图8、图10、图12、图14和图16分别是沿着相应平面图的线A-A'截取的剖视图。
参照图3和图4，第一绝缘夹层110、蚀刻停止层120和最下面的第一绝缘层130可以依次堆叠在基板100上，第一牺牲层140和第一绝缘层130可以交替且重复地形成在最下面的第一绝缘层130上，第一电极层150可以形成在第一绝缘层130中的最上面的一个上，另一第一绝缘层130可以形成在第一电极层150上。
第一牺牲层140可以包括相对于第一绝缘层130具有蚀刻选择性的材料，例如绝缘氮化物，诸如硅氮化物。
图4示出堆叠在基板100上的三个第一牺牲层140，然而，本发明构思可以不限于此，多个第一牺牲层140可以堆叠在基板100上。
各种类型的电路图案(例如晶体管、接触插塞、布线等)可以形成在基板100上和/或中，其可以被第一绝缘夹层110覆盖。
参照图5和图6，例如，可以执行干蚀刻工艺以形成穿过第一绝缘层130、第一牺牲层140和第一电极层150的孔160，其可以暴露蚀刻停止层120的上表面。
在一些示例实施方式中，多个孔160可以形成为在第一方向D1和第二方向D2上彼此间隔开，并可以限定第一孔阵列。
第一栅极绝缘层170可以形成在第一孔160的底部和侧壁以及第一绝缘层130中的最上面的一个的上表面上，并可以被各向异性蚀刻。
因此，第一栅极绝缘层170的在第一孔160的底部上和在第一绝缘层130中的最上面的一个的上表面上的部分可以被减少或去除，并且可以仅保留第一栅极绝缘层170的在第一孔160的侧壁上的部分。
参照图7，第二电极层可以形成在第一栅极绝缘层170的内侧壁、蚀刻停止层120的暴露的上表面和第一绝缘层130中的最上面的一个的上表面上，第二牺牲层可以形成在第二电极层上以填充第一孔160的剩余部分。
在一些示例实施方式中，第二电极层可以包括掺有例如n型杂质的多晶硅，第二牺牲层可以包括例如硬掩模上旋涂(SOH)、无定形碳层(ACL)等。
可以通过例如干蚀刻工艺和/或湿蚀刻工艺减少或去除第二牺牲层的上部，以形成第二牺牲图案500。在一些示例实施方式中，第二牺牲图案500的上表面可以与第一电极层150的下表面基本上共面。可选地，第二牺牲图案500的上表面可以高于或低于第一电极层150的下表面。
可以通过例如湿蚀刻工艺减少或去除第二电极层的上部(具体地，第二电极层的高于第二牺牲图案500的上表面的部分)以形成第二电极182。
参照图8，第一沟道层可以形成在第二电极182的上表面和第二牺牲图案500的上表面、第一栅极绝缘层170的内侧壁的未被第二电极182覆盖的上部和第一绝缘层130中的最上面的一个的上表面上，并可以被各向异性地蚀刻。
因此，第一沟道184可以形成在第一栅极绝缘层170的内侧壁的上部上，并且第二牺牲图案500的上表面可以被暴露。
在一些示例实施方式中，第一沟道184可以包括未掺杂的多晶硅和/或轻掺杂有p型杂质的多晶硅。
参照图9和图10，可以通过例如灰化工艺和/或剥离工艺减少或去除暴露的第二牺牲图案500，以暴露第二电极182的表面。
第一填充层190可以形成在第二电极182、第一沟道184和第一绝缘层130中的最上面的一个第一绝缘层上以填充第一孔160的剩余部分，并且可以对第一填充层190执行平坦化工艺直到第一绝缘层130中的最上面的一个第一绝缘层的上表面。因此，在第三方向D3上延伸的第一填充层190、覆盖第一填充层190的侧壁的下部和下表面的第二电极182、覆盖第一填充层190的侧壁的上部的第一沟道184以及覆盖第二电极182的外侧壁和第一沟道184的外侧壁的第一栅极绝缘层170可以形成在第一孔160中。
平坦化工艺可以包括例如化学机械抛光(CMP)工艺和/或回蚀刻工艺。
分别在第一孔160中的第一沟道184可以设置在第一方向D1和第二方向D2上以限定第一沟道阵列。第一沟道阵列可以包括在第一方向D1上排列的多个第一沟道列，并且所述多个第一沟道列中的每个或者一个或更多个可以包括设置在第二方向D2上的多个第一沟道184。
参照图11和图12，可以减少或去除第一填充层190的上部和第一沟道184的上部以形成第一凹陷，第一导电焊盘200可以形成在第一凹陷中。
在一些示例实施方式中，可以通过例如干蚀刻工艺和/或湿蚀刻工艺减少或去除第一填充层190的上部，可以通过例如干蚀刻工艺和/或湿蚀刻工艺减少或去除第一沟道184的上部，使得第一沟道184的最上表面可以低于第一填充层190的上表面。可选地，第一沟道184的最上表面可以与第一填充层190的上表面基本上共面或者高于第一填充层190的上表面。
在一些示例实施方式中，第一沟道184的上表面的高度可以与第一电极层150的上表面的高度基本上相等或相似。
第一导电焊盘层200可以通过如下形成：在第一沟道184、第一填充层190、第一栅极绝缘层170和第一绝缘层130中的最上面的一个第一绝缘层上形成第一导电焊盘层以填充第一凹陷；以及平坦化第一导电焊盘层直到第一绝缘层130中的最上面的一个第一绝缘层的上表面被暴露。
分别在第一沟道184上的多个第一导电焊盘200可以设置在第一方向D1和第二方向D2上以限定第一导电焊盘阵列。
参照图13和图14，可以在第一绝缘层130中的最上面的一个第一绝缘层、第一导电焊盘200和第一栅极绝缘层170上形成第二绝缘夹层210，并且可以执行例如干蚀刻工艺以形成穿过第二绝缘夹层210、第一绝缘层130、第一牺牲层140和第一电极层150的开口220以暴露蚀刻停止层120的上表面。
在一些示例实施方式中，开口220可以在第二方向D2上延伸，多个开口220可以在第一方向D1上彼此间隔开。开口220中的每个或者一个或更多个可以形成在第一沟道列中的在第一方向D1上相邻的第一沟道列之间。
当开口220被形成时，第一绝缘层130、第一牺牲层140和第一电极层150可以在第一方向D1上分别被分成第一绝缘图案135、第一牺牲图案和第一电极155。
例如，可以执行湿蚀刻工艺以去除由开口220暴露的第一牺牲图案，从而形成间隙230。
当第一牺牲图案被减少或去除时，第一栅极绝缘层170的外侧壁可以被间隙230部分地暴露，第一栅极绝缘层170的被间隙230暴露的部分也可以被减少或去除。
因此，间隙230可以在基本上平行于基板100的上表面的水平方向上扩大，并且第一栅极绝缘层170的邻近间隙230的部分可以被减少或去除，使得在第三方向D3上延伸的第一栅极绝缘层170可以被分成多个第一栅极绝缘图案175。此外，第二电极182的外侧壁可以被部分地暴露。
参照图15和图16，第一铁电层可以形成在第一绝缘图案135的下表面和上表面、第一栅极绝缘图案175的下表面和上表面以及第二电极182的外侧壁(它们被间隙230暴露)、第一绝缘图案135的侧壁、第一电极155的侧壁和蚀刻停止层120的上表面(它们被开口220暴露)以及第二绝缘夹层210的上表面上，并且第三电极层可以形成在第一铁电层上以填充间隙230的剩余部分。
例如，可以对第三电极层和第一铁电层进行湿蚀刻工艺，以在间隙230中形成第三电极250和覆盖第三电极250的下表面和上表面以及侧壁的第一铁电图案240。
第二绝缘图案260可以形成在开口220中。
再次参照图1和图2，第三绝缘夹层270可以形成在第二绝缘夹层210和第二绝缘图案260上，接触插塞280可以穿过第二绝缘夹层210和第三绝缘夹层270形成以接触第一导电焊盘200的上表面。
分别在第一导电焊盘200上的多个接触插塞280可以设置在第一方向D1和第二方向D2上以限定接触插塞阵列。接触插塞阵列可以包括设置在第一方向D1上的多个接触插塞列，并且所述多个接触插塞列中的每个或者一个或更多个可以包括设置在第二方向D2上的多个接触插塞280。
第四绝缘夹层290可以形成在第三绝缘夹层270和接触插塞280上，位线300可以穿过第四绝缘夹层290形成以接触接触插塞280的上表面。
在一些示例实施方式中，位线300可以在第一方向D1上延伸，并可以接触接触插塞列中的每个或者一个或更多个中包括的对应的接触插塞280。
通过上述工艺，可以制造3D FeRAM器件。
如上所述，第一栅极绝缘层170可以形成在第一孔160的侧壁上，第二电极182和第一沟道184可以形成在第一栅极绝缘层170的内侧壁上，可以减少或去除第一沟道184的上部以形成第一凹陷，第一导电焊盘200可以形成在第一凹陷中。另外，接触插塞280和位线300可以形成在第一导电焊盘200上。
例如，如果位线300形成在基板100上，在位线300上形成用于形成第一存取晶体管和/或第一电容器结构的层结构，通过蚀刻工艺减少或去除该层结构以形成暴露位线300的孔，并且在该孔中形成沟道，则在蚀刻工艺期间，可能发生未对准，使得孔可能不暴露位线300，因此可能发生在沟道和位线300之间的电连接的故障。
然而，在一些示例实施方式中，在第一孔160中形成第一沟道184和第一导电焊盘200之后，位线300可以形成为通过接触插塞280电连接到沟道184，从而可以减少或消除由于未对准而导致的在第一沟道184和位线300之间的电连接的故障。
此外，第一栅极绝缘层170、第二电极182和第一沟道184可以形成在第一孔160中，从而当与通过相应工艺形成第一栅极绝缘层170、第二电极182和第一沟道184相比时，形成第一栅极绝缘层170、第二电极182和第一沟道184可以相对简单和容易。
图17是示出根据一些示例实施方式的3D FeRAM器件的剖视图，其可以对应于图2。
除了包括第一栅极绝缘层170而不是第一栅极绝缘图案175之外，此3DFeRAM器件可以与图1和图2的器件基本上相同或相似。
参照图17，3D FeRAM器件可以包括在第二电极182的侧壁、第一沟道184的侧壁和第一导电焊盘200的侧壁上在第三方向D3上延伸的第一栅极绝缘层170，而不是在第三方向D3上彼此间隔开的第一栅极绝缘图案175。
此3D FeRAM器件可以通过不去除第一栅极绝缘层170的由间隙230暴露的部分来制造。
由于3D FeRAM器件包括第一栅极绝缘层170而不是第一栅极绝缘图案175，所以第一栅极绝缘层170和第一铁电图案240可以在基本上平行于基板100的上表面的水平方向上堆叠在第二电极182和第三电极250之间。
图18和图19分别是平面图和剖视图，示出根据一些示例实施方式的3DFeRAM器件。
除了一些元件外，此3D FeRAM器件可以与图1和图2中的器件基本上相同或相似。因此，相同的附图标记指代相同的元件，这里省略对其的重复说明。
参照图18和图19，3D FeRAM器件可以包括第二电容器结构、第二存取晶体管、第二填充层370、第二导电焊盘380、接触插塞280和位线300。
第二电容器结构可以包括第四电极315和第五电极330以及在第四电极315和第五电极330之间的第二铁电层320。第四电极315和第五电极330也可以分别被称为第三电容器电极315和第四电容器电极330。
在一些示例实施方式中，第三电容器电极315可以在第二方向D2上延伸，多个第三电容器电极315可以在第三方向D3上彼此间隔开。设置在第三方向D3上的第三电容器电极315可以形成第三电容器电极组，并且多个第三电容器电极组可以通过第二绝缘图案260在第一方向D1上彼此间隔开。
第三电容器电极315可以包括掺有例如n型杂质的多晶硅。
在一些示例实施方式中，第四电容器电极330可以在第三方向D3上延伸穿过第三电容器电极315，多个第四电容器电极330可以在第二方向D2上彼此间隔开。也就是，多个第四电容器电极330可以穿过第三电容器电极组设置在第二方向D2上。
在一些示例实施方式中，第四电容器电极330可以具有柱形，第四电容器电极330的下表面和侧壁可以被第二铁电层320覆盖。在一些示例实施方式中，第四电容器电极330可以包括例如掺有n型杂质的多晶硅、金属、金属氮化物、金属硅化物等。
第二存取晶体管可以包括第一电极155、延伸穿过第一电极155的第二沟道层360以及在第二沟道层360的外侧壁和第一电极155的面对第二沟道层360的侧壁上的第二栅极绝缘层350。第一电极155也可以被称为栅电极155，并可以用作3D FeRAM器件中的字线。
在一些示例实施方式中，第二沟道层360可以具有杯形，并可以接触第四电容器电极330的上表面。另外，第二沟道层360的内侧壁可以接触第二填充层370的侧壁的一部分。
第二导电焊盘380可以接触第二沟道层360的上表面和第二填充层370的上表面，第二导电焊盘380的侧壁可以被第二栅极绝缘层350覆盖。
分别在包括于第二存取晶体管中的第二沟道层360之上和之下的第二导电焊盘380和第四电容器电极330中的每个或者一个或更多个可以用作第二存取晶体管的源极/漏极。
图20至图25是平面图和剖视图，示出根据一些示例实施方式的制造3DFeRAM器件的方法。具体地，图21和图23是平面图，图20、图22和图24-图25分别是沿着相应平面图的线A-A'截取的剖视图。
此方法可以包括与参照图1至图16所示的工艺基本上相同或相似的工艺，因此这里省略对其的重复说明。
参照图20，可以执行与参照图3和图4所示的工艺基本上相同或相似的工艺。
然而，可以形成第四电极层310来代替第一牺牲层140，并且可以不形成第一电极层150和在第一电极层150上的第一绝缘层130。
参照图21和图22，可以执行与参照图5和图6所示的工艺基本上相同或相似的工艺。
然而，第一栅极绝缘层170可以不形成在第一孔160中，第二铁电层320可以形成在第一孔160的侧壁和蚀刻停止层120的由第一孔160暴露的上表面上。
此外，可以在第二铁电层320上形成第五电极330以填充第一孔160的剩余部分。
参照图23和图24，第一电极层150可以形成在第一绝缘层130中的最上面的一个第一绝缘层、第二铁电层320和第五电极330上，第二绝缘夹层210可以形成在第一电极层150上。
可以穿过第二绝缘夹层210和第一电极层150形成第二孔340以暴露第二铁电层320的上表面和第五电极330的上表面，可以在第二孔340的侧壁上形成第二栅极绝缘层350，可以在第二栅极绝缘层350的内侧壁和第五电极330的上表面上形成第二沟道层360。第二填充层370可以形成在第二沟道层360上以填充第二孔340的剩余部分。
参照图25，可以执行与参照图11和图12所示的工艺基本上相同或相似的工艺。
因此，可以减少或去除第二填充层370的上部和第二沟道层360的上部以形成第二凹陷，并且第二导电焊盘380可以形成在第二凹陷中。
在一些示例实施方式中，第二导电焊盘380的下表面可以与第一电极层150的上表面基本上共面。可选地，第二导电焊盘380的下表面可以高于或低于第一电极层150的上表面。
再次参照图18和图19，与参照图13和图14所示的工艺类似，第三绝缘夹层270可以形成在第二绝缘夹层210、第二导电焊盘380和第二栅极绝缘层350上，并且可以执行例如干蚀刻工艺以形成穿过第二绝缘夹层210和第三绝缘夹层270、第一绝缘层130、第四电极层310和第一电极层150的开口220以暴露蚀刻停止层120的上表面。
当开口220形成时，第一绝缘层130、第四电极层310和第一电极层150可以在第一方向D1上分别被分成第一绝缘图案135、第四电极315和第一电极155。
第二绝缘图案260可以形成在开口220中。
可以执行与参照图1和图2所示的工艺基本上相同或相似的工艺。
因此，第五绝缘夹层400可以形成在第三绝缘夹层270和第二绝缘图案260上，接触插塞280可以穿过第三绝缘夹层270和第五绝缘夹层400形成以接触第二导电焊盘380的上表面。
第六绝缘夹层410可以形成在第五绝缘夹层400和接触插塞280上，位线300可以穿过第六绝缘夹层400形成以接触接触插塞280的上表面。
通过上述工艺，可以制造3D FeRAM器件。
图26是示出根据一些示例实施方式的3D FeRAM器件的剖视图，其可以对应于图19。
除了还包括由第五电极330覆盖的第三填充层450之外，此3D FeRAM器件可以与图18和图19的器件基本上相同或相似。
参照图26，第五电极330可以具有杯形而不是柱形，第三填充层450可以形成在由第五电极330限定的空间中。
第三填充层450的下表面和侧壁可以被第五电极330覆盖。第三填充层450可以包括氧化物(例如硅氧化物)和/或绝缘氮化物(例如硅氮化物)。
尽管已经参照本发明构思的一些示例实施方式示出和描述了本发明构思，但是对于本领域普通技术人员将是明显的，可以对其进行形式和细节上的各种修改，而没有背离如所附权利要求阐述的本发明构思的精神和范围。
本申请要求于2022年6月21日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2022-0075431号的优先权，其公开内容通过引用整体地结合于此。
Claims (20)
1.一种三维铁电随机存储器器件，包括：
电容器结构，包括
在基板上的第一电容器电极，所述第一电容器电极在垂直于所述基板的上表面的垂直方向上延伸，
铁电图案，围绕所述第一电容器电极的侧壁，以及
多个第二电容器电极，围绕并接触所述铁电图案的外侧壁，所述多个第二电容器电极在所述垂直方向上彼此间隔开；
存取晶体管，包括
沟道层，在所述第一电容器电极上，
栅极绝缘层，围绕所述沟道层的外侧壁，以及
栅电极，围绕所述栅极绝缘层的外侧壁；
导电焊盘，在所述沟道层上；
接触插塞，在所述导电焊盘上；以及
位线，在所述接触插塞上。
2.根据权利要求1所述的三维铁电随机存储器器件，其中所述栅极绝缘层围绕所述导电焊盘的侧壁。
3.根据权利要求1所述的三维铁电随机存储器器件，其中所述导电焊盘包括掺有杂质的多晶硅。
4.根据权利要求1所述的三维铁电随机存储器器件，还包括填充层，
其中所述沟道层具有杯形，以及
其中所述填充层的下表面和侧壁被所述沟道层覆盖。
5.根据权利要求4所述的三维铁电随机存储器器件，其中所述填充层的上表面高于所述沟道层的最上表面。
6.根据权利要求1所述的三维铁电随机存储器器件，其中所述沟道层的上表面低于所述栅电极的上表面。
7.根据权利要求1所述的三维铁电随机存储器器件，还包括填充层，
其中所述第一电容器电极具有杯形，以及
其中所述填充层的下表面和侧壁被所述第一电容器电极覆盖。
8.根据权利要求1所述的三维铁电随机存储器器件，其中每个所述第二电容器电极在第二方向上延伸，多个所述第二电容器电极在第一方向上在相同的高度彼此间隔开，所述第一方向和所述第二方向平行于所述基板的所述上表面并彼此交叉，以及
其中所述第一电容器电极是在所述第二方向上彼此间隔开的多个第一电容器电极中的一个。
9.根据权利要求8所述的三维铁电随机存储器器件，其中所述位线在所述第一方向上延伸，并且所述位线是在所述第二方向上彼此间隔开的多条位线中的一条，
其中所述导电焊盘是多个导电焊盘中的一个，以及
其中所述多条位线中的每条位线在第一方向上分别电连接到所述多个导电焊盘中的在所述多个第一电容器电极中的相应第一电容器电极上的相应导电焊盘。
10.根据权利要求8所述的三维铁电随机存储器器件，其中所述栅电极在所述第二方向上延伸，并且所述栅电极是在所述第一方向上彼此间隔开的多个栅电极中的一个。
11.一种三维铁电随机存储器器件，包括：
电容器结构，包括
在基板上的多个第一电容器电极，所述多个第一电容器电极在垂直于所述基板的上表面的垂直方向上彼此间隔开，
铁电图案，覆盖每个所述第一电容器电极的上表面、下表面和侧壁，以及
第二电容器电极，在所述垂直方向上延伸穿过所述第一电容器电极；
存取晶体管，包括
沟道，在所述第二电容器电极上，
栅极绝缘层，围绕所述沟道的外侧壁，以及
栅电极，围绕所述栅极绝缘层的外侧壁；
导电焊盘，在所述沟道上；以及
位线，电连接到所述导电焊盘。
12.根据权利要求11所述的三维铁电随机存储器器件，其中所述栅极绝缘层覆盖所述导电焊盘的侧壁。
13.根据权利要求11所述的三维铁电随机存储器器件，还包括填充层，
其中所述第二电容器电极具有杯形，以及
其中所述填充层的侧壁的部分和下表面被所述第二电容器电极覆盖。
14.根据权利要求13所述的三维铁电随机存储器器件，其中所述填充层的所述侧壁的另一部分被所述沟道围绕。
15.根据权利要求14所述的三维铁电随机存储器器件，其中所述沟道具有环形。
16.根据权利要求11所述的三维铁电随机存储器器件，其中所述第二电容器电极包括掺杂的多晶硅，所述沟道包括未掺杂的多晶硅。
17.根据权利要求11所述的三维铁电随机存储器器件，其中所述栅极绝缘层在所述垂直方向上延伸，并且在所述第二电容器电极和所述铁电图案之间。
18.一种三维铁电随机存储器器件，包括：
在基板上的多个第一电容器电极，所述多个第一电容器电极在垂直于所述基板的上表面的垂直方向上彼此间隔开；
第二电容器电极，在所述垂直方向上延伸穿过所述多个第一电容器电极；
铁电图案，在所述第二电容器电极的侧壁上，所述铁电图案接触所述多个第一电容器电极的侧壁；
栅电极，在所述多个第一电容器电极中的最上面的一个上；
沟道层，延伸穿过所述栅电极并接触所述第二电容器电极的上表面，所述沟道层具有杯形；
填充层，包括侧壁和下表面，所述填充层的所述侧壁和所述下表面被所述沟道层覆盖；
导电焊盘，接触所述沟道层的上表面和所述填充层的上表面；
栅极绝缘层，围绕所述沟道层的外侧壁和所述导电焊盘的侧壁，所述栅极绝缘层接触所述栅电极的侧壁；
接触插塞，在所述导电焊盘上；以及
位线，在所述接触插塞上。
19.根据权利要求18所述的三维铁电随机存储器器件，其中所述多个第一电容器电极中的每个和所述栅电极在平行于所述基板的所述上表面的第二方向上延伸，以及
其中所述第二电容器电极是在所述第二方向上彼此间隔开的多个第二电容器电极中的一个。
20.根据权利要求19所述的三维铁电随机存储器器件，其中：
所述栅电极是在平行于所述基板的所述上表面并与所述第二方向交叉的第一方向上彼此间隔开的多个栅电极中的一个，
所述多个第一电容器电极形成第一电容器电极组，并且所述第一电容器电极组是在所述第一方向上彼此间隔开的多个第一电容器电极组中的一个，以及
所述位线在所述第一方向上延伸，并接触所述接触插塞的上表面。
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