KR20240070039A - 3차원 강유전체 메모리 장치 - Google Patents

3차원 강유전체 메모리 장치 Download PDF

Info

Publication number
KR20240070039A
KR20240070039A KR1020220151365A KR20220151365A KR20240070039A KR 20240070039 A KR20240070039 A KR 20240070039A KR 1020220151365 A KR1020220151365 A KR 1020220151365A KR 20220151365 A KR20220151365 A KR 20220151365A KR 20240070039 A KR20240070039 A KR 20240070039A
Authority
KR
South Korea
Prior art keywords
pattern
channel
memory device
ferroelectric memory
substrate
Prior art date
Application number
KR1020220151365A
Other languages
English (en)
Inventor
이경환
김용석
하대원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220151365A priority Critical patent/KR20240070039A/ko
Priority to US18/235,000 priority patent/US20240164108A1/en
Priority to CN202311409969.XA priority patent/CN118042845A/zh
Publication of KR20240070039A publication Critical patent/KR20240070039A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 강유전체 메모리 장치는, 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 채널; 상기 채널의 측벽을 둘러싸며, 상기 기판 상면에 평행한 수평 방향으로 적층된 게이트 절연 패턴 및 도전 패턴; 상기 도전 패턴의 외측벽 일부에 접촉하는 강유전체 패턴; 상기 강유전체 패턴에 접촉하는 게이트 전극; 및 상기 채널의 하면 및 상면에 각각 접촉하는 제1 및 제2 소스/드레인 패턴들을 포함할 수 있다.

Description

3차원 강유전체 메모리 장치{3D FERROELECTRIC MEMORY DEVICES}
본 발명은 3차원 강유전체 메모리 장치에 관한 것이다.
디램 장치에 비해서 구조가 간단하지만 플래시 메모리 장치와 같이 불휘발성 특징을 갖는 메모리 장치로서 강유전체 메모리(Ferroelectric Random Access Memory: FeRAM) 장치 혹은 강유전체 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor: FeFET)가 사용되고 있다. 또한, 최근에는 고집적도를 구현하기 위하여, 3차원 FeRAM 혹은 3차원 FeFET이 개발되고 있다. 상기 3차원 FeRAM 혹은 3차원 FeFET의 전기적 특성을 향상시키기 위한 새로운 방법들이 요구된다.
본 발명의 과제는 개선된 전기적 특성을 갖는 3차원 강유전체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는, 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 채널; 상기 채널의 측벽을 둘러싸며, 상기 기판 상면에 평행한 수평 방향으로 적층된 게이트 절연 패턴 및 도전 패턴; 상기 도전 패턴의 외측벽 일부에 접촉하는 강유전체 패턴; 상기 강유전체 패턴에 접촉하는 게이트 전극; 및 상기 채널의 하면 및 상면에 각각 접촉하는 제1 및 제2 소스/드레인 패턴들을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는, 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 채널; 상기 기판 상면에 평행한 수평 방향을 따라 상기 채널의 측벽으로부터 순차적으로 적층된 게이트 절연 패턴, 도전 패턴, 강유전체 패턴 및 게이트 전극; 및 상기 채널의 하면 및 상면에 각각 접촉하는 제1 및 제2 소스/드레인 패턴들을 포함할 수 있으며, 상기 채널과 상기 도전 패턴 사이에 형성되어 이들에 공통적으로 접촉하는 상기 게이트 절연 패턴 부분의 면적은 상기 도전 패턴과 상기 게이트 전극 사이에 형성되어 이들에 공통적으로 접촉하는 상기 강유전체 패턴 부분의 면적보다 클 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는, 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 비트 라인; 상기 비트 라인의 상면에 접촉하는 제1 소스/드레인 패턴; 상기 제1 소스/드레인 패턴의 상면에 접촉하며, 상기 기판 상면에 수직한 수직 방향으로 연장된 채널; 상기 채널의 측벽을 둘러싸며, 상기 기판 상면에 평행한 수평 방향으로 적층된 게이트 절연 패턴 및 도전 패턴; 상기 도전 패턴의 외측벽 일부에 접촉하는 강유전체 패턴; 상기 강유전체 패턴에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 워드 라인; 상기 채널의 상면에 접촉하는 제2 소스/드레인 패턴; 및 상기 제2 소스/드레인 패턴의 상면에 접촉하며, 상기 제1 방향으로 연장된 소스 라인을 포함할 수 있다.
예시적인 실시예들에 따른 3차원 강유전체 메모리 장치는 향상된 메모리 윈도우를 가질 수 있으며, 또한 이에 포함된 게이트 절연 패턴은 개선된 내구성을 가질 수 있다.
도 1 내지 도 3은 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도이다.
도 4는 강유전체 패턴의 면적에 대한 제1 게이트 절연 패턴의 면적의 비율에 따른 분극 이력 곡선 그래프이다.
도 5, 7, 9, 11, 13, 15, 17 및 19는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 6, 8, 10, 12, 14, 16, 18 및 20은 각각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 21 및 22는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 23은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다.
도 24 및 25는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 26 및 27은 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 28 및 30은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 29, 31 및 32는 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 33은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도이고, 도 35 및 36은 상기 3차원 강유전체 메모리 장치의 단면도들이다.
도 37은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다.
도 38은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판의 상면에 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 수직 방향을 제1 방향(D1)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도 1 내지 도 3은 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 사시도, 평면도 및 단면도이다. 이때, 도 2b는 도 2a의 X 영역에 대한 확대 평면도이고, 도 3b는 도 3a의 확대 단면도이다. 다만 도 2b에는 설명의 편의를 위해서, 제2 소스/드레인 패턴(220), 제4 및 제5 층간 절연막들(290, 310) 및 제3 배선(320)은 도시되어 있지 않다.
또한 도면의 복잡성을 회피하기 위해서, 상기 사시도에는 일부 구성 요소들이 생략되어 있으며, 상기 사시도는 투명한 스타일로 작성되어 있다. 한편, 제2 소스/드레인 패턴(220)을 도시하기 위하여, 이를 커버하는 제1 게이트 절연 패턴(190) 및 도전 패턴(180)의 상부가 삭제되어 도시된 바, 보다 정확한 이들의 위치 관계에 대해서는 도 3을 참조할 수 있다.
도 1 내지 도 3을 참조하면, 상기 3차원 강유전체 메모리 장치는 제1 기판(100) 상에 형성된 제1 배선(120), 제2 배선(270), 강유전체 패턴(265), 도전 패턴(180), 제1 게이트 절연 패턴(190), 제1 채널(210), 제1 소스/드레인 패턴(200), 제2 소스/드레인 패턴(220), 제3 배선(320) 및 제1 콘택 플러그(300)를 포함할 수 있다.
또한, 상기 3차원 강유전체 메모리 장치는 제1 내지 제5 층간 절연막들(110, 130, 150, 290, 310), 및 제1 및 제2 절연 패턴들(145, 280)을 더 포함할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 도시하지는 않았으나, 제1 기판(100) 상에는 각종 회로 소자들, 예를 들어, 트랜지스터, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다.
제1 배선(120)은 제1 층간 절연막(110)의 상부를 관통할 수 있다. 예시적인 실시예들에 있어서, 제1 배선(120)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배선(120)은 상기 3차원 강유전체 메모리 장치의 비트 라인 역할을 수행할 수 있다.
제2 층간 절연막(130)은 제1 층간 절연막(110) 및 제1 배선(120) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 절연 패턴(145)은 제2 층간 절연막(130) 상에 형성될 수 있으며, 제2 방향(D2)으로 연장될 수 있다. 제1 절연 패턴(145)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제2 배선(270)은 제2 층간 절연막(130) 상에서 제1 절연 패턴(145)의 제1 방향(D1)으로의 각 양 측들에 형성되어 제2 방향(D2)으로 연장될 수 있으며, 제2 배선(270)의 상하면 및 제1 절연 패턴(145)의 측벽에 대향하는 측벽은 강유전체 패턴(265)에 의해 커버될 수 있다. 이에 따라, 강유전체 패턴(265)은 제1 절연 패턴(145)의 상기 측벽에 접촉할 수 있다. 또한, 가유전체 패턴(265)의 상면 및 하면은 각각 제1 절연 패턴(145)의 상면 및 하면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 배선(270)은 상기 3차원 강유전체 메모리 장치의 워드 라인 역할을 수행할 수 있다. 제2 배선(270)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
강유전체 패턴(265)은 예를 들어, 하프늄 산화물(HfO)에 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 가돌리늄(Gd), 란타넘(La), 스칸듐(Sc), 스트론튬(Sr) 등이 도핑된 물질을 포함할 수 있다. 일 실시예에 있어서, 강유전체 패턴(265)은 각각이 상기 물질들 중 일부를 포함하는 복수의 패턴들이 적층된 구조를 가질 수 있다. 다른 실시예에 있어서, 강유전체 패턴(265)은 상기 물질들 중 일부를 포함하는 제1 패턴, 및 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함하는 제2 패턴이 적층된 구조를 가질 수도 있다.
제1 절연 패턴(145) 및 강유전체 패턴(265) 상에는 제3 층간 절연막(150)이 형성될 수 있다. 제3 층간 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 절연 패턴(280)은 제3 층간 절연막(150), 강유전체 패턴(265), 제2 배선(270) 및 제2 층간 절연막(130)의 상부를 관통하여 제2 방향(D2)으로 연장될 수 있다. 이에 따라, 제2 배선(270) 및 강유전체 패턴(265)은 제2 절연 패턴(280)에 의해서 제1 방향(D1)으로 분리될 수 있다. 제2 절연 패턴(280)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 층간 절연막(150), 제1 절연 패턴(145) 및 제2 층간 절연막(130)의 상부를 관통하는 필라(pillar) 구조물이 형성될 수 있다. 이에 따라, 상기 필라 구조물은 제1 절연 패턴(145)의 측벽에 접촉할 수 있다.
한편, 상기 필라 구조물은 제2 방향(D2)으로 연장되는 제2 배선(270)도 부분적으로 관통할 수 있으며, 상기 필라 구조물에 대향하는 제2 배선(270)의 측벽은 강유전체 패턴(265)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 필라 구조물은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 필라 구조물들은 제2 방향(D2)을 따라 지그재그 패턴으로 배치될 수 있다. 다른 실시예에 있어서, 상기 필라 구조물들은 각 제1 및 제2 방향들(D1, D2)을 따라 일정한 간격으로 일직선 상에 배치될 수도 있다.
상기 필라 구조물은 상부에서 보았을 때, 원형, 타원형, 다각형, 혹은 꼭짓점이 라운드진 다각형 등의 형상을 가질 수 있다.
상기 필라 구조물은 제3 방향(D3)으로 연장된 제1 채널(210), 제1 채널(210)의 상부에 형성된 제2 소스/드레인 패턴(220), 제1 채널(210) 및 제2 소스/드레인 패턴(220)의 측벽을 커버하는 제1 게이트 절연 패턴(190), 및 제1 게이트 절연 패턴(190)의 측벽을 커버하는 도전 패턴(180)을 포함할 수 있다. 이에 따라, 각 제1 채널(210) 및 제2 소스/드레인 패턴(220)은 예를 들어, 원기둥, 타원 기둥, 다각 기둥 등의 형상을 가질 수 있으며, 각 제1 게이트 절연 패턴(190) 및 도전 패턴(180)은 가운데가 빈 실린더 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 채널(210)은 예를 들어, 폴리실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 다른 실시예들에 있어서, 제1 채널(210)은 예를 들어, IGZO, Sn-IGZO, IWO, CuS2, CuSe2, WSe2, IZO, ZTO, YZO 등과 같은 산화물 반도체 물질을 포함할 수 있다.
제2 소스/드레인 패턴(220)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 도핑된 폴리실리콘, 혹은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 게이트 절연 패턴(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 도전 패턴(180)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
한편, 제1 소스/드레인 패턴(200)은 제2 층간 절연막(130)을 관통하여 제1 채널(210)의 하면에 접촉할 수 있으며, 제1 채널(210)과 유사하게 예를 들어, 원기둥, 타원 기둥, 다각 기둥 등의 형상을 가질 수 있다. 제1 소스/드레인 패턴(200)은 제2 소스/드레인 패턴(220)과 유사하게, 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 도핑된 폴리실리콘, 혹은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제4 층간 절연막(290)은 제3 층간 절연막(150), 제2 절연 패턴(280) 및 상기 필라 구조물 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(300)는 제4 층간 절연막(290)을 관통하여 제2 소스/드레인 패턴(220)의 상면에 접촉할 수 있다. 제1 콘택 플러그(300)는 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제5 층간 절연막(310)은 제4 층간 절연막(290) 및 제1 콘택 플러그(300) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 배선(320)은 제5 층간 절연막(310)을 관통하여 제1 방향(D1)으로 연장될 수 있으며, 제1 콘택 플러그(300)의 상면에 접촉할 수 있다. 또한, 제3 배선(320)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 배선(320)은 상기 3차원 강유전체 메모리 장치의 소스 라인 역할을 수행할 수 있다.
제3 배선(320)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 2b 및 도 3b를 참조하면, 상기 반도체 장치에서 워드 라인, 즉 게이트 전극 역할을 수행하는 제2 배선(270)과 도전 패턴(180) 사이에 형성되어 이들에 접촉하는 강유전체 패턴(265)은 상기 수평 방향으로 제1 폭(W1)을 가지며 상기 수직 방향으로 제1 높이(H1)를 가질 수 있다. 한편, 도전 패턴(180)과 제1 채널(210) 사이에 형성된 제1 게이트 절연 패턴(190)은 상기 수평 방향으로 제2 폭(W2)을 가지며 상기 수직 방향으로 제2 높이(H2)를 가질 수 있다.
이때, 강유전체 패턴(265)은 도전 패턴(180)의 측벽 일부에만 접촉하므로, 제1 채널(210)의 측벽 전체를 둘러싸는 제1 게이트 절연 패턴(190)의 제2 폭(W2)은 강유전체 패턴(265)의 제1 폭(W1)보다 클 수 있다. 또한, 제2 배선(270)의 상기 수직 방향으로의 길이가 도전 패턴(180)의 상기 수직 방향으로의 길이보다 작으므로, 제1 게이트 절연 패턴(190)의 제2 높이(H2)는 강유전체 패턴(265)의 제1 높이(H1)보다 클 수 있다.
이에 따라, 도전 패턴(180)과 제1 채널(210) 사이에 형성된 제1 게이트 절연 패턴(190) 부분의 면적은 제2 배선(270)과 도전 패턴(180) 사이에 형성된 강유전체 패턴(265) 부분의 면적보다 클 수 있으며, 제1 채널(210), 제1 게이트 절연 패턴(190) 및 도전 패턴(180)으로 구성되는 제2 커패시터의 전기 용량은 제2 배선(270), 강유전체 패턴(265) 및 제2 도전 패턴(180)으로 구성되는 제1 커패시터의 전기 용량보다 클 수 있다.
따라서, 제2 배선(270)에 전압이 인가되는 경우, 상기 제1 및 제2 커패시터들은 직렬 연결되어 있으므로, 상기 제2 커패시터에 비해 상기 제1 커패시터에 인가되는 전압이 더 클 수 있다. 결국, 상기 제2 커패시터에 포함된 강유전체 패턴(265)에 걸리는 전기장 세기가 증가하여 스위칭 효율이 증가할 수 있으며, 상기 제1 커패시터에 포함된 제1 게이트 절연 패턴(190)에 걸리는 전기장 세기가 감소하여 이의 내구성(endurance)이 증가할 수 있다.
도 4는 강유전체 패턴(265)의 면적에 대한 제1 게이트 절연 패턴(190)의 면적의 비율에 따른 분극 이력 곡선 그래프이다.
도 4에서 상기 제2 커패시터에 포함된 강유전체 패턴(265)의 면적(AF)에 대한 상기 제1 커패시터에 포함된 제1 게이트 절연 패턴(190)의 면적(AI)이 점차 증가할수록 메모리 윈도우가 증가함을 알 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치에서, 상기 제2 커패시터에 포함된 제1 게이트 절연 패턴(190)의 면적이 상기 제1 커패시터에 포함된 강유전체 패턴(265)의 면적보다 크므로, 향상된 메모리 윈도우를 가질 수 있으며, 또한 제1 게이트 절연 패턴(190)은 개선된 내구성을 가질 수 있다.
도 5, 7, 9, 11, 13, 15, 17 및 19는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 6, 8, 10, 12, 14, 16, 18 및 20은 각각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 5 및 6을 참조하면, 제1 기판(100) 상에 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110)의 상부를 부분적으로 제거하여 트렌치를 형성한 후, 상기 트렌치 내에 제1 배선(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(120)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배선(120)은 상기 3차원 강유전체 메모리 장치의 비트 라인 역할을 수행할 수 있다.
이와는 달리, 제1 기판(100) 상에 제1 층간 절연막(110) 및 제1 배선막을 순차적으로 적층하고, 상기 제1 배선막을 패터닝하여 제1 배선(120)을 형성한 후, 제1 배선(120)의 측벽을 커버하는 층간 절연 패턴을 제1 기판(100) 상에 형성할 수도 있다.
도시하지는 않았으나, 제1 기판(100) 상에는 각종 회로 소자들, 예를 들어, 트랜지스터, 콘택 플러그, 배선 등이 형성될 수 있으며, 이들은 제1 층간 절연막(110)에 의해 커버될 수 있다.
도 7 및 8을 참조하면, 제1 층간 절연막(110) 및 제1 배선(120) 상에 제2 층간 절연막(130), 제1 희생막(140) 및 제3 층간 절연막(150)을 순차적으로 적층한 후, 제3 층간 절연막(150), 제1 희생막(140), 및 제2 층간 절연막(130)의 상부를 관통하는 제1 개구를 형성하고, 상기 제1 개구 내에 제2 희생막(160)을 형성할 수 있다.
제1 희생막(140)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 제2 희생막(160)은 예를 들어, 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 희생막(160)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제3 층간 절연막(150), 제1 희생막(140), 및 제2 층간 절연막(130)의 상부를 관통하는 제2 개구(170)를 형성할 수 있다.
제2 개구(170)는 상부에서 보았을 때, 예를 들어, 원형, 타원형, 다각형, 꼭짓점이 라운드진 다각형 등의 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 개구(170)는 제1 방향(D1)으로 서로 이웃하는 제2 희생막들(160) 사이에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 제2 개구들(170)은 제2 방향(D2)을 따라 지그재그 패턴으로 배치될 수 있으며, 이것이 도 7에 도시되어 있다. 이와는 달리, 제2 개구들(170)은 각 제1 및 제2 방향들(D1, D2)을 따라 일정한 간격으로 일직선 상에 배치될 수도 있다.
한편, 상기 제1 개구 및 제2 개구(170)는 동일한 식각 공정을 통해 형성될 수도 있다.
도 9 및 10을 참조하면, 제2 개구(170)의 측벽 및 저면, 및 제3 층간 절연막(150) 및 제2 희생막(160)의 상면에 도전막을 형성한 후, 이에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 제2 개구(170)의 측벽에 도전 패턴(180)을 형성할 수 있다.
이후, 제2 개구(170)의 저면, 도전 패턴(180)의 내측벽 및 상면, 및 제3 층간 절연막(150) 및 제2 희생막(160)의 상면에 제1 게이트 절연막을 형성한 후, 이에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 도전 패턴(180)의 내측벽에 제1 게이트 절연 패턴(190)을 형성할 수 있다.
이에 따라, 각 도전 패턴(180) 및 제1 게이트 절연 패턴(190)은 내부가 빈 실린더 형상을 가질 수 있다.
도 11 및 12를 참조하면, 제2 개구(170)의 아래에 형성된 제2 층간 절연막(130) 부분을 식각 공정을 통해 제거하여 제1 배선(120)의 상면을 노출시키는 제3 개구를 형성한 후, 상기 제3 개구 내에 제1 소스/드레인 패턴(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구는 상부의 제2 개구(170)에 대응하는 형상을 가질 수 있으며, 또한 제2 개구들(170)과 동일한 배치를 갖도록 복수 개로 형성될 수 있다.
제1 소스/드레인 패턴(200)은 상기 제3 개구 및 제2 개구(170)를 채우는 제1 소스/드레인 막을 상기 노출된 제1 배선(120) 상면, 및 제1 게이트 절연 패턴(190), 도전 패턴(180), 제3 층간 절연막(150) 및 제2 희생막(160)의 상면에 형성한 후, 제3 층간 절연막(150)의 상면이 노출될 때까지 상기 제1 소스/드레인 막을 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 평탄화한 후, 제2 개구(170) 내에 형성된 상기 제1 소스/드레인 막을 예를 들어, 에치 백 공정을 통해 제거함으로써 형성될 수 있다.
이에 따라, 제1 소스/드레인 패턴(200)은 상기 제3 개구의 형상에 대응하는 형상을 가질 수 있으며, 상기 제3 개구들과 동일한 배치를 갖도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 패턴(200)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 도핑된 폴리실리콘, 혹은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 13 및 14를 참조하면, 제2 개구(170) 내에 제1 채널(210)을 형성한 후, 제1 채널(210)의 상부에 불순물을 도핑하여 제2 소스/드레인 패턴(220)을 형성할 수 있다.
제1 채널(210)은 제2 개구(170)를 채우는 제1 채널막을 제1 소스/드레인 패턴(200), 제1 게이트 절연 패턴(190), 도전 패턴(180), 제3 층간 절연막(150) 및 제2 희생막(160) 상에 형성한 후, 제3 층간 절연막(150)의 상면이 노출될 때까지 상기 제1 채널막을 예를 들어, CMP 공정을 통해 평탄화함으로써 형성될 수 있다. 제1 채널(210)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이에 따라, 제1 채널(210)은 제2 개구(170)에 대응하는 형상을 가질 수 있으며, 또한 제2 개구들(170)과 동일한 배치를 갖도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 패턴(220)은 예를 들어, 이온 주입 공정을 수행하여 폴리실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 제1 채널(210)의 상부에 불순물을 주입함으로써 형성될 수 있다. 이에 따라, 제2 소/드레인 패턴(220)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 도핑된 폴리실리콘, 혹은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다.
다른 실시예들에 있어서, 제2 소스/드레인 패턴(220)은 제1 채널(210)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스를 채우도록 형성될 수도 있다. 이때, 제2 소스/드레인 패턴(220)은 예를 들어, 산화물 반도체 물질을 포함할 수 있다.
제2 소스/드레인 패턴(220)은 제1 채널(210)에 대응하는 형상을 가질 수 있으며, 또한 제1 채널들(210)과 동일한 배치를 갖도록 복수 개로 형성될 수 있다.
도 15 및 16을 참조하면, 제2 희생막(160)을 제거하여 제4 개구(240)를 형성한 후, 제4 개구(240)에 인접한 제1 희생막(140) 부분을 제거하여 도전 패턴(180)의 외측벽 일부를 노출시키는 갭(250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 갭(250)은 제1 희생막(140)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있으며, 제4 개구(240)로부터 제1 방향(D1)으로 일정한 거리만큼 이격된 제1 희생막(140) 부분이 제거되어 형성될 수 있다. 상기 습식 식각 공정에 의해 제1 희생막(140)이 모두 제거되지는 않고 제1 절연 패턴(145)으로 잔류할 수 있으며, 이에 따라 갭(250)에 의해 도전 패턴(180) 외측벽이 전면적으로 노출되지는 않고 부분적으로만 노출될 수 있다.
도 17 및 18을 참조하면, 제4 개구(240) 및 갭(250)의 내벽, 및 제2 소스/드레인 패턴(220), 제1 게이트 절연 패턴(190), 도전 패턴(180) 및 제3 층간 절연막(150)의 상면에 강유전체 막(260)을 형성할 수 있다.
예시적인 실시예들에 있어서, 강유전체 막(260)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있으며, 이에 따라 일정한 두께로 형성될 수 있다.
한편, 강유전체 막(260)은 갭(250)에 의해 노출된 상기 도전 패턴(180)의 외측벽 일부에 접촉하도록 형성될 수 있다.
도 19 및 20을 참조하면, 갭(250)을 채우는 제2 배선막을 강유전체 막(260) 상에 형성하고, 이에 대해 예를 들어, 습식 식각 공정을 수행하여 갭(250) 내부에 제2 배선(270)을 형성할 수 있다.
상기 습식 식각 공정 시, 제2 소스/드레인 패턴(220), 제1 게이트 절연 패턴(190), 도전 패턴(180) 및 제3 층간 절연막(150)의 상면, 및 제4 개구(240)의 측벽 및 저면에 형성된 강유전체 막(260) 부분도 함께 제거될 수 있다. 이에 따라, 갭(250)의 내벽, 도전 패턴(180)의 외측벽 일부 및 제1 절연 패턴(145)의 측벽에 접촉하며, 제2 배선(270)의 상하면 및 도전 패턴(180)의 측벽에 대향하는 일 측벽을 커버하는 강유전체 패턴(265)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 배선(270)은 제4 개구(240)의 각 양 측들에서 제2 방향(D2)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제2 배선(270)은 상기 3차원 강유전체 메모리 장치의 워드 라인 역할을 수행할 수 있다.
이후, 제4 개구(240)를 채우는 제2 절연막을 제2 층간 절연막(130), 제2 소스/드레인 패턴(220), 제1 게이트 절연 패턴(190), 도전 패턴(180) 및 제3 층간 절연막(150) 상에 형성한 후, 제3 층간 절연막(150)의 상면이 노출될 때까지 상기 제2 절연막에 대해 평탄화 공정을 수행함으로써, 제4 개구(240) 내에 제2 절연 패턴(280)을 형성할 수 있다.
제4 개구(240)에 대응하여, 제2 절연 패턴(280)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
다시 도 1 내지 도 3을 참조하면, 제2 소스/드레인 패턴(220), 제1 게이트 절연 패턴(190), 도전 패턴(180), 제3 층간 절연막(150) 및 제2 절연 패턴(280) 상에 제4 층간 절연막(290)을 형성하고, 이를 관통하여 제2 소스/드레인 패턴(220)의 상면에 접촉하는 제1 콘택 플러그(300)를 형성할 수 있다.
제1 콘택 플러그(300)는 상부에서 보았을 때, 예를 들어, 원형, 타원형, 다각형, 꼭짓점이 라운드진 다각형 등의 형상을 가질 수 있으며, 제2 소스/드레인 패턴들(220)과 동일한 배치를 갖도록 복수 개로 형성될 수 있다.
이후, 제4 층간 절연막(290) 및 제1 콘택 플러그(300) 상에 제5 층간 절연막(310)을 형성하고, 이를 관통하여 제1 콘택 플러그(300)를 노출시키는 제5 개구를 형성한 후, 상기 제5 개구 내에 제3 배선(320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 배선(320)은 제1 방향(D1)으로 연장되어, 제1 방향(D1)으로 배치된 제1 콘택 플러그들(300)의 상면에 공통적으로 접촉할 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라 예시적인 실시예들에 있어서, 각 제3 배선들(320)의 적어도 일부는 대응하는 제1 배선(120)과 제3 방향(D3)을 따라 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제3 배선(320)은 상기 3차원 강유전체 메모리 장치의 소스 라인 역할을 수행할 수 있다.
전술한 공정들을 수행함으로써, 상기 3차원 강유전체 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제2 층간 절연막(130), 제1 희생막(140) 및 제3 층간 절연막(150)을 제3 방향(D3)을 따라 순차적으로 적층하고, 이들을 부분적으로 관통하는 제2 희생막(160) 및 제2 개구(170)를 형성한 후, 제2 개구(170) 내에 도전 패턴(180), 제1 게이트 절연 패턴(190) 및 제1 채널(210)을 형성할 수 있다. 이후, 제2 희생막(160)을 제거하여 제4 개구(240)를 형성하고, 제4 개구(240)에 인접한 제1 희생막(140) 부분을 제거하여 도전 패턴(180)의 외측벽 일부를 노출시키는 갭(250)을 형성한 후, 갭(250) 내에 상기 노출된 도전 패턴(180)의 외측벽 부분에 접촉하는 강유전체 패턴(265)을 형성하고, 이에 의해 상하면 및 일 측벽이 커버되는 제2 배선(270)을 형성할 수 있다.
이에 따라, 상기 3차원 강유전체 메모리 장치에서, 제2 배선(270) 및 도전 패턴(180)에 사이에 형성되어 이들에 공통적으로 접촉하는 강유전체 패턴(265)의 면적에 비해서, 도전 패턴(180) 및 제1 채널(210) 사이에 형성되어 이들에 공통적으로 접촉하는 제1 게이트 절연 패턴(190)의 면적이 큰 구조를 갖도록 제조될 수 있다.
도 21 및 22는 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도로서, 각각 도 2a 및 3a에 대응하는 도면들이다.
상기 3차원 강유전체 메모리 장치는 제1 채널 대신에 제2 채널을 포함하고, 충전 패턴을 더 포함하는 것을 제외하고는, 도 1 내지 도 3을 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 21 및 22를 참조하면, 상기 필라 구조물은 제3 방향(D3)으로 연장된 충전 패턴(350)을 더 포함할 수 있으며, 충전 패턴(350)의 측벽을 커버하는 제2 채널(212)이 형성될 수 있다.
즉, 제2 채널(212)은 가운데가 빈 실린더 형상을 가질 수 있으며, 충전 패턴(350)을 둘러쌀 수 있다. 충전 패턴(350)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 23은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도로서, 도 3a에 대응하는 도면이다.
상기 3차원 강유전체 메모리 장치는 제1 채널 대신에 제3 및 제4 채널들을 포함하고, 또한 충전 패턴을 더 포함하는 것을 제외하고는, 도 1 내지 도 3을 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 23을 참조하면, 상기 필라 구조물은 제3 방향(D3)으로 연장된 충전 패턴(350)을 더 포함할 수 있으며, 충전 패턴(350)의 저면 및 측벽은 제3 채널(214)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제3 채널(214)은 컵 형상을 가질 수 있다.
한편, 충전 패턴(350) 및 제3 채널(214)의 상면에는 제4 채널(216)이 형성될 수 있으며, 제2 소스/드레인 패턴(220)의 저면 및 측벽은 제4 채널(216)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제4 채널(216)은 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 채널들(214, 216)은 예를 들어, MoS2, MoSe2, WS2 등과 같은 2차원 물질을 포함할 수 있다.
도 24 및 25는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
상기 방법은 도 5 내지 도 20 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 24를 참조하면, 도 5 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제2 개구(170)의 저면 및 측벽, 및 제1 게이트 절연 패턴(190), 도전 패턴(180), 제3 층간 절연막(150) 및 제2 희생막(160)의 상면에 제3 채널막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 채널막은 2차원 물질을 포함할 수 있다.
이후, 상기 제3 채널막 상에 충전막을 형성하고, 상기 충전막 및 상기 제2 채널막에 대한 평탄화 공정을 수행하여, 제2 개구(170) 내에 각각 충전 패턴(350) 및 제3 채널(214)을 형성할 수 있다.
도 25를 참조하면, 예를 들어, 에치 백 공정을 수행하여 충전 패턴(350) 및 제3 채널(214)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스의 저면 및 측벽, 및 제1 게이트 절연 패턴(190), 도전 패턴(180), 제3 층간 절연막(150) 및 제2 희생막(160)의 상면에 제4 채널막을 형성한 후, 상기 제4 채널막 상에 상기 제2 리세스의 나머지 부분을 채우는 제2 소스/드레인 막을 형성할 수 있다.
이후, 상기 제2 소스/드레인 막 및 상기 제4 채널막에 대해 평탄화 공정을 수행하여, 상기 제2 리세스 내에 각각 제2 소스/드레인 패턴(220) 및 제4 채널(216)을 형성할 수 있다. 이때, 제4 채널(216)은 제2 소스/드레인 패턴(220)의 저면 및 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 제4 채널(216)은 2차원 물질을 포함할 수 있다.
이후, 도 15 내지 도 20 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 3차원 강유전체 메모리 장치를 제조할 수 있다.
도 26 및 27은 각각 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도 및 단면도로서, 도 2a 및 3a에 각각 대응하는 도면들이다.
상기 3차원 강유전체 메모리 장치는 제1 소스/드레인 패턴 대신에 제3 소스/드레인 패턴을 포함하는 것을 제외하고는, 도 1 내지 도 3을 참조로 설명한 3차원 강유전체 메모리 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 26 및 27을 참조하면, 제1 배선(120) 상에는 제3 소스/드레인 패턴(205)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 소스/드레인 패턴(205)은 제1 배선(120) 상에서 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 이와는 달리, 제3 소스/드레인 패턴(205)은 제1 배선(120) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수도 있다.
제3 소스/드레인 패턴(205)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 도핑된 폴리실리콘, 혹은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 제1 배선(120) 및 제3 소스/드레인 패턴(205)의 측벽은 제1 층간 절연막(110) 상에 형성된 제6 층간 절연 패턴(400, 도 28 참조)에 의해 커버될 수 있으며, 제6 층간 절연 패턴(400) 및 제3 소스/드레인 패턴(205) 상에는 식각 저지막(410)이 추가적으로 형성될 수 있다. 이때, 제1 채널(210)은 식각 저지막(410)을 관통하여 제3 소스/드레인 패턴(205)의 상면에 접촉할 수 있다.
제6 층간 절연 패턴(400)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 식각 저지막(410)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도 28 및 30은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 29, 31 및 32는 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 방법은 도 5 내지 도 20 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 28 및 29를 참조하면, 제1 기판(100) 상에 제1 층간 절연막(110), 제1 배선막 및 제3 소스/드레인 막을 순차적으로 적층하고, 상기 제3 소스/드레인 막 및 상기 제1 배선막을 패터닝하여 각각 제1 방향(D1)으로 연장된 제1 배선(120) 및 제3 소스/드레인 패턴(205)을 형성할 수 있다.
이후, 제1 배선(120) 및 제3 소스/드레인 패턴(205)의 측벽을 커버하는 제6 층간 절연 패턴(400)을 형성하고, 제6 층간 절연 패턴(400) 및 제3 소스/드레인 패턴(205) 상에 식각 저지막(410)을 형성할 수 있다.
도 30 및 31을 참조하면, 도 7 및 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 식각 저지막(410) 상에 제2 층간 절연막(130), 제1 희생막(140) 및 제3 층간 절연막(150)을 순차적으로 적층한 후, 제3 층간 절연막(150), 제1 희생막(140), 및 제2 층간 절연막(130)의 상부를 관통하는 제2 희생막(160)을 형성할 수 있다.
이후, 제3 층간 절연막(150), 제1 희생막(140), 제2 층간 절연막(130) 및 식각 저지막(410)을 관통하여 제3 소스/드레인 패턴(205)의 상면을 노출시키는 제6 개구(175)를 형성할 수 있다.
도 32를 참조하면, 도 9 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제6 개구(175) 내에 도전 패턴(180), 제1 게이트 절연 패턴(190), 제1 채널(210) 및 제2 소스/드레인 패턴(220)을 형성할 수 있다.
이때, 제1 채널(210)의 하면은 제2 소스/드레인 패턴(220)의 상면에 접촉할 수 있다.
다시 도 26 및 27을 참조하면, 도 15 내지 도 20 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 3차원 강유전체 메모리 장치를 제조할 수 있다.
도 33은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다.
상기 3차원 강유전체 메모리 장치는 도 1 내지 도 3에 도시된 3차원 강유전체 메모리 장치가 제3 방향(D3)으로 적층된 구조를 가질 수 있다.
즉, 하부에 형성된 강유전체 메모리 장치 상에는 제7 층간 절연막(390)이 형성될 수 있으며, 제7 층간 절연막(390) 상에는 제1 배선(120)이 형성될 수 있고, 제1 배선(120) 상에는 상기 3차원 강유전체 메모리 장치의 나머지 구성 요소들이 형성될 수 있다.
다만 도면 상에서는 제3 방향(D3)을 따라 2개의 강유전체 메모리 장치들이 적층된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 임의의 복수의 개수의 3차원 강유전체 메모리 장치들이 적층될 수 있다.
도 34는 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 평면도이고, 도 35 및 36은 상기 3차원 강유전체 메모리 장치의 단면도들이다. 이때, 도 34는 하부 및 상부에 각각 형성되는 필라 구조물들의 레이아웃을 설명하기 위한 평면도이다.
도 34 및 35를 참조하면, 상기 3차원 강유전체 메모리 장치는 도 1 내지 도 3에 도시된 3차원 강유전체 메모리 장치가 제3 방향(D3)으로 적층된 구조를 가질 수 있다.
다만 도 33에 도시된 것과는 달리, 상하부에 각각 형성된 3차원 강유전체 메모리 장치들은 제3 배선(320)을 공유할 수 있다. 즉, 상부에 형성된 3차원 강유전체 메모리 장치는 별도의 제1 배선(120)을 포함하지 않을 수 있다.
이때, 제3 배선(320)은 하부에 형성된 3차원 강유전체 메모리 장치에서는 소스 라인 역할을 수행할 수 있으며, 하부에 형성된 3차원 강유전체 메모리 장치에서는 비트 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 하부에 형성된 3차원 강유전체 메모리 장치에 포함된 제1 필라 구조물들과 상기 상부에 형성된 3차원 강유전체 메모리 장치에 포함된 제2 필라 구조물들은 제3 방향(D3)으로 서로 오벌랩되지 않고 서로 어긋나도록 배치될 수 있다.
한편, 도 36을 참조하면, 상기 제1 필라 구조물들와 상기 제2 필라 구조물들은 제3 방향(D3)으로 서로 오버랩되도록 배치될 수도 있다.
도 37은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다. 상기 3차원 강유전체 메모리 장치는 하부 회로 패턴을 더 포함하는 것을 제외하면, 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 37을 참조하면, 상기 3차원 강유전체 메모리 장치는 제1 기판(100) 상에 형성된 하부 회로 패턴을 포함할 수 있으며, 이에 따라 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다.
일 실시예에 있어서, 상기 하부 회로 패턴은 트랜지스터, 제2 내지 제4 콘택 플러그들(440, 470, 490), 및 제4 및 제5 배선들(460, 480)을 포함할 수 있다.
상기 트랜지스터는 제1 기판(100) 상에 형성된 게이트 구조물(430), 및 게이트 구조물(430)에 인접한 제1 기판(100) 상부들에 각각 형성된 불순물 영역들(105)을 포함할 수 있다. 게이트 구조물(430)은 제3 방향(D3)으로 적층된 제2 게이트 절연 패턴(410) 및 게이트 전극(420)을 포함할 수 있으며, 각 불순물 영역들(105)은 상기 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
제2 콘택 플러그(440)는 각 불순물 영역들(105)의 상면에 접촉할 수 있으며, 제4 및 제5 배선들(460, 480)은 각각 제2 및 제3 콘택 플러그들(440, 470)의 상면에 접촉할 수 있다. 제4 콘택 플러그(490)는 제5 배선(480)의 상면에 접촉할 수 있으며, 제1 배선(120)은 제4 콘택 플러그(490)의 상면에 접촉할 수 있다.
제1 기판(100) 상에는 제8 및 제9 층간 절연막들(450, 500)이 적층될 수 있으며, 제8 층간 절연막(450)은 상기 트랜지스터를 커버하면서 제2 콘택 플러그(440)를 수용할 수 있고, 제9 층간 절연막(500)은 제3 및 제4 콘택 플러그들(470, 490), 및 제4 및 제5 배선들(460, 480)을 수용할 수 있다.
도 38은 예시적인 실시예들에 따른 3차원 강유전체 메모리 장치를 설명하기 위한 단면도이다. 상기 3차원 강유전체 메모리 장치는 하부 회로 패턴 상에 형성된 구조물들의 상하가 뒤집힌 것 및 접합 구조물들을 더 포함하는 것을 제외하면, 도 37을 참조로 설명한 것과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 38을 참조하면, 상기 3차원 강유전체 메모리 장치는 제2 기판(600) 상에 형성된 하부 회로 패턴을 포함할 수 있으며, 도 37에서 제9 층간 절연막(500) 상에 형성된 구조물들이 180도 회전하여 제2 기판(600) 상에 형성될 수 있다.
다만, 제9 층간 절연막(500)과 제3 배선(320)을 수용하는 제5 층간 절연막(310) 사이에는 제10 및 제11 층간 절연막들(510, 530)이 제3 방향(D3)으로 적층될 수 있으며, 이들 내에는 제1 및 제2 접합 패턴들(520, 540)이 형성되어 서로 접촉할 수 있다. 이때, 제1 및 제2 접합 패턴들(520, 540)은 예를 들어, 구리와 같은 금속을 포함할 수 있으며 함께 접합 구조물을 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 600: 제1, 제2 기판 105: 불순물 영역
110, 130, 150, 290, 310: 제1 내지 제5 층간 절연막
120, 270, 320, 460, 480: 제1 내지 제5 배선
140, 160: 제1, 제2 희생막 170, 240, 175: 제2, 제4, 제6 개구
180: 도전 패턴 190, 410: 제1, 제2 게이트 절연 패턴
200, 220, 205: 제1 내지 제3 소스/드레인 패턴
210, 212, 214, 216: 제1 내지 제4 채널
250: 갭 260: 강유전체 막
265: 강유전체 패턴 145, 280: 제1, 제2 절연 패턴
300, 440, 470, 490: 제1 내지 제4 콘택 플러그
390, 450, 500, 510, 530: 제7 내지 제11 층간 절연막
400: 제6 층간 절연 패턴 420: 게이트 전극
430: 게이트 구조물

Claims (10)

  1. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 채널;
    상기 채널의 측벽을 둘러싸며, 상기 기판 상면에 평행한 수평 방향으로 적층된 게이트 절연 패턴 및 도전 패턴;
    상기 도전 패턴의 외측벽 일부에 접촉하는 강유전체 패턴;
    상기 강유전체 패턴에 접촉하는 게이트 전극; 및
    상기 채널의 하면 및 상면에 각각 접촉하는 제1 및 제2 소스/드레인 패턴들을 포함하는 3차원 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 도전 패턴의 상기 수직 방향으로의 길이는 상기 게이트 전극의 상기 수직 방향으로의 길이보다 큰 3차원 강유전체 메모리 장치.
  3. 제1항에 있어서, 상기 채널은 상기 수직 방향으로 연장된 필라 형상을 갖는 3차원 강유전체 메모리 장치.
  4. 제1항에 있어서, 상기 채널은 상기 수직 방향으로 연장되며 가운데가 빈 실린더 형상을 갖는 3차원 강유전체 메모리 장치.
  5. 제1항에 있어서, 상기 채널은
    컵 형상을 갖는 제1 채널; 및
    상기 제1 채널의 상면에 접촉하며 컵 형상을 갖는 제2 채널을 포함하는 3차원 강유전체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 채널에 의해 하면 및 측벽이 커버되고, 상기 제2 채널에 의해 상면이 커버된 충전 패턴을 더 포함하는 3차원 강유전체 메모리 장치.
  7. 제5항에 있어서, 상기 각 제1 및 제2 채널들은 2차원 물질을 포함하는 3차원 강유전체 메모리 장치.
  8. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 채널;
    상기 기판 상면에 평행한 수평 방향을 따라 상기 채널의 측벽으로부터 순차적으로 적층된 게이트 절연 패턴, 도전 패턴, 강유전체 패턴 및 게이트 전극; 및
    상기 채널의 하면 및 상면에 각각 접촉하는 제1 및 제2 소스/드레인 패턴들을 포함하며,
    상기 채널과 상기 도전 패턴 사이에 형성되어 이들에 공통적으로 접촉하는 상기 게이트 절연 패턴 부분의 면적은 상기 도전 패턴과 상기 게이트 전극 사이에 형성되어 이들에 공통적으로 접촉하는 상기 강유전체 패턴 부분의 면적보다 큰 3차원 강유전체 메모리 장치.
  9. 제8항에 있어서, 상기 채널과 상기 도전 패턴 사이에 형성되어 이들에 공통적으로 접촉하는 상기 게이트 절연 패턴 부분의 상기 수평 방향으로의 폭은 상기 도전 패턴과 상기 게이트 전극 사이에 형성되어 이들에 공통적으로 접촉하는 상기 강유전체 패턴 부분의 상기 수평 방향으로의 폭보다 큰 3차원 강유전체 메모리 장치.
  10. 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 비트 라인;
    상기 비트 라인의 상면에 접촉하는 제1 소스/드레인 패턴;
    상기 제1 소스/드레인 패턴의 상면에 접촉하며, 상기 기판 상면에 수직한 수직 방향으로 연장된 채널;
    상기 채널의 측벽을 둘러싸며, 상기 기판 상면에 평행한 수평 방향으로 적층된 게이트 절연 패턴 및 도전 패턴;
    상기 도전 패턴의 외측벽 일부에 접촉하는 강유전체 패턴;
    상기 강유전체 패턴에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 워드 라인;
    상기 채널의 상면에 접촉하는 제2 소스/드레인 패턴; 및
    상기 제2 소스/드레인 패턴의 상면에 접촉하며, 상기 제1 방향으로 연장된 소스 라인을 포함하는 3차원 강유전체 메모리 장치.
KR1020220151365A 2022-11-14 2022-11-14 3차원 강유전체 메모리 장치 KR20240070039A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220151365A KR20240070039A (ko) 2022-11-14 2022-11-14 3차원 강유전체 메모리 장치
US18/235,000 US20240164108A1 (en) 2022-11-14 2023-08-17 Three-dimensional ferroelectric memory devices
CN202311409969.XA CN118042845A (zh) 2022-11-14 2023-10-27 三维铁电存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220151365A KR20240070039A (ko) 2022-11-14 2022-11-14 3차원 강유전체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20240070039A true KR20240070039A (ko) 2024-05-21

Family

ID=90992145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220151365A KR20240070039A (ko) 2022-11-14 2022-11-14 3차원 강유전체 메모리 장치

Country Status (3)

Country Link
US (1) US20240164108A1 (ko)
KR (1) KR20240070039A (ko)
CN (1) CN118042845A (ko)

Also Published As

Publication number Publication date
CN118042845A (zh) 2024-05-14
US20240164108A1 (en) 2024-05-16

Similar Documents

Publication Publication Date Title
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
US10700084B2 (en) Vertical memory devices
CN110896074A (zh) 集成电路存储器及其制造方法
CN110797345A (zh) 垂直存储器件
KR102587153B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
CN110931558A (zh) 双垂直沟道晶体管、集成电路存储器及其制备方法
US11889682B2 (en) Semiconductor memory devices
TWI575714B (zh) 三維記憶體
US20130115745A1 (en) Methods of manufacturing semiconductor devices including device isolation trenches self-aligned to gate trenches
CN115696914A (zh) 半导体器件
KR20240070039A (ko) 3차원 강유전체 메모리 장치
US20230309314A1 (en) 3d ferroelectric memory devices
US20230413575A1 (en) 3d ferroelectric memory devices
TW202420305A (zh) 三維鐵電記憶體裝置
CN217361584U (zh) 半导体存储装置
US20230164979A1 (en) Semiconductor devices
US20240081079A1 (en) Semiconductor device
CN219437502U (zh) 半导体器件
US20220189970A1 (en) Semiconductor device and method of fabricating the same
US20240081045A1 (en) Semiconductor devices
CN116133409A (zh) 半导体器件及其制造方法
CN114597175A (zh) 半导体存储装置及其制作方法
KR20220148630A (ko) 반도체 메모리 소자
KR20160070666A (ko) 핀 커패시터를 포함하는 반도체 소자
KR20230052035A (ko) 반도체 장치