KR102532103B1 - 수평 액세스 라인을 가진 자가-선택 메모리 어레이 - Google Patents
수평 액세스 라인을 가진 자가-선택 메모리 어레이 Download PDFInfo
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Abstract
수평 액세스 라인을 가진 자가-선택 메모리를 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 어레이는 상이한 방향으로 연장되는 제1 액세스 라인 및 제2 액세스 라인을 포함할 수도 있다. 예를 들어, 제1 액세스 라인은 제1 방향으로 연장될 수도 있고, 제2 액세스 라인은 제2 방향으로 연장될 수도 있다. 각각의 교차점에서, 복수의 메모리 셀이 존재할 수도 있고, 복수의 메모리 셀의 각각은 자가-선택 물질과 접촉할 수도 있다. 게다가, 유전체 물질은 적어도 하나의 방향에서 제1 복수의 메모리 셀과 제2 복수의 메모리 셀 사이에 배치될 수도 있다. 각각 셀 군(예를 들어, 제1 복수의 메모리 셀 및 제2 복수의 메모리 셀)은 제1 액세스 라인 및 제2 액세스 라인 중 하나와 각각 접촉할 수도 있다.
Description
상호 참조
본 특허 출원은 미국 특허 출원 제15/925,536호(발명자: Fratin 등, 발명의 명칭: "SELF-SELECTING MEMORY ARRAY WITH HORIZONTAL ACCESS LINES", 출원일: 2019년 3월 18일)의 우선권을 주장하는, PCT 출원 제PCT/US19/19126호(발명자: Fratin 등, 발명의 명칭: "SELF-SELECTING MEMORY ARRAY WITH HORIZONTAL ACCESS LINES", 출원일: 2019년 2월 22일)의 우선권을 주장하고, 상기 기초출원의 각각은 본 출원의 양수인에게 양도되고, 상기 기초출원의 각각은 전문이 참조에 의해 본 명세서에 분명히 원용된다.
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다음은 일반적으로 메모리 어레이를 형성하는 것, 더 구체적으로, 수평 액세스 라인을 가진 자가-선택 메모리 어레이에 관한 것이다.
메모리 디바이스는 정보를 다양한 전자 디바이스, 예컨대, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에 저장하도록 폭넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이원 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표기되는, 2개의 상태를 갖는다. 다른 시스템에서, 2개 초과의 상태가 저장될 수도 있다. 저장된 정보에 액세스하기 위해서, 전자 디바이스의 컴포넌트는 메모리 디바이스 내의 저장된 상태를 판독 또는 감지할 수도 있다. 정보를 저장하기 위해서, 전자 디바이스의 컴포넌트는 메모리 디바이스 내의 상태를 기입 또는 프로그래밍할 수도 있다.
자기 하드 디스크, 랜덤 액세스 메모리(random access memory: RAM), 판독 전용 메모리(read only memory: ROM), 동적 RAM(dynamic RAM: DRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항성 RAM(resistive RAM: RRAM), 플래시 메모리, 상변화 메모리(phase change memory: PCM), 및 다른 것들을 포함하는, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수도 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전력원의 부재 시에도 메모리의 저장된 논리 상태를 연장된 시간 기간 동안 유지할 수도 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 휘발성 메모리 디바이스가 외부 전력원에 의해 주기적으로 리프레시되지 않는다면 디바이스의 저장된 상태를 시간에 걸쳐 손실할 수도 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수도 있지만 저장 디바이스로서 강유전성 커패시터의 사용에 기인한 비휘발성 특성을 가질 수도 있다. 따라서 FeRAM 디바이스는 다른 비휘발성 메모리 디바이스 및 휘발성 메모리 디바이스와 비교할 때 개선된 성능을 가질 수도 있다.
메모리 디바이스를 개선시키는 것은 일반적으로 다른 측정 기준 사이에서, 메모리 셀 밀도를 증가시키는 것, 판독/기입 속도를 증가시키는 것, 신뢰도를 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제작 비용을 감소시키는 것을 포함할 수도 있다. 액세스 작동은 비트 라인이 다수의 워드 라인과 연결되는 것에 기인하여 인접한 선택된 메모리 셀과 미선택된 메모리 셀 사이의 전압 전송을 발생시킬 수도 있다. 이러한 이동은 메모리 셀의 후속의 판독과 관련되는 감소된 신뢰도를 발생시킬 수도 있고, 일부 경우에 데이터 손실을 발생시킬 수도 있다.
도 1은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 가진 자가-선택 메모리를 지지하는 메모리 어레이의 예를 예시하는 도면.
도 2a 및 도 2b는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 예시적인 자가-선택 메모리 어레이를 예시하는 도면.
도 3 내지 도 6은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 예시적인 자가-선택 메모리 어레이를 예시하는 도면.
도 7a 내지 도 7e는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 형성하는 예시적인 방법을 예시하는 도면.
도 8a 내지 도 8e는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 형성하는 예시적인 방법을 예시하는 도면.
도 9는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 지지하는 메모리 어레이를 포함하는 시스템의 블록도.
도 10 내지 도 13은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법을 예시하는 도면.
도 2a 및 도 2b는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 예시적인 자가-선택 메모리 어레이를 예시하는 도면.
도 3 내지 도 6은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 예시적인 자가-선택 메모리 어레이를 예시하는 도면.
도 7a 내지 도 7e는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 형성하는 예시적인 방법을 예시하는 도면.
도 8a 내지 도 8e는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 형성하는 예시적인 방법을 예시하는 도면.
도 9는 본 개시내용의 실시예에 따른, 수평 액세스 라인을 포함하는 자가-선택 메모리 어레이를 지지하는 메모리 어레이를 포함하는 시스템의 블록도.
도 10 내지 도 13은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법을 예시하는 도면.
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선택된 메모리 셀 및 미선택된 메모리 셀은 셀 군 사이의 전압 전송을 하기 쉬울 수도 있다. 따라서, 액세스 작동은 원하지 않은 전압 전송을 유발할 수도 있고, 이는 메모리 셀의 저장된 논리 상태를 판독할 때 감소된 신뢰도를 발생시킬 수도 있다. 일부 실시예에서, 전압 전송은 하나 이상의 메모리 셀의 완전한 또는 부분적인 데이터 손실을 발생시킬 수도 있다. 따라서, 인접한 선택된 셀과 미선택된 셀 사이의 전압 전송을 방지하거나 또는 최소화하는 아키텍처는 액세스 작동(예를 들어, 판독 작동) 동안 증가된 신뢰도를 허용할 수도 있고, 메모리 셀의 데이터 손실을 방지할 수도 있다.
제1 실시예에서, 메모리 어레이는 상이한 방향으로 연장되는 복수의 제1 액세스 라인 및 제2 액세스 라인을 포함할 수도 있다. 액세스 라인이 교차되어, 복수의 메모리 셀을 포함하는 3차원 메모리 어레이를 발생시킬 수도 있다. 메모리 셀은 각각의 교차점에(예를 들어, 바로 교차점에, 교차점 옆에)(예를 들어, 제1 액세스 라인과 제2 액세스 라인의 교차점에) 위치될 수도 있고, 일부 경우에 자가-선택 물질(self-selecting material)을 각각 포함할 수도 있다. 예를 들어, 제1 메모리 셀은 제1 복수의 액세스 라인 중 제1 액세스 라인과 제2 복수의 액세스 라인 중 제1 액세스 라인의 교차점에 또는 그 옆에 존재할 수도 있다. 그리고 제2 메모리 셀은 제1 액세스 라인과 제2 복수의 액세스 라인 중 제2 액세스 라인의 교차점에 존재할 수도 있다. 위에서 설명된 바와 같이, 메모리 셀의 각각은 자가-선택 메모리를 포함할 수도 있다. 다르게 말하자면, 각각의 메모리 셀의 자가-선택 메모리는 라인의 교차점(예를 들어, 제1 액세스 라인과 제2 액세스 라인의 교차점)에서 각각의 액세스 라인과 접촉할 수도 있고, 각각의 메모리 셀과 관련된 액세스 작동(예를 들어, 판독 및 기입)에 영향을 주는 특정한 저항 특성을 가질 수도 있다.
일부 실시예에서, 유전체 물질은 적어도 하나의 방향(예를 들어, 수평 방향)에서 제1 복수의 메모리 셀 중 적어도 제1 메모리 셀과 제2 복수의 메모리 셀 중 제2 메모리 셀을 분리시킬 수도 있다. 유전체 물질을 메모리 셀 사이에 포함시킴으로써, 각각의 메모리 셀은 하나의 제1 액세스 라인 및 하나의 제2 액세스 라인과 접촉할 수도 있다. 다르게 말하자면, 정확히 하나의 메모리 셀은 단일의 워드 라인(예를 들어, 제2 액세스 라인) 및 단일의 디지트 라인(예를 들어, 제1 액세스 라인)을 활성화시킴으로써 선택될 수도 있다. 따라서, 유전체 물질의 존재는 다른 방식으로 공유된 액세스 라인을 통해 통신하는 상이한 메모리 셀(예를 들어, 상이한 복수의 메모리 셀의 일부로서 포함됨)을 절연시킬 수도 있다.
다른 실시예에서, 메모리 어레이가 형성될 수도 있다. 메모리 어레이는 먼저 제1, 제2 및 제3 유전체 물질을 포함할 수도 있는, 물질의 3차원 스택을 형성함으로써 형성될 수도 있다. 유전체 물질은 제1 유전체 물질이 스택의 제1 측면(예를 들어, 상단부)에 위치되고 제3 유전체 물질이 스택의 제2 측면(예를 들어, 하단부)에 위치되도록 형성(예를 들어, 적층)될 수도 있다. 이어서 제1 물질 제거 공정이 발생하여, 제1 방향에서(예를 들어, "Y" 방향) 적어도 제1 유전체 물질 및 제2 유전체 물질을 통해 에칭된 복수의 라인을 발생시킬 수도 있다. 후속하여, 제2 물질 제거 공정이 발생하여, 제2 방향에서(예를 들어, 도 7c와 같이, 도시된 페이지 내외로 진행되는 "Z" 방향에서) 제1 유전체 물질을 통해 에칭된 복수의 라인을 발생시킬 수도 있다. 이것은 스택 내로 에칭된 직교 라인(예를 들어, 채널)을 발생시킬 수도 있다.
일부 실시예에서, 액세스 라인(예를 들어, 위에서 설명된 바와 같은 제1 액세스 라인 및 제2 액세스 라인)이 직교 라인 내에 형성될 수도 있다. 예를 들어, 제1 유전체 물질의 나머지 부분과 접촉하는 제1 복수의 액세스 라인이 형성될 수도 있다. 자가-선택 물질은 복수의 메모리 셀을 형성하기 위해, 제1 복수의 액세스 라인의 형성 후, 증착될 수도 있다. 후속하여, 자가-선택 메모리와 접촉하는 복수의 제2 액세스 라인이 형성될 수도 있다. 위에서 설명된 아키텍처와 유사하게, 메모리 어레이를 이러한 방식으로 형성하는 것은 단일의 워드 라인(예를 들어, 제2 액세스 라인)과 단일의 디지트 라인(예를 들어, 제1 액세스 라인)의 교차점에 위치된 하나의 메모리 셀을 발생시킬 수도 있다. 따라서, 유전체 물질의 존재는 다른 방식으로 공유된 액세스 라인을 통해 통신하는 다른, 별개의 메모리 셀(예를 들어, 상이한 군 또는 복수의 메모리 셀의 일부로서 포함됨)을 절연시킬 수도 있다.
위에서 폭넓게 소개된 개시내용의 추가의 특징은 수평 액세스 라인을 가진 자가-선택 메모리를 지지하는 메모리 어레이의 맥락에서 아래에서 설명된다. 본 개시내용의 이 특징 및 다른 특징은 수평 액세스 라인을 가진 자가-선택 메모리와 관련되는 장치 도면, 시스템 도면, 형성 방법의 도면 및 흐름도를 참조하여 더 예시되고 설명된다.
도 1은 본 개시내용의 실시예에 따른, 수평 액세스 라인을 가진 자가-선택 메모리를 지지하는 예시적인 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 또한 메모리 디바이스 또는 전자 메모리 장치로서 지칭될 수도 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 일부 실시예에서, 메모리 셀(105)은 자가-선택 메모리 셀일 수도 있다. 각각의 메모리 셀(105)은 논리 "0" 및 논리 "1"로 표기되는, 2가지 상태를 저장하도록 프로그래밍 가능할 수도 있다. 일부 경우에서, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 구성될 수도 있다.
메모리 셀(105)은 논리 상태를 나타내는 가변적이고 변경 가능한 전기 저항(예를 들어, 가변적이고 변경 가능한 문턱값 전압)을 갖는, 메모리 소자, 메모리 저장 소자, 또는 자가-선택 메모리 저장 소자로서 지칭될 수도 있는, 물질을 포함할 수도 있다. 예를 들어, 결정성 또는 비결정성 원자 배열을 가진 물질은 상이한 전기 저항을 가질 수도 있다. 결정성 상태는 낮은 전기 저항을 가질 수도 있고 그리고 일부 경우에서, "설정" 상태로서 지칭될 수도 있다. 비결정성 상태는 높은 전기 저항을 가질 수도 있고 그리고 "재설정" 상태로서 지칭될 수도 있다. 따라서, 메모리 셀(105)에 인가되는 전압은 물질이 결정성 또는 비결정성 상태인지에 따라 상이한 전류를 발생시킬 수도 있고, 그리고 발생된 전류의 크기는 메모리 셀(105)이 저장하는 논리 상태를 결정하도록 사용될 수도 있다.
일부 경우에서, 상이한 내부 상태는 문턱값 전압과 연관될 수도 있다-즉, 전류는 문턱값 전압을 초과한 후 흐른다-. 예를 들어, 자가-선택 메모리는 상이한 프로그래밍된 상태 간의 메모리 셀의 문턱값 전압의 차를 향상시킬 수도 있다. 따라서, 인가된 전압이 문턱값 전압 미만이라면, 전류는 메모리 소자가 비결정성(예를 들어, 재설정) 상태인 경우 흐르지 않을 수도 있고; 메모리 소자가 결정성(예를 들어, 설정) 상태인 경우, 메모리 소자는 상이한 문턱값 전압을 가질 수도 있고, 따라서, 전류는 인가된 전압에 응답하여 흐를 수도 있다. 일부 실시예에서, 설정 상태(예를 들어, 저 문턱값 전압을 가짐)의 메모리 소자는 결정성 상태가 아닐 수도 있고, 오히려 비결정성 상태일 수도 있다.
자가-선택 메모리 소자를 가진 메모리 셀(105)을 프로그래밍하기 위해, 상이한 극성의 프로그래밍 펄스가 메모리 셀(105)에 인가될 수도 있다. 예를 들어, 논리 "1" 상태를 프로그래밍하기 위해, 제1 극성이 인가될 수도 있고 논리 "0" 상태를 프로그래밍하기 위해, 제2 극성이 인가될 수도 있다. 제1 극성과 제2 극성은 반대 극성일 수도 있다. 자가-선택 메모리 저장 소자를 가진 메모리 셀(105)을 판독하기 위해, 전압이 메모리 셀(105)에 걸쳐 인가될 수도 있고 결과적으로 발생된 전류 또는 전류가 흐르기 시작할 때의 문턱값 전압이 논리 "1" 또는 논리 "0" 상태를 나타낼 수도 있다. 메모리 저장 소자의 하나 또는 또 다른 단부에서의 전하, 이온 및/또는 원소의 밀집은 전도 특성 따라서 문턱값 전압에 영향을 줄 수도 있다. 일부 실시예에서, 셀의 문턱값 전압은 셀을 프로그래밍하도록 사용되는 극성에 의존적일 수도 있다. 예를 들어, 하나의 극성으로 프로그래밍된 자가-선택 메모리 셀은 특정한 저항 특성 따라서 하나의 문턱값 전압을 가질 수도 있다. 그리고 자가-선택 메모리 셀은 셀의 상이한 저항 특성 따라서 상이한 문턱값 전압을 발생시킬 수도 있는 상이한 극성으로 프로그래밍될 수도 있다. 따라서, 자가-선택 메모리 셀이 프로그래밍될 때, 셀 내 원소가 분리되어, 이온 이동을 유발할 수도 있다. 이온은 미리 결정된 셀의 극성에 따라, 특정한 전극을 향하여 이동될 수도 있다. 예를 들어, 자가-선택 메모리 셀에서, 일부 이온은 음의 전극을 향하여 이동될 수도 있다. 이어서 메모리 셀은 어떤 전극 이온이 이동되었는지를 감지하도록 셀에 걸쳐 전압을 인가함으로써 판독될 수도 있다.
다른 경우에서, 메모리 셀(105)은 상이한 논리 상태(즉, 논리 1 또는 논리 0 이외의 상태)에 대응할 수도 있고 그리고 메모리 셀(105)이 2개 초과의 상이한 논리 상태를 저장하게 할 수도 있는, 중간 저항을 발생시킬 수도 있는 결정성 영역과 비결정성 영역의 조합을 가질 수도 있다. 아래에서 논의되는 바와 같이, 메모리 셀(105)의 논리 상태는 메모리 소자의 멜팅(melting)을 포함하여, 가열에 의해 설정될 수도 있다.
메모리 어레이(100)는 2차원(2D) 메모리 어레이가 하나 위에 다른 하나가 있게 형성되는, 3차원(3D) 메모리 어레이일 수도 있다. 이것은 2D 어레이와 비교할 때 단일의 다이 또는 기판 상에 형성될 수도 있는 메모리 셀의 수를 증가시킬 수도 있고, 이는 결국 생산 비용을 감소시킬 수도 있거나 또는 메모리 어레이의 성능을 증가시킬 수도 있거나, 또는 둘 다를 행할 수도 있다. 도 1에 도시된 실시예에 따르면, 메모리 어레이(100)는 메모리 셀(105)의 2개의 층을 포함할 수도 있고 따라서 3차원 메모리 어레이로서 간주될 수도 있지만; 층의 수는 2개로 제한되지 않는다. 각각의 층이 정렬 및 배치될 수도 있어서 메모리 셀(105)이 각각의 층에 걸쳐 서로에 대해 대략적으로 정렬될 수도 있어서, 메모리 셀 스택(145)을 형성한다. 대안적으로, 예를 들어, 메모리 어레이(100)는 제1 층의 피치가 제2 층의 피치와 상이한 메모리 셀(105)의 2개의 층을 포함할 수도 있다. 예를 들어, 제1 층의 피치는 제2 층의 피치보다 더 작을 수도 있다.
도 1의 실시예에 따르면, 메모리 셀(105)의 각각의 행은 액세스 라인(110)에 연결될 수도 있고, 메모리 셀(105)의 각각의 열은 비트 라인(115)에 연결될 수도 있다. 액세스 라인(110)은 또한 워드 라인(110)으로서 알려져 있을 수도 있고, 비트 라인(115)은 또한 디지트 라인(115)으로서 알려져 있을 수도 있다. 워드 라인(110), 비트 라인(115) 및 디지트 라인(115)은 각각 액세스 라인으로서 지칭될 수도 있다. 워드 라인 및 비트 라인, 또는 이들의 유사체의 언급은 이해 또는 작동의 손실 없이 교체 가능하다. 워드 라인(110)과 비트 라인(115)은 메모리 어레이(100)를 생성하도록 서로에 대해 실질적으로 수직일 수도 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내 2개의 메모리 셀(105)은 공통 전도성 라인, 예컨대, 디지트 라인(115)을 공유할 수도 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하단 전극 및 하부 메모리 셀(105)의 상단 전극과 전자 통신할 수도 있다. 일부 경우에, (미도시된) 각각의 어레이는 자체 액세스 라인을 가질 수도 있고; 예를 들어, 각각의 어레이는 상이한 어레이와 연결된 액세스 라인과 공통이 아닌 워드 라인 및 디지트 라인을 가질 수도 있다. 다른 구성이 가능할 수도 있고; 예를 들어, 제3 층이 하부층과 워드 라인(110)을 공유할 수도 있다.
일부 실시예에서, 각각의 워드 라인(110)은 복수의 메모리 셀(105)과 통신할 수도 있다. 예를 들어, 제1 복수의 메모리 셀(105)은 복수의 제2 액세스 라인(110)(예를 들어, 워드 라인(110)) 중 제1 액세스 라인과 접촉할 수도 있고, 제2 복수의 메모리 셀(105)은 복수의 제2 액세스 라인(110)(예를 들어, 워드 라인(110)) 중 제2 액세스 라인과 접촉할 수도 있다. 각각의 메모리 셀(105)은 제1 액세스 라인(115)(예를 들어, 디지트 라인)과 더 연결(예를 들어, 접촉)될 수도 있고 유전체 물질에 의해 분리될 수도 있다. 따라서, 일부 실시예에서, 제1 복수의 메모리 셀(105) 및 제2 복수의 메모리 셀(105)은 복수의 제2 액세스 라인(110)(예를 들어, 워드 라인(110)) 중 제1 액세스 라인과 복수의 제2 액세스 라인(110)(예를 들어, 워드 라인(110)) 중 제2 액세스 라인 사이에 배치될 수도 있다. 따라서, 유전체 물질의 존재는 (예를 들어, 상이한 메모리 셀 군의) 상이한 메모리 셀이 동시에 활성화될 수도 있고 미선택될 수도 있도록 각각의 메모리 셀(105)이 정확히 하나의 워드 라인(110) 및 하나의 비트 라인(115)과 접촉하는 것을 보장할 수도 있다.
일반적으로, 하나의 메모리 셀(105)은 2개의 전도성 라인, 예컨대, 워드 라인(110)과 비트 라인(115)의 교차점에 위치될 수도 있다. 이 교차점은 메모리 셀의 어드레스로서 지칭될 수도 있다. 타깃 메모리 셀(105)은 전압-인가된(energized) 워드 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수도 있다; 즉, 워드 라인(110)과 비트 라인(115)은 이들의 교차점에서 메모리 셀(105)을 판독 또는 기입하도록 전압-인가될 수도 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신(예를 들어, 연결)하는 다른 메모리 셀(105)은 타깃되지 않은 메모리 셀(105)로서 지칭될 수도 있다.
위에서 논의된 바와 같이, 전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)에 연결될 수도 있다. 용어 전극은 전기 전도체를 나타낼 수도 있고, 그리고 일부 경우에서, 메모리 셀(105)에 대한 전기 접촉부로서 채용될 수도 있다. 전극은 메모리 어레이(100)의 소자 또는 컴포넌트 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성층 등을 포함할 수도 있다.
작동, 예컨대, 판독 및 기입은 전압 또는 전류를 각각의 라인에 인가하는 것을 포함할 수도 있는, 워드 라인(110) 및 비트 라인(115)을 활성화시키거나 또는 선택함으로써 메모리 셀(105)에서 수행될 수도 있다. 부가적으로, 판독 작동 및 기입 작동은 워드 라인(110) 또는 비트 라인(115)을 활성화시킴으로써 제1 메모리 층과 제2 메모리 층 둘 다에서 수행될 수도 있다. 워드 라인(110)과 비트 라인(115)은 전도성 물질, 예컨대, 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성으로-도핑된 반도체, 또는 다른 전도성 물질, 합금, 또는 화합물로 이루어질 수도 있다. 메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수도 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신할 수도 있고 그리고 수신된 행 어드레스에 기초하여 적합한 워드 라인(110)을 활성화시킬 수도 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신할 수도 있고 그리고 적합한 비트 라인(115)을 활성화시킬 수도 있다. 따라서, 워드 라인(110)과 비트 라인(115)을 활성화시킴으로써, 메모리 셀(105)에 액세스할 수도 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하도록 판독될 수도 있거나 또는 감지 컴포넌트(125)에 의해 감지될 수도 있다. 부가적으로, 감지 컴포넌트(125)는 메모리 셀(105)의 저장된 상태를 결정할 수도 있다. 감지 컴포넌트(125)는 래칭(latching)으로서 지칭될 수도 있는, 신호의 차를 검출 및 증폭시키기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수도 있다. 이어서 메모리 셀(105)의 검출된 논리 상태는 입력/출력(135)으로서 열 디코더(130)를 통해 출력될 수도 있다. 일부 경우에서, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수도 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)와 연결될 수도 있거나 또는 전자 통신할 수도 있다.
메모리 셀(105)은 관련된 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화시킴으로써 설정될 수도 있거나 또는 기입될 수도 있다-즉, 논리값이 메모리 셀(105)에 저장될 수도 있다-. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기입될, 데이터, 예를 들어, 입력/출력(135)을 수신할 수도 있다. 부가적으로, 제1 메모리 층 및 제2 메모리 층은 관련된 워드 라인(110) 및 비트 라인(115)을 활성화시킴으로써 개별적으로 기입될 수도 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화 또는 파괴할 수도 있고 그리고 재기입 작동 또는 리프레시 작동은 본래의 논리 상태를 메모리 셀(105)로 복귀시키도록 수행될 수도 있다. DRAM에서, 예를 들어, 논리-저장 커패시터가 감지 작동 동안 부분적으로 또는 완전히 방전될 수도 있어서, 저장된 논리 상태를 변질시킨다. 그래서 논리 상태는 감지 작동 후 재기입될 수도 있다. 부가적으로, 단일의 워드 라인(110)을 활성화시키는 것은 행 내 모든 메모리 셀의 방전을 발생시킬 수도 있고; 따라서, 행 내 모든 메모리 셀(105)은 재기입되어야 할 수도 있다. 하지만, 비휘발성 메모리, 예컨대, PCM 및/또는 자가-선택 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수도 있고 따라서, 메모리 셀(105)은 액세스 후 재기입을 필요로 하지 않을 수도 있다.
DRAM을 포함하는, 일부 메모리 아키텍처는 이들이 외부 전력원에 의해 주기적으로 리프레시되지 않는다면 저장된 상태를 시간에 걸쳐 손실할 수도 있다. 예를 들어, 충전된 커패시터가 누설 전류를 통해 시간에 걸쳐 방전될 수도 있어서, 저장된 정보의 손실을 발생시킨다. 이 소위 휘발성 메모리 디바이스의 리프레시 속도는 비교적 높을 수도 있고, 예를 들어, DRAM에 대해 초당 10회의 리프레시 작동일 수도 있고, 이는 상당한 전력 소모를 발생시킬 수도 있다. 메모리 어레이가 점점 더 커질수록, 증가된 전력 소모는 특히, 배터리와 같은 유한 전력원에 의존적인 모바일 디바이스에 대해, 메모리 어레이의 배치 또는 작동(예를 들어, 전력 공급, 열 생성, 물질 제한 등)을 억제할 수도 있다. 아래에서 논의되는 바와 같이, 비휘발성 PCM 및/또는 자가-선택 메모리 셀은 다른 메모리 아키텍처에 비해 개선된 성능을 발생시킬 수도 있는 이로운 특성을 가질 수도 있다. 예를 들어, PCM 및/또는 자가-선택 메모리는 DRAM과 필적할 만한 판독/기입 속도를 제공할 수도 있지만 비휘발성일 수도 있고 그리고 증가된 셀 밀도를 허용할 수도 있다.
메모리 제어기(140)는 다양한 컴포넌트, 예를 들어, 행 디코더(120), 열 디코더(130), 및 감지 컴포넌트(125)를 통해 메모리 셀(105)의 작동(판독, 기입, 재기입, 리프레시, 방전 등)을 제어할 수도 있다. 일부 경우에서, 하나 이상의 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)가 메모리 제어기(140)와 함께 위치될 수도 있다. 메모리 제어기(140)는 목적하는 워드 라인(110) 및 비트 라인(115)을 활성화시키도록 행 및 열 어드레스 신호를 생성할 수도 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 작동 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수도 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후 방전 전압을 워드 라인(110) 또는 비트 라인(115)에 인가할 수도 있다.
일반적으로, 본 명세서에서 논의되는 인가된 전압 또는 전류의 진폭, 극성, 형상, 또는 지속기간이 조정 또는 변경될 수도 있고 그리고 작동되는 메모리 어레이(100)에서 논의되는 다양한 작동에 대해 상이할 수도 있다. 게다가, 메모리 어레이(100) 내 하나 또는 다수의 메모리 셀(105)이 동시에 액세스될 수도 있고; 예를 들어, 메모리 어레이(100)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 군이 논리 상태로 설정되는 재설정 작동 동안 동시에 액세스될 수도 있다.
도 2a는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(200-a)의 예를 예시한다. 메모리 구조체(200-a)는 제1 방향으로 연장되는 제1 액세스 라인 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 따라서 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(205)과 제2 액세스 라인(210)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 각각의 메모리 셀은 자가-선택 물질(215)을 포함할 수도 있다.
자가-선택 메모리 구조체(200-a)는 제1 액세스 라인(예를 들어, 제1 액세스 라인(205)) 및 제2 액세스 라인(예를 들어, 제2 액세스 라인(210))을 포함할 수도 있다. 도 2a에 도시된 바와 같이, 제1 액세스 라인은 제1(예를 들어, 수평) 방향으로 연장될 수도 있고 따라서 수평 제1 액세스 라인으로서 지칭될 수도 있다. 도 2a에 도시된 바와 같이, 제2 액세스 라인은 제2(예를 들어, 수직) 방향으로 연장될 수도 있고 따라서 수직 액세스 라인으로서 지칭될 수도 있다.
메모리 구조체(200-a)는 또한 도 2b를 참조하여 설명된 바와 같이 메모리 셀의 각각일 수도 있거나 메모리 셀의 각각에 포함될 수도 있는, 자가-선택 메모리(215)를 포함할 수도 있다. 부가적으로 또는 대안적으로, 메모리 구조체(200-a)는 제1 유전체 물질(220), 제2 유전체 물질(230), 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b)) 및 제4 유전체 물질(240)을 포함할 수도 있다. 다른 실시예에서, 메모리 구조체(200-a)는 또한 부가적인 액세스 라인, 예컨대, 제1 액세스 라인(205-a) 및 제2 액세스 라인(210-a)을 포함할 수도 있다. 다른 실시예에서, 제1 액세스 라인은 비트 라인으로서 지칭될 수도 있고 제2 액세스 라인은 워드 라인으로서 지칭될 수도 있다. 추가의 실시예에서, 제2 유전체 물질(230)은 보호성 유전체 물질(230)로서 지칭될 수도 있고 제4 유전체 물질(240)은 절연성 유전체 물질(240)로서 지칭될 수도 있다.
일부 실시예에서, 메모리 구조체(200-a)는 복수의제1 액세스 라인(예를 들어, 액세스 라인(205 및 205-a)) 및 복수의 제2 액세스 라인(예를 들어, 액세스 라인(210 및 210-a))을 포함할 수도 있다. 제1 액세스 라인 및 제2 액세스 라인은 상이한 방향(예를 들어, 직교 방향, 다른 비-평행 방향)으로 연장될 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 제1 액세스 라인(205)은 수평 액세스 라인(205)으로서 지칭될 수도 있고 도 2a에 도시된 구조체에 대해 수평 방향으로 연장될 수도 있고, 제2 액세스 라인(210)은 수직 액세스 라인(210)으로서 지칭될 수도 있고 수직 방향으로 연장될 수도 있다. 예를 들어, 제1 액세스 라인(205)은 "Z" 방향으로 연장될 수도 있고, 제2 액세스 라인(210)은 "Y" 방향으로 연장될 수도 있다. 따라서, 도 2a에 도시된 바와 같이, 복수의 제1 액세스 라인은 제1 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장될 수도 있고, 제2 복수의 액세스 라인은 제1 방향과 상이한(예를 들어, 직교하는) 제2 방향(예를 들어, "Y" 방향)으로 연장될 수도 있다. 따라서, 메모리 구조체(200-a)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인이 격자 같은 구조체를 형성하는 3차원 메모리 어레이일 수도 있다.
예를 들어, 액세스 라인(210)은 (예를 들어, 복수의 수직 액세스 라인 중) 제1 수직 액세스 라인(210)으로서 지칭될 수도 있다. 제1 수직 액세스 라인(210)은 제1 측면 및 제1 측면의 반대편의 제2 측면을 포함할 수도 있다. 부가적으로 또는 대안적으로, 제2 액세스 라인(210-a)은 제2 수직 액세스 라인(210-a)으로서 지칭될 수도 있다. 제2 수직 액세스 라인(210-a)은 제1 측면 및 제1 측면의 반대편의 제2 측면을 포함할 수도 있다. 일부 실시예에서, 제1 수직 액세스 라인(210)의 제1 측면은 제2 수직 액세스 라인(210-a)의 제2 측면의 반대편에 있을 수도 있다.
다른 실시예에서, 액세스 라인(205)은 (예를 들어, 복수의 수평 액세스 라인 중) 제1 수평 액세스 라인(205)으로서 지칭될 수도 있고, 유전체 물질(예를 들어, 제1 유전체 물질(220)) 및 제1 메모리 셀(225)과 연결될 수도 있다. 부가적으로 또는 대안적으로, 액세스 라인(205-a)은 제2 수평 액세스 라인(205-a)으로서 지칭될 수도 있고, 유전체 물질(예를 들어, 제1 유전체 물질(220)) 및 제2 메모리 셀(225-a)과 연결될 수도 있다. 일부 실시예에서, 제1 수평 액세스 라인(205)은 제1 수직 액세스 라인(210)과 통신할 수도 있고, 제2 수평 액세스 라인(205-a)은 제2 수직 액세스 라인(210-a)과 통신할 수도 있다.
제1 복수의 액세스 라인(예를 들어, 제1 액세스 라인(205)) 및 제2 복수의 액세스 라인(예를 들어, 액세스 라인(210))은 자가-선택 메모리(215)와 접촉할 수도 있다. 도 2b를 참조하여 아래에 설명되는 바와 같이, 메모리 구조체(200-a) 내에 형성된 복수의 메모리 셀의 각각은 자가-선택 메모리(215)를 포함할 수도 있다. 따라서, 자가-선택 메모리(215)(예를 들어, 각각의 메모리 셀)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인의 옆에 위치될 수도 있다. 다르게 말하자면, 자가-선택 메모리(215)는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 적어도 하나의 측면의 복수의 제2 액세스 라인의 각각과 경계를 이룰 수도 있다. 복수의 액세스 라인의 각각과 경계를 이룸으로써, 자가-선택 메모리(215)는 연속적인 것으로 지칭될 수도 있다. 예를 들어, 자가-선택 메모리(215)의 제1 부분은 제1 수직 액세스 라인(예를 들어, 제2 액세스 라인(210))의 제1 측면과 연결된 제1 복수의 메모리 셀을 따라 연속적일 수도 있고, 자가-선택 메모리의 제2 부분은 제2 수직 액세스 라인(예를 들어, 제2 액세스 라인(210-a))의 제1 측면과 연결된 제2 복수의 메모리 셀을 따라 연속적일 수도 있다.
일부 실시예에서, 자가-선택 메모리(215)는 제1 복수의 액세스 라인과 제2 복수의 액세스 라인의 각각의 교차점에뿐만 아니라 이 교차점 사이의 다른 위치에도 위치될 수 있다. 적어도 하나의 메모리 셀(예를 들어, 메모리 셀(225))은 제1 액세스 라인(205)과 제2 액세스 라인(210)의 교차점에 위치될 수도 있다. 또 다른 방식으로 말하자면, 액세스 라인(210)은 복수의 제2 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고, 액세스 라인(210-a)은 복수의 제2 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 제1 복수의 메모리 셀은 제2 액세스 라인(210)(예를 들어, 복수의 제2 액세스 라인 중 제1 액세스 라인)과 접촉할 수도 있고, 제2 복수의 메모리 셀은 제2 액세스 라인(210-a)(예를 들어, 복수의 제2 액세스 라인 중 제2 액세스 라인)과 접촉할 수도 있다. 아래에서 설명되는 바와 같이, 제1 유전체 물질(220)은 제1 복수의 메모리 셀과 제2 복수의 메모리 셀 사이에 배치될 수도 있다.
일부 실시예에서, 액세스 라인(210)은 복수의 제2 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(210-a)은 복수의 제2 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 일부 실시예에서, 복수의 제2 액세스 라인은 적어도 하나의 방향으로 션트될(shunted) 수도 있다. 다른 실시예에서, 액세스 라인(205)은 복수의 제1 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(205-a)은 복수의 제1 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 도 2a에 도시된 바와 같이, 제1 액세스 라인(205 및 205-a)은 제1 유전체 물질(220)에 의해 분리될 수도 있다. 제1 액세스 라인(205 및 205-a)을 유전체 물질(220)에 의해 분리함으로써, 제2 액세스 라인(210)과 제1 액세스 라인(205)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225)) 및 제2 액세스 라인(210-a)과 제1 액세스 라인(205-a)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225-a))은 개별적으로 액세스될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(220)의 존재는 액세스 라인(210)이 액세스 라인(205-a)이 아닌 액세스 라인(205)과 통신할 수도 있는 것을 보장한다. 따라서, 하나의 메모리 셀은 한번에 활성화될 수도 있다. 유전체 물질(220)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(210)으로부터 제2 액세스 라인(210-a)으로 연장되어, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킬 수도 있다.
위에서 설명된 바와 같이, 메모리 셀(예를 들어, 메모리 셀(225))은 관련된 워드 라인 및 비트 라인을 활성화시킴으로써 액세스될 수도 있다. 따라서, 메모리 셀의 각각은 복수의 제1 액세스 라인 중 하나 및 복수의 제2 액세스 라인 중 하나를 활성화시킴으로써 액세스될 수도 있다. 예를 들어, 제1 액세스 라인(205)과 제2 액세스 라인(210)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225))은 제1 액세스 라인(205-a)과 제2 액세스 라인(210-a)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225-a))이 미선택되는 동일한 시간에 활성화될 수도 있다. 대안적으로, 예를 들어, 제1 액세스 라인(205-a)과 제2 액세스 라인(210-a)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225-a))은 제1 액세스 라인(205)과 제2 액세스 라인(210)의 교차점에 위치된 메모리 셀(예를 들어, 메모리 셀(225))이 미선택되는 동일한 시간에 활성화될 수도 있다. 메모리 셀 사이에 위치된 제1 유전체 물질(220)의 존재는 하나의 메모리 셀(예를 들어, 액세스 라인(205)과 액세스 라인(210)의 교차점에서)이 제2 메모리 셀(예를 들어, 액세스 라인(205-a)과 액세스 라인(210-a)의 교차점에서)이 미선택되는 동일한 시간에 액세스되게 할 수도 있다.
부가적으로 또는 대안적으로, 각각의 메모리 셀 내 자가-선택 메모리(215)의 존재는 상이한 프로그래밍된 상태 간의 메모리 셀의 문턱값 전압의 차를 향상시킬 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 인가된 전압이 문턱값 전압 미만이라면, 전류는 메모리 소자가 재설정 상태에 있는 경우에 흐르지 않을 수도 있고; 메모리 소자가 설정 상태에 있는 경우에, 인가된 전압이 상이한 문턱값 전압을 가질 수도 있고, 따라서, 전류가 인가된 전압에 응답하여 흐를 수도 있다. 따라서, 각각의 메모리 셀은 상이한 극성의 프로그래밍 펄스를 각각의 메모리 셀에 인가함으로써 액세스될 수도 있다.
메모리 구조체(200-a)는 제2 유전체 물질(230), 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b)) 및 제4 유전체 물질(240)을 포함할 수도 있다. 일부 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 다른 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 추가의 실시예에서, 제1, 제2 및 제3 유전체 물질 중 임의의 2개는 각각 동일한 유전체 물질일 수도 있다. 일부 실시예에서, 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))은 상이한 특성을 가질 수도 있거나 또는 갖지 않을 수도 있는 다수의 부분을 포함할 수도 있다. 예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(230) 및 제4 유전체 물질(240)과 접촉하는 제3 유전체 물질(235-a)) 및 제2 부분(예를 들어, 제1 액세스 라인(205 및 205-a)과 접촉하는 제3 유전체 물질(235-b))을 포함할 수도 있다. 일부 실시예에서, 제3 유전체 물질(235-a) 및 제3 유전체 물질(235-b)은 상이한 시간에 형성될 수도 있다. 예를 들어, 제3 유전체 물질(235-b)은 제3 유전체 물질(235-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(235-b)은 제3 유전체 물질(235-a) 후에 형성될 수도 있다. 위에서 논의되는 바와 같이, 제1 유전체 물질(220)은 메모리 셀이 개별적으로 선택될 수도 있는 것을 보장하도록 2개의 액세스 라인(예를 들어, 액세스 라인(205 및 205-a))을 분리시킬 수도 있다. 제2, 제3 및 제4 유전체 물질은 메모리 구조체(200-a)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연)시킬 수도 있거나 또는 보호할 수도 있다.
실시예로서, 제1 유전체 물질(220) 및 제3 유전체 물질(235-b)은 제1 액세스 라인의 각각을 전기적으로 절연시킬 수도 있다. 예를 들어, 제1 유전체 물질(220)은 하나의 방향(예를 들어, "X" 방향)에서 제1 액세스 라인(205)을 제1 액세스 라인(205-a)으로부터 절연시킬 수도 있다. 제3 유전체 물질(235-b)은 동일한 방향(예를 들어, "X" 방향)에서 제2 액세스 라인(210)을 제2 액세스 라인(210-a)으로부터 절연시킬 수도 있다. 다른 실시예에서, 제3 유전체 물질(235-b)은 제2 방향(예를 들어, "Y" 방향)에서 제1 액세스 라인(205 및 205-a) 중 하나 이상을 부가적인 제1 액세스 라인(미도시)으로부터 절연시킬 수도 있다. 따라서, 제1 유전체 물질(220)과 제3 유전체 물질(235-b)의 조합은 다수의 액세스 라인(예를 들어, 제2 액세스 라인(210) 및 제2 액세스 라인(210-a))이 서로로부터 전기적으로 절연되는 것을 보장하도록 함께 작동될 수도 있다.
제2 유전체 물질(230) 및 제4 유전체 물질(240)은 메모리 구조체(200-a)를 제작하는 방법을 도울 수도 있다. 예를 들어, 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 다른 물질 중, 제2 유전체 물질(230) 및 제4 유전체 물질(240)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어 복수의 제1 액세스 라인을 형성할 수도 있다. 일관성을 위해, 각각의 에칭이 적어도 하나의 방향(예를 들어, "Y" 방향)에서 동일한 치수로 이루어지는 것이 바람직하다. 따라서, 제4 유전체 물질(240)은 일관된 에칭 깊이를 보장하도록 스택에 포함될 수도 있다. 예를 들어, 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b)) 및 제4 유전체 물질(240)은 상이한 물질일 수도 있다. 따라서, 에칭 공정 동안, 채널은 제3 유전체 물질을 통해 (예를 들어, "Y" 방향으로) 에칭될 수도 있다. 그러나, 제4 유전체 물질(240)의 존재에 기인하여 또는 제4 유전체 물질(240)이 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))과는 상이한 물질인 것에 기인하여, 에칭 공정은 제4 유전체 물질(240)에 도달할 때 종료될 수도 있다. 따라서, 복수의 제2 액세스 라인의 각각은 일관된 치수를 (예를 들어, "Y" 방향에서) 갖게 형성될 수도 있다.
유사하게, 제2 유전체 물질(230)은 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 메모리 구조체(200-a)를 제작하는 방법을 도울 수도 있다. 위에서 설명된 바와 같이, 다른 물질 중, 제2 유전체 물질(230) 및 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))을 포함하는 스택이 형성될 수도 있고, 에칭되어 복수의 제2 액세스 라인(예를 들어, 제2 액세스 라인(210))을 형성할 수도 있다. 일부 실시예에서, 적어도 하나의 방향(예를 들어, "Y" 방향)에서의 에칭 깊이는 에칭 공정이 제2 액세스 라인이 형성될 수도 있는 개구(예를 들어, 비아 또는 구멍)를 열화시킬 수도 있는 깊이일 수도 있다. 예를 들어, 적어도 하나의 방향(예를 들어, "Y" 방향)에서 더 큰 치수를 가진 개구는 더 열화되기 쉬울 수도 있다. 따라서, 제2 유전체 물질(230)의 존재가 제작 공정을 도울 수도 있어서 에칭 공정이 일관된 개구 그리고 궁극적으로 개구 내에 형성된 일관된 제2 액세스 라인을 발생시킨다.
도 2b는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(200-b)의 예를 예시한다. 메모리 구조체(200-b)는 상이한 관점에서 도시된, 도 2a를 참조하여 설명된 바와 같은 메모리 구조체(200-a)의 예일 수도 있다. 도 2b는 제1 방향으로 연장되는 제1 액세스 라인(예를 들어, 205-b 및 205-c) 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인(예를 들어, 210-b 및 210-c)을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 따라서, 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(205-b)과 제2 액세스 라인(210-b)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 각각의 메모리 셀은 자가-선택 물질 자가-선택 메모리(215)를 포함할 수도 있다.
자가-선택 메모리 구조체(200-b)는 제1 액세스 라인 및 상이한 방향으로 연장되는 제2 액세스 라인을 포함할 수도 있다. 위에서 설명된 바와 같이, 제1 액세스 라인은 제1 방향으로 연장될 수도 있고 제2 액세스 라인은 제2 방향으로 연장될 수도 있다. 메모리 구조체(200-b)는 또한 메모리 셀(225) 및 메모리 셀(225-a)의 각각에 포함될 수도 있는, 자가-선택 메모리(215)를 포함할 수도 있다. 부가적으로 또는 대안적으로, 메모리 구조체(200-b)는 제1 유전체 물질(220-a), 제3 유전체 물질(235-c), 제4 유전체 물질(240)(미도시) 및 제5 유전체 물질(245)을 포함할 수도 있다.
도 2a를 참조하여 위에서 설명된 바와 같이, 각각의 메모리 셀은 자가-선택 메모리(215)를 포함할 수도 있다. 따라서, 자가-선택 메모리(215)(예를 들어, 각각의 메모리 셀)는 제1 액세스 라인(예를 들어, 제1 액세스 라인(205-b)) 및 제2 액세스 라인(예를 들어, 제2 액세스 라인(210-b)) 옆에 위치될 수도 있거나 또는 이들과 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리(215)는 도 2a에 도시된 바와 같이, 제1 방향으로 연장될 수도 있고 적어도 하나의 측면의 복수의 제2 액세스 라인의 각각과 경계를 이룰 수도 있다.
일부 실시예에서, 메모리 셀(225)은 도 2a를 참조하여 설명된 바와 같이, 제1 메모리 셀(225)로서 지칭될 수도 있고 제1 수직 액세스 라인(210)의 제1 측면과 연결될 수도 있다. 다른 실시예에서, 메모리 셀(225-a)은 도 2a를 참조하여 설명된 바와 같이, 제2 메모리 셀(225-a)로서 지칭될 수도 있고 제2 수직 액세스 라인(210-a)의 제2 측면과 연결될 수도 있다. 제1 메모리 셀(225) 및 제2 메모리 셀(225-a)의 각각은 자가-선택 메모리(215)를 포함할 수도 있다. 부가적으로 또는 대안적으로, 유전체 물질(예를 들어, 제1 유전체 물질(220))은 제1 메모리 셀(225)과 제2 메모리 셀(225-a) 사이에 위치될 수도 있다.
위에서 설명된 바와 같이, 메모리 구조체(200-b)는 제1 액세스 라인(205-b 및 205-c) 및 제2 액세스 라인(210-b 및 210-c)을 포함할 수도 있다. 도 2b에 도시된 바와 같이, 제1 액세스 라인(205-b 및 205-c)의 각각은 제1 유전체 물질(220-a)에 의해 분리될 수도 있다. 제1 액세스 라인(205-b 및 205-c)을 유전체 물질(220-a)에 의해 분리시킴으로써, 제2 액세스 라인(210-b)과 제1 액세스 라인(205-b)의 교차점에 위치되는 메모리 셀(225)은 제1 액세스 라인(205-c)과 제2 액세스 라인(210-c)의 교차점에 위치되는 메모리 셀(225-a)로부터 절연될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(220-a)의 존재는 액세스 라인(210-b)이 액세스 라인(205-c)이 아닌 액세스 라인(205-b)과 통신할 수도 있는 것을 보장한다. 이러한 실시예에서, 메모리 셀(225) 또는 메모리 셀(225-a) 중 정확히 하나가 한번에 활성화될 수도 있다. 유전체 물질(220)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(210-b)으로부터 제2 액세스 라인(210-c)으로 연장될 수도 있어서, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킨다.
도 2b에 도시된 바와 같이, 메모리 셀(225) 또는 메모리 셀(225-a) 중 하나는 관련된 워드 라인 및 비트 라인을 활성화시킴으로써 액세스될 수도 있다. 따라서, 메모리 셀(225) 및 메모리 셀(225-a)의 각각은 각각의 제1 액세스 라인 및 제2 액세스 라인을 활성화시킴으로써 액세스될 수도 있다. 예를 들어, 제1 액세스 라인(205-b)과 제2 액세스 라인(210-b)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(205-c)과 제2 액세스 라인(210-c)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 대안적으로, 예를 들어, 제1 액세스 라인(205-c)과 제2 액세스 라인(210-c)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(205-b)과 제2 액세스 라인(210-b)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 메모리 셀 사이에 위치된 제1 유전체 물질(220-a)의 존재는 메모리 셀(225)이 메모리 셀(225-a)이 미선택되는 동일한 시간에 액세스되게 할 수도 있다.
도 3은 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(300)의 예를 예시한다. 메모리 구조체(300)는 도 2a 및 도 2b 각각을 참조하여 메모리 구조체(200-a 및 200-b)에 대해 설명된 특징의 예일 수도 있거나 또는 이 예를 포함할 수도 있다. 메모리 구조체(300)는 제1 방향으로 연장되는 제1 액세스 라인 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(305)과 제2 액세스 라인(310)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 각각의 메모리 셀은 자가-선택 물질 세그먼트(315)를 포함할 수도 있다.
자가-선택 메모리 구조체(300)는 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205 및 205-a)의 예일 수도 있는, 제1 액세스 라인(305 및 305-a); 도 2a를 참조하여 설명된 바와 같은 제2 액세스 라인(210 및 210-a)의 예일 수도 있는, 제2 액세스 라인(310 및 310-a); 및 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215)의 예일 수도 있는, 자가-선택 물질(315 및 315-a)을 포함할 수도 있다. 메모리 구조체(300)는 또한 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(320); 및 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225) 및 메모리 셀(225-a)의 예일 수도 있는, 메모리 셀(325 및 325-a)을 포함할 수도 있다.
메모리 구조체(300)는 또한 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(330); 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b)); 및 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(340)을 포함할 수도 있다. 일부 실시예에서, 제1 액세스 라인은 워드 라인으로서 지칭될 수도 있고 제2 액세스 라인은 비트 라인으로서 지칭될 수도 있다. 다른 실시예에서, 제2 유전체 물질(330)은 보호성 유전체 물질(330)로서 지칭될 수도 있고, 제4 유전체 물질(340)은 절연성 유전체 물질(340)로서 지칭될 수도 있다.
일부 실시예에서, 메모리 구조체(300)는 복수의 제1 액세스 라인(예를 들어, 액세스 라인(305 및 305-a)) 및 복수의 제2 액세스 라인(예를 들어, 액세스 라인(310 및 310-a))을 포함할 수도 있다. 제1 액세스 라인 및 제2 액세스 라인은 상이한 방향(예를 들어, 직교 방향, 다른 비-평행 방향)으로 연장될 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 제1 액세스 라인(305)은 수평 액세스 라인(305)으로서 지칭될 수도 있고 수평 방향으로 연장될 수도 있으며, 제2 액세스 라인(310)은 수직 액세스 라인(310)으로서 지칭될 수도 있고 수직 방향으로 연장될 수도 있다. 따라서, 도 3에 도시된 바와 같이, 복수의 제1 액세스 라인은 제1 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장될 수도 있고, 제2 복수의 액세스 라인은 제1 방향과 상이한(예를 들어, 직교하는) 제2 방향(예를 들어, "Y" 방향)으로 연장될 수도 있다. 따라서, 메모리 구조체(300)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인이 격자 같은 구조체를 형성하는 3차원 메모리 어레이일 수도 있다.
제1 복수의 액세스 라인 및 제2 복수의 액세스 라인은 개별적인 자가-선택 메모리 세그먼트와 접촉할 수도 있다. 일부 실시예에서, 개별적인 자가-선택 메모리 세그먼트는 복수의 이산형 자가-선택 메모리 세그먼트로서 지칭될 수도 있고, 메모리 구조체(300)는 적어도 이산형 자가-선택 메모리 세그먼트의 제1 하위세트 및 이산형 자가-선택 메모리 세그먼트의 제2 하위세트를 포함할 수도 있다. 예를 들어, 자가-선택 메모리 세그먼트(315)는 이산형 자가-선택 메모리의 제1 하위세트로서 지칭될 수도 있고 자가-선택 메모리 세그먼트(315-a)는 이산형 자가-선택 메모리의 제2 하위세트로서 지칭될 수도 있다. 각각의 자가-선택 메모리 세그먼트는 제1 복수의 액세스 라인 중 하나의 액세스 라인 및 제2 복수의 액세스 라인 중 하나의 액세스 라인과 인접할 수도 있다. 다르게 말하자면, 자가-선택 메모리 세그먼트는 제1(예를 들어, "Y") 방향으로 연장될 수도 있고 제1 액세스 라인(예를 들어, 제1 액세스 라인(305))과 유사한 치수를 (예를 들어, "Y" 방향에서) 가질 수도 있다. 따라서, 적어도 하나의 자가-선택 메모리 세그먼트는 액세스 라인의 각각의 교차점(예를 들어, 제1 액세스 라인(305)과 제2 액세스 라인(310)의 교차점)에서 형성될 수도 있다. 따라서, 메모리 셀(325)은 제1 액세스 라인(305)과 제2 액세스 라인(310)의 교차점에 위치될 수도 있고, 메모리 셀(325-a)은 제1 액세스 라인(305-a)과 제2 액세스 라인(310-a)의 교차점에 위치될 수도 있다. 일부 실시예에서, 각각의 자가-선택 메모리 세그먼트(315)는 유전체 물질(345) 또는 전도성 물질(345)일 수도 있고, 밀봉 물질로서 역할을 할 수도 있는, 물질(345) 내에 위치될 수도 있다. 또 다른 방식으로 말하자면, 물질(345)은 각각의 자가-선택 메모리 세그먼트(315)를 전기적으로 절연시킬 수도 있다.
일부 실시예에서, 메모리 셀(325)은 제1 메모리 셀(325)로서 지칭될 수도 있고 제1 수직 액세스 라인(310)의 제1 측면과 연결될 수도 있다(예를 들어, 도 2a를 참조하여 설명된 바와 같음). 다른 실시예에서, 메모리 셀(325-a)은 제2 메모리 셀(325-a)로서 지칭될 수도 있고 제2 수직 액세스 라인(310-a)의 제2 측면과 연결될 수도 있다(예를 들어, 도 2a를 참조하여 설명된 바와 같음). 제1 메모리 셀(325) 및 제2 메모리 셀(325-a)의 각각은 자가-선택 메모리 세그먼트(315)를 포함할 수도 있다. 위에서 설명된 바와 같이, 메모리 구조체(300)는 복수의 제1 이산형 자가-선택 메모리 세그먼트(315) 및 복수의 제2 이산형 자가-선택 메모리 세그먼트(315-a)를 포함할 수도 있다. 일부 실시예에서, 제1 자가-선택 메모리(예를 들어, 도 2a를 참조하여 설명된 바와 같음)를 포함하는 복수의 제1 이산형 세그먼트(315) 및 복수의 제2 이산형 자가-선택 메모리 세그먼트(315-a)는 제2 자가-선택 메모리(예를 들어, 도 2a를 참조하여 설명된 바와 같음)를 포함할 수도 있다. 다른 실시예에서, 제1 메모리 셀(325)은 복수의 제1 이산형 자가-선택 메모리 세그먼트(315) 중 하나를 포함할 수도 있고 제2 메모리 셀은 복수의 제2 이산형 자가-선택 메모리 세그먼트(315-a) 중 하나를 포함할 수도 있다. 이산형 자가-선택 메모리 세그먼트의 각각은 칼코게나이드를 포함할 수도 있다. 부가적으로 또는 대안적으로, 유전체 물질(예를 들어, 제1 유전체 물질(220))은 제1 메모리 셀(225)과 제2 메모리 셀(225-a) 사이에 위치될 수도 있다.
위에서 설명된 바와 같이, 액세스 라인(310)은 복수의 제2 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고, 액세스 라인(310-a)은 복수의 제2 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 일부 실시예에서, 복수의 제2 액세스 라인은 적어도 하나의 방향으로 션트될 수도 있다. 다른 실시예에서, 액세스 라인(305)은 복수의 제1 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(305-a)은 복수의 제1 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다.
도 3에 도시된 바와 같이, 제1 액세스 라인(305 및 305-a)은 제1 유전체 물질(320)에 의해 분리될 수도 있다. 제1 액세스 라인(305 및 305-a)을 분리시킴으로써, 메모리 셀은 제2 액세스 라인(310)과 제1 액세스 라인(305)의 교차점에 그리고 제2 액세스 라인(310-a)과 제1 액세스 라인(305-a)의 교차점에 위치될 수도 있다. 메모리 셀(예를 들어, 메모리 셀(325 및 325-a))은 개별적으로 액세스될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(320)의 존재는 액세스 라인(310)이 액세스 라인(305-a)이 아닌 액세스 라인(305)과 통신할 수도 있는 것을 보장한다. 따라서, 하나의 메모리 셀은 한번에 활성화될 수도 있다. 일부 실시예에서, 유전체 물질(320)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(310)으로부터 제2 액세스 라인(310-a)으로 연장될 수도 있어서, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킨다.
일부 실시예에서, 메모리 셀(예를 들어, 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225))은 관련된 워드 라인 및 비트 라인을 활성화시킴으로써 액세스될 수도 있다. 따라서, 메모리 셀의 각각은 복수의 제1 액세스 라인 중 하나 및 복수의 제2 액세스 라인 중 하나를 활성화시킴으로써 액세스될 수도 있다. 예를 들어, 제1 액세스 라인(305)과 제2 액세스 라인(310)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(305-a)과 제2 액세스 라인(310-a)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 대안적으로, 예를 들어, 제1 액세스 라인(305-a)과 제2 액세스 라인(310-a)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(305)과 제2 액세스 라인(310)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 메모리 셀 사이에 위치된 제1 유전체 물질(320)의 존재는 메모리 셀(325)(예를 들어, 액세스 라인(305)과 액세스 라인(310)의 교차점에서)이 제2 메모리 셀(325-a)(예를 들어, 액세스 라인(305-a)과 액세스 라인(310-a)의 교차점에서)이 미선택되는 동일한 시간에 액세스되게 할 수도 있다.
부가적으로 또는 대안적으로, 각각의 메모리 셀 내 자가-선택 메모리(예를 들어, 자가-선택 메모리 세그먼트(315 및 315-a))의 존재는 상이한 프로그래밍된 상태 간의 메모리 셀의 문턱값 전압의 차를 향상시킬 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 인가된 전압이 문턱값 전압 미만이라면, 전류는 메모리 소자가 재설정 상태인 경우 흐르지 않을 수도 있고; 메모리 소자가 설정 상태인 경우, 메모리 소자는 상이한 문턱값 전압을 가질 수도 있고, 따라서, 전류는 인가된 전압에 응답하여 흐를 수도 있다. 따라서, 각각의 메모리 셀은 상이한 극성의 프로그래밍 펄스를 각각의 메모리 셀에 인가함으로써 액세스될 수도 있다.
부가적으로 또는 대안적으로, 메모리 구조체(300)는 제2 유전체 물질(330), 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b)) 및 제4 유전체 물질(340)을 포함할 수도 있다. 추가의 실시예에서, 제1, 제2 및 제3 유전체 물질 중 임의의 2개는 각각 동일한 유전체 물질일 수도 있다. 일부 실시예에서, 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b))은 상이한 특성을 가질 수도 있거나 또는 갖지 않을 수도 있는 다수의 부분을 포함할 수도 있다.
예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(330) 및 제4 유전체 물질(340)과 접촉하는 제3 유전체 물질(335-a)) 및 제2 부분(예를 들어, 제1 액세스 라인(305 및 305-a)과 접촉하는 제3 유전체 물질(335-b))을 포함할 수도 있다. 일부 실시예에서, 제3 유전체 물질(335-a) 및 제3 유전체 물질(335-b)은 상이한 시간에 형성될 수도 있다. 예를 들어, 제3 유전체 물질(335-b)은 제3 유전체 물질(335-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(335-b)은 제3 유전체 물질(335-a) 후에 형성될 수도 있다. 위에서 논의되는 바와 같이, 제1 유전체 물질(320)은 메모리 셀이 개별적으로 선택될 수도 있는 것을 보장하도록 2개의 액세스 라인(예를 들어, 액세스 라인(305 및 305-a))을 분리시킬 수도 있다. 제2, 제3 및 제4 유전체 물질은 메모리 구조체(300)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연)시킬 수도 있거나 또는 보호할 수도 있다.
실시예로서, 제1 유전체 물질(320) 및 제3 유전체 물질(335-b)은 제1 액세스 라인의 각각을 전기적으로 절연시킬 수도 있다. 예를 들어, 제1 유전체 물질(320)은 하나의 방향(예를 들어, "X" 방향)에서 제1 액세스 라인(305)을 제1 액세스 라인(305-a)으로부터 절연시킬 수도 있다. 제3 유전체 물질(335-b)은 동일한 방향(예를 들어, "X" 방향)에서 제2 액세스 라인(310)을 제2 액세스 라인(310-a)으로부터 절연시킬 수도 있다. 다른 실시예에서, 제3 유전체 물질(335-b)은 제2 방향(예를 들어, "Y" 방향)에서 제1 액세스 라인(305 및 305-a) 중 하나 이상을 부가적인 제1 액세스 라인(미도시)으로부터 절연시킬 수도 있다. 따라서, 제1 유전체 물질(320)과 제3 유전체 물질(335-b)의 조합은 다수의 액세스 라인(예를 들어, 제2 액세스 라인(310) 및 제2 액세스 라인(310-a))이 서로로부터 전기적으로 절연되는 것을 보장하도록 함께 작동될 수도 있다.
제2 유전체 물질(330) 및 제4 유전체 물질(340)은 메모리 구조체(300)를 제작하는 방법을 도울 수도 있다. 예를 들어, 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 다른 물질 중, 제2 유전체 물질(330) 및 제4 유전체 물질(340)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어 복수의 제1 액세스 라인을 형성할 수도 있다. 일관성을 위해, 각각의 에칭이 적어도 하나의 방향(예를 들어, "Y" 방향)에서 동일한 치수로 이루어지는 것이 바람직하다. 따라서, 제4 유전체 물질(340)은 일관된 에칭 깊이를 보장하도록 스택에 포함될 수도 있다. 예를 들어, 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b)) 및 제4 유전체 물질(340)은 상이한 물질일 수도 있다. 따라서, 에칭 공정 동안, 적어도 하나의 채널은 제3 유전체 물질을 통해 (예를 들어, "Y" 방향으로) 에칭될 수도 있다. 그러나, 제4 유전체 물질(340)의 존재에 기인하여 또는 제4 유전체 물질(340)이 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b))과는 상이한 물질인 것에 기인하여, 에칭 공정은 제4 유전체 물질(340)에 도달할 때 종료될 수도 있다. 따라서, 복수의 제2 액세스 라인의 각각은 일관된 치수를 (예를 들어, "Y" 방향에서) 갖게 형성될 수도 있다.
유사하게, 제2 유전체 물질(330)은 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 메모리 구조체(300)를 제작하는 방법을 도울 수도 있다. 위에서 설명된 바와 같이, 다른 물질 중, 제2 유전체 물질(330) 및 제3 유전체 물질(예를 들어, 제3 유전체 물질(335-a), 제3 유전체 물질(335-b))을 포함하는 스택이 형성될 수도 있고, 에칭되어 복수의 제2 액세스 라인(예를 들어, 제2 액세스 라인(310))을 형성할 수도 있다. 일부 실시예에서, 적어도 하나의 방향(예를 들어, "Y" 방향)에서의 에칭 깊이는 에칭 공정이 제2 액세스 라인이 형성될 수도 있는 개구(예를 들어, 비아 또는 구멍)를 열화시킬 수도 있는 깊이일 수도 있다. 예를 들어, 적어도 하나의 방향(예를 들어, "Y" 방향)에서 더 큰 치수를 가진 개구는 더 열화되기 쉬울 수도 있다. 따라서, 제2 유전체 물질(330)의 존재가 제작 공정을 도울 수도 있어서 에칭 공정이 일관된 개구 그리고 궁극적으로 개구 내에 형성된 일관된 제2 액세스 라인을 발생시킨다.
도 4는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(400)의 예를 예시한다. 메모리 구조체(400)는 도 2a, 도 2b 및 도 3, 각각을 참조하여 설명된 바와 같은 메모리 구조체(200-a 및 200-b 및 300)에 대해 설명된 특징의 예일 수도 있거나 또는 이 특징을 포함할 수도 있다. 메모리 구조체(400)는 제1 방향으로 연장되는 제1 액세스 라인 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(405)과 제2 액세스 라인(미도시)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 각각의 메모리 셀은 자가-선택 물질(미도시)을 포함할 수도 있다.
자가-선택 메모리 구조체(400)는 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205 및 205-a)의 예일 수도 있는, 제1 액세스 라인(405 및 405-a); 및 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225) 및메모리 셀(225-a), 각각의 예일 수도 있는, 메모리 셀(425) 및 메모리 셀(425-a)을 포함할 수도 있다. 메모리 구조체(400)는 또한 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(420); 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(430); 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b)); 및 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(440)을 포함할 수도 있다.
메모리 구조체(400)는 또한 제2 액세스 라인(예를 들어, 도 2a를 참조하여 설명된 바와 같은 액세스 라인(210))이 형성되는 채널의 예일 수도 있는. 채널(445); 및 제1 유전체 물질(420)이 증착되는 채널의 예일 수도 있는. 채널(450)을 포함할 수도 있다. 일부 실시예에서, 제1 액세스 라인(405 및 405-a)은 비트 라인으로서 지칭될 수도 있다. 다른 실시예에서, 제2 유전체 물질(430)은 보호성 유전체 물질(430)로서 지칭될 수도 있고, 제4 유전체 물질(440)은 절연성 유전체 물질(440)로서 지칭될 수도 있다.
일부 실시예에서, 메모리 구조체(400)는 복수의 에칭된 채널(445)을 포함할 수도 있다. 채널(445)이 에칭될 수도 있어서 복수의 제2 액세스 라인(예를 들어, 도 2a를 참조하여 설명된 바와 같은 제2 액세스 라인(210))이 형성될 수도 있다. 메모리 구조체(400)는 또한 복수의 제1 액세스 라인을 포함할 수도 있다. 예를 들어, 메모리 구조체(400)는 제1 액세스 라인(405 및 405-a)을 포함할 수도 있다. 채널(445) 및 제1 액세스 라인은 상이한 방향으로 연장될 수도 있다. 일부 실시예에서, 채널(445)은 제1 방향으로 연장될 수도 있고, 제1 액세스 라인은 제1 방향과 직교하거나 또는 상이한 제2 방향으로 연장될 수도 있다. 따라서, 도 4에 도시된 바와 같이, 채널(445)은 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고, 복수의 제1 액세스 라인(예를 들어, 제1 액세스 라인(405))은 제1 방향과 직교하는 제2 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장될 수도 있다. 따라서, 메모리 구조체(400)(제1 액세스 라인의 형성 후)는 3차원 메모리 어레이일 수도 있다.
채널(445) 내에 형성될 제2 복수의 액세스 라인 및 제1 복수의 액세스 라인은 자가-선택 메모리(예를 들어, 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215))와 접촉할 수도 있다. 위에서 설명된 바와 같이, 메모리 구조체(400) 내에 형성된 복수의 메모리 셀은 자가-선택 메모리(미도시)를 각각 포함할 수도 있다. 따라서, 자가-선택 메모리(예를 들어, 각각의 메모리 셀)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인 옆에 위치될 수도 있거나 또는 이들과 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 적어도 하나의 측면의 복수의 제2 액세스 라인의 각각과 경계를 이룰 수도 있다. 복수의 액세스 라인의 각각과 경계를 이룸으로써, 자가-선택 메모리는 연속적인 것으로 지칭될 수도 있다. 일부 실시예에서, 자가-선택 메모리는 제1 복수의 액세스 라인과 제2 복수의 액세스 라인의 각각의 교차점에뿐만 아니라 이 교차점 사이의 다른 위치에도 위치될 수 있다. 적어도 하나의 메모리 셀(예를 들어, 메모리 셀(425))은 제1 액세스 라인(405)과 제2 액세스 라인(미도시)의 각각의 교차점에 위치될 수도 있다. 아래에서 설명되는 바와 같이, 제1 유전체 물질(420)은 제1 복수의 메모리 셀과 제2 복수의 메모리 셀 사이에 배치될 수도 있다.
정반대로, 제1 복수의 액세스 라인(예를 들어, 제1 액세스 라인(405)) 및 제2 복수의 액세스 라인(미도시)은 개별적인 자가-선택 메모리 세그먼트(미도시)와 접촉할 수도 있다. 일부 실시예에서, 개별적인 자가-선택 메모리 세그먼트는 복수의 이산형 자가-선택 메모리 세그먼트로서 지칭될 수도 있고, 메모리 구조체(400)는 적어도 이산형 자가-선택 메모리 세그먼트의 제1 하위세트 및 이산형 자가-선택 메모리 세그먼트의 제2 하위세트를 포함할 수도 있다. 각각의 자가-선택 메모리 세그먼트는 제1 복수의 액세스 라인 중 하나의 액세스 라인 및 제2 복수의 액세스 라인 중 하나의 액세스 라인과 인접할 수도 있거나 또는 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리 세그먼트는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 제1 액세스 라인(예를 들어, 제1 액세스 라인(405))과 유사한 치수를 (예를 들어, "Y" 방향에서) 가질 수도 있다. 따라서, 적어도 하나의 자가-선택 메모리 세그먼트는 액세스 라인의 각각의 교차점(예를 들어, 제1 액세스 라인(305)과 제2 액세스 라인(미도시)의 교차점)에서 형성될 수도 있다. 따라서, 메모리 셀(425)은 제1 액세스 라인(305)과 제2 액세스 라인(미도시)의 교차점에 위치될 수도 있고, 메모리 셀(325-a)은 제1 액세스 라인(305-a)과 제2 액세스 라인(미도시)의 교차점에 위치될 수도 있다.
일부 실시예에서, 액세스 라인(405)은 복수의 제1 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(405-a)은 복수의 제1 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 도 4에 도시된 바와 같이, 제1 액세스 라인은 제1 유전체 물질(420)에 의해 분리될 수도 있다. 유전체 물질(420)에 의해 액세스 라인(405 및 405-a)을 분리시킴으로써, 제1 액세스 라인(405)과 제2 액세스 라인(미도시)의 교차점에 위치된 메모리 셀(425) 및 제1 액세스 라인(405-a)과 제2 액세스 라인(미도시)의 교차점에 위치된 메모리 셀(425-a)은 개별적으로 액세스될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(420)의 존재는 제1 액세스 라인(405)이 액세스 라인(405-a)이 아닌 각각의 제2 액세스 라인(미도시)과 통신할 수도 있는 것을 보장한다. 따라서, 하나의 메모리 셀은 한번에 활성화될 수도 있다. 유전체 물질(420)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(미도시) 사이에서 연장될 수도 있어서, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킨다.
부가적으로 또는 대안적으로, 메모리 구조체(400)는 제2 유전체 물질(430), 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b)) 및 제4 유전체 물질(440)을 포함할 수도 있다. 일부 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 다른 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 추가의 실시예에서, 제1, 제2 및 제3 유전체 물질 중 임의의 2개는 각각 동일한 유전체 물질일 수도 있다. 일부 실시예에서, 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b))은 상이한 특성을 가질 수도 있거나 또는 갖지 않을 수도 있는 다수의 부분을 포함할 수도 있다.
예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(430) 및 제4 유전체 물질(440)과 접촉하는 제3 유전체 물질(435-a)) 및 제2 부분(예를 들어, 제1 액세스 라인(405 및 405-a)과 접촉하는 제3 유전체 물질(435-b))을 포함할 수도 있다. 일부 실시예에서, 제3 유전체 물질(435-a) 및 제3 유전체 물질(435-b)은 상이한 시간에 형성될 수도 있다. 실시예로서, 제3 유전체 물질(435-b)은 제3 유전체 물질(435-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(435-b)은 제3 유전체 물질(435-a) 후에 형성될 수도 있다. 위에서 논의되는 바와 같이, 제1 유전체 물질(420)은 메모리 셀이 개별적으로 선택될 수도 있는 것을 보장하도록 2개의 액세스 라인(예를 들어, 제2 액세스 라인(미도시))을 분리시킬 수도 있다. 제2, 제3 및 제4 유전체 물질은 메모리 구조체(400)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연)시킬 수도 있거나 또는 보호할 수도 있다.
도 2a, 도 2b 및 도 3과 비교할 때, 제1 유전체 물질(420)은 상이한 방식으로 증착될 수도 있다. 예를 들어, 도 2a, 도 2b 및 도 3을 참조하여 설명되는 바와 같이, 제1 유전체 물질을 포함하는 스택이 형성될 수도 있다. 스택이 후속하여 에칭될 수도 있고, 그 결과, 제1 액세스 라인이 적어도 하나의 방향(예를 들어, "X" 방향)에서 분리될 수도 있다. 정반대로, 예를 들어, 도 4에서, 제2 유전체 물질(430), 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b)) 및 제4 유전체 물질(440)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어, 후속하여, 채널(450)을 형성할 수도 있다. 이어서 제1 유전체 물질(420)이 채널(450)의 각각 내에 증착되어 제1 액세스 라인과 제2 액세스 라인을 전기적으로 절연시킬 수도 있다. 예를 들어, 제1 유전체 물질(420)은 액세스 라인(405)을 액세스 라인(405-a)으로부터 절연시킬 수도 있다. 일부 실시예에서, 채널(445 및 450)의 각각은 적어도 하나의 방향(예를 들어, "X" 방향)에서 상이한 치수를 가질 수도 있다. 예를 들어, 채널(445)의 각각은 채널(450)의 각각보다 더 넓을 수도 있다. 채널(445) 및/또는 채널(450)의 폭은 변경될 수도 있다. 예를 들어, 채널(445)은 채널(450)보다 상당히 더 넓을 수도 있다. 다른 실시예에서, 채널(450)은 채널(445)보다 상당히 더 넓을 수도 있다. 임의의 실시예에서, 채널(445) 및 채널(450)의 폭은 제1 유전체 물질(420)이 채널(450)을 충전하고 채널(445)을 충전하지 않도록 이루어질 수도 있다.
제2, 제3 및 제4 유전체 물질은 메모리 구조체(400)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연) 또는 보호할 수도 있다. 따라서, 제1 유전체 물질(420) 및 제3 유전체 물질(435-b)은 2개 초과의 제1 액세스 라인을 전기적으로 절연(예를 들어, 제1 액세스 라인(405)을 제1 액세스 라인(405-a)으로부터 절연)시킬 수도 있다. 위에서 설명된 바와 같이, 제1 유전체 물질(420)은 하나의 방향(예를 들어, "X" 방향)에서 제1 액세스 라인의 각각을 절연시킬 수도 있다. 제3 유전체 물질은 상이한 방향(예를 들어, "Y" 방향)에서 제1 액세스 라인의 각각을 절연시킬 수도 있다. 따라서, 제1 유전체 물질(420)과 제3 유전체 물질(435-b)의 조합은 제1 액세스 라인의 각각이 서로로부터 전기적으로 절연되는 것을 보장하도록 함께 작동될 수도 있다.
제2 유전체 물질(430) 및 제4 유전체 물질(440)은 메모리 구조체(400)를 제작하는 방법을 도울 수도 있다. 예를 들어, 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 다른 물질 중, 제2 유전체 물질(430) 및 제4 유전체 물질(440)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어 복수의 제1 액세스 라인을 형성할 수도 있다. 일관성을 위해, 각각의 에칭이 적어도 하나의 방향(예를 들어, "Y" 방향)에서 동일한 치수로 이루어지는 것이 바람직하다. 따라서, 제4 유전체 물질(440)은 일관된 에칭 깊이를 보장하도록 스택에 포함될 수도 있다. 예를 들어, 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b)) 및 제4 유전체 물질(440)은 상이한 물질일 수도 있다. 따라서, 에칭 공정 동안, 적어도 하나의 채널은 제3 유전체 물질을 통해 (예를 들어, "Y" 방향으로) 에칭될 수도 있다. 그러나, 제4 유전체 물질(440)의 존재에 기인하여 또는 제4 유전체 물질(440)이 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b))과는 상이한 물질인 것에 기인하여, 에칭 공정은 제4 유전체 물질(440)에 도달할 때 종료될 수도 있다. 따라서, 복수의 제2 액세스 라인의 각각은 일관된 치수를 (예를 들어, "Y" 방향에서) 갖게 형성될 수도 있다.
유사하게, 제2 유전체 물질(430)은 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 메모리 구조체(400)를 제작하는 방법을 도울 수도 있다. 위에서 설명된 바와 같이, 다른 물질 중, 제2 유전체 물질(430) 및 제3 유전체 물질(예를 들어, 제3 유전체 물질(435-a), 제3 유전체 물질(435-b))을 포함하는 스택이 형성될 수도 있고, 에칭되어 복수의 제2 액세스 라인(미도시)을 형성할 수도 있다. 일부 실시예에서, 적어도 하나의 방향(예를 들어, "Y" 방향)에서의 에칭 깊이는 에칭 공정이 제2 액세스 라인이 형성될 수도 있는 개구(예를 들어, 비아 또는 구멍)를 열화시킬 수도 있는 깊이일 수도 있다. 예를 들어, 적어도 하나의 방향(예를 들어, "Y" 방향)에서 더 큰 치수를 가진 개구는 더 열화되기 쉬울 수도 있다. 따라서, 제2 유전체 물질(430)의 존재가 제작 공정을 도울 수도 있어서 에칭 공정이 일관된 개구 그리고 궁극적으로 개구 내에 형성된 일관된 제2 액세스 라인을 발생시킨다.
도 5는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(500)의 예를 예시한다. 메모리 구조체(500)는 도 2a, 도 2b, 도 3 및 도 4, 각각을 참조하여 설명된 바와 같은 메모리 구조체(200-a 및 200-b, 300 및 400)에 대해 설명된 특징의 예일 수도 있거나 또는 이 특징을 포함할 수도 있다. 메모리 구조체(500)는 제1 방향으로 연장되는 제1 액세스 라인 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(505)과 제2 액세스 라인(510)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 메모리 어레이는 복수의 플러그(550)를 포함할 수도 있다.
일부 실시예에서, 메모리 구조체(500)는 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205 및 205-a)의 예일 수도 있는, 제1 액세스 라인(505 및 505-a); 도 2a를 참조하여 설명된 바와 같은 제2 액세스 라인(210 및 210-a)의 예일 수도 있는, 제2 액세스 라인(510 및 510-a); 및 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215)의 예일 수도 있는, 자가-선택 물질(515)을 포함할 수도 있다. 다른 실시예에서, 메모리 구조체(500)는 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(520); 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(530); 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b)); 및 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(540)을 포함할 수도 있다. 메모리 구조체(500)는 또한 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225 및 225-a)의 예일 수도 있는, 메모리 셀(525) 및 메모리 셀(525-a)을 포함할 수도 있다.
메모리 구조체(500)는 또한 하나 이상의 제2 액세스 라인(예를 들어, 제2 액세스 라인(510))과 접촉하는 복수의 플러그(550)를 포함할 수도 있고, 하나 이상의 제2 액세스 라인은 절연 구역(545)을 포함할 수도 있다. 일부 실시예에서, 제1 액세스 라인은 비트 라인으로서 지칭될 수도 있고 제2 액세스 라인은 워드 라인으로서 지칭될 수도 있다. 다른 실시예에서, 제2 유전체 물질(530)은 보호성 유전체 물질(530)로서 지칭될 수도 있고, 제4 유전체 물질(540)은 절연성 유전체 물질(540)로서 지칭될 수도 있다.
일부 실시예에서, 메모리 구조체(500)는 복수의 제1 액세스 라인(505 및 505-a) 및 복수의 제2 액세스 라인(510 및 510-a)을 포함할 수도 있다. 제1 액세스 라인 및 제2 액세스 라인은 상이한 방향(예를 들어, 직교 방향, 다른 비평행 방향)으로 연장될 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 제1 액세스 라인(예를 들어, 제1 액세스 라인(505))은 수평 액세스 라인으로서 지칭될 수도 있고 수평 방향으로 연장될 수도 있고, 제2 액세스 라인(예를 들어, 제2 액세스 라인(510))은 수직 액세스 라인으로서 지칭될 수도 있고 수직 방향으로 연장될 수도 있다. 일부 실시예에서, 제1 액세스 라인은 제1 방향으로 연장될 수도 있고, 제2 액세스 라인은 제1 방향과 상이한(예를 들어, 직교하는) 제2 방향으로 연장될 수도 있다. 따라서, 도 5에 도시되는 바와 같이, 복수의 제1 액세스 라인은 제1 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장될 수도 있고, 제2 복수의 액세스 라인은 제1 방향과 직교하는 제2 방향(예를 들어, "Y" 방향)으로 연장될 수도 있다. 따라서, 메모리 구조체(500)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인이 격자 같은 구조체를 형성하는 3차원 메모리 어레이일 수도 있다.
제1 복수의 액세스 라인 및 제2 복수의 액세스 라인은 자가-선택 메모리(515)(예를 들어, 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215))와 접촉할 수도 있다. 위에서 설명된 바와 같이, 메모리 구조체(500) 내에 형성된 복수의 메모리 셀은 자가-선택 메모리(515)를 각각 포함할 수도 있다. 따라서, 자가-선택 메모리(예를 들어, 각각의 메모리 셀)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인 옆에 위치될 수도 있다. 다르게 말하자면, 자가-선택 메모리(515)는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 적어도 하나의 측면의 복수의 제2 액세스 라인의 각각과 경계를 이룰 수도 있다. 복수의 액세스 라인의 각각과 경계를 이룸으로써, 자가-선택 메모리(515)는 연속적인 것으로 지칭될 수도 있다. 일부 실시예에서, 자가-선택 메모리(515)는 제1 복수의 액세스 라인과 제2 복수의 액세스 라인의 각각의 교차점에뿐만 아니라 이 교차점 사이의 다른 위치에도 위치될 수 있다. 적어도 하나의 메모리 셀(예를 들어, 메모리 셀(525))은 제1 액세스 라인(505)과 제2 액세스 라인(510)의 각각의 교차점에 위치될 수도 있다. 아래에서 설명되는 바와 같이, 제1 유전체 물질(520)은 제1 복수의 메모리 셀과 제2 복수의 메모리 셀 사이에 배치될 수도 있다.
다른 실시예에서, 제1 복수의 액세스 라인(예를 들어, 제1 액세스 라인(505)) 및 제2 복수의 액세스 라인(예를 들어, 제2 액세스 라인(510))은 개별적인 자가-선택 메모리 세그먼트(미도시)와 접촉할 수도 있다. 일부 실시예에서, 개별적인 자가-선택 메모리 세그먼트는 복수의 이산형 자가-선택 메모리 세그먼트로서 지칭될 수도 있고, 메모리 구조체(500)는 적어도 이산형 자가-선택 메모리 세그먼트의 제1 하위세트 및 이산형 자가-선택 메모리 세그먼트의 제2 하위세트를 포함할 수도 있다. 각각의 자가-선택 메모리 세그먼트는 제1 복수의 액세스 라인 중 하나의 액세스 라인 및 제2 복수의 액세스 라인 중 하나의 액세스 라인과 인접할 수도 있거나 또는 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리 세그먼트는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 제1 액세스 라인(예를 들어, 제1 액세스 라인(505))과 유사한 치수를 (예를 들어, "Y" 방향에서) 가질 수도 있다. 따라서, 적어도 하나의 자가-선택 메모리 세그먼트는 액세스 라인의 각각의 교차점(예를 들어, 제1 액세스 라인(505)과 제2 액세스 라인(510)의 교차점)에서 형성될 수도 있다. 따라서, 메모리 셀(525)은 제1 액세스 라인(505)과 제2 액세스 라인(510)의 교차점에 위치될 수도 있고, 메모리 셀(525-a)은 제1 액세스 라인(505-a)과 제2 액세스 라인(510-a)의 교차점에 위치될 수도 있다.
일부 실시예에서, 액세스 라인(510)은 복수의 제2 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(510-a)은 복수의 제2 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 일부 실시예에서, 복수의 제2 액세스 라인은 적어도 하나의 방향으로 션트될 수도 있다. 다른 실시예에서, 액세스 라인(505 및 505-a)의 각각은 제1 액세스 라인으로서 지칭될 수도 있다. 부가적으로 또는 대안적으로, 액세스 라인(505)은 복수의 제1 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(505-a)은 복수의 제1 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 도 5에 도시된 바와 같이, 제1 액세스 라인(505 및 505-a)은 제1 유전체 물질(520)에 의해 분리될 수도 있다. 유전체 물질(520)에 의해 제1 액세스 라인(505 및 505-a)을 분리시킴으로써, 제2 액세스 라인(510)과 제1 액세스 라인(505)의 교차점에 위치된 메모리 셀 및 제2 액세스 라인(510-a)과 제1 액세스 라인(505-a)의 교차점에 위치된 메모리 셀은 개별적으로 액세스될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(520)의 존재는 액세스 라인(510)이 액세스 라인(505-a)이 아닌 액세스 라인(505)과 통신할 수도 있는 것을 보장한다. 따라서, 하나의 메모리 셀은 한번에 활성화될 수도 있다. 유전체 물질(520)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(510)으로부터 제2 액세스 라인(510-a)으로 연장될 수도 있어서, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킨다.
위에서 설명된 바와 같이, 메모리 셀(예를 들어, 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225))은 관련된 워드 라인 및 비트 라인을 활성화시킴으로써 액세스될 수도 있다. 따라서, 메모리 셀의 각각은 복수의 제1 액세스 라인 중 하나 및 복수의 제2 액세스 라인 중 하나를 활성화시킴으로써 액세스될 수도 있다. 예를 들어, 제1 액세스 라인(505)과 제2 액세스 라인(510)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(505-a)과 제2 액세스 라인(510-a)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 대안적으로, 예를 들어, 제1 액세스 라인(505-a)과 제2 액세스 라인(510-a)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(505)과 제2 액세스 라인(510)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 메모리 셀 사이에 위치된 제1 유전체 물질(520)의 존재는 메모리 셀(525)(예를 들어, 액세스 라인(505)과 액세스 라인(510)의 교차점에서)이 제2 메모리 셀(525-a)(예를 들어, 액세스 라인(505-a)과 액세스 라인(510-a)의 교차점에서)이 미선택되는 동일한 시간에 액세스되게 할 수도 있다.
부가적으로 또는 대안적으로, 각각의 메모리 셀 내 자가-선택 메모리(515)의 존재는 상이한 프로그래밍된 상태 간의 메모리 셀의 문턱값 전압의 차를 향상시킬 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 인가된 전압이 문턱값 전압 미만이라면, 전류는 메모리 소자가 비결정성(예를 들어, 재설정) 상태인 경우 흐르지 않을 수도 있고; 메모리 소자가 결정성(예를 들어, 설정) 상태인 경우, 메모리 소자는 상이한 문턱값 전압을 가질 수도 있고, 따라서, 전류는 인가된 전압에 응답하여 흐를 수도 있다. 따라서, 각각의 메모리 셀은 상이한 극성의 프로그래밍 펄스를 각각의 메모리 셀에 인가함으로써 액세스될 수도 있다.
일부 실시예에서, 절연 구역(545), 적어도 하나의 플러그(550) 또는 둘 다는 또 다른 메모리 셀(예를 들어, 메모리 셀(525-a))이 미선택되는 동안 메모리 셀(525)의 활성화를 용이하게 할 수도 있거나 또는 도울 수도 있다. 절연 구역(545)은 복수의 제2 액세스 라인의 하나 이상의 부분을 절연시킬 수도 있다. 일부 실시예에서, 이것은 절단된 액세스 라인으로서 지칭될 수도 있다. 다르게 말하자면, 액세스 라인은 제1 액세스 라인과 제2 액세스 라인의 교차점에 위치된 메모리 셀이 임의의 시간에 활성화될 수도 있도록 나눠질(예를 들어, 절삭되거나 또는 절연될) 수도 있다. 예를 들어, 절연 구역(545) 중 하나 이상의 절연 구역이 제2 액세스 라인(510)의 대응하는 부분이 활성화되게 할 수도 있어서 제1 액세스 라인(505)과 액세스 라인(510)의 교차점에 위치된 메모리 셀이 활성화되고, 반면에 액세스 라인(505-a)과 액세스 라인(510-a)의 교차점에 위치된 메모리 셀이 미선택된다. 부가적으로 또는 대안적으로, 플러그(550)의 각각은 복수의 제2 액세스 라인(510)의 각각의 단부(예를 들어, 제2 단부)와 접촉할 수도 있다. 따라서, 복수의 플러그(550) 중 하나 이상의 플러그가 전류가 제2 액세스 라인(510)의 대응하는 부분에 걸쳐 인가되게 할 수도 있어서 액세스 라인(505)과 액세스 라인(510)의 교차점에 위치된 메모리 셀이 활성화되고, 반면에 액세스 라인(505-a)과 액세스 라인(510-a)의 교차점에 위치된 메모리 셀이 미선택된다.
부가적으로 또는 대안적으로, 메모리 구조체(500)는 제2 유전체 물질(530), 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b)) 및 제4 유전체 물질(540)을 포함할 수도 있다. 일부 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 다른 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 추가의 실시예에서, 제1, 제2 및 제3 유전체 물질 중 임의의 2개는 각각 동일한 유전체 물질일 수도 있다. 일부 실시예에서, 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b))은 상이한 특성을 가질 수도 있거나 또는 갖지 않을 수도 있는 다수의 부분을 포함할 수도 있다. 예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(530) 및 제4 유전체 물질(540)과 접촉하는 제3 유전체 물질(535-a)) 및 제2 부분(예를 들어, 제1 액세스 라인(505 및 505-a)과 접촉하는 제3 유전체 물질(535-b))을 포함할 수도 있다.
일부 실시예에서, 제3 유전체 물질(535-a) 및 제3 유전체 물질(535-b)은 상이한 시간에 형성될 수도 있다. 실시예로서, 제3 유전체 물질(535-b)은 제3 유전체 물질(535-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(535-b)은 제3 유전체 물질(535-a) 후에 형성될 수도 있다. 위에서 논의되는 바와 같이, 제1 유전체 물질(520)은 메모리 셀이 개별적으로 선택될 수도 있는 것을 보장하도록 2개의 액세스 라인((예를 들어, 액세스 라인(505 및 505-a))을 분리시킬 수도 있다. 제2, 제3 및 제4 유전체 물질은 메모리 구조체(500)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연)시킬 수도 있거나 또는 보호할 수도 있다.
실시예로서, 제1 유전체 물질(520) 및 제3 유전체 물질(535-b)은 제1 액세스 라인의 각각을 전기적으로 절연시킬 수도 있다. 예를 들어, 제1 유전체 물질(520)은 하나의 방향(예를 들어, "X" 방향)에서 제1 액세스 라인(505)을 제1 액세스 라인(505-a)으로부터 절연시킬 수도 있다. 제3 유전체 물질(535-b)은 동일한 방향(예를 들어, "X" 방향)에서 제2 액세스 라인(510)을 제2 액세스 라인(510-a)으로부터 절연시킬 수도 있다. 다른 실시예에서, 제3 유전체 물질(535-b)은 제2 방향(예를 들어, "Y" 방향)에서 제1 액세스 라인(505 및 505-a) 중 하나 이상을 부가적인 제1 액세스 라인(미도시)으로부터 절연시킬 수도 있다. 따라서, 제1 유전체 물질(520)과 제3 유전체 물질(535-b)의 조합은 다수의 액세스 라인(예를 들어, 제2 액세스 라인(510) 및 제2 액세스 라인(510-a))이 서로로부터 전기적으로 절연되는 것을 보장하도록 함께 작동될 수도 있다.
제2 유전체 물질(530) 및 제4 유전체 물질(540)은 메모리 구조체(500)를 제작하는 방법을 도울 수도 있다. 예를 들어, 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 다른 물질 중, 제2 유전체 물질(530) 및 제4 유전체 물질(540)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어 복수의 제1 액세스 라인을 형성할 수도 있다. 일관성을 위해, 각각의 에칭이 적어도 하나의 방향(예를 들어, "Y" 방향)에서 동일한 치수로 이루어지는 것이 바람직하다. 따라서, 제4 유전체 물질(540)은 일관된 에칭 깊이를 보장하도록 스택에 포함될 수도 있다. 예를 들어, 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b)) 및 제4 유전체 물질(540)은 상이한 물질일 수도 있다. 따라서, 에칭 공정 동안, 적어도 하나의 채널은 제3 유전체 물질을 통해 (예를 들어, "Y" 방향으로) 에칭될 수도 있다. 그러나, 제4 유전체 물질(540)의 존재에 기인하여 또는 제4 유전체 물질(540)이 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b))과는 상이한 물질인 것에 기인하여, 에칭 공정은 제4 유전체 물질(540)에 도달할 때 종료될 수도 있다. 따라서, 복수의 제2 액세스 라인의 각각은 일관된 치수를 (예를 들어, "Y" 방향에서) 갖게 형성될 수도 있다.
유사하게, 제2 유전체 물질(530)은 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 메모리 구조체(500)를 제작하는 방법을 도울 수도 있다. 위에서 설명된 바와 같이, 다른 물질 중, 제2 유전체 물질(530) 및 제3 유전체 물질(예를 들어, 제3 유전체 물질(535-a), 제3 유전체 물질(535-b))을 포함하는 스택이 형성될 수도 있고, 에칭되어 복수의 제2 액세스 라인(예를 들어, 제2 액세스 라인(510))을 형성할 수도 있다. 일부 실시예에서, 적어도 하나의 방향(예를 들어, "Y" 방향)에서의 에칭 깊이는 에칭 공정이 제2 액세스 라인이 형성될 수도 있는 개구(예를 들어, 비아 또는 구멍)를 열화시킬 수도 있는 깊이일 수도 있다. 예를 들어, 적어도 하나의 방향(예를 들어, "Y" 방향)에서 더 큰 치수를 가진 개구는 더 열화되기 쉬울 수도 있다. 따라서, 제2 유전체 물질(530)의 존재가 제작 공정을 도울 수도 있어서 에칭 공정이 일관된 개구 그리고 궁극적으로 개구 내에 형성된 일관된 제2 액세스 라인을 발생시킨다.
도 6은 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체(600)의 예를 예시한다. 메모리 구조체(600)는 도 2a, 도 2b, 도 3, 도 4 및 도 5, 각각을 참조하여 설명된 바와 같은 메모리 구조체(200-a 및 200-b, 300, 400 및 500)에 대해 설명된 특징의 예일 수도 있거나 또는 이 특징을 포함할 수도 있다. 메모리 구조체(600)는 제1 방향으로 연장되는 제1 액세스 라인 및 제2의 상이한 방향으로 연장되는 제2 액세스 라인을 포함하는 3차원 메모리 어레이를 포함할 수도 있다. 액세스 라인은 액세스 라인의 교차점(예를 들어, 제1 액세스 라인(605)과 제2 액세스 라인(610)의 교차점)에서 메모리 셀을 포함하는 3차원 구조체(예를 들어, 격자)를 형성할 수도 있다. 일부 실시예에서, 메모리 어레이는 복수의 플러그(650)를 포함할 수도 있다.
일부 실시예에서, 메모리 구조체(600)는 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205 및 205-a)의 예일 수도 있는, 제1 액세스 라인(605 및 605-a); 도 2a를 참조하여 설명된 바와 같은 제2 액세스 라인(210 및 210-a)의 예일 수도 있는, 제2 액세스 라인(610 및 610-a); 및 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215)의 예일 수도 있는, 자가-선택 물질(615)을 포함할 수도 있다. 메모리 구조체(600)는 또한 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(620); 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(630); 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b)); 및 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(640)을 포함할 수도 있다. 일부 실시예에서, 메모리 구조체(600)는 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225 및 225-a)의 예일 수도 있는, 메모리 셀(625 및 625-a)을 포함할 수도 있다.
메모리 구조체(600)는 또한 하나 이상의 제2 액세스 라인과 접촉하는 복수의 플러그(650)를 포함할 수도 있고, 하나 이상의 절연 구역(645)을 포함할 수도 있다. 일부 실시예에서, 제1 액세스 라인은 비트 라인으로서 지칭될 수도 있고 제2 액세스 라인은 워드 라인으로서 지칭될 수도 있다. 다른 실시예에서, 제2 유전체 물질(630)은 보호성 유전체 물질(630)로서 지칭될 수도 있고, 제4 유전체 물질(640)은 절연성 유전체 물질(640)로서 지칭될 수도 있다.
일부 실시예에서, 메모리 구조체(600)는 복수의 제1 액세스 라인(605 및 605-a) 및 복수의 제2 액세스 라인(610 및 610-a)을 포함할 수도 있다. 제1 액세스 라인 및 제2 액세스 라인은 상이한 방향(예를 들어, 직교 방향, 다른 비평행 방향)으로 연장될 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 제1 액세스 라인은 수평 액세스 라인으로서 지칭될 수도 있고 수평 방향으로 연장될 수도 있고, 제2 액세스 라인은 수직 액세스 라인으로서 지칭될 수도 있고 수직 방향으로 연장될 수도 있다. 일부 실시예에서, 제1 액세스 라인은 제1 방향으로 연장될 수도 있고, 제2 액세스 라인은 제1 방향과 상이한(예를 들어, 직교하는) 제2 방향으로 연장될 수도 있다. 따라서, 도 6에 도시되는 바와 같이, 복수의 제1 액세스 라인은 제1 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장될 수도 있고, 제2 복수의 액세스 라인은 제1 방향과 직교하는 제2 방향(예를 들어, "Y" 방향)으로 연장될 수도 있다. 따라서, 메모리 구조체(600)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인이 격자 같은 구조체를 형성하는 3차원 메모리 어레이일 수도 있다.
제1 복수의 액세스 라인 및 제2 복수의 액세스 라인은 자가-선택 메모리(615)(예를 들어, 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215))와 접촉할 수도 있다. 위에서 설명된 바와 같이, 메모리 구조체(600) 내에 형성된 복수의 메모리 셀은 자가-선택 메모리(615)를 각각 포함할 수도 있다. 따라서, 자가-선택 메모리(예를 들어, 각각의 메모리 셀)는 제1 복수의 액세스 라인 및 제2 복수의 액세스 라인 옆에 위치될 수도 있고 이들과 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리(615)는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 적어도 하나의 측면의 복수의 제2 액세스 라인의 각각과 경계를 이룰 수도 있다. 복수의 액세스 라인의 각각과 경계를 이룸으로써, 자가-선택 메모리(615)는 연속적인 것으로 지칭될 수도 있다. 일부 실시예에서, 자가-선택 메모리(615)는 제1 복수의 액세스 라인과 제2 복수의 액세스 라인의 각각의 교차점에뿐만 아니라 이 교차점 사이의 다른 위치에도 위치될 수 있다. 적어도 하나의 메모리 셀(예를 들어, 메모리 셀(625))은 제1 액세스 라인(605)과 제2 액세스 라인(610)의 각각의 교차점에 위치될 수도 있다. 아래에서 설명되는 바와 같이, 제1 유전체 물질(620)은 제1 복수의 메모리 셀과 제2 복수의 메모리 셀 사이에 배치될 수도 있다.
정반대로, 제1 복수의 액세스 라인(예를 들어, 제1 액세스 라인(605)) 및 제2 복수의 액세스 라인(예를 들어, 제2 액세스 라인(610))은 개별적인 자가-선택 메모리 세그먼트(미도시)와 접촉할 수도 있다. 일부 실시예에서, 개별적인 자가-선택 메모리 세그먼트는 복수의 이산형 자가-선택 메모리 세그먼트로서 지칭될 수도 있고, 메모리 구조체(600)는 적어도 이산형 자가-선택 메모리 세그먼트의 제1 하위세트 및 이산형 자가-선택 메모리 세그먼트의 제2 하위세트를 포함할 수도 있다. 각각의 자가-선택 메모리 세그먼트는 제1 복수의 액세스 라인 중 하나의 액세스 라인 및 제2 복수의 액세스 라인 중 하나의 액세스 라인과 인접할 수도 있거나 또는 접촉할 수도 있다. 다르게 말하자면, 자가-선택 메모리 세그먼트는 제1 방향(예를 들어, "Y" 방향)으로 연장될 수도 있고 제1 액세스 라인(예를 들어, 제1 액세스 라인(605))과 유사한 치수를 (예를 들어, "Y" 방향에서) 가질 수도 있다. 따라서, 적어도 하나의 자가-선택 메모리 세그먼트는 액세스 라인의 각각의 교차점(예를 들어, 제1 액세스 라인(605)과 제2 액세스 라인(610)의 교차점)에서 형성될 수도 있다. 따라서, 메모리 셀(625)은 제1 액세스 라인(605)과 제2 액세스 라인(610)의 교차점에 위치될 수도 있고, 메모리 셀(625-a)은 제1 액세스 라인(605-a)과 제2 액세스 라인(610-a)의 교차점에 위치될 수도 있다.
일부 실시예에서, 액세스 라인(610 및 610-a)의 각각은 제2 액세스 라인으로서 지칭될 수도 있다. 위에서 설명된 바와 같이, 액세스 라인(610)은 복수의 제2 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(610-a)은 복수의 제2 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다. 일부 실시예에서, 액세스 라인(605)은 복수의 제1 액세스 라인 중 제1 액세스 라인으로서 지칭될 수도 있고 액세스 라인(605-a)은 복수의 제1 액세스 라인 중 제2 액세스 라인으로서 지칭될 수도 있다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제1 액세스 라인(605 및 605-a)은 제1 유전체 물질(620)에 의해 분리될 수도 있다. 유전체 물질(620)에 의해 제1 액세스 라인(605 및 605-a)을 분리시킴으로써, 메모리 셀(625)은 제2 액세스 라인(610)과 제1 액세스 라인(605)의 교차점에 위치될 수도 있고, 메모리 셀(625-a)은 제2 액세스 라인(610-a)과 제1 액세스 라인(605-a)의 교차점에 위치될 수도 있다. 메모리 셀(625) 및 메모리 셀(625-a)은 개별적으로 액세스될 수도 있다. 또 다른 방식으로 말하자면, 유전체 물질(620)의 존재는 액세스 라인(610)이 액세스 라인(605-a)이 아닌 액세스 라인(605)과 통신할 수도 있는 것을 보장한다. 따라서, 하나의 메모리 셀은 한번에 활성화될 수도 있다. 유전체 물질(620)이 없다면, 단일의 액세스 라인이 제2 액세스 라인(610)으로부터 제2 액세스 라인(610-a)으로 연장될 수도 있어서, 다수의 메모리 셀이 임의의 시간에 활성화되는 것을 발생시킨다.
위에서 설명된 바와 같이, 메모리 셀(예를 들어, 도 2b를 참조하여 설명된 바와 같은 메모리 셀(225))은 관련된 워드 라인 및 비트 라인을 활성화시킴으로써 액세스될 수도 있다. 따라서, 메모리 셀의 각각은 복수의 제1 액세스 라인 중 하나 및 복수의 제2 액세스 라인 중 하나를 활성화시킴으로써 액세스될 수도 있다. 예를 들어, 제1 액세스 라인(605)과 제2 액세스 라인(610)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(605-a)과 제2 액세스 라인(610-a)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 대안적으로, 예를 들어, 제1 액세스 라인(605-a)과 제2 액세스 라인(610-a)의 교차점에 위치된 메모리 셀은 제1 액세스 라인(605)과 제2 액세스 라인(610)의 교차점에 위치된 메모리 셀이 미선택되는 동일한 시간에 활성화될 수도 있다. 메모리 셀 사이에 위치된 제1 유전체 물질(620)의 존재는 메모리 셀(625)(예를 들어, 액세스 라인(605)과 액세스 라인(610)의 교차점에서)이 제2 메모리 셀(625-a)(예를 들어, 액세스 라인(605-a)과 액세스 라인(610-a)의 교차점에서)이 미선택되는 동일한 시간에 액세스되게 할 수도 있다.
부가적으로 또는 대안적으로, 각각의 메모리 셀 내 자가-선택 메모리(615)의 존재는 상이한 프로그래밍된 상태 간의 메모리 셀의 문턱값 전압의 차를 향상시킬 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 인가된 전압이 문턱값 전압 미만이라면, 전류는 메모리 소자가 비결정성(예를 들어, 재설정) 상태인 경우 흐르지 않을 수도 있고; 메모리 소자가 결정성(예를 들어, 설정) 상태인 경우, 메모리 소자는 상이한 문턱값 전압을 가질 수도 있고, 따라서, 전류는 인가된 전압에 응답하여 흐를 수도 있다. 따라서, 각각의 메모리 셀은 상이한 극성의 프로그래밍 펄스를 각각의 메모리 셀에 인가함으로써 액세스될 수도 있다.
일부 실시예에서, 절연 구역(645), 복수의 플러그(650) 또는 둘 다는 또 다른 메모리 셀(예를 들어, 메모리 셀(625-a))이 미선택되는 동안 하나의 메모리 셀(625)의 활성화를 용이하게 할 수도 있거나 또는 도울 수도 있다. 절연 구역(645)은 복수의 제2 액세스 라인의 하나 이상의 부분을 절연(예를 들어, 제2 액세스 라인(610)을 제2 액세스 라인(610-a)으로부터 절연)시킬 수도 있다. 일부 실시예에서, 이것은 절단된 액세스 라인으로서 지칭될 수도 있다. 다르게 말하자면, 제2 액세스 라인은 하나의 라인이 임의의 시간에 활성화될 수도 있도록 나눠질(예를 들어, 절삭되거나 또는 절연될) 수도 있다. 예를 들어, 절연 구역(645) 중 하나 이상의 절연 구역이 제2 액세스 라인(610)의 대응하는 부분이 활성화되게 할 수도 있어서 액세스 라인(605-a)과 액세스 라인(610-a)의 교차점에 위치된 메모리 셀이 활성화되고, 반면에 액세스 라인(605)과 액세스 라인(610)의 교차점에 위치된 메모리 셀이 미선택된다.
부가적으로 또는 대안적으로, 플러그(650)의 각각은 복수의 제2 액세스 라인의 각각의 단부와 접촉할 수도 있다. 예를 들어, 제1 복수의 플러그(650)는 제2 액세스 라인의 각각의 제1 단부와 접촉할 수도 있고, 제2 복수의 플러그(650)는 제2 액세스 라인의 각각의 제2 단부와 접촉할 수도 있다. 일부 실시예에서, 복수의 제2 액세스 라인의 각각의 0개, 1개 또는 2개의 단부가 복수의 플러그(650) 중 하나의 플러그와 접촉할 수도 있다. 따라서, 복수의 플러그(650) 중 하나 이상의 플러그가 전류가 제2 액세스 라인의 대응하는 부분에 걸쳐 인가되게 할 수도 있어서 액세스 라인(605-a)과 액세스 라인(610-a)의 교차점에 위치된 메모리 셀이 활성화되고, 반면에 액세스 라인(605)과 액세스 라인(610)의 교차점에 위치된 메모리 셀이 미선택된다.
부가적으로 또는 대안적으로, 메모리 구조체(600)는 제2 유전체 물질(630), 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b)) 및 제4 유전체 물질(640)을 포함할 수도 있다. 일부 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 다른 실시예에서, 제1, 제2 및 제3 유전체 물질의 각각은 각각 동일한 유전체 물질일 수도 있다. 추가의 실시예에서, 제1, 제2 및 제3 유전체 물질 중 임의의 2개는 각각 동일한 유전체 물질일 수도 있다. 일부 실시예에서, 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b))은 상이한 특성을 가질 수도 있거나 또는 갖지 않을 수도 있는 다수의 부분을 포함할 수도 있다. 예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(630) 및 제4 유전체 물질(640)과 접촉하는 제3 유전체 물질(635-a)) 및 제2 부분(예를 들어, 제1 액세스 라인(605 및 605-a)과 접촉하는 제3 유전체 물질(635-b))을 포함할 수도 있다.
일부 실시예에서, 제3 유전체 물질(635-a) 및 제3 유전체 물질(635-b)은 상이한 시간에 형성될 수도 있다. 예를 들어, 제3 유전체 물질(635-b)은 제3 유전체 물질(635-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(635-b)은 제3 유전체 물질(635-a) 후에 형성될 수도 있다. 위에서 논의되는 바와 같이, 제1 유전체 물질(620)은 메모리 셀이 개별적으로 선택될 수도 있는 것을 보장하도록 2개의 액세스 라인((예를 들어, 액세스 라인(605 및 605-a))을 분리시킬 수도 있다. 제2, 제3 및 제4 유전체 물질은 메모리 구조체(600)의 다양한 부분 및/또는 컴포넌트를 절연(예를 들어, 전기적으로 절연)시킬 수도 있거나 또는 보호할 수도 있다.
실시예로서, 제1 유전체 물질(620) 및 제3 유전체 물질(635-b)은 제1 액세스 라인의 각각을 전기적으로 절연시킬 수도 있다. 예를 들어, 제1 유전체 물질(620)은 하나의 방향(예를 들어, "X" 방향)에서 제1 액세스 라인(605)을 제1 액세스 라인(605-a)으로부터 절연시킬 수도 있다. 제3 유전체 물질(635-b)은 동일한 방향(예를 들어, "X" 방향)에서 제2 액세스 라인(610)을 제2 액세스 라인(610-a)으로부터 절연시킬 수도 있다. 다른 실시예에서, 제3 유전체 물질(635-b)은 제2 방향(예를 들어, "Y" 방향)에서 제1 액세스 라인(605 및 605-a) 중 하나 이상을 부가적인 제1 액세스 라인(미도시)으로부터 절연시킬 수도 있다. 따라서, 제1 유전체 물질(610)과 제3 유전체 물질(635-b)의 조합은 다수의 액세스 라인(예를 들어, 제2 액세스 라인(610) 및 제2 액세스 라인(610-a))이 서로로부터 전기적으로 절연되는 것을 보장하도록 함께 작동될 수도 있다.
제2 유전체 물질(630) 및 제4 유전체 물질(640)은 메모리 구조체(600)를 제작하는 방법을 도울 수도 있다. 예를 들어, 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 다른 물질 중, 제2 유전체 물질(630) 및 제4 유전체 물질(640)을 포함하는 스택이 형성될 수도 있다. 스택이 에칭되어 복수의 제1 액세스 라인을 형성할 수도 있다. 일관성을 위해, 각각의 에칭이 적어도 하나의 방향(예를 들어, "Y" 방향)에서 동일한 치수로 이루어지는 것이 바람직하다. 따라서, 제4 유전체 물질(640)은 일관된 에칭 깊이를 보장하도록 스택에 포함될 수도 있다. 예를 들어, 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b)) 및 제4 유전체 물질(640)은 상이한 물질일 수도 있다. 따라서, 에칭 공정 동안, 적어도 하나의 채널은 제3 유전체 물질을 통해 (예를 들어, "Y" 방향으로) 에칭될 수도 있다. 그러나, 제4 유전체 물질(640)의 존재에 기인하여 또는 제4 유전체 물질(640)이 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b))과는 상이한 물질인 것에 기인하여, 에칭 공정은 제4 유전체 물질(640)에 도달할 때 종료될 수도 있다. 따라서, 복수의 제2 액세스 라인의 각각은 일관된 치수를 (예를 들어, "Y" 방향에서) 갖게 형성될 수도 있다.
유사하게, 제2 유전체 물질(630)은 도 7a 내지 도 7e를 참조하여 아래에서 설명되는 바와 같이, 메모리 구조체(600)를 제작하는 방법을 도울 수도 있다. 위에서 설명된 바와 같이, 다른 물질 중, 제2 유전체 물질(630) 및 제3 유전체 물질(예를 들어, 제3 유전체 물질(635-a), 제3 유전체 물질(635-b))을 포함하는 스택이 형성될 수도 있고, 에칭되어 복수의 제2 액세스 라인(예를 들어, 제2 액세스 라인(610))을 형성할 수도 있다. 일부 실시예에서, 적어도 하나의 방향(예를 들어, "Y" 방향)에서의 에칭 깊이는 에칭 공정이 제2 액세스 라인이 형성될 수도 있는 개구(예를 들어, 비아 또는 구멍)를 열화시킬 수도 있는 깊이일 수도 있다. 예를 들어, 적어도 하나의 방향(예를 들어, "Y" 방향)에서 더 큰 치수를 가진 개구는 더 열화되기 쉬울 수도 있다. 따라서, 제2 유전체 물질(630)의 존재가 제작 공정을 도울 수도 있어서 에칭 공정이 일관된 개구 그리고 궁극적으로 개구 내에 형성된 일관된 제2 액세스 라인을 발생시킨다.
도 7a 내지 도 7e는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체를 형성하는 예시적인 방법을 예시한다. 도 7a에서, 처리 단계(700-a)가 도시된다. 처리 단계(700-a)에서, 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(705); 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(720); 및 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(710-a), 제3 유전체 물질(710-b))을 포함하는 스택이 형성될 수도 있다. 일부 실시예에서, 스택은 또한 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(715)을 포함할 수도 있다. 일부 실시예에서, 복수의 플러그(예를 들어, 도 5를 참조하여 설명된 바와 같은 플러그(550))는 스택의 적어도 하나의 측면에 형성될 수도 있다.
도 7b에서, 처리 단계(700-b)가 도시된다. 처리 단계(700-b)에서, 제1 방향에서의 물질의 제거가 발생할 수도 있다. 물질의 제거는 제1 방향(예를 들어, "Y" 방향) 및 제2 방향(예를 들어, "Z" 방향)으로 연장되고 제1 유전체 물질(705), 제2 유전체 물질(720), 및 제3 유전체 물질(710-a)의 적어도 일부를 통해 연장될 수도 있는 복수의 라인(예를 들어, 트렌치)(725)을 발생시킬 수도 있다. 일부 실시예에서, 복수의 라인(725)은 또한 제4 유전체 물질(715)을 통해 연장될 수도 있다. 일부 실시예에서, 복수의 라인(725)은 등방성 에칭 기법에 의해 형성될 수도 있다. 위에서 설명된 바와 같이, 유전체 물질(705)은 균일한 라인(725)의 생성을 용이하게 하기 위해 예를 들어, 제2 유전체 물질(720) 또는 제3 유전체 물질(예를 들어, 제3 유전체 물질(710-a), 제3 유전체 물질(710-b))과는 상이한 물질일 수도 있다. 일부 실시예에서, 처리 단계(700-b)는 다수의 부분을 가진 제3 유전체 물질(예를 들어, 제3 유전체 물질(710-a), 제3 유전체 물질(710-b))을 발생시킬 수도 있다. 예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(720) 및 제4 유전체 물질(715)과 접촉하는 제3 유전체 물질(710-a)) 및 제2 부분(예를 들어, 제1 유전체 물질(705)과 접촉하는 제3 유전체 물질(710-b))을 포함할 수도 있다. 일부 실시예에서, 제3 유전체 물질(710-a) 및 제3 유전체 물질(710-b)은 상이한 시간에 형성될 수도 있다. 예를 들어, 제3 유전체 물질(710-b)은 제3 유전체 물질(710-a) 전에 형성될 수도 있다. 다른 실시예에서, 제3 유전체 물질(710-b)은 제3 유전체 물질(710-a) 후에 형성될 수도 있다.
도 7c에서, 처리 단계(700-c)가 도시된다. 처리 단계(700-c)에서, 제2 방향에서의 물질의 제거가 발생할 수도 있다. 물질의 제거는 제2 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장되고 제1 유전체 물질(705)의 적어도 일부를 통해 연장될 수도 있는 복수의 라인(730)을 발생시킬 수도 있다. 이 물질의 제거는 하나 이상의 제1 액세스 라인(예를 들어, 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205))이 형성되게 하기 위한 플레이스홀더(placeholder)로서 역할을 할 수도 있다. 일부 실시예에서, 복수의 라인(730)은 선택적인 등방성 에칭 기법에 의해 형성될 수도 있다.
도 7d에서, 처리 단계(700-d)가 도시된다. 처리 단계(700-d)에서, 복수의 제1 액세스 라인(735)이 형성될 수도 있다. 일부 실시예에서, 제1 액세스 라인(735)은 전도성 물질을 증착함으로써, 후속하여 라인(725)을 등방성으로 에칭함으로써 형성될 수도 있다. 처리 단계(700-d)는 제1 유전체 물질(705)과 접촉하는 복수의 제1 액세스 라인(735)을 형성하는 실시예일 수도 있다. 일부 실시예에서, 제1 액세스 라인(735)은 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205)의 예일 수도 있고, 제1 유전체 물질(705)과 접촉할 수도 있다. 부가적으로 또는 대안적으로, 제1 액세스 라인의 각각은 복수의 라인(725)(예를 들어, 처리 단계(700-b) 동안 생성됨) 중 하나의 라인과 접촉할 수도 있다. 제1 액세스 라인(735)은 전도성 물질로부터 형성될 수도 있다.
도 7e에서, 처리 단계(700-e)가 도시된다. 처리 단계(700-e)에서, 자가-선택 물질(740)이 증착될 수도 있다. 일부 실시예에서, 자가-선택 메모리(740)는 도 2a를 참조하여 설명된 바와 같은 자가-선택 메모리(215)의 예일 수도 있다. 일부 실시예에서, 자가-선택 메모리(740)를 증착하는 것은 자가-선택 메모리(740)를 증착하여 복수의 제2 액세스 라인(745)의 적어도 일부와 접촉하는 복수의 메모리 셀을 형성하는 실시예일 수도 있고, 복수의 제2 액세스 라인(745)은 자가-선택 메모리(740)와 접촉한다. 따라서, 복수의 제2 액세스 라인(745)은 자가-선택 메모리(740)를 증착한 후 형성될 수도 있다. 복수의 제2 액세스 라인(745)은 예를 들어, 라인(725)을 전도성 물질로 충전함으로써 형성될 수도 있다. 이어서 전도성 물질은 적어도 하나의 방향(예를 들어, "Z" 방향)을 따라 전기적으로 절연된 라인으로 패터닝될 수도 있다. 이러한 패터닝 작동 동안, 전도성 물질은 선택적으로 제거될 수도 있고 유전체 물질(미도시)로 교체될 수도 있다. 일부 실시예에서, 복수의 제2 액세스 라인(745)은 도 2a를 참조하여 설명된 바와 같은 제2 액세스 라인(210)의 예일 수도 있고, 자가-선택 메모리(740)와 접촉할 수도 있다. 부가적으로 또는 대안적으로, 예를 들어, 제2 액세스 라인(745)의 하나 이상의 부분은 하나 이상의 절연 구역(예를 들어, 도 5를 참조하여 설명된 바와 같은 절연 구역(545))을 생성하도록 에칭될 수도 있고, 하나 이상의 복수의 플러그(예를 들어, 도 5를 참조하여 설명된 바와 같은 플러그(550))는 제2 액세스 라인(745)의 제1 단부와 접촉하게 형성될 수도 있다. 일부 실시예에서, 절연 구역은 적어도 하나의 방향(예를 들어, "X" 방향)에서 전도성 물질(예를 들어, 제2 액세스 라인(745))을 절연시킬 수도 있다.
도 8a 내지 도 8e는 본 개시내용의 실시예에 따른, 수평 비트 라인을 포함하는 자가-선택 메모리 구조체를 형성하는 예시적인 방법을 예시한다. 도 8a에서, 처리 단계(800-a)가 도시된다. 처리 단계(800-a)에서, 도 2a를 참조하여 설명된 바와 같은 제1 유전체 물질(220)의 예일 수도 있는, 제1 유전체 물질(805); 도 2a를 참조하여 설명된 바와 같은 제2 유전체 물질(230)의 예일 수도 있는, 제2 유전체 물질(820); 및 도 2a를 참조하여 설명된 바와 같은 제3 유전체 물질(예를 들어, 제3 유전체 물질(235-a), 제3 유전체 물질(235-b))의 예일 수도 있는, 제3 유전체 물질(예를 들어, 제3 유전체 물질(810-a), 제3 유전체 물질(810-b))을 포함하는 스택이 형성될 수도 있다. 일부 실시예에서, 스택은 또한 도 2a를 참조하여 설명된 바와 같은 제4 유전체 물질(240)의 예일 수도 있는, 제4 유전체 물질(815)을 포함할 수도 있다. 일부 실시예에서, 복수의 플러그(예를 들어, 도 5를 참조하여 설명된 바와 같은 플러그(550))는 스택의 적어도 하나의 측면에 형성될 수도 있다.
도 8b에서, 처리 단계(800-b)가 도시된다. 처리 단계(800-b)에서, 제1 방향에서의 물질의 제거가 발생할 수도 있다. 물질의 제거는 제1 방향(예를 들어, "Y" 방향) 및 제2 방향(예를 들어, "Z" 방향)으로 연장되고 제1 유전체 물질(805), 제2 유전체 물질(820), 및 제3 유전체 물질(810-a)의 적어도 일부를 통해 연장될 수도 있는 복수의 라인(예를 들어, 트렌치)(825)을 발생시킬 수도 있다. 일부 실시예에서, 복수의 라인(825)은 또한 제4 유전체 물질(815)을 통해 연장될 수도 있다. 일부 실시예에서, 복수의 라인(825)은 등방성 에칭 기법에 의해 형성될 수도 있다. 위에서 설명된 바와 같이, 유전체 물질(805)은 균일한 라인(825)의 생성을 용이하게 하기 위해 예를 들어, 제2 유전체 물질(820) 또는 제3 유전체 물질(예를 들어, 제3 유전체 물질(810-a), 제3 유전체 물질(810-b))과는 상이한 물질일 수도 있다. 제1 방향에서 물질을 제거한 후, 제2 방향에서의 물질의 제거가 발생할 수도 있다. 물질의 제거는 제2 방향(예를 들어, 도시된 페이지의 내외로 진행되는 "Z" 방향)으로 연장되고 제1 유전체 물질(805)의 적어도 일부를 통해 연장될 수도 있는 복수의 라인(830)을 발생시킬 수도 있다. 이 물질의 제거는 하나 이상의 제1 액세스 라인(예를 들어, 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205))이 형성되게 하기 위한 플레이스홀더로서 역할을 할 수도 있다. 일부 실시예에서, 처리 단계(800-b)는 다수의 부분을 가진 제3 유전체 물질을 발생시킬 수도 있다. 예를 들어, 제3 유전체 물질은 제1 부분(예를 들어, 제2 유전체 물질(820) 및 제4 유전체 물질(815)과 접촉하는 제3 유전체 물질(810-a)) 및 제2 부분(예를 들어, 제1 유전체 물질(805)과 접촉하는 제3 유전체 물질(810-b))을 포함할 수도 있다. 일부 실시예에서, 제3 유전체 물질(810-a) 및 제3 유전체 물질(810-b)은 상이한 시간에 형성될 수도 있다. 예를 들어, 제3 유전체 물질(810-b)은 제3 유전체 물질(810-a) 전에 형성될 수도 있다. 다른 실시예에서, 예를 들어, 제3 유전체 물질(810-b)은 제3 유전체 물질(810-a) 후에 형성될 수도 있다. 일부 실시예에서, 복수의 라인(830)은 선택적인 등방성 에칭 기법에 의해 형성될 수도 있다.
도 8c에서, 처리 단계(800-c)가 도시된다. 처리 단계(800-c)에서, 복수의 제1 액세스 라인(835)이 형성될 수도 있다. 일부 실시예에서, 제1 액세스 라인(835)은 전도성 물질을 증착함으로써, 후속하여 라인(825)을 등방성으로 에칭함으로써 형성될 수도 있다. 처리 단계(800-c)는 제1 유전체 물질(805)과 접촉하는 복수의 제1 액세스 라인(835)을 형성하는 실시예일 수도 있다. 일부 실시예에서, 제1 액세스 라인(835)은 도 2a를 참조하여 설명된 바와 같은 제1 액세스 라인(205)의 예일 수도 있고, 제1 유전체 물질(805)과 접촉할 수도 있다. 부가적으로 또는 대안적으로, 제1 액세스 라인의 각각은 복수의 라인(825)(예를 들어, 처리 단계(700-b) 동안 생성됨) 중 하나의 라인과 접촉할 수도 있다. 제1 액세스 라인(835)은 전도성 물질로부터 형성될 수도 있다.
도 8d에서, 처리 단계(800-d)가 도시된다. 처리 단계(800-d)에서, 복수의 이산형 자가-선택 물질 세그먼트(840)가 먼저 증착될 수도 있다. 일부 실시예에서, 자가-선택 메모리 세그먼트(840)는 도 3을 참조하여 설명된 바와 같은 자가-선택 메모리 세그먼트(315)의 예일 수도 있다. 일부 실시예에서, 이것은 복수의 제1 액세스 라인(835)과 연결된 복수의 이산형 자가-선택 메모리 세그먼트(840)를 형성하는 실시예일 수도 있다.
도 8e에서, 처리 단계(800-e)가 도시된다. 처리 단계(800-e)는 복수의 이산형 자가-선택 메모리 세그먼트(840)의 각각과 연결되는 복수의 제2 액세스 라인(845)을 형성하는 것을 도시할 수도 있다. 일부 실시예에서, 복수의 이산형 자가-선택 메모리 세그먼트(840)의 각각은 복수의 제2 액세스 라인(845) 중 제1 액세스 라인의 제1 측면과 복수의 제2 액세스 라인(845) 중 제2 액세스 라인의 제2 측면 사이에 배치될 수도 있다. 부가적으로 또는 대안적으로, 예를 들어, 제2 액세스 라인(845)의 하나 이상의 부분이 에칭되어 하나 이상의 절연 구역(예를 들어, 도 5를 참조하여 설명된 바와 같은 절연 구역(545))을 생성할 수도 있고, 하나 이상의 복수의 플러그(예를 들어, 도 5를 참조하여 설명된 바와 같은 플러그(550))가 제2 액세스 라인(845)의 제1 단부와 접촉하게 형성될 수도 있다. 일부 실시예에서, 절연 구역은 적어도 하나의 방향(예를 들어, "X" 방향)에서 전도성 물질(예를 들어, 제2 액세스 라인(845))을 절연시킬 수도 있다.
도 9는 본 개시내용의 실시예에 따른, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 지지하는 디바이스(905)를 포함하는 시스템(900)의 도면을 도시한다. 디바이스(905)는 예를 들어, 도 2를 참조하여, 위에서 설명된 바와 같은 메모리 구조체(200)의 컴포넌트의 예일 수도 있거나 또는 메모리 구조체의 컴포넌트를 포함할 수도 있다. 디바이스(905)는 메모리 제어기(915)와 메모리 셀(920), 기본 입력/출력 시스템(basic input/output system: BIOS) 컴포넌트(925), 프로세서(930), I/O 제어기(935), 및 주변 컴포넌트(940)를 포함하여, 통신을 전송 및 수신하기 위한 컴포넌트를 포함하는 양방향 음성 및 데이터 통신을 위한 컴포넌트를 포함할 수도 있다. 이 컴포넌트는 하나 이상의 버스(예를 들어, 버스(910))를 통해 전자 통신할 수도 있다.
메모리 제어기(915)는 본 명세서에서 설명된 바와 같이 하나 이상의 메모리 셀을 작동시킬 수도 있다. 특히, 메모리 제어기(915)는 수평 비트 라인을 가진 자가-선택 메모리 어레이를 지지하도록 구성될 수도 있다. 일부 경우에, 메모리 제어기(915)는 본 명세서에 설명된 바와 같이, 행 디코더, 열 디코더 또는 둘 다를 포함할 수도 있다(미도시).
메모리 셀(920)은 본 명세서에 설명된 바와 같이 정보(즉, 논리 상태의 형태임)를 저장할 수도 있다.
BIOS 컴포넌트(925)는 다양한 하드웨어 컴포넌트를 초기화 및 실행할 수도 있는, 펌웨어로서 작동되는 BIOS를 포함하는 소프트웨어 컴포넌트일 수도 있다. BIOS 컴포넌트(925)는 또한 프로세서와 다양한 다른 컴포넌트, 예를 들어, 주변 컴포넌트, 입력/출력 제어 컴포넌트 등 간의 데이터 흐름을 관리할 수도 있다. BIOS 컴포넌트(925)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수도 있다.
프로세서(930)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(central processing unit: CPU), 마이크로제어기, ASIC, FPGA, 프로그램 가능한 논리 디바이스, 이산형 게이트 또는 트랜지스터 논리 컴포넌트, 이산형 하드웨어 컴포넌트, 또는 이들의 임의의 조합)를 포함할 수도 있다. 일부 경우에서, 프로세서(930)는 메모리 제어기를 사용하여 메모리 어레이를 작동시키도록 구성될 수도 있다. 다른 경우에서, 메모리 제어기는 프로세서(930)에 통합될 수도 있다. 프로세서(930)는 메모리에 저장된 컴퓨터-판독 가능한 명령어를 실행시켜서 다양한 기능(예를 들어, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 지지하는 기능 또는 태스크)을 수행하도록 구성될 수도 있다.
I/O 제어기(935)는 디바이스(905)를 위한 입력 신호와 출력 신호를 관리할 수도 있다. I/O 제어기(935)는 또한 디바이스(905)에 통합되지 않은 주변 장치를 관리할 수도 있다. 일부 경우에서, I/O 제어기(935)는 외부 주변에 대한 물리적 연결 또는 포트를 나타낼 수도 있다. 일부 경우에서, I/O 제어기(935)는 운영 체제, 예컨대, iOS(등록상표), ANDROID(등록상표), MS-DOS(등록상표), MS-WINDOWS(등록상표), OS/2(등록상표), UNIX(등록상표), LINUX(등록상표), 또는 또 다른 알려진 운영 체제를 활용할 수도 있다. 다른 경우에, I/O 제어기(935)는 모뎀, 키보드, 마우스, 터치스크린 또는 유사한 디바이스를 나타낼 수도 있거나 이들과 상호 작용할 수도 있다. 일부 경우에, I/O 제어기(935)는 프로세서의 일부로서 구현될 수도 있다. 일부 경우에, 사용자는 I/O 제어기(935)를 통해 또는 I/O 제어기(935)에 의해 제어되는 하드웨어 컴포넌트를 통해 디바이스(905)와 상호 작용할 수도 있다.
주변 컴포넌트(940)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스를 포함할 수도 있다. 예는 디스크 제어기, 음향 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(universal serial bus: USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예컨대, 주변 컴포넌트 상호연결부(peripheral component interconnect: PCI) 또는 가속 그래픽 포트(accelerated graphics port: AGP) 슬롯을 포함할 수도 있다.
입력(945)은 입력을 디바이스(905) 또는 디바이스의 컴포넌트에 제공하는, 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수도 있다. 이것은 다른 디바이스와의 또는 다른 디바이스 간의 사용자 인터페이스 또는 인터페이스를 포함할 수도 있다. 일부 경우에서, 입력(945)은 I/O 제어기(935)에 의해 관리될 수도 있고, 그리고 주변 컴포넌트(940)를 통해 디바이스(905)와 인터페이싱할 수도 있다.
출력(950)은 출력을 디바이스(905) 또는 임의의 디바이스의 컴포넌트로부터 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수도 있다. 출력(950)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수도 있다. 일부 경우에서, 출력(950)은 주변 컴포넌트(들)(940)를 통해 디바이스(905)와 인터페이싱하는 주변 소자일 수도 있다. 일부 경우에서, 출력(950)은 I/O 제어기(935)에 의해 관리될 수도 있다.
디바이스(905)의 컴포넌트는 이들의 기능을 이들의 기능을 수행하도록 설계된 회로를 포함할 수도 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된, 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 레지스터, 증폭기, 또는 다른 활성 또는 미선택된 소자를 포함할 수도 있다. 디바이스(905)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 착용형 전자 디바이스, 개인용 전자 디바이스 등일 수도 있다. 또는, 디바이스(905)는 이러한 디바이스의 일부 또는 양상일 수도 있다.
도 10은 본 개시내용의 실시예에 따른, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 작동은 예를 들어, 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여, 본 명세서에 설명된 방법에 의해 구현될 수도 있다.
(1005)에서, 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택이 형성될 수도 있다. (1005)의 작동은 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1005)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1010)에서, 제1 방향에서의 물질의 제거가 발생하여, 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성할 수도 있다. (1010)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있고 예를 들어, 등방성 에칭 기법을 사용하여 실시될 수도 있다. 특정한 실시예에서, (1010)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1015)에서, 제2 방향에서의 물질의 제거가 발생하여, 제2 복수의 라인을 제1 유전체 물질에 형성할 수도 있다. (1015)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1015)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1020)에서, 제1 유전체 물질과 접촉하는 복수의 제1 액세스 라인이 형성될 수도 있다. (1020)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1020)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1025)에서, 자가-선택 물질의 증착이 발생하여, 복수의 제2 액세스 라인의 적어도 일부와 접촉하는 복수의 메모리 셀을 형성할 수도 있고, 복수의 제2 액세스 라인은 자가-선택 메모리와 접촉한다. 복수의 제2 액세스 라인은 예를 들어, 하나 이상의 라인(예를 들어, 트렌치)을 전도성 물질로 충전함으로써 형성될 수도 있다. 이어서 전도성 물질은 적어도 하나의 방향(예를 들어, "Z" 방향)을 따라 전기적으로 절연된 라인으로 패터닝될 수도 있다. 이러한 패터닝 작동 동안, 전도성 물질이 선택적으로 제거될 수도 있고 유전체 물질로 교체될 수도 있다. (1025)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1025)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
도 11은 본 개시내용의 실시예에 따른, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 작동은 예를 들어, 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여, 본 명세서에 설명된 방법에 의해 구현될 수도 있다.
(1105)에서, 복수의 플러그가 형성될 수도 있다. 복수의 플러그는 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택을 형성하기(예를 들어, (1110)) 전에 형성될 수도 있다. 일부 실시예에서, 복수의 플러그의 각각의 제1 단부는 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉할 수도 있다. (1105)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1105)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1110)에서, 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택이 형성될 수도 있다. (1110)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1105)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1115)에서, 제1 방향에서의 물질의 제거가 발생하여, 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성할 수도 있다. (1115)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1115)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1120)에서, 제2 방향에서의 물질의 제거가 발생하여, 제2 복수의 라인을 제1 유전체 물질에 형성할 수도 있다. (1120)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1120)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1125)에서, 제1 유전체 물질과 접촉하는 복수의 제1 액세스 라인이 형성될 수도 있다. (1125)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1125)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1130)에서, 자가-선택 물질이 증착되어 복수의 제2 액세스 라인의 적어도 일부와 접촉하는 복수의 메모리 셀을 형성할 수도 있고, 복수의 제2 액세스 라인은 자가-선택 메모리와 접촉한다. (1130)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1130)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1135)에서, 제1 방향에서의 복수의 제2 액세스 라인의 적어도 일부의 제거가 발생할 수도 있다. (1135)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1135)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1140)에서, 복수의 플러그가 형성될 수도 있다. 일부 실시예에서, 복수의 플러그의 각각의 제1 단부는 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉할 수도 있다. (1140)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1140)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
일부 실시예에서, 형성 방법은 또한 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택을 형성하는 단계를 포함할 수도 있다. 일부 경우에, 형성 방법은 물질을 제2 방향에서 제거하여 제2 복수의 라인을 제1 유전체 물질에 형성하는 단계를 포함할 수도 있다. 형성 방법은 제1 유전체 물질과 접촉하는 복수의 제1 액세스 라인을 형성하는 단계를 포함할 수도 있다.
일부 실시예에서, 형성 방법은 자가-선택 물질을 증착하여 복수의 제2 액세스 라인의 적어도 일부와 접촉하는 복수의 메모리 셀을 형성하는 단계를 포함할 수도 있고, 복수의 제2 액세스 라인은 자가-선택 메모리와 접촉한다. 일부 실시예에서, 자가-선택 메모리는 칼코게나이드를 포함할 수도 있다. 다른 실시예에서, 형성 방법은 물질을 제1 방향에서 제거하여 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성하는 단계를 포함할 수도 있다. 형성 방법은 또한 복수의 제2 액세스 라인의 적어도 일부를 제1 방향에서 제거하는 단계를 포함할 수도 있다.
부가적으로 또는 대안적으로, 예를 들어, 형성 방법은 제2 복수의 플러그를 스택에 형성하는 단계를 포함할 수도 있고, 제2 복수의 플러그의 각각의 제1 단부는 복수의 제2 액세스 라인의 각각의 제1 단부와 접촉한다. 제1 복수의 라인 중 적어도 하나의 라인은 제1 복수의 라인 중 또 다른 라인보다 더 큰 폭을 포함할 수도 있다. 다른 경우에, 제1 유전체 물질과 제2 유전체 물질은 동일한 물질일 수도 있다. 일부 실시예에서, 형성 방법은 또한 복수의 플러그를 스택에 형성하는 단계를 포함할 수도 있고, 복수의 플러그의 각각의 제1 단부는 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉한다. 다른 실시예에서, 복수의 제2 액세스 라인은 예를 들어, 하나 이상의 라인(예를 들어, 트렌치)을 전도성 물질로 충전함으로써 형성될 수도 있다. 이어서 전도성 물질은 적어도 하나의 방향(예를 들어, "Z" 방향)을 따라 전기적으로 절연된 라인으로 패터닝될 수도 있다. 이러한 패터닝 작동 동안, 전도성 물질이 선택적으로 제거될 수도 있고 유전체 물질로 교체될 수도 있다.
도 12는 본 개시내용의 실시예에 따른, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 작동은 예를 들어, 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여, 본 명세서에 설명된 방법에 의해 구현될 수도 있다.
(1205)에서, 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택이 형성될 수도 있다. (1205)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1205)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1210)에서, 제1 방향에서의 물질의 제거가 발생하여, 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성할 수도 있다. (1210)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1210)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1215)에서, 제2 방향에서의 물질의 제거가 발생하여, 제2 복수의 라인을 제1 유전체 물질에 형성할 수도 있다. (1215)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1215)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1220)에서, 제1 유전체 물질과 연결되는 복수의 제1 액세스 라인이 형성될 수도 있다. (1220)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1220)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1225)에서, 복수의 제1 액세스 라인과 연결되는 복수의 이산형 자가-선택 물질 세그먼트가 형성될 수도 있다. (1225)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1225)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1230)에서, 복수의 이산형 자가-선택 메모리 세그먼트의 각각과 연결되는 복수의 제2 액세스 라인이 형성될 수도 있고, 복수의 이산형 자가-선택 메모리 세그먼트의 각각은 복수의 제2 액세스 라인 중 제1 액세스 라인의 제1 측면과 복수의 제2 액세스 라인 중 제2 액세스 라인의 제2 측면 사이에 배치된다. 복수의 제2 액세스 라인은 예를 들어, 하나 이상의 라인(예를 들어, 트렌치)을 전도성 물질로 충전함으로써 형성될 수도 있다. 이어서 전도성 물질은 적어도 하나의 방향(예를 들어, "Z" 방향)을 따라 전기적으로 절연된 라인으로 패터닝될 수도 있다. 이러한 패터닝 작동 동안, 전도성 물질이 선택적으로 제거될 수도 있고 유전체 물질로 교체될 수도 있다. (1230)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1230)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
도 13은 본 개시내용의 실시예에 따른, 수평 비트 라인을 가진 자가-선택 메모리 어레이를 형성하는 방법(1300)을 예시하는 흐름도를 도시한다. 방법(1300)의 작동은 예를 들어, 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여, 본 명세서에 설명된 방법에 의해 구현될 수도 있다.
(1305)에서, 제1 복수의 플러그가 형성될 수도 있다. 일부 실시예에서, 제1 복수의 플러그의 각각은 복수의 제2 액세스 라인의 각각의 제1 단부와 접촉할 수도 있다. (1305)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1305)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1310)에서, 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택이 형성될 수도 있다. (1310)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1305)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1315)에서, 제1 방향에서의 물질의 제거가 발생하여, 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성할 수도 있다. (1315)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1315)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1320)에서, 제2 방향에서의 물질의 제거가 발생하여, 제2 복수의 라인을 제1 유전체 물질에 형성할 수도 있다. (1320)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1320)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1325)에서, 제1 유전체 물질과 연결되는 복수의 제1 액세스 라인이 형성될 수도 있다. (1325)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1325)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1330)에서, 복수의 제1 액세스 라인과 연결되는 복수의 이산형 자가-선택 물질 세그먼트가 형성될 수도 있다. (1330)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1330)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1335)에서, 복수의 이산형 자가-선택 메모리 세그먼트의 각각과 연결되는 복수의 제2 액세스 라인이 형성될 수도 있다. 일부 실시예에서, 복수의 이산형 자가-선택 메모리 세그먼트의 각각은 복수의 제2 액세스 라인 중 제1 액세스 라인의 제1 측면과 복수의 제2 액세스 라인 중 제2 액세스 라인의 제2 측면 사이에 배치될 수도 있다. (1335)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1335)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1340)에서, 복수의 제2 액세스 라인의 일부가 제1 방향에서 제거될 수도 있다. (1340)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1340)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
(1345)에서, 제2 복수의 플러그가 형성될 수도 있다. 일부 실시예에서, 제2 복수의 플러그의 각각은 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉할 수도 있다. (1345)의 작동이 본 명세서에 설명된 방법에 따라 수행될 수도 있다. 특정한 실시예에서, (1345)의 작동의 양상은 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하여 설명된 하나 이상의 과정에 의해 수행될 수도 있다.
일부 실시예에서, 형성 방법은 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택을 형성하는 단계를 포함할 수도 있다. 일부 경우에, 복수의 이산형 자가-선택 메모리 세그먼트 중 적어도 일부는 칼코게나이드를 포함할 수도 있다. 다른 실시예에서, 형성 방법은 물질을 제2 방향에서 제거하여 제2 복수의 라인을 제1 유전체 물질에 형성하는 단계를 포함할 수도 있다. 형성 방법은 또한 제1 유전체 물질과 연결된 복수의 제1 액세스 라인을 형성하는 단계를 포함할 수도 있다.
일부 경우에, 형성 방법은 복수의 이산형 자가-선택 메모리 세그먼트의 각각과 연결되는 복수의 제2 액세스 라인을 형성하는 단계를 포함할 수도 있고, 복수의 이산형 자가-선택 메모리 세그먼트의 각각은 복수의 제2 액세스 라인 중 제1 액세스 라인의 제1 측면과 복수의 제2 액세스 라인 중 제2 액세스 라인의 제2 측면 사이에 배치된다. 일부 경우에, 복수의 이산형 자가-선택 메모리 세그먼트의 적어도 일부는 칼코게나이드를 포함한다. 부가적으로 또는 대안적으로, 예를 들어, 형성 방법은 물질을 제1 방향에서 제거하여 제1 복수의 라인을 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질에 형성하는 단계를 포함할 수도 있다. 일부 경우에 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질은 상이한 물질을 포함한다.
다른 경우에, 형성 방법은 물질을 제2 방향에서 제거하여 제2 복수의 라인을 제1 유전체 물질에 형성하는 단계를 포함할 수도 있다. 일부 실시예에서, 제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질의 각각은 상이한 물질을 포함한다. 다른 실시예에서, 물질을 제2 방향에서 제거한 후, 제1 유전체 물질의 폭은 복수의 제2 액세스 라인 중 적어도 하나의 폭보다 더 크다. 부가적으로 또는 대안적으로, 형성 방법은 제1 복수의 플러그 및 제2 복수의 플러그를 스택에 형성하는 단계를 포함할 수도 있고, 제1 복수의 플러그의 각각이 복수의 제2 액세스 라인의 각각의 제1 단부와 접촉하고, 제2 복수의 플러그의 각각이 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉한다. 일부 경우에, 제1 복수의 라인 중 적어도 하나의 라인은 제1 복수의 라인 중 또 다른 라인보다 더 큰 폭을 포함한다. 일부 경우에, 제1 유전체 물질과 제2 유전체 물질은 동일한 물질이다.
위에서 설명된 방법이 가능한 구현예를 설명하고, 작동 및 단계가 재배열될 수도 있거나 그렇지 않으면 변경될 수도 있고 다른 구현예가 가능하다는 것에 유의해야 한다. 게다가, 2개 초과의 방법으로부터의 실시예가 조합될 수도 있다.
본 명세서에 설명된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 나타날 수도 있다. 예를 들어, 위의 설명 전반에 걸쳐 언급될 수도 있는, 데이터, 명령어, 명령, 정보, 신호, 비트, 부호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자 또는 이들의 임의의 조합으로 나타날 수도 있다. 일부 도면은 신호를 단일의 신호로서 도시할 수도 있지만; 당업자는 신호가 신호의 버스를 나타낼 수도 있다는 것을 이해할 것이고, 버스는 다양한 비트 폭을 가질 수도 있다.
용어 "전자 통신" 및 "연결된"은 컴포넌트 간의 전자 흐름을 지지하는 컴포넌트 간의 관계를 나타낸다. 이것은 컴포넌트 간의 직접적인 연결을 포함할 수도 있거나 또는 중간의 컴포넌트를 포함할 수도 있다. 전자 통신 시 또는 서로 연결되는 컴포넌트는 전자 또는 신호를 (예를 들어, 전압-인가된 회로에서) 활발히 교환할 수도 있거나 또는 전자 또는 신호를 (예를 들어, 전압-비인가된 회로에서) 활발히 교환할 수도 없지만 회로에 전압-인가될 때 전자 또는 신호를 교환하도록 구성될 수도 있고 그리고 작동 가능할 수도 있다. 실시예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계 없이 전자 통신하거나 또는 연결될 수도 있다.
본 명세서에서 사용되는 용어 "층"은 기하학적 구조체의 층 또는 시트를 나타내고, 각각의 층은 3개의 치수(예를 들어, 높이, 폭 및 깊이)를 가질 수도 있고 표면의 일부 또는 전부를 덮을 수도 있다. 예를 들어, 층은 2개의 치수가 제3, 예를 들어, 박막보다 더 큰 3차원 구조체일 수도 있다. 층은 상이한 구성요소, 컴포넌트 및/또는 물질을 포함할 수도 있다. 일부 경우에, 하나의 층은 2개 이상의 하위층으로 이루어질 수도 있다. 첨부 도면 중 일부에서, 3차원 층의 2개의 치수가 예시 목적을 위해 도시된다. 그러나, 당업자는 층이 본질적으로 3차원임을 이해할 것이다.
본 명세서에서 사용될 때, 용어 "상당히"는 변경된 특성(예를 들어, 용어에 의해 실질적으로 변경된 동사 또는 형용사)이 절대적인 것이 아니라 특성의 이점을 달성하도록 충분히 가까운 것을 의미한다.
칼코게나이드 물질은 원소(S, Se 및 Te) 중 적어도 하나를 포함하는 물질 또는 합금일 수도 있다. 본 명세서에서 논의되는 상변화 물질은 칼코게나이드 물질일 수도 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수도 있다. 예시적인 칼코게나이드 물질 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수도 있지만 이들로 제한되지 않는다. 하이픈으로 연결된 화학 조성물 표기법은, 본 명세서에서 사용될 때, 특정한 화합물 또는 합금에 포함된 원소를 나타내고 그리고 나타낸 원소를 수반하는 모든 화학량론을 나타내는 것으로 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수도 있고, x 및 y는 임의의 양의 정수일 수도 있다. 가변적인 저항 물질의 다른 예는 2개 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속, 및/또는 희토류 금속을 포함하는 이원 금속 산화물 물질 또는 혼합된 원자가 산화물을 포함할 수도 있다. 실시예는 메모리 셀의 메모리 소자와 연관된 특정한 가변적인 저항 물질 또는 물질들로 제한되지 않는다. 예를 들어, 가변적인 저항 물질의 다른 예가 메모리 소자를 형성하도록 사용될 수 있고 그리고 그 중에서도, 칼코게나이드 물질, 방대한 자기 저항성 물질, 또는 폴리머 기반 물질을 포함할 수도 있다.
메모리 어레이(100)를 포함하는, 본 명세서에서 논의되는 디바이스는 반도체 기판, 예컨대, 규소, 게르마늄, 규소-게르마늄 합금, 비화갈륨, 질화갈륨 등에서 형성될 수도 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에서, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예컨대, 실리콘-온-유리(silicon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP), 또는 또 다른 기판 상의 반도체 물질의 에피택셜 층일 수도 있다. 기판 또는 기판의 하위 구역의 전도도는 인, 붕소 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학종을 사용하는 도핑을 통해 제어될 수도 있다. 도핑은 이온-주입에 의해 또는 임의의 다른 도핑 수단에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수도 있다.
본 명세서에서 논의되는 트랜지스터 또는 트랜지스터들은 전계-효과 트랜지스터(field-effect transistor: FET)를 나타낼 수도 있고 그리고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함한다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 소자에 연결될 수도 있다. 소스와 드레인은 전도성일 수도 있고 그리고 고농도로 도핑된, 예를 들어, 변질된, 반도체 구역을 포함할 수도 있다. 소스와 드레인은 저농도로 도핑된 반도체 구역 또는 채널에 의해 이격될 수도 있다. 채널이 n-형(즉, 다수의 운반자가 전자)이라면, FET는 n-형 FET로서 지칭될 수도 있다. 채널이 p-형(즉, 다수의 운반자가 정공)이라면, FET는 p-형 FET로서 지칭될 수도 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수도 있다. 채널 전도도는 전압을 게이트에 인가함으로써 제어될 수도 있다. 예를 들어, 양의 전압 또는 음의 전압을 n-형 FET 또는 p-형 FET에 각각 인가하는 것은 채널이 전도성을 띄게 하는 것을 발생시킬 수도 있다. 트랜지스터는 트랜지스터의 문턱값 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "켜지거나" 또는 "활성화"될 수도 있다. 트랜지스터는 트랜지스터의 문턱값 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "꺼지거나" 또는 "비활성화"될 수도 있다.
첨부 도면과 연관되어, 본 명세서에 제시되는 설명은 예시적인 구성을 설명하고 그리고 구현될 수도 있거나 또는 청구범위 내에 있는 모든 실시예를 나타내진 않는다. 본 명세서에서 사용되는 용어 "예시적인"은 "우선되는" 또는 "다른 실시예에 비해 유리한"이 아닌, "실시예, 예 또는 실례로서 기능하는"을 의미한다. 상세한 설명은 설명된 기법의 이해를 제공할 목적으로 구체적인 상세사항을 포함한다. 그러나, 이 기법은 이 구체적인 상세사항 없이 실행될 수도 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 설명된 실시예의 개념을 모호하게 하는 것을 방지하도록 블록도 형태로 도시된다.
첨부 도면에서, 유사한 컴포넌트 또는 특징부는 동일한 참조 부호를 가질 수도 있다. 게다가, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 제2 부호 및 대시 기호에 의한 참조 부호를 따름으로써 구별될 수도 있다. 단지 제1 참조 부호가 명세서에서 사용된다면, 설명은 제2 참조 부호와 관계 없이 동일한 제1 참조 부호를 가진 유사한 컴포넌트 중 임의의 하나에 적용 가능하다.
본 명세서에 설명된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 나타날 수도 있다. 예를 들어, 위의 설명 전반에 걸쳐 언급될 수도 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 부호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합으로 나타날 수도 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 프로세서에 의해 실행되는 소프트웨어에서 구현된다면, 기능은 하나 이상의 명령어 또는 코드로서 컴퓨터-판독 가능한 매체에 저장 또는 전송될 수도 있다. 다른 실시예 및 구현예는 본 개시내용과 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특징에 기인하여, 위에서 설명된 기능은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징부는 또한 다양한 위치에 물리적으로 위치될 수도 있고, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함한다. 또한, 청구항을 포함하여, 본 명세서에서 사용될 때, "또는"은 항목의 목록("~ 중 적어도 하나" 또는 "~중 하나 이상"과 같은 어구로 시작하는 항목의 목록)에서 사용될 때 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 목록을 나타낸다. 또한, 본 명세서에서 사용될 때, 어구 "~에 기초한"은 폐쇄된 조건의 세트의 언급으로서 해석되지 않을 것이다. 예를 들어, "조건 A에 기초한"으로서 설명되는 예시적인 단계는 본 개시내용의 범위로부터 벗어나는 일 없이 조건 A와 조건 B 둘 다에 기초할 수도 있다. 즉, 본 명세서에서 사용될 때, 어구 "~에 기초한"은 어구 "적어도 부분적으로 ~에 기초한"과 동일한 방식으로 해석될 것이다.
본 명세서의 설명은 당업자가 본 개시내용을 행하거나 또는 사용하게 하도록 제공된다. 본 개시내용에 대한 다양한 변경이 당업자에게 손쉽게 분명해질 것이고, 그리고 본 명세서에 규정된 일반적인 원리는 본 개시내용의 범위로부터 벗어나는 일 없이 다른 변형에 적용될 수도 있다. 따라서, 본 개시내용은 본 명세서에 설명된 실시예 및 설계로 제한되지 않지만, 본 명세서에 개시된 원리 및 새로운 특징과 일치하는 가장 넓은 범위에 부합된다.
Claims (33)
- 메모리 디바이스로서,
제1 방향으로 연장되는 복수의 제1 액세스 라인;
상기 제1 방향과는 상이한 제2 방향으로 연장되는 복수의 제2 액세스 라인;
자가-선택 물질(self-selecting material)을 포함하는 제1 복수의 메모리 셀로서, 상기 복수의 제2 액세스 라인 중 제1 액세스 라인과 접촉하는, 상기 제1 복수의 메모리 셀;
상기 복수의 제2 액세스 라인 중 상기 제1 액세스 라인의 단부와 접촉하는 플러그;
상기 자가-선택 물질을 포함하는 제2 복수의 메모리 셀로서, 상기 복수의 제2 액세스 라인 중 제2 액세스 라인과 접촉하는, 상기 제2 복수의 메모리 셀;
상기 복수의 제2 액세스 라인 중 상기 제2 액세스 라인의 단부와 접촉하는 플러그 - 상기 제1 액세스 라인은 상기 제2 액세스 라인으로부터 전기적으로 절연됨 - ; 및
상기 제1 복수의 메모리 셀과 상기 제2 복수의 메모리 셀 사이의 유전체 물질을 포함하되, 상기 제1 복수의 메모리 셀 및 상기 제2 복수의 메모리 셀은 상기 제1 액세스 라인과 상기 제2 액세스 라인 사이에 배치되는, 메모리 디바이스. - 삭제
- 제1항에 있어서,
상기 복수의 제2 액세스 라인 중 상기 제1 액세스 라인의 제2 단부와 접촉하는 플러그; 및
상기 복수의 제2 액세스 라인 중 상기 제2 액세스 라인의 제2 단부와 접촉하는 플러그를 더 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 복수의 제2 액세스 라인은 적어도 하나의 방향에서 션트되는(shunted), 메모리 디바이스.
- 제1항에 있어서,
상기 제1 복수의 메모리 셀 중 제1 메모리 셀과 상기 제1 복수의 메모리 셀 중 제2 메모리 셀 사이의 제2 유전체 물질을 더 포함하는, 메모리 디바이스. - 제5항에 있어서,
상기 유전체 물질과 상기 제2 유전체 물질은 동일한 물질인, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법으로서,
제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택을 형성하는 단계;
물질을 제1 방향에서 제거하여 제1 복수의 라인을 상기 제1 유전체 물질, 상기 제2 유전체 물질 및 상기 제3 유전체 물질에 형성하는 단계;
물질을 제2 방향에서 제거하여 제2 복수의 라인을 상기 제1 유전체 물질에 형성하는 단계;
상기 제1 유전체 물질과 접촉하는 복수의 제1 액세스 라인을 형성하는 단계;
자가-선택 물질을 증착하여 복수의 제2 액세스 라인의 적어도 일부와 접촉하는 복수의 메모리 셀을 형성하는 단계를 포함하되, 상기 복수의 제2 액세스 라인은 상기 자가-선택 물질과 접촉하는, 메모리 디바이스를 형성하는 방법. - 제7항에 있어서,
복수의 플러그를 형성하는 단계로서, 상기 복수의 플러그의 각각의 제1 단부는 상기 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉하는, 상기 복수의 플러그를 형성하는 단계; 및
상기 복수의 제2 액세스 라인의 적어도 일부를 상기 제1 방향에서 제거하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법. - 제8항에 있어서,
제2 복수의 플러그를 형성하는 단계를 더 포함하되, 상기 제2 복수의 플러그의 각각의 제1 단부는 상기 복수의 제2 액세스 라인의 각각의 제1 단부와 접촉하는, 메모리 디바이스를 형성하는 방법. - 제7항에 있어서, 상기 제1 복수의 라인 중 적어도 하나는 상기 제1 복수의 라인 중 또 다른 라인보다 더 큰 폭을 포함하는, 메모리 디바이스를 형성하는 방법.
- 제10항에 있어서, 상기 제1 유전체 물질과 상기 제2 유전체 물질은 동일한 물질인, 메모리 디바이스를 형성하는 방법.
- 제7항에 있어서, 상기 자가-선택 물질은 칼코게나이드를 포함하는, 메모리 디바이스를 형성하는 방법.
- 메모리 디바이스로서,
제1 측면 및 상기 제1 측면의 반대편의 제2 측면을 포함하는 제1 수직 액세스 라인;
제1 자가-선택 물질을 포함하는 제1 메모리 셀로서, 상기 제1 측면과 연결되는, 상기 제1 메모리 셀;
상기 제1 메모리 셀과 제2 메모리 셀 사이의 유전체 물질을 포함하되, 상기 제2 메모리 셀은 제2 자가-선택 물질을 포함하고 상기 제1 수직 액세스 라인의 상기 제1 측면의 반대편에 있는 제2 수직 액세스 라인의 제2 측면과 연결되며,
상기 제1 자가-선택 물질 및 상기 제2 자가-선택 물질의 각각은 상기 제1 수직 액세스 라인의 상기 제1 측면과 연결된 제1 복수의 메모리 셀을 따라 그리고 상기 제2 수직 액세스 라인의 상기 제2 측면과 연결된 제2 복수의 메모리 셀을 따라 연속적인, 메모리 디바이스. - 제13항에 있어서,
상기 유전체 물질 및 상기 제1 메모리 셀과 연결되는 제1 수평 액세스 라인; 및
상기 유전체 물질 및 상기 제2 메모리 셀과 연결되는 제2 수평 액세스 라인을 더 포함하되, 상기 제1 수평 액세스 라인은 상기 제1 수직 액세스 라인과 통신하고 상기 제2 수평 액세스 라인은 상기 제2 수직 액세스 라인과 통신하는, 메모리 디바이스. - 제13항에 있어서, 상기 제1 수직 액세스 라인은 상기 제2 수직 액세스 라인으로부터 전기적으로 절연되는, 메모리 디바이스.
- 제15항에 있어서,
상기 제1 수직 액세스 라인 및 상기 제2 수직 액세스 라인의 제2 단부와 접촉하는 밀봉 물질을 더 포함하되, 상기 제1 수직 액세스 라인 및 상기 제2 수직 액세스 라인은 적어도 부분적으로 상기 밀봉 물질에 기초하여 서로로부터 절연되는, 메모리 디바이스. - 삭제
- 제13항에 있어서, 상기 제1 복수의 메모리 셀 및 상기 제2 복수의 메모리 셀의 각각은 칼코게나이드를 포함하는, 메모리 디바이스.
- 메모리 디바이스로서,
복수의 수직 액세스 라인 중 제1 수직 액세스 라인의 제1 측면과 상기 복수의 수직 액세스 라인 중 제2 수직 액세스 라인의 제2 측면 사이에 배치된 제1 복수의 메모리 셀 및 제2 복수의 메모리 셀로서, 상기 제1 복수의 메모리 셀 및 상기 제2 복수의 메모리 셀의 각각은 이산형 자가-선택 물질 세그먼트를 포함하는, 상기 제1 복수의 메모리 셀 및 제2 복수의 메모리 셀;
상기 제1 복수의 메모리 셀과 상기 제2 복수의 메모리 셀 사이의 유전체 물질 - 상기 제1 복수의 메모리 셀은 상기 제1 수직 액세스 라인과 연결되고 상기 제2 복수의 메모리 셀은 상기 제2 수직 액세스 라인과 연결됨 - ; 및
상기 제1 수직 액세스 라인 및 상기 제2 수직 액세스 라인과 접촉하는 제2 유전체 물질을 포함하되, 상기 제2 유전체 물질은 상기 유전체 물질과는 상이한, 메모리 디바이스. - 제19항에 있어서,
상기 제1 복수의 메모리 셀의 각각과 연결된 제1 복수의 수평 액세스 라인; 및
상기 제2 복수의 메모리 셀의 각각과 연결된 제2 복수의 수평 액세스 라인을 더 포함하는, 메모리 디바이스. - 제19항에 있어서,
상기 복수의 수직 액세스 라인의 각각의 제1 단부와 접촉하는 제1 복수의 플러그; 및
상기 복수의 수직 액세스 라인의 각각의 제2 단부와 접촉하는 제2 복수의 플러그를 더 포함하되, 상기 복수의 수직 액세스 라인 중 적어도 상기 제1 수직 액세스 라인은 상기 복수의 수직 액세스 라인 중 상기 제2 수직 액세스 라인으로부터 전기적으로 절연되는, 메모리 디바이스. - 삭제
- 제19항에 있어서, 상기 유전체 물질과 상기 제2 유전체 물질은 상이한 물질인, 메모리 디바이스.
- 제19항에 있어서, 상기 제2 유전체 물질은 적어도 제1 방향에서 상기 유전체 물질과 접촉하는, 메모리 디바이스.
- 제19항에 있어서, 상기 유전체 물질의 폭은 상기 복수의 수직 액세스 라인 중 적어도 하나의 폭보다 더 큰, 메모리 디바이스.
- 제19항에 있어서, 상기 이산형 자가-선택 물질 세그먼트의 각각은 칼코게나이드를 포함하는, 메모리 디바이스.
- 제19항에 있어서, 상기 제1 수직 액세스 라인은 상기 제2 수직 액세스 라인과 연결되는, 메모리 디바이스.
- 메모리 디바이스를 형성하는 방법으로서,
제1 유전체 물질, 제2 유전체 물질 및 제3 유전체 물질을 포함하는 스택을 형성하는 단계;
물질을 제1 방향에서 제거하여 제1 복수의 라인을 상기 제1 유전체 물질, 상기 제2 유전체 물질 및 상기 제3 유전체 물질에 형성하는 단계;
물질을 제2 방향에서 제거하여 제2 복수의 라인을 상기 제1 유전체 물질에 형성하는 단계;
상기 제1 유전체 물질과 연결되는 복수의 제1 액세스 라인을 형성하는 단계;
상기 복수의 제1 액세스 라인과 연결되는 복수의 이산형 자가-선택 물질 세그먼트를 형성하는 단계; 및
상기 복수의 이산형 자가-선택 물질 세그먼트의 각각과 연결되는 복수의 제2 액세스 라인을 형성하는 단계를 포함하되, 상기 복수의 이산형 자가-선택 물질 세그먼트의 각각은 상기 복수의 제2 액세스 라인 중 제1 액세스 라인의 제1 측면과 상기 복수의 제2 액세스 라인 중 제2 액세스 라인의 제2 측면 사이에 배치되는, 메모리 디바이스를 형성하는 방법. - 제28항에 있어서,
제1 복수의 플러그 및 제2 복수의 플러그를 형성하는 단계로서, 상기 제1 복수의 플러그의 각각은 상기 복수의 제2 액세스 라인의 각각의 제1 단부와 접촉하고, 상기 제2 복수의 플러그의 각각은 상기 복수의 제2 액세스 라인의 각각의 제2 단부와 접촉하는, 상기 제1 복수의 플러그 및 제2 복수의 플러그를 형성하는 단계; 및
상기 복수의 제2 액세스 라인의 일부를 상기 제1 방향에서 제거하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법. - 제28항에 있어서, 상기 복수의 이산형 자가-선택 물질 세그먼트의 각각은 상기 제1 복수의 라인과 인접하게 형성되는, 메모리 디바이스를 형성하는 방법.
- 제28항에 있어서, 상기 물질을 상기 제2 방향에서 제거한 후, 상기 제1 유전체 물질의 폭은 상기 복수의 제2 액세스 라인 중 적어도 하나의 폭보다 더 큰, 메모리 디바이스를 형성하는 방법.
- 제30항에 있어서, 상기 제1 유전체 물질, 상기 제2 유전체 물질 및 상기 제3 유전체 물질의 각각은 상이한 물질을 포함하는, 메모리 디바이스를 형성하는 방법.
- 제28항에 있어서, 상기 복수의 이산형 자가-선택 물질 세그먼트 중 적어도 일부는 칼코게나이드를 포함하는, 메모리 디바이스를 형성하는 방법.
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