JP6785315B2 - ３次元メモリアレイのための熱絶縁 - Google Patents

Description

本特許出願は、その譲受人に与えられた２０１６年４月１日出願のＦａｎｔｉｎｉによる名称“３次元メモリアレイのための熱絶縁”の米国特許出願番号１５／０８８，４７５の優先権を主張する２０１７年３月１７日出願の名称“３次元メモリアレイのための熱絶縁”の特許協力条約出願番号ＰＣＴ／ＵＳ２０１７／０２２９８４の優先権を主張し、それら各々は、この出願の譲受人に譲渡され、またそれら各々は本明細書にその全体が参照により明確に組み込まれる。

以下は、概してメモリデバイスに関し、より具体的には３次元メモリアレイのための熱絶縁（または断熱）に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスは、メモリデバイス中の記憶状態を読み出し、又はセンシングし得る。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス中に状態を書き込み、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、及びフラッシュメモリ、相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばＰＣＭは、外部電源が存在しない場合であっても長時間、それらのデータを記憶できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの記憶状態を時間と共に喪失し得る。メモリデバイスの改善は、とりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ記憶力の増加、電力消費の削減、又は製造コストの削減を含み得る。

ＰＣＭは、不揮発性であり得、他のメモリデバイスと比較して読み出し／書き込速度及び耐久性がしばしば改善され得る。ＰＣＭはメモリセル密度をもしばしば増加され得る。例えば、ＰＣＭアレイでは３次元メモリアレイが可能であり得る。

幾つかのメモリの種類は、動作中、例えば、メモリセルの読み出し又は書き込み中に発熱し得る。例えば、ＰＣＭメモリセルは、読み出し又は書き込み動作中に高温に加熱され得る。その他のメモリの種類又はメモリセルの動作も同様に発熱し得る。この加熱は、隣接するメモリセルの温度を上昇させ得、ぞれは、該アレイの記憶データを破損し得る。そうした加熱は、該アレイにデータ記憶を不確実にさせ得、又はメモリセルの間隔に制約を加え得、ぞれは、将来のコスト抑制又はメモリアレイの性能の増加を妨げ得る。

本明細書の開示は、以下の図面に言及し、以下の図面を含む。

本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする選択コンポーネントを備えた例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする選択コンポーネントを備えた例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする選択コンポーネントを備えた例示的メモリアレイを説明する。 本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイを説明する。 本開示の様々な実施形態に従った、熱絶縁をサポートするメモリアレイを含む、システムを説明する。 本開示の様々な実施形態に従った熱絶縁を備えた３次元メモリアレイを形成するための方法を説明するフローチャートである。

アレイのメモリセル間又は多数のメモリセル間の熱的影響は、メモリアレイの性能を著しく制限し得る。アレイのメモリセル間の負の熱的影響を削減することは、アレイの容量、信頼性、性能対価格比の増加を可能にし得る。

メモリアレイの製造コストの削減及び性能の増加は、平面基板上の互いに近接するメモリセルを形成することによるメモリセル密度の増加に依存し得る。３次元（３Ｄ）メモリアレイは、メモリアレイの拡大に対して別次元を生みだし、所望の平面基板に対するメモリセル密度を著しく増加させる。これらの３Ｄアーキテクチャはまた、コンポーネントの寸法の削減とメモリセル密度の増加とを可能にし得る。メモリセルは、互いにより接近してパッケージ化されるが、それらの動作は、隣接するメモリセルに影響を及ぼし得る。

相変化メモリ（ＰＣＭ）を含む幾つかのメモリ技術では、メモリセルの論理状態の読み出し又は書き込みはメモリセルの加熱をもたらす。ＰＣＭ中の論理状態はメモリセルの電気抵抗を制御することにより設定され得る。これは、高抵抗状態を作り出すためにメモリセルの材料を溶融しその後冷却することを含み得る。他の場合では、メモリセルは、低電気抵抗状態を作り出すために適度に高温に加熱され得る。あるメモリセルの加熱は、しかしながら、隣接するセルに影響を及ぼし得る。加熱が放散すると、隣接するセルは温度が上昇し得る、これは、隣接するセルの材料を変形し得、記憶データを最終的に変化又破損し得る。このいわゆる“熱ディスターブ”は、メモリセルが互いにより接近するにつれて益々問題になって来得る。幾つかの場合、熱ディスターブは、メモリセルの間隔の更なる削減を制限し得る。

したがって、本明細書で記述されるように、メモリセルを熱絶縁するメモリアレイアーキテクチャが記述される。メモリセルは熱絶縁領域によって分離され得る。これらの領域は、１つ以上の境界面を作り出すために１つ以上のサブレイヤを含み得、それは、領域の熱抵抗を増加させ得る。該境界面は、異なる材料を別の上に積層すること、又は堆積中に材料のパラメータを調整することを含む複数の方法で形成され得る。幾つかの実施形態では、境界面は基板と実質的に平行であり得、それ故、コスト効率の高い平面薄膜堆積技術により作り出され得る。

上で紹介したフィーチャ及び技術は、メモリアレイの説明として以下を更に記述する。隣接メモリセルの熱ディスターブを最小化する熱絶縁レイヤを備えた３次元メモリアレイに対する具体例が記述される。開示のこれら及びその他の特徴は、３次元メモリアレイの熱ディスターブの削減に関する装置図、システムズ、及びフローチャートにより更に説明され、それらの図を参照しながら記述される。本開示はＰＣＭに関して論じられるが、その他のメモリの種類に適用し得る。例えば、メモリセルを読み出す又は書き込むために温度上昇を使用するその他のメモリの種類。又は、その他の例では、メモリデバイスの動作がメモリセルを阻害する（ｄｉｓｔｕｒｂ）熱を生成する場合である。

図１は、本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１として示される２つの状態を記憶するようにプログラム可能であり得る。幾つかの場合では、メモリセル１０５は、３つ以上の論理状態を記憶するように構成される。

メモリセル１０５は、論理状態を表す可変且つ設定可能な電気抵抗を有する、メモリ素子と称され得る材料を含み得る。例えば、結晶及び非結晶の原子配置を備えた材料は異なる電気抵抗を有し得る。メモリセル１０５に印加された電圧は、それ故、材料が結晶状態にあるか又は非結晶状態にあるか否かに依存して異なる電流をもたらし得、もたらされる電流の大きさは、メモリセル１０５により記憶された論理状態を判定するために使用され得る。幾つかの場合、メモリセル１０５は、中間の抵抗をもたらし得る結晶及び非結晶の領域の組み合わせを有し得、それは、異なる論理状態（すなわち、論理１又は論理０以外の状態）に対応し得、メモリセル１０５が３つ以上の論理状態を記憶できるようにし得る。以下で論じられるように、メモリセル１０５の論理状態は、メモリセル素子を、溶融を含む加熱することによって設定し得る。

メモリアレイ１００は、２次元（２Ｄ）メモリアレイが相互に上部に形成される、３Ｄメモリアレイであり得る。これは、２Ｄアレイと比較して単一のダイ又は基板上に配置又は作り出され得るメモリセルの数を増加させ得、それは順に、生産コストを削減し得、又はメモリセルの性能を増加させ得、又はそれら両方であり得る。図１に示される例に従えば、メモリセル１００は３つのレベルを含むが、レベルの数は３つに限定されない。該レベルは電気絶縁材料により分離され得る。幾つかの場合、電気絶縁材料は熱絶縁し得、且つ各レベル間の熱抵抗を増加させるための複数のサブレイヤを含み得る。各レベルは、メモリセル１０５が各レベルに渡って相互にほぼ整列され得るように整列又は位置付けられ得、メモリスタック１４５を形成する。

メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。それ故、１つのメモリセル１０５は、ワード線１１０及びビット線１１５の交点に設置され得る。この交点はメモリセルのアドレスと称され得る。幾つかの場合、ビット線１１５はデジット線と称され得る。ワード線及びビット線、又はそれらの類似物の参照は、理解又は動作を失わせずに交換可能である。ワード線及びビット線はアクセス線としても周知であり得る。幾つかの場合、ワード線１１０及びビット線１１５は、アレイを作り出すために相互に実質的に直交し得る。

３Ｄアレイでは、行中の各レベルはワード線１１０を有し得る。幾つかの場合、メモリセルスタック１４５は、メモリセルスタック１４５中のメモリセル１０５に共通する電極を有し得る。例えば、導電性延伸部は、ビット線１１５に結合され得、メモリセルスタック１４５中のメモリセル１０５に共通して接続され得る。用語の電極は、導電体と称され得、幾つかの場合では、メモリセル１０５−ａへの電気接点として用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電レイヤ等を含み得る。

読み出し及び書き込み等の動作は、個別の線に電圧又は電流を印加することを含み得る、ワード線１１０及びビット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。ワード線１１０及びビット線１１５は、金属（例えば、銅、アルミニウム、金、タングステン、チタン等）、金属合金、炭素、又はその他の導電性の材料、合金、若しくは化合物等の導電材料で成り立ってもよい。メモリセル１０５を選択すると、もたらされる信号は、記憶された論理状態を判定するために使用され得る。例えば、電圧が印加され得、もたらされる電流は、相変化材料の電気的抵抗状態間を識別するために使用され得る。幾つかの場合、メモリセル１０５の読み出し、書き込み、リセットはその温度を上昇させ得、それは、隣接するメモリセル１０５中に記憶されたデータを熱的に阻害又は破損し得る。本明細書で論じられるように、メモリセル１０５間に複数の熱絶縁レイヤを形成することは、隣接するメモリセル１０５を熱絶縁し得、熱ディスターブを最小化し得る。

メモリセル１０５のアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なビット線１１５を活性化する。したがって、ワード線１１０及びビット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５をアクセスすることによって生成された信号に基づいて、メモリセル１０５の記憶された論理状態を判定するように構成され得る。該信号は電圧又は電流を含み得、センスコンポーネント１２５は、電圧センスアンプ、電流センスアンプ、又はそれら両方を含み得る。例えば、（対応するワード線１１０及びビット線１１５を使用して）メモリセル１０５に電圧が印加され得、もたらされる電流の大きさは、メモリセル１０５の電気抵抗に依存し得る。同様に、電流がメモリセル１０５に印加され得、該電流を作り出すための電圧の大きさは、メモリセル１０５の電気抵抗に依存し得る。幾つかの場合、センシングは閾値電圧に依存し得、すなわち、センシングは、電流が流れ始めるポイントの電圧に依存し得る。センスコンポーネント１２５は、ラッチングと称され得る、信号を検出又は増幅するために様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５としてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。或いは、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又は列デコーダ１３０又は行デコーダ１２０と電子通信し得る。

メモリセル１０５は、関連するワード線１１０及びビット線１１５を同様に活性化することによって設定され得、又は書き込まれ得、すなわち、論理値がメモリセル１０５に記憶され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。相変化メモリの場合、メモリセル１０５は、メモリ素子を加熱することによって、例えば、メモリセルに電流を流すことによって書き込まれる。このプロセスはより詳細を以下で論じられる。メモリセル１０５の読み出しと同様に、メモリセル１０５の書き込みは、その温度を上昇させ得、例えば、メモリセル１０５の温度は、その溶解温度よりも上昇し得、それは、隣接するメモリセルに記憶されたデータを破損し得る。退廃的効果を有するこの種のセル間の熱的影響は、熱ディスターブと称され得る。本明細書で論じられるように、メモリセル１０５間に複数の熱絶縁レイヤを形成することは、隣接するメモリセル１０５の熱ディスターブを最小化し得る。

幾つかのメモリアーキテクチャでは、メモリセル１０５のアクセスは、記憶された論理状態を劣化又は破壊し得、メモリセル１０５に元の論理状態を戻すために再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、例えば、論理を記憶するコンデンサは、センシング動作中に部分的又は完全に放電され得、記憶された論理状態を破損する。そのため、センシング動作の後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の全てのメモリセル１０５は再書き込みが必要であり得る。しかしながら、ＰＣＭ等の不揮発性メモリでは、メモリセル１０５のアクセスは論理状態を破壊しないことがあり、それ故、メモリセル１０５は、アクセス後に再書き込みする必要がないことがある。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの記憶状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電されて来得、記憶された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えばＤＲＡＭに対して１秒間に数１０回のリフレッシュ動作であり得、それは、著しい消費電力をもたし得る。ますます大きなメモリアレイの増加と共に、消費電力の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を抑制し得る（例えば、電力供給、発熱、材料限界等）。以下で論じられるように、不揮発性ＰＣＭセルは、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特徴を有し得る、例えば、ＰＣＭは、ＤＲＡＭと同程度の読み出し／書き込み速度を提供し得るが、不揮発性であり得、セル密度の増加を可能にし得る。

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。幾つかの場合では、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上はメモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位又は電流を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、存続期間は調整又は変更され得、メモリアレイ１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。

図２は、本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ２００を説明する。メモリアレイ２００は、図１を参照したメモリアレイ１００の一例であり得る。図２に示すように、メモリアレイ２００は、メモリセルスタック１４５−ａを作り出すために、基板に対して垂直方向に積層されたメモリセル１０５−ａの複数のレベルを含み、それらは、図１を参照しながら記述したようなメモリセル１０５及びメモリセルスタック１４５の一例であり得る。メモリアレイ２００は、それ故、３Ｄメモリアレイと称され得る。メモリアレイ２００は、図１を参照しながら記述したようなワード線１１０及びビット線１１５の一例であり得るワード線１１０−ａ及びビット線１１５−ａをも含む。メモリアレイ２００は、絶縁レイヤ２０５、ビア２１０、基板２１５、及び電極２２０を含む。電極２２０は、ビット線１１５−ａと電子通信し得る。絶縁レイヤ２０５は、電気的及び熱的の両面で絶縁し得る。上述したように、メモリセル１０５−ａの電気抵抗をプログラミングすることによって様々な論理状態が記憶され得る。幾つかの場合、これは、メモリセル１０５−ａに電流を流すこと、メモリセル１０５−ａを加熱すること、又は、メモリセル１０５−ａの材料を全体的又は部分的に溶融することを含む。絶縁レイヤ２０５は、複数のサブレイヤから構成され得、メモリセルスタック１４５−ａ内のメモリセル１０５−ａ間の熱抵抗を増加させるメモリセル１０５−ａ間の１つ以上の境界面を作り出す。

メモリアレイ２００はメモリセルスタック１４５−ａのアレイを含み得、各メモリセルスタック１４５−ａは複数のメモリセル１０５−ａを含み得る。メモリアレイ２００は、ワード線１１０−ａ等の積層された導電レイヤ形成することによって作られ得、ここで各導電レイヤは、電気的絶縁レイヤ２０５によって隣接の導電レイヤから分離される。電気絶縁レイヤは、酸化ケイ素、窒化ケイ素、又はその他の電気絶縁材料等の酸化物材料又は窒化物材料を含み得る。幾つかの場合、電気絶縁材料２０５は、熱絶縁し得、１つ以上のサブレイヤを含み得る。メモリアレイ２００のレイヤは、シリコンウエハ、又はその他の半導体若しくは酸化物基板等の基板２１５上に形成され得る。ビア２１０は、エッチング、機械的技術、又はそれら両方を通じて、積層されたレイヤから材料を除去し得る。メモリ素子１０５−ａは、ビア２１０に隣接する凹部を作り出すために導電レイヤから材料を除去し、該凹部中に可変抵抗材料をその後形成することによって形成され得る。例えば、エッチングによって導電レイヤから材料が除去され得、メモリ素子１０５を形成するために、もたらされる凹部中に材料が堆積され得る。各ビア２１０は、ビット線１１５−ａに結合され得る電極２２０を形成するために導電体で充填され得る。すなわち、メモリセルスタック１４５−ａ中のメモリセル１０５−ａは共通電極を有し得る。したがって、各メモリセル１０５−ａは、ワード線１１０−ａ及びビット線１１５−ａに結合され得る。

（例えば、図４〜図６に示されるような）選択コンポーネントは、幾つかの場合、メモリセル１０５−ａと少なくとも１つのアクセス線、例えば、ワード線１１０−ａ又はビット線１１５−ａと直列に接続され得る。選択コンポーネントは、特定のメモリセル１０５−ａの選択を助力し得、又は選択されたメモリセル１０５−ａに隣接する非選択のメモリ選択１０５−ａに流れる迷走電流の防止を助け得る。選択コンポーネントは、ダイオード等の２端子選択デバイスの種類の中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接合、オボニックスレッショルドスイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチ等の電気的非線形コンポーネント（例えば、非オームコンポーネント）を含み得る。幾つかの場合、選択コンポーネントはカルコゲニド膜である。

基板２１５上に材料又はコンポーネントを形成するために様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は分子線エピタキシー法（ＭＢＥ）を含み得る。材料は、例えば、化学エッチング（“ウェットエッチング”とも称される）、プラズマエッチング（“ドライエッチング”とも称される）、又は化学機械平坦化を含み得る多数の技術を使用して除去され得る。

上で論じられたように、図２のメモリセル１０５−ａは、可変抵抗を有する材料を含む。可変抵抗材料は、例えば、金属酸化物及びカルコゲニド等を含む様々な材料システムを称し得る。カルコゲニド材料は、硫黄（Ｓ）、セレン（Ｓｅ）、又はテルル（Ｔｅ）の内の少なくとも１つを含む材料又は合金である。多くのカルコゲニド合金が可能であり得、例えば、ゲルマニウム−アンチモン−テル合金（Ｇｅ−Ｓｂ−Ｔｅ）はカルコゲニド材料である。ここで明確に引用されないその他のカルコゲニド合金も用いられ得る。

相変化メモリは、カルコゲニド材料であり得る相変化材料中の結晶及び非結晶の状態間の大きな抵抗の差異を利用する。結晶状態の材料は、周期的構造体中に配置された原子を有し得、それは、比較的低電気抵抗をもたらし得る。対照的に、全くない又は比較的少ない周期的原子構造体を有する非結晶状態の材料は、比較的高抵抗を有し得る。材料の結晶及び非結晶の状態間の抵抗値の差は十分であり得、例えば、非結晶状態の材料は、その結晶状態の材料の抵抗よりも１桁以上大きい抵抗を有し得る。幾つかの場合、材料は、部分的に非結晶で部分的に結晶であり得、抵抗は、全体的に結晶又は全体的に非結晶の状態にある材料の抵抗の間のある値であり得る。それ故、材料は、２値論理の利用以外のために使用され得、すなわち、材料に記憶される可能な状態の数は３以上であり得る。

低抵抗状態に設定するために、メモリセル１０５−ａはメモリセルに電流を流すことによって加熱され得る。有限抵抗を有する材料に電流が流れることにより生じた加熱は、ジュール又はオーム加熱と称され得る。ジュール加熱は、それ故、電極又は相変化材料の電気抵抗に関連し得る。相変化材料を高温に（ただし、その融解温度未満に）加熱することは、相変化材料の結晶化と低抵抗状態の形成とをもたらし得る。幾つかの場合、メモリセル１０５−ａは、例えば、レーザを使用することによって、ジュール加熱以外の手段によって加熱され得る。

高抵抗状態に設定するために、相変化材料は、例えば、ジュール加熱によって、その融解温度を超えて加熱され得る。融解した材料の非結晶構造は、相変化材料を急速冷却するために、印加された電流を急に除去することによって、冷却され得、又は固定され得る。

幾つかの例では、リセット動作は、相変化材料を結晶化する第２の加熱サイクルが後続する、相変化材料を溶融する第１の加熱サイクルを含み得、ここで、第２の加熱材料は、第１の加熱サイクルよりも低い温度を使用する。２つの加熱ステップを含むこのリセット動作は近くのセルを阻害し得る。

本明細書に記述されるように、メモリセル１０５−ａを分離する領域、例えば、絶縁レイヤ２０５は、温度勾配を交互にすることによって絶縁レイヤ２０５の熱抵抗を増加させる１つ以上の境界面を含み得る。幾つかの例では、境界面は、垂直方向に積層されたメモリセル１０５−ａを分離する。すなわち、メモリセル１０５−ａは、相互に上部に積層され得、境界面により相互から分離され得る。境界面はまた、例えば、光子を散乱することによって、熱光子伝達を削減し得る。これは、熱的伝達を削減し得、熱抵抗を増加させ得る。これは順に、隣接するセル１０５−ａが読み出し又は書き込み動作中に加熱される場合に、メモリセル１０５−ａに記憶されたデータの破損の防止を助け得る。例えば、熱抵抗の増加は、隣接するセル１０５−ａが破損する前にメモリセル１０５−ａが書き込まれ得るサイクル数を増加し得る。これは以下でより詳細に論じられる。

絶縁レイヤと関連する１つ以上の境界面は、材料組成又は化学量論の変化からもたらされ得る。例えば、２つ以上のレイヤが相互に上部に形成され得、ここで、隣接するレイヤは、酸化物材料（例えば、ＳｉＯ_２）と窒化物材料（例えば、ＳｉＮ）との交互層等の異なる化学組成を有し得る。境界面はまた、材料の化学的割合又は化学量論の変化によって形成され得る。例えば、ＳｉＮの１対１の原子比率に代えて、原子比率は、隣接レイヤに対して１．２対１、１対１．１等に変更され得る。幾つかの場合、化学量論は、材料堆積中に堆積パラメータを調整することによって変更され得る。例えば、技術の中でもとりわけ、堆積中にリアクタンスの相対濃度が変更され得る。

幾つかの実施形態では、熱絶縁を提供するために金属レイヤが使用され得る。金属は、一般的に良い熱導体であり、メモリセル１０４−ａを囲む領域から熱を除去するのに役立ち得る、例えば、絶縁レイヤ２０５は複数のサブレイヤを含み得、ここで、少なくとも１つのサブレイヤは金属である。金属レイヤ又はサブレイヤは、例えば、それらの間に電気絶縁材料を設置することによって、電極２２０又はアクセス線（例えばワード線１１０−ａ又はビット線１１５−ａ）から電気的に絶縁され得る。

本明細書で論じられるメモリセル１０５は相変化材料に限定されない。その他の種類のメモリセル、例えば、抵抗変化メモリ又は抵抗変化ＲＡＭは熱ディスターブの影響を同様に受け得る。幾つかの場合、抵抗変化ＲＡＭは、材料中の原子のイオン状態を制御することによって、又は材料中の原子空孔、すなわち紛失原子（ｍｉｓｓｉｎｇ ａｔｏｍ）の数又は位置を制御することによって電気抵抗が変更される金属酸化物材料を使用し得る。そうした材料及び処理は、熱に敏感であり得、それ故、本明細書に記述される熱絶縁技術の便益を受け得る。

図３は、本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ３００を説明する。メモリアレイ３００は、図１及び図２を参照したメモリアレイ１００又は２００の一例であり得る。図３に示すように、メモリアレイ３００は、図１及び図２を参照しながら記述したようなメモリセル１０５、ワード線１１０、ビア２１０、及び電極２２０の一例であり得るメモリセル１０５−ｂ及び１０５−ｃ、ワード線１１０−ｂ及び１１０−ｃ、ビア２１０−ａ、並びに電極２２０−ａを含む。メモリアレイ３００は、絶縁サブレイヤ３１０、３１０−ａ、及び３１０−ｂをも含む。メモリセル１０５及び隣接の電極（例えば、ワード線１１０）の組み合わせはメモリアレイ３００のレイヤと称され得、同様に、隣接のサブレイヤのグループは、メモリアレイ３００のレイヤと称され得る。それ故、メモリアレイ３００はレイヤ３１５、３２０、及び３２５を含み得る。レイヤ３２５は、サブレイヤ３１０、３１０−ａ、及び３１０−ｂ等の様々なサブレイヤで構成され得る。絶縁サブレイヤ３１０、３１０−ａ、及び３１０−ｂは、異なる材料であり得、メモリセル１０５−ｂと１０５−ｃとの間の熱抵抗を増加させる境界面を形成し得る。幾つかの場合、電極２２０−ａはビット線１１５であり得、それは、図２を参照しながら論じたように、ビット線１１５と電子通信する別の材料であり得る。

上で論じたように、メモリセル１０５−ｂの読み出し又は書き込みは、メモリセル１０５−ｂを加熱することによって実行され得る。例えば、電流が印加され得、ワード線１１０−ｂ、メモリセル１０５−ｂ、及び電極２２０−ａを流れ得、ワード線１１０−ｂ、メモリセル１０５−ｂ、及び電極２２０−ａの１つ以上に、ジュール加熱による温度上昇を生じさせる。幾つかの場合、このプロセスは、幾つかの場合ではその融解温度を上回ることを含む、メモリセルを高温に加熱し得る。メモリセル１０５−ｃを含むメモリセル１０５−ｂの周囲は、それ故、昇温し得る。メモリセル１０５−ｃの加熱は、メモリセル１０５−ｃに記憶されたデータを変化又は破損し得る。例えば、メモリセル１０５−ｃが非結晶状態にある場合、結晶化へのそれに対する熱力学駆動力があり得、それは、その電気抵抗を変化し得、それ故、記憶された論理状態を変化させ得る。

熱力学駆動力は非結晶から結晶への変化に存在するが、構造体は、十分な運動エネルギーなしには変化しないことがある。この運動エネルギーは熱的に提供され得る。それ故、十分に低い温度では、記憶状態は維持され得る。高温では、しかしながら、非結晶材料は結晶化し得る。これは、材料の溶解温度よりも遥かに、例えば、数百セルシウス度のオーダで低い温度で生じ得る。一般的には、高温で経過する時間は、メモリセル１０５−ｃが状態を切り替える時を決定し得る。それ故、所定の温度に対して、メモリセル１０５−ｃは、メモリセル１０５−ｂのある程度の数の読み出し又は書き込みサイクル後に破損し得る。すなわち、メモリセル１０５−ｂの各読み出し又は書き込みサイクルは、幾らかの期間の間メモリセル１０５−ｃを加熱し得、幾つかの数のサイクルの後に、メモリセル１０５−ｃは、それが変化し破損してくるのに十分な時間の間、高温にさらされ得る。

メモリセル１０５の熱ディスターブを最小化するために、メモリセル１０５−ｂと１０５−ｃとの間の熱抵抗は、それらの間の１つ以上の境界面を付加することにより増加し得る。すなわち、垂直に積層されるメモリセル１０５間に境界面が配置され得る。例えば、図３に示したように、第１のレイヤ３１５は、ワード線１１０−ｂ等の第１の電極に結合された第１のメモリセル１０５−ｂを含み得る。幾つかの場合、メモリセル１０５はメモリ素子１０５と称され得る。第２のレイヤ３２０は、ワード線１１０−ｃ等の第２の電極に結合された第２のメモリセル１０５−ｃを含み得る。第３のレイヤ３２５は、サブレイヤ３１０及び３１０−ａ等の、積層された少なくとも２つのサブレイヤを含み得る。図３には３つのサブレイヤが示されるが、２つのサブレイヤが使用されてもよい。４つ以上のサブレイヤも使用されてもよい。レイヤ３２５はレイヤ３１５と３２０との間に位置付けられ得、ここで、レイヤ３１５、３２０、及び３２５は、相互に実質的に夫々平行である。また、電極２２０−ａ等の第３の電極がメモリ素子１０５−ｂ及び１０５−ｃに結合され得、電極２２０−ａはレイヤ３１５、３２０、及び３２５に実質的に垂直であり得る。幾つかの場合、メモリ素子１０５−ｂ及び１０５−ｃは電極２２０−ａと同軸であり得、すなわち、それらは同じ回転軸を共有し得る。例えば、電極２２０−ａは円筒形であり得、メモリ素子１０５−ｂ及び１０５−ｃは、環状であり得、電極２２０−ａを囲み得る。その他の例では、メモリアレイ３００のアーキテクチャは、円形のシンメトリーなコンポーネントを含まない構成を有し得る。

幾つかの場合、サブレイヤ３１０及び３１０−ａは、電気的及び熱的な絶縁体であり得る。例えば、それらは酸化物材料であり得る。サブレイヤ３１０及び３１０−ａは夫々、相互に異なる組成又は化学量論を有する材料であり得、それ故、それらの間に境界面をもたらす。幾つかの場合、レイヤ３２５内の熱絶縁領域は、サブレイヤ３１０−ｂ等の第３のサブレイヤを含み得、それは、サブレイヤ３１０と３１０−ａとの間に位置付けられ得る。幾つかの場合、サブレイヤ３１０−ｂは、酸化物材料等、電気的及び熱的に絶縁し得る。幾つかの場合、サブレイヤ３１０−ｂは、熱導体、例えば、金属、金属合金、炭素、又はケイ素及び窒素を含む化合物であり得る。そうした場合、サブレイヤ３１０及び３１０−ａは、ワード線１１０−ｂ及び１１０−ｃとメモリセル１０５−ｂ及び１０５−ｃとからサブレイヤ３１０−ｂを電気的に絶縁するための電気絶縁体であり得る。幾つかの場合、サブレイヤ３１０−ｂは、同様に電極２２０−ａから電気的に絶縁され得る。

ワード線１１０−ｂ及び１１０−ｃと電極２２０−ａとは、タングステン、窒化タングステン、アルミニウム、チタン、窒化チタン、ケイ素、ドープされた多結晶シリコン、炭素、又はそれらの組み合わせの内の少なくとも１つから夫々構成され得る。メモリ素子１０５−ｂ及び１０５−ｃはプログラム可能な抵抗率を備えた材料であり得る。それらは、カルコゲニド材料、相変化材料、又はそれら両方であり得る。

図３に示すように。サブレイヤ３１０及び３１０−ａにより形成された境界面は、基板又はダイ、例えば、図２に示される基板２１５と実質的に平行であり得る。この方位付けは多くの便益を有し得る。例えば、それは、メモリセル１０５−ｂ及び１０５−ｃが図３に示した３Ｄの垂直アーキテクチャに位置付けられる場合に、それらの間の熱抵抗を増加させ得る。また、サブレイヤ３１０及び３１０−ａを形成することは、単一の平坦な薄膜堆積処理によって実現され得る。例えば、視線堆積プロセスである物理気相成長は、基板に平行な平坦な薄膜を生み出し得る。そうした堆積技術は、基板に垂直に延伸する薄膜を生み出すのに使用されないことがある。

メモリアレイ３００は、一組の導電レイヤを含むスタックを形成することにより作り出され得、ここで、該一組の内の各導電レイヤは、熱絶縁領域によって該一組の内の隣接の導電レイヤから分離される。例えば、レイヤ３２０は導電材料を堆積することにより形成され得る。レイヤ３２５はレイヤ３２０の上部に形成され得、ここで、レイヤ３２５は、少なくとも２つの絶縁サブレイヤ、例えば、サブレイヤ３１０及び３１０−ａを含み得、それらは、異なる電気絶縁材料であり得る。このプロセスは、スタックを形成するために繰り返され得、例えば、レイヤ３２０、３２５、及び３１５は該スタックを含み得るが、より多くのレイヤが可能である。

堆積される材料を変更することによってレイヤ３２５中に境界面が形成され得る。例えば、サブレイヤ３１０−ｂは、サブレイヤ３１０及び３１０−ａのものとは異なる材料であり得、それ故、サブレイヤ間に境界面を形成する。サブレイヤ３１０、３１０−ａ、及び３１０−ｂは、酸化物材料、窒素含有の化合物（例えば、ＳｉＮ）、金属、金属合金、又は炭素の内の１つであり得る。幾つかの場合、サブレイヤ３１０、３１０−ａ、及び３１０−ｂは、同じ材料であるが、相互に異なる化学量論を有し得る。これは、形成中に堆積パラメータを変更することにより実現され得る。例えば、サブレイヤ３１０−ａは堆積パラメータのある組に従って形成され得、サブレイヤ３１０−ｂは堆積パラメータの別の組に従って形成され得る。

ビア２１０−ａはスタックを通じて形成され得、ここで、ビア２１０−ａの少なくとも一部は一組の導電レイヤの内の各導電レイヤ（例えば、レイヤ３２０及び３１５）を貫通する。ビア２１０−ａは、スタックから材料を除去することによって、例えば、エッチングによって形成され得る。幾つかの場合、ビア２１０−ａの開口部を画定し、確定された領域への後続のエッチングを制限するために、化学量論プロセスが使用され得る。一組の導電レイヤの内の少なくとも１つの導電レイヤ（例えば、レイヤ３２０又は３１５）中に凹部が形成され得、凹部はビア２１０−ａに隣接し得る。メモリ素子１０５−ｂ又は１０５−ｃは凹部中に形成され得る。

例として、メモリアレイ３００の材料又はコンポーネントは、化学気相成長、有機金属化学気相成長、物理気相成長、又は原子層堆積を使用して材料を堆積することによって形成され得る。材料は、化学又はプラズマエッチング等のエッチングにより除去され得る。

図４は、本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ４００を説明する。メモリアレイ４００は図１〜図３を参照したメモリアレイ１００、２００、又は３００の一例であり得る。メモリアレイ４００は、図１〜図３を参照したメモリセル１０５、ワード線１１０、ビア２１０、及び電極２２０の一例であり得るメモリセル１０５−ｄ、ワード線１１０−ｄ、ビア２１０−ｂ、電極２２０−ｂ、及び絶縁サブレイヤ３１０−ｃを含む。幾つかの場合、電極２２０−ｂはビット線１１５であり得、又はそれは、ビット線１１５と電子通信するビット線１１５からの延伸部であり得る。メモリアレイ４００は、緩衝材４０５及び選択コンポーネント４１０をも含み得る。

図４に示すように、３つ以上のメモリセル１０５が相互に積層され得る。例えば、３つのメモリセル１０５−ｄが示されるが、幾つかの例では４つ以上のメモリセル１０５が積層され得る。更に、５つの絶縁サブレイヤ３１０−ｃが図４に示され、各メモリ素子１０５ｄの間に６つの境界面をもたらす。

上で論じたように、選択コンポーネント４１０は、特定のメモリセル１０５−ｄを選択するのに役立ち得、又は選択されたメモリセル１０５に隣接する非選択のメモリセル１０５に流れる迷走電流の防止を助け得る。選択コンポーネント４１０は、ダイオード等の２端子選択デバイスの種類の中でもとりわけ、バイポーラ接合、金属−絶縁体−金属（ＭＩＭ）接合、オボニックスレッショルドスイッチ（ＯＴＳ）、又は金属−半導体−金属（ＭＳＭ）スイッチ等の電気的非線形コンポーネント（例えば、非オームコンポーネント）を含み得る。選択コンポーネント４１０はまた、電界効果トランジスタであり得る。幾つかの場合、選択コンポーネント４１０はカルコゲニド膜であり得る。その他の場合、選択コンポーネント４１０は、セレン、ヒ素、及びゲルマニウムを含有する材料の合金であり得る。

選択コンポーネント４１０は、導電性のビット線１１５又は１１０−ｄ等の電極とメモリセル１０５−ｄとの間に設置され得る。例えば、電極２２０−ｄはビット線１１５の延伸部であり得、選択コンポーネント４１０は電極２２０−ｂ及び緩衝材４０５に結合され得、ここで、緩衝材４０５はメモリセル１０５−ｄに結合され得る。

緩衝材４０５は選択コンポーネント４１０及びメモリ素子１０５−ｄの化学分離を強化し得る。例えば、緩衝材４０５は、例えば、メモリ素子１０５−ｄが溶解する場合に選択コンポーネント４１０及びメモリ素子１０５−ｄの化学混合を防止し得る。緩衝材４０５はトンネル現象により導電し得る薄い酸化物材料であり得る。その他の場合、緩衝材４０５は、電極材料等の導電材料であり得る。

メモリアレイ４００は図３で論じられたのと同様の方法で形成され得る。ビア２１０−ｂ及びメモリ素子１０５−ｄの形成後、緩衝材４０５はビア２１０の表面上に形成され得、緩衝材４０５はメモリ素子１０５−ｄに結合され得る。選択コンポーネント４１０は、ビア２１０−ｂ中の緩衝材４０５の表面上に形成され得、ここで、選択コンポーネント４１０は緩衝材４０５に結合され得る。電極２２０−ｂが形成され得、ここで、電極２２０−ｂは、ビア２１０−ｂの残部を充填し得、選択コンポーネント４１０に結合され得る。

図５は、本開示の様々な実施形態に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ５００を説明する。メモリアレイ５００は、図１〜図４を参照したメモリアレイ１００、２００、３００、又は４００の一例であり得る。メモリアレイ５００は、図１〜図４を参照したメモリセル１０５、ワード線１１０、ビア２１０、電極２２０、絶縁レイヤ３１０、選択コンポーネント４１０、及び緩衝剤４０５の一例であり得るメモリセル１０５−ｅ、ワード線１１０−ｅ、ビア２１０−ｃ、絶縁サブレイヤ３１０−ｄ、選択コンポーネント４１０−ａ、及び緩衝剤４０５−ａを含む。幾つかの場合、電極２２０−ｃはビット線１１５であり得、又はそれは、ビット線１１５と電子通信するビット線１１５からの延伸部であり得る。

選択コンポーネント４１０−ａは、導電性のビット線１１５等の電極とメモリセル１０５−ｅとの間に設置される。例えば、電極２２０−ｃはビット線１１５の延伸部であり得、それは導電線であり得、選択コンポーネント４１０−ａは、電極２２０−ｃに結合され得、電極２２０−ｃとメモリ素子１０５−ｅとを分離する。幾つかの場合、緩衝材４０５−ａは選択コンポーネント４１０−ａとメモリ素子１０５−ｅとを分離する。緩衝材４０５−ａは、選択コンポーネント４１０−ａ及びメモリ素子１０５−ｅの化学分離を強化し得る。例えば、緩衝材４０５−ａは、例えば、メモリセル１０５−ｅが溶解する場合に選択コンポーネント４１０−ａ及びメモリ素子１０５−ｅの化学混合を防止し得る。緩衝材４０５−ａは、トンネル現象により導電するのに十分に薄い酸化物材料であり得る。幾つかの場合、緩衝材４０５−ａは導電材料であり得る。

メモリアレイ５００は、図３で論じられたものと同様の方法で形成され得る。ビア２１０−ｃの形成後、ワード線１１０−ｅ中に凹部が形成され得る。メモリセル１０５−ｅは凹部中に形成され得る。緩衝材４０５−ａはメモリセル１０５−ｅ上に形成され得る。幾つかの場合、緩衝材４１０−ａ及びメモリセル１０５−ｅの両方は凹部内にある。選択コンポーネント４１０−ａはビア２１０−ｃの表面上に形成され得、ここで、選択コンポーネント４１０は緩衝材４０５−ａに結合され得、緩衝材４０５−ａは選択コンポーネント４１０−ａとメモリ素子１０５−ｅとを分離する。電極２２０−ｃが形成され得、ここで、電極２２０−ｃは、ビア２１０−ｃの残部を充填し得、選択コンポーネント４１０−ａに結合され得る。

図６は、本開示の様々な態様に従った３次元メモリアレイのための熱絶縁をサポートする例示的メモリアレイ６００を説明する。メモリアレイ６００は、図１〜図５を参照したメモリアレイ１００、２００、３００、４００、又は５００の一例であり得る。メモリアレイ６００は、図１〜図５を参照したメモリセル１０５、ワード線１１０、ビア２１０、電極２２０、絶縁サブレイヤ３１０、及び選択コンポーネント４１０の一例であり得るメモリセル１０５−ｆ、ワード線１１０−ｆ、ビア２１０−ｄ、電極２２０−ｄ、絶縁サブレイヤ３１０−ｅ、及び選択コンポーネント４１０−ｂを含む。

メモリアレイ６００は図３で論じられたものと同様の方法で形成され得、ここで、電極２２０−ｄは、ビア２１０−ｄの全体を充填し、メモリ素子１０５−ｆに結合され得る。選択コンポーネント４１０−ｂは、電極２２０−ｄの一端に形成され得、電極２２０−ｄに結合され得る。例えば、選択コンポーネント４１０−ｂは、導電線であり得る電極２２０−ｄとビット線１１５（図示せず）の間に、それらが結合されるように位置付けられる。幾つかの場合、選択コンポーネント４１０−ｂは、メモリアレイよりも下に、すなわち、ビア２１０−ｄの底部に形成され得る。幾つかの例では、選択コンポーネント４１０−ｂは、ビア２１０−ｄの上部又は底部と共に平面であり得、すなわち、それは絶縁サブレイヤ３１０−ｅの上部又は底部と共に平面であり得る。

図７は、本開示の様々な態様に従った３次元メモリアレイのための熱絶縁をサポートするメモリアレイ１００−ａのブロック図７００を示す。メモリアレイ１００−ａは、電子メモリ装置と称され得、図１〜図６に記述したメモリアレイ１００、２００、３００、４００、５００、又は６００の一例であり得る。メモリアレイ１００−ａは、図１を参照して記述したメモリコントローラ１４０と図１〜図６を参照して記述したようなメモリセル１０５の一例であり得るメモリコントローラ１４０−ａ及びメモリセル１０５−ｇを含む。メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を含み得、図１〜図３で記述したようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、図１又は図２参照しながら記述したワード線１１０、ビット線１１５、センスコンポーネント１２５の一例であり得るワード線１１０−ｇ、ビット線１１５−ｂ、及びセンスコンポーネント１２５−ａと電子通信し得る。メモリアレイ１００−ａはラッチ７２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図３を参照しながら記述した機能を実行し得る。幾つかの場合、センスコンポーネント１２５−ａ及びラッチ７２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

メモリコントローラ１４０−ａは、ワード線１１０−ｇ又はビット線１１５−ｂを、それらの様々なノードに電圧又は電流を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７１０は、上述したようにメモリセル１０５−ｇを読み出す又は書き込むためにメモリセルセル１０５−ｇを動作するための電圧を印加するように構成され得る。印加される電圧は、メモリセル１０５−ｇ及び任意の電極の抵抗と共に所望の電流に基づき得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら記述したような行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５−ｇにアクセスできるようにし得る。バイアスコンポーネント７１０はまた、センスコンポーネント１２５−ａを動作するための電圧を提供し得る。

幾つかの場合、メモリコントローラ１４０−ａはその動作をタイミングコンポーネント７１５を使用して実行し得る。例えば、タイミングコンポーネント７１５は、本明細書で論じた、読み出し及び書き込み等のメモリの機能を実行するためのスイッチング及び電圧印加のためのタイミングを含む、様々なワード線又はビット線の選択のタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７１５はバイアスコンポーネント７１０の動作を制御し得る。

センスコンポーネント１２５−ａは、メモリセル１０５−ｇ中の記憶された論理状態を判定するための電圧又は電流センスアンプを含み得る。論理状態を判定すると、センスコンポーネント１２５−ａは、出力をラッチ７２５にその後記憶し得、ここで、それは、メモリアレイ１００−ａを使用して電子デバイスの動作に従って使用され得る。

図８は、本開示の様々な実施形態に従った熱絶縁を備えた３次元メモリアレイをサポートするシステム８００の図を示す。システム８００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス８０５を含み得る。デバイス８０５は、図１〜図７を参照しながら記述したメモリアレイ１００、１００−ａ、２００、３００、４００、５００、又は６００の一例であり得るメモリアレイ１００−ｂを含み得る。メモリアレイ１００−ｂは、図１及び図７を参照しながら記述したメモリコントローラ１４０と図１〜図７を参照しながら記述したメモリセル１０５の一例であり得るメモリコントローラ１４０−ｂ及びメモリセル１０５−ｈを含み得る。デバイス８０５はまた、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、周辺コンポーネント８２０、及び入出力制御コンポーネント８２５を含み得る。デバイス８０５のコンポーネントはバス８３０を通じて相互に電子通信し得る。

プロセッサ８１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る、幾つかの場合では、プロセッサ８１０は、図１及び図７を参照しながら記述したメモリコントローラ１４０−ｂの機能を実行する。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ８１０中に集積され得る。プロセッサ８１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ８１０は、熱絶縁レイヤにより分離されたメモリセル１０５−ｈを読み出すこと又は書き込むことを含む本明細書で記述される様々な機能を実行し得る。プロセッサ８１０は、例えば、デバイス６０５に様々な機能又はタスクを実行させるために、メモリアレイ中１００−ｂに記憶されたコンピュータ可読の命令を実行するように構成され得る。

ＢＩＯＳコンポーネント８１５は、システム８００の様々なハードウェアコンポーネントを初期化及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント８１５はまた、プロセッサ８１０と様々なコンポーネント、例えば、周辺コンポーネント８２０、入出力コンポーネント８２５等との間でデータの流れを管理し得る。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に記憶されたプログラム又はソフトウェアを含み得る。

周辺コンポーネント８２０は、デバイス８０５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。一例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられる。

入出力制御コンポーネント８２５は、プロセッサ８１０と周辺コンポーネント８２０、入力部８３５、又は出力部８４０との間のデータ通信を管理し得る。入出力制御コンポーネント８２５はまた、デバイス８０５中に集積されない周辺装置を管理し得る。幾つかの場合では、入出力制御コンポーネント８２５は、外部周辺装置への物理的接続又はポートを表し得る。

入力部８３５は、デバイス８０５又はそのコンポーネントに入力を提供する、デバイス８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力部８３５は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

出力部８４０は、デバイス８０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス８０５の外にあるデバイス又は信号を表し得る。出力部８４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等に送られるデータ又は信号を含み得る。幾つかの場合では、出力部８４０は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

メモリコントローラ１４０−ｂ、デバイス８０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で成り立ってもよい。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図９は、本開示の様々な実施形態に従った熱絶縁を備えた３次元メモリアレイを形成する方法９００を説明するフローチャートを示す。該形成方法は、図２〜図６を参照しながら記述したそれらを含み得る。例えば、材料又はコンポーネントは、材料の堆積又は除去の様々な組み合わせを通じて形成され得る。幾つかの場合、材料の形成又は除去は、明確には引用又は記述されない１つ以上のフォトリソグラフィステップを含み得る。

ブロック９０５において、方法は、図１〜図６を参照しながら記述したように、一組の導電レイヤを含むスタックを形成することを含み得、ここで、該一組の内の各導電レイヤは熱絶縁領域によって該一組の内の隣接の導電レイヤから分離される。

ブロック９１０において、方法は、図１〜図６を参照しながら記述したように、各熱絶縁領域内に一組の絶縁レイヤを形成することを含み得、ここで、該一組の絶縁レイヤは、電気絶縁材料を含む少なくとも２つのレイヤを含む。幾つかの場合、方法は、第１の材料を含む第１の電気絶縁レイヤを形成することと、第１の電気絶縁レイヤの上部に位置付けられた第２の電気絶縁レイヤを形成することを含み得、ここで、第２の電気絶縁レイヤは、第１の材料とは異なる第２の材料を含む。その他の場合、方法は、第１の組の形成パラメータに従って第１の電気絶縁レイヤを形成することと、第１の組の形成パラメータとは異なる第２の組の形成パラメータに従って第２の電気絶縁レイヤを形成することを含み得、ここで、第１の絶縁レイヤ及び第２の絶縁レイヤは同じ材料を含む。

幾つかの場合、ブロック９１０において方法は、第１の材料を含む第１の電気絶縁レイヤを形成することと、第１の電気絶縁レイヤの上部に位置付けられた第２のレイヤを形成することとであって、ここで、第２のレイヤは第１の材料とは異なる第２の材料を含むことと、第２のレイヤの上部に位置付けられた第３のレイヤを形成することであって、ここで、第１及び第３のレイヤは同じ材料を含むことを含み得る。幾つかの場合、第１及び第３の材料は異なり得る。幾つかの実例では、第２の材料は、金属、金属合金、炭素、又はケイ素及び窒素を含む化合物の内の少なくとも１つを含む。

ブロック９１５において、方法は、図１〜図６を参照しながら記述したように、スタックを通じてビアを形成することを含み得、ここで、ビアの少なくとも一部は一組の導電レイヤの各導電レイヤを貫通する。

ブロック９２０において、方法は、図１〜図６を参照しながら記述したように、一組の導電レイヤの内の少なくとも１つのレイヤ中に凹部を形成することを含み得、ここで、凹部はビアに隣接する。

ブロック９２５において、方法は、図１〜図６を参照しながら記述したように、凹部内にメモリ素子を形成することを含み得る。幾つかの場合、メモリ素子はカルコゲニド材料又は相変化材料であり得る。

方法はまた、ビアの表面上に第１の導電素子を形成することであって、ここで、第１の導電素子はメモリ素子に結合されることと、ビア中の第１の導電素子の表面上に選択コンポーネントを形成することであって、ここで、選択コンポーネントは第１の導電素子に結合されることと、第２の導電素子を形成することであって、ここで、第２の導電素子はビアの残部を充填し選択コンポーネントに結合されることを含み得る。幾つかの例では、導電素子、導電レイヤ、又は電極は夫々、タングステン、窒化タングステン、アルミニウム、チタン、窒化チタン、ケイ素、ドープされた多結晶シリコン、炭素、又はそれらの任意の組み合わせの内の１つを含み得る。

別の実施形態では、方法は、メモリ素子上に緩衝材を形成することであって、ここで、緩衝材及びメモリ素子は凹部内にあることと、ビアの表面上に選択コンポーネントを形成することであって、ここで、選択コンポーネントは緩衝材に結合され、バッファ材料は選択コンポーネント及びメモリ素子を分離することと、導電素子を形成することであって、ここで、導電素子はビアの残部を充填し選択コンポーネントに結合されることを含み得る。

更に別の実施形態では、方法は、ビア中に導電素子を形成することであって、ここで、導電素子はビアの全体を充填しメモリ素子に結合されることと、導電素子の一端に導電素子に結合された選択コンポーネントを形成することを含み得る。幾つかの場合、選択コンポーネントは、ダイオード、バイポーラ接合デバイス、オボニックスレッショルドセレクタ、電界効果トランジスタ、又はカルコゲニド材料の内の１つを含む。

したがって、方法９００は、熱絶縁を備えた３Ｄメモリアレイを形成する方法であり得る。方法９００は可能な実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ変更され得ることに留意すべきである。

３次元メモリアレイ装置が記述される。３次元メモリアレイ装置は、第１の電極に結合された第１のメモリ素子を含む第１のレイヤと、第２の電極に結合された第２のメモリ素子を含む第２のレイヤと、積層された少なくとも２つのサブレイヤを含む第３のレイヤであって、第１及び第２のレイヤの間に位置付けられた第３のレイヤであって、第１、第２、及び第３のレイヤが各々相互に実質的に平行である第３のレイヤと、第１及び第２のメモリ素子に結合された第３の電極であって、第１、第２、及び第３のレイヤと実質的に垂直である第３の電極とを含み得る。３次元メモリアレイ装置は、電気的熱的絶縁体を含み得、且つ付加的又は代替的に酸化物材料を含み得る積層された少なくとも２つのサブレイヤを含み得る。積層された少なくとも２つのサブレイヤは、相互に異なる組成又は化学量論を有する材料をも含み得る。３次元メモリアレイ装置は、第１及び第２のサブレイヤ間に位置付けられた第３のサブレイヤを更に含み得る第３のレイヤを含み得、第３のサブレイヤは熱導体であり得る。付加的に又は代替的に、第３のサブレイヤは、金属、炭素、又はケイ素及び窒素を含む化合物の内の少なくとも１つを含み得る。３次元メモリアレイ装置は、タングステン、窒化タングステン、アルミニウム、チタン、窒化チタン、ケイ素、ドープされた多結晶シリコン、又は炭素、又はそれらの任意の組み合わせの内の少なくとも１つを夫々含み得る、第１の電極、第２の電極、及び第３の電極を含み得る。

３次元メモリアレイ装置は、第３の電極に結合された選択コンポーネントと、選択コンポーネントに結合された導電線とを含み得、ここで、選択コンポーネントは、導電線を第３の電極から分離する。３次元メモリアレイ装置は、ダイオード、バイポーラ接合デバイス、オボニックスレッショルドセレクタ、電界効果トランジスタ、又はカルコゲニド材料を含み得る選択コンポーネントを含み得る。また、３次元メモリアレイ装置は、カルコゲニド材料を夫々含み得る、第１のメモリ素子及び第２のメモリ素子を含み得る。３次元メモリアレイ装置は、プログラム可能な抵抗率を備えた材料を夫々含み得る、第１のメモリ素子及び第２のメモリ素子を含み得る。付加的に又は代替的に、３次元メモリアレイ装置は、第３の電極と同軸であり得る第１及び第２のメモリ素子を含み得る。

３次元メモリアレイ装置が記述される。３次元メモリアレイ装置は、第１のメモリセル及び第１の電極を含む第１のレイヤであって、第１メモリセルがカルコゲニド材料を含み第１の電極に結合される第１のレイヤと、第２のメモリセル及び第２の電極を含む第２のレイヤであって、第２のメモリセルがカルコゲニド材料を含み第２の電極に結合され、第１のレイヤと実質的に平行である第２のレイヤと、第１のレイヤと第２のレイヤとの間に位置付けられた複数の絶縁レイヤであって、第１及び第２のレイヤと実質的に平行である複数の絶縁レイヤであって、該複数の内の第１の絶縁レイヤ及び第２の絶縁レイヤが電気的絶縁体を夫々含む複数の絶縁レイヤと、第１及び第２のレイヤと実質的に垂直に位置付けられた第３の電極であって、第１及び第２のメモリセルに隣接する第３の電極と、第３の電極に結合された選択コンポーネントとを含み得る。３次元メモリアレイ装置は、相変化材料を含み得るカルコゲニド材料を含み得る。３次元メモリアレイ装置は、３つ以上の絶縁レイヤを含み得る複数の絶縁レイヤを含み得る。

３次元メモリアレイを形成する方法が記述される。方法は、一組の導電レイヤを含むスタックを形成することであって、ここで、該一組の内の各導電レイヤが熱絶縁領域によって該一組の内の隣接の導電レイヤから分離されることと、各熱絶縁領域内に一組の絶縁レイヤを形成することであって、ここで、該一組の絶縁レイヤが電気的絶縁材料を含む少なくとも２つのレイヤを含むことと、スタックを通じてビアを形成することであって、ここで、ビアの少なくとも一部が一組の導電レイヤの内の各導電レイヤを貫通することと、該一組の導電レイヤの少なくとも１つの導電レイヤ中に凹部を形成することであって、ここで、該凹部がビアに隣接することと、凹部内にメモリ素子を形成することを含み得る。

３次元メモリアレイを形成する装置が記述される。該装置は、プロセッサ、プロセッサと電子通信するメモリ、及びメモリ中に記憶された命令を含み得る。命令は、一組の導電レイヤを含むスタックを形成することであって、ここで、該一組の内の各導電レイヤが熱絶縁領域によって該一組の内の隣接の導電レイヤから分離されることと、各熱絶縁領域内に一組の絶縁レイヤを形成することであって、ここで、該一組の絶縁レイヤが電気的絶縁材料を含む少なくとも２つのレイヤを含むことと、スタックを通じてビアを形成することであって、ここで、該ビアの少なくとも一部が一組の導電レイヤの内の各導電レイヤを貫通することと、一組の導電レイヤの内の少なくとも１つの導電レイヤ中に凹部を形成することであって、ここで、該凹部がビアに隣接することと、凹部内にメモリ素子を形成することを装置にさせるようにプロセッサにより実行可能であり得る。

３次元メモリアレイを形成するための別の装置が記述される。装置は、一組の導電レイヤを含むスタックを形成することであって、ここで、該一組の内の各導電レイヤが熱絶縁領域によって該一組の内の隣接の導電レイヤから分離されることと、各熱絶縁領域内に一組の絶縁レイヤを形成することであって、ここで、該一組の絶縁レイヤが電気的絶縁材料を含む少なくとも２つのレイヤを含むことと、スタックを通じてビアを形成することであって、ここで、該ビアの少なくとも一部が一組の導電レイヤの内の各導電レイヤを貫通することと、一組の導電レイヤの内の少なくとも１つの導電レイヤ中に凹部を形成することであって、ここで、該凹部がビアに隣接することと、凹部内にメモリ素子を形成することのための手段を含み得る。

３次元メモリアレイを形成するためのコードを記憶する非一時的コンピュータ可読媒体が記述される、コードは、一組の導電レイヤを含むスタックを形成することであって、ここで、該一組の内の各導電レイヤが熱絶縁領域によって該一組の内の隣接の導電レイヤから分離されることと、各熱絶縁領域内に一組の絶縁レイヤを形成することであって、ここで、該一組の絶縁レイヤが電気的絶縁材料を含む少なくとも２つのレイヤを含むことと、スタックを通じてビアを形成することであって、ここで、該ビアの少なくとも一部が一組の導電レイヤの内の各導電レイヤを貫通することと、一組の導電レイヤの内の少なくとも１つの導電レイヤ中に凹部を形成することであって、ここで、該凹部がビアに隣接することと、凹部内にメモリ素子を形成することのための、プロセッサにより実行可能な命令を含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例において、各熱絶縁領域内に一組の絶縁レイヤを形成することは、第１の材料を含む第１の電気的絶縁レイヤを形成することと、第１の電気的絶縁レイヤの上部に位置付けられた第２の電気的絶縁レイヤであって、第１の材料とは異なり得る第２の材料を含む第２の電気的絶縁レイヤを形成することのための動作、フィーチャ、手段、又は命令を含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例において、各熱絶縁領域内に一組の絶縁レイヤを形成することは、第１の組の形成パラメータに従って第１の電気的絶縁レイヤを形成することと、第１の組の形成パラメータとは異なり得る第２の組の形成パラメータに従って第２の電気的絶縁レイヤを形成することであって、ここで、第１の電気的絶縁レイヤ及び第２の電気的絶縁レイヤが同じ材料を含むことのための動作、フィーチャ、手段、又は命令を含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例において、各熱絶縁領域内に一組の絶縁レイヤを形成することは、第１の材料を含む第１の電気的絶縁レイヤを形成することと、第１の電気的絶縁レイヤの上部に位置付けられた第２のレイヤであって、第１の材料とは異なる第２の材料を含む第２のレイヤを形成することと、第２のレイヤの上部に位置付けられた第３のレイヤを形成することであって、ここで、第１及び第３のレイヤが同じ材料を含むことのための動作、フィーチャ、手段、又は命令を含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例において、第２の材料は、金属、金属合金、炭素、又はケイ素及び窒素を含む化合物の内の少なくとも１つを含む。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例において、スタック、一組の絶縁レイヤ、及びメモリ素子を形成することは、化学気相成長、有機金属化学気相成長、物理気相成長、又は原子層堆積の内の１つを使用して材料を堆積するための動作、フィーチャ、手段、又は命令を含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例は、ビアの表面上に第１の導電素子を形成することであって、ここで、第１の導電素子がメモリ素子に結合され得ることと、ビア中の第１の導電素子の表面上に選択コンポーネントを形成することであって、ここで、選択コンポーネントが第１の導電素子に結合されることと、第２の導電素子を形成することであって、ここで、第２の導電素子がビアの残部を充填し選択コンポーネントに結合され得ることのための動作、フィーチャ、手段、又は命令を更に含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例は、メモリ素子上に緩衝材を形成することであって、ここで、緩衝材及びメモリ素子の両方が凹部内に形成され得ることと、ビアの表面上に選択コンポーネントを形成することであって、ここで、選択コンポーネントがバッファ材料に結合され得、バッファ材料が選択コンポーネントとメモリ素子とを分離することと、導電素子を形成することであって、ここで、導電素子がビアの残部を充填し選択コンポーネントに結合され得ることのための動作、フィーチャ、手段、又は命令を更に含み得る。

本明細書に記述される方法、装置、非一時的コンピュータ可読媒体の幾つかの例は、ビア中に導電素子を形成することであって、ここで、導電素子がビアの全体を充填しメモリ素子に結合され得ることと、導電素子の一端に導電素子に結合された選択コンポーネントを形成することであって、ここで、選択コンポーネントがダイオード、バイポーラ接合デバイス、オボニックスレッショルドセレクタ、電界効果トランジスタ、又はカルコゲニド材料を含むことのための動作、フィーチャ、手段、又は命令を更に含み得る。

本明細書の記述は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された特徴は、その他の例に結合され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例”、“模範的”、“実施形態”は、“好適”又は“その他の例に対して有利”ではなくて“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は特徴は、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書で使用されるように、“に結合された”は、実質的に相互に接触するコンポーネントを示す。幾つかの場合、２つのコンポーネントは、たとえ第３の材料又はコンポーネントがそれらを物理的に分離したとしても結合され得る。この第３のコンポーネントは２つのコンポーネント又はそれらの機能を実質的に変更しないことがある。代わりに、この第３のコンポーネントは、最初の２つのコンポーネントの接続を助力し得又は可能にし得る。例えば、幾つかの材料は、基板材料上に堆積された場合に強力に付着しないことがある。薄層等の（例えば、数ナノメータのオーダ以下の）薄いレイヤは、２つの材料間に、それらの形成又は接続を強化するために使用され得る。その他の場合、第３の材料は、２つのコンポーネントを化学的に絶縁するための緩衝物としての機能を果たす。

本明細書で使用される用語“レイヤ”は、幾何学的構造体の層又はシートを称する。各レイヤは、３つの寸法（例えば、高さ、幅、及び深さ）を有し得、より下の表面の幾らか又は全てを覆い得る。例えば、レイヤは、２つの寸法が３つ目よりも大きい３次元構造体、例えば、薄膜であり得る。レイヤは、異なる素子、コンポーネント、及び／又は材料を含み得る。幾つかの場合、１つのレイヤは３つ以上のサブレイヤから構成され得る。添付の図面の幾つかでは、３次元レイヤの内の２次元が説明の目的で示される。当業者は、しかしながら、該レイヤが本来３次元であることを分かるであろう。

本明細書で使用されるように、用語“実質的に”は、変更される特徴（例えば、用語の実質的に、により変更される動詞又は形容詞）が絶対的ではないが該特徴の利点を実現するのに大差ないことを意味する。

本明細書で使用されるように、用語“電極”は、導電体を称し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気接触として用いられ得る。電極は、メモリアレイ１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電レイヤ等を含み得る。

本明細書で使用されるように、用語“フォトリソグラフィ”は、フォトレジスト材料を使用するパターニング、及び電磁放射線を使用するそうした材料の露出のプロセスを称し得る。例えば、フォトレジスト材料は、基材上のフォトレジストをスピンコーティングすることによって基材上に形成され得る。パターンは、フォトレジストを放射線に晒すことによってフォトレジスト中に作り出され得る。パターンは、例えば、放射線がフォトレジストを晒す、空間的に描写するフォトマスクにより確定され得る。露出されたフォトレジストの領域は、例えば、化学処理によって除去され得、所望のパターンを残す。幾つかの場合、露出された領域が残され、露出されない領域が除去され得る。

用語“電子通信”は、コンポーネント間の電子流動をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み、又は介在コンポーネントを含み得る。電子通信におけるコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明するが、バスが様々なビット幅を有する場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。

メモリアレイ１００を含む本明細書で論じられるデバイスは、ケイ素、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の半導体上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ボロン、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。基板の一部又は一片はメモリアレイを含み、又は回路はダイと称され得る。

カルコゲニド材料は、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の内の少なくとも１つを含む材料又は合金であり得る。本明細書で論じられる相変化材料はカルコゲニド材料であり得る。カルコゲニドの材料又は合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、又はＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るがこれらに限定されない。本明細書で使用されるように、ハイフンで繋がれた化学組成の表記法は、特定の化合物又は合金中に含まれる要素を示し、示された要素を含む全ての化学量論を表すことを目的とする。例えば、Ｇｅ−Ｔｅは、Ｇｅ_ｘＴｅ_ｙを含み得、ここで、ｘ及びｙは任意の正数であり得る。可変抵抗材料のその他の例は、二元金属酸化材料、又は２つ以上の金属、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属を含む混合原子酸化物を含み得る。実施形態は、メモリセルのメモリ素子に関連する１つ以上の特定の可変抵抗材料に制限されない。例えば、可変抵抗材料のその他の例は、メモリ素子を形成するために使用され得、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。

本明細書で論じられるトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子である）場合、該ＦＥＴはｎ型ＦＥＴと称され得る。同様に、チャネルがｐ型（すなわち、主たるキャリアがホールである）場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、電圧をゲートに印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加される場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加される場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ，ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又は本明細書に記述される機能を実行するように設計されたそれらの組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他の構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして記憶され又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを用いて実装できる。機能を実装するフィーチャはまた、機能の部分が異なる物理的位置に実装されるように分配されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは記憶するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を用いてウェブサイト、サーバ、又は遠隔ソースからソフトウェアが転送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（ｄｉｓｋ）及び光学ディスク（ｄｉｓｃ）は、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクがデータを磁気的に通常再生する場合に、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含む。上の組み合わせもまたコンピュータ可読場板の範囲内に含まれる。

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な変形が当業者に容易に分かり、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規のフィーチャと一致する最も広い範囲に一致すべきである。

Claims (24)

1. 第１の電極に結合された第１の相変化メモリ素子を含む第１のレイヤと、
   第２の電極に結合された第２の相変化メモリ素子を含む第２のレイヤと、
   積層された少なくとも２つのサブレイヤを含む第３のレイヤであって、前記少なくとも２つのサブレイヤは、前記第１の相変化メモリ素子を前記第２の相変化メモリ素子から各々分離し、相互に、並びに前記第１のレイヤ及び前記第２のレイヤに各々平行である、前記第３のレイヤと、
   前記第１及び第２の相変化メモリ素子に結合された第３の電極であって、前記第１、第２、及び第３のレイヤに実質的に垂直である前記第３の電極と
   を含む、３次元メモリアレイ。
2. 積層された前記少なくとも２つのサブレイヤは電気的熱的絶縁体を含む、請求項１に記載の３次元メモリアレイ。
3. 積層された前記少なくとも２つのサブレイヤは酸化物材料を含む、請求項１に記載の３次元メモリアレイ。
4. 積層された前記少なくとも２つのサブレイヤは相互に異なる組成又は化学量論を有する材料を含む、請求項１に記載の３次元メモリアレイ。
5. 前記第３のレイヤは、
   第１のサブレイヤと第２のサブレイヤとの間に位置付けられた第３のサブレイヤを更に含む、請求項１に記載の３次元メモリアレイ。
6. 前記第３のサブレイヤは熱導体である、請求項５に記載の３次元メモリアレイ。
7. 前記第３のサブレイヤは、金属、炭素、又はケイ素及び窒素を含む化合物の内の少なくとも１つを含む、請求項５に記載の３次元メモリアレイ。
8. 前記第１の電極、前記第２の電極、前記第３の電極は、タングステン、窒化タングステン、アルミニウム、チタン、窒化チタン、ケイ素、ドープされた多結晶シリコン、又は炭素、又はそれらの任意の組み合わせの内の少なくとも１つを夫々含む、請求項１に記載の３次元メモリアレイ。
9. 前記第３の電極に、並びに前記第１の相変化メモリ素子及び前記第２の相変化メモリ素子の内の少なくとも１つに結合された選択コンポーネントと、
   前記選択コンポーネントに結合された導電線と
   を更に含み、前記選択コンポーネントは前記導電線を前記第３の電極から分離する、請求項１に記載の３次元メモリアレイ。
10. 前記選択コンポーネントは、ダイオード、バイポーラ接合デバイス、オボニックスレッショルドセレクタ、電界効果トランジスタ、又はカルコゲニド材料を含む、請求項９に記載の３次元メモリアレイ。
11. 前記第１の相変化メモリ素子及び前記第２の相変化メモリアレイはカルコゲニド材料を夫々含む、請求項１に記載の３次元メモリアレイ。
12. 前記第１の相変化メモリアレイ及び前記第２の相変化メモリアレイはプログラム可能な抵抗率を備えた材料を夫々含む、請求項１に記載の３次元メモリアレイ。
13. 前記第１及び第２の相変化メモリ素子は第３の電極と同軸である、請求項１に記載の３次元メモリアレイ。
14. 第１の相変化メモリセルと第１の電極とを含む第１のレイヤであって、前記第１の相変化メモリセルはカルコゲニド材料を含み前記第１の電極に結合される、前記第１のレイヤと、
    第２の相変化メモリセルと第２の電極とを含む第２のレイヤであって、前記第２の相変化メモリセルは前記カルコゲニド材料を含み前記第２の電極に結合され、前記第１のレイヤと実質的に平行である前記第２のレイヤと、
    前記第１の相変化メモリセルを前記第２の相変化メモリセルから各々分離する複数の絶縁レイヤであって、相互に、並びに前記第１及び第２のレイヤに各々平行である前記複数の絶縁レイヤであって、前記複数の内の第１の絶縁レイヤ及び第２の絶縁レイヤは各々電気絶縁体を含む、複数の絶縁材料と、
    前記第１及び第２のレイヤに実質的に垂直に位置付けられた第３の電極であって、前記第１及び第２の相変化メモリセルに隣接する前記第３の電極と、
    前記第３の電極、並びに前記第１の相変化メモリセル及び前記第２の相変化メモリセルの内の少なくとも１つに結合された選択コンポーネントと
    を含む、３次元メモリアレイ。
15. 前記複数の絶縁レイヤは３つ以上の絶縁レイヤを含む、請求項１４に記載の３次元メモリアレイ。
16. 一組の導電レイヤを含むスタックを形成することであって、ここで、前記一組の内の各導電レイヤは熱絶縁領域により前記一組の内の隣接の導電レイヤから分離されることと、
    各熱絶縁領域内に一組の絶縁レイヤを形成することであって、ここで、前記一組の絶縁レイヤは電気絶縁材料を含む少なくとも２つのレイヤを含むことと、
    前記スタックを通じてビアを形成することであって、ここで、前記ビアの少なくとも一部は前記一組の導電レイヤの内の各導電レイヤを貫通することと、
    前記一組の導電レイヤの内の少なくとも１つの導電レイヤ中に凹部を形成することであって、ここで、前記凹部は前記ビアに隣接することと、
    前記凹部内に相変化メモリ素子を形成すること
    を含む３次元メモリアレイを形成する方法。
17. 各熱絶縁領域内に前記一組の絶縁レイヤを形成することは、
    第１の材料を含む第１の電気絶縁レイヤを形成することと、
    前記第１の電気絶縁レイヤの上部に位置付けられた第２の電気絶縁レイヤを形成することであって、ここで、前記第２の電気絶縁レイヤは前記第１の材料とは異なる第２の材料を含むこと
    を含む、請求項１６に記載の方法。
18. 各熱絶縁領域内に前記一組の絶縁レイヤを形成することは、
    第１の組の形成パラメータに従って第１の電気絶縁レイヤを形成することと、
    前記第１の組の形成パラメータとは異なる第２の組の形成パラメータに従って第２の電気絶縁レイヤを形成することであって、ここで、前記第１の電気絶縁レイヤ及び前記第２の電気絶縁レイヤは同じ材料を含むこと
    を含む、請求項１６の方法。
19. 各熱絶縁領域内に前記一組の絶縁レイヤを形成することは、
    第１の材料を含む第１の電気絶縁レイヤを形成することと、
    前記第１の電気絶縁レイヤの上部に位置付けられた第２のレイヤを形成することであって、ここで、前記第２のレイヤは前記第１の材料とは異なる第２の材料を含むことと、
    前記第２のレイヤの上部に位置付けられた第３のレイヤを形成することであって、ここで、前記第１及び第３のレイヤは同じ材料を含むこと、
    を含む、請求項１６に記載の方法。
20. 前記第２の材料は、金属、金属合金、炭素、又はケイ素及び窒素を含む化合物の内の少なくとも１つを含む、請求項１９に記載の方法。
21. 前記スタック、前記一組の絶縁レイヤ、及び前記相変化メモリ素子を形成することは、
    化学気相成長、有機金属気相成長、物理気相成長、又は原子層堆積の内の１つを使用して材料を堆積すること
    を含む、請求項１６に記載の方法。
22. 前記ビアの表面上に第１の導電素子を形成することであって、ここで、前記第１の導電素子は前記相変化メモリ素子に結合されることと、
    前記ビアでの前記第１の導電素子の表面上に選択コンポーネントを形成することであって、ここで、前記選択コンポーネントは前記第１の導電素子に結合されることと、
    第２の導電素子を形成することであって、ここで、前記第２の導電素子は前記ビアの残部を充填し前記選択コンポーネントに結合されること
    を更に含む、請求項１６に記載の方法。
23. 前記相変化メモリ素子上に緩衝材を形成することであって、ここで、前記緩衝材及び前記相変化メモリ素子の両方は前記凹部内に形成されることと、
    前記ビアの表面上に選択コンポーネントを形成することであって、ここで、前記選択コンポーネントは前記緩衝材に結合され、前記緩衝材は前記選択コンポーネントと前記相変化メモリ素子とを分離することと、
    導電素子を形成することであって、ここで、前記導電素子は前記ビアの残部を充填し前記選択コンポーネントに結合されること
    を更に含む、請求項１６に記載の方法。
24. 前記ビア中に導電素子を形成することであって、ここで、前記導電素子は前記ビアの全体を充填し前記相変化メモリ素子に結合されることと、
    前記導電素子に結合される前記導電素子の一端に選択コンポーネントを形成することであって、ここで、前記選択コンポーネントは、ダイオード、バイポーラ接合デバイス、オボニックスレッショルドセレクタ、電界効果トランジスタ、又はカルコゲニド材料の内の１つを含むこと
    を更に含む、請求項１６に記載の方法。