TW201737434A - 用於三維記憶體陣列之熱絕緣 - Google Patents

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Abstract

本發明描述用於一三維記憶體陣列之方法、系統及器件。記憶體單元可在曝露於高溫(包含與一相鄰單元之一讀取或寫入操作相關聯之高溫)時轉換，而破壞儲存於記憶體單元中之資料。為防止此熱干擾效應，記憶體單元可由包含一或若干介面之熱絕緣區域彼此分離。介面可藉由對彼此之不同材料分層或在形成期間調整一材料之沈積參數而形成。層可使用(例如)平面薄膜沈積技術產生。

Description

用於三維記憶體陣列之熱絕緣
下文大體上係關於記憶體器件且更具體而言係關於用於三維記憶體陣列之熱絕緣。 記憶體器件廣泛用以將資訊儲存於諸如電腦、無線通信器件、攝影機、數位顯示器及其類似者之各種電子器件中。資訊藉由程式化一記憶體器件之不同狀態而儲存。例如，二進位器件具有兩種狀態，通常由一邏輯「1」或一邏輯「0」指代。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子器件之一組件可讀取或感測記憶體器件中之所儲存之狀態。為儲存資訊，電子器件之一組件可寫入或程式化記憶體器件中之狀態。 存在多個類型之記憶體器件，包含磁性硬碟、隨機存取記憶體(RAM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、唯讀記憶體(ROM)、快閃記憶體、相變記憶體(PCM)及其他記憶體器件。記憶體器件可為揮發性或非揮發性。即使無一外部電源，非揮發性記憶體(例如PCM)可維持其儲存邏輯狀態達延長時間段。揮發性記憶體器件(例如DRAM)可隨時間失去其儲存狀態，除非其等由一外部電源週期性地刷新。改良記憶體器件可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少電力消耗或減少製造成本以及其他量度。 PCM可為非揮發性且可提供相較於其他記憶體器件之改良讀取/寫入速度及耐久性。PCM亦可提供增加記憶體單元密度。例如，於PCM，三維記憶體陣列可係可行的。 一些記憶體類型在操作(例如讀取或寫入一記憶體單元)期間可產生熱。例如，一PCM記憶體單元在一讀取或寫入操作期間可加熱至高溫。其他記憶體類型或記憶體單元操作亦可產生熱。此加熱可增加相鄰記憶體單元之溫度，其可破壞陣列之所儲存之資料。此加熱可使陣列對於資料儲存係不可靠或對記憶體單元間隔施加約束，其可抑制未來成本節省或記憶體陣列效能之增加。
交叉参考 本專利申請案主張由Fantini於2016年4月1日申請之名稱為「Thermal Insulation for Three-Dimensional Memory Arrays」之讓渡給本申請案之受讓人的美國專利申請案第15/088,475號之優先權。 一陣列之記憶體單元之間的熱效應可顯著限制記憶體陣列之效能。因此，減少一陣列之記憶體單元之間的負熱效應可允許增加陣列之容量、可靠性及成本有效性。 減少記憶體陣列之製造成本及增加記憶體陣列之效能可取決於藉由在一平面基板上形成彼此靠近之記憶體單元而增加記憶體單元密度。三維(3D)記憶體陣列已引起記憶體陣列擴展之另一尺寸，從而顯著增加一給定平面基板之記憶體單元密度。此等3D架構亦可達成減小組件大小及增加記憶體單元密度。然而，由於記憶體單元較緊密地封裝在一起，所以記憶體單元之操作可影響相鄰記憶體單元。 在一些記憶體技術(包含相變記憶體(PCM))中，讀取或寫入記憶體單元之邏輯狀態可導致記憶體單元之加熱。PCM中之邏輯狀態可藉由控制一記憶體單元之電阻而設定。此可包含熔化且接著冷卻記憶體單元之一材料以產生一高電阻狀態。在其他情況中，一記憶體單元可加熱至適度高溫以產生一低電阻狀態。然而，加熱一記憶體單元可影響相鄰單元。隨著熱擴散，相鄰單元可增加溫度。此可轉換相鄰單元之材料且最終改變或破壞所儲存之資料。隨著記憶體單元較緊密地封裝在一起，此所謂之「熱干擾」可變得越來越成問題。在一些情況中，熱干擾可限制記憶體單元間隔之進一步減少。 因此，如本文所描述，描述熱絕緣記憶體單元之一記憶體陣列架構。記憶體單元可由熱絕緣區域分離。此等區域可包含用於產生一或多個介面之一或多個子層，其等可增加區域之熱阻。介面可以若干方式形成，包含使不同材料彼此分層或在沈積期間調整一材料之沈積參數。在一些實施例中，介面可實質上平行於一基板且因此，可由成本有效平面薄膜沈積技術產生。 下文在一記憶體陣列之背景中進一步描述上文所引入之特徵及技術。接著，描述具有熱絕緣層之三維記憶體陣列之具體實例，熱絕緣層最小化毗鄰記憶體單元之熱干擾。由與減少三維記憶體陣列中之熱干擾有關之裝置圖、系統圖及流程圖進一步繪示且參考裝置圖、系統圖及流程圖描述本發明之此等及其他特徵。儘管就PCM而言討論本發明，但本發明可應用於其他記憶體類型。例如，其他記憶體類型使用增加溫度讀取或寫入一記憶體單元。或，在其他實例中，其中記憶體器件之操作產生可干擾記憶體單元之熱。 圖1繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列100。記憶體陣列100亦可指稱一電子記憶體裝置。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可程式化以儲存兩個狀態，指代一邏輯0及一邏輯1。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態。 一記憶體單元105可包含一材料，其可指稱一記憶體元件，其具有代表邏輯狀態之一可變及可組態電阻。例如，具有一結晶或一非結晶原子組態之一材料可具有不同電阻。因此，施加於記憶體單元105之一電壓可取決於該材料在一結晶或一非結晶狀態中而導致不同電流，且所得電流之量值可用以判定由記憶體單元105儲存之邏輯狀態。在一些情況中，記憶體單元105可具有可導致中間電阻之結晶及非結晶區域之一組合，中間電阻可對應於不同邏輯狀態(即除邏輯1或邏輯0之狀態)且可允許記憶體單元105儲存兩個以上不同邏輯狀態。如下文所討論，一記憶體單元105之邏輯狀態可藉由加熱(包含熔化)記憶體元件而設定。 記憶體陣列100可為一3D記憶體陣列，其中二維(2D)記憶體陣列形成於彼此之頂部上。此相較於2D陣列可增加可放置或產生於一單一晶粒或基板上之記憶體單元之數目，其繼而可減少生產成本或增加記憶體陣列之效能或兩者。根據圖1中描繪之實例，記憶體陣列100包含三個層級；然而，層級之數目不受限於三個。層級可由一電絕緣材料分離。在一些情況中，該電絕緣材料亦可熱絕緣且可含有多個子層以增加各層級之間的熱阻。各層級可經對準或定位使得記憶體單元105可跨越各層級大體上彼此對準，從而形成一記憶體單元堆疊145。 各列記憶體單元105連接至一字線110，且各行記憶體單元105連接至一位元線115。因此，一記憶體單元105可位於一字線110及一位元線115之交叉處。此交叉可指稱一記憶體單元之位址。在一些情況中，一位元線115可指稱一數位線。參考字線及位元線，或其類似物可在不會失去理解或操作之情況下互換。字線及位元線亦可稱為存取線。在一些情況中，字線110及位元線115可實質上彼此垂直以產生一陣列。 在一3D陣列中，一列中之各層級可具有一字線110。在一些情況中，記憶體單元堆疊145可具有記憶體單元堆疊145中之記憶體單元105之一共同電極。例如，一導電延伸件可耦合至一位元線115且共同地連接至記憶體單元堆疊145中之記憶體單元105。術語電極可指稱一電導體，且在一些情況中，可採用為至一記憶體單元105-a之一電接點。一電極可包含在記憶體陣列100之元件或組件之間提供一導電路徑之一跡線、金屬線、導線、導電層或其類似者。 諸如讀取及寫入之操作可藉由啟動或選擇一字線110及位元線115在記憶體單元105上執行，其可包含將一電壓或一電流施加於各自線。字線110及位元線115可由導電材料製成，諸如金屬(例如銅、鋁、金、鎢、鈦等等)、金屬合金、碳或其他導電材料、合金或化合物。在選擇一記憶體單元105之後，所得信號可用以判定所儲存之邏輯狀態。例如，可施加一電壓且所得電流可用以區分相變材料之電阻狀態。在一些情況中，讀取、寫入或重設記憶體單元105可增加其溫度，其可熱干擾或破壞儲存於相鄰記憶體單元105中之資料。如本文所討論，在記憶體單元105之間形成多個熱絕緣層可熱絕緣相鄰記憶體單元105且最小化熱干擾。 存取記憶體單元105可透過一列解碼器120及一行解碼器130控制。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收之列位址啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當位元線115。因此，藉由啟動一字線110及一位元線115，可存取一記憶體單元105。 在存取之後，一記憶體單元105可由感測組件125讀取或感測。例如，感測組件125可經組態以基於藉由存取記憶體單元105產生之一信號判定記憶體單元105之所儲存之邏輯狀態。該信號可包含一電壓或電流，且感測組件125可包含電壓感測放大器、電流感測放大器或兩者。例如，一電壓可施加於一記憶體單元105 (使用對應字線110及位元線115)且所得電流之量值可取決於記憶體單元105之電阻。同樣地，一電流可施加於一記憶體單元105且產生電流之電壓之量值可取決於記憶體單元105之電阻。在一些情況中，感測可取決於一臨限電壓；即，感測可取決於一電流開始流動之點處之一電壓。感測組件125可包含各種電晶體或放大器以偵測及放大一信號，其可指稱鎖存。接著，記憶體單元105之所偵測之邏輯狀態可輸出為輸出135。在一些情況中，感測組件125可為行解碼器130或列解碼器120之一部分。或感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通訊。 一記憶體單元105可藉由類似地啟動相關字線110及位元線115而設定或寫入—即一邏輯值可儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入記憶體單元105之資料(例如輸入135)。就相變記憶體而言，一記憶體單元105藉由加熱記憶體元件(例如，藉由使一電流通過記憶體元件)寫入。此程序在下文更詳細討論。如同讀取記憶體單元105，寫入記憶體單元105可增加其溫度—例如，記憶體單元105之溫度可增加超過其熔化溫度—其可破壞儲存於相鄰記憶體單元105中之資料。趨向於具有一破壞效應之此類型之單元間熱效應可指稱熱干擾。如本文所討論，在記憶體單元105之間形成多個熱絕緣層可最小化相鄰記憶體單元105之熱干擾。 在一些記憶體架構中，存取記憶體單元105可降級或破壞所儲存之邏輯狀態且重新寫入或刷新操作可執行以使原始邏輯狀態返回至記憶體單元105。在(例如) DRAM中，邏輯儲存電容器可在一感測操作期間部分或完全放電，從而破壞所儲存之邏輯狀態。所以邏輯狀態可在一感測操作之後重新寫入。另外，啟動一單一字線110可導致列中之所有記憶體單元之放電；因此，列中之所有記憶體單元105可需要重新寫入。但在非揮發性記憶體(諸如PCM)中，存取記憶體單元105可不破壞邏輯狀態且，因此，記憶體單元105可不需要在存取之後重新寫入。 一些記憶體架構(包含DRAM)可隨時間失去其儲存狀態，除非其等由一外部電源週期性地刷新。例如，一充電電容器可隨時間透過洩漏電流放電，導致失去儲存資訊。此等所謂之揮發性記憶體器件之刷新速率可相對較高(例如對於DRAM係每秒數十次刷新操作)，其可導致顯著電力消耗。隨著記憶體陣列越來越大，增加電力消耗可抑制記憶體陣列之部署或操作(例如電力供應、熱產生、材料限制等等)，尤其對於依靠一有限電源(諸如一電池)之行動器件。如下文所討論，非揮發性PCM單元可具有可導致相對於其他記憶體架構之改良效能之有益性質。例如，PCM可提供相稱於DRAM之讀取/寫入速度但可為非揮發性且允許增加單元密度。 記憶體控制器140可透過各種組件(例如列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(讀取、寫入、重新寫入、刷新等等)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140位於相同位置。記憶體控制器140可產生列位址信號及行位址信號以啟動所要字線110及位元線115。記憶體控制器140亦可產生及控制在記憶體陣列100之操作期間使用之各種電壓電位或電流。一般而言，本文討論之所施加之一電壓或電流之振幅、形狀或持續時間可調整或改變且可針對操作記憶體陣列100中討論各種操作係不同。此外，記憶體陣列100內之一個、多個或所有記憶體單元105可同時存取；例如，記憶體陣列100之多個或所有單元可在一重設操作期間同時存取，其中所有記憶體單元105或記憶體單元105之一群組設定為一單一邏輯狀態。 圖2繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列200。記憶體陣列200可為參考圖1之記憶體陣列100之一實例。如圖2中所描繪，記憶體陣列200包含相對於一基板在一垂直方向上堆疊之記憶體單元105-a之多個層級，以產生記憶體單元堆疊145-a，其可為一記憶體單元105及記憶體單元堆疊145之實例，如參考圖1所描述。因此，記憶體陣列200可指稱一3D記憶體陣列。記憶體陣列200亦包含字線110-a及位元線115-a，其等可為一字線110及位元線115之實例，如參考圖1所描述。記憶體陣列200包含絕緣層205、通孔210、基板215及電極220。電極220可與位元線115-a電子通訊。絕緣層205可電絕緣及熱絕緣。如上文所描述，各種邏輯狀態可藉由程式化記憶體單元105-a之電阻而儲存。在一些情況中，此包含使一電流通過記憶體單元105-a、加熱記憶體單元105-a或完全或部分熔化記憶體單元105-a之材料。絕緣層205可由多個子層組成，從而在記憶體單元105-a之間產生一或多個介面，其增加記憶體單元堆疊145-a內之記憶體單元105-a之間熱阻。 記憶體陣列200可包含記憶體單元堆疊145-a之一陣列，且各記憶體單元堆疊145-a可包含多個記憶體單元105-a。記憶體陣列200可藉由形成導電層(諸如字線110-a)之一堆疊以製造，其中各導電層由電絕緣層205自一毗鄰導電層分離。電絕緣層可包含氧化物或氮化物材料，諸如氧化矽、氮化矽或其他電絕緣材料。在一些情況中，電絕緣層205可係熱絕緣且可包含一或多個子層。記憶體陣列200之層可形成於一基板215 (諸如一矽晶圓或任何其他半導體或氧化物基板)上。通孔210可藉由通過蝕刻或機械技術或蝕刻及機械技術兩者將材料自層之堆疊移除而形成。記憶體元件105-a可藉由將材料自導電層移除以產生毗鄰通孔210之一凹槽且接著在該凹槽中形成可變電阻材料而形成。例如，材料可藉由蝕刻自導電層移除，且材料可沈積於所得凹槽中以形成一記憶體元件105。各通孔210可填有一電導體以產生電極220，其可耦合至位元線115-a。換言之，一記憶體單元堆疊145-a中之記憶體單元105-a可具有一共同電極。因此，各記憶體單元105-a可耦合至一字線110-a及一位元線115-a。 在一些情況中，一選擇組件(例如，如圖4至圖6中所展示)可在一記憶體單元105-a與至少一存取線(例如一字線110-a或一位元線115-a)之間串聯連接。選擇組件可助於選擇一特定記憶體單元105-a或可幫助防止雜散電流流經毗鄰一選定記憶體單元105-a之非選定記憶體單元105-a。選擇組件可包含一電非線性組件(例如一非歐姆組件)，諸如一金屬-絕緣體-金屬(MIM)接面、一雙向臨限開關(OTS)或一金屬-半導體-金屬(MSM)開關以及其他類型之兩端選擇器件(諸如一二極體)。在一些情況中，選擇組件係硫屬化物薄膜。 各種技術可用以在一基板215上形成材料或組件。此等技術可包含(例如)化學氣相沈積(CVD)、金屬有機氣相沈積(MOCVD)、物理氣相沈積(PVD)、濺鍍沈積、原子層沈積(ALD)或分子束磊晶(MBE)以及其他薄膜生長技術。可使用若干技術移除材料，技術可包含(例如)化學蝕刻(亦指稱「濕式蝕刻」)、電漿蝕刻(亦指稱「乾式蝕刻」)或化學機械平坦化。 如上文所討論，圖2之記憶體單元105-a可包含具有一可變電阻之一材料。可變電阻材料可指稱各種材料系統，包含(例如)金屬氧化物、硫屬化物及其類似者。硫屬化物材料係包含元素硫(S)、硒(Se)或碲(Te)之至少一者之材料或合金。許多硫屬化物合金可係可行的—例如，鍺-銻-碲合金(Ge-Sb-Te)係硫屬化物材料。亦可採用未在此處明確列舉之其他硫屬化物合金。 相變記憶體開發相變材料(其等可為硫屬化物材料)中之結晶狀態與非結晶狀態之間的大電阻對比。呈一結晶狀態之一材料可具有配置成一週期性結構之原子，其可導致一相對低電阻。相比而言，不具有或具有相對少週期性原子結構之呈一非結晶狀態之材料可具有一相對高電阻。一材料之非結晶狀態與結晶狀態之間的電阻值之差異可係顯著的；例如，呈一非結晶狀態之一材料可具有比呈其結晶狀態之材料之電阻大一或多個數量級之一電阻。在一些情況中，材料可為部分非結晶及部分結晶，且電阻可具有介於呈一完全結晶或完全非結晶狀態之材料之電阻之間的某一值。所以一材料可用於除二進位邏輯應用之外—即儲存於一材料中之可能狀態之數目可係兩個以上。 為設定一低電阻狀態，一記憶體單元105-a可藉由使一電流通過記憶體單元而加熱。由流經具有一有限電阻之一材料之電流引起之加熱可指稱焦耳加熱或歐姆加熱。因此，焦耳加熱可與電極或相變材料之電阻有關。加熱相變材料至一高溫(但低於相變材料之熔化溫度)可導致相變材料結晶且形成低電阻狀態。在一些情況中，一記憶體單元105-a可藉由除焦耳加熱之外之方式(例如，藉由使用一雷射)加熱。 為設定一高電阻狀態，相變材料可藉由(例如)焦耳加熱加熱超過其熔化溫度。熔融材料之非結晶結構可藉由突然移除所施加之電流以快速冷卻相變材料而淬火或鎖定。 在一些實例中，一重設操作可包含熔化相變材料之一第一加熱週期接著使相變材料結晶之一第二加熱週期，其中該第二加熱週期使用小於該第一加熱週期之一溫度。此重設操作(其包含兩個加熱步驟)可干擾鄰近記憶體單元。 如本文所描述，分離記憶體單元105-a之區域(例如絕緣層205)可包含可藉由更改溫度梯度而增加絕緣層205之熱阻之一或多個介面。在一些實例中，介面分離在垂直方向上堆疊之記憶體單元105-a。換言之，記憶體單元105-a可堆疊於彼此之頂部上且由介面彼此分離。介面亦可藉由(例如)散射聲子減少熱聲子運輸。此可減少熱運輸且增加熱阻。此繼而可幫助防止在相鄰記憶體單元105-a於一讀取或寫入操作期間加熱時破壞儲存於記憶體單元105-a中之資料。例如，增加熱阻可增加可在破壞一相鄰記憶體單元105-a之前寫入一記憶體單元105-a之週期之數目。此在下文更詳細討論。 與絕緣層相關聯之該一或多個介面可源自材料組合物或化學計量中之一改變。例如，兩個或兩個以上層可形成於彼此之頂部上，其中相鄰層具有不同化學組合物，諸如氧化物材料(例如SiO2 )及一氮化物材料(例如SiN)之交替層。一介面亦可由一材料之化學比例或化學計量中之一改變形成。例如，替代SiN之一1比1原子比，毗鄰層之原子比可改變，諸如1.2比1、1比1.1等等。在一些情況中，化學計量可藉由在材料沈積期間調整沈積參數而改變。例如，反應物之相對濃度可在沈積以及其他技術期間改變。 在一些實施例中，金屬層可用以提供熱絕緣。金屬通常係良好熱導體且可助於將熱自包圍一記憶體單元105-a之區域移除。例如，絕緣層205可包含多個子層，其中至少一子層係金屬的。金屬層或子層可藉由(例如)在其等之間放置電絕緣材料而自電極220或存取線(例如字線110-a或位元線115-a)電絕緣。 本文所討論之記憶體單元105不受限於相變材料。其他類型之記憶體單元(例如電阻式記憶體或電阻式RAM)可類似地受熱干擾影響。在一些情況中，電阻式RAM使用金屬氧化物材料，其電阻藉由控制材料中之原子之離子狀態或藉由控制材料中之原子空位(即遺漏原子)之數目或位置而改變。此等材料及程序可為熱敏感且因此可獲益於本文所描述之熱絕緣技術。 圖3繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列300。記憶體陣列300可為參考圖1及圖2之記憶體陣列100或200之一實例。如圖3中所描繪，記憶體陣列300包含記憶體單元105-b及105-c、字線110-b及110-c、通孔210-a及電極220-a，其等可為如參考圖1及圖2所描述之一記憶體單元105、字線110、通孔210及電極220之實例。記憶體陣列300亦包含絕緣子層310、310-a及310-b。一記憶體單元105及一毗鄰電極(例如字線110)之一組合可指稱記憶體陣列300之一層；同樣地，毗鄰子層之群組可指稱記憶體陣列300之一層。因此，記憶體陣列300可包含層315、320及325。層325可由各種子層組成(諸如子層310、310-a及310-b)。絕緣子層310、310-a及310-b可具有不同材料且可形成增加記憶體單元105-b與105-c之間的熱阻之介面。在一些情況中，電極220-a可為一位元線115或其可為與一位元線115電子通訊之另一材料，如參考圖2所討論。 如上文所討論，讀取或寫入記憶體單元105-b可藉由加熱記憶體單元105-b執行。例如，一電流可經施加且可流經字線110-b、記憶體單元105-b及電極220-a，從而引起字線110-b、記憶體單元105-b及電極220-a之一或多者歸因於焦耳加熱而增加溫度。在一些情況中，此程序可加熱記憶體單元105-b至高溫，包含在一些情況中超過記憶體單元105-b之熔化溫度。因此，記憶體單元105-b之周圍(包含記憶體單元105-c)之溫度可增加。記憶體單元105-c之加熱可轉換及破壞儲存於記憶體單元105-c中之資料。例如，若記憶體單元105-c呈一非結晶狀態，則可存在使記憶體單元105-c結晶之一熱力驅動力，其可改變記憶體單元105-c之電阻且因此改變所儲存之邏輯狀態。 儘管一熱力驅動力存在以自非結晶轉換為結晶，但結構在無足夠動能之情況下可不轉換。此動能可熱提供。因此，在足夠低之溫度下，可維持儲存狀態。然而，在高溫下，非結晶材料可結晶。此可發生在比材料之熔化溫度低很多之溫度下，例如約攝氏數百度。通常，一高溫下耗費之時間可判定記憶體單元105-c何時切換狀態。所以對於一給定溫度，記憶體單元105-c可在記憶體單元105-b之一特定數目個讀取或寫入週期之後被破壞。即，記憶體單元105-b之各讀取或寫入週期可加熱記憶體單元105-c達某一時間段，且在一些數目個週期之後，記憶體單元105-c可經歷一高溫達一足夠時間使得記憶體單元105-c轉換且被破壞。 為最小化記憶體單元105之熱干擾，記憶體單元105-b與105-c之間的熱阻可藉由在其等之間添加一或多個介面而增加。即，介面可放置於垂直堆疊之記憶體單元105之間。例如，如圖3中所描繪，一第一層315可包含耦合至一第一電極(諸如字線110-b)之一第一記憶體單元105-b。在一些情況中，一記憶體單元105可指稱一記憶體元件105。一第二層320可包含耦合至一第二電極(諸如字線110-c)之一第二記憶體單元105-c。一第三層325可包含至少兩個子層(諸如子層310及310-a)之一堆疊。儘管在圖3中描繪具有三個子層，但可使用兩個子層。亦可使用三個以上子層。層325可定位於層315與320之間，其中層315、320及325各實質上彼此平行。另外，一第三電極(諸如電極220-a)可耦合至記憶體元件105b及105-c，且電極220-a可實質上垂直於層315、320及325。在一些情況中，記憶體元件105-b及105-c可與電極220-a同軸，即記憶體元件105-b及105-c與電極220-a可共用相同旋轉軸。例如，電極220-a可為圓柱形且記憶體元件105-b及105-c可為環形且包圍電極220-a。在其他實例中，記憶體陣列300之架構可具有不包含圓形對稱組件之一組態。 在一些情況中，子層310及310-a可為電絕緣體及熱絕緣體。例如，其等可為氧化物材料。子層310及310-a可各為具有彼此不同之一組合物或化學計量之材料，因此導致其等之間的一介面。在一些情況中，層325內之熱絕緣區域可包含一第三層(諸如子層310-b)，其可定位於子層310與310-a之間。在一些情況中，子層310-b可係電絕緣及熱絕緣，諸如氧化物材料。在其他情況中，子層310-b可為一熱導體，例如一金屬、金屬合金、碳或包括矽及氮之一化合物。在此等情況中，子層310及310-a可為電絕緣體以使子層310-b與字線110-b及110-c及記憶體元件105-b及105-c電絕緣。在一些情況中，子層310-b亦可與電極220-a電絕緣。 字線110-b及110-c及電極220-a可各由鎢、氮化鎢、鋁、鈦、氮化鈦、矽、經摻雜多晶矽或碳或其等之任何組合之至少一者構成。記憶體元件105-b及105-c可為具有一可程式化電阻率之材料。其等可為硫屬化物材料或相變材料或兩者。 如圖3中所描繪，由子層310及310-a形成之介面可實質上平行於基板或晶粒(例如圖2中所展示之基板215)。此定向可具有若干優點。例如，其可在記憶體單元105-b及105-c定位於圖3中所展示之3D垂直架構中時增加記憶體單元105-b與105-c之間的熱阻。另外，形成子層310及310-a可由簡單平面薄膜沈積程序達成。例如，物理氣相沈積(其係一視線沈積程序)可產生平行於基板之平面薄膜。此等沈積技術可不用以產生垂直於基板延伸之薄膜。 記憶體陣列300可藉由形成包括一組導電層之一堆疊而產生，其中該組導電層之各導電層由一熱絕緣區域自該組導電層之一毗鄰導電層分離。例如，層320可由沈積一導電材料形成。層325可形成於層320之頂部上，其中層325可包含至少兩個絕緣子層(例如子層310及310-a)，其等可為不同電絕緣材料。此程序可重複以形成一堆疊，例如，層320、325及315可包括該堆疊，儘管更多層係可行的。 介面可藉由改變沈積材料而形成於層325中。例如，子層310-b可為不同於子層310及310-a之一材料，因此在子層之間形成介面。子層310、310-a及310-b可為氧化物材料、含有氮之一化合物(例如SiN)、一金屬、金屬合金或碳之一者。在其他情況中，子層310、310-a及310-b係相同材料但可具有彼此不同之一化學計量。此可藉由改變形成期間的沈積參數達成。例如，子層310-a可根據一組沈積參數形成且子層310-b可根據另一組沈積參數形成。 通孔210-a可通過堆疊形成，其中通孔210-a之至少一部分通過該組導電層之各導電層(例如層320及315)。通孔210-a可藉由自堆疊移除材料(例如，藉由蝕刻)而形成。在一些情況中，一光微影程序可用以界定通孔210-a之開口且約束後續蝕刻至所界定之區域。一凹槽可形成於該組導電層之至少一導電層中(例如層320或315)，且該凹槽可毗鄰通孔210-a。一記憶體元件105-b或105-0c可形成於該凹槽中。 舉實例而言，記憶體陣列300中之材料或組件可藉由使用化學氣相沈積、金屬有機化學氣相沈積、物理氣相沈積或原子層沈積沈積材料而形成。材料可藉由蝕刻(諸如化學或電漿蝕刻)移除。 圖4繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列400。記憶體陣列400可為參考圖1至圖3之記憶體陣列100、200或300之一實例。記憶體陣列400包含記憶體單元105-d、字線110-d、通孔210-b、電極220-b及絕緣子層310-c，其等可為參考圖1至圖3之記憶體單元105、字線110、通孔210及電極220及參考圖3之絕緣子層310之實例。在一些情況中，電極220-b可為一位元線115或其可為與一位元線115電子通訊之自一位元線115之一延伸件。記憶體陣列400亦包含緩衝材料405及選擇組件410。 如圖4中所描繪，兩個以上記憶體單元105可彼此堆疊。例如，展示三個記憶體單元105-d；然而，在一些實例中可堆疊三個以上記憶體單元105。此外，圖4中描繪五個絕緣子層310-c，從而導致各記憶體元件105-d之間的六個介面。 如上文所討論，選擇組件410可助於選擇一特定記憶體單元105-d或可幫助防止雜散電流流經毗鄰一選定記憶體單元105之非選定記憶體單元105。選擇組件410可包含一電非線性組件(即一非歐姆組件)，諸如一雙極接面、一金屬-絕緣體-金屬(MIM)接面、一雙向臨限開關(OTS)或一金屬-半導體-金屬(MSM)開關以及其他類型之兩端選擇器件(諸如一二極體)。選擇組件410亦可為一場效應電晶體。在一些情況中，選擇組件410可為硫屬化物薄膜。在其他情況中，選擇組件410可為含有硒、砷及鍺之一材料合金。 選擇組件410可位於一電極(諸如一導電位元線115或字線110-d)與一記憶體單元105-d之間。例如，電極220-b可為一位元線115之一延伸件，且選擇組件410可耦合至電極220-b及緩衝材料405，從而分離電極220-b及緩衝材料405，其中緩衝材料405可耦合至一記憶體單元105-d。 緩衝材料405可增強選擇組件410及記憶體元件105-d之化學分離。例如，當(例如)記憶體元件105-d熔化時緩衝材料405可防止選擇組件410及記憶體元件105-d之化學混合。緩衝材料405可為可藉由穿隧電傳導之一薄氧化物材料。在其他情況中，緩衝材料405可為一導電材料(諸如一電極材料)。 記憶體陣列400可依類似於圖3中所討論之一方式形成。在形成通孔210-b及記憶體元件105-d之後，緩衝材料405可形成於通孔210-b之表面上，且緩衝材料405可耦合至記憶體元件105-d。選擇組件410可形成於通孔210-b中之緩衝材料405之表面上，其中選擇組件410可耦合至緩衝材料405。可形成電極220-b，其中電極220-b可填充通孔210-b之一其餘部分且可耦合至選擇組件410。 圖5繪示根據本發明之各種態樣之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列500。記憶體陣列500可為參考圖1至圖4之記憶體陣列100、200、300或400之一實例。記憶體陣列500包含記憶體單元105-e、字線110-e、通孔210-c、電極220-c、絕緣子層310-d、選擇組件410-a及緩衝材料405-a，其等可為參考圖1至圖4之記憶體單元105、字線110、通孔210、電極220、絕緣子層310、選擇組件410及緩衝材料405之實例。在一些情況中，電極220-c可為一位元線115或其可為與一位元線115電子通訊之自一位元線115之一延伸件。 選擇組件410-a可位於一電極(諸如一導電位元線115)與一記憶體單元105-e之間。例如，電極220-c可為一位元線115 (其可為一導線)之一延伸件，且選擇組件410-a可耦合至電極220-c，從而分離電極220-c及一記憶體元件105-e。在一些情況中，緩衝材料405-a分離選擇組件410-a及一記憶體元件105-e。緩衝材料405-a可增強選擇組件410-a及記憶體元件105-e之化學分離。例如，當(例如)記憶體元件105-e熔化時緩衝材料405-a可防止選擇組件410-a及記憶體元件105-e之化學混合。緩衝材料405-a可為足夠薄使得其可藉由穿隧電傳導之氧化物材料。在其他情況中，緩衝材料405-a可為一導電材料。 記憶體陣列500可依類似於圖3中所討論之一方式形成。在形成通孔210-c之後，一凹槽可形成於字線110-e中。一記憶體單元105-e可形成於該凹槽中。緩衝材料405-a可形成於記憶體單元105-e上。在一些情況中，緩衝材料405-a及記憶體單元105-e兩者在該凹槽內。選擇組件410-a可形成於通孔210-c之表面上，其中選擇組件410-a可耦合至緩衝材料405-a，且緩衝材料405-a分離選擇組件410-a及記憶體元件105-e。可形成電極220-c，其中電極220-c可填充通孔210-c之一其餘部分且可耦合至選擇組件410-a。 圖6繪示根據本發明之各種態樣之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列600。記憶體陣列600可為參考圖1至圖5之記憶體陣列100、200、300、400或500之一實例。記憶體陣列600包含記憶體單元105-f、字線110-f、通孔210-d、電極220-d、絕緣子層310-d及選擇組件410-b，其等可為參考圖1至圖5之記憶體單元105、字線110、通孔210、電極220、絕緣子層310及選擇組件410之實例。 記憶體陣列600可依類似於圖3中所討論之一方式形成，其中電極220-d填充通孔210-d之一整體且可耦合至記憶體元件105-f。選擇組件401-b可形成於電極220-d之一端處且可耦合至電極220-d。例如，選擇組件410-b可定位於電極220-d與一位元線115 (圖中未展示)之間，其可為一導線，使得電極220-d及一位元線115耦合。在一些情況中，選擇組件410-b可形成於記憶體陣列下方(即通孔210-d之底部)處。在一些實例中，選擇組件410-b可與通孔210-d之頂部或底部成平面，即其可與頂部或底部絕緣子層310-e成平面。 圖7展示根據本發明之各種態樣之支援用於三維記憶體陣列之熱絕緣的一記憶體陣列100-a之一方塊圖700。記憶體陣列100-a可指稱一電子記憶體裝置且可為圖1至圖6中所描述之記憶體陣列100、200、300、400、500或600之一實例。記憶體陣列100-a包含記憶體控制器140-a及記憶體單元105-g，其等可為參考圖1描述之記憶體控制器140及如參考圖1至圖6所描述之一記憶體單元105之實例。記憶體控制器140-a可包含偏壓組件710及時序組件715且可操作如圖1至圖3中所描述之記憶體陣列100-a。記憶體控制器140-a可與字線110-g、位元線115-b及感測組件125-a電子通訊，字線110-g、位元線115-b及感測組件125-a可為參考圖1或圖2描述之字線110、位元線115及感測組件125之實例。記憶體陣列100-a亦可包含鎖存器725。記憶體陣列100-a之組件可彼此電子通訊且可執行參考圖1至圖3所描述之功能。在一些情況中，感測組件125-a及鎖存器725可為記憶體控制器140-a之組件。 記憶體控制器140-a可經組態以藉由施加電壓或電流至該等各種節點而啟動字線110-g或位元線115-b。例如，偏壓組件710可經組態以施加一電壓以操作記憶體單元105-g以讀取或寫入記憶體單元105-g，如上文所描述。所施加之電壓可基於一所要電流以及記憶體單元105-g及任何電極之電阻。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1所描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105-g。偏壓組件710亦可提供電壓以操作感測組件125-a。 在一些情況中，記憶體控制器140-a可使用時序組件715執行其操作。例如，時序組件715可控制各種字線或位元線選擇之時序，包含本文討論之用於切換及電壓應用以執行記憶體功能(諸如讀取及寫入)之時序。在一些情況中，時序組件715可控制偏壓組件710之操作。 感測組件125-a可包含用於判定記憶體單元105-g中之所儲存之邏輯狀態之電壓或電流感測放大器。在判定邏輯狀態之後，感測組件125-a可接著儲存鎖存器725中之輸出，其中其可根據使用記憶體陣列100-a之一電子器件之操作使用。 圖8展示根據本發明之各種實施例之支援具有熱絕緣之三維記憶體陣列之一系統800的一圖。系統800可包含一器件805，其可為或包含一印刷電路板以連接或實體支撐各種組件。器件805可包含一記憶體陣列100-b，其可為圖1至圖7中所描述之記憶體陣列100、100-a、200、300、400、500或600之一實例。記憶體陣列100-b可含有記憶體控制器140-b及(若干)記憶體單元105-h，其等可為參考圖1及圖7描述之記憶體控制器140及參考圖1至圖7描述之記憶體單元105之實例。器件805亦可包含一處理器810、BIOS組件815、(若干)周邊組件820及輸入/輸出控制器組件825。器件805之組件可透過匯流排830彼此電子通訊。 處理器810可經組態以透過記憶體控制器140-b操作記憶體陣列100-b。在一些情況中，處理器810執行參考圖1及圖7描述之記憶體控制器140-b之功能。在其他情況中，記憶體控制器140-b可整合至處理器810中。處理器810可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件，離散閘極或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合，且處理器810可執行本文所描述之各種功能，包含讀取或寫入由熱絕緣層分離之記憶體單元105-h。處理器810可(例如)經組態以執行儲存於記憶體陣列100-b中之電腦可讀指令以引起器件805執行各種功能或任務。 BIOS組件815可為包含操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，其可初始化及運行系統800之各種硬體組件。BIOS組件815亦可管理處理器810與各種組件(例如周邊組件820、輸入/輸出控制器組件825等等)之間的資料流。BIOS組件815可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 (若干)周邊組件820可為整合至器件805中之任何輸入或輸出器件，或此等器件之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或平行埠或周邊卡槽，諸如週邊組件互連(PCI)槽或加速圖形埠(AGP)槽。 輸入/輸出控制器組件825可管理處理器810與(若干)周邊組件820、輸入835或輸出840之間的資料通信。輸入/輸出控制器組件825亦可管理未整合至器件805中之周邊設備。在一些情況中，輸入/輸出控制器組件825可表示至外部周邊設備之一實體連接或埠。 輸入835可表示提供輸入至器件805或其組件之器件805外部之一器件或信號。此可包含一使用者介面或與其他器件或其間的介面。在一些情況中，輸入835可為經由(若干)周邊組件820與器件805介接之一周邊設備或可由輸入/輸出控制器組件825管理。 輸出840可表示經組態之自器件805或其組件之任何者接收輸出之器件805外部之一器件或信號。輸出840之實例可包含發送至一顯示器、音訊揚聲器、一印刷器件、另一處理器或印刷電路板等等之資料或信號。在一些情況中，輸出840可為經由(若干)周邊組件820與器件805介接或可由輸入/輸出控制器組件825管理之一周邊設備。 記憶體控制器140-b、器件805及記憶體陣列100-b之組件可由經設計以實施其功能之電路組成。此可包含經組態以實施本文所描述之功能之各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。 圖9展示繪示根據本發明之各種實施例之形成具有熱絕緣之一三維記憶體陣列之一方法900的一流程圖。形成方法可包含參考圖2至圖6所描述之方法。例如，材料或組件可通過材料沈積及移除之各種組合形成。在一些情況中，材料形成或移除可包含未明確列舉或描述之一或多個光微影步驟。 在區塊905中，方法可包含形成包括一組導電層之一堆疊，其中該組導電層之各導電層由一熱絕緣區域自該組導電層之一毗鄰導電層分離，如參考圖1至圖6所描述。 在區塊910中，方法可包含在各熱絕緣區域內形成一組絕緣層，其中該組絕緣層包括含電絕緣材料之至少兩個層，如參考圖1至圖6所描述。在一些情況中，方法可包含：形成包括一第一材料之一第一電絕緣層；及形成定位於該第一電絕緣層之頂部上之一第二電絕緣層，其中該第二電絕緣層包括不同於該第一材料之一第二材料。在其他情況中，方法可包含：根據一第一組形成參數形成一第一電絕緣層；及根據不同於該第一組形成參數之一第二組形成參數形成一第二電絕緣層，其中該第一絕緣層及該第二絕緣層包括一相同材料。 在一些實例中，區塊910中之方法可包含：形成包括一第一材料之一第一電絕緣層；形成定位於該第一電絕緣層之頂部上之一第二層，其中該第二層包括不同於該第一材料之一第二材料；及形成定位於該第二層之頂部上之一第三層，其中該第一層及該第三層包括一相同材料。在一些情況中，該第一材料及該第三材料可不同。在一些例項中，該第二材料包括一金屬、一金屬合金、碳或包括矽及氮之一化合物之至少一者。 在區塊915中，方法可包含通過該堆疊形成一通孔，其中該通孔之至少一部分通過該組導電層之各導電層，如參考圖1至圖6所描述。 在區塊920中，方法可包含在該組導電層之至少一導電層中形成一凹槽，其中該凹槽毗鄰該通孔，如參考圖1至圖6所描述。 在區塊925中，方法可包含在該凹槽內形成一記憶體元件，如參考圖1至圖6所描述。在一些情況中，該記憶體元件可為硫屬化物材料或一相變材料。 方法亦可包含：在該通孔之一表面上形成一第一導電元件，其中該第一導電元件耦合至該記憶體元件；在該通孔中之該第一導電元件之一表面上形成一選擇組件，其中該選擇組件耦合至該第一導電元件；及形成一第二導電元件，其中該第二導電元件填充該通孔之一其餘部分且耦合至該選擇組件。在一些實例中，導電元件、導電層或電極可各包括鎢、氮化鎢、鋁、鈦、氮化鈦、矽、經摻雜多晶矽或碳或其等之任何組合之一者。 在另一實施例中，方法可包含：在該記憶體元件上形成一緩衝材料，其中該緩衝材料及該記憶體元件兩者於該凹槽內；在該通孔之一表面上形成一選擇組件，其中該選擇組件耦合至該緩衝材料且該緩衝材料使該選擇組件及該記憶體元件分離；及形成一導電元件，其中該導電元件填充該通孔之一其餘部分且耦合至該選擇組件。 在又一實施例中，方法可包含：在該通孔中形成一導電元件，其中該導電元件填充該通孔之一整體且耦合至該記憶體元件；及使一選擇組件形成於該導電元件之一端處且耦合至該導電元件。在一些情況中，該選擇組件包括一二極體、一雙極接面器件、一雙向臨限選擇器、一場效應電晶體或硫屬化物材料之一者。 因此，方法900可為形成具有熱絕緣之一3D記憶體陣列之方法。應注意方法900描述可能實施方案，且操作及步驟可重新配置或以其他方式修改使得其他實施方案係可行的。 本文之描述提供實例，且不受限於申請專利範圍所闡述之範疇、應用性或實例。可在不會背離本發明之範疇之情況下對所討論之元件之功能及配置實行改變。各種實例可視情況省略、取代或添加各種程序或組件。另外，相對於一些實例描述之特徵可在其他實例中組合。 本文所闡述之描述連同附圖描述實例性組態且不代表可實施或在申請專利範圍之範疇內之所有實例。術語「實例」、「例示性」及「實施例」(如本文所使用)意謂「充當一實例、例項或繪示」且不「較佳地」或「優於其他實例」。詳細描述包含為提供所描述之技術之一理解之具體細節。然而，可在無需此等具體細節之情況下實踐此等技術。在一些例項中，熟知結構及器件以方塊圖形式展示以避免使所描述之實例之概念模糊。 在附圖中，類似組件或特徵可具有相同參考標籤。此外，相同類型之各種組件可藉由在參考標籤之後接著一短劃及區別於類似組件之一第二標籤以區別。不考慮第二參考標籤，當第一參考標籤用於說明書中時，描述可應用於具有相同第一參考標籤之類似組件之任一者。 如本文所使用，「耦合至」指示實質上彼此接觸之組件。在一些情況中，兩個組件可耦合，即使一第三材料或組件使其等實體上分離。此第三組件可不實質上更改兩個組件或組件之功能。相反，此第三組件可助於或達成前兩個組件之連接。例如，一些材料可不在沈積於一基板材料上時牢固黏合。薄(例如約數奈米或更小)層(諸如層壓層)可用於兩個材料之間以增強其等之形成或連接。在其他情況中，一第三材料可充當用於化學隔絕兩個組件之一緩衝。 本文使用之術語「層」指稱一幾何結構之一層或片。各層可具有三維(例如高度、寬度及深度)且可覆蓋下方之一表面之一些或全部。例如，一層可為一三維結構，其中兩個維度大於一第三維度(例如一薄膜)。層可包含不同元件、組件及/或材料。在一些情況中，一層可由兩個或兩個以上子層構成。在一些附圖中，為了繪示而描繪一三維層之兩個維度。然而，熟習技術者將認識到層本質上係三維的。 如本文所使用，術語「實質上」意謂經修改之特性(例如由術語「實質上」修飾之一動詞或形容詞)不需要係絕對的但係足夠接近以達成特性之優點。 如本文所使用，術語「電極」可指稱一電導體，且在一些情況中，可採用為至一記憶體陣列之一記憶體單元或其他組件之一電接點。一電極可包含在記憶體陣列100之元件或組件之間提供一導電路徑之一跡線、金屬線、導線、導電層或其類似者。 如本文所使用，術語「光微影」可指稱使用光阻劑材料圖案化及使用電磁輻射曝光此等材料之程序。例如，一光阻劑材料可藉由在一基底材料上旋塗光阻劑而形成於該基底材料上。可藉由使光阻劑曝光於輻射而在光阻劑中產生一圖案。該圖案可由(例如)空間劃界輻射曝光光阻劑之位置之一光罩界定。接著，可藉由(例如)化學處理移除曝光光阻劑區域，留下所要圖案。在一些情況中，曝光區域可保持而未曝光區域可移除。 術語「電子通訊」指稱支援組件之間的電子流之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。呈電子通訊之組件(例如在一帶電電路中)可主動交換電子或信號或(例如在一斷電電路中)可不主動交換電子或信號但可經組態且可操作以在使一電路帶電之後交換電子或信號。舉實例而言，經由一開關(例如一電晶體)實體連接之兩個組件呈電子通訊，不管開關之狀態如何(即打開或閉合)。 可使用多種不同技術及技巧之任何者表示本文描述之資訊及信號。例如，貫穿上述描述可參考之資料、指令、命令、資訊、信號、位元、符號及碼片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示。一些圖式可繪示信號作為一單一信號；然而，一般技術者應理解信號可表示信號之一匯流排，其中該匯流排可具有多種位元寬度。 本文討論之器件(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。基板或基板之子區域之導電性可通過使用各種化學種類(包含(但不限於)磷、硼或砷)摻雜而控制。摻雜可在基板藉由離子植入或藉由任何其他摻雜方法之初始形成或生長期間執行。一基板之一部分或切片含有一記憶體陣列，或電路可指稱一晶粒。 硫屬化物材料可為包含元素硫(S)、硒(Se)及碲(Te)之至少一者之材料或合金。本文討論之相變材料可為硫屬化物材料。硫屬化物材料及合金可包含(但不限於)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。帶連字符之化學組合物標記(如本文所使用)指示包含於一特定化合物或合金中之元素且意欲表示涉及所指示之元素之所有化學計量。例如，Ge-Te可包含Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二進位金屬氧化物材料或包含兩個或兩個以上金屬(例如過渡金屬、鹼土金屬及/或稀土金屬)之混合原子價氧化物。實施例不受限於一特定可變電阻材料或與記憶體單元之記憶體元件相關聯之材料。例如，可變電阻材料之其他實例可用以形成記憶體元件且可尤其包含硫屬化物材料、龐磁阻材料或基於聚合物之材料。 本文討論之電晶體可表示一場效應電晶體(FET)且包括含一源極、汲極及閘極之一三端器件。端子可透過導電材料(例如金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重度摻雜(例如退化)半導體區域。源極及汲極可由一輕度摻雜半導體區域或通道分離。若通道係n型(即多數載子係電子)，則FET可指稱一n型FET。同樣地，若通道係p型(即多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物覆蓋。通道導電性可藉由施加一電壓至閘極而控制。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變得導電。一電晶體可在大於或等於該電晶體之臨限電壓之一電壓施加於電晶體閘極時「接通」或「啟動」。電晶體可在小於電晶體之臨限電壓之一電壓施加於電晶體閘極時「切斷」或「關閉」。 連同本文之揭示內容描述之各種繪示性區塊、組件及模組可使用經設計以執行本文所描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯器件、離散閘極或電晶體邏輯、離散硬體組件或其等之任何組合實施或執行。一通用處理器可為一微處理器，但在替代方案中，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算器件之一組合(例如一DSP或一微處理器、多個微處理器、結合一DSP心之一或多個微處理器或任何其他此組態之一組合)。 本文所描述之功能可在硬體、由一處理器執行之軟體、韌體或其等之任何組合中實施。若在由一處理器執行之軟體中實施，則功能可作為一電腦可讀媒體上一或多個指令或碼儲存或傳輸。其他實例及實施方案在本發明及隨附申請專利範圍之範疇內。例如，歸因於軟體之本質，上文所描述之功能可使用由一處理器執行之軟體、硬體、韌體、硬連線或此等之任何者之組合實施。實施功能之特徵亦可實體地位於各種位置處，包含經分佈使得功能之部分在不同實體位置處實施。另外，如本文(包含申請專利範圍中)所使用，如品項之一列表(例如由諸如「…之至少一者」或「…之一或多者」)之一片語開始的品項之一列表)中所使用之「或」指示一包含列表使得(例如) A、B或C之至少一者之一列表意謂A或B或C或AB或AC或BC或ABC (即A及B及C)。 電腦可讀媒體包含非暫時電腦儲存媒體及通信媒體(包含促進將一電腦程式自一位置轉移至另一位置之任何媒體)兩者。一非暫時儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。舉實例而言(且非限制地)，非暫時電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存體、磁碟儲存體或其他磁性儲存器件或可用於以指令或資料結構之形式攜帶或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時媒體。 另外，任何連接係適當地指稱之一電腦可讀媒體。例如，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則該同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包含於媒體之定義中。磁碟及光碟(如本文所使用)包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地再製資料，而光碟使用雷射光學地再製資料。上文之組合亦包含於電腦可讀媒體之範疇內。 提供本文之描述以使熟習技術者能夠製造或使用本發明。熟習技術者將易於明白本發明之各種修改，且本文所界定之一般原理可在不會背離本發明之範疇之情況下應用於其他變型。因此，本發明不受限於本文所描述之實例及設計但符合與本文所揭示之原理及新穎特徵一致之最廣泛範疇。
100‧‧‧記憶體陣列
100-a‧‧‧記憶體陣列
100-b‧‧‧記憶體陣列
105‧‧‧記憶體單元
105-a‧‧‧記憶體單元
105-b‧‧‧記憶體單元/記憶體元件
105-c‧‧‧記憶體單元/記憶體元件
105-d‧‧‧記憶體單元/記憶體元件
105-e‧‧‧記憶體單元/記憶體元件
105-f‧‧‧記憶體單元/記憶體元件
105-g‧‧‧記憶體單元
105-h‧‧‧記憶體單元
110‧‧‧字線
110-a‧‧‧字線
110-b‧‧‧字線
110-c‧‧‧字線
110-d‧‧‧字線
110-e‧‧‧字線
110-f‧‧‧字線
110-g‧‧‧字線
115‧‧‧位元線
115-a‧‧‧位元線
115-b‧‧‧位元線
120‧‧‧列解碼器
125‧‧‧感測組件
125-a‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸入/輸出
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
140-b‧‧‧記憶體控制器
145‧‧‧記憶體單元堆疊
145-a‧‧‧記憶體單元堆疊
200‧‧‧記憶體陣列
205‧‧‧絕緣層
210‧‧‧通孔
210-a‧‧‧通孔
210-b‧‧‧通孔
210-c‧‧‧通孔
210-d‧‧‧通孔
215‧‧‧基板
220‧‧‧電極
220-a‧‧‧電極
220-b‧‧‧電極
220-c‧‧‧電極
220-d‧‧‧電極
300‧‧‧記憶體陣列
310‧‧‧絕緣子層
310-a‧‧‧絕緣子層
310-b‧‧‧絕緣子層
310-c‧‧‧絕緣子層
310-d‧‧‧絕緣子層
310-e‧‧‧絕緣子層
315‧‧‧層/第一層
320‧‧‧層/第二層
325‧‧‧層/第三層
400‧‧‧記憶體陣列
405‧‧‧緩衝材料
405-a‧‧‧緩衝材料
410‧‧‧選擇組件
410-a‧‧‧選擇組件
410-b‧‧‧選擇組件
500‧‧‧記憶體陣列
600‧‧‧記憶體陣列
700‧‧‧方塊圖
710‧‧‧偏壓組件
715‧‧‧時序組件
725‧‧‧鎖存器
800‧‧‧系統
805‧‧‧器件
810‧‧‧處理器
815‧‧‧基本輸入/輸出系統(BIOS)組件
820‧‧‧周邊組件
825‧‧‧輸入/輸出控制器組件
830‧‧‧匯流排
835‧‧‧輸入
840‧‧‧輸出
900‧‧‧方法
905‧‧‧區塊
910‧‧‧區塊
915‧‧‧區塊
920‧‧‧區塊
925‧‧‧區塊
本文之揭示內容指稱且包含以下圖： 圖1繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列； 圖2繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列； 圖3繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列； 圖4繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的具有一選擇組件之一實例性記憶體陣列； 圖5繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的具有一選擇組件之一實例性記憶體陣列； 圖6繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的具有一選擇組件之一實例性記憶體陣列； 圖7繪示根據本發明之各種實施例之支援用於三維記憶體陣列之熱絕緣的一實例性記憶體陣列； 圖8繪示根據本發明之各種實施例之一系統，其包含支援熱絕緣之一記憶體陣列；及 圖9係繪示根據本發明之各種實施例之用於形成具有熱絕緣之一三維記憶體陣列之一方法的一流程圖。
105-b‧‧‧記憶體單元/記憶體元件
105-c‧‧‧記憶體單元/記憶體元件
110-b‧‧‧字線
110-c‧‧‧字線
210-a‧‧‧通孔
220-a‧‧‧電極
300‧‧‧記憶體陣列
310‧‧‧絕緣子層
310-a‧‧‧絕緣子層
310-b‧‧‧絕緣子層
315‧‧‧層/第一層
320‧‧‧層/第二層
325‧‧‧層/第三層

Claims (25)

  1. 一種三維記憶體陣列，其包括： 一第一層，其包括耦合至一第一電極之一第一記憶體元件； 一第二層，其包括耦合至一第二電極之一第二記憶體元件； 一第三層，其包括至少兩個子層之一堆疊，該第三層定位於該第一層與該第二層之間，其該第一層、該第二層及該第三層各實質上彼此平行；及 一第三電極，其耦合至該第一記憶體元件及該第二記憶體元件，其中該第三電極實質上垂直於該第一層、該第二層及該第三層。
  2. 如請求項1之三維記憶體陣列，其中至少兩個子層之該堆疊包括電絕緣體及熱絕緣體。
  3. 如請求項1之三維記憶體陣列，其中至少兩個子層之該堆疊包括氧化物材料。
  4. 如請求項1之三維記憶體陣列，其中至少兩個子層之該堆疊包括具有彼此不同之一組合物或化學計量之材料。
  5. 如請求項1之三維記憶體陣列，其中該第三層進一步包括： 一第三子層，其定位於該第一子層與該第二子層之間。
  6. 如請求項5之三維記憶體陣列，其中該第三子層係一熱導體。
  7. 如請求項5之三維記憶體陣列，其中該第三子層包括一金屬、碳或包括矽及氮之一化合物之至少一者。
  8. 如請求項1之三維記憶體陣列，其中該第一電極、該第二電極及該第三電極各包括鎢、氮化鎢、鋁、鈦、氮化鈦、矽、經摻雜多晶矽或碳或其等之任何組合之至少一者。
  9. 如請求項1之三維記憶體陣列，其進一步包括： 一選擇組件，其耦合至該第三電極；及 一導線，其耦合至該選擇組件，其中該選擇組件使該導線自該第三電極分離。
  10. 如請求項9之三維記憶體陣列，其中該選擇組件包括一二極體、一雙極接面器件、一雙向臨限選擇器、一場效應電晶體或硫屬化物材料。
  11. 如請求項1之三維記憶體陣列，其中該第一記憶體元件及該第二記憶體元件各包括硫屬化物材料。
  12. 如請求項1之三維記憶體陣列，其中該第一記憶體元件及該第二記憶體元件各包括具有一可程式化電阻率之一材料。
  13. 如請求項1之三維記憶體陣列，其中該第一記憶體元件及該第二記憶體元件與該第三電極同軸。
  14. 一種三維記憶體陣列，其包括： 一第一層，其包括一第一記憶體單元及一第一電極，其中該第一記憶體單元包括硫屬化物材料且耦合至該第一電極； 一第二層，其包括一第二記憶體單元及一第二電極，其中該第二記憶體單元包括該硫屬化物材料且耦合至該第二電極，且其中該第二層實質上平行於該第一層； 複數個絕緣層，其等定位於該第一層與該第二層之間，其中該複數個絕緣層實質上平行於該第一層及該第二層，且其中該複數個層之一第一絕緣層及一第二絕緣層各包括一電絕緣體； 一第三電極，其定位為實質上垂直於該第一層及該第二層，其中該第三電極毗鄰該第一記憶體單元及該第二記憶體單元；及 一選擇組件，其耦合至該第三電極。
  15. 如請求項14之三維記憶體陣列，其中該硫屬化物材料包括一相變材料。
  16. 如請求項14之三維記憶體陣列，其中該複數個絕緣層包括三個或三個以上絕緣層。
  17. 一種形成一三維記憶體陣列之方法，其包括： 形成包括一組導電層之一堆疊，其中該組導電層之各導電層由一熱絕緣區域自該組導電層之一毗鄰導電層分離； 在各熱絕緣區域內形成一組絕緣層，其中該組絕緣層包括含電絕緣材料之至少兩個層； 通過該堆疊形成一通孔，其中該通孔之至少一部分通過該組導電層之各導電層； 在該組導電層之至少一導電層中形成一凹槽，其中該凹槽毗鄰該通孔；及 在該凹槽內形成一記憶體元件。
  18. 如請求項17之方法，其中在各熱絕緣區域內形成該組絕緣層包括： 形成包括一第一材料之一第一電絕緣層；及 形成定位於該第一電絕緣層之頂部上之一第二電絕緣層，其中該第二電絕緣層包括不同於該第一材料之一第二材料。
  19. 如請求項17之方法，其中在各熱絕緣區域內形成該組絕緣層包括： 根據一第一組形成參數形成一第一電絕緣層；及 根據不同於該第一組形成參數之一第二組形成參數形成一第二電絕緣層，其中該第一電絕緣層及該第二電絕緣層包括一相同材料。
  20. 如請求項17之方法，其中在各熱絕緣區域內形成該組絕緣層包括： 形成包括一第一材料之一第一電絕緣層； 形成定位於該第一電絕緣層之頂部上之一第二層，其中該第二層包括不同於該第一材料之一第二材料；及 形成定位於該第二層之頂部上之一第三層，其中該第一層及該第三層包括一相同材料。
  21. 如請求項20之方法，其中該第二材料包括一金屬、一金屬合金、碳或包括矽及氮之一化合物之至少一者。
  22. 如請求項17之方法，其中形成該堆疊、該組絕緣層及該記憶體元件包括： 使用化學氣相沈積、金屬有機化學氣相沈積、物理氣相沈積或原子層沈積之一者沈積材料。
  23. 如請求項17之方法，其進一步包括： 在該通孔之一表面上形成一第一導電元件，其中該第一導電元件耦合至該記憶體元件； 在該通孔中之該第一導電元件之一表面上形成一選擇組件，其中該選擇組件耦合至該第一導電元件；及 形成一第二導電元件，其中該第二導電元件填充該通孔之一其餘部分且耦合至該選擇組件。
  24. 如請求項17之方法，其進一步包括： 在該記憶體元件上形成一緩衝材料，其中該緩衝材料及該記憶體元件兩者形成於該凹槽內； 在該通孔之一表面上形成一選擇組件，其中該選擇組件耦合至該緩衝材料且該緩衝材料使該選擇組件及該記憶體元件分離；及 形成一導電元件，其中該導電元件填充該通孔之一其餘部分且耦合至該選擇組件。
  25. 如請求項17之方法，其進一步包括： 在該通孔中形成一導電元件，其中該導電元件填充該通孔之一整體且耦合至該記憶體元件；及 使一選擇組件形成於該導電元件之一端處且耦合至該導電元件，其中該選擇組件包括一二極體、一雙極接面器件、一雙向臨限選擇器、一場效應電晶體或硫屬化物材料之一者。
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