TWI763258B - 三維記憶體裝置及其製造方法 - Google Patents

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Abstract

一種三維記憶體裝置包括：位於基底之上的第一介電層、 位於第一介電層之上的字元線、位於字元線之上的第二介電層、延伸穿過第二介電層及第一介電層的第一位元線、以及設置於第一位元線與字元線之間的資料儲存條，字元線包括第一主層及第一膠層，第一膠層沿著第一主層的底表面、頂表面及第一側壁延伸，資料儲存條沿著字元線的第二側壁延伸。

Description

三維記憶體裝置及其製造方法
本發明的實施例是有關於一種半導體裝置及其製造方法，且特別是關於一種三維記憶體裝置及其製造方法。
在電子應用(例如包括無線電、電視、手機及個人計算裝置)的積體電路中使用半導體記憶體。半導體記憶體包括兩大類別。一個類別是揮發性記憶體，另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保存其所儲存的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM或FRAM)。FeRAM 的優點包括寫入/讀取速度快且尺寸小。
在一些實施例中，一種記憶體裝置的製造方法包括：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層與犧牲層；使用第一導電特徵取代所述犧牲層的被所述第一溝渠暴露出的第一部分；在所述第一溝渠中形成第一資料儲存條及第一半導體條；在形成所述第一資料儲存條及所述第一半導體條之後，在所述多層堆疊中蝕刻第二溝渠；使用第二導電特徵取代所述犧牲層的被所述第二溝渠暴露出的第二部分；以及在所述第二溝渠中形成第二資料儲存條及第二半導體條。
在一些實施例中，一種記憶體裝置包括位於基底之上的第一介電層、位於所述第一介電層之上的字元線、位於所述字元線之上的第二介電層、延伸穿過所述第二介電層及所述第一介電層的第一位元線以及設置於所述第一位元線與所述字元線之間的資料儲存條，所述字元線包括第一主層及第一膠層，所述第一膠層沿著所述第一主層的底表面、頂表面及第一側壁延伸，所述資料儲存條沿著所述字元線的第二側壁延伸。
在一些實施例中，一種記憶體裝置包括第一介電層、第二介電層、字元線、第一資料儲存條及第二資料儲存條。第一介電層位於基底之上，第二介電層位於所述第一介電層之上，字元線位於所述第一介電層與所述第二介電層之間，所述字元線包括第一主層、第二主層及第一膠層，所述第一膠層在側向上設置於 所述第一主層與所述第二主層之間，第一資料儲存條接觸所述第一主層的側壁、所述第一介電層的側壁及所述第二介電層的側壁，第二資料儲存條接觸所述第二主層的側壁、所述第一介電層的側壁及所述第二介電層的側壁。
50:隨機存取記憶體
200L:邏輯區
200M:記憶體區
52:記憶體陣列
54:列解碼器
56:行解碼器
58:記憶體單元
62、112:字元線
62A:最頂部字元線
62B:最底部字元線
64、134:位元線
66、136:源極線
68:薄膜電晶體(TFT)
72、74、118、118A、118B、150、192:介電層
76、132:介電插塞
82:半導體條
84:鐵電條
102:基底
104:多層堆疊
104A、150A:第一介電層
104B、150B:第二介電層
106:第一溝渠
110:第一側壁凹槽
112A:第一導電特徵
112B:第二導電特徵
112AG、112BG:膠層
112AM、112BM:主層
114、114A、114B:鐵電條
116、116A、116B:半導體條
120:第二溝渠
124:第二側壁凹槽
140、170、210:內連線結構
142、172:金屬化圖案
142B、172B:位元線內連線
142S:源極線內連線
144、174:介電材料
146、176:側向內連線
148、178:豎直內連線
150C:第三介電層
160:導電條
180:導通孔
200:半導體裝置
202:半導體基底
204:裝置
206:層間介電(ILD)層
208:接觸插塞
B-B:參考剖面
D1:第一方向/方向
D2:第二方向
D3、D4:深度
H1:總高度/高度
L1、L2、L3、L4、L5:金屬線
M1:金屬化層/底部金屬化層
M2、M3:金屬化層
M4:金屬化層/中間金屬化層
M5:金屬化層/上部金屬化層
S1、S2:分離距離
T1:第一厚度
T2:第二厚度/總厚度
T3、T4:厚度
V1、V2、V3、V4、V5:金屬通孔
Vth:閾值電壓
W1、W2、W3:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的隨機存取記憶體的方塊圖。
圖2A及圖2B是根據一些實施例的記憶體陣列的各種視圖。
圖3A至圖14B是根據一些實施例的在製造記憶體陣列中的中間階段的各種視圖。
圖15A及圖15B是根據一些其他實施例的記憶體陣列的各種視圖。
圖16A及圖16B是根據一些其他實施例的記憶體陣列的各種視圖。
圖17A及圖17B是根據一些其他實施例的記憶體陣列的各種視圖。
圖18A及圖18B是根據一些其他實施例的記憶體陣列的各種視圖。
圖19A至圖21B是根據一些其他實施例的在製造記憶體陣列 中的中間階段的各種視圖。
圖22是根據一些實施例的半導體裝置的剖視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種實施例，藉由多重圖案化製程形成記憶體陣列的字元線，其中在第一圖案化製程中形成記憶體陣列的字元線的第一部分及電晶體的第一子集，以及隨後在第二圖案化製程中形成記憶體陣列的字元線的第二部分及電晶體的第二子集。因此，可在避免特徵在形成期間扭曲(twisting)或塌落(collapsing)的同時改善記憶體陣列的行的高寬比(aspect ratio)。
圖1是根據一些實施例的隨機存取記憶體50的方塊圖。隨機存取記憶體50包括記憶體陣列52、列解碼器54及行解碼器56。記憶體陣列52、列解碼器54及行解碼器56可各自為同一半導體晶粒的部件或可為不同半導體晶粒的部件。舉例而言，記憶體陣列52可為第一半導體晶粒的部件，而列解碼器54及行解碼器56可為第二半導體晶粒的部件。
記憶體陣列52包括記憶體單元58、字元線62及位元線64。記憶體單元58排列成列及行。字元線62及位元線64電性連接至記憶體單元58。字元線62是沿著記憶體單元58的列延伸的導電線。位元線64是沿著記憶體單元58的行延伸的導電線。
列解碼器54可為例如靜態互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)解碼器、偽N型金屬氧化物半導體(pseudo-N type metal oxide semiconductor，NMOS)解碼器等。在操作期間，列解碼器54藉由啟用列的字元線62而在記憶體陣列52的列中選擇期望的記憶體單元58。行解碼器56可為例如靜態CMOS解碼器、偽NMOS 解碼器等，並且可包括寫入驅動器、感測放大器、其組合等。在操作期間，行解碼器56自位於所選擇的列中的記憶體陣列52的行選擇期望的記憶體單元58的位元線64，並且使用位元線64自所選擇的記憶體單元58讀取資料或將資料寫入至所選擇的記憶體單元58。
圖2A及圖2B是根據一些實施例的記憶體陣列52的各種視圖。圖2A是記憶體陣列52的電路圖。圖2B是記憶體陣列52的一部分的三維視圖。
在一些實施例中，記憶體陣列52是快閃記憶體(flash memory)陣列，例如反或快閃記憶體(NOR flash memory)陣列。在一些實施例中，記憶體陣列52是另一類型的非揮發性記憶體陣列，例如磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)陣列、電阻式隨機存取記憶體(resistive random-access memory，RRAM)陣列等。記憶體單元58中的每一者皆是包括薄膜電晶體(thin film transistor，TFT)68的快閃記憶體單元。每一TFT 68的閘極電性連接至相應的字元線62，每一TFT 68的第一源極/汲極區電性連接至相應的位元線64，以及每一TFT 68的第二源極/汲極區電性連接至相應的源極線66(其電性接地)。記憶體陣列52的同一列中的記憶體單元58共享共用字元線62，而記憶體陣列52的同一行中的記憶體單元共享共用位元線64及共用源極線66。
記憶體陣列52包括多條水平排列的導電線(例如字元 線62)，字元線62中的每一者設置於介電層72之間。字元線62在與下面的基底(未在圖2B中示出，但以下針對圖3A至圖14B進行更詳細地論述)的主表面平行的第一方向D1上延伸。字元線62可具有階梯排列形式，使得下部的字元線62較上部的字元線62更長且下部的字元線62在側向上延伸超過上部的字元線62的端點。舉例而言，在圖2B中，示出字元線62的多個堆疊層，其中最頂部字元線62A是最短的線且最底部字元線62B是最長的線。字元線62的相應的長度在朝下面的基底延伸的方向上增大。以此種方式，可自記憶體陣列52上方觸及每一字元線62的一部分，使得導電接觸件可被形成至每一字元線62的被暴露出的部分。
記憶體陣列52更包括多條垂直排列的導電線(例如位元線64及源極線66)。位元線64及源極線66在與第一方向D1及下面的基底的主表面垂直的第二方向D2上延伸。在位元線64及源極線66中的相鄰的位元線64與源極線66之間設置有介電層74且介電層74將所述相鄰的位元線64與源極線66隔離開。每一記憶體單元58的邊界由位元線64及源極線66對與相交的字元線一起界定。在相鄰的位元線64及源極線66對之間設置有介電插塞76且介電插塞76將所述相鄰的位元線64及源極線66對隔離開。儘管圖2A及圖2B示出位元線64相對於源極線66的特定佈置，然而應理解，在其他實施例中，可顛倒位元線64及源極線66的佈置。
記憶體陣列52更包括鐵電條(ferroelectric strip)84及 半導體條(semiconductor strip)82。鐵電條84接觸字元線62。半導體條82設置於鐵電條84與介電層74之間。
半導體條82為記憶體單元58的TFT 68提供通道區。舉例而言，當藉由對應的字元線62施加適當的電壓(例如高於對應的TFT 68的相應的閾值電壓(Vth))時，半導體條82的與字元線62相交的區域可使電流能夠自位元線64流動至源極線66(例如在方向D1上)。
鐵電條84是資料儲存層，所述資料儲存層可藉由在鐵電條84兩端施加適當的電壓差分而在兩個不同方向中的一者上被極化。依據鐵電條84的特定區域的極化方向而定，對應的TFT 68的閾值電壓(threshold voltage)會發生變化，並且可儲存數位化值(例如0或1)。舉例而言，當鐵電條84的區域具有第一電性極化方向時，所述對應的TFT 68可具有相對低的閾值電壓，並且當鐵電條84的區域具有第二電性極化方向時，所述對應的TFT 68可具有相對較高的閾值電壓。所述兩個閾值電壓之間的差值可被稱為閾值電壓偏移(threshold voltage shift)。較大的閾值電壓偏移讀取儲存於對應的記憶體單元58中數位化值(digital value)更容易(例如更不容易出現錯誤)。因此，記憶體陣列52亦可被稱為鐵電隨機存取記憶體(FERAM)陣列。
為對特定記憶體單元58執行寫入操作，在鐵電條84的與記憶體單元58對應的區域兩端施加寫入電壓。可例如藉由對與記憶體單元58對應的字元線62、位元線64及源極線66施加適當 的電壓來施加寫入電壓。藉由在鐵電條84的區域兩端施加寫入電壓，可改變鐵電條84的區域的極化方向。因此，所述對應的TFT 68的對應的閾值電壓可自低閾值電壓切換至高閾值電壓(或可自高閾值電壓切換至低閾值電壓)，使得數位化值可被儲存於記憶體單元58中。由於字元線62與位元線64在記憶體陣列52中相交，因此可選擇各別的記憶體單元58並將字元線62及位元線64寫入至所述各別的記憶體單元58。
為對特定記憶體單元58執行讀取操作，對與記憶體單元58對應的字元線62施加讀取電壓(低閾值電壓與高閾值電壓之間的電壓)。依據鐵電條84的對應的區域的極化方向而定，可接通或可不接通記憶體單元58的TFT 68。因此，位元線64可藉由源極線66放電或者可不放電(例如接地)，進而可確定儲存於記憶體單元58中的數位化值。由於字元線62與位元線64在記憶體陣列52中相交，因此可選擇各別的記憶體單元58且自所述各別的記憶體單元58讀取字元線62及位元線64。
圖3A至圖14B是根據一些實施例的在製造記憶體陣列52中的中間階段的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是記憶體陣列52的三維視圖。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是沿著圖13A中 的參考剖面B-B示出的剖視圖。
在圖3A及圖3B中，提供基底102。基底102可為半導體基底(例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等)，所述半導體基底可為經摻雜的(例如使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基底(通常是矽或玻璃基底)上。亦可使用其他基底，例如多層式基底(multilayered substrate)或梯度基底(gradient substrate)。在一些實施例中，基底102的半導體材料可包括：矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)或其組合。基底102可包含介電材料。舉例而言，基底102可為介電基底或可包括位於半導體基底上的介電層。用於介電基底的可接受的介電材料包括：氧化物(例如氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。在一些實施例中，基底102由碳化矽形成。
在基底102之上形成多層堆疊104。多層堆疊104包括交替的第一介電層104A與第二介電層104B。第一介電層104A由第一介電材料形成且第二介電層104B由第二介電材料形成。介電 材料可各自選自基底102的候選介電材料。在所示出的實施例中，多層堆疊104包括五層第一介電層104A及四層第二介電層104B。應理解，多層堆疊104可包括任意數目的第一介電層104A及第二介電層104B。
多層堆疊104將在後續處理中被圖案化。如此一來，第一介電層104A的介電材料及第二介電層104B的介電材料二者相對於基底102的蝕刻具有高蝕刻選擇性。將使用圖案化的第一介電層104A將隨後形成的TFT隔離開。圖案化的第二介電層104B是犧牲層(或虛設層)，所述犧牲層將在後續處理中被移除且被TFT的字元線所取代。如此一來，第二介電層104B的第二介電材料相對於第一介電層104A的第一介電材料的蝕刻亦具有高蝕刻選擇性。在其中基底102由碳化矽形成的實施例中，第一介電層104A可由氧化物(例如氧化矽)形成且第二介電層104B可由氮化物(例如氮化矽)形成。亦可使用相對於彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
可藉由可接受的沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)等)形成多層堆疊104的每一層。每一層的厚度可介於約15奈米至約90奈米的範圍內。在一些實施例中，第一介電層104A被形成為具有與第二介電層104B不同的厚度。舉例而言，第一介電層104A可被形成為具有第一厚度T1，第二介電層104B可被形成為具有第二厚度T2，第二厚度T2大於或小於第一厚度T1約0% 至約100%。多層堆疊104可具有介於約1000奈米至約10000奈米的範圍內的總高度H1。
如以下將更詳細地論述，圖4A至圖11B示出在多層堆疊104中將溝渠圖案化且在溝渠中形成TFT的製程。具體而言，使用多重圖案化製程形成TFT。多重圖案化製程可為雙重圖案化製程、四重圖案化製程等。圖4A至圖11B示出雙重圖案化製程。在雙重圖案化製程中，使用第一蝕刻製程在多層堆疊104中將第一溝渠106(參見圖4A及圖4B)圖案化，並且在第一溝渠106中形成TFT的第一子集的組件。接著，使用第二蝕刻製程在多層堆疊104中將第二溝渠120(參見圖8A及圖8B)圖案化，並且在第二溝渠120中形成TFT的第二子集。使用多重圖案化製程形成TFT使得能夠以低圖案密度執行每一圖案化製程，此可有助於在使得記憶體陣列52能夠具有充足的記憶體單元密度的同時減少缺陷。使用多重圖案化製程形成TFT亦使得多層堆疊104的每一圖案化部分能夠避免具有過大的高寬比，進而改善所得記憶體陣列的結構穩定性。
在圖4A及圖4B中，在多層堆疊104中形成第一溝渠106。在所示出的實施例中，第一溝渠106延伸穿過多層堆疊104並暴露出基底102。在另一實施例中，第一溝渠106延伸穿過多層堆疊104的一些層但並非所有層。可使用可接受的微影技術(photolithography technique)及蝕刻技術(例如使用對多層堆疊104具有選擇性的蝕刻製程(例如以較基底102的材料快的速率蝕 刻第一介電層104A的介電材料及第二介電層104B的介電材料))來形成第一溝渠106。所述蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在其中基底102由碳化矽形成、第一介電層104A由氧化矽形成以及第二介電層104B由氮化矽形成的實施例中，可藉由使用與氫(H2)或氧(O2)氣體混合的氟系氣體(例如C4F6)的乾式蝕刻來形成第一溝渠106。
多層堆疊104的一部分設置於每一第一溝渠106對之間。多層堆疊104的每一部分可具有介於約50奈米至約500奈米的範圍內的寬度W1且具有針對圖3A及圖3B論述的高度H1。此外，多層堆疊104的每一部分間隔開分離距離S1，分離距離S1可介於約50奈米至約200奈米的範圍內。多層堆疊104的每一部分的高寬比(aspect ratio，AR)是高度H1對多層堆疊104的所述部分的最窄特徵的寬度的比例，所述寬度是此處理步驟中的寬度W1。根據一些實施例，在形成第一溝渠106時，多層堆疊104的每一部分的高寬比介於約5至約15的範圍內。形成高寬比小於約5的多層堆疊104的每一部分可能不會使得記憶體陣列52具有充足的記憶體單元密度。形成高寬比大於約15的多層堆疊104的每一部分可能會導致多層堆疊104在後續處理中扭曲或塌落。
在圖5A及圖5B中，擴大第一溝渠106以形成第一側壁凹槽110。具體而言，第二介電層104B的被第一溝渠106暴露出 的側壁的部分相對於第一側壁凹槽110凹陷。儘管第二介電層104B的側壁被示出為豎直的，然而側壁可為凹的或凸的。可藉由可接受的蝕刻製程(例如對第二介電層104B的材料具有選擇性的蝕刻製程(例如以較第一介電層104A及基底102的材料快的速率選擇性地蝕刻第二介電層104B的材料))形成第一側壁凹槽110。所述蝕刻可為各向同性的。在其中基底102由碳化矽形成、第一介電層104A由氧化矽形成、且第二介電層104B由氮化矽形成的實施例中，可藉由使用磷酸(H3PO4)的濕式蝕刻來擴大第一溝渠106。在另一實施例中，可使用對第二介電層104B的材料具有選擇性的乾式蝕刻。
在形成第一側壁凹槽110之後，第一側壁凹槽110具有延伸超過第一介電層104A的側壁的深度D3。在第一側壁凹槽110到達期望的深度D3之後，可使用定時蝕刻製程來停止第一側壁凹槽110的蝕刻。舉例而言，第一側壁凹槽110可具有介於約10奈米至約60奈米的範圍內的深度D3。形成第一側壁凹槽110會減小第二介電層104B的寬度。繼續進行前面的實例，在蝕刻之後，第二介電層104B可具有介於約50奈米至約450奈米的範圍內的寬度W2。如上所述，多層堆疊104的每一部分的高寬比(AR)是高度H1對多層堆疊104的所述部分的最窄特徵的寬度的比例，所述寬度是此處理步驟中的寬度W2。因此，形成第一側壁凹槽110會增大多層堆疊104的每一部分的高寬比。根據一些實施例，在形成第一側壁凹槽110之後，多層堆疊104的每一部分的高寬比保 持於上述範圍(例如約5至約15的範圍)內。因此，仍可達成此種高寬比(如上所述)的優點。
在圖6A及圖6B中，在第一側壁凹槽110中形成第一導電特徵112A，因此完成取代第二介電層104B的第一部分的製程。第一導電特徵112A可各自包括一或多個層(例如膠層、障壁層、擴散層及填充層等)。在一些實施例中，第一導電特徵112A各自包括膠層112AG及主層112AM。每一膠層112AG沿著對應的主層112AM的三個側(例如頂表面、側壁及底表面)延伸。膠層112AG由第一導電材料(例如金屬氮化物(例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等))形成。主層112AM可由第二導電材料(例如金屬(例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金等))形成。膠層112AG的材料是對第一介電層104A的材料具有良好黏著性的材料，主層112AM的材料是對膠層112AG的材料具有良好黏著性的材料。在其中第一介電層104A由氧化物(例如氧化矽)形成的實施例中，膠層112AG可由氮化鈦形成且主層112AM可由鎢形成。膠層112AG及主層112AM可各自藉由可接受的沉積製程(例如化學氣相沉積(CVD)、原子層沉積(ALD)等)形成。可執行可接受的蝕刻製程(例如乾式蝕刻(例如反應離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)自第一介電層104A的側壁及基底102的頂表面移除過多材料。所述蝕刻可為非等向性的。第一導電特徵112A中的每一者可具有與第二介電層104B相似的總厚度T2(以上針對圖3A及 圖3B進行論述)且可具有與第一側壁凹槽110的深度D3(以上針對圖5A及5B進行論述)相似的總寬度。每一膠層112AG可具有介於約1奈米至約10奈米的範圍內的厚度T3，每一主層112AM可具有介於約15奈米至約35奈米的範圍內的厚度T4，厚度T4大於厚度T3。
在圖7A及圖7B中，在第一溝渠106中形成TFT膜疊層。具體而言，在第一溝渠106中的每一者中形成兩個鐵電條114A、半導體條116A及介電層118A。在此實施例中，在第一溝渠106中未形成其他層。在另一實施例(以下進行進一步論述)中，在第一溝渠106中形成有附加層。
鐵電條114A是由例如以下可接受的鐵電材料形成的用於儲存數位化值的資料儲存條：氧化鉿鋯(HfZrO)、氧化鋯(ZrO)、摻雜有鑭(La)、矽(Si)、鋁(Al)等的氧化鉿(HfO)、未經摻雜的氧化鉿(HfO)或類似材料。可藉由可接受的沉積製程(例如ALD、CVD、物理氣相沉積(physical vapor deposition，PVD)等)形成鐵電條114A的材料。
半導體條116A由例如以下可接受的半導體材料形成以用於提供TFT的通道區：氧化銦鎵鋅(IGZO)、氧化銦錫(ITO)、氧化銦鎵鋅錫(IGZTO)、氧化鋅(ZnO)、多晶矽、非晶矽等。可藉由可接受的沉積製程(例如ALD、CVD、PVD等)形成半導體條116A的材料。
介電層118A由介電材料形成。可接受的介電材料包 括：氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。可藉由可接受的沉積製程(例如ALD、CVD、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)等)形成介電層118A的材料。
可藉由沉積、蝕刻及平坦化的組合來形成鐵電條114A、半導體條116A及介電層118A。舉例而言，可在多層堆疊104上及第一溝渠106中(例如在第一導電特徵112A的側壁及第一介電層104A的側壁上)共形地沉積鐵電層。接著，可在鐵電層上共形地沉積半導體層。接著，可對半導體層進行非等向性蝕刻，以移除半導體層的水平部分，進而暴露出鐵電層。接著，可在半導體層的剩餘的垂直部分及鐵電層的被暴露出的部分上共形地沉積介電層。接著，對各層使用平坦化製程，以移除多層堆疊104之上的過多材料。平坦化製程可為化學機械研磨(chemical mechanical polish，CMP)、回蝕製程(etch-back process)、其組合等。剩餘在第一溝渠106中的鐵電層的部分、半導體層的部分及介電層的部分分別形成鐵電條114A、半導體條116A及介電層118A。平坦化製程會暴露出多層堆疊104，使得在平坦化製程之後，多層堆疊104的頂表面、鐵電條114A的頂表面、半導體條116A的頂表面及介電層118A的頂表面共面(在製程變化內)。
在圖8A及圖8B中，在多層堆疊104中形成第二溝渠120。在所示出的實施例中，第二溝渠120延伸穿過多層堆疊104 並暴露出基底102。在另一實施例中，第二溝渠120延伸穿過多層堆疊104的一些層但並非所有層。可使用可接受的微影技術及蝕刻技術(例如使用對多層堆疊104具有選擇性的蝕刻製程(例如以較基底102的材料快的速率蝕刻第一介電層104A的介電材料及第二介電層104B的介電材料))來形成第二溝渠120。所述蝕刻可為任何可接受的蝕刻製程，並且在一些實施例中可相似於針對圖4A及圖4B論述的用於形成第一溝渠106的蝕刻。
多層堆疊104的一部分設置於每一第二溝渠120與第一溝渠106之間。多層堆疊104的每一部分可具有介於約50奈米至約500奈米的範圍內的寬度W3且具有針對圖3A及圖3B論述的高度H1。此外，多層堆疊104的每一部分間隔開分離距離S2，分離距離S2可介於約50奈米至約200奈米的範圍內。多層堆疊104的每一部分的高寬比(AR)是高度H1對多層堆疊104的所述部分的最窄特徵的寬度的比例，所述寬度是此處理步驟中的寬度W3。根據一些實施例，在形成第二溝渠120時，多層堆疊104的每一部分的高寬比介於約5至約15的範圍內。形成高寬比小於約5的多層堆疊104的每一部分可能不會使記憶體陣列52具有充足的記憶體單元密度。形成高寬比大於約15的多層堆疊104的每一部分可能會導致多層堆疊104在後續處理中扭曲或塌落。
在圖9A及圖9B中，擴大第二溝渠120以形成第二側壁凹槽124。具體而言，移除第二介電層104B的剩餘部分以形成第二側壁凹槽124。因此，第二側壁凹槽124暴露出第一導電特徵 112A的部分(例如，膠層112AG)。可藉由可接受的蝕刻製程(例如對第二介電層104B的材料具有選擇性的蝕刻製程(例如以較第一介電層104A及基底102的材料快的速率選擇性地蝕刻第二介電層104B的材料))來形成第二側壁凹槽124。所述蝕刻可為任何可接受的蝕刻製程，在一些實施例中可相似於針對圖5A及圖5B論述的用於形成第一側壁凹槽110的蝕刻。在形成第二側壁凹槽124之後，第二側壁凹槽124具有延伸超過第一介電層104A的側壁的深度D4。在一些實施例中，深度D4相似於針對圖5A及圖5B論述的深度D3。在另一實施例中，深度D4不同於(例如大於或小於)針對圖5A及圖5B論述的深度D3。
在圖10A及圖10B中，在第二側壁凹槽124中形成第二導電特徵112B，因此完成取代第二介電層104B的第二部分的製程。第二導電特徵112B可由選自第一導電特徵112A的同一組候選材料的材料形成，並且可使用選自形成第一導電特徵112A的材料的同一組候選方法的方法形成。第一導電特徵112A與第二導電特徵112B可由相同的材料形成或可包含不同的材料。在一些實施例中，第二導電特徵112B各自包括膠層112BG及主層112BM。第二導電特徵112B的膠層112BG及主層112BM可具有分別與第一導電特徵112A的膠層112AG及主層112AM相似的厚度。在一些實施例中，膠層112AG與膠層112BG由相似的材料形成，在此種情形中，膠層112AG與膠層112BG可在形成期間融合於一起，使得膠層112AG與膠層112BG之間不存在可辨識的介面。在另一實施 例(以下進行進一步論述)中，膠層112AG與膠層112BG由不同的材料形成，在此種情形中，膠層112AG與膠層112BG在形成期間可不融合於一起，使得膠層112AG與膠層112BG之間存在可辨識的介面。
應理解，膠層112AG、112BG是可選的，並且膠層112AG、112BG的形成取決於主層112AM、112BM的導電材料。主層112AM、112BM的一些導電材料可具有充足的黏著性，使得可省略膠層112AG、112BG。
第一導電特徵112A及第二導電特徵112B被統稱為記憶體陣列52的字元線112。相鄰的第一導電特徵112A及第二導電特徵112B對彼此進行實體接觸且電性耦合至彼此。因此，每一第一導電特徵112A及第二導電特徵112B對用作單一個字元線112。
在圖11A及圖11B中，在第二溝渠120中形成TFT膜疊層。具體而言，在第二溝渠120中的每一者中形成兩個鐵電條114B、半導體條116B及介電層118B。在此實施例中，在第二溝渠120中未形成其他層。在另一實施例(以下進行進一步論述)中，在第二溝渠120中形成有附加層。
鐵電條114B可由選自鐵電條114A的同一組候選材料的材料形成，並且可使用選自形成鐵電條114A的材料的同一組候選方法的方法形成。鐵電條114A與鐵電條114B可由相同的材料形成或者可包含不同的材料。鐵電條114A及鐵電條114B被統稱為鐵電條114。鐵電條114的厚度可介於約2奈米至約20奈米的範 圍內。
半導體條116B可由選自半導體條116A的同一組候選材料的材料形成，並且可使用選自形成半導體條116A的材料的同一組候選方法的方法形成。半導體條116A與半導體條116B可由相同的材料形成或可包含不同的材料。半導體條116A及半導體條116B被統稱為半導體條116。半導體條116的厚度可介於約2奈米至約20奈米的範圍內。
介電層118B可由選自介電層118A的同一組候選材料的材料形成，並且可使用選自形成介電層118A的材料的同一組候選方法的方法形成。介電層118A與介電層118B可由相同的材料形成或者可包含不同的材料。介電層118A及介電層118B被統稱為介電層118。介電層118的厚度可介於約42奈米至約192奈米的範圍內。介電層118的期望厚度取決於鐵電條114及半導體條116的厚度以及形成第二溝渠120之後的分離距離S2。
可藉由沉積、蝕刻及平坦化的組合來形成鐵電條114B、半導體條116B及介電層118B。舉例而言，可藉由與用於形成鐵電條114A、半導體條116A及介電層118A相似的步驟的組合來形成鐵電條114B、半導體條116B及介電層118B。
在圖12A及圖12B中，穿過介電層118及半導體條116形成介電插塞132。介電插塞132是隔離柱，所述隔離柱將設置於相鄰的TFT之間且將所述相鄰的TFT在實體上及電性地分離開。在所示出的實施例中，介電插塞132不延伸穿過鐵電條114。鐵電 條114的不同區域可單獨地極化，因此即使在相鄰的區域未在實體上及電性地分離開時，鐵電條114仍可用於儲存數值。在另一實施例中，介電插塞132亦被形成為穿過鐵電條114。介電插塞132進一步延伸穿過第一介電層104A及第二介電層104B的任何剩餘部分。
作為形成介電插塞132的實例，可穿過介電層118及半導體條116形成介電插塞132的開口。可使用可接受的微影技術及蝕刻技術形成開口。接著，在開口中形成一或多種介電材料。可接受的介電材料包括：氧化物(例如氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。可藉由可接受的沉積製程(例如ALD、CVD等)形成介電材料。在一些實施例中，在開口中沉積氧化矽或氮化矽。接著，對各層用平坦化製程以移除最頂部介電層104A之上的過多的介電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合等。剩餘的介電材料在開口中形成介電插塞132。
在圖13A及圖13B中，穿過介電層118形成位元線134及源極線136。位元線134及源極線136進一步延伸穿過第一介電層104A及第二介電層104B的任何剩餘部分。位元線134及源極線136充當TFT的源極/汲極區。位元線134與源極線136是成對形成的導電柱，每一半導體條116接觸對應的位元線134及對應的源極線136。每一TFT包括位元線134、源極線136、字元線112 以及半導體條116及鐵電條114的與字元線112相交的區域。每一介電插塞132設置於TFT的位元線134與另一TFT的源極線136之間。換言之，位元線134及源極線136設置於介電插塞132中的每一者的相對側處。因此，每一介電插塞132將相鄰的TFT在實體上及電性地分離開。
作為形成位元線134及源極線136的實例，可穿過介電層118形成位元線134及源極線136的開口。可使用可接受的微影技術及蝕刻技術形成開口。具體而言，在介電插塞132的相對側上形成開口。接著，在開口中形成一或多種導電材料。可接受的導電材料包括金屬，例如鎢、鈷、鋁、鎳、銅、銀、金、其合金等。可藉由可接受的沉積製程(例如ALD或CVD)、可接受的鍍覆製程(例如電鍍或無電鍍覆)等形成導電材料。在一些實施例中，在開口中沉積鎢。接著，對各層使用平坦化製程，以移除最頂部介電層104A之上的過多導電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合等。剩餘的導電材料在開口中形成位元線134及源極線136。在一些實施例中，位元線134及/或源極線136各自包括膠層及位於膠層上的主層。與字元線112相似，膠層的使用取決於主層的導電材料。
在圖14A及圖14B中，在中間結構之上形成內連線結構140。為使例示清晰起見，在圖14A中僅示出內連線結構140的一些特徵。內連線結構140可包括例如位於介電材料144中的金屬化圖案142。介電材料144可包括一或多個介電層，例如一或多個 低介電常數(low-k，LK)介電材料層或超低介電常數(extra low-K，ELK)介電材料層。金屬化圖案142可為形成於所述一或多個介電層中的金屬內連線(例如金屬線及通孔)。可藉由鑲嵌製程(damascene process)(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構140。
內連線結構140的金屬化圖案142電性耦合至位元線134及源極線136。舉例而言，金屬化圖案142包括位元線內連線142B(其電性耦合至位元線134)及源極線內連線142S(其電性耦合至源極線136)。相鄰的位元線134連接至不同的位元線內連線142B，此有助於避免相鄰的位元線134在其共用字元線112被啟用時短路。相似地，相鄰的源極線136連接至不同的源極線內連線142S，此有助於避免相鄰的源極線136在其共用字元線112被啟用時短路。
在此實施例中，位元線134與源極線136以交錯的佈局形成，其中相鄰的位元線134與相鄰的源極線136沿著第一方向D1(參見圖2B)在側向上彼此偏置開。因此，每一字元線112在側向上設置於介電插塞132與位元線134或源極線136中的任一者之間。位元線內連線142B及源極線內連線142S各自沿著第二方向D2(參見圖2B)延伸，例如沿著記憶體陣列52的行延伸。位元線內連線142B沿著記憶體陣列52的行連接至位元線134中的交替的位元線134。源極線內連線142S沿著記憶體陣列52的行連接至源極線136中的交替的源極線136。使位元線134與源極線 136在側向上偏置開消除了對沿著記憶體陣列52的行的側向內連線的需求，因此允許位元線內連線142B及源極線內連線142S是可形成於內連線結構140的最低層級處的豎直的導電段。在另一實施例(在以下進行論述)中，位元線134與源極線136不以交錯的佈局形成，而是在內連線結構140中達成側向內連。
圖15A及圖15B是根據一些其他實施例的記憶體陣列52的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖15A是記憶體陣列52的三維視圖，圖15B是示出與圖13A中的參考剖面B-B相似的剖面的剖視圖。
在此實施例中，省略鐵電條114並使用多個介電層150取代鐵電條114，所述多個介電層150是資料儲存條。具體而言，在基底102上形成有第一介電層150A且第一介電層150A接觸字元線112的側壁。在第一介電層150A上形成有第二介電層150B。在第二介電層150B上形成有第三介電層150C。第一介電層150A、第二介電層150B及第三介電層150C各自由介電材料形成。可接受的介電材料包括：氧化物(例如氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。在一些實施例中，第一介電層150A及第三介電層150C由第一介電材料(例如氧化物(如氧化矽))形成，第二介電層150B由不同的第二介電材料(例如氮化物(如氮化矽))形成。可藉由可接受的沉積製程(例如ALD、 CVD等)形成介電材料。舉例而言，可採用與以上針對鐵電條114論述的方式相似的方式而藉由沉積、蝕刻及平坦化的組合來形成第一介電層150A、第二介電層150B及第三介電層150C。介電層150可使得TFT能夠充當浮置閘極電晶體(floating gate transistor)，進而形成反或快閃陣列。
圖16A及圖16B是根據一些其他實施例的記憶體陣列52的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖16A是記憶體陣列52的三維視圖，圖16B是示出與圖13A中的參考剖面B-B相似的剖面的剖視圖。
在此實施例中，在鐵電條114與半導體條116之間形成有導電條160。形成導電條160有助於在形成半導體條116期間避免或減少層間氧化物在鐵電條114上的形成。避免或減少層間氧化物的形成可增加記憶體陣列52的壽命。
導電條160可由例如釕、鎢、氮化鈦、氮化鉭、鉬等金屬形成。可藉由可接受的沉積製程(例如ALD或CVD)、可接受的鍍覆製程(例如電鍍或無電鍍覆)等形成導電條160的導電材料。導電條160的厚度可介於約1奈米至約20奈米的範圍內。可採用與半導體條116相似的方式形成導電條160，並且可在形成半導體條116期間形成導電條160。介電插塞132可被形成為(或可不被形成為)穿過導電條160。
圖17A及圖17B是根據一些其他實施例的記憶體陣列 52的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖17A是記憶體陣列52的三維視圖，圖17B是示出與圖13A中的參考剖面B-B相似的剖面的剖視圖。
在此實施例中，膠層112AG與膠層112BG由不同的材料形成。舉例而言，膠層112AG可由第一膠材(例如氮化鈦)形成且膠層112BG可由第二膠材(例如氮化鉭)形成。如此一來，膠層112AG與膠層112BG在形成期間不會融合於一起，使得膠層112AG與膠層112BG是彼此分開且相異的。在一些實施例中，膠層112BG可由電阻率低於膠層112AG的材料形成，進而改善字元線112的效能。
圖18A及圖18B是根據一些其他實施例的記憶體陣列52的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖18A是記憶體陣列52的三維視圖，圖18B是沿著圖18A中的參考剖面B-B示出的剖視圖。
在此實施例中，內連線結構140的金屬化圖案142僅包括源極線內連線142S。在基底102的與內連線結構140相對側處形成有另一內連線結構170。可採用與內連線結構140相似的方式形成內連線結構170。內連線結構170可包括例如位於介電材料174中的金屬化圖案172。可穿過基底102及鐵電條114形成導通孔180，以將金屬化圖案172電性耦合至位元線134及/或源極線 136。舉例而言，金屬化圖案172包括位元線內連線172B(其藉由導通孔180電性耦合至源極線136)。
此外，在此實施例中，位元線134及源極線136不以交錯的佈局形成，因此相鄰的位元線134與相鄰的源極線136沿著第一方向D1(參見圖2B)在側向上彼此對準。因此，每一字元線112在側向上設置於一對位元線134或一對源極線136之間。由於位元線134與源極線136不以交錯的佈局形成，因此在內連線結構140中達成對源極線內連線142S的子集的側向內連，以及在內連線結構170中達成對位元線內連線172B的子集的側向內連。舉例而言，源極線內連線142S是形成於內連線結構140的中間層級處的豎直的導電段。在內連線結構140的較源極線內連線142S低的層級處形成有位於源極線內連線142S的第一子集與源極線136之間的側向內連線146。在內連線結構140的較源極線內連線142S低的層級處形成有位於源極線內連線142S的第二子集與源極線136之間的豎直內連線148。類似地，位元線內連線172B是形成於內連線結構170的中間層級處的豎直的導電段。在內連線結構170的較位元線內連線172B低的層級處形成有位於位元線內連線172B的第一子集與位元線134之間的側向內連線176。在內連線結構170的較位元線內連線172B低的層級處形成有位於位元線內連線172B的第二子集與位元線134之間的豎直內連線178。
應理解，在其他實施例中，可顛倒內連線結構140、170的佈局。舉例而言，內連線結構140的金屬化圖案142可包括位 元線內連線且內連線結構170的金屬化圖案172可包括源極線內連線。
圖19A至圖21B是根據一些其他實施例的製造記憶體陣列52中的中間階段的各種視圖。示出記憶體陣列52的一部分。為使例示清晰起見，並未示出一些特徵(例如字元線的階梯排列形式(參見圖2B))。圖19A及圖20A是記憶體陣列52的三維視圖。圖19B及圖20B是沿著圖20A中的參考剖面B-B示出的剖視圖。圖21A及圖21B是記憶體陣列52的一部分的俯視圖。
在圖19A及圖19B中，獲得與針對圖11A及圖11B闡述的結構相似的結構，然而，在此處理步驟中未形成鐵電條114、半導體條116及介電層118。反之，第一溝渠106(參見圖4A及圖4B)及第二溝渠120(參見圖8A及圖8B)各自填充有介電層192。介電層192由介電材料形成。可接受的介電材料包括：氧化物(例如氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似材料或其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。可藉由可接受的沉積製程(例如ALD、CVD等)形成介電材料。在一些實施例中，在第一溝渠106及第二溝渠120中沉積氧化矽。可對各層使用平坦化製程，以移除最頂部介電層104A之上的過多介電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合等。舉例而言，可在填充第一溝渠106之後執行第一平坦化製程以形成介電層192且可在填充第二溝渠120之後執行第二平坦化製程以形成介電層192。
在圖20A及圖20B中，形成延伸穿過介電層192的TFT膜疊層。TFT膜疊層各自包括鐵電條114、半導體條116及介電層118。接著，穿過至少介電層118形成位元線134及源極線136。
可藉由沉積、蝕刻及平坦化的組合形成鐵電條114、半導體條116及介電層118。舉例而言，可穿過介電層192形成開口。可使用可接受的微影技術及蝕刻技術形成開口。可在穿過介電層192的開口中共形地沉積鐵電層。接著，可在鐵電層上共形地沉積半導體層。接著，可對半導體層進行非等向性蝕刻，以移除半導體層的水平部分而暴露出鐵電層。接著，可在半導體層的剩餘的垂直部分及鐵電層的被暴露出的部分上共形地沉積介電層。接著，對各層使用平坦化製程，以移除最頂部介電層104A之上的過多的材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合等。剩餘在穿過介電層192的開口中的鐵電層的部分、半導體層的部分及介電層的部分分別形成鐵電條114、半導體條116及介電層118。平坦化製程會暴露出最頂部介電層104A，使得在平坦化製程之後，最頂部介電層104A的頂表面、鐵電條114的頂表面、半導體條116的頂表面及介電層118的頂表面共面(在製程變化內)。
作為形成位元線134及源極線136的實例，可穿過介電層118形成位元線134及源極線136的開口，亦可選擇性地穿過鐵電條114及半導體條116。可使用可接受的微影技術及蝕刻技術形成開口。具體而言，開口被形成為使得開口與介電層118的剩 餘部分的側相對。在一些實施例中，開口僅延伸穿過介電層118，使得位元線134及源極線136僅取代介電層118的部分(如圖20A及圖21A所示)。在一些實施例中，開口亦延伸穿過鐵電條114及半導體條116，使得位元線134及源極線136亦取代鐵電條114及半導體條116的部分(如圖21B所示)。接著，在開口中形成一或多種導電材料。可接受的導電材料包括金屬，例如鎢、鈷、鋁、鎳、銅、銀、金、其合金等。可藉由可接受的沉積製程(例如ALD或CVD)、可接受的鍍覆製程(例如電鍍或無電鍍覆)等形成導電材料。在一些實施例中，在開口中沉積鎢。接著，對各層使用平坦化製程，以移除最頂部介電層104A之上的過多導電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合等。剩餘的導電材料在開口中形成位元線134及源極線136。接著，可使用與上述技術相似的技術在位元線134及源極線136之上(或之下)形成內連線，使得位元線134及源極線136可分別耦合至位元線內連線及源極線內連線。
在針對圖3A至圖21B闡述的實施例中，記憶體陣列52形成於基底102(例如介電基底)之上。在一些實施例中，記憶體陣列52被形成為獨立裝置(例如記憶體晶粒)的部件，所述獨立裝置藉由裝置封裝與其他裝置(例如邏輯晶粒)整合於一起。在一些實施例中，記憶體陣列52嵌置於另一裝置(例如邏輯晶粒)中。在此種實施例中，可省略基底102或可為下面的層。
圖22是根據一些實施例的半導體裝置200的剖視圖。 為使例示清晰起見，圖22是簡化視圖且省略一些特徵。半導體裝置200包括邏輯區200L及記憶體區200M。在記憶體區200M中形成有記憶體裝置(例如快閃記憶體)且在邏輯區200L中形成有邏輯裝置(例如邏輯電路)。舉例而言，在記憶體區200M中可形成有記憶體陣列52(參見圖1)且在邏輯區200L中可形成有列解碼器54及行解碼器56(參見圖1)。記憶體區200M可設置於邏輯區200L的邊緣處，或者邏輯區200L可環繞記憶體區200M。
邏輯區200L與記憶體區200M形成於同一半導體基底202之上。半導體基底202可為經摻雜的或未經摻雜的矽或者絕緣體上半導體(SOI)基底的主動層。半導體基底202可包含例如以下其他半導體材料：鍺、化合物半導體(包括碳化矽、鎵砷、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。亦可使用其他基底，例如多層式基底或梯度基底。
在半導體基底202的主動表面處形成有裝置204。裝置204可為主動裝置或被動裝置。舉例而言，電氣組件可為藉由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器等。對裝置204進行內連以形成半導體裝置200的記憶體裝置及邏輯裝置。
在半導體基底202上形成有一或多個層間介電(inter-layer dielectric，ILD)層206，並且形成有電性連接至裝置204的導電特徵(例如接觸插塞208)。ILD層206可由例如以 下任何合適的介電材料形成：氮化物(例如氮化矽)、氧化物(例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)等)或類似材料。可藉由任何可接受的沉積製程(例如旋轉塗佈(spin coating)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、類似製程或其組合)形成ILD層。可藉由任何合適的製程(例如沉積、鑲嵌(如單鑲嵌、雙鑲嵌等)、類似製程或其組合)形成ILD層中的導電特徵。
在半導體基底202之上形成有內連線結構210。內連線結構210對裝置204進行內連，以在邏輯區200L及記憶體區200M中的每一者中形成積體電路。內連線結構210包括多個金屬化層M1至M5。儘管示出五個金屬化層，但應理解，可包括更多或更少的金屬化層。金屬化層M1至M5中的每一者包括位於介電層中的金屬化圖案。金屬化圖案電性耦合至半導體基底202的裝置204且分別包括形成於一或多個金屬間介電(inter-metal dielectric，IMD)層中的金屬線L1至L5及金屬通孔V1至V5。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構210。在一些實施例中，接觸插塞208亦是金屬化圖案的部件，例如最下層的金屬通孔V1的部件。
記憶體陣列52形成於內連線結構210中。記憶體陣列52可形成於金屬化層M1至M5中的任一者中且被示出為形成於中間金屬化層M4中，但記憶體陣列52亦可形成於底部金屬化層 M1或上部金屬化層M5中。記憶體陣列52電性連接至裝置204。舉例而言，上覆在記憶體陣列52上的金屬化層(例如金屬化層M5)可含有電性連接至記憶體陣列52的TFT及裝置204的源極線內連線及位元線內連線。
在一些實施例中，可藉由首先形成位於記憶體陣列52之下的層(例如金屬化層M1至M3)來形成內連線結構210。接著，可在金屬化層M3上形成記憶體陣列52，金屬化層M3的IMD充當基底102(參見圖3)。在形成記憶體陣列52之後，可例如藉由以下方式形成金屬化層M4的其餘部分：沉積金屬化層M4的IMD並將金屬化層M4的IMD平坦化，接著，形成金屬線L4及金屬通孔V4。接著，可形成上覆在記憶體陣列52上的層(例如金屬化層M5)。
實施例可達成各種優點。藉由多重圖案化製程形成字元線112使得能夠使用低圖案密度的不同圖案來將多層堆疊104圖案化。因此，字元線112可被形成為多個部分(例如第一導電特徵112A及第二導電特徵112B)，並且可在形成字元線112的每一部分期間避免多層堆疊104的扭曲或塌落。
在實施例中，一種方法包括：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層與犧牲層；使用第一導電特徵取代所述犧牲層的被所述第一溝渠暴露出的第一部分；在所述第一溝渠中形成第一資料儲存條及第一半導體條；在形成所述第一資料儲存條及所述第一半導體條之後，在所述多層堆疊中蝕刻 第二溝渠；使用第二導電特徵取代所述犧牲層的被所述第二溝渠暴露出的第二部分；以及在所述第二溝渠中形成第二資料儲存條及第二半導體條。
在一些實施例中，所述方法更包括：在所述第一溝渠中沉積第一介電層，所述第一半導體條設置於所述第一介電層與所述第一資料儲存條之間；以及在所述第二溝渠中沉積第二介電層，所述第二半導體條設置於所述第二介電層與所述第二資料儲存條之間。在一些實施例中，所述方法更包括：形成第一介電插塞及第二介電插塞，所述第一介電插塞延伸穿過所述第一介電層及所述第一半導體條，所述第二介電插塞延伸穿過所述第二介電層及所述第二半導體條；形成第一位元線及第二位元線，所述第一位元線延伸穿過所述第一介電層，所述第二位元線延伸穿過所述第二介電層；以及形成第一源極線及第二源極線，所述第一源極線延伸穿過所述第一介電層，所述第二源極線延伸穿過所述第二介電層，所述第一介電插塞設置於所述第一源極線與所述第一位元線之間，所述第二介電插塞設置於所述第二源極線與所述第二位元線之間。在所述方法的一些實施例中，所述第一資料儲存條接觸所述第一導電特徵中的每一者，所述第二資料儲存條接觸所述第二導電特徵中的每一者。在一些實施例中，所述方法更包括：在所述第一溝渠中沉積第一導電條，所述第一資料儲存條設置於所述第一導電條與所述第一導電特徵中的每一者之間；以及在所述第二溝渠中沉積第二導電條，所述第二資料儲存條設置於 所述第二導電條與所述第二導電特徵中的每一者之間。在所述方法的一些實施例中，所述第一資料儲存條是第一鐵電條且所述第二資料儲存條是第二鐵電條。在所述方法的一些實施例中，所述第一資料儲存條是第一多個介電層且所述第二資料儲存條是第二多個介電層。在所述方法的一些實施例中，所述第一溝渠是在所述多層堆疊中蝕刻的多個第一溝渠中的一者，位於所述第一溝渠之間的所述多層堆疊的部分具有第一高寬比，所述第一高寬比中的每一者介於5至15的範圍內。在所述方法的一些實施例中，使用所述第一導電特徵取代所述犧牲層的所述第一部分包括：移除所述犧牲層的所述第一部分，以在所述第一溝渠中形成第一側壁凹槽；在所述第一側壁凹槽中沉積第一膠層；以及在所述第一側壁凹槽中沉積第一主層，所述第一膠層中的每一者沿著所述第一主層中的相應一者的三個側延伸。在所述方法的一些實施例中，使用所述第二導電特徵取代所述犧牲層的所述第二部分包括：移除所述犧牲層的所述第二部分，以在所述第二溝渠中形成第二側壁凹槽；在所述第二側壁凹槽中沉積第二膠層；以及在所述第二側壁凹槽中沉積第二主層，所述第二膠層中的每一者沿著所述第二主層中的相應一者的三個側延伸。在所述方法的一些實施例中，所述第一膠層與所述第二膠層由相同的導電材料形成，所述第一膠層與所述第二膠層融合於一起。在所述方法的一些實施例中，所述第一膠層與所述第二膠層由不同的導電材料形成，並且所述第一膠層與所述第二膠層是分開且相異的。
在實施例中，一種裝置包括：第一介電層，位於基底之上；字元線，位於所述第一介電層之上，所述字元線包括第一主層及第一膠層，所述第一膠層沿著所述第一主層的底表面、頂表面及第一側壁延伸；第二介電層，位於所述字元線之上；第一位元線，延伸穿過所述第二介電層及所述第一介電層；以及資料儲存條，設置於所述第一位元線與所述字元線之間，所述資料儲存條沿著所述字元線的第二側壁延伸。
在所述裝置的一些實施例中，所述字元線更包括第二主層，所述第一膠層沿著所述第二主層的底表面、頂表面及側壁延伸。在所述裝置的一些實施例中，所述字元線更包括第二主層及第二膠層，所述第二膠層沿著所述第二主層的底表面、頂表面及側壁延伸，所述第二膠層與所述第一膠層包含不同的導電材料。在所述裝置的一些實施例中，所述第一膠層具有介於1奈米至10奈米的範圍內的厚度，所述第一主層具有介於15奈米至35奈米的範圍內的厚度，所述字元線具有介於15奈米至70奈米的範圍內的總厚度，並且所述字元線具有介於10奈米至60奈米的範圍內的總寬度。在一些實施例中，所述裝置更包括：介電插塞，延伸穿過所述第二介電層及所述第一介電層，所述字元線設置於所述介電插塞與所述第一位元線之間；以及內連線結構，位於所述第二介電層之上，所述內連線結構包括在所述介電插塞及所述第一位元線之上延伸的位元線內連線，所述位元線內連線在實體上及電性地耦合至所述第一位元線。在一些實施例中，所述裝置更 包括：第二位元線，延伸穿過所述第二介電層及所述第一介電層，所述字元線設置於所述第一位元線與所述第二位元線之間；以及內連線結構，位於所述第二介電層之上，所述內連線結構包括：第一位元線內連線，在所述第一位元線及所述第二位元線之上延伸；豎直內連線，將所述第一位元線內連線連接至所述第一位元線；第二位元線內連線，在側向上與所述第一位元線及所述第二位元線偏置開；以及側向內連線，將所述第二位元線內連線連接至所述第二位元線。
在實施例中，一種裝置包括：第一介電層，位於基底之上；第二介電層，位於所述第一介電層之上；字元線，位於所述第一介電層與所述第二介電層之間，所述字元線包括第一主層、第二主層及第一膠層，所述第一膠層在側向上設置於所述第一主層與所述第二主層之間；第一資料儲存條，接觸所述第一主層的側壁、所述第一介電層的側壁及所述第二介電層的側壁；以及第二資料儲存條，接觸所述第二主層的側壁、所述第一介電層的側壁及所述第二介電層的側壁。
在所述裝置的一些實施例中，所述字元線更包括在側向上設置於所述第一膠層與所述第二主層之間的第二膠層，所述第二膠層與所述第一膠層包含不同的導電材料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行 與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
52:記憶體陣列
62:字元線
62A:最頂部字元線
62B:最底部字元線
64:位元線
66:源極線
68:薄膜電晶體(TFT)
72、74:介電層
76:介電插塞
82:半導體條
84:鐵電條
D1:第一方向/方向
D2:第二方向

Claims (10)

  1. 一種製造記憶體裝置的方法，包括：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層與犧牲層；使用第一導電特徵取代所述犧牲層的被所述第一溝渠暴露出的第一部分；在所述第一溝渠中形成第一資料儲存條及第一半導體條；在形成所述第一資料儲存條及所述第一半導體條之後，在所述多層堆疊中蝕刻第二溝渠；使用第二導電特徵取代所述犧牲層的被所述第二溝渠暴露出的第二部分；以及在所述第二溝渠中形成第二資料儲存條及第二半導體條，其中所述第二資料儲存條與所述第二導電特徵直接接觸。
  2. 如請求項1所述製造記憶體裝置的方法，更包括：在所述第一溝渠中沉積第一介電層，所述第一半導體條設置於所述第一介電層與所述第一資料儲存條之間；以及在所述第二溝渠中沉積第二介電層，所述第二半導體條設置於所述第二介電層與所述第二資料儲存條之間。
  3. 如請求項2所述製造記憶體裝置的方法，更包括：形成第一介電插塞及第二介電插塞，所述第一介電插塞延伸穿過所述第一介電層及所述第一半導體條，所述第二介電插塞延伸穿過所述第二介電層及所述第二半導體條； 形成第一位元線及第二位元線，所述第一位元線延伸穿過所述第一介電層，所述第二位元線延伸穿過所述第二介電層；以及形成第一源極線及第二源極線，所述第一源極線延伸穿過所述第一介電層，所述第二源極線延伸穿過所述第二介電層，所述第一介電插塞設置於所述第一源極線與所述第一位元線之間，所述第二介電插塞設置於所述第二源極線與所述第二位元線之間。
  4. 如請求項1所述製造記憶體裝置的方法，其中所述第一溝渠是在所述多層堆疊中蝕刻的多個第一溝渠中的一者，位於所述第一溝渠之間的所述多層堆疊的部分具有第一高寬比，所述第一高寬比中的每一者介於5至15的範圍內。
  5. 如請求項1所述製造記憶體裝置的方法，其中使用所述第一導電特徵取代所述犧牲層的所述第一部分包括：移除所述犧牲層的所述第一部分，以在所述第一溝渠中形成第一側壁凹槽；在所述第一側壁凹槽中沉積第一膠層；以及在所述第一側壁凹槽中沉積第一主層，所述第一膠層中的每一者沿著所述第一主層中的相應一者的三個側延伸。
  6. 一種記憶體裝置，包括：第一介電層，位於基底之上；字元線，位於所述第一介電層之上，所述字元線包括第一主層及第一膠層，所述第一膠層沿著所述第一主層的底表面、頂表面及第一側壁延伸； 第二介電層，位於所述字元線之上；第一位元線，延伸穿過所述第二介電層及所述第一介電層；以及資料儲存條，設置於所述第一位元線與所述字元線之間，所述資料儲存條與所述字元線的第二側壁直接接觸，所述字元線的所述第二側壁包括與所述第一主層的所述第一側壁相對的所述第一主層的第二側壁以及所述第一膠層的側壁。
  7. 如請求項6所述的記憶體裝置，其中所述字元線更包括第二主層，所述第一膠層沿著所述第二主層的底表面、頂表面及側壁延伸。
  8. 如請求項6所述的記憶體裝置，更包括：介電插塞，延伸穿過所述第二介電層及所述第一介電層，所述字元線設置於所述介電插塞與所述第一位元線之間；以及內連線結構，位於所述第二介電層之上，所述內連線結構包括在所述介電插塞及所述第一位元線之上延伸的位元線內連線，所述位元線內連線在實體上及電性地耦合至所述第一位元線。
  9. 一種記憶體裝置，包括：第一介電層，位於基底之上；第二介電層，位於所述第一介電層之上；字元線，位於所述第一介電層與所述第二介電層之間，所述字元線包括第一主層、第二主層及第一膠層，所述第一膠層在側向上設置於所述第一主層與所述第二主層之間； 第一資料儲存條，直接接觸所述第一主層的側壁、所述第一膠層的側壁、所述第一介電層的側壁及所述第二介電層的側壁；以及第二資料儲存條，接觸所述第二主層的側壁、所述第一介電層的側壁及所述第二介電層的側壁。
  10. 如請求項9所述的記憶體裝置，其中所述字元線更包括在側向上設置於所述第一膠層與所述第二主層之間的第二膠層，所述第二膠層與所述第一膠層包含不同的導電材料。
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