KR20180118820A - 3차원 메모리 어레이를 위한 단열 - Google Patents

3차원 메모리 어레이를 위한 단열 Download PDF

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Abstract

3차원 메모리 어레이를 위한 방법, 시스템 및 디바이스가 기술된다. 메모리 셀은 상승 온도에 노출될 때 변형될 수 있는데, 이웃 셀의 리드 동작이나 라이트 동작과 관련된 상승 온도를 포함하며, 메모리 셀에 저장된 데이터를 변질시킨다. 이러한 열 방해 효과를 방지하기 위해, 메모리 셀들은 하나 이상의 인터페이스를 포함하는 단열 영역에 의해 서로 분리될 수 있다. 인터페이스는 서로의 위에 상이한 물질을 층 형성화(layering)함에 의해, 또는 형성 동안에 물질의 증착 파라미터를 조절함에 의해 형성될 수 있다. 층은 가령, 평면형 박막 증착 테크닉으로 생성될 수 있다.

Description

3차원 메모리 어레이를 위한 단열
상호 참조
특허에 대한 본 출원은, 본 양수인에게 양도된 2016년 4월 1일에 "Thermal Insulation for Three-Dimensional Memory Arrays" 라는 명칭으로 Fantini에 의해 출원된, 미국 특허 출원 번호 15/088,475에 대한 우선권을 청구한다.
이하는 일반적으로 메모리 디바이스에 관한 것이고, 보다 상세하게는, 3차원 메모리 어레이를 위한 단열에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 디바이스는 2 개의 상태를 가지며, 흔히 논리 "1" 또는 논리 "0"으로 표시된다. 다른 시스템에서는 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 저장된 상태를 리드(read)하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 상태를 라이트(write)하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강자성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 리드 온리 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 및 다른 것을 포함하는 복수의 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 가령, PCM과 같은 비휘발성 메모리는 외부 전력원이 없더라도, 확장된 시간 주기 동안 그들의 저장된 논리 상태를 유지할 수 있다. 가령, DRAM과 같은 휘발성 메모리 디바이스는, 이들이 외부 전력원에 의해 주기적으로 리프레쉬되지 않는 한, 시간이 지남에 따라 그들의 저장된 상태를 잃어버릴 수 있다. 메모리 디바이스를 개선하는 것은, 다른 메트릭(metric) 중에, 메모리 셀 밀도를 증가시키거나, 리드/라이트 속도를 증가시키거나, 신뢰성을 증가시키거나, 데이터 보유율을 증가시키거나, 전력 소비를 감소시키거나, 제조 비용을 줄이는 것을 포함할 수 있다.
PCM은 비휘발성일 수 있고, 다른 메모리 디바이스에 비해, 개선된 리드/라이트 속도와 내구성을 제공할 수 있다. 또한, PCM은 증가된 메모리 셀 밀도를 제공할 수 있다. 예를 들어, 3차원 메모리 어레이는 PCM으로 가능할 수 있다.
일부 메모리 타입은 가령, 메모리 셀을 리드 또는 라이트하는 동작 중에 열을 발생할 수 있다. 예를 들어, PCM 메모리 셀은 리드 또는 라이트 동작 동안에, 높은 온도로 열을 받을 수 있다. 다른 메모리 타입 또는 메모리 셀 동작도 열을 발생할 수 있다. 이러한 열발생은 이웃 메모리 셀의 온도를 증가시킬 수 있고, 이는 어레이의 저장된 데이터를 변질시킬 수 있다. 이러한 열발생은 데이터 저장에 대해 어레이를 신뢰성 없게 만들 수 있거나, 메모리 셀 스페이싱에 제약을 가할 수 있는데, 이는 나중의 단가 절약이나 메모리 어레이 성능의 증가를 방해할 수 있다.
본원의 개시물은 이하의 특징을 말하고 포함한다.
도 1은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는 예시적인 메모리 어레이를 나타내고,
도 2는 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는 예시적인 메모리 어레이를 나타내고,
도 3은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는 예시적인 메모리 어레이를 나타내고,
도 4는 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는, 선택 구성요소를 가진 예시적인 메모리 어레이를 나타내고,
도 5는 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는, 선택 구성요소를 가진 예시적인 메모리 어레이를 나타내고,
도 6은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는, 선택 구성요소를 가진 예시적인 메모리 어레이를 나타내고,
도 7은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는 예시적인 메모리 어레이를 나타내고,
도 8은 본 개시물의 다양한 실시예에 따른 단열을 지원하는 메모리 어레이를 포함하는 시스템을 나타내고, 및
도 9는 본 개시물의 다양한 실시예에 따른 단열을 가진 3차원 메모리 어레이를 형성하기 위한 방법을 나타내는 순서도이다.
어레이의 메모리 셀들 간의 및 이들 중의 열 효과는 메모리 어레이의 성능을 현저히 제한할 수 있다. 그러므로, 어레이의 메모리 셀들 간의 부정적인 열 효과를 줄이는 것은 어레이의 증가된 용량, 신뢰성 및 비용-효율성을 가능하게 할 수 있다.
메모리 어레이의 감소된 제조 비용과 증가된 성능은 평면 기판 상에 서로 인접한 메모리 셀을 형성함에 의해, 증가하는 메모리 셀 밀도에 의존할 수 있다. 3차원(3D) 메모리 어레이는 주어진 평면 기판에 대한 현저하게 증가하는 메모리 셀 밀도, 메모리 어레이 확장에 대한 또 다른 치수를 발생하였다. 이들 3D 아키텍쳐는 또한, 구성요소 크기의 감소 및 증가된 메모리 셀 밀도를 가능하게 할 수 있다. 그러나, 메모리 셀이 함께 더욱 가까이 패킹(packed)됨에 따라, 이들의 동작은 이웃 메모리 셀에 영향을 줄 수 있다.
상 변화 메모리(PCM)를 포함하는 일부 메모리 기술에서, 메모리 셀의 논리 상태 리드 또는 라이트하는 것은 메모리 셀의 가열을 야기할 수 있다. PCM 내의 논리 상태는 메모리 셀의 전기 저항을 제어함에 의해 설정될 수 있다. 이는 고저항 상태를 생성하기 위해, 메모리 셀의 물질을 용융하고, 그리고 나서 냉각하는 것을 포함할 수 있다. 다른 경우에, 메모리 셀은 저 전기 저항 상태를 생성하기 위해, 적당하게 높은 온도로 가열될 수 있다. 그러나, 하나의 메모리 셀을 가열하는 것은 이웃 셀들에 영향을 줄 수 있다. 열이 확산됨에 따라, 이웃 셀(neighboring cell)의 온도가 증가할 수 있다. 이는 이웃 셀의 물질을 변환시켜서, 궁극적으로 저장된 데이터를 변화하거나 변질시킬 수 있다. 이러한 소위 "열 방해(thermal disturb)"는, 셀들이 좀 더 가까이 함께 패킹되기 때문에, 매우 문제가 될 수 있다. 일부 경우에, 열 방해는 메모리 셀 간격의 추가적인 감소를 제한할 수 있다.
그러므로, 본원에서 기술되는 바와 같이, 메모리 셀을 열적으로 절연시키는 메모리 어레이 아키텍쳐가 기술된다. 메모리 셀들은 단열 영역에 의해 분리될 수 있다. 이들 영역은 하나 이상의 인터페이스를 생성하기 위해, 하나 이상의 서브층을 포함할 수 있는데, 이는 영역의 열 저항을 증가시킬 수 있다. 인터페이스는 서로 위에 다양한 물질들을 층 형성화하거나, 증착 동안에 물질의 증착 파라미터를 조절하는 것을 포함하는 여러 방법으로 형성될 수 있다. 일부 실시예에서, 인터페이스는 기판과 실질적으로 평행할 수 있어서, 비용-효율적인 평면 박막 증착 테크닉에 의해 생성될 수 있다.
상기 소개된 특징과 테크닉은 메모리 어레이의 맥락에서 이하에 더욱 기술된다. 그리고 나서, 특정한 예시는 인접한 메모리 셀의 열 방해를 최소화하는 단열층을 가진 3차원 메모리 어레이에 대해 기술된다. 본 개시물의 이들 및 다른 특징들은 3차원 메모리 어레이 내에서 감소된 열 방해와 관련된 장치 다이어그램, 시스템 다이어그램 및 순서도를 참조하여 기술되고, 이에 의해 더욱 설명된다. 본 개시물이 PCM과 관련하여 논의되더라도, 이는 다른 메모리 타입에 적용할 수 있다. 예를 들어, 메모리 셀을 리드 또는 라이트하기 위해, 상승된 온도를 사용하는 다른 메모리 타입이다. 또는, 메모리 디바이스의 동작은 메모리 셀을 방해할 수 있는 열을 생성하는 다른 예시에도 말이다.
도 1은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 예시적인 메모리 어레이(100)를 나타낸다. 또한, 메모리 어레이(100)는 전자 메모리 장치라고도 할 수 있다. 메모리 어레이(100)는 서로 다른 상태를 저장하기 위해 프로그램가능한 메모리 셀(105)를 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1라고 표시된 두 개의 상태를 저장하기 위해 프로그램가능할 수 있다. 어떤 경우에, 메모리 셀(105)은 두 개보다 많은 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 메모리 소자라고 할 수 있고, 변수 및, 논리 상태를 나타내는 구성가능한 전기 저항을 가진 물질을 포함할 수 있다. 예를 들어, 결정질(crystalline) 또는 비정질(amorphous) 원자 컨피규레이션을 가진 물질은 서로 다른 전기 저항을 가질 수 있다. 그러므로, 메모리 셀(105)에 인가된 전압은, 물질이 결정질 상태이거나 비정질 상태인지에 따라 서로 다른 전류를 야기할 수 있고, 결과로 나온 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는데 사용될 수 있다. 어떤 경우에, 메모리 셀(105)은, 서로 다른 논리 상태(즉, 논리 1 또는 논리 0 이외의 다른 상태)일 수 있는 중간 저항을 야기할 수 있는 결정질 영역 및 비정질 영역의 조합을 가질 수 있고, 메모리 셀(105)이 두 개의 서로 다른 논리 상태를 저장하도록 할 수 있다. 이하에서 논의된 바와 같이, 메모리 셀(105)의 논리 상태는 용융을 포함하여 메모리 소자를 가열함에 의해 설정될 수 있다.
메모리 어레이(100)는, 2차원(2D) 메모리 어레이들이 서로의 위에 형성되는 3D 메모리 어레이일 수 있다. 이는, 2D 어레이에 비해 하나의 다이 또는 기판상에 위치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있고, 이는 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나 둘 다 일 수 있다. 도 1에 도시된 예시에 따르면, 메모리 어레이(100)는 3개의 레벨을 포함하지만, 레벨의 수는 3개로 제한되지 않는다. 레벨들은 전기 절연 물질에 의해 분리될 수 있다. 어떤 경우에, 전기 절연 물질은 열적으로 절연될 수 있고, 복수의 서브층을 포함하여, 각 레벨 간의 열 저항을 증가시킬 수 있다. 메모리 셀(105)이 각각의 레벨에 걸쳐 대략적으로 서로 정렬될 수 있어서 메모리 셀 스택(145)을 형성하도록, 각 레벨은 정렬되거나 위치될 수 있다.
메모리 셀(105)의 각각의 로우(row)는 워드 라인(110)에 연결되고, 메모리 셀(105)의 컬럼(column)은 비트 라인(115)에 연결된다. 그러므로, 하나의 메모리 셀(105)은 워드 라인(110)과 비트 라인(115)의 교차점에 위치될 수 있다. 이러한 교차점을 메모리 셀의 어드레스라고 할 수 있다. 어떤 경우에, 비트 라인(115)은 디지트 라인이라고 할 수 있다. 워드 라인과 비트 라인 또는 이들의 유사체에 대한 언급들은 이해나 동작의 결손 없이 상호교환가능하다. 워드 라인과 비트 라인은 액세스 라인이라고도 알려져 있을 수 있다. 어떤 경우, 워드 라인(110)과 비트 라인(115)은 서로에 대해 실질적으로 수직이어서 어레이를 생성할 수 있다.
3D 어레이에서, 로우 내의 각 레벨은 워드 라인(110)을 가질 수 있다. 어떤 경우, 메모리 셀 스택(145)은 메모리 셀 스택(145) 내의 메모리 셀(105)에 공통인 전극을 가질 수 있다. 예를 들어, 도전성 연장부는 비트 라인(115)에 연결될 수 있고, 메모리 셀 스택(145) 내의 메모리 셀(105)에 공통으로 연결될 수 있다. 전극이라는 용어는 전기 전도체를 말할 수 있고, 어떤 경우, 메모리 셀(105-a)에 전기 접촉부로서 사용될 수 있다. 전극은 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있는데, 이들은 메모리 어레이(100)의 소자들 또는 구성요소들 간의 도전성 경로를 제공한다.
리딩과 라이팅과 같은 동작은, 각각의 라인에 전압이나 전류를 인가하는 것을 포함할 수 있는, 워드 라인(110)과 비트 라인(115)을 활성화 또는 선택함에 의해, 메모리 셀(105)에 수행될 수 있다. 워드 라인(110)과 비트 라인(115)은 금속(가령, 구리, 알루미늄, 금, 텅스텐, 티타늄 등)과 같은 도전성 물질, 금속 합금, 탄소 또는 다른 도전성 물질, 합금 또는 화합물로 제조될 수 있다. 메모리 셀(105)을 선택하면, 결과로 나온 신호는 저장된 논리 상태를 결정하는데 사용될 수 있다. 예를 들어, 전압이 인가될 수 있고, 결과로 나온 전류는 상 변화 물질의 전기적으로 저항성 상태들을 구별하는데 사용될 수 있다. 어떤 경우, 메모리 셀(105)을 리딩, 라이팅 또는 리셋팅(resetting)이 메모리 셀의 온도를 증가시킬 수 있고, 이는 열적으로 방해하거나 이웃 메모리 셀(105) 내에 저장된 데이터를 변질시킬 수 있다. 본원에서 논의된 바와 같이, 메모리 셀(105)들 간의 복수의 열적으로 절연층을 형성하는 것은 이웃 메모리 셀(105)을 열적으로 절연시키고, 열 방해를 최소로 할 수 있다.
메모리 셀(105)에 액세스하는 것은 로우 디코더(120)와 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 컨트롤러(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 마찬가지로, 컬럼 디코더(130)는 메모리 컨트롤러(140)로부터 컬럼 어드레스를 수신하고, 적절한 비트 라인(115)을 활성화시킨다. 그러므로, 워드 라인(110)과 비트 라인(115)을 활성화시킴에 의해, 메모리 셀(105)에 액세스될 수 있다.
액세스되면, 메모리 셀(105)은 센스 구성요소(125)에 의해, 리드 또는 센싱될 수 있다. 예를 들어, 센스 구성요소(125)는 메모리 셀(105)에 액세스함에 의해 생성된 신호에 기초하여, 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전기 전류를 포함할 수 있고, 센스 구성요소(125)는 전압 센스 증폭기, 전류 센스 증폭기 또는 둘 다를 포함할 수 있다. 예를 들어, 전압은 (대응되는 워드 라인(110)과 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 결과로 나온 전류의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 마찬가지로, 전류는 메모리 셀(105)에 인가될 수 있고, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 어떤 경우, 센싱은 스레숄드 전압에 의존할 수 있는데, 즉, 센싱은 전류가 흐르기 시작하는 순간인 전압에 의존할 수 있다. 센스 구성요소(125)는 신호를 검출하고 증폭하기 위해, 다양한 트랜지스터나 증폭기를 포함할 수 있는데, 이는 래칭이라고 할 수 있다. 그리고 나서, 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 출력될 수 있다. 어떤 경우, 센스 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 센스 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결되거나 전자 통신될 수 있다.
메모리 셀(105)은 관련 워드 라인(110)과 비트 라인(115)을 마찬가지로 활성화시킴에 의해 셋팅 또는 라이팅될 수 있는데, 즉, 논리값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀(105)에 라이트될 데이터, 가령 입력(135)을 받아들일 수 있다. 상 변화 메모리의 경우, 메모리 셀(105)은 가령, 메모리 소자에 전류를 통하게 함에 의해, 메모리 소자를 가열함에 의해 라이트된다. 이러한 프로세스는 이하에서 좀 더 자세히 논의된다. 메모리 셀(105)을 리딩하는 것과 같이, 메모리 셀(105)을 라이팅하는 것은 메모리 셀의 온도를 증가시킬 수 있는데, 가령, 메모리 셀(105)의 온도는 메모리 셀의 녹는점 위로 증가될 수 있고, 이는 이웃 메모리 셀(105)에 저장된 데이터를 변질시킬 수 있다. 변질 효과를 가지는 경향이 있는 셀-간 열 효과의 이러한 타입을 열 방해라고 할 수 있다. 본원에서 논의된 바와 같이, 메모리 셀(105)들 간의 복수의 열적으로 절연층을 형성하는 것은 이웃 메모리 셀(105)의 열 방해를 최소로할 수 있다.
어떤 메모리 아키텍쳐에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 퇴화시키거나 파괴할 수 있고, 다시-라이트 또는 리프레쉬 동작이 메모리 셀(105)에 대해 원래의 논리 상태로 되돌리기 위해 수행될 수 있다. DRAM에서, 가령, 논리-저장 커패시터는, 센스 동작 동안에 부분적으로 또는 완전히 방전될 수 있다. 그러므로, 논리 상태는 센스 동작 이후에 다시-라이트될 수 있다. 또한, 하나의 워드 라인(110)을 활성화시키는 것은 로우의 모든 메모리 셀의 방전을 야기할 수 있어서, 로우의 모든 메모리 셀(105)은 다시-라이트될 필요가 있을 수 있다. 그러나, PCM과 같은 비휘발성 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않아서, 메모리 셀(105)은, 액세스 이후에, 다시-라이트를 요구되지 않을 수 있다.
DRAM을 포함하는 어떤 메모리 아키텍쳐들은, 외부 전력원에 의해 주기적으로 리프레쉬되지 않는 한, 시간이 지남에 따라 그들의 저장된 상태를 잃어버릴 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간에 걸쳐 방전될 수 있고, 저장된 정보의 손실을 야기할 수 있다. 이들 소위 비휘발성 메모리 디바이스의 리스페쉬율은, 가령, DRAM에 대해 초당 10번의 리프레쉬 동작과 같이 비교적 높을 수 있는데, 이는 현저한 전력 소비를 야기할 수 있다. 메모리 어레이가 많이 증가한다면, 증가된 전력 소비는, 특히 배터리와 같이 유한한 전력원에 의존하는 모바일 디바이스에 대해, 메모리 어레이의 전개 또는 배치(가령, 전력 공급, 열 생성, 물질 제한 등)를 방해할 수 있다. 이하에서 논의된 바와 같이, 비휘발성 PCM 셀은 다른 메모리 아키텍쳐에 비해 개선된 성능을 야기할 수 있는 유용한 특성을 가질 수 있다. 예를 들어, PCM은 DRAM과 같이 비교할만한 리드/라이드 속도를 제공할 수 있으나, 비휘발성이고, 증가된 셀 밀도를 허용할 수 있다.
메모리 컨트롤러(140)는, 가령, 로우 디코더(120), 컬럼 디코더(130) 및 센스 구성요소(125)와 같은 다양한 구성요소를 통해 메모리 셀(105)의 동작(리드, 라이트, 다시-라이트, 리프레쉬 등)을 제어할 수 있다. 어떤 경우, 로우 디코더(120), 컬럼 디코더(130) 및 센스 구성요소(125) 중 하나 이상은 메모리 컨트롤러(140)와 함께-위치될 수 있다. 메모리 컨트롤러(140)는 원하는 워드 라인(110)과 비트 라인(115)을 활성화시키기 위해, 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 또한, 메모리 컨트롤러(140)는 메모리 어레이(100)의 동작 동안에 사용되는 다양한 전압 전위나 전류를 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의되는 인가된 전압이나 전류의 크기, 형상 또는 구간은 조절되거나 가변될 수 있고, 메모리 어레이(100)를 작동하는데 논의되는 다양한 동작에 대해 상이할 수 있다. 더구나, 메모리 어레이(100) 내의 하나, 복수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있는데, 가령, 메모리 어레이(100)의 복수 또는 전부의 셀은, 모든 메모리 셀(105)이나 한 그룹의 메모리 셀(105)이 하나의 논리 상태로 설정되는 리셋 동작 동안에 동시에 액세스될 수 있다.
도 2는 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이에 대한 단열을 지원하는 예시적인 메모리 어레이(200)를 나타낸다. 메모리 어레이(200)는 도 1을 참조하는 메모리 어레이(100)의 예시일 수 있다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 기판에 대해 수직 방향으로 스택된 메모리 셀(105-a)의 복수의 레벨을 포함하여, 도 1을 참조하여 기술된 바와 같이, 메모리 셀(105) 및 메모리 셀 스택(145)의 예시일 수 있는 메모리 셀 스택(145-a)을 생성할 수 있다. 그리고 나서, 메모리 어레이(200)는 3D 메모리 어레이라고 할 수 있다. 또한, 메모리 어레이(200)는 도 1을 참조하여 기술된 바와 같이, 워드 라인(110)과 비트 라인(115)의 예시일 수 있는 워드 라인(110-a)과 비트 라인(115-a)을 포함한다. 메모리 어레이(200)는 절연층(205), 비아(210), 기판(215) 및 전극(220)을 포함한다. 전극(220)은 비트 라인(115-a)과 전자 통신될 수 있다. 절연층(205)은 전기적으로 및 열적으로 절연될 수 있다. 상기 기술된 바와 같이, 다양한 논리 상태는 메모리 셀(105-a)의 전기 저항을 프로그래밍함에 의해 저장될 수 있다. 어떤 경우, 이는 메모리 셀(105-a)에 전류를 통과시키는 것, 메모리 셀(105-a)를 가열하는 것 또는 전체적으로나 부분적으로 메모리 셀(105-a)의 물질을 용융시키는 것을 포함한다. 절연층(205)은 복수의 서브층으로 구성될 수 있어서, 메모리 셀 스택(145-a) 내의 메모리 셀들(105-a) 간의 열 저항을 증가시키는, 메모리 셀들(105-a) 간의 하나 이상의 인터페이스를 생성할 수 있다.
메모리 어레이(200)는 메모리 셀 스택(145-a)의 어레이를 포함할 수 있고, 각각의 메모리 셀 스택(145-a)은 복수의 메모리 셀(105-a)을 포함할 수 있다. 메모리 어레이(200)는, 각각의 도전성 층이 전기적 절연층(205)에 의해 인접한 도전성 층으로부터 분리된, 워드 라인(110-a)과 같은 도전성 층의 스택을 형성함에 의해 제조될 수 있다. 전기적 절연층은 실리콘 산화물, 실리콘 니트라이드 또는 다른 전기 절연 물질과 같은 산화물 또는 니트라이드 물질을 포함할 수 있다. 어떤 경우, 전기적으로 절연층(205)은 열적으로 절연일 수 있고, 하나 이상의 서브층을 포함할 수 있다. 메모리 어레이(200)는 실리콘 웨이퍼와 같은 기판(215)이나 임의의 다른 반도체 또는 산화 기판상에 형성될 수 있다. 비아(210)는 에칭 테크닉이나 기계적 테크닉이나 둘 다를 통해 층의 스택으로부터 물질을 제거함에 의해 형성될 수 있다. 메모리 소자(105-a)는 도전성 층으로부터 물질을 제거함에 의해 형성될 수 있어서, 비아(210)에 인접한 리세스를 생성하고, 그리고 나서, 리세스 내에 가변 저항성 물질을 형성할 수 있다. 예를 들어, 물질은 에칭에 의해 도전성 층으로부터 제거될 수 있고, 물질은 결과로 나온 리세스내에 증착되어서 메모리 소자(105)를 형성할 수 있다. 각각의 비아(210)는 전기적 전도체로 채워져서, 전극(220)을 생성할 수 있고, 이는 비트 라인(115-a)에 연결될 수 있다. 다시 말해, 메모리 셀 스택(145-a) 내의 메모리 셀(105-a)은 공통 전극을 가질 수 있다. 그리고 나서, 각각의 메모리 셀(105-a)은 워드 라인(110-a)과 비트 라인(115-a)에 연결될 수 있다.
선택 구성요소(가령, 도 4-6에 도시된 바와 같이)는, 어떤 경우, 메모리 셀(105-a)과 가령, 워드 라인(110-a)이나 비트 라인(115-a)과 같은 적어도 하나의 액세스 라인 사이에 직렬로 연결될 수 있다. 선택 구성요소는 특정한 메모리 셀(105-a)을 선택하는 것을 보조할 수 있거나, 스트레이 전류가, 선택된 메모리 셀(105-a)에 인접한 비선택된 메모리 셀(105-a)을 통해 흐르는 것을 방지하는데 도움을 줄 수 있다. 선택 구성요소는, 다이오드와 같은 2-단자 선택 디바이스의 다른 타입들 중에서, 금속-절연기-금속(MIM) 정션, 오보닉 스레숄드 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치와 같은 전기적으로 비선형 구성요소(가령, 비옴 저항성 구성요소)를 포함할 수 있다. 어떤 경우, 선택 구성요소는 칼코게나이드 필름이다.
다양한 테크닉이 기판(215)상에 물질이나 구성요소를 형성하는데 사용될 수 있다. 이들은 다른 박막 성장 테크닉 중에서, 가령, 화학 증기 증착(CVD), 금속-유기 증기 증착(MOCVD), 물리 증기 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은, 가령, 화학 에칭("습식 에칭"이라고도 함), 플라즈마 에칭("건식 에칭"이라고도 함) 또는 화학-기계적 평면화를 포함할 수 있는 복수의 테크닉을 사용하여, 제거될 수 있다.
상기에서 논의된 바와 같이, 도 2의 메모리 셀(105-a)은 가변 저항성을 가진 물질을 포함할 수 있다. 가변 저항성 물질은, 가령, 금속 산화물, 칼코게나이드 등을 포함하는 다양한 물질 시스템이라고 할 수 있다. 칼코게나이드 물질은, 황(S), 셀레늄(Se) 또는 텔루륨(Te) 원소들 중 적어도 하나를 포함하는 물질 또는 합금이다. 많은 칼코게나이드 합금이 가능할 수 있는데, 가령, 게르마늄-안티모니-텔루륨 합금(Ge-Sb-Te)이 칼코게나이드 물질이다. 본원에서 명시적으로 나열되지 않은 다른 칼코게나이드 합금도 사용될 수 있다.
상 변화 메모리는, 칼코게나이드 물질일 수 있는 상 변화 물질의 결정질 상태와 비정질 상태 간의 큰 저항성 차이를 사용한다. 결정질 상태의 물질은 주기적 구조로 배열된 원자를 가질 수 있는데, 이는 비교적 낮은 전기 저항성을 야기할 수 있다. 이에 반해, 주기적 원자 구조가 없거나 비교적 적은 비정질 상태의 물질은 비교적 높은 전기 저항성을 가질 수 있다. 물질의 비정질 상태와 결정질 상태 간의 저항값의 차이는 현저할 수 있는데, 가령, 비정질 상태의 물질은 결정질 상태의 물질의 저항보다 하나 이상의 승수만큼 큰 저항을 가질 수 있다. 어떤 경우, 물질은 부분적으로 비정질이고 부분적으로 결정질일 수 있는데, 저항은 전체적으로 결정질 상태 또는 전체적으로 비정질 상태의 물질의 저항 사이의 어떤 값일 수 있다. 그러므로, 물질은 바이너리 논리 응용예 이외에 사용될 수 있는데, 즉, 물질에 저장된 가능한 상태의 수가 2보다 많을 수 있다.
낮은-저항 상태를 설정하기 위해, 메모리 셀(105-a)은 전류를 메모리 셀에 흐르게 함에 의해 가열될 수 있다. 유한한 저항을 가진 물질을 통과하는 전기 전류에 의해 야기되는 가열은 줄 또는 옴 가열이라고 할 수 있다. 그러므로, 줄 가열은 전극의 전기 저항 또는 상 변화 물질과 관련될 수 있다. 상승 온도(하지만, 상 변화 물질의 녹는점 미만)로 상 변화 물질을 가열하는 것은 상 변화 물질 결정화를 야기할 수 있고, 낮은-저항 상태를 형성할 수 있다. 어떤 경우, 메모리 셀(105-a)은 줄 가열 이외의 다른 수단, 가령 레이져를 사용함에 의해 가열될 수 있다.
높은-저항 상태를 설정하기 위해, 상 변화 물질은 가령, 줄 가열에 의해, 그 녹는점 이상으로 가열될 수 있다. 용융된 물질의 비정질 구조는, 상 변화 물질을 빠르게 냉각시키기 위해, 인가된 전류를 갑자기 제거함에 의해, 퀀치드(quenched) 또는 록드 인(locked in)될 수 있다.
어떤 예시에서, 리셋 동작은 상 변화 물질을 녹이는 제1 가열 사이클, 이후에 상 변화 물질을 결정화시키는 제2 가열 사이클을 포함할 수 있는데, 제2 가열 사이클은 제1 가열 사이클보다 낮은 온도를 사용한다. 두 개의 가열 단계를 포함하는 이러한 리셋 동작은 이웃 메모리 셀을 방해할 수 있다.
본원에서 기술된 바와 같이, 메모리 셀(105-a)을 분리시키는 영역, 가령 절연층(205)은 온도 그래디언트를 변경함에 의해, 절연층(205)의 열 저항을 증가시킬 수 있는 하나 이상의 인터페이스를 포함할 수 있다. 어떤 예시에서, 인터페이스는 수직 방향으로 스택된 메모리 셀(105-a)들을 분리시킨다. 다시 말해, 메모리 셀(105-a)들은 서로의 위에 스택될 수 있고, 인터페이스에 의해 서로 분리될 수 있다. 또한, 인터페이스는 가령, 포논을 산란시킴에 의해, 열 포논 수송을 감소시킬 수 있다. 이는 열 수송을 감소시키고, 열 저항을 증가시킬 수 있다. 이는 결국, 이웃 메모리 셀(105-a)들이 리드 동작이나 라이트 동작 동안에 가열될 때, 메모리 셀(105-a)에 저장된 데이터의 변질을 막는데 도움을 줄 수 있다. 예를 들어, 증가된 열 저항은 사이클의 수를 증가시킬 수 있고, 메모리 셀(105-a)은 이웃 메모리 셀(105-a)을 변질시키기 전에 라이트될 수 있다. 이는 이하에서 좀 더 자세히 논의된다.
절연층과 관련된 하나 이상의 인터페이스는 물질 조성이나 화학양론의 변화에서 야기될 수 있다. 예를 들어, 두 개 이상의 층은 서로의 위에 형성될 수 있고, 이웃 층들은 산화 물질(가령, SiO2)과 니트라이드 물질(가령, SiN)을 교호하는 것과 같은 상이한 화학 조성을 가진다. 또한, 인터페이스는 물질의 화학 특성이나 화학양론의 변화에 의해 형성될 수 있다. 예를 들어, SiN의 1 대 1 원자 비율 대신에, 원자 비율이 인접한 층에 대해 가령, 1.2 대 1, 1 대 1.1 등과 같이 가변될 수 있다. 어떤 경우, 화학양론은 물질 증착 동안에 증착 파라미터를 조절함에 의해 가변될 수 있다. 예를 들어, 반응물의 상대적 농도는 다른 테크닉 중에서도, 증착 동안에 가변될 수 있다.
어떤 실시예에서, 금속층은 단열을 제공하는데 사용될 수 있다. 일반적으로 금속은 우수한 열전도체이고, 메모리 셀(105-a)을 둘러싸는 영역으로부터 열을 제거하는데 도움을 줄 수 있다. 예를 들어, 절연층(205)은 복수의 서브층을 포함할 수 있는데, 적어도 하나의 서브층은 금속성이다. 금속층 또는 서브층은 가령, 그 사이에 전기 절연 물질을 위치시킴에 의해, 전극(220)이나 액세스 라인(가령, 워드 라인(110-a)이나 비트 라인(115-a))으로부터 전기적으로 절연될 수 있다.
본원에서 논의된 메모리 셀(105)은 상 변화 물질에 제한되지 않는다. 가령, 저항성 메모리나 저항성 RAM과 같은 다른 타입의 메모리 셀은 열 방해에 의해 마찬가지로 영향을 받을 수 있다. 어떤 경우, 저항성 RAM은 금속 산화 물질을 사용하는데, 금속 산화 물질의 전기 저항은, 물질 내의 원자의 이온 상태를 제어함에 의해, 또는 물질 내의 원자 공공(atomic vacancies), 즉, 잃어버린 원자의 수나 위치를 제어함에 의해, 가변된다. 이러한 물질과 프로세스는 열-민감성일 수 있어서, 본원에 기술된 단열 테크닉이 이로울 수 있다.
도 3은 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 예시적인 메모리 어레이(300)를 나타낸다. 메모리 어레이(300)는 도 1과 2를 참조하여 메모리 어레이(100 또는 200)의 예시일 수 있다. 도 3에 도시된 바와 같이, 메모리 어레이(300)는, 메모리 셀(105-b 및 105-c), 워드 라인(110-b 및 110-c), 비아(210-a) 및 전극(220-a)을 포함하는데, 이는 도 1과 2를 참조하여 기술된 바와 같이, 메모리 셀(105), 워드 라인(110), 비아(210) 및 전극(220)의 예시일 수 있다. 또한, 메모리 어레이(300)는 절연 서브층(310, 310-a 및 310-b)을 포함한다. 메모리 셀(105)과 인접한 전극(가령, 워드 라인(110))의 조합물은 메모리 어레이(300)의 층이라고 할 수 있고, 마찬가지로, 한 그룹의 인접한 서브층은 메모리 어레이(300)의 층이라고 할 수 있다. 그러므로, 메모리 어레이(300)는 층(315, 320 및 325)을 포함할 수 있다. 층(325)은 서브층(310, 310-a 및 310-b)과 같은 다양한 서브층으로 구성될 수 있다. 절연 서브층(310, 310-a 및 310-b)은 상이한 물질일 수 있고, 메모리 셀들(105-b 및 105-c) 사이의 열 저항을 증가시키는 인터페이스를 형성할 수 있다. 어떤 경우, 전극(220-a)은 비트 라인(115)일 수 있거나, 도 2를 참조하여 기술된 바와 같이, 비트 라인(115)과 전자 통신하는 또 다른 물질일 수 있다.
상기 논의된 바와 같이, 메모리 셀(105-b)을 리딩이나 라이팅하는 것은 메모리 셀(105-b)을 가열함에 의해 수행될 수 있다. 예를 들어, 전류가 인가될 수 있고, 워드 라인(110-b), 메모리 셀(105-b) 및 전극(220-a)을 통해 흐를 수 있어서, 워드 라인(110-b), 메모리 셀(105-b) 및 전극(220-a) 중 하나 이상이 줄 가열 때문에 온도 증가를 야기할 수 있다. 어떤 경우, 이러한 프로세스는 높은 온도까지 메모리 셀(105-b)을 가열할 수 있는데, 어떤 경우 녹는점 이상을 포함한다. 그래서, 메모리 셀(105-c)을 포함하는 메모리 셀(105-b)의 주변부가 온도 증가할 수 있다. 메모리 셀(105-c)의 가열은 메모리 셀(105-c)에 저장된 데이터를 변형 및 변질시킬 수 있다. 예를 들어, 메모리 셀(105-c)이 비정질 상태에 있다면, 그것을 결정화하기 위해 열역학 구동력이 있을 수 있는데, 이는 그 전기 저항을 변화시켜서, 저장된 논리 상태를 변화시킬 수 있다.
비정질에서 결정질로 변환시키기 위해 열역학적 구동력이 존재하더라도, 구조는 충분한 운동 에너지 없이 변환되지 않을 수 있다. 이러한 운동 에너지는 열적으로 제공될 수 있다. 그러므로, 충분히 낮은 온도에서, 저장된 상태는 유지될 수 있다. 그러나, 상승된 온도에서, 비정질 물질은 결정화될 수 있다. 이는 물질의 녹는점보다 훨씬 더 낮은 온도, 가령, 약 섭씨 몇 백도에서 발생할 수 있다. 일반적으로, 상승된 온도에서 소요되는 시간은, 메모리 셀(105-c)이 언제 상태 스위치되는를 결정할 수 있다. 그래서, 주어진 온도에서, 메모리 셀(105-b)의 어떤 수의 리드 사이클이나 라이트 사이클 이후에, 메모리 셀(105-c)은 변질될 수 있다. 즉, 메모리 셀(105-b)의 각각의 리드 사이클이나 라이트 사이클은 약간의 시간 주기 동안에 메모리 셀(105-c)을 가열할 수 있고, 약간의 수의 사이클 이후에, 메모리 셀(105-c)은 충분한 시간 동안 상승된 온도를 경험하여서, 변환되고 변질된다.
메모리 셀(105)의 열 방해를 최소로하기 위해, 메모리 셀들(105-b 및 105-c) 사이의 열 저항은, 그들 사이에 하나 이상의 인터페이스를 추가함에 의해 증가될 수 있다. 즉, 인터페이스는 수직으로 스택된 메모리 셀들(105) 사이에 위치될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 층(315)은 워드 라인(110-b)과 같은 제1 전극에 연결된 제1 메모리 셀(105-b)을 포함할 수 있다. 어떤 경우, 메모리 셀(105)은 메모리 소자(105)라고 할 수 있다. 제2 층(320)은 워드 라인(110-c)과 같은 제2 전극에 연결된 제2 메모리 셀(105-c)을 포함할 수 있다. 제3 층(325)은 서브층(310 및 310-a)과 같은 적어도 두 개의 서브층의 스택을 포함할 수 있다. 도 3에서 세 개의 서브층으로 도시되더라도, 두 개의 서브층이 사용될 수 있다. 또한, 세 개보다 많은 서브층이 사용될 수 있다. 층(325)은 층들(315 및 320) 사이에 위치될 수 있는데, 층들(315, 320 및 325)은 서로 실질적으로 평행하다. 추가적으로, 전극(220-a)과 같은 제3 전극이 메모리 소자(105-b 및 105-c)에 연결될 수 있고, 전극(220-a)은 층들(315, 320 및 325)에 실질적으로 수직일 수 있다. 어떤 경우, 메모리 소자(105-b 및 105-c)는 전극(220-a)과 동축일 수 있고, 즉, 이들은 동일한 회전축을 공유할 수 있다. 예를 들어, 전극(220-a)은 원통형일 수 있고, 메모리 소자(105-b 및 105-c)는 환형이고, 전극(220-a)을 둘러쌀 수 있다. 다른 예시에서, 메모리 어레이(300)의 아키텍쳐는 원형 대칭 구성요소를 포함하지 않는 컨피규레이션을 가질 수 있다.
어떤 경우, 서브층(310 및 310-a)은 전기적 및 열적 절연재일 수 있다. 예를 들어, 이들은 산화 물질일 수 있다. 서브층(310 및 310-a)은 서로 상이한 조성이나 화학양론을 가진 각각의 물질일 수 있어서, 이들 사이에 인터페이스를 야기한다. 어떤 경우, 층(325) 내의 단열 영역은 서브층(310-b)과 같은 제3 서브층을 포함할 수 있는데, 이는 서브층(310 및 310-a) 사이에 위치될 수 있다. 어떤 경우, 서브층(310-b)은 산화 물질과 같이, 전기적으로 및 열적으로 절연일 수 있다. 다른 경우에, 서브층(310-b)은 가령, 금속, 금속 합금, 탄소 또는 실리콘과 질소를 포함하는 화합물과 같은 열전도체일 수 있다. 이러한 경우, 서브층(310 및 310-a)은 서브층(310-b)을 워드 라인(110-b 및 110-c)과 메모리 소자(105-b 및 105-c)로부터 전기적으로 절연시키기 위해, 전기 절연체일 수 있다. 어떤 경우, 서브층(310-b)은 전극(220-a)으로부터도 전기적으로 절연될 수 있다.
워드 라인(110-b 및 110-c) 및 전극(220-a)은 각각, 텅스텐, 텅스텐 니트라이드, 알루미늄, 티타늄, 티타늄 니트라이드, 실리콘, 도핑된 폴리결정질 실리콘 또는 탄소 또는 이들의 임의의 조합물 중 적어도 하나로 구성될 수 있다. 메모리 소자(105-b 및 105-c)는 프로그램가능한 저항성을 가진 물질일 수 있다. 이들은 칼코게나이드 물질 또는 상 변화 물질 또는 둘 다일 수 있다.
도 3에 도시된 바와 같이, 서브층(310 및 310-a)에 의해 형성된 인터페이스는 기판이나 다이, 가령, 도 2에 도시된 기판(215)에 실질적으로 평행할 수 있다. 이러한 배향은 복수의 이익을 가질 수 있다. 예를 들어, 메모리 셀들이 도 3에 도시된 3D, 수직 아키텍쳐로 위치될 때, 메모리 셀들(105-b 및 105-c) 간의 열 저항을 증가시킬 수 있다. 또한, 서브층(310 및 310-a)을 형성하는 것은 간단하고, 평면형 박막 증착 프로세스에 의해 달성될 수 있다. 예를 들어, 시선 증착 프로세스인 물리 증기 증착은 기판에 평행한 평면 박막을 생성할 수 있다. 이러한 증착 테크닉은 기판에 수직으로 연장되는 박막을 생성하는데 사용되지 않을 수 있다.
메모리 어레이(300)는 한 세트의 도전성 층을 포함하는 스택을 형성함에 의해 생성될 수 있는데, 상기 세트의 각각의 도전성 층은 단열 영역에 의해, 세트의 인접한 도전성 층으로부터 분리된다. 예를 들어, 층(320)은 도전성 물질을 증착함에 의해 형성될 수 있다. 층(325)은 층(320)의 상단에 형성될 수 있는데, 층(325)은 적어도 두 개의 절연 서브층, 가령, 서브층(310 및 310-a)을 포함할 수 있는데, 이는 상이한 전기 절연 물질일 수 있다. 이러한 프로세스는 스택을 형성하기 위해 반복될 수 있는데, 가령, 더 많은 층들이 가능하더라도, 층들(320, 325 및 315)은 스택을 포함할 수 있다.
인터페이스는 증착된 물질을 가변함에 의해 층(325) 내에 형성될 수 있다. 예를 들어, 서브층(310-b)은 서브층(310 및 310-a)의 것과 상이한 물질일 수 있어서, 서브층들 사이에 인터페이스를 형성할 수 있다. 서브층(310, 310-a 및 310-b)은 산화 물질, 질소를 포함하는 화합물(가령, SiN), 금속, 금속 합금, 또는 탄소 중 하나 일 수 있다. 다른 경우, 서브층(310, 310-a 및 310-b)은 동일한 물질이지만, 서로 상이한 화학양론을 가질 수 있다. 이는, 형성 동안에 증착 파라미터를 가변함에 의해 달성될 수 있다. 예를 들어, 서브층(310-a)은 하나의 세트의 증착 파라미터에 따라 형성될 수 있고, 서브층(310-b)은 또 다른 세트의 증착 파라미터에 따라 형성될 수 있다.
비아(210-a)는 스택을 통해 형성될 수 있는데, 비아(210-a)의 적어도 일부는 한 세트의 도전성 층의 각각의 도전성 층(가령, 층(320 및 315))을 관통한다. 비아(210-a)는 가령, 에칭에 의해, 스택으로부터 물질을 제거함에 의해 형성될 수 있다. 어떤 경우, 포토리소그래피 프로세스가 비아(210-a)의 오프닝을 형성하는데 사용될 수 있고, 이후의 에칭이 형성된 영역에 가해지도록 할 수 있다. 리세스는 한 세트의 도전성 층의 적어도 하나의 도전성 층(가령, 층(320 또는 315)) 내에 형성될 수 있고, 리세스는 비아(210-a)에 인접할 수 있다. 메모리 소자(105-b 또는 105-c)는 리세스 내에 형성될 수 있다.
예를 들어, 메모리 어레이(300) 내의 물질이나 구성요소는, 화학 증기 증착, 금속-유기 화학 증기 증착, 물리 증기 증착 또는 원자 층 증착에 의해 형성될 수 있다. 물질은 화학 에칭이나 플라즈마 에칭과 같은 에칭에 의해 제거될 수 있다.
도 4는 본 개시물의 다양한 실시예에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 예시적인 메모리 어레이(400)를 나타낸다. 메모리 어레이(400)는 도 1-3을 참조하여, 메모리 어레이(100, 200 또는 300)의 예시일 수 있다. 메모리 어레이(400)는, 메모리 셀(105-d), 워드 라인(110-d), 비아(210-b), 전극(220-b) 및 절연 서브층(310-c)을 포함하는데, 이는 도 1-3을 참조하여, 메모리 셀(105), 워드 라인(110), 비아(210) 및 전극(220) 및 도 3을 참조하여 절연 서브층(310)의 예시일 수 있다. 어떤 경우, 전극(220-b)은 비트 라인(115)일 수 있거나, 비트 라인(115)과 전자 통신하는 비트 라인(115)으로부터 연장부일 수 있다. 또한, 메모리 어레이(400)는 버퍼 물질(405)과 선택 구성요소(410)를 포함한다.
도 4에 도시된 바와 같이, 2개보다 많은 메모리 셀들(105)은 서로 스택될 수 있다. 예를 들어, 3개의 메모리 셀(105-d)이 도시되지만, 3개 보다 많은 메모리 셀(105)이 어떤 예시에서 스택될 수 있다. 더구나, 5개의 절연 서브층(310-c)이 도 4에 도시되는데, 이는 각각의 메모리 소자(105-d) 사이에 6개의 인터페이스를 야기한다.
상기 논의된 바와 같이, 선택 구성요소(410)는 특정한 메모리 셀(105-d)을 선택하는 것을 보조할 수 있거나, 스트레이 전류가, 선택된 메모리 셀(105)에 인접한 비선택된 메모리 셀(105)을 통해 흐르는 것을 방지하는데 도움을 줄 수 있다. 선택 구성요소(410)는, 다이오드와 같은 2-단자 선택 디바이스의 다른 타입들 중에서, 금속-절연기-금속(MIM) 정션, 오보닉 스레숄드 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치와 같은 전기적으로 비선형 구성요소(가령, 비옴 저항성 구성요소)를 포함할 수 있다. 선택 구성요소(410)는 필드-이펙트 트랜지스터일 수 있다. 어떤 경우, 선택 구성요소(410)는 칼코게나이드 필름일 수 있다. 다른 경우, 선택 구성요소(410)는 셀레늄, 아세닉 및 게르마늄을 포함하는 물질 합금일 수 있다.
선택 구성요소(410)는 도전성 비트 라인(115)이나 워드 라인(110-d)과 같은 전극과 메모리 셀(105-d) 사이에 위치될 수 있다. 예를 들어, 전극(220-b)은 비트 라인(115)의 연장부일 수 있고, 선택 구성요소(410)는 전극(220-b)과 버퍼 물질(405)에 연결될 수 있어서, 전극(220-b)과 버퍼 물질(405)을 분리시키고, 버퍼 물질(405)은 메모리 셀(105-d)에 연결될 수 있다.
버퍼 물질(405)은 선택 구성요소(410)과 메모리 소자(105-d)의 화학적 분리를 향상시킬 수 있다. 예를 들어, 메모리 소자(105-d)가 가령 녹을 때, 버퍼 물질(405)은 선택 구성요소(410)과 메모리 소자(105-d)의 화학적 혼합을 방지할 수 있다. 버퍼 물질(405)은 터널링에 의해 전기적으로 전도할 수 있는 얇은 산화 물질일 수 있다. 다른 경우, 버퍼 물질(405)은 전극 물질과 같은 전기적으로 도전성 물질일 수 있다.
메모리 어레이(400)는 도 3에서 논의된 것과 유사한 방식으로 형성될 수 있다. 비아(210-b)와 메모리 소자(105-d)를 형성한 이후에, 버퍼 물질(405)은 비아(210-b)의 표면상에 형성될 수 있고, 버퍼 물질(405)은 메모리 소자(105-d)에 연결될 수 있다. 선택 구성요소(410)는 비아(210-b) 내의 버퍼 물질(405)의 표면상에 형성될 수 있고, 선택 구성요소(410)는 버퍼 물질(405)에 연결될 수 있다. 전극(220-b)이 형성될 수 있고, 전극(220-b)이 비아(210-b)의 나머지를 채울수 있고, 선택 구성요소(410)에 연결될 수 있다.
도 5는 본 개시물의 다양한 양태에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 예시적인 메모리 어레이(500)를 나타낸다. 메모리 어레이(500)는 도 1-4를 참조하여, 메모리 어레이(100, 200, 300 또는 400)의 예시일 수 있다. 메모리 어레이(500)는, 메모리 셀(105-e), 워드 라인(110-e), 비아(210-c), 전극(220-c), 절연 서브층(310-d), 선택 구성요소(410-a) 및 버퍼 물질(405-a)를 포함하는데, 이는 도 1-4를 참조하여, 메모리 셀(105), 워드 라인(110), 비아(210), 전극(220), 절연 서브층(310), 선택 구성요소(410) 및 버퍼 물질(405)의 예시일 수 있다. 어떤 경우, 전극(220-c)은 비트 라인(115)일 수 있거나, 비트 라인(115)과 전자 통신하는 비트 라인(115)으로부터의 연장부일 수 있다.
선택 구성요소(410-a)는 도전성 비트 라인(115)과 같은 전극과 메모리 셀(105-e)의 사이에 위치될 수 있다. 예를 들어, 전극(220-c)은 도전성 라인일 수 있는 비트 라인(115)의 연장부일 수 있고, 선택 구성요소(410-a)는 전극(220-c)에 연결될 수 있어서, 전극(220-c)과 메모리 소자(105-e)를 분리시킬 수 있다. 어떤 경우, 버퍼 물질(405-a)은 선택 구성요소(410-a)와 메모리 소자(105-e)를 분리시킨다. 버퍼 물질(405-a)은 선택 구성요소(410-a)와 메모리 소자(105-e)의 화학적 분리를 향상시킬 수 있다. 예를 들어, 메모리 소자(105-e)가 가령 녹을 때, 버퍼 물질(405-a)은 선택 구성요소(410-a)와 메모리 소자(105-e)의 화학적 혼합을 방지할 수 있다. 버퍼 물질(405-a)은, 충분히 얇아서, 터널링에 의해 전기적으로 전도될 수 있는 산화 물질일 수 있다. 다른 경우에, 버퍼 물질(405-a)은 전기적으로 도전성 물질일 수 있다.
메모리 어레이(500)는 도 3에서 논의되는 것과 유사한 방식으로 형성될 수 있다. 비아(210-c)를 형성한 이후에, 리세스는 워드 라인(110-e) 내에 형성될 수 있다. 메모리 셀(105-e)은 리세스 내에 형성될 수 있다. 버퍼 물질(405-a)은 메모리 셀(105-e)상에 형성될 수 있다. 어떤 경우, 버퍼 물질(405-a)과 메모리 셀(105-e) 모두는 리세스 내에 있다. 선택 구성요소(410-a)는, 선택 구성요소(410-a)가 버퍼 물질(405-a)에 연결될 수 있는 비아(210-c)의 표면상에 형성될 수 있고, 버퍼 물질(405-a)은 선택 구성요소(410-a)와 메모리 소자(105-e)를 분리시킨다. 전극(220-c)은 형성될 수 있는데, 전극(220-c)이 비아(210-c)의 나머지를 채울 수 있고, 선택 구성요소(410-a)에 연결될 수 있다.
도 6은 본 개시물의 다양한 양태에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 예시적인 메모리 어레이(600)를 나타낸다. 메모리 어레이(600)는 도 1-5를 참조하여, 메모리 어레이(100, 200, 300, 400 또는 500)의 예시일 수 있다. 메모리 어레이(600)는 메모리 셀(105-f), 워드 라인(110-f), 비아(210-d), 전극(220-d), 절연 서브층(310-e) 및 선택 구성요소(410-b)를 포함하는데, 이는 도 1-5를 참조하여, 메모리 셀(105), 워드 라인(110), 비아(210), 전극(220), 절연 서브층(310) 및 선택 구성요소(410)의 예시일 수 있다.
메모리 어레이(600)는 도 3에서 논의된 것과 유사한 방식으로 형성될 수 있는데, 전극(220-d)은 비아(210-d)의 전체를 채우고, 메모리 소자(105-f)에 연결될 수 있다. 선택 구성요소(410-b)는 전극(220-d)의 하나의 말단부에 형성될 수 있고, 전극(220-d)에 연결될 수 있다. 예를 들어, 선택 구성요소(410-b)는 전극(220-d)과 비트 라인(115)(미도시) 사이에 위치될 수 있는데, 이는 도전성 라인일 수 있어서, 이들이 연결된다. 어떤 경우, 선택 구성요소(410-b)는 메모리 어레이 아래, 즉, 비아(210-d)의 바닥에 형성될 수 있다. 어떤 예시에서, 선택 구성요소(410-b)는 비아(210-d)의 상단 또는 바닥과 평면형일 수 있는데, 즉, 절연 서브층(310-e)의 상단이나 바닥과 평면형일 수 있다.
도 7은 본 개시물의 다양한 양태에 따른 3차원 메모리 어레이를 위한 단열을 지원하는 메모리 어레이(100-a)의 블록도(700)를 나타낸다. 메모리 어레이(100-a)는 전자 메모리 장비라고 할 수 있고, 도 1-6에 기술된 메모리 어레이(100, 200, 300, 400, 500 또는 600)의 예시일 수 있다. 메모리 어레이(100-a)는 메모리 컨트롤러(140-a)와 메모리 셀(105-g)을 포함하는데, 이는 도 1을 참조하여 기술된 메모리 컨트롤러(140) 및 도 1-6을 참조하여 기술된 메모리 셀(105)의 예시일 수 있다. 메모리 컨트롤러(140-a)는 바이어싱 구성요소(710)와 타이밍 구성요소(715)를 포함할 수 있고, 도 1-3에서 기술된 바와 같이 메모리 어레이(100-a)를 작동할 수 있다. 메모리 컨트롤러(140-a)는 워드 라인(110-g), 비트 라인(115-b) 및 센스 구성요소(125-a)와 전자 통신할 수 있고, 이는 도 1 또는 2를 참조하여 기술된, 워드 라인(110), 비트 라인(115) 및 센스 구성요소(125)의 예시일 수 있다. 메모리 어레이(100-a)는 또한, 래치(725)를 포함할 수 있다. 메모리 어레이(100-a)의 구성요소들은 서로 전자 통신할 수 있고, 도 1-3을 참조하여 기술된 기능을 수행할 수 있다. 어떤 경우, 센스 구성요소(125-a)와 래치(725)는 메모리 컨트롤러(140-a)의 구성요소일 수 있다.
메모리 컨트롤러(140-a)는, 전압이나 전류를 이들 다양한 노드에 인가함에 의해, 워드 라인(110-g)이나 비트 라인(115-b)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(710)는 상기에서 논의된 바와 같이, 메모리 셀(105-g)을 리드하거나 라이트하여, 메모리 셀(105-g)를 작동시키기 위해, 전압을 인가하도록 구성될 수 있다. 인가된 전압은 원하는 전류는 물론 메모리 셀(105-g)과 임의의 전극의 저항에 기초할 수 있다. 어떤 경우, 메모리 컨트롤러(140-a)는, 도 1을 참조하여 기술된 바와 같이, 로우 디코더, 컬럼 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 컨트롤러(140-a)를 활성화시켜서, 하나 이상의 메모리 셀(105-g)에 액세스할 수 있다. 바이어싱 구성요소(710)는 또한, 센스 구성요소(125-a)를 작동시키기 위해 전압을 제공할 수 있다.
어떤 경우, 메모리 컨트롤러(140-a)는 타이밍 구성요소(715)를 사용하여, 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(715)는, 본원에서 논의된, 스위칭을 위한 타이밍 및 리딩과 라이팅과 같은 메모리 기능을 수행하기 위한 전압 인가를 포함하여, 다양한 워드 라인이나 비트 라인 선택의 타이밍을 제어할 수 있다. 어떤 경우, 타이밍 구성요소(715)는 바이어싱 구성요소(710)의 동작을 제어할 수 있다.
센스 구성요소(125-a)는 메모리 셀(105-g) 내에 저장된 논리 상태를 결정하기 위해, 전압 또는 전류 센스 증폭기를 포함할 수 있다. 논리 상태를 결정하면, 그리고 나서, 센스 구성요소(125-a)는 래치(725) 내의 출력을 저장할 수 있고, 메모리 어레이(100-a)를 사용하여 전자 디바이스의 동작에 따라 그 출력이 사용될 수 있다.
도 8은 본 개시물의 다양한 실시예에 따른 절연재를 가진 3차원 메모리 어레이를 지원하는 시스템(800)의 다이어그램이다. 시스템(800)은 다양한 구성요소들을 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판이거나 이를 포함할 수 있는 디바이스(805)를 포함한다. 디바이스(805)는 도 1-7에 기술된 메모리 어레이(100, 100-a, 200, 300, 400, 500, 또는 600)의 예일 수 있는 메모리 어레이(100-b)를 포함할 수 있다. 메모리 어레이(100-b)는, 도 1 및 도 7을 참조하여 기술된 메모리 컨트롤러(140)와, 도 1-7을 참조하여 기술된 메모리 셀(105)의 예일 수 있는, 메모리 컨트롤러(140-b) 및 메모리 셀(105-h)을 포함할 수 있다. 또한, 디바이스(805)는 프로세서(810), BIOS 구성요소(815), 주변 구성요소(들)(820) 및 입/출력 제어기 구성요소(825)를 포함할 수 있다. 디바이스(805)의 구성요소들은 버스(830)를 통해 서로 전자 통신할 수 있다.
프로세서(810)는 메모리 컨트롤러(140-b)를 통해 메모리 어레이(100-b)를 동작하도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(810)는 도 1 및 도 7을 참조하여 기술된 메모리 컨트롤러(140-b)의 기능들을 수행한다. 다른 경우에, 메모리 컨트롤러(140-b)는 프로세서(810)에 통합될 수 있다. 프로세서(810)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있으며 또는 이러한 유형의 구성요소들의 조합일 수 있고, 프로세서(810)는 열적으로 절연되는 층들에 의해 분리된 메모리 셀(105-h)을 리드 또는 라이트하는 것을 포함한 본 명세서에 기술된 다양한 기능들을 수행할 수 있다. 예를 들어, 프로세서(810)는 디바이스(805)가 다양한 기능 또는 태스크를 수행하도록 메모리 어레이(100-b)에 저장되는 컴퓨터 리드 가능 명령을 실행하도록 구성될 수 있다.
BIOS 구성요소(815)는 시스템(800)의 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있는 펌웨어로서 동작하는 BIOS(basic input/output system)를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(815)는 또한 프로세서(810)와 다양한 구성요소(가령, 주변 구성요소(820), 입/출력 제어 구성요소(825), 등) 간의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(815)는 리드 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(820)는 디바이스(805)에 통합되는 임의의 입력 또는 출력 디바이스 또는 이러한 디바이스 용의 인터페이스일 수 있다. 예로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 포트 또는 병렬 포트, 또는 주변 구성요소 상호 연결(PCI)과 같은 주변 카드 슬롯 또는 AGP(Accelerated Graphics Port) 슬롯이 포함된다.
입/출력 제어기 구성요소(825)는 프로세서(810) 및 주변 구성요소(820), 입력부(835) 또는 출력부(840) 간의 데이터 통신을 관리할 수 있다. 입/출력 제어기 구성요소(825)는 디바이스(805)에 통합되지 않은 주변 구성요소들을 또한 관리할 수 있다. 몇몇 경우들에서, 입/출력 제어기 구성요소(825)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력부(835)는 디바이스(805) 또는 그 구성요소에 입력을 제공하는 디바이스(805) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 다른 장치와의 인터페이스 또는 사용자 인터페이스가 포함될 수 있다. 몇몇 경우들에서, 입력부(835)는 주변 장치(들)(820)을 통해 디바이스(805)와 인터페이스하는 주변 장치일 수 있거나 입/출력 제어기 구성요소(825)에 의해 관리될 수 있다.
출력부(840)는 디바이스(805) 또는 그 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(805) 외부의 디바이스 또는 신호로서 구현될 수 있다. 출력부(840)의 예는 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 보드 등으로 전송된 데이터 또는 신호를 포함할 수 있다. 일부 경우, 출력부(840)는 주변 구성요소(820)를 통해 디바이스(805)와 인터페이스하는 주변 구성요소이거나, 입/출력 제어기 구성요소(825)에 의해 관리될 수 있다.
메모리 컨트롤러(140-b), 디바이스(805) 및 메모리 어레이(100-b)의 구성요소는 그들의 기능을 수행하도록 설계된 회로로 구성될 수 있다. 여기에 설명된 기능을 수행하도록 구성된, 예를 들어 도전 선, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 능동 소자 또는 비-능동 소자와 같은 다양한 회로 소자를 포함할 수 있다.
도 9는 본 개시물의 다양한 실시예에 따른 단열재를 가진 3차원 메모리 어레이를 형성하는 방법(900)을 나타내는 순서도를 도시한다. 형성 방법은 도 2-6을 참조하여 기술된 것을 포함할 수 있다. 예를 들어, 물질 또는 구성요소는 물질 증착과 제거의 다양한 조합을 통해 형성될 수 있다. 어떤 경우, 물질 형성이나 제거는 명시적으로 나열되거나 기술되지 않은 하나 이상의 포토리소그래피 단계를 포함할 수 있다.
블록(905)에서, 본 방법은 한 세트의 도전성 층을 포함하는 스택을 형성하는 단계를 포함할 수 있는데, 상기 세트의 각각의 도전성 층은, 도 1-6을 참조하여 기술된 바와 같이, 단열 영역에 의해, 상기 세트의 인접한 도전성 층으로부터 분리된다.
블록(910)에서, 본 방법은 각각의 단열 영역 내의 한 세트의 절연층을 형성하는 단계를 포함할 수 있는데, 상기 세트의 절연층은 도 1-6을 참조하여 기술된 바와 같이, 전기 절연 물질을 포함하는 적어도 2개의 층을 포함한다. 어떤 경우, 본 방법은 제1 물질을 포함하는 제1 전기 절연층을 형성하는 단계 및 제1 전기 절연층 상단에 위치된 제2 전기 절연층을 형성하는 단계를 포함할 수 있는데, 제2 전기 절연층은 제1 물질과 상이한 제2 물질을 포함한다. 다른 경우, 본 방법은 제1 세트의 형성 파라미터에 따라 제1 전기 절연층을 형성하는 단계 및 제1 세트의 형성 파라미터와 상이한 제2 세트의 형성 파라미터에 따라 제2 전기 절연층을 형성하는 단계를 포함할 수 있는데, 제1 절연층과 제2 절연층은 동일한 물질을 포함한다.
어떤 예시에서, 블록(910)에서 본 방법은 제1 물질을 포함하는 제1 전기 절연층을 형성하는 단계와, 제1 전기 절연층의 상단에 위치된 제2 층을 형성하는 단계 - 제2 층은 제1 물질과 상이한 제2 물질을 포함함 - 와, 및 제2 층의 상단에 위치된 제3 층을 형성하는 단계 - 제1 층 및 제3 층은 동일한 물질을 포함함 - 를 포함할 수 있다. 어떤 경우, 제1 물질과 제3 물질은 상이할 수 있다. 어떤 예시에서, 제2 물질은 금속, 금속 합금, 탄소, 또는 실리콘과 질소를 포함하는 화합물 중 적어도 하나를 포함한다.
블록(915)에서, 본 방법은 스택을 통과하는 비아를 형성하는 단계를 포함할 수 있는데, 비아의 적어도 일부는 도 1-6을 참조하여 기술된 바와 같이, 한 세트의 도전성 층의 각각의 도전성 층을 관통한다.
블록(920)에서, 본 방법은 한 세트의 도전성 층의 적어도 하나의 도전성 층 내에 리세스를 형성하는 단계를 포함할 수 있는데, 리세스는 도 1-6을 참조하여 기술된 바와 같이, 비아에 인접한다.
블록(925)에서, 본 방법은 도 1-6을 참조하여 기술된 바와 같이, 리세스 내에 메모리 소자를 형성하는 단계를 포함할 수 있다. 어떤 경우, 메모리 소자는 칼코게나이드 물질 또는 상 변화 물질일 수 있다.
또한, 본 방법은 비아의 표면상에 제1 도전성 소자를 형성하는 단계 - 제1 도전성 소자는 메모리 소자에 연결됨 - 와, 비아 내의 제1 도전성 소자의 표면 상에 선택 구성요소를 형성하는 단계 - 선택 구성요소는 제1 도전성 소자에 연결됨 - 와, 및 제2 도전성 소자를 형성하는 단계 - 제2 도전성 소자는 비아의 나머지를 채우고 선택 구성요소에 연결됨 - 를 포함할 수 있다. 어떤 예시에서, 도전성 소자, 도전성 층 또는 전극은 각각, 텅스텐, 텅스텐 니트라이드, 알루미늄, 티타늄, 티타늄 니트라이드, 실리콘, 도핑된 폴리결정질 실리콘, 또는 탄소 또는 이들의 임의의 조합물 중 하나를 포함할 수 있다.
또 다른 실시예에서, 본 방법은 메모리 소자 상에 버퍼 물질을 형성하는 단계 - 버퍼 물질과 메모리 소자 모두는 리세스 내에 있음 - 와, 비아의 표면 상에 선택 구성요소를 형성하는 단계 - 선택 구성요소는 버퍼 물질에 연결되고, 버퍼 물질은 선택 구성요소와 메모리 소자를 분리시킴 - 와, 및 도전성 소자를 형성하는 단계 - 도전성 소자는 비아의 나머지를 채우고, 선택 구성요소에 연결됨 - 를 포함할 수 있다.
여전히 또 다른 실시예에서, 본 방법은 비아 내에 도전성 소자를 형성하는 단계 - 도전성 소자는 비아의 전체를 채우고, 메모리 소자에 연결됨 - 와, 및 도전성 소자의 말단부에, 도전성 소자에 연결되게 선택 구성요소를 형성하는 단계를 포함할 수 있다. 어떤 경우, 선택 구성요소는 다이오드, 바이폴라 정션 디바이스, 오보닉 스레숄드 셀렉터, 필드 이펙트 트랜지스터 또는 칼코게나이드 물질 중 하나를 포함한다.
그래서, 본 방법(900)은 단열재를 가진 3D 메모리 어레이를 형성하는 방법일 수 있다. 본 방법(900)은 가능한 실행예를 기술하고, 동작과 단계는 재배열되거나 아니면 수정되어서, 다른 실행예도 가능하다는 것을 유의해야 한다.
본 명세서의 설명은 예들을 제공하고, 청구 범위에 설명된 범위, 적용 가능성 또는 예들을 제한하지 않는다. 본 발명의 범위를 벗어나지 않고 논의된 구성요소들의 기능 및 배열에서 변경이 이루어질 수 있다. 여러 가지 예는 적절하게 다양한 절차 또는 구성요소를 생략, 대체 또는 추가할 수 있다. 또한, 일부 예와 관련하여 설명된 특징은 다른 예에서 결합될 수 있다.
첨부된 도면과 관련하여 여기에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용되는 "예", "예시적인" 및 "실시예"라는 용어는 "예, 사례 또는 예시로서의 역할을 하는 것"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한" 것이 아니다. 발명의 설명은 설명된 기술에 대한 이해를 제공하기 위한 목적으로 구체적 세부사항들을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소를 구별하는 대시(dash) 및 제 2 레이블에 의해 참조 라벨을 따라 가면서 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용되는 경우, 제 2 참조 라벨과 관계없이 동일한 제 1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 하나에 설명이 적용될 수 있다.
본원에서 사용된 바와 같이, "연결"은 실질적으로 서로 접촉하는 구성요소들을 나타낸다. 어떤 경우, 2개의 구성요소는, 제3 물질이나 구성요소가 물리적으로 이들을 분리시키더라도, 연결될 수 있다. 이러한 제3 구성요소는 2개의 구성요소나 이들의 기능을 실질적으로 변경하지 않을 수 있다. 대신에, 이러한 제3 구성요소는 우선 2개의 구성요소들의 연결을 보조하거나 가능하게 할 수 있다. 예를 들어, 어떤 물질은 기판 물질상에 증착될 때, 강하게 부착되지 않을 수 있다. 라미나 층과 같은 얇은(가령, 대략 몇 나노미터 이하) 층은 2개의 물질들 사이에 사용되어서 이들의 기능이나 연결을 향상시킬 수 있다. 다른 경우, 제3 물질은 2개의 구성요소들을 화학적으로 분리시키기 위한 버퍼로서 작용할 수 있다.
본원에서 사용된 용어 "층"은 기하형상 구조의 스트레이텀(stratum) 또는 시트를 말한다. 각각의 층은 3차원(가령, 높이, 폭 및 깊이)을 가질 수 있고, 아래 표면의 일부나 전부를 커버할 수 있다. 예를 들어, 층은 3차원 구조일 수 있는데, 가령, 박막과 같이 2차원은 3차원보다 크다. 층은 다양한 소자, 구성요소 및/또는 물질을 포함할 수 있다. 어떤 경우, 하나의 층은 2개 이상의 서브층으로 구성될 수 있다. 첨부된 도면들 중 일부에서, 3차원 층의 2차원은 설명으로 위해 도시된다. 그러나, 기술 분야의 통상의 기술자는 층들이 사실상 3차원이라는 것을 인식한다.
본원에서 사용된 바와 같이, 용어 "실질적으로"는, 수정된 특징(가령, 용어 실질적으로에 의해 수정된 동사나 형용사)이 절대적일 필요는 없으나, 특징의 장점을 달성하기 위해 충분이 근접하다는 것을 의미한다.
본원에서 사용된 바와 같이, 용어 "전극"은 전기 전도체를 말할 수 있고, 어떤 경우, 메모리 셀이나 메모리 어레이의 다른 구성요소에 전기 접촉부로서 사용될 수 있다. 전극은 메모리 어레이(100)의 소자들이나 구성요소들 간의 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
본원에서 사용된 바와 같은 용어 "포토리소그래피"는 포토레지스트 물질을 사용하고, 전자기선을 사용하여 이러한 물질을 노출시키는 패터닝 프로세스를 말할 수 있다. 예를 들어, 포토레지스트 물질은 베이스 물질에 대해 포토레지스트를 스핀-코팅함에 의해, 베이스 물질상에 형성될 수 있다. 패턴은 포토레지스트를 방사선에 노출시킴에 의해 포토레지스트에서 생성될 수 있다. 패턴은, 가령, 방사선이 포토레지스트를 노출시키는 곳을 공간적으로 분리시키는 포토마스크에 의해 형성될 수 있다. 그리고 나서, 노출된 포토레지스트 영역은 가령, 화학 처리에 의해 제거될 수 있어서, 원하는 패턴을 남긴다. 어떤 경우, 노출된 영역이 남겨지고, 노출되지 않은 영역은 제거될 수 있다.
"전자 통신"이라는 용어는 구성요소들 간의 전자 흐름을 지원하는 구성요소들 사이의 관계를 말한다. 이것은 구성요소 간의 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신의 구성요소는 능동적으로 전자 또는 신호를 교환하거나(예: 전원 회로에서) 전자 또는 신호를 활발히 교환하지 않을 수 있지만(예: 전원이 단절된 회로에서) 회로가 통전될 때 전자 또는 신호를 교환하도록 구성 및 작동할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 구성요소는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.
본원에 기술된 정보와 신호는, 임의의 많고 다양한 기술과 테크닉을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에서 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합물로 표현될 수 있다. 어떤 도면은 하나의 신호로서 신호를 나타낼 수 있지만, 기술 분야의 통상의 기술자는 신호가 한 버스의 신호들을 표현할 수 있고, 그 버스는 많은 비트 폭을 가질 수 있다는 것을 이해해야 할 것이다.
메모리 어레이(100)를 포함하여 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 어떤 경우에, 기판은 반도체 웨이퍼, 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-인설레이터(SOI) 기판, 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브영역의 도전성은 인, 붕소 또는 비소를 포함하나 이에 한정되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 중에, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다. 기판의 일부 또는 컷은 다이라고 언급될 수 있는 메모리 어레이 또는 회로를 포함한다.
칼코게나이드 물질은 황(S), 셀레늄(Se), 및 텔루륨(Te) 중 적어도 하나를 포함하는 물질 또는 합금일 수 있다. 본원에서 논의되는 상 변화 물질은 칼코네나이드 물질일 수 있다. 칼코게나이드 물질 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있으나, 이에 제한되지 않는다. 본원에서 사용된 바와 같은, 하이픈으로 연결된 화학 조성은 특정 화합물이나 합금에 포함되는 원소를 나타내고, 표시된 원소와 관련된 모든 화학양론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey을 포함할 수 있는데, 여기서, x 및 y는 임의의 양의 정수일 수 있다. 가변 저항성 물질의 다른 예시는 바이너리 금속 산화 물질 또는 둘 이상의 금속, 가령 전이 금속, 알칼라인 토금속 및/또는 희토류 금속과 같은 둘 이상의 금속을 포함하는 혼합된 발렌스 산화물을 포함할 수 있다. 실시예는, 특정한 가변 저항성 물질 또는 메모리 셀의 메모리 소자와 관련된 물질들에 제한되지 않는다. 예를 들어, 가변 저항성 물질의 다른 예시는 메모리 소자를 형성하는데 사용될 수 있고, 다른 것들 중에, 칼코게나이드 물질, 거대한 자기저항 물질 또는 폴리머계 물질을 포함할 수 있다.
본 명세서에서 논의된 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예컨대 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(가령, 다수 캐리어가 전자) 인 경우, FET는 n-형 FET로 지칭될 수 있다. 마찬가지로, 채널이 p-형(가령, 다수 캐리어가 홀) 인 경우, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 각각 양 전압 또는 음 전압을 인가하면 채널이 전도 상태가 될 수 있다. 트랜지스터는 트랜지스터의 스레숄드 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "켜지거나" "활성화"될 수 있다. 트랜지스터의 스레숄드 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래머블 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)로서 구현될 수 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 리드 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현 예는 본 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 또한 배치될 수 있다. 또한, 청구항에 포함된 "또는"은 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 구문으로 시작되는 항목의 목록)에 사용된 바와 같이, 예를 들어 A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다.
컴퓨터 리드 가능 매체는 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예를 들어, 제한없이, 비-일시적 컴퓨터 리드 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 리드 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치 또는 지시 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다.
또한, 임의의 접속은 적절하게 컴퓨터 리드 가능 매체로 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송한 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 디스크(Disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(digital versatile disc), 플로피 디스크, 및 블루-레이 디스크를 포함하며, 디스크(disks)는 일반적으로 데이터를 자기적으로 재생하는 반면 디스크(disc)는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 리드 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당 업자가 본 개시 물을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당 업자는 본 개시 내용에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예 및 설계에 한정되지 않고 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 부여 받는다.

Claims (25)

  1. 3차원 메모리 어레이에 있어서, 상기 3차원 메모리 어레이는,
    제1 전극에 연결된 제1 메모리 소자를 포함하는 제1 층과,
    제2 전극에 연결된 제2 메모리 소자를 포함하는 제2 층과,
    적어도 두 개의 서브층의 스택을 포함하는 제3 층 - 상기 제3 층은 제1 층과 제2 층 사이에 위치되고, 제1 층, 제2 층 및 제3 층은 각각 실질적으로 서로 평행함 - 과, 및
    제1 메모리 소자와 제2 메모리 소자에 연결된 제3 전극 - 상기 제3 전극은 제1 층, 제2 층 및 제3 층과 실질적으로 수직임 - 을 포함하는, 3차원 메모리 어레이.
  2. 제 1 항에 있어서, 적어도 두 개의 서브층의 스택은 전기 절연체 및 단열을 포함하는, 3차원 메모리 어레이.
  3. 제 1 항에 있어서, 적어도 두 개의 서브층의 스택은 산화 물질을 포함하는, 3차원 메모리 어레이.
  4. 제 1 항에 있어서, 적어도 두 개의 서브층의 스택은, 서로 상이한 조성 또는 화학양론을 가진 물질들을 포함하는, 3차원 메모리 어레이.
  5. 제 1 항에 있어서, 제3 층은,
    제1 서브층과 제2 서브층 사이에 위치된 제3 서브층을 더 포함하는, 3차원 메모리 어레이.
  6. 제 5 항에 있어서, 제3 서브층은 열전도체인, 3차원 메모리 어레이.
  7. 제 5 항에 있어서, 제3 서브층은, 금속, 탄소 또는 실리콘과 질소를 포함하는 화합물 중 적어도 하나를 포함하는, 3차원 메모리 어레이.
  8. 제 1 항에 있어서, 제1 전극, 제2 전극 및 제3 전극은 각각, 텅스텐, 텅스텐 니트라이드, 알루미늄, 티타늄, 티타늄 니트라이드, 실리콘, 도핑된 폴리결정질 실리콘, 또는 탄소 또는 이들의 임의의 조합물 중 적어도 하나를 포함하는, 3차원 메모리 어레이.
  9. 제 1 항에 있어서,
    제3 전극에 연결된 선택 구성요소와, 및
    선택 구성요소에 연결된 도전성 라인 - 상기 선택 구성요소는 제3 전극으로부터 도전성 라인을 분리시킴 - 을 더 포함하는, 3차원 메모리 어레이.
  10. 제 9 항에 있어서, 선택 구성요소는, 다이오드, 바이폴라 정션 디바이스, 오보닉 스레숄드 셀렉터, 필드 이펙트 트랜지스터 또는 칼코게나이드 물질을 포함하는, 3차원 메모리 어레이.
  11. 제 1 항에 있어서, 제1 메모리 소자와 제2 메모리 소자 각각은 칼코게나이드 물질을 포함하는, 3차원 메모리 어레이.
  12. 제 1 항에 있어서, 제1 메모리 소자와 제2 메모리 소자 각각은 프로그램가능한 저항성을 가진 물질을 포함하는, 3차원 메모리 어레이.
  13. 제 1 항에 있어서, 제1 메모리 소자와 제2 메모리 소자는 제3 전극과 동축(coaxial)인, 3차원 메모리 어레이.
  14. 3차원 메모리 어레이에 있어서, 상기 3차원 메모리 어레이는,
    제1 메모리 셀과 제1 전극을 포함하는 제1 층 - 상기 제1 메모리 셀은 칼코게나이드 물질을 포함하고, 제1 전극에 연결됨 - 과,
    제2 메모리 셀과 제2 전극을 포함하는 제2 층 - 상기 제2 메모리 셀은 칼코게나이드 물질을 포함하고, 제2 전극에 연결되고, 제2 층은 제1 층과 실질적으로 평행함 - 과,
    제1 층과 제2 층 사이에 위치된 복수의 절연층 - 상기 복수의 절연층은 제1 층 및 제2 층과 실질적으로 평행하고, 복수의 절연층의 제1 절연층과 제2 절연층 각각은 전기 절연체를 포함함 - 과,
    제1 층 및 제2 층과 실질적으로 수직으로 위치된 제3 전극 - 상기 제3 전극은 제1 메모리 셀 및 제2 메모리셀과 인접함 - 과, 및
    제3 전극에 연결된 선택 구성요소를 포함하는, 3차원 메모리 어레이.
  15. 제 14 항에 있어서, 칼코게나이드 물질은 상 변화 물질을 포함하는, 3차원 메모리 어레이.
  16. 제 14 항에 있어서, 복수의 절연층은 3개 이상의 절연층을 포함하는, 3차원 메모리 어레이.
  17. 3차원 메모리 어레이를 형성하는 방법에 있어서, 상기 방법은,
    한 세트의 도전성 층을 포함하는 스택을 형성하는 단계 - 상기 세트의 각각의 도전성 층은 단열 영역에 의해 세트의 인접한 도전성 층으로부터 분리됨 - 와,
    각각의 단열 영역 내의 한 세트의 절연층을 형성하는 단계 - 상기 세트의 절연층은 전기 절연 물질을 포함하는 적어도 두 개의 층을 포함함 - 와,
    스택을 통하는 비아를 형성하는 단계 - 비아의 적어도 일부는 상기 세트의 도전성 층들의 각각의 도전성 층을 관통함 - 와,
    상기 세트의 도전성 층들의 적어도 하나의 도전성 층 내에 리세스를 형성하는 단계 - 상기 리세스는 비아에 인접함 - 와, 및
    상기 리세스 내에 메모리 소자를 형성하는 단계를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  18. 제 17 항에 있어서, 각각의 단열 영역 내에 상기 세트의 절연층을 형성하는 단계는,
    제1 물질을 포함하는 제1 전기 절연층을 형성하는 단계와, 및
    상기 제1 전기 절연층의 상단에 위치된 제2 전기 절연층을 형성하는 단계 - 상기 제2 전기 절연층은 상기 제1 물질과 상이한 제2 물질을 포함함 - 를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  19. 제 17 항에 있어서, 각각의 단열 영역 내에 상기 세트의 절연층을 형성하는 단계는,
    제1 세트의 형성 파라미터에 따라 제1 전기 절연층을 형성하는 단계와, 및
    상기 제1 세트의 형성 파라미터와 상이한 제2 세트의 형성 파라미터에 따라 제2 전기 절연층을 형성하는 단계 - 제1 전기 절연층과 제2 전기 절연층은 동일한 물질을 포함함 - 를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  20. 제 17 항에 있어서, 각각의 단열 영역 내에 상기 세트의 절연층을 형성하는 단계는,
    제1 물질을 포함하는 제1 전기 절연층을 형성하는 단계와,
    상기 제1 전기 절연층의 상단에 위치된 제2 층을 형성하는 단계 - 상기 제2 층은 상기 제1 물질과 상이한 제2 물질을 포함함 - 와, 및
    상기 제2 층의 상단에 위치된 제3 층을 형성하는 단계 - 상기 제1 층과 제3 층은 동일한 물질을 포함함 - 를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  21. 제 20 항에 있어서, 상기 제2 물질은 금속, 금속 합금, 탄소 또는 실리콘과 질소를 포함하는 화합물 중 적어도 하나를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  22. 제 17 항에 있어서, 스택, 상기 세트의 절연층 및 메모리 소자를 형성하는 단계는,
    화학 증기 증착, 금속-유기 화학 증기 증착, 물리 증기 증착 또는 원자 층 증착 중 하나를 사용하여, 물질을 증착하는 단계를 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  23. 제 17 항에 있어서,
    비아의 표면 상에 제1 도전성 소자를 형성하는 단계 - 상기 제1 도전성 소자는 상기 메모리 소자에 연결됨 - 와,
    비아 내의 제1 도전성 소자의 표면 상에 선택 구성요소를 형성하는 단계 - 상기 선택 구성요소는 제1 도전성 소자에 연결됨 - 와, 및
    제2 도전성 소자를 형성하는 단계 - 상기 제2 도전성 소자는 비아의 나머지를 채우고 선택 구성 요소에 연결됨 - 를 더 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  24. 제 17 항에 있어서,
    메모리 소자 상에 버퍼 물질을 형성하는 단계 - 버퍼 물질과 메모리 소자는 리세스 내에 형성됨 - 와,
    비아의 표면 상에 선택 구성요소를 형성하는 단계 - 선택 구성요소는 버퍼 물질에 연결되고, 버퍼 물질은 선택 구성요소와 메모리 소자를 분리시킴 - 와, 및
    도전성 소자를 형성하는 단계 - 상기 도전성 소자는 비아의 나머지를 채우고, 선택 구성요소에 연결됨 - 를 더 포함하는, 3차원 메모리 어레이를 형성하는 방법.
  25. 제 17 항에 있어서,
    비아 내에 도전성 소자를 형성하는 단계 - 상기 도전성 소자는 비아의 전체를 채우고, 메모리 소자에 연결됨 - 와, 및
    도전성 소자에 연결되고, 도전성 소자의 말단부에 선택 구성요소를 형성하는 단계 - 상기 선택 구성요소는, 다이오드, 바이폴라 정션 디바이스, 오보닉 스레숄드 셀렉터, 필드 이펙트 트랜지스터 또는 칼코게나이드 물질 중 하나를 포함함 - 를 더 포함하는, 3차원 메모리 어레이를 형성하는 방법.
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