CN108886051A - 用于三维存储器阵列的热绝缘 - Google Patents

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Abstract

本发明描述用于三维存储器阵列的方法、系统及装置。存储器单元可在暴露于高温时转换，所述高温包含与相邻单元的读取或写入操作相关联的高温，从而破坏存储于所述存储器单元中的数据。为防止此热干扰效应，存储器单元可由包含一或若干界面的热绝缘区域彼此分离。所述界面可通过将不同材料彼此层叠或在形成期间调整材料的沉积参数而形成。所述层可使用例如平面薄膜沉积技术产生。

Description

用于三维存储器阵列的热绝缘
交叉参考
本专利申请案主张由凡蒂尼(Fantini)在2016年4月1日申请的标题为“用于三维存储器阵列的热绝缘(Thermal Insulation for Three-Dimensional Memory Arrays)”的第15/088,475号美国专利申请案的优先权，所述申请案转让给本案受让人。
背景技术
下文大体上涉及存储器装置且更具体来说涉及用于三维存储器阵列的热绝缘。
存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中存储信息。通过编程存储器装置的不同状态而存储信息。例如，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在多个类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性。即使无外部电源，非易失性存储器(例如PCM)仍可维持其存储逻辑状态达延长时间段。易失性存储器装置(例如DRAM)可随时间失去其存储状态，除非其由外部电源周期性地刷新。改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保留、减少电力消耗或减少制造成本以及其它度量。
PCM可为非易失性且可提供与其它存储器装置相比的改进读取/写入速度及持久性。PCM也可提供增加存储器单元密度。例如，对于PCM，三维存储器阵列可为可行的。
一些存储器类型在操作(例如读取或写入存储器单元)期间可产生热量。例如，PCM存储器单元在读取或写入操作期间可加热到高温。其它存储器类型或存储器单元操作也可产生热量。此加热可增加相邻存储器单元的温度，这可破坏阵列的所存储的数据。此加热可使阵列无法可靠存储数据或对存储器单元间隔施加约束，这可抑制未来成本节省或存储器阵列性能的增加。
附图说明
本文的揭示内容指代且包含以下图：
图1说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列；
图2说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列；
图3说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列；
图4说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的具有选择组件的实例存储器阵列；
图5说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的具有选择组件的实例存储器阵列；
图6说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的具有选择组件的实例存储器阵列；
图7说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列；
图8说明根据本发明的各种实施例的系统，其包含支持热绝缘的存储器阵列；及
图9是说明根据本发明的各种实施例的用于形成具有热绝缘的三维存储器阵列的方法的流程图。
具体实施方式
阵列的存储器单元之间的热效应可显著限制存储器阵列的性能。因此，减少阵列的存储器单元之间的负热效应可允许增加阵列的容量、可靠性及成本有效性。
减少存储器阵列的制造成本及增加存储器阵列的性能可取决于通过在平面衬底上形成彼此靠近的存储器单元而增加存储器单元密度。三维(3D)存储器阵列已引起存储器阵列扩展到另一维度，从而显著增加给定平面衬底的存储器单元密度。这些3D架构也可实现减小组件大小及增加存储器单元密度。但是，由于存储器单元较紧密地封装在一起，它们的操作可影响相邻存储器单元。
在一些存储器技术(包含相变存储器(PCM))中，读取或写入存储器单元的逻辑状态可导致存储器单元的加热。可通过控制存储器单元的电阻而设置PCM中的逻辑状态。此可包含熔化且接着冷却存储器单元的材料以产生高电阻状态。在其它情况中，存储器单元可加热到适度高温以产生低电阻状态。但是，加热一个存储器单元可影响相邻单元。随着热量扩散，相邻单元可增加温度。此可转换相邻单元的材料且最终改变或破坏所存储的数据。随着存储器单元较紧密地封装在一起，这个所谓的“热干扰”可变得越来越成问题。在一些情况中，热干扰可限制存储器单元间隔的进一步减小。
因此，如本文所描述，描述热绝缘存储器单元的存储器阵列架构。存储器单元可由热绝缘区域分离。这些区域可包含用以产生一或多个界面的一或多个子层，它们可增加区域的热阻。界面可以若干方式形成，包含将不同材料彼此层叠或在沉积期间调整材料的沉积参数。在一些实施例中，界面可大体上平行于衬底且因此可由成本有效平面薄膜沉积技术产生。
下文在存储器阵列的背景中进一步描述上文介绍的特征及技术。接着，描述具有热绝缘层的三维存储器阵列的具体实例，所述热绝缘层最小化邻近存储器单元的热干扰。由与减少三维存储器阵列中的热干扰有关的设备图、系统图及流程图进一步说明且参考所述设备图、系统图及流程图描述本发明的这些及其它特征。尽管在PCM方面论述本发明，但本发明可应用到其它存储器类型。例如，使用增加温度读取或写入存储器单元的其它存储器类型。或，在其它实例中，其中存储器装置的操作产生可干扰存储器单元的热量。
图1说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列100。存储器阵列100也可称为电子存储器设备。存储器阵列100包含可经编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储两个状态，表示为逻辑0及逻辑1。在一些情况中，存储器单元105经配置以存储两个以上逻辑状态。
存储器单元105可包含具有代表逻辑状态的可变且可配置电阻的材料，其可称为存储器元件。例如，具有结晶或非晶原子配置的材料可具有不同电阻。因此，施加到存储器单元105的电压可取决于所述材料是在结晶还是非晶状态中而导致不同电流，且所得电流的量值可用于确定由存储器单元105存储的逻辑状态。在一些情况中，存储器单元105可具有可导致中间电阻的结晶及非晶区域的组合，所述中间电阻可对应于不同逻辑状态(即，除逻辑1或逻辑0以外的状态)且可允许存储器单元105存储两个以上不同逻辑状态。如下文所论述，可通过加热(包含熔化)存储器元件而设置存储器单元105的逻辑状态。
存储器阵列100可为3D存储器阵列，其中二维(2D)存储器阵列形成于彼此的顶部上。此与2D阵列相比可增加可放置或产生于单个裸片或衬底上的存储器单元的数目，此又可减少生产成本或增加存储器阵列的性能或两者。根据图1中描绘的实例，存储器阵列100包含三个层级；但是，层级的数目不限于三个。层级可由电绝缘材料分离。在一些情况中，电绝缘材料也可热绝缘且可含有多个子层以增加每一层级之间的热阻。每一层级可经对准或定位使得存储器单元105可跨每一层级近似彼此对准，从而形成存储器单元堆叠145。
存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到位线115。因此，一个存储器单元105可定位于字线110与位线115的交叉点处。此交叉点可称为存储器单元的地址。在一些情况中，位线115可称为数字线。对字线及位线或其类似物的参考可在不会失去理解或操作的情况下互换。字线及位线也可称为存取线。在一些情况中，字线110及位线115可大体上彼此垂直以产生阵列。
在3D阵列中，行中的每一层级可具有字线110。在一些情况中，存储器单元堆叠145可具有存储器单元堆叠145中的存储器单元105所共有的电极。例如，导电延伸件可耦合到位线115且共同连接到存储器单元堆叠145中的存储器单元105。术语电极可指代电导体，且在一些情况中，可采用为到存储器单元105-a的电触点。电极可包含在存储器阵列100的元件或组件之间提供导电路径的迹线、金属线、导线、导电层或类似者。
可通过激活或选择字线110及位线115而对存储器单元105执行例如读取及写入的操作，此可包含将电压或电流施加到相应线。字线110及位线115可由导电材料制成，例如金属(例如铜、铝、金、钨、钛等等)、金属合金、碳或其它导电材料、合金或化合物。在选择存储器单元105之后，所得信号可用于确定所存储的逻辑状态。例如，可施加电压且所得电流可用于区分相变材料的电阻状态。在一些情况中，读取、写入或复位存储器单元105可增加其温度，此可热干扰或破坏存储于相邻存储器单元105中的数据。如本文所论述，在存储器单元105之间形成多个热绝缘层可热绝缘相邻存储器单元105且最小化热干扰。
可通过行解码器120及列解码器130控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当位线115。因此，通过激活字线110及位线115，可存取存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105。例如，感测组件125可经配置以基于通过存取存储器单元105产生的信号确定存储器单元105的所存储的逻辑状态。所述信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或两者。例如，可(使用对应字线110及位线115)将电压施加到存储器单元105且所得电流的量值可取决于存储器单元105的电阻。同样地，可将电流施加到存储器单元105且产生电流的电压的量值可取决于存储器单元105的电阻。在一些情况中，感测可取决于阈值电压；即，感测可取决于电流开始流动的点处的电压。感测组件125可包含各种晶体管或放大器以检测及放大信号，此可称为锁存。接着，存储器单元105的所检测的逻辑状态可输出为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的一部分。或感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子连通。
可通过类似地激活相关字线110及位线115而设置或写入存储器单元105，即，逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据(例如输入135)。在相变存储器的情况中，通过加热存储器元件(例如，通过使电流通过存储器元件)而写入存储器单元105。在下文更详细论述此过程。如同读取存储器单元105，写入存储器单元105可增加其温度，例如，存储器单元105的温度可增加到超过其熔化温度，此可破坏存储于相邻存储器单元105中的数据。倾向于具有破坏效应的此类型的单元间热效应可称为热干扰。如本文所论述，在存储器单元105之间形成多个热绝缘层可最小化相邻存储器单元105的热干扰。
在一些存储器架构中，存取存储器单元105可降级或破坏所存储的逻辑状态且可执行重写或刷新操作以使原始逻辑状态返回到存储器单元105。例如在DRAM中，逻辑存储电容器可在感测操作期间部分或完全放电，从而破坏所存储的逻辑状态。所以可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致行中的全部存储器单元的放电；因此，可需要重写行中的全部存储器单元105。但在非易失性存储器(例如PCM)中，存取存储器单元105可不破坏逻辑状态且因此存储器单元105可不需要在存取之后重写。
一些存储器架构(包含DRAM)可随时间失去其存储状态，除非其由外部电源周期性地刷新。例如，充电电容器可随时间通过泄漏电流放电，从而导致失去存储信息。这些所谓的易失性存储器装置的刷新速率可相对高(例如对于DRAM是每秒数十次刷新操作)，此可导致显著电力消耗。随着存储器阵列越来越大，增加电力消耗可抑制存储器阵列的部署或操作(例如电力供应、热量产生、材料限制等等)，尤其对于依靠有限电源(例如电池)的移动装置来说。如下文所论述，非易失性PCM单元可具有可导致相对于其它存储器架构的改进性能的有益性质。例如，PCM可提供相当于DRAM的读取/写入速度但可为非易失性的且允许增加单元密度。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新等等)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140定位于相同位置。存储器控制器140可产生行及列地址信号以激活所要字线110及位线115。存储器控制器140也可产生及控制在存储器阵列100的操作期间使用的各种电压电位或电流。一般来说，本文论述的所施加的电压或电流的振幅、形状或持续时间可调整或改变且可针对操作存储器阵列100中论述的各种操作而不同。此外，可同时存取存储器阵列100内的一个、多个或全部存储器单元105；例如，可在复位操作期间同时存取存储器阵列100的多个或全部单元，其中全部存储器单元105或存储器单元105的群组设置为单个逻辑状态。
图2说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列200。存储器阵列200可为参考图1的存储器阵列100的实例。如图2中所描绘，存储器阵列200包含相对于衬底在垂直方向上堆叠以产生存储器单元堆叠145-a的存储器单元105-a的多个层级，它们可为如参考图1所描述的存储器单元105及存储器单元堆叠145的实例。因此，存储器阵列200可称为3D存储器阵列。存储器阵列200也包含字线110-a及位线115-a，它们可为如参考图1所描述的字线110及位线115的实例。存储器阵列200包含绝缘层205、通孔210、衬底215及电极220。电极220可与位线115-a电子连通。绝缘层205可电绝缘及热绝缘。如上文所描述，可通过编程存储器单元105-a的电阻而存储各种逻辑状态。在一些情况中，此包含使电流通过存储器单元105-a、加热存储器单元105-a或完全或部分熔化存储器单元105-a的材料。绝缘层205可由多个子层组成，从而在存储器单元105-a之间产生一或多个界面，其增加存储器单元堆叠145-a内的存储器单元105-a之间的热阻。
存储器阵列200可包含存储器单元堆叠145-a的阵列，且每一存储器单元堆叠145-a可包含多个存储器单元105-a。可通过形成导电层(例如字线110-a)的堆叠而制成存储器阵列200，其中每一导电层通过电绝缘层205而与邻近导电层分离。电绝缘层可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。在一些情况中，电绝缘层205可为热绝缘的且可包含一或多个子层。存储器阵列200的层可形成于衬底215(例如硅晶片或任何其它半导体或氧化物衬底)上。可通过蚀刻或机械技术或两者将材料从层堆叠移除而形成通孔210。可通过将材料从导电层移除以产生邻近于通孔210的凹槽且接着在所述凹槽中形成可变电阻材料而形成存储器元件105-a。例如，可通过蚀刻从导电层移除材料，且材料可沉积于所得凹槽中以形成存储器元件105。每一通孔210可填有电导体以产生电极220，其可耦合到位线115-a。换句话来说，存储器单元堆叠145-a中的存储器单元105-a可具有共同电极。因此，每一存储器单元105-a可耦合到字线110-a及位线115-a。
在一些情况中，可在存储器单元105-a与至少一个存取线(例如字线110-a或位线115-a)之间串联连接选择组件(例如，如图4到6中所展示)。选择组件可有助于选择特定存储器单元105-a或可帮助防止杂散电流流动通过邻近选定存储器单元105-a的非选定存储器单元105-a。选择组件可包含电非线性组件(例如非欧姆组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关以及其它类型的两端选择装置(例如二极管)。在一些情况中，选择组件是硫属化物薄膜。
各种技术可用于在衬底215上形成材料或组件。这些技术可包含例如化学气相沉积(CVD)、金属有机气相沉积(MOCVD)、物理气相沉积(PVD)、溅射沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。可使用若干技术移除材料，技术可包含例如化学蚀刻(也称为“湿式蚀刻”)、等离子蚀刻(也称为“干式蚀刻”)或化学机械平坦化。
如上文所论述，图2的存储器单元105-a可包含具有可变电阻的材料。可变电阻材料可指代各种材料系统，包含例如金属氧化物、硫属化物及类似者。硫属化物材料是包含元素硫(S)、硒(Se)或碲(Te)中的至少一者的材料或合金。许多硫属化物合金可为可行的，例如，锗-锑-碲合金(Ge-Sb-Te)是硫属化物材料。也可采用未在此处明确列举的其它硫属化物合金。
相变存储器利用相变材料(其可为硫属化物材料)中的结晶状态与非晶状态之间的大电阻对比。呈结晶状态的材料可具有布置成周期性结构的原子，此可导致相对低电阻。相比之下，不具有或具有相对少周期性原子结构的呈非晶状态的材料可具有相对高电阻。材料的非晶状态与结晶状态之间的电阻值差异可为显著的；例如，呈非晶状态的材料可具有比呈其结晶状态的材料的电阻大一或多个数量级的电阻。在一些情况中，材料可为部分非晶及部分结晶，且电阻可具有介于呈完全结晶或完全非晶状态的材料的电阻之间的某一值。所以材料可用于除二进制逻辑应用以外的应用，即，存储于材料中的可能状态的数目可为两个以上。
为设置低电阻状态，可通过使电流通过存储器单元而加热存储器单元105-a。由流动通过具有有限电阻的材料的电流引起的加热可称为焦耳或欧姆加热。因此，焦耳加热可与电极或相变材料的电阻有关。将相变材料加热到高温(但低于相变材料的熔化温度)可导致相变材料结晶且形成低电阻状态。在一些情况中，可通过除焦耳加热以外的方式(例如，通过使用激光)加热存储器单元105-a。
为设置高电阻状态，可通过例如焦耳加热将相变材料加热到超过其熔化温度。可通过突然移除所施加的电流以快速冷却相变材料而淬火或锁定熔融材料的非晶结构。
在一些实例中，复位操作可包含熔化相变材料的第一加热周期接着使相变材料结晶的第二加热周期，其中第二加热周期使用小于第一加热周期的温度。此复位操作(其包含两个加热步骤)可干扰邻近存储器单元。
如本文所描述，分离存储器单元105-a的区域(例如绝缘层205)可包含可通过更改温度梯度而增加绝缘层205的热阻的一或多个界面。在一些实例中，界面分离在垂直方向上堆叠的存储器单元105-a。换句话来说，存储器单元105-a可堆叠于彼此的顶部上且通过界面彼此分离。界面也可通过例如散射声子而减少热声子运输。此可减少热运输且增加热阻。此又可帮助防止在读取或写入操作期间加热相邻存储器单元105-a时破坏存储于存储器单元105-a中的数据。例如，增加热阻可增加在破坏相邻存储器单元105-a之前可写入存储器单元105-a的周期数目。此在下文更详细论述。
与绝缘层相关联的一或多个界面可源自材料组合物或化学计量的改变。例如，两个或两个以上层可形成于彼此的顶部上，其中相邻层具有不同化学组合物，例如氧化物材料(例如SiO2)及氮化物材料(例如SiN)的交替层。也可由材料的化学比例或化学计量的改变形成界面。例如，替代SiN的1比1原子比，邻近层的原子比可改变，例如1.2比1、1比1.1等等。在一些情况中，化学计量可通过在材料沉积期间调整沉积参数而改变。例如，反应物的相对浓度可在沉积以及其它技术期间改变。
在一些实施例中，金属层可用于提供热绝缘。金属通常是良好热导体且可有助于将热量从包围存储器单元105-a的区域移除。例如，绝缘层205可包含多个子层，其中至少一个子层是金属的。可通过例如在其间放置电绝缘材料而使金属层或子层与电极220或存取线(例如字线110-a或位线115-a)电绝缘。
本文所论述的存储器单元105不限于相变材料。其它类型的存储器单元(例如电阻式存储器或电阻式RAM)可类似地受热干扰影响。在一些情况中，电阻式RAM使用金属氧化物材料，通过控制材料中的原子的离子状态或通过控制材料中的原子空位(即遗漏原子)的数目或位置而改变其电阻。这些材料及工艺可对热量敏感且因此可获益于本文所描述的热绝缘技术。
图3说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列300。存储器阵列300可为参考图1及2的存储器阵列100或200的实例。如图3中所描绘，存储器阵列300包含存储器单元105-b及105-c、字线110-b及110-c、通孔210-a及电极220-a，它们可为如参考图1及2所描述的存储器单元105、字线110、通孔210及电极220的实例。存储器阵列300也包含绝缘子层310、310-a及310-b。存储器单元105及邻近电极(例如字线110)的组合可称为存储器阵列300的层；同样地，邻近子层的群组可称为存储器阵列300的层。因此，存储器阵列300可包含层315、320及325。层325可由各种子层组成(例如子层310、310-a及310-b)。绝缘子层310、310-a及310-b可为不同材料且可形成增加存储器单元105-b与105-c之间的热阻的界面。在一些情况中，电极220-a可为位线115或其可为与位线115电子连通的另一材料，如参考图2所论述。
如上文所论述，可通过加热存储器单元105-b而执行读取或写入存储器单元105-b。例如，可施加电流且其可流动通过字线110-b、存储器单元105-b及电极220-a，从而引起字线110-b、存储器单元105-b及电极220-a中的一或多者归因于焦耳加热而增加温度。在一些情况中，此过程可将存储器单元105-b加热到高温，包含在一些情况中超过其熔化温度。因此，存储器单元105-b的周围(包含存储器单元105-c)的温度可增加。存储器单元105-c的加热可转换及破坏存储于存储器单元105-c中的数据。例如，如果存储器单元105-c呈非晶状态，那么可存在使其结晶的热力驱动力，此可改变其电阻且因此改变所存储的逻辑状态。
尽管存在热力驱动力以从非晶转换为结晶，但结构在无足够动能的情况下不会转换。可以热方式提供此动能。因此，在足够低的温度下，可维持存储状态。但是，在高温下，非晶材料可结晶。此可发生在比材料的熔化温度低得多的温度下，例如约摄氏几百度。通常，在高温下耗费的时间可确定存储器单元105-c何时切换状态。所以对于给定温度，可在存储器单元105-b的特定数目个读取或写入周期之后破坏存储器单元105-c。即，存储器单元105-b的每一读取或写入周期可加热存储器单元105-c达某一时间段，且在某一数目个周期之后，存储器单元105-c可经历高温达足够时间使得其转换且被破坏。
为最小化存储器单元105的热干扰，可通过在存储器单元105-b与105-c之间添加一或多个界面而增加其间的热阻。即，界面可放置于垂直堆叠的存储器单元105之间。例如，如图3中所描绘，第一层315可包含耦合到第一电极(例如字线110-b)的第一存储器单元105-b。在一些情况中，存储器单元105可称为存储器元件105。第二层320可包含耦合到第二电极(例如字线110-c)的第二存储器单元105-c。第三层325可包含至少两个子层(例如子层310及310-a)的堆叠。尽管在图3中描绘具有三个子层，但可使用两个子层。也可使用三个以上子层。层325可定位于层315与320之间，其中层315、320及325各自大体上彼此平行。另外，第三电极(例如电极220-a)可耦合到存储器元件105b及105-c，且电极220-a可大体上垂直于层315、320及325。在一些情况中，存储器元件105-b及105-c可与电极220-a同轴，即，它们可共享相同旋转轴。例如，电极220-a可为圆柱形且存储器元件105-b及105-c可为环形且包围电极220-a。在其它实例中，存储器阵列300的架构可具有不包含圆形对称组件的配置。
在一些情况中，子层310及310-a可为电及热绝缘体。例如，它们可为氧化物材料。子层310及310-a可各自为具有彼此不同的组合物或化学计量的材料，因此导致其间的界面。在一些情况中，层325内的热绝缘区域可包含第三子层(例如子层310-b)，其可定位于子层310与310-a之间。在一些情况中，子层310-b可为电及热绝缘的，例如氧化物材料。在其它情况中，子层310-b可为热导体，例如金属、金属合金、碳或包括硅及氮的化合物。在这些情况中，子层310及310-a可为电绝缘体以使子层310-b与字线110-b及110-c以及存储器元件105-b及105-c电绝缘。在一些情况中，子层310-b也可与电极220-a电绝缘。
字线110-b及110-c以及电极220-a可各自由钨、氮化钨、铝、钛、氮化钛、硅、掺杂多晶硅或碳或其任何组合中的至少一者构成。存储器元件105-b及105-c可为具有可编程电阻率的材料。它们可为硫属化物材料或相变材料或两者。
如图3中所描绘，由子层310及310-a形成的界面可大体上平行于衬底或裸片(例如图2中所展示的衬底215)。此定向可具有若干优点。例如，其可在存储器单元105-b及105-c定位于图3中所展示的3D垂直架构中时增加其间的热阻。另外，形成子层310及310-a可由简单平面薄膜沉积工艺实现。例如，物理气相沉积(其是视线沉积工艺)可产生平行于衬底的平面薄膜。这些沉积技术可不用于产生垂直于衬底延伸的薄膜。
可通过形成包括一组导电层的堆叠而产生存储器阵列300，其中所述组的每一导电层通过热绝缘区域而与所述组的邻近导电层分离。例如，可由沉积导电材料而形成层320。层325可形成于层320的顶部上，其中层325可包含至少两个绝缘子层(例如子层310及310-a)，它们可为不同电绝缘材料。可重复此过程以形成堆叠，例如，层320、325及315可包括所述堆叠，不过更多层是可行的。
可通过改变沉积材料而在层325中形成界面。例如，子层310-b可为不同于子层310及310-a的材料，因此在子层之间形成界面。子层310、310-a及310-b可为氧化物材料、含有氮的化合物(例如SiN)、金属、金属合金或碳中的一者。在其它情况中，子层310、310-a及310-b是相同材料但可具有彼此不同的化学计量。此可通过在形成期间改变沉积参数而达成。例如，可根据一组沉积参数形成子层310-a且可根据另一组沉积参数形成子层310-b。
可形成穿过堆叠的通孔210-a，其中通孔210-a的至少一部分通过所述组导电层的每一导电层(例如层320及315)。可通过从堆叠移除材料(例如，通过蚀刻)而形成通孔210-a。在一些情况中，光刻工艺可用于界定通孔210-a的开口且将后续蚀刻约束到所界定的区域。可在所述组导电层的至少一个导电层(例如层320或315)中形成凹槽，且凹槽可邻近于通孔210-a。可在凹槽中形成存储器元件105-b或105-0c。
举实例来说，可通过使用化学气相沉积、金属有机化学气相沉积、物理气相沉积或原子层沉积沉积材料而形成存储器阵列300中的材料或组件。可通过蚀刻(例如化学或等离子蚀刻)移除材料。
图4说明根据本发明的各种实施例的支持用于三维存储器阵列的热绝缘的实例存储器阵列400。存储器阵列400可为参考图1到3的存储器阵列100、200或300的实例。存储器阵列400包含存储器单元105-d、字线110-d、通孔210-b、电极220-b及绝缘子层310-c，它们可为参考图1到3的存储器单元105、字线110、通孔210及电极220及参考图3的绝缘子层310的实例。在一些情况中，电极220-b可为位线115或其可为与位线115电子连通的从位线115的延伸件。存储器阵列400也包含缓冲材料405及选择组件410。
如图4中所描绘，两个以上存储器单元105可彼此堆叠。例如，展示三个存储器单元105-d；但是，在一些实例中可堆叠三个以上存储器单元105。此外，图4中描绘五个绝缘子层310-c，从而导致每一存储器元件105-d之间的六个界面。
如上文所论述，选择组件410可有助于选择特定存储器单元105-d或可帮助防止杂散电流流动通过邻近选定存储器单元105的非选定存储器单元105。选择组件410可包含电非线性组件(即，非欧姆组件)，例如双极结、金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关以及其它类型的两端选择装置(例如二极管)。选择组件410也可为场效应晶体管。在一些情况中，选择组件410可为硫属化物薄膜。在其它情况中，选择组件410可为含有硒、砷及锗的材料合金。
选择组件410可定位于电极(例如导电位线115或字线110-d)与存储器单元105-d之间。例如，电极220-b可为位线115的延伸件，且选择组件410可耦合到电极220-b及缓冲材料405，从而分离电极220-b及缓冲材料405，其中缓冲材料405可耦合到存储器单元105-d。
缓冲材料405可增强选择组件410及存储器元件105-d的化学分离。例如，当(例如)存储器元件105-d熔化时缓冲材料405可防止选择组件410及存储器元件105-d的化学混合。缓冲材料405可为可通过穿隧导电的薄氧化物材料。在其它情况中，缓冲材料405可为导电材料(例如电极材料)。
可以类似于图3中所论述的方式形成存储器阵列400。在形成通孔210-b及存储器元件105-d之后，可将缓冲材料405形成于通孔210-b的表面上，且缓冲材料405可耦合到存储器元件105-d。选择组件410可形成于通孔210-b中的缓冲材料405的表面上，其中选择组件410可耦合到缓冲材料405。可形成电极220-b，其中电极220-b可填充通孔210-b的其余部分且可耦合到选择组件410。
图5说明根据本发明的各种方面的支持用于三维存储器阵列的热绝缘的实例存储器阵列500。存储器阵列500可为参考图1到4的存储器阵列100、200、300或400的实例。存储器阵列500包含存储器单元105-e、字线110-e、通孔210-c、电极220-c、绝缘子层310-d、选择组件410-a及缓冲材料405-a，它们可为参考图1到4的存储器单元105、字线110、通孔210、电极220、绝缘子层310、选择组件410及缓冲材料405的实例。在一些情况中，电极220-c可为位线115或其可为与位线115电子连通的从位线115的延伸件。
选择组件410-a可定位于电极(例如导电位线115)与存储器单元105-e之间。例如，电极220-c可为位线115(其可为导线)的延伸件，且选择组件410-a可耦合到电极220-c，从而分离电极220-c及存储器元件105-e。在一些情况中，缓冲材料405-a分离选择组件410-a及存储器元件105-e。缓冲材料405-a可增强选择组件410-a及存储器元件105-e的化学分离。例如，当(例如)存储器元件105-e熔化时缓冲材料405-a可防止选择组件410-a及存储器元件105-e的化学混合。缓冲材料405-a可为足够薄使得其可通过穿隧导电的氧化物材料。在其它情况中，缓冲材料405-a可为导电材料。
可以类似于图3中所论述的方式形成存储器阵列500。在形成通孔210-c之后，可在字线110-e中形成凹槽。可在凹槽中形成存储器单元105-e。缓冲材料405-a可形成于存储器单元105-e上。在一些情况中，缓冲材料405-a及存储器单元105-e两者都在凹槽内。选择组件410-a可形成于通孔210-c的表面上，其中选择组件410-a可耦合到缓冲材料405-a，且缓冲材料405-a分离选择组件410-a及存储器元件105-e。可形成电极220-c，其中电极220-c可填充通孔210-c的其余部分且可耦合到选择组件410-a。
图6说明根据本发明的各种方面的支持用于三维存储器阵列的热绝缘的实例存储器阵列600。存储器阵列600可为参考图1到5的存储器阵列100、200、300、400或500的实例。存储器阵列600包含存储器单元105-f、字线110-f、通孔210-d、电极220-d、绝缘子层310-e及选择组件410-b，它们可为参考图1到5的存储器单元105、字线110、通孔210、电极220、绝缘子层310及选择组件410的实例。
可以类似于图3中所论述的方式形成存储器阵列600，其中电极220-d填充整个通孔210-d且可耦合到存储器元件105-f。选择组件401-b可形成于电极220-d的一个端部处且可耦合到电极220-d。例如，选择组件410-b可定位于电极220-d与位线115(未展示)之间，位线115可为导线使得它们耦合。在一些情况中，选择组件410-b可形成于存储器阵列下方(即，通孔210-d的底部处)。在一些实例中，选择组件410-b可与通孔210-d的顶部或底部成平面，即，其可与顶部或底部绝缘子层310-e成平面。
图7展示根据本发明的各种方面的支持用于三维存储器阵列的热绝缘的存储器阵列100-a的框图700。存储器阵列100-a可称为电子存储器设备且可为图1到6中所描述的存储器阵列100、200、300、400、500或600的实例。存储器阵列100-a包含存储器控制器140-a及存储器单元105-g，它们可为参考图1描述的存储器控制器140及如参考图1到6所描述的存储器单元105的实例。存储器控制器140-a可包含偏置组件710及时序组件715且可操作如图1到3中所描述的存储器阵列100-a。存储器控制器140-a可与字线110-g、位线115-b及感测组件125-a电子连通，它们可为参考图1或2描述的字线110、位线115及感测组件125的实例。存储器阵列100-a也可包含锁存器725。存储器阵列100-a的组件可彼此电子连通且可执行参考图1到3所描述的功能。在一些情况中，感测组件125-a及锁存器725可为存储器控制器140-a的组件。
存储器控制器140-a可经配置以通过施加电压或电流到那些各种节点而激活字线110-g或位线115-b。例如，偏置组件710可经配置以施加电压以操作存储器单元105-g以读取或写入存储器单元105-g，如上文所描述。所施加的电压可基于所要电流以及存储器单元105-g及任何电极的电阻。在一些情况中，存储器控制器140-a可包含行解码器、列解码器或两者，如参考图1所描述。此可使存储器控制器140-a能够存取一或多个存储器单元105-g。偏置组件710也可提供电压以操作感测组件125-a。
在一些情况中，存储器控制器140-a可使用时序组件715执行其操作。例如，时序组件715可控制各种字线或位线选择的时序，包含本文论述的用于切换及电压应用以执行存储器功能(例如读取及写入)的时序。在一些情况中，时序组件715可控制偏置组件710的操作。
感测组件125-a可包含用以确定存储器单元105-g中的所存储的逻辑状态的电压或电流感测放大器。在确定逻辑状态之后，感测组件125-a可接着将输出存储于锁存器725中，其中其可根据使用存储器阵列100-a的电子装置的操作而使用。
图8展示根据本发明的各种实施例的支持具有热绝缘的三维存储器阵列的系统800的图。系统800可包含装置805，其可为或包含印刷电路板以连接或物理支撑各种组件。装置805可包含存储器阵列100-b，其可为图1到7中所描述的存储器阵列100、100-a、200、300、400、500或600的实例。存储器阵列100-b可含有存储器控制器140-b及存储器单元105-h，它们可为参考图1及7描述的存储器控制器140及参考图1到7描述的存储器单元105的实例。装置805也可包含处理器810、BIOS组件815、外围组件820及输入/输出控制器组件825。装置805的组件可通过总线830彼此电子连通。
处理器810可经配置以通过存储器控制器140-b操作存储器阵列100-b。在一些情况中，处理器810执行参考图1及7描述的存储器控制器140-b的功能。在其它情况中，存储器控制器140-b可集成到处理器810中。处理器810可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置，离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合，且处理器810可执行本文所描述的各种功能，包含读取或写入由热绝缘层分离的存储器单元105-h。处理器810可例如经配置以执行存储于存储器阵列100-b中的计算机可读指令以引起装置805执行各种功能或任务。
BIOS组件815可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化及运行系统800的各种硬件组件。BIOS组件815也可管理处理器810与各种组件(例如外围组件820、输入/输出控制器组件825等等)之间的数据流。BIOS组件815可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件820可为集成到装置805中的任何输入或输出装置，或这些装置的界面。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连件(PCI)或加速图形端口(AGP)槽。
输入/输出控制器组件825可管理处理器810与外围组件820、输入835或输出840之间的数据通信。输入/输出控制器组件825也可管理未集成到装置805中的外围设备。在一些情况中，输入/输出控制器组件825可表示到外部外围设备的物理连接或端口。
输入835可表示将输入提供到装置805或其组件的装置805外部的装置或信号。此可包含用户接口或与其它装置或其间的接口。在一些情况中，输入835可为经由外围组件820与装置805介接的周边设备或可由输入/输出控制器组件825管理。
输出840可表示经配置以接收来自装置805或其组件的任何者的输出的装置805外部的装置或信号。输出840的实例可包含发送到显示器、音频扬声器、打印装置、另一处理器或印刷电路板等等的数据或信号。在一些情况中，输出840可为经由外围组件820与装置805介接的外围设备或可由输入/输出控制器组件825管理。
存储器控制器140-b、装置805及存储器阵列100-b的组件可由经设计以实施其功能的电路组成。此可包含经配置以实施本文所描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
图9展示说明根据本发明的各种实施例的形成具有热绝缘的三维存储器阵列的方法900的流程图。形成方法可包含参考图2到6所描述的方法。例如，可通过材料沉积及移除的各种组合形成材料或组件。在一些情况中，材料形成或移除可包含未明确列举或描述的一或多个光刻步骤。
在框905，方法可包含形成包括一组导电层的堆叠，其中所述组的每一导电层通过热绝缘区域而与所述组的邻近导电层分离，如参考图1到6所描述。
在框910，方法可包含在每一热绝缘区域内形成一组绝缘层，其中所述组绝缘层包括包含电绝缘材料的至少两个层，如参考图1到6所描述。在一些情况中，方法可包含：形成包第一材料的第一电绝缘层；及形成定位于第一电绝缘层的顶部上的第二电绝缘层，其中第二电绝缘层包括不同于第一材料的第二材料。在其它情况中，方法可包含：根据第一组形成参数形成第一电绝缘层；及根据不同于第一组形成参数的第二组形成参数形成第二电绝缘层，其中第一绝缘层及第二绝缘层包括相同材料。
在一些实例中，框910处的方法可包含：形成包括第一材料的第一电绝缘层；形成定位于第一电绝缘层的顶部上的第二层，其中第二层包括不同于第一材料的第二材料；及形成定位于第二层的顶部上的第三层，其中第一及第三层包括相同材料。在一些情况中，第一及第三材料可不同。在一些例项中，第二材料包括金属、金属合金、碳或包括硅及氮的化合物中的至少一者。
在框915，方法可包含形成穿过堆叠的通孔，其中通孔的至少一部分通过所述组导电层的每一导电层，如参考图1到6所描述。
在框920，方法可包含在所述组导电层的至少一个导电层中形成凹槽，其中凹槽邻近通孔，如参考图1到6所描述。
在框925，方法可包含在凹槽内形成存储器元件，如参考图1到6所描述。在一些情况中，存储器元件可为硫属化物材料或相变材料。
方法也可包含：在通孔的表面上形成第一导电元件，其中第一导电元件耦合到存储器元件；在通孔中的第一导电元件的表面上形成选择组件，其中选择组件耦合到第一导电元件；及形成第二导电元件，其中第二导电元件填充通孔的其余部分且耦合到选择组件。在一些实例中，导电元件、导电层或电极可各包括钨、氮化钨、铝、钛、氮化钛、硅、经掺杂多晶硅或碳或其任何组合中的一者。
在另一实施例中，方法可包含：在存储器元件上形成缓冲材料，其中缓冲材料及存储器元件两者都在凹槽内；在通孔的表面上形成选择组件，其中选择组件耦合到缓冲材料且缓冲材料使选择组件及存储器元件分离；及形成导电元件，其中导电元件填充通孔的其余部分且耦合到选择组件。
在又一实施例中，方法可包含：在通孔中形成导电元件，其中导电元件填充整个通孔且耦合到存储器元件；及使选择组件形成于导电元件的端部处且耦合到导电元件。在一些情况中，选择组件包括二极管、双极结装置、双向阈值选择器、场效应晶体管或硫属化物材料中的一者。
因此，方法900可为形成具有热绝缘的3D存储器阵列的方法。应注意，方法900描述可能实施方案，且操作及步骤可重新布置或以其它方式修改使得其它实施方案是可行的。
本文的描述提供实例，且不限于权利要求书所阐述的范围、适用性或实例。可在不背离本发明的范围的情况下对所论述的元件的功能及布置实行改变。各种实例可视情况省略、取代或添加各种程序或组件。另外，相对于一些实例描述的特征可在其它实例中组合。
本文所阐述的描述连同附图描述实例配置且不表示可实施或在权利要求书的范围内的全部实例。如本文所使用的术语“实例”、“示范性”及“实施例”意指“充当实例、例项或说明”且并非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述的技术的理解的具体细节。但是，可在无需这些具体细节的情况下实践这些技术。在一些例项中，众所周知结构及装置以框图形式展示以避免使所描述的实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签之后接着短划及区别于类似组件的第二标签而区别相同类型的各种组件。在不考虑第二参考标签的情况下，当第一参考标签用于说明书中时，描述可应用到具有相同第一参考标签的类似组件中的任一者。
如本文所使用，“耦合到”指示大体上彼此接触的组件。在一些情况中，两个组件可耦合，即使第三材料或组件使其在物理上分离。此第三组件不会大体上更改两个组件或其功能。相反，此第三组件可有助于或实现前两个组件的连接。例如，一些材料不会在沉积于衬底材料上时牢固黏附。薄(例如约几纳米或更小)层(例如薄片层)可用于两个材料之间以增强它们的形成或连接。在其它情况中，第三材料可充当用以化学隔离两个组件的缓冲。
本文使用的术语“层”指代几何结构的地层或片。每一层可具有三个维度(例如高度、宽度及深度)且可覆盖下方的表面的一些或全部。例如，层可为三维结构，其中两个维度大于第三维度(例如薄膜)。层可包含不同元件、组件及/或材料。在一些情况中，一个层可由两个或两个以上子层构成。在一些附图中，为了说明目的而描绘三维层的两个维度。但是，所属领域的技术人员将认识到层本质上是三维的。
如本文所使用，术语“大体上”意指所修饰的特性(例如由术语大体上修饰的动词或形容词)不需要是绝对的但是足够接近以实现特性的优点。
如本文所使用，术语“电极”可指代电导体，且在一些情况中，可采用为到存储器阵列的存储器单元或其它组件的电触点。电极可包含在存储器阵列100的元件或组件之间提供导电路径的迹线、金属线、导线、导电层或类似者。
如本文所使用，术语“光刻”可指代使用光致抗蚀剂材料图案化且使用电磁辐射曝光这些材料的工艺。例如，可通过在基底材料上旋涂光致抗蚀剂而在所述基底材料上形成光致抗蚀剂材料。可通过使光致抗蚀剂暴露到辐射而在光致抗蚀剂中产生图案。可由例如在空间上描绘辐射暴露光致抗蚀剂的位置的光掩模界定图案。接着，可通过例如化学处理移除所暴露光致抗蚀剂区域，从而留下所要图案。在一些情况中，可保持暴露区域且可移除未暴露区域。
术语“电子连通”指代支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。呈电子连通的组件(例如在带电电路中)可主动交换电子或信号或(例如在断电电路中)可不主动交换电子或信号但可经配置及操作以在为电路充电之后交换电子或信号。举实例来说，经由开关(例如晶体管)物理连接的两个组件呈电子连通，不管开关的状态如何(即断开或闭合)。
可使用多种不同技术及技巧中的任一者表示本文描述的信息及信号。例如，贯穿上述描述可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒、光场或光粒或其任何组合表示。一些图式可将信号说明为单个信号；但是，所属领域的一般技术人员应理解信号可表示信号的总线，其中所述总线可具有多种位宽度。
本文论述的装置(包含存储器阵列100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂而控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行掺杂。衬底的部分或切片含有存储器阵列或电路可称为裸片。
硫属化物材料可为包含元素硫(S)、硒(Se)及碲(Te)中的至少一者的材料或合金。本文论述的相变材料可为硫属化物材料。硫属化物材料及合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的带连字符的化学组合物标记指示包含于特定化合物或合金中的元素且意在表示涉及所指示的元素的全部化学计量。例如，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二进制金属氧化物材料或包含两个或两个以上金属(例如过渡金属、碱土金属及/或稀土金属)的混合化合价氧化物。实施例不限于与存储器单元的存储器元件相关联的特定可变电阻材料。例如，可变电阻材料的其它实例可用于形成存储器元件且可尤其包含硫属化物材料、庞磁阻材料或基于聚合物的材料。
本文论述的晶体管可表示场效应晶体管(FET)且包括包含源极、漏极与栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如简并)半导体区域。源极及漏极可由轻度掺杂半导体区域或沟道分离。如果沟道是n型(即多数载子是电子)，那么FET可称为n型FET。同样地，如果沟道是p型(即多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过施加电压到栅极而控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。可在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时“接通”或“激活”晶体管。可在将小于晶体管的阈值电压的电压施加到晶体管栅极时“切断”或“撤销激活”晶体管。
可使用经设计以执行本文所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行连同本文的揭示内容描述的各种说明性块、组件及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
本文所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么可作为计算机可读媒体上的一或多个指令或代码存储或传输功能。其它实例及实施方案在本发明及所附权利要求书的范围内。例如，归因于软件的本质，可使用由处理器执行的软件、硬件、固件、硬连线或其任何组合实施上文所描述的功能。实施功能的特征也可物理地定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。另外，如本文(包含权利要求书中)所使用，如项目列表(例如由例如“……中的至少一者”或“……中的一或多者”的词组开始的项目列表)中所使用的“或”指示包含性列表使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体(包含促进计算机程序从一个位置转移到另一位置的任何媒体)两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举实例来说且非限制地，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于以指令或数据结构的形式携带或存储所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。
另外，任何连接适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体的定义中。如本文所使用的磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地再现数据，而光盘使用激光光学地再现数据。上文的组合也包含于计算机可读媒体的范围内。
提供本文的描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将易于明白本发明的各种修改，且可在不背离本发明的范围的情况下将本文所界定的一般原理应用到其它变型。因此，本发明不限于本文所描述的实例及设计但符合与本文所揭示的原理及新颖特征一致的最广泛范围。

Claims (25)

1.一种三维存储器阵列，其包括：
第一层，其包括耦合到第一电极的第一存储器元件；
第二层，其包括耦合到第二电极的第二存储器元件；
第三层，其包括至少两个子层的堆叠，所述第三层定位于所述第一及第二层之间，其中所述第一、第二及第三层各自大体上彼此平行；及
第三电极，其耦合到所述第一及第二存储器元件，其中所述第三电极大体上垂直于所述第一、第二及第三层。
2.根据权利要求1所述的三维存储器阵列，其中至少两个子层的所述堆叠包括电及热绝缘体。
3.根据权利要求1所述的三维存储器阵列，其中至少两个子层的所述堆叠包括氧化物材料。
4.根据权利要求1所述的三维存储器阵列，其中至少两个子层的所述堆叠包括具有彼此不同的组合物或化学计量的材料。
5.根据权利要求1所述的三维存储器阵列，其中所述第三层进一步包括：
第三子层，其定位于所述第一及第二子层之间。
6.根据权利要求5所述的三维存储器阵列，其中所述第三子层是热导体。
7.根据权利要求5所述的三维存储器阵列，其中所述第三子层包括金属、碳或包括硅及氮的化合物中的至少一者。
8.根据权利要求1所述的三维存储器阵列，其中所述第一电极、所述第二电极及所述第三电极各自包括钨、氮化钨、铝、钛、氮化钛、硅、掺杂多晶硅或碳或其任何组合中的至少一者。
9.根据权利要求1所述的三维存储器阵列，其进一步包括：
选择组件，其耦合到所述第三电极；及
导线，其耦合到所述选择组件，其中所述选择组件使所述导线与所述第三电极分离。
10.根据权利要求9所述的三维存储器阵列，其中所述选择组件包括二极管、双极结装置、双向阈值选择器、场效应晶体管或硫属化物材料。
11.根据权利要求1所述的三维存储器阵列，其中所述第一存储器元件及所述第二存储器元件各自包括硫属化物材料。
12.根据权利要求1所述的三维存储器阵列，其中所述第一存储器元件及所述第二存储器元件各自包括具有可编程电阻率的材料。
13.根据权利要求1所述的三维存储器阵列，其中所述第一及第二存储器元件与所述第三电极同轴。
14.一种三维存储器阵列，其包括：
第一层，其包括第一存储器单元及第一电极，其中所述第一存储器单元包括硫属化物材料且耦合到所述第一电极；
第二层，其包括第二存储器单元及第二电极，其中所述第二存储器单元包括所述硫属化物材料且耦合到所述第二电极，且其中所述第二层大体上平行于所述第一层；
多个绝缘层，其定位于所述第一层与所述第二层之间，其中所述多个绝缘层大体上平行于所述第一及第二层，且其中所述多个绝缘层的第一绝缘层及第二绝缘层各自包括电绝缘体；
第三电极，其定位为大体上垂直于所述第一及第二层，其中所述第三电极邻近于所述第一及第二存储器单元；及
选择组件，其耦合到所述第三电极。
15.根据权利要求14所述的三维存储器阵列，其中所述硫属化物材料包括相变材料。
16.根据权利要求14所述的三维存储器阵列，其中所述多个绝缘层包括三个或三个以上绝缘层。
17.一种形成三维存储器阵列的方法，其包括：
形成包括一组导电层的堆叠，其中所述组的每一导电层通过热绝缘区域而与所述组的邻近导电层分离；
在每一热绝缘区域内形成一组绝缘层，其中所述组绝缘层包括包含电绝缘材料的至少两个层；
形成穿过所述堆叠的通孔，其中所述通孔的至少部分通过所述组导电层的每一导电层；
在所述组导电层的至少一个导电层中形成凹槽，其中所述凹槽邻近所述通孔；及
在所述凹槽内形成存储器元件。
18.根据权利要求17所述的方法，其中在每一热绝缘区域内形成所述组绝缘层包括：
形成包括第一材料的第一电绝缘层；及
形成定位于所述第一电绝缘层的顶部上的第二电绝缘层，其中所述第二电绝缘层包括不同于所述第一材料的第二材料。
19.根据权利要求17所述的方法，其中在每一热绝缘区域内形成所述组绝缘层包括：
根据第一组形成参数形成第一电绝缘层；及
根据不同于所述第一组形成参数的第二组形成参数形成第二电绝缘层，其中所述第一电绝缘层及所述第二电绝缘层包括相同材料。
20.根据权利要求17所述的方法，其中在每一热绝缘区域内形成所述组绝缘层包括：
形成包括第一材料的第一电绝缘层；
形成定位于所述第一电绝缘层的顶部上的第二层，其中所述第二层包括不同于所述第一材料的第二材料；及
形成定位于所述第二层的顶部上的第三层，其中所述第一及第三层包括相同材料。
21.根据权利要求20所述的方法，其中所述第二材料包括金属、金属合金、碳或包括硅及氮的化合物中的至少一者。
22.根据权利要求17所述的方法，其中形成所述堆叠、所述组绝缘层及所述存储器元件包括：
使用化学气相沉积、金属有机化学气相沉积、物理气相沉积或原子层沉积中的一者沉积材料。
23.根据权利要求17所述的方法，其进一步包括：
在所述通孔的表面上形成第一导电元件，其中所述第一导电元件耦合到所述存储器元件；
在所述通孔中的所述第一导电元件的表面上形成选择组件，其中所述选择组件耦合到所述第一导电元件；及
形成第二导电元件，其中所述第二导电元件填充所述通孔的其余部分且耦合到所述选择组件。
24.根据权利要求17所述的方法，其进一步包括：
在所述存储器元件上形成缓冲材料，其中所述缓冲材料及所述存储器元件两者形成于所述凹槽内；
在所述通孔的表面上形成选择组件，其中所述选择组件耦合到所述缓冲材料且所述缓冲材料使所述选择组件与所述存储器元件分离；及
形成导电元件，其中所述导电元件填充所述通孔的其余部分且耦合到所述选择组件。
25.根据权利要求17所述的方法，其进一步包括：
在所述通孔中形成导电元件，其中所述导电元件填充整个所述通孔且耦合到所述存储器元件；及
使选择组件形成于所述导电元件的端部处且耦合到所述导电元件，其中所述选择组件包括二极管、双极结装置、双向阈值选择器、场效应晶体管或硫属化物材料中的一者。
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