CN110137347A - 存储器装置及用于形成存储组件的方法 - Google Patents

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Abstract

本申请案涉及存储器装置及用于形成存储组件的方法。明确地说，描述用于楔形单元轮廓及制造的方法、系统及装置。存储器存储组件可含有多种硫族化物材料，且可包含楔形轮廓。举例来说，第一硫族化物材料可与第二硫族化物材料耦合。所述硫族化物材料中的每一者可进一步与导电材料(例如，电极)耦合。经由蚀刻工艺，所述硫族化物材料可成楔形(例如，阶梯式楔形)。脉冲可施加到所述楔形硫族化物材料，从而导致包含所述硫族化物材料的混合物的存储器存储组件。

Description

存储器装置及用于形成存储组件的方法
交叉引用
本专利申请案要求Redaelli等人在2018年2月9日提交的标题为“楔形单元轮廓及制造(Tapered Cell Profile and Fabrication)”的美国专利申请案第15/893,100号的优先权，所述美国专利申请案让与给本受让人且明确地以全文引用的方式併入本文中。
技术领域
技术领域涉及楔形单元轮廓及制造。
背景技术
下文大体上涉及形成存储组件，且更具体地说，涉及楔形单元轮廓及制造。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。例如FeRAM的非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有改进的性能。
一般来说，改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、提高可靠性、增强数据保持、降低功率消耗或降低制造成本以及其它量度。一些类型的存储器装置可使用横越单元的电阻或电压降的变化来编程及感测不同逻辑状态。制造单元的方式可能影响构成所述单元的各种材料的分布。因此，不同逻辑状态之间的阈值电压的小变化可能影响可读取单元的准确度。
发明内容
描述一种存储器装置。在一些实例中，所述存储器装置可包含：存储组件，其包括第一硫族化物材料与不同于所述第一硫族化物材料的第二硫族化物材料的混合物，所述存储组件具有第一表面及与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积；第一电极，其与所述存储组件的所述第一表面耦合；以及第二电极，其与所述存储组件的所述第二表面耦合且经由所述存储组件与所述第一电极电子通信。
描述一种方法。在一些实例中，所述方法可包含：形成包括第一导电材料及第二导电材料以及在所述第一导电材料与所述第二导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠；在第一方向上移除材料以在所述第一导电材料、所述第一硫族化物材料、所述第二导电材料及所述第二硫族化物材料中形成多个线；在第二方向上移除材料以在所述第一导电材料、所述第一硫族化物材料、所述第二导电材料及所述第二硫族化物材料中形成多个导柱；以及至少部分地基于将至少一个脉冲施加到所述第一硫族化物材料及所述第二硫族化物材料而形成包括所述第一硫族化物材料与所述第二硫族化物材料的混合物的存储组件。
描述一种存储器装置。在一些实例中，所述存储器装置可包含：存储组件，其包括第一硫族化物材料及不同于所述第一硫族化物材料的第二硫族化物材料，所述存储组件具有第一表面及在第一方向上与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积；第一电极，其与所述存储组件的所述第一表面耦合；以及第二电极，其与所述存储组件的所述第二表面耦合且经由所述存储组件与所述第一电极电子通信。
描述一种用于形成存储组件的方法。在一些实例中，所述方法可包含：形成包括第一导电材料、第二导电材料、第三导电材料及在所述第二导电材料与所述第三导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠；在第一方向上移除材料以在所述第一导电材料、所述第二导电材料、所述第一硫族化物材料、所述第二硫族化物材料及所述第三导电材料中形成多个线；沉积与所述第三导电材料、所述第二硫族化物材料及所述第一硫族化物材料的至少一侧接触的衬垫；沉积第四导电材料；以及在第二方向上移除材料以在所述第二导电材料、所述第一硫族化物材料、所述第二硫族化物材料以及所述第三导电材料及所述第四导电材料中形成多个导柱，其中所述存储组件是至少部分地基于移除所述材料以形成所述多个线及移除所述材料以形成所述多个导柱而形成。
附图说明
图1说明根据本公开的实例的支持楔形单元轮廓及制造的存储器阵列的实例。
图2说明根据本公开的实例的支持楔形单元轮廓及制造的实例存储器阵列。
图3说明根据本公开的实例的支持楔形单元轮廓及制造的实例存储器装置。
图4A到4I说明根据本公开的实例的形成支持楔形单元轮廓及制造的存储器阵列的实例方法。
图5说明根据本公开的实例的包含支持楔形单元轮廓的存储器阵列的系统的框图。
图6到9说明根据本公开的实例的形成支持楔形单元轮廓的存储器阵列的方法。
图10说明根据本公开的实例的支持楔形单元轮廓及制造的实例存储器单元。
具体实施方式
具有楔形几何形状的自选择存储器(SSM)存储组件可增强不同编程状态之间的存储器单元的阈值电压差异。在一些情况下，此等差异可由单元的特定电极处或附近的离子拥挤造成。此又可增强单元的感测窗，其可相较于具有非楔形几何形状的单元导致更准确的感测。
在编程SSM单元时，存储元件内的元素可分开，且给定特定单元的极性，离子可朝向特定电极(例如，顶部电极或底部电极)迁移。可接着通过将电压施加在所述单元上以感测离子相对于电极如何迁移来读取存储器单元。通过在单元内包含多种材料(例如，单元的组合物)，可在具有楔形几何形状的SSM单元中实现增大的感测可靠性。每一存储组件可经配置以使得在编程时，单元内的离子朝向一个电极迁移。由于存储器单元的楔形几何形状及组合物，较大密度的离子可能在至少一个电极处或附近积聚。此可在单元内产生具有高密度离子迁移的区及具有低密度离子迁移的区。取决于存储器单元的极性，迁移离子的此浓度可表示逻辑“1”或逻辑“0”状态。
在其它实例中，可形成如上文所描述的存储器存储组件。可通过首先沉积三维材料堆叠来形成存储组件，所述三维材料堆叠可至少包含第一导电材料、第二导电材料、第一硫族化物材料及第二硫族化物材料。材料可经沉积(例如，分层)而使得第二导电材料位于堆叠的第一侧(例如，底部)上，之后分别为第一硫族化物材料及第二硫族化物材料，以及位于堆叠的第二侧(例如，顶部)上的第一导电材料。可接着发生第一材料移除过程(例如，蚀刻)，从而导致形成于所述材料中的每一者中的多个线。在一些实例中，第一移除过程可包含移除第一导电材料及第一硫族化物材料的一部分，之后沉积衬垫。衬垫可与第一导电材料及第一硫族化物材料中的每一者以及第二硫族化物材料的一部分接触。随后可部分地基于衬垫的存在移除(例如，蚀刻)第二硫族化物材料及第二导电材料的一部分，从而导致具有楔形轮廓的第一硫族化物材料及第二硫族化物材料。
在形成楔形硫族化物材料之后，可接着发生第二材料移除过程(例如，蚀刻)，从而产生多个导柱。所述多个导柱可形成于第一导电材料、第一硫族化物材料及第二硫族化物材料中。编程脉冲可施加到硫族化物材料以形成存储组件，在一些实例中，所述存储组件含有第一硫族化物材料与第二硫族化物材料的混合物。此类存储组件可增强单元的感测窗，其可相较于具有非楔形几何形状的单元导致更准确的感测。
下文在支持楔形单元轮廓及制造的存储器阵列的上下文中描述上文大致引入的本公开的进一步特征。进一步通过并参考关于楔形单元轮廓及制造的设备图、系统图、形成方法图及流程图说明并描述本公开的这些和其它特征。
图1说明根据本公开的各种实例的支持楔形单元轮廓及制造的实例存储器阵列100。存储器阵列100还可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可编程以存储两个状态，标示为逻辑0和逻辑1。在一些情况下，存储器单元105经配置以存储多于两个逻辑状态。
存储器单元105可包含包含多种硫族化物材料的存储组件。在一些实例中，存储器存储组件可具有表示一或多个逻辑状态(例如，逻辑“1”或“0”)的可变且可配置的阈值电压或电阻或两者。在一些实例中，存储组件的阈值电压可取决于用来编程存储器单元105的极性而不同。举例来说，编程有一个极性的SSM单元可具有特定电阻特性，且因此具有一个阈值电压。而且，SSM单元可编程有不同极性，其可导致单元的不同电阻特性且因此导致不同阈值电压。
如上文所论述，存储器存储组件可包含多种硫族化物材料。举例来说，存储组件可包含第一硫族化物材料及不同于第一硫族化物材料的第二硫族化物材料。因此，在编程存储组件(例如，将至少一个脉冲施加到存储组件)时，可产生第一硫族化物材料与第二硫族化物材料的混合物。在经编程单元中，各别元素可分开，从而致使离子迁移。取决于给定单元的极性，离子可朝向特定电极迁移。可接着通过将电压施加在单元105上以感测离子已朝向哪一电极迁移来读取存储组件。在一些实例中，阳离子可朝向电极中的一者迁移，而阴离子可朝向电极中的另一者迁移。
在一些实例中，单元编程可利用结晶结构或原子配置来实现不同逻辑状态。举例来说，具有结晶或非晶原子配置的材料可能具有不同电阻。结晶状态可具有低电阻，且在一些情况下可称为“设定”状态。非晶状态可具有高电阻，且可称为“复位”状态。施加到存储器单元105的电压可因此取决于材料处于结晶还是非晶状态而导致不同电流，且所得电流的量值可用以确定由存储器单元105存储的逻辑状态。
在一些情况下，处于非晶或复位状态的材料可具有与其相关联的阈值电压，即，在超过所述阈值电压之后，电流流动。因此，如果所施加电压小于阈值电压，则在存储器元件处于复位状态的情况下无电流可流动；如果存储器元件处于设定状态，其可能不具有阈值电压(即，阈值电压为零)，且因此电流可响应于所施加电压而流动。在其它情况下，存储器单元105可具有结晶与非晶区域的组合，其可导致中间电阻，所述中间电阻可对应于不同逻辑状态(即，除逻辑1或逻辑0以外的状态)且可允许存储器单元105存储多于两个不同逻辑状态。如下文所论述，存储器单元105的逻辑状态可通过加热(包含熔融)存储器元件来加以设定。
存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列形成于彼此顶部上。与2D阵列相比，此可增大可形成于单一裸片或衬底上的存储器单元的数目，又可降低生产成本或增大存储器阵列的效能，或两者。根据图1中所描绘的实例，存储器阵列100包含两个层级的存储器单元105，且因此可被视为三维存储器阵列；然而，层级数目数目不限于两个。每一层级可经对准或定位以使得存储器单元105可大致在每一层级上彼此对准，从而形成存储器单元堆叠145。
每一行存储器单元105连接到存取线110及存取线115。存取线110还可分别称为字线110与位线115。位线115还可称为数字线115。对字线及位线或其类似物的参考可互换，而不损失理解或操作。字线110及位线115可基本上彼此垂直以产生阵列。存储器单元堆叠145中的两个存储器单元105可分享共同导电线，例如数字线115。即，数字线115可与上部存储器单元105的底部电极及下部存储器单元105的顶部电极电子通信。其它配置可为可能的；例如存储器单元105的存储组件可为楔形，例如如参考图3所描述的存储组件335。
一般来说，一个存储器单元105可位于例如字线110与位线115的两个导电线的交叉点处。此交叉点可称为存储器单元的地址。目标存储器单元105可为位于经供能字线110与位线115的交叉点处的存储器单元105；即，字线110及位线115可经供能以便读取或写入其交叉点处的存储器单元105。与相同字线110或位线115电子通信(例如，连接到其)的其它存储器单元105可称为非目标存储器单元105。
如上文所论述，电极可耦合到存储器单元105及字线110或位线115。术语电极可指电导体，且在一些情况下，可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
可通过启动或选择字线110及位线115来对存储器单元105执行例如读取及写入等操作，其可包含将电压或电流施加到相应线。字线110及位线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)，等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物。在选择存储器单元105之后，可利用例如硒(Se)离子的迁移来设定单元的逻辑状态。另外或替代地，除了硒(Se)离子之外或替代硒(Se)离子，其它导电材料的离子可迁移。
举例来说，可通过将电脉冲提供到可包含存储器存储组件的存储器单元105来对所述单元进行编程。如上文所描述，存储器存储组件可至少包含第一硫族化物材料及第二硫族化物材料。相异脉冲(例如，不同于上文所描述的编程脉冲)可施加到存储组件，其可导致硫族化物材料的混合物。在一些实例中，可接着经由例如第一存取线(例如，字线110)或第二存取线(例如，位线115)将编程脉冲提供到存储器单元105。在提供脉冲之后，离子可取决于存储器单元105的极性而在存储器存储组件内迁移。因此，离子相对于存储器存储组件的一侧的浓度可基于第一存取线与第二存取线之间的电压的极性。对于具有楔形轮廓的楔形存储器存储组件，例如本文中所描述的那些组件，离子在存储器存储组件的具有较大面积的部分处可能更拥挤。存储器存储组件的富离子部分可具有较高电阻率，且因此可引起比所述组件的具有相对较少离子的那些部分高的阈值电压。因此，与对称成形的存储器存储组件相比，存储器存储组件的不同部分之间的相对电阻可能增强。
为读取所述单元，可将电压施加在存储器单元105上，且所得电流或使电流开始流动的阈值电压可表示逻辑“1”或逻辑“0”状态。硒离子在存储器存储组件的一个末端或另一末端处的拥挤可影响电阻率及/或阈值电压，从而导致单元响应在各逻辑状态之间的较大区别。
存取存储器单元105可经由行解码器120及列解码器130来控制。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所接收的行地址启动适当字线110。类似地，列解码器130从存储器控制器140接收列地址，且启动适当位线115。因此，通过启动字线110及位线115，可存取存储器单元105。
在存取之后，可通过感测组件125读取或感测存储器单元105。举例来说，感测组件125可经配置以基于通过存取存储器单元105而产生的信号来确定存储器单元105存储的逻辑状态。所述信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流读出放大器，或两者。举例来说，电压可施加到存储器单元105(使用对应字线110及位线115)，且所得电流的量值可取决于存储器单元105的电阻。同样，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻。感测组件125可包含各种晶体管或放大器以便检测及放大信号，其可称为锁存。所检测到的存储器单元105的逻辑状态可接着输出为输出135。在一些情况下，感测组件125可为列解码器130或行解码器120的一部分。或者，感测组件125可连接到列解码器130或行解码器120或与之电子通信。
可通过类似地启动相关字线110及位线115来对存储器单元105进行编程或写入，即，逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。在相变存储器或SSM的情况下，可通过加热存储器存储组件，例如通过使电流通过存储器存储组件，来写入存储器单元105。取决于写入到存储器单元105的逻辑状态(例如，逻辑“1”或逻辑“0”),离子可在特定电极处或附近拥挤。举例来说，取决于存储器单元105的极性，在第一电极处或附近拥挤的离子可导致表示逻辑“1”状态的第一阈值电压，且在第二电极处或附近拥挤的离子可导致不同于第一阈值电压的表示逻辑“0”状态的第二阀值电压。可例如在预定极性中执行的读取操作期间确定第一阈值电压及第二阀值电压。如上文所描述，存储器存储组件可包含第一硫族化物材料及第二硫族化物材料，其最终在将脉冲施加到存储器存储组件之后变为硫族化物材料的混合物。存储器存储组件的组合物及其形状(例如，楔形轮廓)可各自辅助上述离子迁移。因此，第一阈值电压与第二阈值电压之间的差异在为楔形且含有多种硫族化物材料的混合物的存储器存储组件中可能更为明显。
在一些存储器架构中，存取存储器单元105可能劣化或毁坏所存储的逻辑状态，且可执行重新写入或刷新操作以使存储器单元105返回到原始逻辑状态。在DRAM中，举例来说，逻辑存储电容器可能在感测操作期间部分或完全地放电，从而破坏所存储的逻辑状态。因此，可在感测操作之后重新写入逻辑状态。此外，启动单一字线110可能导致所述行中的所有存储器单元的放电；因此，所述行中的所有存储器单元105可能需要重新写入。但在例如PCM及/或SSM的非易失性存储器中，存取存储器单元105可能不会毁坏逻辑状态，且因此存储器单元105可能在存取之后不需要重新写入。
一些存储器架构，包含DRAM，可能随时间推移失去其存储状态，除非其通过外部电源周期性地刷新。举例来说，带电电容器可能经由泄漏电流而随时间推移放电，从而导致所存储信息的丢失。这些所谓的易失性存储器装置的刷新速率可能相对较高，例如对于DRAM为每秒几十次刷新操作，其可导致显著功率消耗。随着存储器阵列越来越大，增大功率消耗可能抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制，等)，对于依赖于例如单元等有限电源的移动装置尤其如此。如下文所论述，非易失性PCM及/或SSM单元可具有可相对于其它存储器架构导致改进的性能的有益特性。举例来说，PCM及/或SSM可提供与DRAM相当的读取/写入速度，但可为非易失性的且允许增大单元密度。
存储器控制器140可经由各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重新写入、刷新、放电，等)。在一些情况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便启动所需字线110及位线115。存储器控制器140还可产生及控制在存储器阵列100的操作期间使用的各种电压或电流。举例来说，在存取一或多个存储器单元105之后，其可将放电电压施加到字线110或位线115。
一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可加以调整或改变，且对于操作存储器阵列100时所论述的所述操作可为不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如可在复位操作期间同时存取存储器阵列100的多个或所有单元，在复位操作中，将所有存储器单元105或存储器单元105的群组设定到单一逻辑状态。
图2说明根据本公开的各种实例的支持楔形单元轮廓及制造的实例存储器阵列200。存储器阵列200可为参考图1的存储器阵列100的实例。
存储器阵列200可包含存储器单元105-a、存储器单元105-b、字线110-a及位线115-a，其可为如参考图1所描述的存储器单元105、字线110及位线115的实例。存储器单元105-a可包含电极205(例如，顶部电极)、电极210(例如，底部电极)及存储器存储组件220，其可称为硫族化物玻璃存储器存储组件且可含有或可为自选择存储器(SSM)组件。存储器单元105-a的逻辑状态可基于存储器存储组件220的至少一个特性。存储器单元105-b可包含类似于存储器单元105-a的顶部电极、底部电极及存储器存储组件。电极205可称为顶部电极，且电极210可称为底部电极。在一些情况下，三维(3D)存储器阵列可通过将多个存储器阵列200堆叠在彼此上而形成。在一些实例中，两个堆叠阵列可具有共同导电线，且因此，每一层级可分享字线110-a或位线115-a。存储器单元105-a可描绘目标存储器单元，即感测操作的目标，如本文中其它处所描述。
存储器阵列200的架构可称为交叉点架构。其还可称为导柱结构。举例来说，如图2所示，导柱可与第一导电线(例如，存取线，例如字线110-a)及第二导电线(例如，存取线，例如位线115-a)接触。导柱可包括存储器单元105-a，其中存储器单元105-a包含第一电极(例如，顶部电极205)、存储器存储组件220及第二电极(例如，底部电极210)。存储器存储组件220可为楔形形状(例如，如参考图3所描述的存储组件335)。此楔形形状可取决于存储器单元105-a的极性而致使离子在顶部电极205或底部电极210处拥挤。在顶部电极205或底部电极210处的离子拥挤可允许存储器单元105-a的更准确感测，如上文所描述。
相较于其它存储器架构，图2中所描绘的交叉点或导柱架构可以较低生产成本提供相对较高密度的数据存储。举例来说，交叉点架构可具有面积减小的存储器单元，且因此存储器单元密度相较于其它架构增大。举例来说，所述架构可具有4F2存储器单元面积，其中F为最小特征大小，相比之下，其它架构具有6F2存储器单元面积，例如具有三端子选择的那些架构。举例来说，DRAM可使用为三端子装置的晶体管作为每一存储器单元的选择组件，且相较于导柱架构可具有较大存储器单元面积。
在一些实例中，存储器阵列200可使用正电压源来操作，且中间电压的量值介于正电压源的量值与虚拟接地之间。在一些实例中，在存储器单元105-a的存取操作之前，位线存取电压及字线存取电压两者皆维持在中间电压。而且，在存取操作期间，位线存取电压可增大(例如，增大到正供应轨)，而字线存取电压可同时减小(例如，减小到虚拟接地)，从而在存储器单元105-a上产生净电压。由于将电压施加在单元105-a上而使电流开始流过单元105-a的阈值电压可随朝向顶部电极205或底部电极210的离子迁移而变，所述离子迁移又可随存储器存储组件220-a的形状而改变。
在一些情况下，存储器存储组件220可串联连接在第一导电线与第二导电线之间，例如字线110-a与位线115-a之间。举例来说，如图2中所描绘，存储器存储组件220可位于顶部电极205与底部电极210之间；因此，存储器存储组件220可串联地位于位线115-a与字线110-a之间。其它配置是可能的。如上文所提及，存储器存储组件220可具有阈值电压，使得在满足或超过阈值电压时，电流流过存储器存储组件220。阈值电压可取决于单元105-a的编程及存储器存储组件220的形状。
存储器存储组件220可配置成楔形形状以促进在顶部电极205或底部电极210处或附近的离子拥挤。如上文参考图1所描述，存储器存储组件220可至少包含第一硫族化物材料及第二硫族化物材料。脉冲可施加到存储器存储组件220，其可导致硫族化物材料的混合。因此，在一些实例中，存储器存储组件220可称为含有硫族化物材料的混合物。在其它实例中，存储器存储组件220可为楔形(具有楔形轮廓)，且可在第一存取线110-a与第二存取线115-a之间布置成串联配置。另外或替代地，存储器存储组件220的硫族化物材料中的一或多者可包含硒、砷(As)、碲(Te)、硅(Si)、锗(Ge)或锑(Sb)中的至少一者的组合物。因此，混合物(例如，第一硫族化物与第二硫族化物材料的混合物)可包含以上提及的材料中的任一者的组合。
在一些实例中，电压可施加在存储器存储组件上，从而导致顶部电极205与底部电极210之间的电压差。在此实例中，离子可朝向顶部电极205或底部电极210迁移。举例来说，一些特定离子可朝向正电极迁移，且其它特定离子可朝向负电极迁移。
存储器阵列200可通过材料形成及移除的各种组合制成。举例来说，可沉积对应于字线110-a、底部电极210、存储器存储组件220及顶部电极205的材料层。可选择性地移除材料以接着产生所需特征，例如图3中所描绘且在下文描述的结构。举例来说，可形成包含底部电极210、第二导电材料(未展示)、第一硫族化物材料(未展示)及顶部电极205的堆叠。可通过在第一方向上移除材料来形成第一多个线。所述线可形成于第一硫族化物材料、第二硫族化物材料及顶部电极205中。随后，可通过在第二方向上移除材料来形成第一多个导柱。所述导柱可形成于顶部电极205、底部电极210、第一硫族化物材料及第二硫族化物材料中。存储器存储组件220可接着通过将至少一个脉冲施加到第一硫族化物材料及第二硫族化物材料而形成于第一硫族化物材料及第二硫族化物材料中。
另外或替代地，可使用光刻界定特征以图案化光致抗蚀剂，且接着可通过例如蚀刻等技术移除材料。可接着例如通过沉积一层材料且选择性地蚀刻以形成图2中描绘的线结构来形成位线115-a。在一些情况下，可形成或沉积电绝缘区或层。电绝缘区可包含氧化物或氮化物材料，例如氧化硅、氮化硅，或其它电绝缘材料。参考图4A到4I描述形成此类阵列的示范性方法。
各种技术可用以形成存储器阵列200的材料或组件。这些可包含例如化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)，以及其它薄膜生长技术。可使用数种技术移除材料，其可包含例如化学蚀刻(也称为“湿式蚀刻”)、等离子蚀刻(也称为“干式蚀刻”)或化学机械平坦化。
图3说明根据本公开的各种实例的支持楔形单元轮廓及制造的实例存储器装置300-a及300-b。存储器装置300-a及300-b中的每一者可为分别如参考图1和2所描述的存储器阵列100及200的各种方面或组件的实例。
在一些实例中，存储器装置300-a可包含电极305、310及315，及硫族化物材料320及325。存储器装置300-a还可包含衬垫330。电极305可称为顶部电极305或第一电极305，电极310可称为底部电极310或第二电极310，且电极315还可称为底部电极315或第三电极315。在其它实例中，硫族化物材料320可称为第一硫族化物材料320，且硫族化物材料325可称为第二硫族化物材料325。如图3所示，第一硫族化物材料320可与第一电极305耦合，且第二硫族化物材料325可与第二电极310耦合。
如在下文参考图4A到4I进一步描述，可通过沉积各种材料以形成堆叠来形成存储器装置300-a。所述堆叠可包含第一电极305、第一硫族化物材料320、第二硫族化物材料325、第二电极310及第三电极315，或这些的某种组合。各种移除过程可发生(例如，蚀刻)以产生存储器装置300-a。举例来说，第一材料移除可发生以移除第一电极305及第一硫族化物材料320的部分。在一些实例中，第一硫族化物材料320与第二硫族化物材料325可为不同材料，因此可包含不同蚀刻速率。不同蚀刻速率可允许在第一移除过程期间移除第一电极305及第一硫族化物材料320的一部分，而不移除第二硫族化物材料325、第二电极310及/或第三电极的任何部分。
在第一材料移除之后，衬垫330可沉积在存储器装置300-a上。在一些实例中，可沉积衬垫330，使得其与第一硫族化物材料320的至少一侧及第二硫族化物材料325的至少一侧接触。如上文所描述，第一移除过程可移除第一硫族化物材料320的一部分但不移除第二硫族化物材料。因此，对于待与第一硫族化物材料320及第二硫族化物材料325的至少一侧接触的衬垫，衬垫330可包含第一部分(例如，竖直部分)及第二部分(例如，水平部分)。第一部分可与第一硫族化物材料320接触，且第二部分可与第二硫族化物材料325接触。衬垫的第一部分与第二部分可在不同(例如，正交、相交)方向上延伸。在一些实例中，可沉积衬垫330，使得其与第一硫族化物材料320的至少一侧接触，且向回蚀刻，以使得其可作为用于下伏的第二硫族化物材料325(未展示)的间隔件。
如图3所示，第二硫族化物材料325可在至少一个方向上(例如，水平方向)具有比第一硫族化物材料320大的尺寸。如下文所描述，第一硫族化物材料320与第二硫族化物材料325的不同尺寸可导致存储器存储组件具有楔形轮廓。举例来说，第一硫族化物材料320及第二硫族化物材料325可绕特定轴线(例如，“Y”轴)形成楔形。换句话说，第二硫族化物材料325可在至少一个方向(例如，“X”方向)上具有比第一硫族化物材料320大的尺寸。此可称为“阶梯式楔形”。在其它实例中，楔形可称为“平滑楔形”，其中第一硫族化物材料320及第二硫族化物材料形成圆锥样或角锥样形状。
在沉积衬垫330之后，第二材料移除可发生以移除第二硫族化物材料325、第二电极310及第三电极315的部分。在一些实例中，衬垫330的第二部分的尺寸可影响第二硫族化物材料325、第二电极310及第三电极315的移除。举例来说，衬垫330可充当屏障以防止在第二移除过程期间移除第一电极305及第一硫族化物材料320的任何部分。因为衬垫330可充当屏障，且因为衬垫330的第二部分可与第二硫族化物材料325接触，因此衬垫330可经由第二移除过程允许第二硫族化物材料325在至少一个方向上具有比第一硫族化物材料320大的尺寸。换句话说，第一硫族化物材料320及第二硫族化物材料325可由于衬垫330的沉积而为楔形。
在一些实例中，如上文所描述，第一材料移除及第二材料移除可在单个处理步骤中进行，且可称为在材料堆叠中产生线。所述线可在第一方向上(例如，“Y”方向)上产生。如下文所描述，可在第二方向上(例如，“Z”方向)上移除额外材料，其可称为在材料堆叠中产生导柱。因此，存储器装置300-a可为在制造过程期间形成的多个存储器装置中的一者。
在一些实例(未展示)中，存储器装置300-a可包含多种硫族化物材料。举例来说，存储器装置300-a可包含与第二硫族化物材料325及第二电极310耦合的第三硫族化物材料。在此实例中，每一硫族化物材料可在至少一个方向(例如，“X”方向)上包含不同尺寸。举例来说，可移除第一电极305及第一硫族化物材料320的一部分，且可沉积衬垫330的一部分。可接着移除第二硫族化物材料325的一部分，且可沉积衬垫330的额外部分。可接着移除第三硫族化物材料(未展示)、第二电极310及第三电极315的一部分，从而导致具有楔形硫族化物材料的存储器装置。如上文所描述，硫族化物材料可为“阶梯式楔形”形状或“平滑楔形”形状。
在其它实例中，存储器装置300-a可包含第二存储组件。第二存储组件可例如包含第一硫族化物材料及第二硫族化物材料。在一些实例中，第二存储组件可不活动。如下文所描述，电压可施加到第一硫族化物材料320及第二硫族化物材料325以形成混合物。对于第二存储组件可省略此步骤。此意味着，在一些实例中，第二存储组件可不包含第一硫族化物材料与第二硫族化物材料的混合物，而包含处于分离形式的材料。在一些实例中，第二存储组件可与第一存储组件耦合，或在其它实例中，可位于存储器阵列(例如，如参考图2所描述的存储器阵列200)的边界处或阵列的虚设区中。
在其它实例中，第一电极305、第二电极310及第三电极315可包含相同或不同材料。举例来说，第一电极305及第二电极310可各自包含碳(C)，且第三电极可包含钨(W)。在其它实例中，所述电极中的每一者可包含碳、钨或额外材料的任何组合。另外或替代地，第一电极305、第二电极310及第三电极315中的每一者可包含或称为导电材料。导电材料中的一者可充当字线(例如，如参考图1所描述的字线110)，且所述材料中的一者可充当位线(例如，如参考图1所描述的位线115)。举例来说，第一电极305可为数字线，且第三电极315可为字线。在其它实例中，额外导电材料(例如，第四导电材料)可沉积在第一电极305上。在一些实例中，第四导电材料可含有钨，且可充当数字线。
在一些实例中，存储器装置300-b可包含电极305-a、310-a及315-a，其可为如参考存储器装置300-a所描述的相应电极305、310及315的实例。存储器装置300-b还可包含衬垫330-a(其可为如参考存储器装置300-a所描述的衬垫330的实例)及存储组件335。如图3所示，存储组件335可分别与电极305-a及310-a耦合。
为形成存储组件335，可首先以与上文所描述的存储器装置300-a相同的方式形成存储器装置300-b。可接着将脉冲施加到第一硫族化物材料(例如，第一硫族化物材料320)及第二硫族化物材料(例如，第二硫族化物材料325)以形成存储组件335。举例来说，可将脉冲施加到电极305-a或电极315-a，且其可导致第一硫族化物材料与第二硫族化物材料的混合物。因此，存储组件335可称为第一硫族化物材料与第二硫族化物材料的混合物。如上文所描述，在一些实例中，存储器装置300-b可包含额外硫族化物材料。在此类实例中，将脉冲施加到存储器装置300-b可导致包含硫族化物材料中的每一者的混合物的存储组件335。
图4A到4I说明根据本公开的实例的形成楔形单元轮廓的实例方法。在图4A中，描绘处理步骤400-a。在处理步骤400-a中，可形成堆叠，其包含：第一导电材料405，其可为如参考图3所描述的第一电极305的实例；第二导电材料420，其可为如参考图3所描述的第二电极310的实例；以及第三导电材料425，其可为如参考图3所描述的第三电极315的实例。在一些实例中，所述堆叠还可包含：第一硫族化物材料410，其可为如参考图3所描述的第一硫族化物材料320的实例；以及第二硫族化物材料415，其可为如参考图3所描述的第二硫族化物材料325的可为。在一些实例中，第一硫族化物材料410及第二硫族化物材料415可分别在第一导电材料405与第二导电材料420之间。因此，图4A描绘包含各种层(包含第一导电材料405、第二导电材料420及第三导电材料425，以及第一硫族化物材料410及第二硫族化物材料415)的堆叠的形成。可例如通过沉积工艺来形成所述层。
在图4B中，描绘处理步骤400-b。在处理步骤400-b中，可发生在第一方向(例如，“Y”方向)上移除材料。在一些实例中，处理步骤400-b可称为沿着第一方向的第一材料移除。沿着第一方向移除材料以形成通道可在第一导电材料405及第一硫族化物材料410中形成沿着第一方向(例如，“Y”方向)纵向延伸的多个线430。在一些实例中，线430可在第一方向(例如，“Y”方向)与第二方向(例如，“X”方向)上包含相同尺寸。线430可在至少一个方向上彼此平行地延伸。在另一实例中，线430中的至少一者可在第一方向(例如，“Y”方向)或第二方向(例如，“X”方向)上包含不同尺寸。举例来说，线430中的至少一者可包含不同宽度(例如，在“X”方向上的不同尺寸)。
在图4C中，描绘处理步骤400-c。在处理步骤400-c中，可沉积衬垫435，其与第一硫族化物材料410及第二硫族化物材料415的一部分接触。所述衬垫还可与第一导电材料405接触。举例来说，可沉积衬垫435，使得其与第一导电材料405及第一硫族化物材料410中的每一者的一侧接触。另外或替代地，可沉积衬垫435，使得其与第二硫族化物材料415的一侧(例如，顶侧)的至少一部分接触。衬垫435可沿着第二硫族化物材料415的至少一部分(例如，在“Z”方向上)延伸。在其它实例中，可蚀刻衬垫435的部分，因此暴露第二硫族化物材料415的一或多个区。
在图4D中，描绘处理步骤400-d。在处理步骤400-d中，可发生在第一方向(例如，“Y”方向)上的材料移除。在一些实例中，处理步骤400-d可称为在第一方向上的第二材料移除。材料移除可在第二硫族化物材料415、第二导电材料420及第三导电材料425中形成多个线(例如，线430)。结合上文所描述的400-b，处理步骤400-d可称为在第一方向上的第二材料移除。因此，在一些实例中，在第一方向上的材料移除可称为在第一导电材料405、第二导电材料420、第一硫族化物材料410、第二硫族化物材料415及第三导电材料425中形成多个线(例如，线430)。在一些实例中，在处理步骤400-c处沉积衬垫435可促进处理步骤400-d处在第一方向上的第二材料移除。更具体来说，衬垫435可防止在处理步骤400-d期间蚀刻第一硫族化物材料410。举例来说，衬垫435可允许第一硫族化物材料410及第二硫族化物材料45具有楔形轮廓。如上文所描述，楔形可为“阶梯式楔形”或“平滑楔形”以及其它楔形轮廓。在其它实例中，处理步骤400-c可省略(例如，可不在此步骤处或在稍后步骤处沉积衬垫)，且可在一个处理步骤(例如，在第一材料移除期间)中形成多个线430。
在图4E中，描绘处理步骤400-e。在处理步骤400-e中，可发生在第二方向上的材料移除。在一些实例中，第一方向与第二方向可正交，因此形成多个导柱440。所述多个导柱可形成于第一导电材料405、第二导电材料420、第一硫族化物材料410及第二硫族化物材料415或其某一组合中。
在图4F中，描绘处理步骤400-f。在处理步骤400-f中，可沉积介电材料445。于在第一方向(例如，处理步骤400-b及400-d)及第二方向(例如，处理步骤400-e)上移除材料之后，可沉积介电材料445，使得其与多个导柱(例如，导柱440)接触。
在图4G中，描绘处理步骤400-g。在处理步骤400-g中，可沉积第四导电材料450。第四导电材料450可沉积在第一导电材料405上，且如图4G中所描绘，可在与多个导柱(例如，导柱440)正交的方向上延伸。在一些实例中，可于在第二方向上移除材料(例如，处理步骤400-e)之前沉积第四导电材料450。因此，在第二方向上移除材料可在第一导电材料405、第二导电材料420、第一硫族化物材料410及第二硫族化物材料415中形成多个导柱。在一些实例中，第四导电材料450可为与第一导电材料405、第二导电材料420及第三导电材料425中的每一者或其某一组合相同或不同的材料。
在图4H中，描绘处理步骤400-h。在处理步骤400-h中，可形成多个存储组件455。每一存储组件455可包含第一硫族化物材料(例如，第一硫族化物材料410)与第二硫族化物材料(例如，硫族化物材料415)的混合物，如图4A到4G中所描述。可从与至少图4C及4D(例如，展示多个线)的透视图相同的透视来描绘存储组件455。在一些实例中，第一硫族化物材料与第二硫族化物材料可为不同材料，因此存储组件455可为两种原本相异的硫族化物材料的混合物。在处理步骤400-h期间形成的存储组件中的每一者可包含第一表面及与第一表面相对的第二表面，其中第二表面具有比第一表面大的面积。换句话说，每一存储组件455可在至少一个方向上为楔形(例如，在“Y”方向上为楔形)，从而导致楔形轮廓，例如“阶梯式楔形”或“平滑楔形”。
在图4I中，描绘处理步骤400-i。在一些实例中，处理步骤400-i可为与处理步骤400-h相同的处理步骤，且图4I从不同透视图描绘结果。举例来说，可从与至少图4C及4D相同的透视图描绘处理步骤400-h，且可从与至少图4E相同的透视图描绘处理步骤400-i。
在一些实例(未展示)中，可发生处理步骤以形成包含额外存储组件的第二叠组。在此实例中，图4A到4I中描绘的处理步骤可形成包含存储组件的第一叠组。第二叠组可使用相同或类似处理步骤形成，且可与第一叠组耦合。因此，第二叠组可包含包含多种硫族化物材料的混合物的第二存储组件。在一些实例中，所述叠组中的每一者可包含不同材料。举例来说，第一叠组的第一硫族化物材料可不同于第二叠组的第一硫族化物材料。在其它实例中，第一叠组的第二硫族化物材料可不同于第二叠组的第二硫族化物材料。另外或替代地，每一叠组可包含不同量的硫族化物材料。举例来说，第一叠组可比第二叠组包含较多的第一硫族化物材料。在其它实例中，第二叠组可比第一叠组包含较多的第二硫族化物材料。因此，每一叠组的存储器存储组件的组合物可在硫族化物材料的组合物方面不同。
图5展示包含根据本公开的实例的支持楔形单元轮廓及制造的装置505的系统500的图。装置505可为如上文例如参考图1所描述的存储器阵列100的组件的实例或包含所述组件。装置505可包含用于双向语音及数据通信的组件，包含用于发射及接收通信的组件，包含存储器控制器515、存储器单元520、BIOS组件525、处理器530、I/O控制器535及外围组件540。这些组件可经由一或多个总线(例如，总线510)电子通信。
存储器单元520可存储如本文所描述的信息(即，以逻辑状态的形式)。
BIOS组件525可为包含操作为固件的BIOS的软件组件，其可初始化和运行各种硬件组件。BIOS组件525还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件525可包含存储在只读存储器(ROM)、闪存存储器或任何其它非易失性存储器中的程序或软件。
处理器530可包含智能硬件装置(例如，通用处理器、DSP、CPU、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件，或其任何组合)。在一些情况下，处理器530可经配置以使用存储器控制器操作存储器阵列。在其它情况下，存储器控制器可集成到处理器530中。处理器530可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持楔形单元轮廓及制造的功能或任务)。
I/O控制器535可管理用于装置505的输入和输出信号。I/O控制器535还可管理不集成到装置505中的外围设备。在一些情况下，I/O控制器535可表示通往外部外围设备的物理连接或端口。在一些情况下，I/O控制器535可利用操作系统，例如 MS-MS-或另一已知操作系统。在其它情况下，I/O控制器535可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与这些装置交互。在一些情况下，I/O控制器535可实施为处理器的部分。在一些情况下，用户可经由I/O控制器535或经由受I/O控制器535控制的硬件组件与装置505交互。
外围组件540可包含任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围设备卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入545可表示装置505外部的装置或信号，其提供输入到装置505或其组件。此可包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，可通过I/O控制器535管理输入545，且所述输入可经由外围组件540与装置505交互。
输出550还可表示装置505外部的装置或信号，其经配置以从装置505或其组件中的任一个接收输出。输出550的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况下，输出550可为经由外围组件540与装置505介接的外围元件。在一些情况下，可通过I/O控制器535管理输出550。
装置505的组件可包含经设计以执行其功能的电路。此可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它作用中或非作用中元件。装置505可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴式电子装置、个人电子装置等。或者，装置505可为此类装置的部分或方面。
图6展示说明根据本公开的实例形成楔形单元轮廓的方法600的流程图。可通过本文中例如参考图4A到4H所描述的方法实施方法600的操作。
在605处，可形成包含第一导电材料及第二导电材料以及在第一导电材料与第二导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。可根据本文所描述的方法执行605的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行605的操作的方面。
在610处，可发生在第一方向上的材料移除，以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个线。可根据本文所描述的方法执行610的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行610的操作的方面。
在615处，可发生在第二方向上的材料移除，以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个导柱。可根据本文所描述的方法执行615的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行615的操作的方面。
在620处，可形成包含第一硫族化物材料与第二硫族化物材料的混合物的存储组件。所述存储组件可至少部分地基于将至少一个脉冲施加到第一硫族化物材料及第二硫族化物材料而形成。可根据本文所描述的方法执行620的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行620的操作的方面。
图7展示说明根据本公开的实例的形成楔形单元轮廓的方法700的流程图。可通过本文中例如参考图4A到4H所描述的方法实施方法700的操作。
在705处，可形成包含第一导电材料及第二导电材料以及在所述第一导电材料与所述第二导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。可根据本文中所描述的方法来执行705的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行705的操作的方面。
在710处，可发生在第一方向上的材料移除，以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个线。可根据本文中所描述的方法来执行710的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行710的操作的方面。
在715处，可沉积衬垫，其与多个线中的每一者的至少一侧接触且与第一硫族化物材料的一部分接触。可于在第一方向上移除材料以形成多个线之后沉积衬垫。在一些实例中，在第一方向上移除第二硫族化物材料以形成多个线可至少部分地基于沉积所述衬垫。可根据本文中所描述的方法来执行715的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行715的操作的方面。
在720处，可发生在第二方向上的材料移除，以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个导柱。可根据本文中所描述的方法来执行720的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行720的操作的方面。
在725处，可形成包含第一硫族化物材料与第二硫族化物材料的混合物的存储组件。可至少部分地基于将至少一个脉冲施加到第一硫族化物材料及第二硫族化物材料来形成存储组件。可根据本文中所描述的方法来执行725的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行725的操作的方面。
在一些情况下，所述方法还可包含形成包含第一导电材料及第二导电材料以及在所述第一导电材料与所述第二导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。所述第一硫族化物材料可包含第一蚀刻速率，且所述第二硫族化物材料可包含不同于第一蚀刻速率的第二蚀刻速率，其中在第一方向上移除第一硫族化物材料以形成多个线及在第一方向上移除第二硫族化物材料以形成多个线至少部分地基于所述第一蚀刻速率及所述第二蚀刻速率。
在一些实例中，所述方法还可包含在第二方向上移除材料以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个导柱。在一些情况下，所述方法可包含至少部分地基于将至少一个脉冲施加到第一硫族化物材料及第二硫族化物材料而形成包含第一硫族化物材料与第二硫族化物材料的混合物的存储组件。所述方法还可包含于在第一方向上移除材料以形成多个线之后，沉积与多个线中的每一者的至少一侧接触且与第一硫族化物材料的一部分接触的衬垫。在一些实例中，在第一方向上移除第二硫族化物材料以形成多个线可至少部分地基于沉积所述衬垫。
在其它情况下，所述方法可包含于在第一方向上移除材料以形成多个线之后，沉积与多个线接触的介电材料。在一些情况下，所述方法可包含在沉积介电材料之后在第二导电材料上沉积第三导电材料。所述方法还可包含在第一方向上移除材料以在第一导电材料、第一硫族化物材料、第二导电材料及第二硫族化物材料中形成多个线。在一些实例中，所述方法可包含在沉积第一导电材料之前沉积第四导电材料。在第一方向上移除材料以形成多个线可包含移除第四导电材料。
另外或替代地，第一导电材料、第二导电材料、第三导电材料及第四导电材料可包含碳或钨中的至少一者。在一些情况下，第一硫族化物材料及第一导电材料的尺寸可在第一方向上不同于第二硫族化物材料及第二导电材料的尺寸。在一些实例中，所述堆叠进一步包含在第一导电材料与第二导电材料之间的第三硫族化物材料，且所述多个线可包含第三硫族化物材料。
所述方法还可包含确定第一硫族化物材料及第二硫族化物材料中的至少一者的组合物，且可至少部分地基于确定所述组合物而施加至少一个脉冲。在一些情况下，所述方法可包含在第二方向上移除介电材料、第二导电材料、第三导电材料、第一硫族化物材料、第二硫族化物材料及第一导电材料的一部分以形成多个导柱。
图8展示说明根据本公开的实例的形成楔形单元轮廓的方法800的流程图。可通过本文中例如参考图4A到4H所描述的方法实施方法800的操作。
在805处，可形成包含第一导电材料、第二导电材料、第三导电材料及在所述第二导电材料与所述第三导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。可根据本文中所描述的方法来执行805的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行805的操作的方面。
在810处，可发生在第一方向上的材料移除，以在第一导电材料、第二导电材料、第一硫族化物材料、第二硫族化物材料及第三导电材料中形成多个线。可根据本文中所描述的方法来执行810的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行810的操作的方面。
在815处，可沉积衬垫，其与第三导电材料、第二硫族化物材料及第一硫族化物材料的至少一侧接触。可根据本文中所描述的方法来执行815的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行815的操作的方面。
在820处，可沉积第四导电材料。可根据本文中所描述的方法来执行820的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行820的操作的方面。
在825处，可发生在第二方向上的材料移除，以在第二导电材料、第一硫族化物材料、第二硫族化物材料以及第三导电材料及第四导电材料中形成多个导柱。在一些实例中，可至少部分地基于移除所述材料以形成多个线及移除所述材料以形成多个导柱而形成存储组件。可根据本文中所描述的方法来执行825的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行825的操作的方面。
图9展示说明根据本公开的实例的形成楔形单元轮廓的方法900的流程图。可通过本文中例如参考图4A到4H所描述的方法实施方法900的操作。
在905处，可形成包含第一导电材料、第二导电材料、第三导电材料及在所述第二导电材料与所述第三导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。可根据本文中所描述的方法来执行905的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行905的操作的方面。
在910处，可发生在第一方向上的材料移除，以在第一导电材料、第二导电材料、第一硫族化物材料、第二硫族化物材料及第三导电材料中形成多个线。可根据本文中所描述的方法来执行910的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行910的操作的方面。
在915处，可在第一方向上移除第三硫族化物材料的至少一部分。可根据本文中所描述的方法来执行915的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行915的操作的方面。
在920处，可沉积衬垫，其与第三导电材料、第二硫族化物材料及第一硫族化物材料的至少一侧接触。可根据本文中所描述的方法来执行920的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行920的操作的方面。
在925处，可沉积第四导电材料。可根据本文中所描述的方法来执行925的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行925的操作的方面。
在930处，可发生在第二方向上的材料移除，以在第二导电材料、第一硫族化物材料、第二硫族化物材料以及第三导电材料及第四导电材料中形成多个导柱。在一些实例中，可至少部分地基于移除所述材料以形成多个线及移除所述材料以形成多个导柱而形成存储组件。可根据本文中所描述的方法来执行930的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行930的操作的方面。
在935处，可在第二方向上移除第三硫族化物材料的至少一部分。在一些实例中，形成所述存储组件可至少部分地基于在第一方向及第二方向上移除第三硫族化物材料的至少一部分。可根据本文中所描述的方法来执行935的操作。在某些实例中，可通过参考图4A到4H描述的一或多个过程执行935的操作的方面。
在一些情况下，所述方法可包含形成包含第一导电材料、第二导电材料、第三导电材料以及在第二导电材料与第三导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠。所述方法还可包含在第一方向上移除材料以在第一导电材料、第二导电材料、第一硫族化物材料、第二硫族化物材料及第三导电材料中形成多个线。在一些实例中，所述方法可包含在第一方向上移除第三硫族化物材料的至少一部分。
在一些实例中，所述方法可包含沉积与第三导电材料、第二硫族化物材料及第一硫族化物材料的至少一侧接触的衬垫。所述方法还可包含沉积第四导电材料，且在一些情况下，可包含在第二方向上移除材料以在第二导电材料、第一硫族化物材料、第二硫族化物材料以及第三导电材料及第四导电材料中形成多个导柱。在一些实例中，可至少部分地基于移除材料以形成多个线及移除材料以形成多个导柱而形成存储组件。
在其它情况下，所述方法可包含在第二方向上移除第三硫族化物材料的至少一部分，且形成存储组件可至少部分地基于在第一方向及第二方向上移除第三硫族化物材料的至少一部分。在一些情况下，存储组件的第一硫族化物材料、第二硫族化物材料及第三硫族化物材料中的每一者可在至少一个方向上包含不同的尺寸。
应注意，上文所描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两者或更多者的实例。
尽管本文中所描述的一些实例涉及可在给定方向上单调增大或减小的楔形轮廓，但不需要如此。举例来说，存储器存储元件的所需轮廓/形状可包含沙漏形状、圆筒形状或任何其它非单调形状。
在一些情况下，圆筒样楔形轮廓可为有益的。举例来说，在使用给定极性编程存储器单元时，负离子可朝向存储器存储元件的一个表面(例如，顶表面或底表面)漂移，且阳离子可朝向存储器存储元件的相对表面(例如，底表面或顶表面)漂移。与一些对称成形的存储器单元相比，具有圆筒样楔形轮廓或存储器存储元件的顶表面和底表面的宽度比存储器存储元件的中间部分的宽度窄的另一轮廓的存储器存储元件可致使阳离子及/或阴离子的浓度在相应表面处增大(例如，通过在每一电极处具有窄接触区域且在存储器存储元件的中间处具有较大的大体积离子储集器)。
图10说明可根据本公开的实例形成的实例存储器单元1000-a、1000-b。存储器单元1000-a、1000-b提供不对称几何形状的实例，其中存储器存储元件的顶表面和底表面的宽度比存储器存储元件的中间部分的宽度窄。存储器单元1000-a及1000-b具有的存储器存储元件轮廓可取决于操作的极性而导致负离子在存储器存储元件的一个表面处拥挤，且阳离子在相对表面处拥挤，或反之亦然。
存储器单元1000-a的存储器存储元件335-a提供圆筒样楔形轮廓的实例，其在存储器存储元件的中间附近具有较宽宽度1005-b，且在存储器存储元件335-a的与电极305-b、310-b耦合的表面附近具有较窄宽度1005-a、1005-c。在一些情况下，宽度1005-a与宽度1005-c类似或相同。在一些情况下，宽度1005-a不同于宽度1005-c。存储器存储元件335-a可例如经由电极305-b、310-b耦合到存取线。
存储器单元1000-b的存储器存储元件335-b提供具有阶梯式轮廓的阶梯式存储器存储元件的实例，其具有的第一(中间)部分1015相对于在存储器存储元件335-b的顶表面和底表面附近具有较窄宽度1005-d、1005-f的第二部分1010和第三部分1020具有较宽宽度1005-e。在此实例中，第二部分1010与第三部分1020具有不同宽度1005-d、1005-f。在其它实例中，第二部分与第三部分可具有相同宽度。存储器存储元件335-b可经由例如电极305-c、310-c耦合到存取线。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可配置且可操作以在电路通电后即刻交换电子或信号。作为实例，经由开关(例如，晶体管)物理地连接的两个组件处于电子通信，或可耦合而不管开关的状态(亦即，断开或闭合)。
本文中所使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度及深度)，且可覆盖表面中的一些或全部。举例来说，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情况下，单层可由两个或更多个子层构成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在性质上为三维的。
如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
如本文所使用的术语“光刻”可指使用光致抗蚀剂材料进行图案化并使用电磁辐射使此类材料曝露的工艺。举例来说，可通过例如在基底材料上旋转涂布光致抗蚀剂来在基底材料上形成光致抗蚀剂材料。可通过使光致抗蚀剂曝露于辐射而在光致抗蚀剂中产生图案。举例来说，图案可由在空间上描绘辐射在何处曝露光致抗蚀剂的光掩模界定。举例来说，可接着通过化学处理移除经曝露光致抗蚀剂区域，从而留下所需图案。在一些状况下，曝露区可保留，且未曝露区可被移除。
硫族化物材料可以是包含元素S、Se和Te中的至少一者的材料或合金。本文中论述的相变材料可以是硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料和合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的加连字符的化学组合物符号指示特定化合物或合金中包含的元素，并且旨在表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含GexTey，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或两种以上金属，例如过渡金属、碱土金属和/或稀土金属。实例不限于与存储器单元的存储器元件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器元件，且可包含硫族化物材料、庞磁阻材料或聚合物基材料等等。
本文中所论述的包含存储器阵列100的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它状况下，衬底可为绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可通过经轻掺杂半导体区或通道分隔开。如果通道是n型(即，大部分载流子为电子)，则FET可称为n型FET。如果通道是p型(即，大部分载流子为电洞)，则FET可称为p型FET。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致通道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。
本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或说明”且并不意指“优选”或“优于其它实例”。详细描述包含出于提供对所描述技术的理解的目的的具体细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构及装置以便避免混淆所描述的实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线及第二标记的参考标记可以区分相同类型的各种组件，这些虚线及第二标记在相似组件当中予以区分。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的揭示内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软体实施，则可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例及实施在本公开及所附权利要求书的范围内。例如，由于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。而且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。而且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
本文中的描述经提供以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将易于显而易见对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的精神或范围。因此，本公开不限于本文所述的实例及设计，而是被赋予与本文所揭示的原理及新颖特征一致的最宽范围。

Claims (27)

1.一种存储器装置，其包括：
存储组件，其包括第一硫族化物材料与不同于所述第一硫族化物材料的第二硫族化物材料的混合物，所述存储组件具有第一表面及与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积；
第一电极，其与所述存储组件的所述第一表面耦合；以及
第二电极，其与所述存储组件的所述第二表面耦合且经由所述存储组件与所述第一电极电子通信。
2.根据权利要求1所述的存储器装置，其进一步包括：
介电材料，其与所述存储组件、所述第一电极及所述第二电极中的每一者的至少一侧接触。
3.根据权利要求1所述的存储器装置，其进一步包括：
衬垫，其与所述存储组件的至少一侧接触，其中所述衬垫包括与所述第一硫族化物材料接触的第一部分及与所述第一部分正交且与所述第二硫族化物材料接触的第二部分。
4.根据权利要求1所述的存储器装置，其进一步包括：
第三硫族化物材料，其中所述存储组件包括所述第一硫族化物材料、所述第二硫族化物材料与所述第三硫族化物材料的混合物。
5.根据权利要求1所述的存储器装置，其进一步包括：
与所述第一电极接触的第一导电材料及与所述第二电极接触的第二导电材料，其中所述第一导电材料的宽度在第一方向上与所述第一电极的宽度相同，且所述第二导电材料的宽度在所述第一方向上不同于所述第二电极的宽度。
6.根据权利要求1所述的存储器装置，其进一步包括：
第二叠组，其与包括所述存储组件的第一叠组耦合，所述第二叠组包括：
第二存储组件，其包括多种硫族化物材料的混合物，所述多种硫族化物材料的数目不同于所述存储组件的硫族化物材料的数目。
7.根据权利要求1所述的存储器装置，其进一步包括：
第二存储组件，其包括所述第一硫族化物材料及所述第二硫族化物，所述第二存储组件具有第一表面及与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积。
8.一种方法，其包括：
形成包括第一导电材料及第二导电材料以及在所述第一导电材料与所述第二导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠；
在第一方向上移除材料以在所述第一导电材料、所述第一硫族化物材料、所述第二导电材料及所述第二硫族化物材料中形成多个线；
在第二方向上移除材料以在所述第一导电材料、所述第一硫族化物材料、所述第二导电材料及所述第二硫族化物材料中形成多个导柱；
至少部分地基于将至少一个脉冲施加到所述第一硫族化物材料及所述第二硫族化物材料而形成包括所述第一硫族化物材料与所述第二硫族化物材料的混合物的存储组件。
9.根据权利要求8所述的方法，其进一步包括：
于在所述第一方向上移除所述材料以形成所述多个线之后，沉积与所述多个线中的每一者的至少一侧接触且与所述第一硫族化物材料的一部分接触的衬垫，其中在所述第一方向上移除所述第二硫族化物材料以形成所述多个线至少部分地基于沉积所述衬垫。
10.根据权利要求8所述的方法，其进一步包括
于在所述第一方向上移除所述材料以形成所述多个线之后，沉积与所述多个线接触的介电材料。
11.根据权利要求10所述的方法，其进一步包括：
在沉积所述介电材料之后，在所述第二导电材料上沉积第三导电材料；以及
在所述第二方向上移除所述介电材料、所述第二导电材料、所述第三导电材料、所述第一硫族化物材料、所述第二硫族化物材料及所述第一导电材料的一部分以形成多个导柱。
12.根据权利要求11所述的方法，其进一步包括：
在沉积所述第一导电材料之前沉积第四导电材料，其中在所述第一方向上移除所述材料以形成所述多个线包括移除所述第四导电材料。
13.根据权利要求12所述的方法，其中所述第一导电材料、所述第二导电材料、所述第三导电材料及所述第四导电材料包含碳或钨中的至少一者。
14.根据权利要求8所述的方法，其中所述第一硫族化物材料及所述第一导电材料的尺寸在所述第一方向上不同于所述第二硫族化物材料及所述第二导电材料的尺寸。
15.根据权利要求8所述的方法，其中所述堆叠进一步包括在所述第一导电材料与所述第二导电材料之间的第三硫族化物材料，且其中所述多个线包含所述第三硫族化物材料。
16.根据权利要求8所述的方法，其进一步包括：
确定所述第一硫族化物材料及所述第二硫族化物材料中的至少一者的组合物，其中所述至少一个脉冲是至少部分地基于确定所述组合物而施加。
17.根据权利要求8所述的方法，其中所述第一硫族化物材料包括第一蚀刻速率，且所述第二硫族化物材料包括不同于所述第一蚀刻速率的第二蚀刻速率，其中在所述第一方向上移除所述第一硫族化物材料以形成所述多个线及在所述第一方向上移除所述第二硫族化物材料以形成所述多个线是至少部分地基于所述第一蚀刻速率及所述第二蚀刻速率。
18.一种存储器装置，其包括：
存储组件，其包括第一硫族化物材料及不同于所述第一硫族化物材料的第二硫族化物材料，所述存储组件具有第一表面及在第一方向上与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积；
第一电极，其与所述存储组件的所述第一表面耦合；以及
第二电极，其与所述存储组件的所述第二表面耦合且经由所述存储组件与所述第一电极电子通信。
19.根据权利要求18所述的存储器装置，其进一步包括：
衬垫，其与所述存储组件的至少一侧接触。
20.根据权利要求18所述的存储器装置，其中所述存储组件进一步包括不同于所述第一硫族化物材料及所述第二硫族化物材料的第三硫族化物材料，所述第三硫族化物材料与所述第二硫族化物材料的至少一侧接触。
21.根据权利要求20所述的存储器装置，其中所述第二硫族化物材料与所述第三硫族化物材料在至少一个方向上包括不同尺寸。
22.根据权利要求21所述的存储器装置，其中所述第一硫族化物材料在至少一个方向上包括与所述第二硫族化物材料及及第三硫族化物材料不同的尺寸。
23.根据权利要求18所述的存储器装置，其中所述第一硫族化物材料的宽度与所述第一电极的宽度相同，且其中所述第二硫族化物材料的宽度与所述第二电极的宽度相同。
24.根据权利要求18所述的存储器装置，其进一步包括：
第二存储组件，其包括所述第一硫族化物材料及所述第二硫族化物材料，所述第二存储组件具有第一表面及在所述第一方向上与所述第一表面相对的第二表面，所述第二表面具有比所述第一表面大的面积。
25.一种用于形成存储组件的方法，其包括：
形成包括第一导电材料、第二导电材料、第三导电材料及在所述第二导电材料与所述第三导电材料之间的第一硫族化物材料及第二硫族化物材料的堆叠；
在第一方向上移除材料以在所述第一导电材料、所述第二导电材料、所述第一硫族化物材料、所述第二硫族化物材料及所述第三导电材料中形成多个线；
沉积与所述第三导电材料、所述第二硫族化物材料及所述第一硫族化物材料的至少一侧接触的衬垫；
沉积第四导电材料；
在第二方向上移除材料以在所述第二导电材料、所述第一硫族化物材料、所述第二硫族化物材料以及所述第三导电材料及所述第四导电材料中形成多个导柱，其中所述存储组件是至少部分地基于移除所述材料以形成所述多个线及移除所述材料以形成所述多个导柱而形成。
26.根据权利要求25所述的方法，其中所述堆叠进一步包括与所述第二硫族化物材料的至少一侧接触的第三硫族化物材料，所述方法进一步包括：
在所述第一方向上移除所述第三硫族化物材料的至少一部分；以及
在所述第二方向上移除所述第三硫族化物材料的至少一部分，其中形成所述存储组件是至少部分地基于在所述第一方向及所述第二方向上移除所述第三硫族化物材料的至少一部分。
27.根据权利要求26所述的方法，其中所述存储组件的所述第一硫族化物材料、所述第二硫族化物材料与所述第三硫族化物材料中的每一者包括在至少一个方向上不同的尺寸。
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