TWI760807B - 記憶體設備及半導體製造方法 - Google Patents

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何南 Ａ 卡斯楚
斯蒂芬 Ｈ 唐
史帝芬 Ｗ 羅素
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Abstract

本發明描述用於一交叉點記憶體陣列及相關製造技術之方法及設備。本文中所描述之該等製造技術可促進同時構建安置於一交叉點架構中之記憶體胞元之兩個或更多個層疊。記憶體胞元之各層疊可包含複數個第一存取線(例如，字線)、複數個第二存取線(例如，位元線)及在一第一存取線與一第二存取線之各拓撲相交點處之一記憶體組件。該製造技術可使用形成於一複合堆疊之一頂層處之一通孔圖案，此可促進在該複合堆疊內構建一3D記憶體陣列，同時使用減少數目個處理步驟。該等製造技術亦可適於形成其中該3D記憶體陣列可與一記憶體裝置之其他組件耦合之一插座區域。

Description

記憶體設備及半導體製造方法
本發明技術領域係關於交叉點記憶體陣列及相關製造技術。
下文大體上係關於形成一記憶體陣列且更明確言之係關於一種交叉點記憶體陣列及相關製造技術。
記憶體裝置廣泛用於儲存各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及類似者)中之資訊。資訊係藉由程式化一記憶體裝置之不同狀態而予以儲存。例如，二進制裝置具有通常藉由一邏輯「1」或一邏輯「0」表示之兩個狀態。在其他系統中，可儲存兩個以上狀態。為存取該經儲存資訊，該電子裝置之一組件可讀取或感測該記憶體裝置中之經儲存狀態。為儲存資訊，該電子裝置之一組件可在該記憶體裝置中寫入或程式化狀態。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM(DRAM)、同步動態RAM(SDRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可包含揮 發性記憶體胞元或非揮發性記憶體胞元。非揮發性記憶體胞元即使在不存在一外部電源之情況下亦可維持其等儲存之邏輯狀態達延長時間段。揮發性記憶體胞元可隨時間丟失其等儲存之狀態，除非其等藉由一外部電源週期性再新。
改良記憶體裝置通常可包含增加記憶體胞元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、降低電力消耗或降低製造成本等等。可需要每單位面積構建更多記憶體胞元以在不增加一記憶體裝置之一大小之情況下增加記憶體胞元密度及降低每位元成本。亦可需要用於製造記憶體裝置(包含具有增加之記憶體胞元密度之記憶體裝置)之改良技術(例如，更快、更低成本)。
本案揭示一種方法，其包括：形成延伸穿過一堆疊至一導電元件之一導通孔，該堆疊包括一目標電極；用一導電材料填充該導通孔；自該導通孔移除該導電材料之一部分以曝露插置於該導通孔及該目標電極之間之一介電緩衝材料；移除該介電緩衝材料以曝露該目標電極；及用該導電材料填充該導通孔以使該目標電極與該導電元件耦合。
本案又揭示一種設備，其包括：一堆疊，其包含一電極層及一記憶體層；一導電元件，其與該堆疊接觸；一導電插塞，其延伸穿過該堆疊且與該導電元件耦合，該導電插塞在該記憶體層處具有一第一寬度且在該電極層處具有一第二寬度，該第二寬度大於該第一寬度；及在該電極層處之一第一電極，該第一電極與該導電插塞耦合。
100:記憶體裝置
102:三維(3D)記憶體陣列/記憶體陣列
105-a:記憶體胞元/下記憶體胞元
105-b:記憶體胞元/上記憶體胞元
110:字線
110-a:字線
110-b:字線
115:位元線/數位線
115-a:位元線
120:列解碼器
125:感測組件
125-a:感測組件
130:行解碼器
135:輸入/輸出
140:記憶體控制器
145:記憶體胞元堆疊
202:三維(3D)記憶體陣列/記憶體陣列
204:基板
205-a:第一陣列/第一層疊/層疊
205-b:第二陣列/第二層疊/第二記憶體層疊/層疊
215-a:第一電極/電極
215-b:電極/第一電極
220-a:硫屬化物材料
220-b:硫屬化物材料
225-a:第二電極/電極
225-b:第二電極/電極
300-a:處理步驟
300-b:處理步驟
300-c:處理步驟
305-a:堆疊
305-b:堆疊
305-c:堆疊
310:層/硬遮罩層
315-a:層/介電材料層/電極層
315-b:層/介電材料層/電極層
320-a:層
320-b:層
325:層/介電材料層
330:層
335:通孔
336:腔/埋藏腔
340:寬度
345:導通孔
350:寬度
401:圖
410:通孔
415:第一腔
420:通道
425:卵形形狀
430:經填充通道
435:第二腔
440:通道
445:中間圖案
450:環圈
455:環圈
455-a至455-d:環圈
460:環圈
460-a至460-d:環圈
465:交叉點
501:圖
502:圖
503:圖
505:處理步驟
506:第一寬度
510:處理步驟
511:寬度
512:寬度
515:處理步驟
520:處理步驟
525:處理步驟
526:寬度
527:寬度
528:寬度
530:處理步驟/步驟
531-a至531-d:字線
601:圖
602:圖
603:圖
605:處理步驟
606:寬度
610:處理步驟
611:寬度
612:寬度
615:處理步驟
620:處理步驟
625:處理步驟
626:寬度
627:寬度
628:寬度
630:處理步驟/步驟
631-a:位元線
631-b:位元線
701:圖
702:圖
703:圖
705:處理步驟
710:處理步驟/步驟
712:處理步驟
715:處理步驟
720:處理步驟
725:處理步驟
730:處理步驟
801:圖
802:圖
805:佈局
810:佈局
815:佈局
820:佈局
825:距離
830:共同通孔
835:非共同通孔
840:單位胞元
841:胞元區域
842-a:距離
842-b:距離
843-a:存取線
843-b:存取線
843-c:存取線
845:佈局
850:佈局
855:佈局
860:佈局
865:距離
870:通孔
875:通孔
880:單位胞元
881:胞元區域
905:三維(3D)交叉點記憶體陣列結構/陣列結構
906:圖
907:俯視圖/圖
910-a至910-d:字線
915-a:位元線
920-a:記憶體層/第一記憶體層
920-b:記憶體層/第二記憶體層
920-c:記憶體層
920-d:記憶體層
925-a:胞元區域
925-b:胞元區域
926-a:胞元體積
926-b:胞元體積
930-a至930-e:介電插塞
945-a:上層疊
945-b:下層疊
1005:三維(3D)交叉點記憶體陣列結構/陣列結構
1006:圖
1007:佈局
1010-a至1010-f:字線
1015:位元線
1015-a:位元線
1015-b:位元線
1015-c:位元線
1020-a:記憶體層/第一記憶體層
1020-b:記憶體層/第二記憶體層
1025-a:胞元區域
1025-b:胞元區域
1026-a:胞元體積
1026-b:胞元體積
1035-a至1035-f:記憶體材料元件/三維(3D)矩形記憶體材料元件
1036-a:通道
1036-b:通道
1040-a至1040-i:通孔
1045-a至1045-d:記憶體材料元件
1050-a:區域
1060-a:上層疊
1060-b:下層疊
1105:三維(3D)交叉點記憶體陣列結構/陣列結構
1106:圖
1107:佈局
1110-a至1110-g:字線
1115-a:位元線
1115-b:位元線
1120-a:記憶體層
1120-b:記憶體層
1125-a:胞元區域
1125-b:胞元區域
1126-a:胞元體積
1126-b:胞元體積
1135-a至1135-d:條形記憶體材料元件/記憶體材料元件/三維(3D)條形記憶體材料元件
1136-a:通道
1136-b:通道
1140-a至1140-d:通孔
1145-a至1145-d:記憶體材料/記憶體材料元件
1150-a:區域
1160-a:上層疊
1160-b:下層疊
1205:三維(3D)交叉點記憶體陣列結構/陣列結構
1206:圖
1207:佈局
1210-a至1210-e:字線
1215-a:位元線
1215-b:位元線
1220-a:記憶體層
1220-b:記憶體層
1225-a:胞元區域
1225-b:胞元區域
1226-a:胞元體積
1226-b:胞元體積
1235-a至1235-h:記憶體材料元件/三維(3D)楔形記憶體材料元件
1236-a至1236-d:通道
1240-a:通孔
1241-a至1241-d:通孔
1245-a至1245-d:三維(3D)圓盤
1250-a:記憶體材料元件
1260-a:上層疊/層疊
1260-b:下層疊/層疊
1265-a:表面
1265-b:表面
1301:佈局
1310-a至1310-e:字線
1310-c1:字線片段
1310-c2:字線片段
1340-a:第一通孔
1340-b:第一通孔
1340-c:第一通孔
1341-a:第二通孔
1341-b:第二通孔
1341-c:第二通孔
1342-a:通孔
1342-b:通孔
1342-c:通孔
1350-a:開口
1350-b:開口
1350-c:開口
1360-a:開口
1360-b:開口
1401:圖
1402:圖
1403:圖
1405:導電元件
1415-a:介電質1(D1)層
1415-b:介電質1(D1)層
1416-a:目標電極
1416-b:目標電極/第二目標電極
1416-c:目標電極
1416-d:目標電極/第二目標電極
1420-a:記憶體層
1420-b:記憶體層
1421:插塞
1421-a至1421-d:插塞/導電插塞
1422-a至1422-d:直徑
1423-a至1423-d:直徑
1424:直徑
1425:介電質2(D2)層
1426-a:目標電極
1426-b:目標電極/第二目標電極
1430:介電緩衝材料
1431:介電緩衝材料
1432:介電緩衝材料
1435:襯墊/保形襯墊
1450:處理步驟/步驟
1451:處理步驟
1455:處理步驟
1460:處理步驟
1465:處理步驟
1470:處理步驟
1475:處理步驟
1480:處理步驟
1485:處理步驟
1490:處理步驟
1500:方法
1505:方塊
1510:方塊
1515:方塊
1520:方塊
1525:方塊
1600:方法
1605:方塊
1610:方塊
1615:方塊
1620:方塊
1625:方塊
1700:方法
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2000:方法
2005:方塊
2010:方塊
2015:方塊
2020:方塊
DL_1至DL_N:數位線
WL_T1至WL_TM:字線
WL_B1至WL_BM:字線
圖1繪示根據本發明之實施例之包含支援一交叉點記憶體 陣列及相關製造技術之一三維記憶體胞元陣列之一記憶體裝置之一例示性圖。
圖2繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之一三維記憶體陣列之一實例。
圖3A至圖3C繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之例示性製造技術。
圖4A至圖4B繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。
圖5至圖7繪示根據本發明之實施例之形成支援一交叉點記憶體陣列及相關製造技術之三維交叉點記憶體陣列結構之實例性方法。
圖8繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。
圖9至圖12繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之3D交叉點記憶體陣列結構之實例。
圖13繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之一插座區域之一例示性佈局。
圖14繪示根據本發明之實施例之在支援一交叉點記憶體陣列及相關製造技術之一插座區域中製成連接之實例性方法。
圖15至圖20繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之方法。
本專利申請案主張由CASTRO等人於2018年4月24日申請之標題為「CROSS-POINT MEMORY ARRAY AND RELATED FABRICATION TECHNIQUES」、其讓渡給其受讓人且全部以引用的方式明確併入本文中之美國專利申請案第15/961,540號之優先權。
每單位面積構建更多記憶體胞元可增加一記憶體裝置內之記憶體胞元之一面密度。記憶體胞元之該增加之面密度可促進該記憶體裝置之一較低每位元成本及/或在一固定成本下之一較大記憶體容量。記憶體胞元之兩個或更多個二維(2D)陣列之三維(3D)整合可增加面密度同時亦減輕可與縮小記憶體胞元之各種特徵大小相關聯之困難。在一些情況中，記憶體胞元之一2D陣列可被稱為記憶體胞元之一層疊，且記憶體胞元之多個層疊之3D整合可包含重複與構建記憶體胞元之一單一層疊相關聯之處理步驟。例如，用於構建記憶體胞元之一個層疊之至少一些步驟可重複多次，因為記憶體胞元之各連續層疊係構建於記憶體胞元之(若干)任何先前構建層疊之頂部上。處理步驟之此重複可導致增加之製造成本(例如，歸因於相對較大數目個光遮罩及其他處理步驟)，且因此可抵消原本可與3D整合相關聯之益處。
本文中所描述之技術、方法及相關裝置可係關於促進使用形成於一複合堆疊之一頂層處之一通孔(例如，存取通孔)圖案同時構建記憶體胞元之兩個或更多個層疊以及相關聯結構(例如，電極)，此可促進在該複合堆疊內構建一3D記憶體裝置，同時使用減少數目個處理步驟(例如，光遮罩步驟)。例如，本文中所描述之技術、方法及相關裝置可提供在一下層(其可被稱為一埋藏層)藉由基於通孔圖案選擇性地移除及替換最初包含於該埋藏層處之材料而形成各種結構(例如，電極、記憶體胞元、介電緩衝材料等)。此外，本文中所描述之技術、方法及相關裝置可促進在複數個埋藏層處同時形成相似結構，藉此減少與製造一3D記憶體裝置 相關聯之光遮罩或其他處理步驟之數目，此可降低該3D記憶體裝置之製造成本且產生一般技術者可瞭解之其他益處。如本文中所使用，一通孔可係指一開口或稍後用一材料(包含可能並不導電之一材料)填充之一開口。
本文中所描述之技術、方法及相關裝置可適於構建安置於一交叉點架構中之記憶體胞元之多個層疊。例如，一交叉點架構中之記憶體胞元之各層疊可包含在一第一平面中之複數個第一存取線(例如，字線)及在一第二平面中之複數個第二存取線(例如，位元線)，該等第一存取線及該等第二存取線沿著不同方向延伸，例如，第一存取線可實質上垂直於第二存取線。一第一存取線與一第二存取線之各拓撲交叉點可對應於一記憶體胞元。因此，一交叉點架構中之記憶體胞元之一層疊可包含具有放置於存取線之拓撲交叉點(例如，存取線之一3D柵格結構)處之複數個記憶體胞元之一記憶體陣列。
各種記憶體技術可包含可適用於一交叉點架構之各種形式之記憶體組件(例如，一相變記憶體(PCM)技術或一導電橋隨機存取記憶體(CBRAM)技術中之一電阻性組件，或一鐵電隨機存取記憶體(FeRAM)技術中之一電容性組件)。在一些情況中，一交叉點架構中之一記憶體胞元可包含一選擇組件(例如，一薄膜開關裝置)及一記憶體組件。在其他情況中，一交叉點架構中之一記憶體胞元可能不需要一單獨選擇組件，例如，該記憶體胞元可為一自選擇記憶體胞元。
本文中所描述之技術、方法及相關裝置可係關於在包含一第一層及一第二層之一複合堆疊之該第一層中建構一組第一存取線及在該第二層中建構另一組第二存取線。該等第一存取線及該等第二存取線可拓撲地相交使得一第一存取線與一第二存取線之間的各交叉點可包含供一記 憶體組件佔據之一空間。例如，複合堆疊可經組態以包含在第一層與第二層之間的一記憶體層。第一層可包括一第一介電材料，且該第一介電材料之一部分可用一導電材料(例如，一電極材料)替換以在第一層處形成一組第一存取線。類似地，另一組第二存取線可根據本文中所描述之製造技術形成於第二層處。
為在第一層處構建一組第一存取線，可使用形成於堆疊之一頂層處之一組第一通孔來形成穿過堆疊之導通孔。該等第一通孔可沿著一第一方向(例如，一平面內之一水平方向)配置成一列。該等導通孔可提供對定位於頂層下面之第一層之第一介電材料之接達。一各向同性蝕刻步驟可藉由透過導通孔選擇性地移除第一介電材料之一部分而在第一層處產生一系列腔。當全等腔(例如，相鄰腔)重疊時，該等全等腔可合併以在第一層處形成一第一通道。隨後，一導電材料(例如，一電極材料)可透過導通孔填充第一層處之該第一通道。
接著，可使用相同組之第一通孔(及相關聯導通孔)在第一通道內之電極材料中形成一第二通道。隨後，一介電材料可填充該第二通道。第二通道之寬度可小於第一通道之寬度，且因此電極材料之一部分可沿著第一通道之邊緣保留，藉此形成在第一層處形成之電極材料之一帶(或長形環圈或軌道)。隨後可切割該電極材料帶(例如，可移除該環圈之短端或以其他方式使該等短端與環圈之長邊分離)，藉此形成一組第一存取線(例如，在平面內之水平方向上之一組字線)。若堆疊包含一或多個第一層，則可使用製造技術同時形成一或多組第一存取線(例如，一或多組字線，各組字線形成於一各自第一層處)。
可重複用於在一第二層處構建一組第二存取線之類似處理 步驟。一組第二通孔可沿著不同於該組第一通孔組之一方向(例如，沿著平面內之一垂直方向)配置成一列使得該等第二通孔可用於在該第二層處形成沿著不同第一存取線之一方向延伸之該組第二存取線(例如，一第二層處之一組位元線，其中該組位元線中之位元線係正交於一第一層處之該組字線中之字線)。若堆疊包含一或多個第二層，則可使用本文中所描述之製造技術同時形成一或多組第二存取線(例如，一或多組位元線，各組位元線形成於一第二層處)。
如上文所描述，複合堆疊可包含在第一層與第二層之間的一記憶體層。在一些情況中，包含於初始堆疊中之記憶體層包括一記憶體材料(例如，硫屬化物材料)薄片。在其他情況中，包含於初始堆疊中之記憶體層可包括一佔位材料(例如，一介電材料)，在一稍後製程階段(例如，在堆疊之其他層中形成存取線之一3D柵格結構之後)可用一記憶體材料替換該佔位材料之一部分。
當包含於初始堆疊中之記憶體層包括一記憶體材料薄片時，可藉由用於形成一3D交叉點陣列結構之後續處理步驟修改該記憶體材料薄片。在一些情況中，該記憶體材料薄片可用複數個介電插塞(例如，用一介電材料填充之導通孔)穿孔。該複數個介電插塞之一圖案可對應於第一通孔及第二通孔之圖案，即，複數個介電插塞可為使用第一通孔形成第一存取線(例如，字線)及使用第二通孔形成第二存取線(例如，位元線)之一結果。在其他情況中，該記憶體材料薄片可藉由使用第一通孔及第二通孔在記憶體材料中形成之通道分段成複數個記憶體材料元件。在一些情況中，各記憶體材料元件可呈一3D矩形形狀。此外，各記憶體元件亦可與至少四個電極(例如，來自上面之兩個電極及來自下面之兩個電 極)耦合，從而導致每記憶體材料元件四個記憶體胞元。
當包含於初始堆疊中之記憶體層包括一佔位材料(例如，一介電材料)時，可使用該組第一通孔或該組第二通孔以在記憶體層處之該佔位材料內形成一記憶體材料軌道(例如，一記憶體材料帶)。與在一記憶體層處形成一記憶體材料帶相關聯之處理步驟可類似於與在第一(或第二)層處形成一電極材料帶相關聯之處理步驟，但其中第一通道用記憶體材料填充(例如，而非用電極材料填充)。(例如，使用第一通孔)在一記憶體層處形成一記憶體材料帶之後，可藉由使用另一組通孔(例如，使用第二通孔)形成通道而將該記憶體材料帶分段成複數個記憶體材料元件，其中該等通道與記憶體材料帶相交且因此將記憶體材料帶劃分成多個離散記憶體材料元件。在一些情況中，各記憶體材料元件可呈一3D條形形狀。此外，各記憶體元件亦可與至少三個電極(例如，來自上面之兩個電極及來自下面之一個電極，或反之亦然)耦合，從而導致每記憶體材料元件兩個記憶體胞元。
在一些情況中，當包含於初始堆疊中之記憶體層包括一佔位材料(例如，一介電材料)時，一組共同通孔(例如，複數個通孔，其等之各者可為沿著一第一方向配置成一列之一組第一通孔及沿著一第二方向配置成一列之一組第二通孔兩者之一部分)可用於在一記憶體層處形成一記憶體材料之一組3D圓盤，其中各共同通孔用於在該記憶體層處形成該記憶體材料之一個3D圓盤。隨後，可使用包含對應共同通孔之該組第一通孔及該組第二通孔將記憶體材料之該等3D圓盤之各者分段成四個離散記憶體材料元件。例如，該組第一通孔可用於形成在一第一方向上劃分(例如，平分)記憶體材料之3D圓盤之一第一通道，且第二通孔組可用於形 成在一第二方向上劃分(例如，平分)記憶體材料之3D圓盤之一第二通道。四個離散記憶體材料元件之各者可具有一彎曲表面，該彎曲表面可對應於形成四個離散記憶體材料元件之3D圓盤之一外表面。在一些情況中，四個離散記憶體材料元件之各者可呈一3D楔形(例如，餅形切片)形狀。此外，各記憶體元件可與至少兩個電極(例如，來自上面之一個電極及來自下面之一個電極)耦合，從而導致每記憶體材料元件一個記憶體胞元。
第一通孔及第二通孔之一子集可用於一記憶體裝置之一插座區域中。在3D交叉點記憶體陣列架構之一背景內容中，一插座區域可包含經組態以提供一記憶體陣列之存取線與一記憶體裝置之其他組件(例如，解碼器、感測組件)之間的電連接之結構。在一些情況中，一插座區域可包含具有用於電隔離目的之一間隙之結構。
在一些情況中，第一通孔及第二通孔之子集可用於藉由各向同性地蝕刻一電極層處之一目標電極材料之一部分而在一目標電極(例如，存取線，諸如字線或位元線)中產生此一間隙。在一些情況中，具有一開口之一光罩可用於藉由各向異性地蝕刻穿過該目標電極材料而產生此一間隙。
為在存取線與一記憶體裝置之其他組件之間製成連接，可使用第一通孔或第二通孔之一子集來形成延伸穿過堆疊之導通孔。該等導通孔可用一導電材料填充且一蝕刻步驟可移除該導電材料之一部分以在一目標層處曝露一介電緩衝材料。該介電緩衝材料可對應於一介電材料，其可在自一第一通道部分移除一電極材料之後用於填充一第二通道(例如，在由一電極材料帶圍包圍之某一點處之一通道)。可移除介電緩衝材料，且一導電材料可填充導通孔中之空間以使目標層處之目標電極材料電耦合 至記憶體裝置之其他組件之一節點。因此，可使用第一通孔及第二通孔之圖案形成包含間隙及互連件之一插座區域。
下文在用一交叉點架構組態之一記憶體陣列之背景內容中進一步描述上文介紹之本發明之特徵。接著描述用於製造一交叉點記憶體陣列之結構及技術之特定實例。本發明之此等及其他特徵係藉由與一交叉點記憶體陣列及相關製造技術有關之設備圖、形成方法圖及流程圖進一步繪示且參考其等進一步描述。
圖1繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之一實例性記憶體裝置100。記憶體裝置100亦可被稱為一電子記憶體設備。圖1係記憶體裝置100之各種組件及特徵之一闡釋性表示。因而，應瞭解，記憶體裝置100之組件及特徵經展示以繪示功能相互關係，而非其等在記憶體裝置100內之實際實體位置。在圖1之闡釋性實例中，記憶體裝置100包含一三維(3D)記憶體陣列102。3D記憶體陣列102包含可程式化以儲存不同狀態之記憶體胞元105。在一些實施例中，各記憶體胞元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些實施例中，一記憶體胞元105可經組態以儲存兩個以上邏輯狀態。在一些實施例中，一記憶體胞元105可包含一自選擇記憶體胞元。應理解，記憶體胞元105亦可包含另一類型之一記憶體胞元，例如，一3D XPointTM記憶體胞元、包含一儲存組件及一選擇組件之一PCM胞元、一CBRAM胞元或一FeRAM胞元。儘管圖1中所包含之一些元件係用一數字指示符標記，其他對應元件並未標記，然其等係相同的或將理解為相似的，以試圖增大所描繪特徵之可見性及清晰度。
3D記憶體陣列102可包含形成於彼此頂部上之兩個或更多 個二維(2D)記憶體陣列。相較於一單一2D陣列，此可增加可放置或產生在一單一晶粒或基板上之記憶體胞元之數目，此繼而可降低生產成本或增大記憶體裝置之效能或兩者。在圖1中所描繪之實例中，記憶體陣列102包含記憶體胞元105(記憶體胞元105-a及記憶體胞元105-b)之兩個層級且因此可被視為一3D記憶體陣列；然而，層級數可能並不限於兩個，且其他實例可包含額外層級。各層級可經對準或定位使得記憶體胞元105可跨各層級彼此對準(完全地、重疊，或近似地)，從而形成記憶體胞元堆疊145。
在一些實施例中，記憶體胞元105之各列經連接至一字線110，且記憶體胞元105之各行經連接至一位元線115。字線110及位元線115兩者亦可被統稱為存取線。此外，一存取線可用作用於記憶體裝置100之一層疊處之一或多個記憶體胞元105(例如，用於該存取線下面之記憶體胞元105)之一字線110及用作用於記憶體裝置之另一層疊處之一或多個記憶體胞元105(例如，用於該存取線上面之記憶體胞元105)之一位元線115。因此，在不失理解或操作之情況下，對字線及位元線或其等類似物之引用可互換。字線110及位元線115可實質上彼此垂直且可支援一記憶體胞元陣列。
一般而言，一個記憶體胞元105可定位於兩條存取線(諸如一字線110及一位元線115)之相交點處。此相交點可被稱為記憶體胞元105之位址。一目標記憶體胞元105可為定位於一通電(例如，經啟動)字線110與一通電(例如，經啟動)位元線115之相交點處之一記憶體胞元105；即，一字線110及一位元線115皆可經通電以便讀取或寫入在其等相交點處之一記憶體胞元105。與相同字線110或位元線115電子通信(例如，連接至相 同字線110或位元線115)之其他記憶體胞元105可被稱為非目標記憶體胞元105。
如圖1中所展示，一記憶體胞元堆疊145中之兩個記憶體胞元105可共用一共同導電線(諸如一位元線115)。即，一位元線115可與上記憶體胞元105-b及下記憶體胞元105-a耦合。其他組態係可行的，例如，一第三層(未展示)可與上記憶體胞元105-b共用一字線110。
在一些情況中，一電極可將一記憶體胞元105耦合至一字線110或一位元線115。術語電極可係指一電導體，且可包含在記憶體裝置100之元件或組件之間提供一導電路徑之一跡線、導線、導電線、導電層或類似者。因此，術語電極在一些情況中可係指一存取線(諸如一字線110或一位元線115)，以及在一些情況中係指用作一存取線與一記憶體胞元105之間的一電接觸件之一額外導電元件。在一些實施例中，一記憶體胞元105可包括定位於一第一電極與一第二電極之間的硫屬化物材料。該第一電極可將該硫屬化物材料耦合至一字線110，且該第二電極可將該硫屬化物材料耦合至一位元線115。第一電極及第二電極可為相同材料(例如，碳)或不同材料。在其他實施例中，一記憶體胞元105可直接與一或多條存取線耦合，且可省略除該等存取線以外之電極。
可藉由啟動或選擇字線110及數位線115而對記憶體胞元105執行操作(諸如讀取及寫入)。啟動或選擇一字線110或一數位線115可包含施加一電壓至各自線。字線110及數位線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體，或其他導電材料、合金、化合物或類似者。
在一些架構中，一胞元之邏輯儲存裝置(例如，一CBRAM 胞元中之一電阻性組件、一FeRAM胞元中之一電容性組件)可藉由一選擇組件與數位線電隔離。字線110可連接至該選擇組件且可控制該選擇組件。例如，選擇組件可為一電晶體且字線110可連接至該電晶體之閘極。替代性地，選擇組件可為可包括硫屬化物材料之一可變電阻組件。啟動字線110可導致記憶體胞元105之邏輯儲存裝置與其對應數位線115之間的一電連接或閉合電路。接著可存取數位線以讀取或寫入記憶體胞元105。在選擇一記憶體胞元105之後，所得信號可用於判定經儲存之邏輯狀態。在一些情況中，一第一邏輯狀態可對應於無電流或可忽略之小電流通過記憶體胞元105，而一第二邏輯狀態可對應於一有限電流。
在一些情況中，一記憶體胞元105可包含具有兩個端子之一自選擇記憶體胞元且可省略一單獨選擇組件。因而，該自選擇記憶體胞元之一個端子可電連接至一字線110且該自選擇記憶體胞元之另一端子可電連接至一數位線115。
存取記憶體胞元105可透過一列解碼器120及一行解碼器130加以控制。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於該經接收之列位址啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列102可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一數位線115(例如，WL_2及DL_3)，可存取在其等相交點處之記憶體胞元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體胞元105以判定記憶體胞元105之經儲存狀態。例如，可施加一電壓至一記 憶體胞元105(使用對應字線110及位元線115)且通過記憶體胞元105之一所得電流之存在可取決於該所施加電壓及記憶體胞元105之臨限電壓。在一些情況中，可施加一個以上電壓。此外，若一所施加電壓並未導致電流流動，則可施加其他電壓直至藉由感測組件125偵測一電流。藉由評估導致電流流動之電壓，可判定記憶體胞元105之經儲存邏輯狀態。在一些情況中，電壓可在量值上斜升直至偵測一電流流動。在其他情況中，可循序地施加預定電壓直至偵測一電流。同樣地，可將一電流施加至一記憶體胞元105且產生該電流之電壓之量值可取決於記憶體胞元105之電阻或臨限電壓。
在一些情況中，記憶體胞元105(例如，一自選擇記憶體胞元)可包括硫屬化物材料。自選擇記憶體胞元之該硫屬化物材料可在自選擇記憶體胞元操作期間保持於一非晶狀態中。在一些情況中，操作自選擇記憶體胞元可包含施加各種形狀之程式化脈衝至自選擇記憶體胞元以判定自選擇記憶體胞元之一特定臨限電壓，即，可藉由改變一程式化脈衝之一形狀而修改一自選擇記憶體胞元之一臨限電壓，此可變更非晶狀態中之硫屬化物材料之一局部組合物。可藉由施加各種形狀之讀取脈衝至自選擇記憶體胞元來判定自選擇記憶體胞元之一特定臨限電壓。例如，當一讀取脈衝之一所施加電壓超過自選擇記憶體胞元之該特定臨限電壓時，有限量之電流可流動通過自選擇記憶體胞元。類似地，當一讀取脈衝之所施加電壓小於自選擇記憶體胞元之特定臨限電壓時，無可觀量之電流可流動通過自選擇記憶體胞元。在一些實施例中，感測組件125可藉由偵測通過一選定記憶體胞元105之電流流動或無電流流動來讀取儲存於記憶體胞元105中之資訊。以此方式，記憶體胞元105(例如，一自選擇記憶體胞元)可基於 與硫屬化物材料相關聯之臨限電壓位準(例如，兩個臨限電壓位準)儲存一個資料位元，其中電流流動通過記憶體胞元105之臨限電壓位準指示藉由記憶體胞元105儲存之一邏輯狀態。在一些情況中，記憶體胞元105可展現特定數目個不同臨限電壓位準(例如，三個或更多個臨限電壓位準)，藉此儲存一個以上資料位元。
感測組件125可包含各種電晶體或放大器以便偵測及放大與一經感測記憶體胞元105相關聯之信號之一差異(此可被稱為鎖存)。接著可透過行解碼器130輸出記憶體胞元105之經偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。圖1亦展示配置感測組件125-a(在一虛線框中)之一替代選項。一般技術者將瞭解，感測組件125可在不失去其功能目的之情況下與行解碼器或列解碼器相關聯。
可藉由類似地啟動相關字線110及數位線115而設定或寫入一記憶體胞元105且可將至少一邏輯值儲存於記憶體胞元105中。行解碼器130或列解碼器120可接受待寫入至記憶體胞元105之資料(例如，輸入/輸出135)。
在一些記憶體架構中，存取記憶體胞元105可使儲存之邏輯狀態降級或損毀，且可執行重寫或再新操作以使原始邏輯狀態傳回至記憶體胞元105。例如，在DRAM中，電容器可在一感測操作期間部分或完全放電，從而破壞儲存之邏輯狀態，因此可在一感測操作之後重寫邏輯狀態。此外，在一些記憶體架構中，啟動一單一字線110可導致列中之(例如，與字線110耦合之)所有記憶體胞元放電；因此，可需要重寫列中之若 干或所有記憶體胞元105。但在非揮發性記憶體(諸如自選擇記憶體、PCM、CBRAM、FeRAM或NAND記憶體)中，存取記憶體胞元105可能不會損毀邏輯狀態，且因此記憶體胞元105可不需要在存取之後重寫。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體胞元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體裝置100之操作期間所使用之各種電壓或電流。一般而言，本文中所論述之一所施加電壓或電流之振幅、形狀、極性及/或持續時間可經調整或改變且可針對操作記憶體裝置100時所論述之各種操作而不同。此外，可同時存取記憶體陣列102內之一個、多個或所有記憶體胞元105；例如，可在其中將所有記憶體胞元105或記憶體胞元105之一群組設定為一單一邏輯狀態之一重設操作期間同時存取記憶體陣列102之多個或所有胞元。
本文中所描述之製造技術可用於形成記憶體裝置100之態樣，同時包含一些態樣。例如，本文中所描述之製造技術可用於形成下字線110(在圖1中標記為WL_B1)，同時形成上字線110(在圖1中標記為WL_T1)，以及在任何數目個額外層處之字線(未展示)。下字線110及上字線110兩者可安置於最初包括一相同介電材料之層中，且一單一通孔圖案可用於一或多個處理步驟，例如，移除該介電材料之部分且用導電材料將替換該等部分，該一或多個處理步驟在下層級字線110及上層級字線110之各自層處同時形成下層級字線110及上層級字線110。類似地，本文中 所描述之製造技術可用於形成下記憶體胞元105(例如，圖1中繪示為實心黑色圓之記憶體胞元105-a)，同時形成上記憶體胞元105(例如，圖1中繪示為白色圓之記憶體胞元105-b)，以及在記憶體胞元之任何數目個額外層疊處之記憶體胞元105(未展示)。
圖2繪示根據本發明之實施例之支援一交叉點記憶體陣列及相關製造技術之一3D記憶體陣列202之一實例。記憶體陣列202可為參考圖1所描述之記憶體陣列102之部分之一實例。記憶體陣列202可包含定位於一基板204上方之記憶體胞元之一第一陣列或層疊205-a及位於第一陣列或層疊205-a之頂部上之記憶體胞元之一第二陣列或層疊205-b。記憶體陣列202亦可包含字線110-a及字線110-b以及位元線115-a，其等可為如參考圖1所描述之字線110及一位元線115之實例。如在圖2中所描繪之闡釋性實例中，第一層疊205-a及第二層疊205-b之記憶體胞元各可包含一自選擇記憶體胞元。在一些實例中，第一層疊205-a及第二層疊205-b之記憶體胞元各可包含可適於一交叉點架構之另一類型之記憶體胞元(例如，一CBRAM胞元或一FeRAM胞元)。儘管圖2中所包含之一些元件係用一數字指示符標記，其他對應元件並未標記，然其等係相同的或將理解為相似的，以試圖增大所描繪特徵之可見性及清晰度。
在一些情況中，第一層疊205-a之自選擇記憶體胞元各可包含第一電極215-a、硫屬化物材料220-a及第二電極225-a。另外，第二記憶體層疊205-b之自選擇記憶體胞元各可包含第一電極215-b、硫屬化物材料220-b及第二電極225-b。在一些實施例中，存取線(例如，字線110、位元線115)可包含一電極層(例如，一保形層)來代替電極215或225且因此可包括多層存取線。在此等實施例中，存取線之電極層可與一記憶體材料 (例如，硫屬化物材料220)介接。在一些實施例中，存取線(例如，字線110、位元線115)可在其等之間不具有一電極層或一電極之情況下直接與一記憶體材料(例如，硫屬化物材料220)介接。
在一些實施例中，第一層疊205-a及第二層疊205-b之自選擇記憶體胞元可具有共同導電線使得各層疊205-a及205-b之對應(例如，在y方向上垂直對準)自選擇記憶體胞元可共用如參考圖1所描述之位元線115或字線110。例如，第二層疊205-b之第一電極215-b及第一層疊205-a之第二電極225-a兩者可耦合至位元線115-a使得位元線115-a由(在y方向上)垂直對準及相鄰之自選擇記憶體胞元共用。
在一些實施例中，記憶體陣列202可包含一額外位元線(未展示)使得第二層疊205-b之第一電極215-b可與額外位元線耦合且第一層疊205a之第二電極225-a可與位元線115-a耦合。該額外位元線可與位元線115-a電隔離(例如，可在額外位元線與位元線115-a之間插置一絕緣材料)。因此，第一層疊205-a及第二層疊205-b可分離且可彼此獨立操作。在一些情況中，一存取線(例如，字線110或位元線115)可包含用於各交叉點處之一各自記憶體胞元之一選擇組件(例如，一雙端子選擇器裝置，其可經組態為與存取線整合之一或多個薄膜材料)。因而，存取線及該選擇組件可一起形成用作一存取線及一選擇組件兩者之一複合材料層。
記憶體陣列202之架構在一些情況中可被稱為一交叉點架構之一實例，因為一記憶體胞元可形成於一字線110與一位元線115之間的一拓撲交叉點處，如圖2中所繪示。相較於一些其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。例如，相較於一些其他架構，具有一交叉點架構之一記憶體陣列可具有減小面積之記憶 體胞元且因此可支援一增加之記憶體胞元密度。例如，相較於具有一6F2記憶體胞元面積之其他架構(諸如具有一三端子選擇組件之架構)，一交叉點架構可具有一4F2記憶體胞元面積，其中F係最小特徵大小(例如，一最低特徵大小)。例如，一DRAM記憶體陣列可使用一電晶體(其係一三端子裝置)作為用於各記憶體胞元之選擇組件，且因此包括給定數目個記憶體胞元之一DRAM記憶體陣列相較於具有包括相同數目個記憶體胞元之一交叉點架構之一記憶體陣列可具有一更大記憶體胞元面積。
雖然圖2之實例展示兩個記憶體層疊，但其他組態可包含任何數目個層疊。在一些實施例中，記憶體層疊之一或多者可包含包括硫屬化物材料220之自選擇記憶體胞元。在其他實施例中，記憶體層疊之一或多者可包含包括鐵電材料之FeRAM胞元。在又另一實施例中，記憶體層疊之一或多者可包含包括金屬氧化物或硫屬化物材料之CBRAM胞元。例如，硫屬化物材料220可包含硫屬化物玻璃，舉例而言，諸如硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之合金。在一些實施例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。
圖3至圖4繪示本發明之製造技術之各種態樣。例如，圖3至圖4繪示在一複合堆疊之一或多個埋藏目標層處(例如，同時地)產生腔之態樣，各目標層包括一目標材料。通孔可用於在一目標埋藏層處之目標材料中產生腔，且腔可經設定大小使得相鄰(例如，鄰接)腔可重疊且因此可合併以在目標埋藏層處形成一通道(例如，一隧道)。該通道可因此與通孔對準，即，通道可與用於產生通道之各通孔之一垂直軸(例如，相對於一基板之一正交方向)相交。通道可用一填充劑材料(例如，一導電材料或 一記憶體材料)填充，且在一些情況中，使用類似腔-蝕刻及通道產生技術，可使用相同通孔產生目標層處之填充劑材料內之一較窄通道。產生填充劑材料內之較窄通道可導致包圍較窄通道之填充劑材料之一長形環圈(例如，一帶、圓環或軌道)，且較窄通道可用一第二材料(例如，一介電材料或其他絕緣材料)填充。隨後可切割該填充劑材料環圈以在目標埋藏層處產生填充劑材料之離散片段。此等片段可經組態為一3D記憶體陣列之態樣，諸如圖1中所繪示之記憶體陣列102或圖2中所繪示之記憶體陣列202之實例。
例如，本文中所描述之製造技術可促進在不同下層處同時形成相似結構，例如，用一共同佈局組態之若干組導電線(例如，存取線，諸如字線110及位元線115)或若干組記憶體材料元件，在該共同佈局中各組導電線及各組記憶體材料元件存在於堆疊之一不同下層中。因而，本文中所描述之製造技術可促進同時形成記憶體胞元之兩個或更多個層疊，各層疊包括存取線(例如，字線、位元線)及記憶體胞元之一3D交叉點結構。
圖3A至圖3C繪示根據本發明之例示性製造技術。在圖3A中，描繪處理步驟300-a。處理步驟300-a可包含形成一堆疊305-a之一或多個薄膜沈積或生長步驟。圖3A繪示堆疊305-a之一側視圖，堆疊305-a可為在應用如本文中所描述之進一步製造技術之前之一初始層堆疊。堆疊305-a可形成於一基板(例如，參考圖2所描述之基板204)上方。堆疊305-a可包含各種材料之數個不同層，且因此在一些情況中可被稱為一複合堆疊，其中特定材料基於諸多因素選擇，例如，記憶體技術之一所要種類(例如，自選擇記憶體、FeRAM、CBRAM)、記憶體胞元之層疊之一所要 數目(例如，記憶體胞元之兩個或更多個層疊)等。如圖3A之闡釋性實例中所描繪，堆疊305-a可包含適於製造兩組埋藏線(例如，在包含字線110-b之一相對上層處之一第一組埋藏線及在包含字線110-a之一相對下層處之一第二組埋藏線，如參考圖2所描述)之一初始層堆疊，一層處之各組埋藏線最初包括一第一材料。堆疊305-a亦可包含適於在最初包括一第二材料之一層處製造一單組埋藏線(例如，包含參考圖2所描述之位元線115-a之一單組埋藏線)之一初始層堆疊。
在一些實例中，堆疊305-a可包含可為堆疊305-a之一頂層之一層310。在一些實施例中，層310包含一介電材料。在一些實施例中，層310包含一硬遮罩材料使得層310可被稱為一硬遮罩層。一通孔圖案可由於(例如)一光微影步驟而形成於層310中。
堆疊305-a亦可包含層315。在圖3A之闡釋性實例中，堆疊305-a包含兩個層315，即，層315-a及層315-b。在一些實施例中，層315各可包含一第一介電材料。如圖5中所繪示，各層315可最終經修改以包含一組第一導電線，各第一導電線包括一電極材料。因此，層315可被稱為第一電極層。在一些情況中，第一導電線可被稱為埋藏導電線，因為第一導電線定位於一表面層下面(例如，在層310下面)。第一導電線可沿著一第一方向延伸。兩個或更多個第一電極層處之電極(即，形成於各包括第一介電材料之兩個或更多個層內之電極)可根據本文中所描述之製造技術同時形成。
堆疊305-a亦可包含層320。在圖3A之闡釋性實例中，堆疊305-a包含兩個層320，即，層320-a及層320-b，但任何數目個層320係可行的。在一些實施例中，各層320可包括形成為堆疊305-a之一部分之一記 憶體材料(例如，硫屬化物材料220)。在其他實施例中，各層320可包括可稍後經部分移除及藉由一記憶體材料(例如，參考圖2所描述之硫屬化物材料220)替換之一佔位材料。如圖9至圖12中所繪示，各層320可最終包含根據本文中所描述之製造技術同時形成之記憶體胞元。因此，無論最初包括一記憶體材料還是稍後將由一記憶體材料替換之一佔位材料，一層320可被稱為一記憶體層。
堆疊305-a亦可包含一層325。在圖3A之闡釋性實例中，堆疊305-a包含一單層325，但任何數目個層325係可行的。在一些實施例中，各層325可包含一第二介電材料。如圖5中所繪示，層325可最終經修改以包含包括一電極材料之一組第二導電線。因此，各層325可被稱為一第二電極層。在一些情況中，第二導電線可被稱為埋藏導電線，因為第二導電線定位於一表面層下面(例如，在層310下面)。第二導電線可沿著可不同於第一方向之一第二方向延伸。在一些實施例中，該第二方向可實質上垂直於第一導電線延伸之第一方向。兩個或更多個第二電極層處之電極(即，形成於各包括第二介電材料之兩個或更多個層內之電極)可根據本文中所描述之製造技術同時形成。
堆疊305-a可包含一層330。在一些情況中，層330可包含一蝕刻停止材料以耐受本文中所描述之各種蝕刻程序。層330在一些情況中可包含與層310相同之硬遮罩材料，或可包含一不同材料。在一些情況中，層330可提供相對於形成於可在層330下面之一基板(例如，參考圖2所描述之基板204)或其他層(未展示)中之電路或其他結構之一緩衝層。在一些情況中，層330可提供相對於在較早處理步驟中製造之記憶體胞元之一或多個層疊之一緩衝層。
在圖3B中，描繪處理步驟300-b。圖3B繪示一通孔335(例如，通孔335之一俯視圖)及一堆疊305-b之一側視圖。當處理步驟300-b完成時，堆疊305-b可對應於堆疊305-a。處理步驟300-b可包含將通孔335之一形狀轉印至堆疊305-a上之一光微影步驟。在一些實例中，該光微影步驟可包含在層310之頂部上形成具有(例如，藉由在通孔335內部缺少光阻劑材料而界定之)通孔335之一形狀之一光阻劑層(未展示)。在一些實例中，一蝕刻處理步驟可在將通孔335之形狀轉印至層310上之光微影步驟之後使得在層310內建立之通孔335之形狀可在後續處理步驟期間重複用作一存取通孔，即，包含通孔335之形狀之層310可用作提供呈通孔335之形狀之一存取通孔之一硬遮罩層以用於後續處理步驟。
處理步驟300-b可進一步包含可基於通孔335之形狀自堆疊305-a移除材料之一各向異性蝕刻步驟。在一些情況中，處理步驟300-b可包含基於在硬遮罩層310上方之一光阻劑層中之通孔335之形狀蝕刻通過硬遮罩層310及額外下層之一單一各向異性蝕刻步驟。在其他情況中，通孔335可存在於硬遮罩層310中，且一後續各向異性蝕刻步驟可基於硬遮罩層310中之通孔335之形狀蝕刻通過額外下層。
一各向異性蝕刻步驟可藉由施加一蝕刻劑(例如，一或多個化學元素之一混合物)至目標材料而在一個方向(例如，相對於一基板之一正交方向)上移除一目標材料。又，該蝕刻劑可展現關於僅移除目標材料(例如，層310)而保留曝露至蝕刻劑之其他材料(例如，光阻劑)之一選擇性(例如，一化學選擇性)。一各向異性蝕刻步驟可在移除一或多個材料層時的一單一各向異性蝕刻步驟期間使用一或多個蝕刻劑。在一些情況中，一各向異性蝕刻步驟可使用一蝕刻劑，該蝕刻劑展現以移除一群組材料(例 如，氧化物及氮化物)而保留曝露至該蝕刻劑之其他群組材料(例如，金屬)為目標之一選擇性。
在處理步驟300-b期間，各向異性蝕刻步驟可產生穿透堆疊305-a之一孔(例如，一導通孔345)，其中導通孔345之形狀及寬度340(例如，直徑)實質上對應於通孔335之寬度。如圖3B中所描繪之一實例，處理步驟300-b中之各向異性蝕刻步驟可包含四個不同種類之蝕刻劑，例如，分別用於層310、層315、層320及層325之不同蝕刻劑。各向異性蝕刻步驟可終止於層330處。在一些實例中，寬度340在堆疊305-b之各層處相同(實質上相同)。
在圖3C中，描繪處理步驟300-c。圖3C繪示腔336之一俯視圖及一堆疊305-c之一側視圖。當處理步驟300-c完成時，堆疊305-c可對應於堆疊305-b。腔336可表示形成於堆疊305-c之一或多個埋藏層(例如，層315-a及層315-b)中之一或多個腔之一俯視圖。各腔336可與通孔335共用一共同中心，例如，通孔335與各腔336可圍繞通孔335之一垂直軸(例如，相對於一基板之一正交方向)同心，如圖3C中所繪示。導通孔345可曝露一或多個目標層(例如，層315-a及層315-b)內之一目標材料(例如，層315之第一介電材料)，且處理步驟300-c可包含自各目標層移除目標材料以產生在各目標層內且圍繞導通孔345(例如，穿透堆疊305-b之導通孔345)形成之一腔336之一各向同性蝕刻步驟。
一各向同性蝕刻步驟可在所有方向上移除一目標材料。一各向同性蝕刻步驟可施加一蝕刻劑(例如，一或多個化學元素之一混合物)，該蝕刻劑展現關於僅移除一目標材料而保留曝露至該蝕刻劑之其他材料之一選擇性(例如，一化學選擇性)。一各向同性蝕刻步驟可在移除一 或多個材料層時之一單一各向同性蝕刻步驟期間採用(若干)不同蝕刻劑。在一些情況中，一各向同性蝕刻劑(例如，在一各向同性蝕刻步驟中使用之一蝕刻劑)在一第一介電材料與堆疊中之至少一其他材料之間可具化學選擇性。
如在圖3C中所描繪之實例中，一各向同性蝕刻步驟可(例如)至少部分基於以移除層315之第一介電材料為目標之蝕刻劑之選擇性而同時自各層315(例如，自層315-a及層315-b兩者)移除第一介電材料之一部分而保留(或實質上保留)堆疊305-b中之曝露至蝕刻劑之其他材料(例如，在其他層處)。作為該各向同性蝕刻步驟之一結果，各腔336之外部寬度(例如，寬度350)可大於導通孔345之寬度(例如，寬度340)。因而，各腔336之一外部寬度(例如，寬度350)可藉由通孔335之寬度(例如，導通孔345之寬度)及在處理步驟300-c期間自各目標層移除之目標材料之一量來判定。此外，各腔336可被稱為一埋藏腔336，因為其可形成於一或多個埋藏層中，例如，在包括一第一介電材料且在堆疊305-c中定位於層310下面之一或多個層315中。
應理解，任何數目個埋藏腔336可經形成，且在一些情況中可使用處理步驟300-a至300-c在一層堆疊內同時形成。相異目標層之數目(即，包括目標材料(例如，最初包含於層315中之第一介電材料)且藉由其他層分離之相異層之數目)可判定使用各向同性步驟基於通孔335在堆疊305-c內同時產生之埋藏腔336之數目。使用通孔335產生且穿透堆疊之導通孔345可在各向同性蝕刻步驟期間提供對蝕刻劑之接達(例如，一路徑)使得各向同性蝕刻步驟可透過導通孔345移除各埋藏目標層之一部分以便在各目標層處產生埋藏腔336。因此，在一些情況中通孔335可被稱為一 接達通孔。
圖4A至圖4B繪示根據本發明之支援一交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。圖4A繪示一通孔410及一相關聯第一腔415。通孔410可為參考圖3所描述之通孔335之一實例。第一腔415可為參考圖3所描述之腔336之一實例。第一腔415可表示圍繞通孔410之一垂直軸(例如，相對於一基板之一垂直軸)同心且形成於一堆疊(例如，堆疊305)之一埋藏層處之一目標材料中之一腔(例如，一埋藏腔)。
圖4A亦繪示通道420作為一實例，通道420可使用配置成一線性組態之多個通孔410(例如，五個通孔410，如圖4A中所繪示)形成在埋藏層處。對應於各通孔410之一第一腔415可形成於埋藏層處之目標材料中。通孔410之間的距離及在形成各第一腔415時移除之目標材料量可經組態使得相鄰或鄰接第一腔415可合併(例如，可重疊，如藉由通道420內之卵形形狀425所表示)以形成通道420。因此，通道420可與對應於合併以形成通道420之第一腔415之該組通孔410對準，例如，通道420可與各通孔410之一垂直軸(例如，相對於一基板之一垂直軸)相交。通道420可具有與各第一腔415之寬度相同之一寬度及藉由經合併之第一腔415之數目(例如，以一線性方式配置之通孔410之數目，其可為任何數目)判定之一長度。
圖4A亦繪示經填充通道430。在完成至少兩個後續處理步驟(例如，在通道420及相關聯導通孔中沈積一填充劑材料之一第一處理步驟，其後接著使用一蝕刻程序(例如，一各向異性蝕刻步驟，諸如參考圖3所描述之處理步驟300-b)自相關聯導通孔移除該填充劑材料之一第二處理步驟)之後，經填充通道430可對應於通道420。換言之，經填充通道430 可包含通道420中之一填充劑材料。儘管通道420及經填充通道430係繪示為具有對應於該組相關聯通孔410之線性組態之一線性組態，然應理解，通道420及經填充通道430可採用對應於該組相關聯通孔410之空間組態之任何任意形狀(例如，L形、X形、T形、S形)。因此，一組通孔410可經定位以界定任何預期形狀之一輪廓，其中相鄰通孔之間的間距經組態使得相同目標層處之鄰接腔(各腔對應於一通孔410)合併以在目標層處形成任何預期形狀之一通道。此外，在一些實施例中，多個通道420及經填充通道430可經結合以形成各種形狀之埋藏線或互連件(例如，在該組經填充通道430包含一導電材料時)。
圖4A亦繪示通孔410及相關聯第二腔435。第二腔435可為參考圖3所描述之一腔336之一實例。第二腔435之寬度可小於第一腔415之寬度。如上文所描述，與一通孔410相關聯之一腔之一大小可取決於通孔410之寬度及在一各向同性蝕刻步驟期間移除之一目標材料量而改變。第二腔435可表示圍繞通孔410之一垂直軸(例如，相對於一基板之一垂直軸)同心且形成於一堆疊之一埋藏層處之一目標材料中(例如，在經填充通道430內之填充劑材料中)之一腔(例如，一埋藏腔)。
圖4A亦繪示通道440作為一實例，通道440可使用配置成一線性組態之多個通孔410(例如，五個通孔410，如圖4A中所繪示)形成在埋藏層處。對應於各通孔410之一第二腔435可形成於埋藏層處之一目標材料(其可為經沈積以形成經填充通道430之填充劑材料)中。通孔410之間的距離及在形成各第二腔435時移除之目標材料量可經組態使得相鄰或鄰接第二腔435可合併以形成通道440。因此，通道440可與對應於合併以形成通道440之第二腔435之該組通孔410對準，例如，通道440可與各通 孔410之一垂直軸(例如，相對於一基板之一垂直軸)相交。通道440可具有與各第二腔435之寬度相同之一寬度及藉由經合併之第二腔435之數目(例如，以一線性方式配置之通孔410之數目，其可為任何數目)判定之一長度。
圖4A亦繪示可對應於形成在經填充通道430內之一通道440之一中間圖案445。中間圖案445可繪示其中移除存在於一經填充通道430中之填充劑材料之一部分以形成第二腔435及因此經填充通道430內之通道440之一或多個處理步驟之一結果。通道440可使用用於形成通道420及經填充通道430之相同組通孔410形成，但可具有一較窄寬度(歸因於經合併之第二腔435之寬度小於經合併之第一腔415之寬度)，且其中經填充通道430內之填充劑材料在形成通道440期間用作目標材料。因為通道440之寬度可小於經填充通道430之寬度，所以經填充通道430內之填充劑材料之一部分可沿著包圍通道440之經填充通道430之外邊界保留。因此，在形成通道440之後，來自經填充通道430之一填充劑材料環圈可保留於目標層處；該環圈可經伸長而具有大於寬度之一長度且亦可被稱為一軌道或一帶。
圖4A亦繪示可對應於使用該組對應通孔410用一介電材料填充之通道440之環圈450。因此，環圈450可包括包圍填充通道440所用之介電材料之填充通道420所用之填充劑材料(即，用於形成經填充通道430之填充劑材料)之一環圈。在一些情況中，由環圈450包圍之介電材料可為與構成目標層(通道420形成於目標層處)之目標材料相同之材料(例如，參考圖3所描述之一介電材料層315或325)，且填充劑材料可為一導電材料，且因此環圈450可為導電材料環圈。可將導電材料之一環圈450切 割成可用作電極(例如，存取線)之多個離散片段。可將記憶體材料之一環圈450切割成可用作一或多個記憶體胞元之多個離散片段(例如，記憶體材料之各離散片段，其可被稱為一記憶體材料元件，可經組態以包括一或多個記憶體胞元105)。
儘管圖4A繪示使用五個通孔410連續形成五個第一腔415(其等合併以形成通道420)、經填充通道430、五個第二腔435(其等合併以形成通道440)及因此環圈450，然應理解，可應用使用任何數目個通孔410之類似技術。類似地，儘管圖4A繪示在一堆疊之一單一目標層處連續形成五個第一腔415(其等合併以形成通道420)、經填充通道430、五個第二腔435(其等合併以形成通道440)及因此環圈450，然應理解，該堆疊可包括各包括相同目標材料之多個相異目標層，且參考圖4A所描述之技術可因此導致多個環圈450(在堆疊之各目標層處之一個環圈450)。
圖4B繪示一圖401，其繪示在一第一方向(例如，如在頁面上繪製，x方向)上延伸之第一複數個環圈455(例如，環圈455-a至455-d)及在一第二方向(例如，如在頁面上繪製，y方向)上延伸之第二複數個環圈460(例如，環圈460-a至460-d)之一俯視圖。第一複數個環圈455可形成於一堆疊(例如，堆疊305)之一或多個第一層(例如，層315)處，且第二複數個環圈460可形成於一堆疊(例如，堆疊305)之一或多個第二層(例如，層325)處。
圖4B之第一複數個環圈455及第二複數個環圈460之各環圈可為圖4A之一環圈450之一實例。因此，水平環圈(例如，在x方向上延伸之環圈455-a至455-d)之各者可已使用在水平方向(x方向)上配置成一列之一組通孔(未展示)形成。另外，垂直環圈(例如，在y方向上延伸之環圈 460-a至460-d)之各者可已使用在垂直方向(y方向)上配置成一列之一組通孔(未展示)形成。圖401繪示在一實質上垂直配置中之第一複數個環圈455及第二複數個環圈460，即，其中第一複數個環圈455實質上垂直於第二複數個環圈460。應理解，第一複數個環圈及第二複數個環圈可呈任何有角配置。
在一些情況中，第一複數個環圈455及第二複數個環圈460之各環圈可具有一導電材料(例如，如參考圖1及圖2所描述之電極材料)。可在一後續處理步驟中自環圈455、460之側(例如，較長邊)移除或以其他方式切割各環圈455、460之端部(例如，較短邊)，且各環圈455、460之剩餘部分(例如，較長邊)可用作用於一記憶體裝置之存取線(例如，用作字線110及位元線115，如參考圖1及圖2所描述)。在一些實施例中，第一複數個環圈455可存在於一或多個第一層(例如，層315，如參考圖3所描述)中且第二複數個環圈460可存在於一或多個第二層(例如，層325，如參考圖3所描述)中。因而，第一複數個環圈455及第二複數個環圈460可形成在如參考圖1及圖2所描述之一3D交叉點組態中之一存取線矩陣(例如，存取線之一柵格結構)。存取線之各拓撲交叉點(例如，形成於環圈455-d與環圈460-a之間的一交叉點465)可對應於一記憶體胞元(例如，一記憶體胞元105，如參考圖1所描述)，且該記憶體胞元可插置於相交存取線之間。因此，例示性圖401可支援記憶體胞元之一單一層疊中之64個記憶體胞元。應理解，任何數目個記憶體胞元層疊(各層疊包括任何數目個存取線)可安置於彼此頂部上且使用一單一通孔圖案同時形成。
圖5至圖8繪示根據本發明之製造技術建構存取線之一例示性三維結構(例如，存取線之一柵格結構)。如上文所描述，本文中所描述 之製造技術可使用一通孔圖案，且圖5至圖8繪示使用該通孔圖案以促進同時建構存取線之一三維結構(例如，存取線之一柵格結構)使得可同時形成一3D記憶體陣列之兩個或更多個層疊之方法。
圖5繪示根據本發明之形成可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列結構之實例性方法。作為本文中所描述之製造技術之一闡釋性實例，圖5可展示同時形成兩組存取線，即，一上層疊可包含一組字線531-a及531-b，且一下層疊可包含另一組字線531-c及531-d。字線531可為如參考圖1所描述之用於記憶體陣列102之兩個層疊之兩組字線110(例如，一組字線WL_T1至WL_TM及另一組字線WL_B1至WL_BM)或如參考圖2所描述之用於記憶體胞元之第一層疊205-a之一對字線110-a及用於記憶體胞元之第二層疊205-b之一對字線110-b之實例。
圖5中之層堆疊可對應於如圖3中所描述之堆疊305。例如，各自地，一硬遮罩(HM)層可對應於層310(例如，堆疊305之一頂層)，一介電質1(D1)層可對應於層315-a及層315-b，一介電質2(D2)層可對應於層325，且一佔位介電質或一記憶體材料(DM)層可對應於層320-a及層320-b。該DM層可包含一記憶體材料(例如，形成為初始堆疊305-a之一部分之一記憶體材料)或一佔位材料(可稍後在其內沈積記憶體材料)。在一些情況中，該佔位材料可為一第三介電材料。在一些情況中，一DM層可被稱為一記憶體層或一佔位層。在一些情況中，一D1層可被稱為一第一介電質層，且一D2層可被稱為一第二介電質層。
圖5亦包含圖501、圖502及圖503。作為一闡釋性實例，圖501可描繪包含三列通孔(例如，通孔335或通孔410，如參考圖3或圖4所 描述)及使用該等通孔列形成之六條存取線(例如，字線)之一堆疊之一俯視圖，其中各列通孔用於形成一個環圈(例如，參考圖4所描述之環圈455-a)(在圖501中未展示環圈端部)及因此兩條存取線(例如，字線110或位元線115，如參考圖1及圖2所描述)，該列通孔插置在該等存取線之間。圖502繪示在各個處理階段(例如，處理步驟505至530)之對應於如藉由圖501中之參考線A-A表示之圖501之一通孔之中心之堆疊之橫截面側視圖。圖503繪示在各個處理階段(例如，處理步驟505至530)之對應於如藉由參考線B-B表示之圖501之通孔之間的一空間之堆疊之橫截面側視圖。
在處理步驟505，一光微影步驟(例如，參考圖3所描述之光微影步驟)可將圖501中所繪示之通孔圖案轉印至堆疊(例如，堆疊305)上。在一些情況中，各具有一第一寬度(例如，寬度506)之複數個孔(例如，與圖501中所繪示之通孔圖案相關聯之孔)可形成於一堆疊之一頂層(例如，HM層)處。該第一寬度(例如，寬度506)可對應於如參考圖3及圖4所繪示之通孔335或通孔410之一寬度。隨後，一各向異性蝕刻步驟可自堆疊移除一些材料以產生穿透堆疊之導通孔。圖502在處理步驟505繪示通孔之一者及穿透堆疊且將堆疊之埋藏層曝露至後續處理步驟之一對應導通孔。圖503在處理步驟505可繪示，在通孔之間，初始堆疊(例如，堆疊305)可在處理步驟505期間保持不變。處理步驟505可為如參考圖3所描述之處理步驟300-b之一實例。
在處理步驟510，一各向同性蝕刻步驟可在堆疊中之曝露至該各向同性蝕刻之一蝕刻劑之各D1層(例如，層315-a及層315-b)處選擇性地移除介電材料之某一部分。各D1層處之介電材料可被稱為一第一介電材料。處理步驟510之各向同性蝕刻之蝕刻劑可展現相對於堆疊之其他 材料(例如，在堆疊之其他層處之材料)之一選擇性。即，處理步驟510之各向同性蝕刻之蝕刻劑可移除各D1層處之第一介電材料之某一部分而保留(或實質上保留)其他材料(例如，在堆疊之其他層(諸如DM層、D2層或HM層)處之材料)。自各D1層(例如，層315-a及層315-b)選擇性移除第一介電材料之一部分可在各D1層處產生一腔(例如，參考圖3及圖4所描述之腔336或第一腔415)。因為穿透堆疊之導通孔可曝露兩個D1層(例如，層315-a及層315-b)之側壁，所以各向同性蝕刻可在各D1層(例如，層315-a及層315-b)處同時產生腔。
圖502繪示處理步驟510在兩個D1層處同時產生腔(例如，在層315-a及層315-b兩者處同時形成腔)，而其他層處之導通孔之寬度保持完整。寬度511可表示形成於兩個D1層中之腔之一最終寬度。此外，圖503在處理步驟510繪示使用相鄰通孔在相同層處形成之腔可歸因於在所有方向上擴展各腔之大小之各向同性蝕刻步驟之各向同性性質而合併，從而在兩個D1層(例如，層315-a及層315-b)處之第一介電材料內形成一通道(例如，參考圖4所描述之通道420)。如在圖503中在處理步驟510描繪之通道在參考線B-B處之寬度(例如，寬度512)可與參考圖4所描述之重疊卵形形狀425有關。在一些情況中，寬度512可與寬度511近似相同。在其他情況中，寬度512可小於寬度511。
在處理步驟515，可用可為一導電材料之一電極材料填充通道及相關聯導通孔。在一些情況中，過量電極材料可形成於堆疊之頂部上(例如，在HM層(例如，層310)之頂部上)且可藉由一回蝕刻程序或化學機械拋光程序移除。如本文中所使用，用一材料(例如，一導電材料)填充之導通孔可在已用該材料填充之後被稱為孔。圖503在處理步驟515繪示 電極材料可流動至通孔之間的通道之部分中且因此同時填充在處理步驟510產生之各通道。
在處理步驟520，一各向異性蝕刻步驟可使用通孔以移除電極材料之一部分，從而產生對應於通孔之新導通孔。該各向異性蝕刻步驟可使用與處理步驟505相同之硬遮罩層之通孔圖案(例如，501中所描繪之通孔圖案)且產生在各D1層處曝露在處理步驟515沈積之電極材料之一側壁以用於後續處理之導通孔。在處理步驟520，描繪一單列通孔之圖501之一部分之一俯視圖可對應於如參考圖4所描述之經填充通道430之一俯視圖。
在處理步驟525，一各向同性蝕刻步驟可自各D1層選擇性地移除電極材料之某一部分，例如，在處理步驟515沈積且因此填充在處理步驟510在各D1層(例如，層315-a及層315-b)處產生之通道之電極材料之某一部分。處理步驟525之各向同性蝕刻之蝕刻劑可展現相對於其他材料(例如，在堆疊之其他層處之材料)之一選擇性。即，在處理步驟525之各向同性蝕刻之蝕刻劑可移除電極材料而保留(或實質上保留)其他材料(例如，在堆疊之其他層(諸如DM層、D2層或HM層)處之材料)。自D1層(例如，層315-A及層315-b)處之腔選擇性移除電極材料可如圖502及圖503中在處理步驟525所繪示般留下通道中之電極材料之一部分，且電極材料之剩餘部分可形成如參考圖4所描述之一環圈450。換言之，寬度526可小於寬度511。在一些情況中，電極材料之剩餘部分之一寬度(例如，寬度527)(例如，包括電極材料之存取線之一寬度)可小於一給定技術產生之一最小特徵大小，諸如藉由可藉由一光遮罩步驟界定之一線之一最小寬度(或線之間的一最小空間)判定之一最小特徵大小。
圖503繪示處理步驟525在兩個D1層處同時產生腔(例如，藉由選擇性地移除在處理步驟515形成之電極材料之某一部分而在兩個層315-a及層315-b處同時形成腔)，而其他層處之導通孔之寬度保持完整(圖503中未展示)。寬度526可表示在兩個D1層中形成之腔之一最終大小。此外，圖503在處理步驟525繪示使用相鄰通孔在相同層處形成之腔可歸因於在所有方向上擴展各腔之大小之各向同性蝕刻步驟之各向同性性質而合併(例如，相接)，從而在兩個D1層(例如，層315-a及層315-b)處之介電材料內形成一通道(例如，參考圖4所描述之通道440)。如在圖503中在處理步驟525所描繪之通道在參考線B-B處之寬度(例如，寬度528)可與參考圖4所描述之通道440之寬度有關。在一些情況中，寬度528可與寬度526近似相同。在其他情況中，寬度528可小於寬度526。
在處理步驟530，可用一介電材料填充各D1層處之通道及相關聯導通孔。在一些情況中，該介電材料可與各D1層處之第一介電材料相同。在其他情況中，介電材料可不同於第一介電材料。如本文中所使用，用一材料(例如，一介電材料)填充之導通孔可在已用該材料填充之後被稱為孔。圖502及圖503在處理步驟530可繪示已使用相同列之通孔同時形成電極材料之兩個環圈450，一第一環圈在上D1層(例如，層315-a)處且一第二環圈在下D1層(例如，層315-b)處。應理解，在其他實例中，堆疊可包含任何數目個D1層，其中使用參考圖5所描述之處理步驟在各D1層處同時形成電極材料之一環圈450。在處理步驟530之後，描繪一單列通孔之圖501之一部分之一俯視圖可對應於參考圖4所描述之環圈455-a之一部分之一俯視圖。
在一些情況中，在完成處理步驟530時，一第一電極層(例 如，如參考圖3或圖5所描述之層315或D1層)可包含一第一電極(例如，字線531-a)、一第二電極(例如，字線531-b)及使該第一電極與該第二電極分離達一第一距離(例如，寬度526)之一介電質通道(例如，可藉由用一介電材料填充與寬度526相關聯之通道而形成之一介電質通道)。該第一距離(例如，寬度526)可大於第一寬度(例如，寬度506)。此外，該介電質通道可與形成在堆疊之頂層(例如，HM層)處之複數個孔對準，該複數個孔之一者經描繪在HM層處具有第一寬度(例如，寬度506)。在一些情況中，第一電極層可包含靠近第二電極之一緊鄰電極(未展示)，其中第二電極使第一電極與該緊鄰電極分離且第二電極比第一電極更靠近緊鄰電極。例如，如圖501中所展示，由一單環圈形成之兩個電極(例如，一單列通孔插置在其等之間)可分離達不同於(例如，大於)相鄰環圈之間的距離及因此由不同環圈形成之兩個電極之間的距離之一距離。
圖6繪示根據本發明之形成可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列結構之實例性方法。作為本文中所描述之製造技術之一闡釋性實例，圖6可展示形成定位於記憶體胞元之兩個層疊中間之一組存取線，即，一上層疊與一下層疊可共用一組位元線631-a及631-b。位元線631可為如參考圖1所描述之共同用於記憶體陣列102之兩個層疊之位元線115或如參考圖2所描述之共同用於記憶體胞元之第一層疊205-a及記憶體胞元之第二層疊205-b之一對位元線115-a之實例。圖6中之層堆疊可對應於參考圖5所描述之堆疊(例如，參考圖3所描述之堆疊305)。
圖6亦包含圖601、圖602及圖603。作為一闡釋性實例，圖601可描繪包含三列通孔(例如，通孔335或通孔410，如參考圖3或圖4所 描述)及使用該等通孔列形成之六條存取線(例如，位元線)之一堆疊之一俯視圖，其中各列通孔用於形成一個環圈(例如，參考圖4所描述之環圈460-a)(在圖601中未展示環圈端部)及因此兩條存取線(例如，字線110或位元線115，如參考圖1及圖2所描述)，該列通孔插置在該等存取線之間。圖602繪示在各個處理階段(例如，處理步驟605至630)之對應於如藉由圖601中之參考線A-A表示之圖601之一通孔之中心之堆疊之橫截面側視圖。圖603繪示在各個處理階段(例如，處理步驟605至630)之對應於如藉由參考線B-B表示之圖601之通孔之間的一空間之堆疊之橫截面側視圖。
在處理步驟605，一光微影步驟(例如，參考圖3所描述之光微影步驟)可將圖601中所繪示之通孔圖案轉印至堆疊(例如，堆疊305)上。在一些情況中，各具有一第二寬度(例如，寬度606)之複數個第二孔(例如，與圖601中所繪示之通孔圖案相關聯之孔)可形成於一堆疊之一頂層(例如，HM層)處。該第二寬度(例如，寬度606)可對應於如參考圖3及圖4所繪示之通孔335或通孔410之一寬度。在一些情況中，圖501及圖601中之通孔之一子集可為共同的，如稍後在圖8中所繪示。隨後，一各向異性蝕刻步驟可自堆疊移除一些材料以產生穿透堆疊之導通孔。圖602在處理步驟605繪示通孔之一者及穿透堆疊且將堆疊之埋藏層曝露至後續處理步驟之一對應導通孔。圖603在處理步驟605可繪示，在通孔之間，初始堆疊(例如，堆疊305)可在處理步驟605期間保持不變。處理步驟605可為如參考圖3所描述之處理步驟300-b之一實例。
在處理步驟610，一各向同性蝕刻步驟可在堆疊中之曝露至該各向同性蝕刻之一蝕刻劑之D2層(例如，層325)處選擇性地移除介電材料之某一部分。D2層處之介電材料可被稱為一第二介電材料。處理步 驟610之各向同性蝕刻之蝕刻劑可展現相對於堆疊之其他材料(例如，在堆疊之其他層處之材料)之一選擇性。即，處理步驟610之各向同性蝕刻之蝕刻劑可移除D2層處之第二介電材料之某一部分而保留(或實質上保留)其他材料(例如，在堆疊之其他層(諸如DM層、D1層或HM層)處之材料)。自D2層(例如，層325)選擇性移除第二介電材料之一部分可在D2層處產生一腔(例如，參考圖3及圖4所描述之腔336或第一腔415)。
圖602繪示處理步驟610在D2層處產生腔(例如，在層325處形成腔)，而其他層處之導通孔之寬度保持完整。寬度611可表示形成於D2層處之腔之一最終寬度。此外，圖603在處理步驟610繪示使用相鄰通孔在相同層處形成之腔可歸因於在所有方向上擴展各腔之大小之各向同性蝕刻步驟之各向同性性質而合併，從而在D2層(例如，層325)處之第二介電材料內形成一通道(例如，參考圖4所描述之通道420)。如在圖603中在處理步驟610所描繪之通道在參考線B-B處之寬度(例如，寬度612)可與參考圖4所描述之重疊卵形形狀425有關。在一些情況中，寬度612可與寬度611近似相同。在其他情況中，寬度612可小於寬度611。
在處理步驟615，可用可為一導電材料之一電極材料填充通道及相關聯導通孔。在一些情況中，在處理步驟615所使用之電極材料可為在處理步驟515所使用之相同電極材料。在一些情況中，過量電極材料可形成於堆疊之頂部上(例如，在HM層(例如，層310)之頂部上)且可藉由一回蝕刻程序或化學機械拋光程序移除。如本文中所使用，用一材料(例如，一導電材料)填充之導通孔可在已用該材料填充之後被稱為孔。圖603在處理步驟615繪示電極材料可流動至通孔之間的通道之部分中且因此同時填充在處理步驟610產生之各通道。
在處理步驟620，一各向異性蝕刻可使用通孔以移除電極材料之一部分，從而產生對應於通孔之新導通孔。該各向異性蝕刻步驟可使用與處理步驟605相同之硬遮罩層之通孔圖案(例如，601中所描繪之通孔圖案)且產生在D2層處曝露在處理步驟615沈積之電極材料之一側壁以用於後續處理之導通孔。在處理步驟620，描繪一單列通孔之圖601之一部分之一俯視圖可對應於如參考圖4所描述之經填充通道430之一俯視圖。
在處理步驟625，一各向同性蝕刻可自D2層選擇性地移除電極材料之某一部分，例如，在處理步驟615沈積因而填充在處理步驟610在D2層(例如，層325)處產生之通道之電極材料之某一部分。處理步驟625之各向同性蝕刻之蝕刻劑可展現相對於其他材料(例如，在堆疊之其他層處之材料)之一選擇性。即，在處理步驟625之各向同性蝕刻之蝕刻劑可移除電極材料而保留(或實質上保留)其他材料(例如，在堆疊之其他層(諸如DM層、D1層或HM層)處之材料)。自D2層(例如，層325)處之腔選擇性移除電極材料可如圖602及圖603中在處理步驟625所繪示般留下通道中之電極材料之一部分，且電極材料之剩餘部分可形成如參考圖4所描述之一環圈460。換言之，寬度626可小於寬度611。在一些情況中，電極材料之剩餘部分之一寬度(例如，寬度627)(例如，包括電極材料之存取線之一寬度)可小於一給定技術產生之一最小特徵大小，諸如藉由可藉由一光遮罩步驟界定之一線之一最小寬度(或線之間的一最小空間)判定之一最小特徵大小。
圖603繪示處理步驟625在D2層處產生腔(例如，藉由選擇性地移除在處理步驟615形成之電極材料之某一部分而在層325處形成 腔)，而其他層處之導通孔之寬度保持完整(圖603中未展示)。寬度626可表示在D2層中形成之腔之一最終大小。此外，圖603在處理步驟625繪示使用相鄰通孔在相同層處形成之腔可歸因於在所有方向上擴展各腔之大小之各向同性蝕刻步驟之各向同性性質而合併(例如，相接)，從而在D2層(例如，層325)處之介電材料內形成一通道(例如，參考圖4所描述之通道440)。如在圖603中在處理步驟625所描繪之通道在參考線B-B處之寬度(例如，寬度628)可與參考圖4所描述之通道440之寬度有關。在一些情況中，寬度628可與寬度626近似相同。在其他情況中，寬度628可小於寬度626。
在處理步驟630，可用一介電材料填充D2層處之通道及相關聯導通孔。在一些情況中，該介電材料可與D2層處之第二介電材料相同。在其他情況中，介電材料可不同於第二介電材料。如本文中所使用，用一材料(例如，一介電材料)填充之導通孔可在已用該材料填充之後被稱為孔。圖602及圖603在處理步驟630可繪示已使用該列通孔(例如，圖601中所描繪之通孔)形成電極材料之一個環圈460，應理解，在其他實例中，堆疊可包含任何數目個D2層，其中使用參考圖6所描述之處理步驟在各D2層處同時形成電極材料之一環圈460。在處理步驟630之後，描繪一單列通孔之圖601之一部分之一俯視圖可對應於參考圖4所描述之環圈460-a之一俯視圖。
在一些情況中，在完成處理步驟630時，一第二電極層(例如，如參考圖3或圖6所描述之層325或D2層)可包含一第三電極(例如，位元線631-a)、一第四電極(例如，位元線631-b)及使該第三電極與該第四電極分離達一第二距離(例如，寬度626)之一第二介電質通道(例如，可藉由 用一介電材料填充與寬度626相關聯之通道而形成之一介電質通道)。該第二距離(例如，寬度626)可大於第二寬度(例如，寬度606)。此外，該第二介電質通道可與形成在堆疊之頂層(例如，HM層)處之複數個第二孔對準，該複數個第二孔之一者經描繪在HM層處具有第二寬度(例如，寬度606)。在一些情況中，第二電極層可包含靠近第四電極之一緊鄰電極(未展示)，其中第四電極使第三電極與該緊鄰電極分離且第四電極比第三電極更靠近緊鄰電極。例如，如圖601中所展示，由一單環圈形成之兩個電極(例如，一單列通孔插置在其等之間)可分離達不同於(例如，大於)相鄰環圈之間的距離及因此由不同環圈形成之兩個電極之間的距離之一距離。
在一些情況中，包含一3D交叉點記憶體陣列(例如，可使用參考圖5及圖6所描述之製造技術構建之一3D交叉點記憶體陣列)之一設備可包含：一堆疊之一上層，該上層包括各具有一第一寬度之複數個孔；該堆疊之一第一電極層，該第一電極層包括一第一電極及一第二電極；及一介電質通道，其與該複數個孔對準且使該第一電極與該第二電極分離達大於該第一寬度之一第一距離。在上文所描述之設備之一些實例中，第一電極具有小於一最小特徵大小之至少一尺寸。在上文所描述之設備之一些實例中，上層包括一硬遮罩材料。在上文所描述之設備之一些實例中，一保形襯墊(例如，參考圖7所描述之一保形襯墊)係與第一電極之複數個表面接觸。
在一些情況中，上文所描述之設備可進一步包含堆疊內之一記憶體層，該記憶體層包括藉由複數個介電插塞穿孔之一記憶體材料薄片。
在一些情況中，上文所描述之設備可進一步包含：堆疊內 之一第二電極層，該第二電極層包括一第三電極及一第四電極；及堆疊內之一記憶體層，該記憶體層包括與該第一電極、該第二電極及該第三電極耦合之一記憶體材料元件。在上文所描述之設備之一些實例中，該記憶體材料元件係與該第四電極耦合。
在一些情況中，上文所描述之設備可進一步包含堆疊內之一記憶體層，該記憶體層包括複數個記憶體材料元件，各記憶體材料元件具有一彎曲表面。
在一些情況中，上文所描述之設備可進一步包含：上層中之複數個第二孔，各第二孔具有一第二寬度；堆疊內之一第二電極層，該第二電極層包括一第三電極及一第四電極；及一第二介電質通道，其與該複數個第二孔對準且使該第三電極與該第四電極分離達大於該第二寬度之一第二距離。在上文所描述之設備之一些實例中，第一電極及第二電極係沿著一第一方向安置，且第三電極及第四電極係沿著一第二方向安置。在一些情況中，上文所描述之設備可進一步包含第一電極層處之一緊鄰電極，其中第二電極使第一電極與該緊鄰電極分離，且第二電極比第一電極更靠近緊鄰電極。
圖7包含圖701、圖702及圖703。圖7繪示根據本發明之形成可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列結構之實例性方法。作為本文中所描述之製造技術之一闡釋性實例，圖7可展示形成一雙層電極(例如，一雙層存取線)之一方法。圖7中所繪示之方法之一些態樣可類似於圖5之對應態樣。例如，在一些情況中，處理步驟705、處理步驟710、處理步驟715及處理步驟730可分別與參考圖5所描述之處理步驟505、處理步驟510、處理步驟515及處理步驟530相同。
如處理步驟712中所繪示，可在由於步驟710而曝露之表面上(例如，在處理步驟710產生之通道及導通孔之表面上)形成一第一電極材料(EM1)。在一些情況中，EM1可作為一保形襯墊形成於由於步驟710而曝露之表面上。在一些情況中，EM1可為一碳基材料。在處理步驟715，一第二電極材料(EM2)可填充通道及導通孔之剩餘體積，如參考處理步驟515所描述。在一些情況中，EM2可為參考圖5及圖6所描述之相同電極材料。如本文中所使用，用一材料(例如，包括第一電極材料及第二電極材料之一雙層材料)填充之導通孔可在已用該材料填充之後被稱為孔。因此，一保形襯墊(例如，一碳基電極材料)可插置於一第一電極材料(例如，在層315(例如，D1層)處之一第一電極材料)與第二電極材料(例如，EM2)之間。在一些情況中，一保形襯墊(例如，一碳基電極材料)可與第一電極(例如，包括EM2之電極)之複數個表面接觸。
隨後，包含於處理步驟720中之一各向異性蝕刻步驟可移除EM1材料及EM2材料兩者。處理步驟720之各向異性蝕刻可為處理步驟520(或處理步驟620)中之各向異性蝕刻步驟之一變動，因為處理步驟720可移除EM1材料及EM2材料兩者，而處理步驟520可僅移除EM2材料。另外，包含於處理步驟725中之一各向同性蝕刻步驟可移除EM1材料及EM2材料兩者。處理步驟725之各向同性蝕刻可為處理步驟525(或處理步驟625)中之各向同性蝕刻步驟之一變動，因為處理步驟725可移除EM1材料及EM2材料兩者，而處理步驟525可僅移除EM2材料。
圖702及圖703繪示處理步驟712可導致EM1材料在其中一D1層中之EM2材料原本將與DM層接觸之所有位置處插置於EM2材料與DM層之間。在一些情況中，EM1材料(例如，碳基材料)可用作EM2材料 (例如，鎢基材料)與各DM層之材料(例如，參考圖2所描述之硫屬化物材料220或隨後可至少部分用一記憶體材料替換之一佔位介電材料)之間的一緩衝層。在一些情況中，各記憶體材料元件(諸如包括DM層處之一記憶體材料(例如，硫屬化物材料220)之一記憶體材料元件或包括隨後藉由部分替換DM層處之一佔位介電材料而形成之一記憶體材料(例如，硫屬化物材料220)之一記憶體材料元件)可透過可與至少一第一電極之三個表面接觸之一保形襯墊與至少一第一電極耦合。
儘管圖7之處理步驟經繪示及描述為修改參考圖5所描述之處理步驟，然應理解，圖6之處理步驟亦可經類似修改(未展示)以在各D2層處形成包括雙層電極之存取線(例如，一雙層存取線)。因而，DM層處之材料之上表面及下表面兩者可與EM1材料而非EM2材料介接，因此，一DM層處之一記憶體胞元可與兩個雙層電極(例如，一字線110及一位元線115)介接。在一些情況中，僅用於一記憶體胞元之一存取線(例如，字線110或位元線115)可包含一雙層電極使得兩條存取線之間的一不對稱電極組態可促進一記憶體胞元之一不對稱操作。
圖8繪示根據本發明之支援一交叉點記憶體陣列及相關製造技術之例示性通孔圖案及結構。該等製造技術可用於形成可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列結構。作為本文中所描述之製造技術之一闡釋性實例，圖8包含圖801及圖802，且各圖可表示一3D交叉點記憶體陣列之一部分之一佈局之一俯視圖。
圖801包含佈局805、810、815及820。佈局805係描繪一通孔圖案、一組第一存取線及一組第二存取線之一複合圖。作為一闡釋性實例，佈局805可描繪記憶體陣列之一單一層疊中之16個記憶體胞元，例 如，一個記憶體胞元定位於四條第一存取線與四條第二存取線之間的16個交叉點之各者處。
佈局810繪示佈局805之元件之一子集，該子集包含：兩組第一通孔，各組第一通孔沿著一第一方向(例如，在頁面上，一水平方向或x方向)配置成一列；及四條第一存取線，其等沿著該第一方向延伸。兩組第一通孔在第二方向上(例如，在頁面上，一垂直方向或y方向)藉由一距離825分隔，其可表示自一組第一通孔之中心至另一組第一通孔之中心的一距離。在一些情況中，第一存取線可具有一導電材料(例如，如參考圖1及圖2所描述之電極材料)且可為字線(例如，字線110，如參考圖1及圖2所描述)之實例。四條第一存取線可表示端部(例如，較短邊)經移除之兩個電極材料環圈之部分(例如，較長邊)，且各電極材料環圈可已使用由該電極材料環圈包圍之該組第一通孔形成。因此，佈局810繪示使用兩組第一通孔形成之一組四條第一存取線，例如，各組第一通孔沿著第一方向配置成一列。此外，使用佈局810，可在如參考圖3所描述之一複合堆疊(例如，堆疊305-a)之任何數目個第一層(例如，最初包括一第一介電材料之層，諸如層315-a、層315-b)中同時形成四條第一存取線組。
類似地，佈局815繪示佈局805之另一元件子集，其包含：兩組第二通孔，各組第二通孔沿著一第二方向(例如，在頁面上，一垂直方向或y方向)配置成一列；及四條第二存取線，其等沿著該第二方向延伸。兩組第二通孔在第一方向上(例如，在頁面上，一水平方向或x方向)藉由一距離825分隔，其可表示自一組第二通孔之中心至另一組第二通孔之中心的一距離。在一些情況中，第二存取線可具有一導電材料(例如，如參考圖1及圖2所描述之電極材料)且可為位元線(例如，位元線115，如 參考圖1及圖2所描述)之實例。四條第二存取線可表示端部(例如，較短邊)經移除之兩個電極材料環圈之部分(例如，較長邊)，且各電極材料環圈可已使用由該電極材料環圈包圍之該組第二通孔形成。因此，佈局815繪示使用兩組第二通孔形成之一組四條第二存取線，例如，各組第二通孔沿著第二方向配置成一列。此外，使用佈局815，可在如參考圖3所描述之一複合堆疊(例如，堆疊305-a)之任何數目個第二層(例如，最初包括一第二介電材料之層，諸如層325)中同時形成四條第二存取線組。
佈局820繪示佈局805之另一元件子集，其包含在第一方向(例如，一水平方向或x方向)上之四條第一存取線及在第二方向(例如，一垂直方向或y方向)上之四條第二存取線。一記憶體組件可安置於其中一第一存取線與一第二存取線彼此拓撲地相交之各位置處。如上文所描述，一或多組第一存取線(例如，字線)可形成於一複合堆疊之一或多個第一層中，且一或多組第二存取線(例如，位元線)可形成於該複合堆疊之一或多個第二層中。因此，佈局820可為其中記憶體胞元之各層疊包括四條字線、四條位元線及十六個記憶體胞元之一3D交叉點記憶體胞元陣列之一表示。
佈局820亦繪示一單位胞元840。在記憶體技術之背景內容中，單位胞元可係指包含其構成(例如，字線、位元線、選擇組件、記憶體組件)之一完整集合之一單一記憶體胞元。重複記憶體之一單位胞元可構建任何大小之一記憶體胞元陣列。另外，佈局820繪示胞元區域841。在交叉點記憶體架構之背景內容中，胞元區域841可係指對應於存取線(例如，一字線及一位元線)之拓撲相交點之一區域之一區域。換言之，字線之一寬度乘以位元線之一寬度可定義胞元區域841。
在一些情況中，如佈局820中所繪示，一電極層(即，可形成一組第一存取線(例如，包括一電極材料之存取線)之一第一電極層)可包含複數個第一電極。在一些情況中，複數個第一電極內之第一電極之間的分離距離(例如，距離842)可為不均勻的。在一些情況中，一緊鄰電極(例如，存取線843-a)可靠近一電極(例如，存取線843-b)而存在，其中該電極(例如，存取線843-b)使其他電極(例如，存取線843-c)與該緊鄰電極(例如，存取線843-a)分離且該電極(例如，存取線843-b)可比其他電極(例如，存取線843-c)更靠近緊鄰電極(例如，存取線843-a)。
此外，應理解，沿著水平方向(x方向)配置成一列之一組第一通孔與沿著垂直方向(y方向)配置成一列之一組第二通孔之間可共用一通孔子集，即，一或多個通孔可包含於第一通孔之一水平列及第二通孔之一垂直列兩者中。此等通孔可被稱為共同通孔(例如，共同通孔830)。共同通孔830可用於形成一組第一存取線且亦用於形成一組第二存取線。換言之，形成第一存取線(例如，字線)之處理步驟及形成第二存取線(例如，位元線)之處理步驟皆可使用共同通孔830。換言之，共同通孔830可經受如參考圖5及圖6所描述之處理步驟505至530及處理步驟605至630。相比而言，其他通孔可用於形成第一存取線(例如，形成字線之處理步驟505至530)或第二存取線(例如，形成位元線之處理步驟605至630)，但非兩者。此等通孔可被稱為非共同通孔(例如，非共同通孔835)。通孔之大小、通孔之間的距離及與通孔相關聯之腔之大小可改變以達成一記憶體陣列之各種佈局(例如，佈局805及佈局845)。
圖802繪示佈局805之一變動作為藉由修改與通孔相關聯之一尺寸(例如，通孔之一大小、通孔之間的一距離、與一通孔相關聯之腔 之一大小等)達成記憶體陣列之一不同佈局之一實例。圖802包含佈局845、850、855及860。佈局845係描繪一通孔圖案、一組第一存取線及一組第二存取線之一複合圖。作為類似於佈局805之一闡釋性實例，佈局845可描繪在記憶體陣列之一單一層疊中之16個記憶體胞元，例如，一個記憶體胞元定位於四條第一存取線與四條第二存取線之間的16個交叉點之各者處。
佈局845與佈局805之間的一差異可為，在佈局845中通孔可為正方形或矩形。在一些情況中，佈局845可具有呈正方形之共同通孔870及呈矩形之非共同通孔875。在佈局850中所繪示的二組通孔在第二方向上(例如，在頁面上，一垂直方向或y方向)藉由一距離865分隔，其可表示自一組通孔之中心至另一組通孔之中心。相似地，在佈局855中所繪示的兩組通孔在一第一方向上(例如，在頁面上，一水平方向或x方向)藉由一距離865分隔，其可表示自一組通孔之中心至另一組通孔之中心。
使用正方形或矩形通孔(例如，正方形之共同通孔870及/或矩形之非共同通孔875)之結果，佈局860(例如，在與佈局820比較時)繪示均勻分佈之存取線及主動胞元區域之間的一恆定距離。佈局860亦繪示一單位胞元880，且單位胞元880之面積可大於單位胞元840之面積。另外，佈局860繪示胞元區域881，且若存取線之寬度在佈局845與佈局805之間保持不變，則胞元區域881之面積可對應於胞元區域841之面積。在一些情況中，更均勻分佈之存取線及因此主動胞元區域之間的更均勻距離可促進一記憶體陣列之更有效操作，而不均勻分佈之存取線及因此主動胞元區域之間的不均勻距離可促進一記憶體陣列內之更大記憶體胞元密度。一般技術者可明白此等及其他益處及權衡。
圖9至圖12繪示根據本發明之製造技術建構記憶體材料元件之各項態樣，其等可用於(例如)製成一3D記憶體陣列，諸如圖1中所繪示之記憶體陣列102及圖2中所繪示之記憶體陣列202之實例。本文中所描述之製造技術可包含使用一複合堆疊之一頂(例如，經曝露)層中之一單一通孔圖案以在該複合堆疊之一或多個下(例如，埋藏)層中形成一或多個記憶體材料元件。如本文中所使用，一通孔可係指稍後用可能並不導電之一材料填充之一開口。在一些情況中，其中形成記憶體材料元件之此等下層可被稱為記憶體層(例如，如參考圖5及圖6所描述之DM層)。在一些實施例中，DM層(例如，層320-a及層320-b)可最初包含一記憶體材料(例如，硫屬化物材料220)。在其他實施例中，DM層(例如，層320-a及層320-b)可最初包含一佔位材料(例如，一第三介電材料，如參考圖5所描述)。
圖9繪示可包含記憶體胞元之兩個或更多個層疊且可根據本發明之製造技術形成之一3D交叉點記憶體陣列結構905之一實例。陣列結構905可包括記憶體胞元之兩個層疊(例如，一上層疊945-a及一下層疊945-b)。記憶體胞元之兩個層疊共同包含可同時形成之兩組第一存取線(例如，上層疊945-a包含一組字線910-a及910-b，且下層疊945-b包含另一組字線910-c及910-d)、可同時形成之記憶體材料之兩個記憶體層(例如，記憶體層920-a及920-b)及共同用於記憶體胞元之兩個層疊之一組第二存取線(例如，位元線915)。第一存取線(例如，字線910)可沿著一第一方向(例如，x方向)延伸，而第二存取線(例如，位元線915)可沿著一第二、不同方向(例如，z方向)延伸。該組第一存取線(例如，字線910)之各第一存取線可平行於該組第一存取線之各其他第一存取線，且該組第二存取線(例如，位元線915)之各第二存取線可平行於該組第二存取線之各其 他第二存取線。第一存取線(例如，字線910)可如陣列結構905中所描繪般實質上正交於第二存取線(例如，位元線915)。
上層疊945-a可包含字線910-a及910-b、記憶體層920-a及位元線915，且下層疊945-b可包含字線910-c及910-d、記憶體層920-b及位元線915。因此，位元線915可為陣列結構905中之上層疊945-a及下層疊945-b所共有。此外，字線910可為形成於第一電極層(例如，如參考圖3所描述之層315-a及層315-b、如參考圖5至圖7所描述之D1層)中之第一導電線之實例。類似地，位元線915可為形成於第二電極層(例如，如參考圖3所描述之層325、如參考圖5至圖7所描述之D2層)中之第二導電線之實例。最後，記憶體層920可為記憶體層(例如，如參考圖3所描述之層320-a及層320-b、如參考圖5至圖7所描述之DM層)之實例。因此，上層疊945-a可對應於形成於包括層315-a、層320-a及層325之複合堆疊305-a之一第一子集中之記憶體胞元之一上層疊，而下層疊945-b可對應於形成於包括層325、層320-b及層315-b之複合堆疊305-a之一第二子集中之記憶體胞元之一下層疊。
陣列結構905展示一層內之結構之間的水平(x方向或z方向)空間(例如，一第一電極層內之字線910-a與字線910-b之間的一空間)，其可用一介電材料填充。僅出於圖解目的，陣列結構905亦展示層之間的垂直(y方向)空間(例如，記憶體層920-a與包含字線910-a及910-b之第一電極層之間的一空間)。陣列結構905中所展示之此等垂直空間在實際實施例中可能並不存在。在一些情況中，記憶體層與電極層之間的一介面之一部分可包含其他材料，諸如如參考圖7所描述之一額外電極材料(例如，碳)。
陣列結構905包含兩個記憶體層920-a及920-b，一第一記 憶體層920-a包含於上層疊945-a中且一第二記憶體層920-b包含於下層疊945-b中。一初始層堆疊(例如，參考圖3所描述之堆疊305-a)可包含各可包括一記憶體材料(例如，硫屬化物材料220)薄片之一或多個記憶體層920。歸因於與製造陣列結構905相關聯之較少處理步驟，包含一或多個記憶體層作為一初始堆疊之一部分可在減少製造時間及成本方面提供益處。在一些情況中，參考圖5及圖6所描述之處理步驟可用於構建陣列結構905，且可導致各記憶體層包括藉由複數個介電插塞(例如，介電插塞930)穿孔之一記憶體材料薄片。例如，對該等記憶體材料薄片穿孔之介電插塞可源自如參考圖5及圖6所描述之處理步驟530及630。
圖9包含繪示處於隔離中之包括藉由複數個介電插塞(例如，介電插塞930-c至930-e)穿孔之一記憶體材料薄片之記憶體層920-c之一圖906。記憶體層920-c之一些部分可包括記憶體胞元105且可結合第一存取線及第二存取線一起操作。記憶體層920-c之此等部分可被稱為胞元區域925(例如，胞元區域925-a)且可定位於第一存取線(例如，字線910-a)與第二存取線(例如，位元線915-a)拓撲相交之處。胞元區域925可對應於如參考圖4所描述之交叉點465(例如，與存取線之寬度相關聯之一交叉點之一區域)。另外，胞元區域925可為如參考圖8所描述之胞元區域841或胞元區域881之一實例。
此外，胞元區域925及一記憶體層920之厚度(例如，藉由複數個介電插塞穿孔之一記憶體材料薄片之厚度)可界定一胞元體積926。胞元體積926可係指用作一記憶體胞元105(例如，用作經組態以儲存一邏輯狀態之記憶體材料之一部分)之記憶體材料之一體積。在一些情況中，記憶體材料可包含不同結晶相，且不同結晶相可對應於不同邏輯狀態。在 其他情況中，記憶體材料可包含不同局部組合物，且不同局部組合物可對應於不同邏輯狀態。在一些情況中，與存取線相關聯之電操作(例如，一字線與一位元線之間的一電壓差)可變更包含於一胞元體積926中之記憶體材料之結晶相(或記憶體材料之局部組合物)而不變更記憶體層920之剩餘部分(例如，藉由複數個介電插塞穿孔之一記憶體材料薄片)。包含於一胞元體積926中之記憶體材料與記憶體層之剩餘部分之間的此電限界可被稱為一主動胞元體積之電限制。在一些情況中，一記憶體胞元105之胞元體積926可被稱為記憶體胞元105之主動胞元體積。
圖9亦繪示處於隔離中之記憶體層920-d(例如，藉由複數個介電插塞穿孔之一記憶體材料薄片)之一俯視圖907。記憶體層920-d可為記憶體層920-a至920-c之一實例。記憶體層920-d可定位於藉由x軸及z軸界定之一平面中。記憶體層920-d可包含對應於一通孔圖案之一介電插塞圖案。例如，該介電插塞圖案可對應於佈局805中所描繪之通孔圖案。
在一些情況中，通孔之一第一子集可已用於產生一或多組第一存取線(例如，字線910)且使介電插塞之第一子集沿著一水平方向(例如，藉由x軸及z軸界定之一x-z平面中之x方向)配置成一列。此外，通孔之一第二子集可已用於產生一或多組第二存取線(例如，位元線915)且使介電插塞之第二子集沿著一垂直方向(例如，藉由x軸及z軸界定之一x-z平面中之z方向)配置成一列。例如，介電插塞之第一子集可源自如參考圖5所描述之處理步驟530，且介電插塞之第二子集可源自如參考圖6所描述之處理步驟630。因此，在一些情況中，沿著一水平方向配置成一列之介電插塞之一第一子集(例如，安置於具有一第一方向之一第一線性組態中之對應導通孔)可包括一第一介電材料，且沿著一垂直方向配置成一列之 介電插塞之一第二子集(例如，安置於具有與該第一方向相交之一第二方向之一第二線性組態中之對應導通孔)可包括一第二介電材料。在一些情況中，一介電插塞(例如，介電插塞930-e，其在圖907中如同其他共同介電插塞般繪示為一深色陰影介電插塞)可為介電插塞列(例如，介電插塞之第一子集及介電插塞之第二子集)所共有。
在一些情況中，通孔之大小及通孔之間的距離可改變以達成各種記憶體陣列組態(例如，參考圖8所描述之佈局805或佈局845)。因而，各包括一記憶體材料薄片之一或多個記憶體層920中之一介電插塞圖案可改變使得該記憶體材料薄片可藉由具有各種大小及介電插塞之間的各種距離之複數個介電插塞穿孔。
圖10繪示可包含記憶體胞元之兩個或更多個層疊且可根據本發明之製造技術形成之一3D交叉點記憶體陣列結構1005之一實例。陣列結構1005可包括記憶體胞元之兩個層疊(例如，一上層疊1060-a及一下層疊1060-b)。記憶體胞元之兩個層疊共同包含可同時形成之兩組第一存取線(例如，上層疊1060-a包含一組字線1010-a及1010-b，且下層疊1060-b包含另一組字線1010-c及1010-d)、可同時形成之記憶體材料之兩個記憶體層(例如，記憶體層1020-a及1020-b)及共同用於記憶體胞元之兩個層疊之一組第二存取線(例如，位元線1015)。第一存取線(例如，字線1010)可沿著一第一方向(例如，x方向)延伸，而第二存取線(例如，位元線1015)可沿著一第二、不同方向(例如，z方向)延伸。該組第一存取線(例如，字線1010)之各第一存取線可平行於該組第一存取線之各其他第一存取線，且該組第二存取線(例如，位元線1015)之各第二存取線可平行於該組第二存取線之各其他第二存取線。第一存取線(例如，字線1010)可如陣列結構 1005中所描繪般實質上正交於第二存取線(例如，位元線1015)。
上層疊1060-a可包含字線1010-a及1010-b、記憶體層1020-a及位元線1015，且下層疊1060-b可包含字線1010-c及1010-d、記憶體層1020-b及位元線1015。因此，位元線1015可為陣列結構1005中之上層疊1060-a及下層疊1060-b所共有。此外，字線1010可為形成於第一電極層(例如，如參考圖3所描述之層315-a及層315-b、如參考圖5至圖7所描述之D1層)中之第一導電線之實例。類似地，位元線1015可為形成於第二電極層(例如，如參考圖3所描述之層325、如參考圖5至圖7所描述之D2層)中之第二導電線之實例。最後，包括記憶體材料元件之記憶體層1020(例如，包括記憶體材料元件1035-a之記憶體層1020-a、包括記憶體材料元件1035-b之記憶體層1020-b)之各者可為記憶體層(例如，如參考圖3所描述之層320-a及層320-b、如參考圖5至圖7所描述之DM層)之一實例。因此，上層疊1060-a可對應於形成於包括層315-a、層320-a及層325之複合堆疊305-a之一第一子集中之記憶體胞元之一上層疊，而下層疊1060-b可對應於形成於包括層325、層320-b及層315-b之複合堆疊305-a之一第二子集中之記憶體胞元之一下層疊。
陣列結構1005展示一層內之結構之間的水平(x方向或z方向)空間(例如，一第一電極層內之字線1010-a與字線1010-b之間的一空間)，其可用一介電材料填充。僅出於圖解目的，陣列結構1005亦展示層之間的垂直(y方向)空間(例如，記憶體層1020-a與包含字線1010-a及1010-b之第一電極層之間的一空間)。陣列結構1005中所展示之此等垂直空間在實際實施例中可能並不存在。在一些情況中，記憶體層與電極層之間的一介面之一部分可包含其他材料，諸如如參考圖7所描述之一額外電 極材料(例如，碳)。
陣列結構1005包含兩個記憶體層1020-a及1020-b，一第一記憶體層1020-a包含於上層疊1060-a中且一第二記憶體層1020-b包含於下層疊1060-b中。一初始層堆疊(例如，參考圖3所描述之堆疊305-a)可包含各可包括一記憶體材料(例如，硫屬化物材料220)薄片之一或多個記憶體層1020。在一些情況中，各記憶體層1020可包含複數個記憶體材料元件1035，各記憶體材料元件1035呈如圖1006中所繪示之一3D矩形形狀。
圖10包含繪示處於隔離中之包含四個3D矩形記憶體材料元件(例如，1035-c至1035-f)之一記憶體層1020之一圖1006。應理解，一記憶體層1020可包含任何數目個記憶體材料元件1035。圖1006之3D矩形記憶體材料元件1035-c及1035-d可對應於陣列結構1005之記憶體層1020-a中所描繪之兩個3D矩形記憶體材料元件。此外，圖1006中所描繪之複數個記憶體材料元件1035有時可為包含於一複合堆疊中之一單一記憶體材料薄片之一部分。
各3D矩形記憶體材料元件1035之一些部分可包括記憶體胞元105且可結合第一存取線及第二存取線一起操作。記憶體材料元件1035之此等部分可被稱為胞元區域1025(例如，上層疊1060-a之胞元區域1025-a)且可定位在一記憶體層1020內第一存取線(例如，字線1010-a)與第二存取線(例如，位元線1015-a)拓撲相交之處。胞元區域1025可對應於如參考圖4所描述之交叉點465(例如，與存取線之寬度相關聯之交叉點之一區域)。另外，胞元區域1025可為如參考圖8所描述之胞元區域841或胞元區域881之一實例。
此外，胞元區域1025及一記憶體層1020之厚度(例如，3D 矩形記憶體材料元件1035-a之厚度)可界定一胞元體積1026。胞元體積1026可係指用作一記憶體胞元105(例如，用作經組態以儲存一邏輯狀態之記憶體材料之一部分)之記憶體材料之一體積。在一些情況中，記憶體材料可包含不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他情況中，記憶體材料可包含不同局部組合物，且不同局部組合物可對應於不同邏輯狀態。在一些情況中，與存取線相關聯之電操作(例如，一字線與一位元線之間的一電壓差)可變更包含於一胞元體積1026中之記憶體材料之結晶相(或記憶體材料之局部組合物)而不變更記憶體材料元件1035之剩餘部分。包含於一胞元體積1026中之記憶體材料與記憶體材料元件1035之剩餘部分之間的此電限界可被稱為一主動胞元體積之電限制。在一些情況中，一記憶體胞元105之胞元體積1026可被稱為記憶體胞元105之主動胞元體積。
另外，使各3D矩形記憶體材料元件彼此分離之一或多個實體間隔(例如，用一介電材料填充之通道1036-a或1036-b，如圖1006中所繪示)亦可界定胞元體積1026且提供一記憶體胞元105之至少兩個表面(例如，一胞元體積1026之兩個表面)上之實體間隔。在一些情況中，例如，與一主動胞元體積之電限制相比，此實體間隔可被稱為一主動胞元體積之一實體限制。
在胞元體積1026之一闡釋性實例中，各胞元體積1026包含藉由電限制定義之兩個介面及藉由實體限制定義之另兩個介面。在一些情況中，包括藉由主動胞元體積之實體限制定義之一記憶體材料之一記憶體胞元105在記憶體胞元操作期間可能不太容易出現各種非所要現象(例如，干擾)。例如，陣列結構1005之一記憶體胞元105包含藉由實體限制之兩個 介面及電限制之兩個介面界定之一主動胞元體積。相比而言，陣列結構905之一記憶體胞元105包含藉由電限制之四個介面界定之一主動胞元體積。因此，陣列結構1005之一記憶體胞元105可比陣列結構905之一記憶體胞元105更不容易出現非所要現象。
圖10亦繪示一佈局1007之一俯視圖。佈局1007可為參考圖8所描述之佈局845之一實例，且可繪示一通孔圖案可如何在包含於一堆疊中之多個記憶體層(例如，參考圖3所描述之層320-a、層320-b)之各者內同時形成一或多個3D矩形記憶體材料元件1035。如參考圖4A所繪示，配置成一列之一組通孔可用於在一目標層處之一目標材料中形成一通道(例如，通道420)。在一目標層處形成此一通道(例如，通道420)可將該目標層處之一目標材料切割(例如，劃分、分離)成該目標材料之兩個相異區段。類似地，在一目標層處形成多個通道可將該目標層處之一目標材料切割成目標材料之兩個以上相異區段。
在使用佈局1007之闡釋性實例中，一或多組第一通孔(各組第一通孔(例如，通孔1040-a至1040-e)沿著一水平方向配置成一列(例如，該等第一通孔可沿著x方向線性地安置))可形成於在一記憶體層(例如，層320-a)處包含一記憶體材料薄片之一複合堆疊(例如，堆疊305-a)之一頂層(例如，層310)處。另外，一或多組第二通孔(各組第二通孔(例如，通孔1040-a及通孔1040-f至1040-i)沿著一垂直方向配置成一列(例如，該等第二通孔可沿著z方向線性地安置))可形成於該複合堆疊之頂層處。
該組第一通孔可用於在記憶體層處之記憶體材料中沿著水平方向(x方向)形成第一通道之一群組，其中各第一通道係與一組第一通孔對準。另外，該組第二通孔可用於在相同記憶體層處之記憶體材料中沿 著垂直方向(z方向)形成第二通道之一群組使得各第二通道可與第一通道之該群組相交。第一通道之各者及第二通道之各者可用一介電材料填充(例如，如圖1006中所繪示，通道1036-a或1036-b用一介電材料填充)。在記憶體層處形成用一介電材料填充之第一通道(例如，沿著x方向延伸)可將記憶體層(例如，層320-a)處之一記憶體材料薄片劃分(例如，分離、切割)成記憶體層處之記憶體材料之第一複數個離散區段(例如，沿著x方向延伸之水平條帶)。另外，在記憶體層處形成用一介電材料填充之第二通道(例如，沿著z方向延伸)可將第一複數個離散區段之各者進一步劃分(例如，分離、切割)成記憶體層處之記憶體材料之第二複數個離散子區段(例如，佈局1007之記憶體材料元件1045-a至1045-d之矩形)。記憶體材料之矩形(例如，佈局1007之記憶體材料元件1045-a至1045-d之矩形)可對應於3D矩形記憶體材料元件1035(例如，圖1006之記憶體材料元件1035-c至1035-f)。
因此，兩組通孔(例如，第一通孔組及第二通孔組)可用於同時將一層堆疊(例如，堆疊305-a)內之一或多個記憶體層(例如，層320-a、層320-b)處之記憶體材料之一3D薄片劃分成該等記憶體層之各者內之複數個3D矩形記憶體材料元件。
在一些情況中，一堆疊(例如，堆疊305-a)之一頂層(例如，層310)可包含包括第一通孔組及第二通孔組兩者之一通孔圖案，因此由於在該頂層中產生通孔之2D矩陣圖案之一光微影步驟及一各向異性蝕刻步驟而形成一二維矩陣中之一組通孔。在一些情況中，頂層可包含可貫穿如參考圖3至圖7所描述之各個處理步驟保持通孔圖案(例如，2D矩陣中之通孔)之一硬遮罩材料。因而，用於形成一通道之處理步驟可在兩個方 向(例如水平方向及垂直方向，即，x方向及z方向)上同時形成通道(例如，用一介電材料填充之通道1036-a或1036-b)且可同時產生複數個3D矩形記憶體材料。
應瞭解，用於形成複數個矩形記憶體材料元件(例如，圖1006之記憶體材料元件1035、佈局1007之記憶體材料元件1045)之相同組通孔(例如，第一通孔組及第二通孔組)亦可用於在如(例如)參考圖8之佈局850及佈局855所描述之電極層處形成若干組存取線(例如，字線1010及位元線1015)。例如，沿著一水平方向配置成一列之第一通孔組(例如，沿著x方向線性地安置之通孔1040-a至1040-e)可用於在包括一記憶體材料薄片之一記憶體層(例如，記憶體層320-a)處形成用一介電材料填充之第一數目個通道及在一電極層(例如，電極層315-a或電極層315-b)處形成第一數目個電極材料環圈以形成第一存取線(例如，字線1010)。
此外，佈局1007之各矩形記憶體材料元件(例如，記憶體材料元件1045-a至1045-d)可包含其中一字線(例如，1010-e)與一位元線(例如，1015-b)拓撲相交之四個隅角區域(例如，區域1050-a)，且該記憶體材料元件在該拓撲相交點處之部分可經組態以用作一記憶體胞元105。因此，對應於佈局1007之各矩形記憶體材料元件(例如，記憶體材料元件1045-b)之隅角區域之相交存取線(例如，字線1010-e及位元線1015-b)之區域可等效於陣列結構1005之胞元區域1025。換言之，各矩形記憶體材料元件可支援四個記憶體胞元105。另外，各矩形記憶體材料元件(例如，記憶體材料元件1045-b)可與四個電極(例如，如佈局1007中所繪示之位元線1015-b、位元線1015-c、字線1010-e及字線1010-f，或如陣列結構1005中所繪示之字線1010-a、字線1010-b、位元線1015-a及位元線1015-b)耦 合。
圖11繪示可包含記憶體胞元之兩個或更多個層疊且可根據本發明之製造技術形成之一3D交叉點記憶體陣列結構1105之一實例。陣列結構1105可包括記憶體胞元之兩個層疊(例如，一上層疊1160-a及一下層疊1160-b)。記憶體胞元之兩個層疊共同包含可同時形成之兩組第一存取線(例如，上層疊1160-a包含一組字線1110-a及1110-b，且下層疊1160-b包含另一組字線1110-c及1110-d)、可同時形成之記憶體材料之兩個記憶體層(例如，記憶體層1120-a及1120-b)及共同用於記憶體胞元之兩個層疊之一組第二存取線(例如，位元線1115)。第一存取線(例如，字線1110)可沿著一第一方向(例如，x方向)延伸，而第二存取線(例如，位元線1115)可沿著一第二、不同方向(例如，z方向)延伸。該組第一存取線(例如，字線1110)之各第一存取線可平行於該組第一存取線之各其他第一存取線，且該組第二存取線(例如，位元線1115)之各第二存取線可平行於該組第二存取線之各其他第二存取線。第一存取線(例如，字線1110)可如陣列結構1105中所描繪般實質上正交於第二存取線(例如，位元線1115)。
上層疊1160-a包含字線1110-a及1110-b、記憶體層1120-a及位元線1115，且下層疊1160-b包含字線1110-c及1110-d、記憶體層1120-b及位元線1115。因此，位元線1115為上層疊1160-a及下層疊1160-b兩者所共有。此外，字線1110可為形成於第一電極層(例如，如參考圖3所描述之層315-a及層315-b、如參考圖5至圖7所描述之D1層)中之第一導電線之實例。類似地，位元線1115可為形成於第二電極層(例如，如參考圖3所描述之層325、如參考圖5至圖7所描述之D2層)中之第二導電線之實例。最後，記憶體層1120可為記憶體層(例如，如參考圖3所描述之層320- a及層320-b、如參考圖5至圖7所描述之DM層)之實例。因此，上層疊1160-a可對應於形成於包括層315-a、層320-a及層325之複合堆疊305-a之一第一子集中之記憶體胞元之一上層疊，而下層疊1160-b可對應於形成於包括層325、層320-b及層315-b之複合堆疊305-a之一第二子集中之記憶體胞元之一下層疊。
陣列結構1105展示一層內之結構之間的水平(x方向或z方向)空間(例如，一第一電極層內之字線1110-a與字線1110-b之間的一空間)，其可用一介電材料填充。僅出於圖解目的，陣列結構1105亦展示層之間的垂直(y方向)空間(例如，記憶體層1120-a與包含字線1110-a及1110-b之第一電極層之間的一空間)。陣列結構1105中所展示之此等垂直空間在實際實施例中可能並不存在。在一些情況中，記憶體層與電極層之間的一介面之一部分可包含其他材料，諸如參考圖7所描述之一額外電極材料(例如，碳)。
陣列結構1105包含對應於記憶體胞元之兩個各自層疊之記憶體層1120-a及1120-b。一初始層堆疊(例如，參考圖3所描述之堆疊305-a)可包含一或多個記憶體層1120。作為該初始堆疊之一部分，一或多個記憶體層1120可包含佔位材料之一薄片。在一些情況中，該佔位材料可為如參考圖5所描述之一第三介電材料。在一些情況中，在完成處理步驟以構建陣列結構1105之後，記憶體層1120可包含複數個記憶體材料元件，各記憶體材料元件呈如圖1106中所繪示之一3D條形形狀。
圖11包含繪示處於隔離中之包含八個3D條形記憶體材料元件(例如，條形記憶體材料元件1135)之一記憶體層1120之一圖1106。圖1106之3D條形記憶體材料元件1135-a至1135-d可對應於陣列結構1105之 記憶體層1120-a中所描繪之3D條形記憶體材料元件之四者。
各3D條形記憶體材料元件(例如，記憶體材料元件1135-a)之一或多個部分可包括記憶體胞元105且可結合第一存取線及第二存取線一起操作。記憶體材料元件1135-a之此等部分可被稱為胞元區域1125(例如，胞元區域1125-a)且可定位在一記憶體層1120內第一存取線(例如，字線1110-a)與第二存取線(例如，位元線1115-a)拓撲相交之處。胞元區域1125可對應於參考圖4所描述之交叉點465(例如，與存取線之寬度相關聯之交叉點之一區域)。另外，胞元區域1125可為如參考圖8所描述之胞元區域841或胞元區域881之一實例。
此外，胞元區域1125及記憶體層1120之厚度(例如，記憶體材料元件1135-a之厚度)可界定一胞元體積1126。胞元體積1126可係指用作一記憶體胞元105(例如，用作經組態以儲存一邏輯狀態之記憶體材料之一部分)之記憶體材料之一體積。在一些情況中，記憶體材料可包含不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他情況中，記憶體材料可包含不同局部組合物，且不同局部組合物可對應於不同邏輯狀態。在一些情況中，與存取線相關聯之電操作(例如，一字線與一位元線之間的一電壓差)可變更包含於一胞元體積1126中之記憶體材料之結晶相(或記憶體材料之局部組合物)而不變更記憶體材料元件1135之剩餘部分。包含於一胞元體積1126中之記憶體材料與記憶體材料元件1135之剩餘部分之間的此電限界可被稱為一主動胞元體積之電限制。在一些情況中，一記憶體胞元105之胞元體積1126可被稱為記憶體胞元105之主動胞元體積。
另外，使各3D條形記憶體材料元件彼此分離之一或多個實 體間隔(例如，用一介電材料填充之通道1136-a或1136-b，如圖1106中所繪示)亦可界定胞元體積1126且提供一記憶體胞元105之至少三個表面(例如，一胞元體積1126之三個表面)上之實體間隔。在一些情況中，例如，與一主動胞元體積之電限制相比，此實體間隔可被稱為一主動胞元體積之一實體限制。
在胞元體積1126之一闡釋性實例中，各胞元體積1126包含藉由電限制定義之一個介面及藉由實體限制定義之另三個介面。在一些情況中，包括藉由主動胞元體積之實體限制定義之一記憶體材料之一記憶體胞元105在記憶體胞元操作期間可能不太容易出現各種非所要現象(例如，干擾)。例如，陣列結構1105之一記憶體胞元105包含藉由實體限制之三個介面及電限制之兩個介面界定之一主動胞元體積。相比而言，陣列結構1005之一記憶體胞元105包含藉由實體限制之兩個介面及電限制之兩個介面界定之一主動胞元體積。因此，陣列結構1105之一記憶體胞元105可能比陣列結構1005之一記憶體胞元105(及陣列結構905之一記憶體胞元105)更不容易出現非所要現象。
圖11亦繪示一佈局1107。佈局1107可為如參考圖8所描述之一佈局805之一實例，且可繪示一通孔圖案可如何在包含於一堆疊中之多個記憶體層(例如，參考圖3所描述之層320-a、層320-b)之各者內同時形成一或多個3D條形記憶體材料元件1135。如參考圖4A所繪示，配置成一列之一組通孔可用於在一目標層處形成一填充劑材料之一環圈(例如，環圈450)。在圖4A以及(例如)圖5及圖6之背景內容中，該填充劑材料可為一導電材料(諸如一電極材料)。但類似技術亦可用於藉由使用一記憶體材料作為填充劑材料而在各記憶體層(例如，層320-a、層320-b)中形成記憶 體材料(例如，硫屬化物材料220)之一環圈，即，各記憶體層處之一佔位材料(例如，一第三介電材料)之一部分可由記憶體材料(例如，硫屬化物材料220)之一環圈替換。隨後，可藉由使用另一組通孔在記憶體層處形成通道(例如，諸如通道420之通道)而將該記憶體材料環圈切割(例如，分離)成任何數目個片段，其中該等通道與記憶體材料環圈相交(且藉此將記憶體材料環圈分離、劃分、切割成多個記憶體材料元件)。切割記憶體材料環圈之通道可用一介電材料填充。
在使用佈局1107之闡釋性實例中，一或多組第一通孔(各組第一通孔沿著一垂直方向(z方向)配置成一列(例如，五個通孔1140-a及1140-b之群組之任一者))在一些情況中可用於在一或多個記憶體層(例如，記憶體層320-a或320-b)之各者內同時形成第一數目個記憶體材料環圈(例如，兩個記憶體材料環圈)。該等第一通孔組可由於一光微影步驟及一各向異性蝕刻步驟而形成在一複合堆疊(例如，堆疊305-a)之一頂層(例如，層310)處。可使用記憶體層處之第一通孔組之一者藉由透過該第一通孔組自記憶體層移除一佔位材料之一部分而形成一第一通道。因而，該第一通道可與第一通孔組對準。隨後，一記憶體材料可填充第一通道。接著，可藉由使用相同組之第一通孔移除記憶體材料之一部分而在用該記憶體材料填充之第一通道內形成一第二通道。該第二通道可比第一通道窄且可用一介電材料填充。用一介電材料填充第二通道可產生包圍第二通道中之介電材料之一記憶體材料環圈(例如，帶、圓環或軌道)。
隨後，一或多組第二通孔(各組第二通孔沿著一水平方向(x方向)配置成一列(例如，五個通孔1140-c及1140-d之群組之任一者))在一些情況中可用於在包括第一數目個記憶體材料環圈之一或多個記憶體層之 各者處同時形成用一介電材料填充之第二數目個水平通道(例如，兩個水平通道)。該等第二通孔組可由於一光微影步驟及一各向異性蝕刻步驟而形成在一複合堆疊(例如，堆疊305-a)之一頂層(例如，層310)處。如佈局1107中所描繪，沿著水平方向(x方向)配置成一列之第二通孔組可各與沿著垂直方向(z方向)配置成一列之第一通孔組相交。形成用一介電材料填充之水平(x方向)通道(例如，一第三通道)可劃分(例如，切割或分離)記憶體層(例如，層320-a)處之記憶體材料環圈以在記憶體層處產生記憶體材料(例如，記憶體材料1145-a至1145-d)之複數個離散區段(例如，條)。換言之，該第三通道可將第一通道內之記憶體材料(例如，記憶體材料帶)分離成複數個記憶體材料元件(例如，圖1106之記憶體材料元件1135)。
因此，兩組通孔(例如，第一通孔組及第二通孔組)可分別用於在最初包括一佔位材料之一或多個記憶體層(例如，層320-a、層320-b)處形成數個記憶體材料環圈(例如，使用第一通孔組)且將該等記憶體材料環圈劃分成複數個3D條形記憶體材料元件(例如，使用第二通孔組)。
應瞭解，用於在記憶體層處形成複數個3D條形記憶體材料元件之相同組通孔(例如，第一通孔組及第二通孔組)亦可用於在如(例如)參考圖8之佈局850及佈局855所描述之電極層處形成若干組存取線(例如，字線1110及位元線1115)。例如，第一通孔組(例如，五個通孔1140-a及1140-b之群組)可用於在一記憶體層(例如，記憶體層320-a)處形成第一數目個記憶體材料環圈及在一電極層(例如，電極層315-a或電極層315-b)處形成第一數目個電極材料環圈。
此外，佈局1107之各條形記憶體材料元件(例如，記憶體材料元件1145)可包含其中一字線(例如，1110-e)與一位元線(例如，1115- b)拓撲相交之兩個端部區域(例如，區域1150-a)，且該記憶體材料元件在該拓撲相交點處之部分可經組態以用作一記憶體胞元105。因此，對應於佈局1107之各條形記憶體材料元件之端部區域之相交存取線(例如，字線1110-e及位元線1115-b)之區域可等效於陣列結構1105之胞元區域1125。換言之，各條形記憶體材料元件可支援兩個記憶體胞元105。另外，各條形記憶體材料元件(例如，1145-a)可與至少三個電極(例如，如佈局1107中所繪示之字線1110-f、字線1110-g及位元線1115-b，或如陣列結構1105中所繪示之字線1110-a、字線1110-b及位元線1115-a)耦合。
在一些情況中，包含一3D交叉點記憶體陣列結構(例如，可使用參考圖10及圖11所描述之製造技術構建之陣列結構1005或1105)之一設備可包含：一堆疊，其包括一第一電極層、一第二電極層及介於該第一電極層與該第二電極層之間的一記憶體層；該第一電極層中之複數個第一電極；該第二電極層中之複數個第二電極；及該記憶體層處之複數個記憶體材料元件，各記憶體材料元件將該複數個第一電極之至少一第一電極與該複數個第二電極之至少兩個第二電極耦合。
在上文所描述之設備之一些實例中，各記憶體材料元件係與兩個第一電極及一個第二電極耦合。在上文所描述之設備之一些實例中，各記憶體材料元件係與兩個第一電極及兩個第二電極耦合。在上文所描述之設備之一些實例中，各記憶體材料元件係透過與至少一第一電極之三個表面接觸之一保形襯墊與至少一第一電極耦合。在上文所描述之設備之一些實例中，複數個第一電極內之第一電極之間的分離距離係不均勻的。在上文所描述之設備之一些實例中，複數個第一電極之一子集具有一共同縱軸。在上文所描述之設備之一些實例中，一第一電極具有小於一最 小特徵大小之至少一尺寸。在上文所描述之設備之一些實例中，各記憶體材料元件包括硫屬化物材料。
在一些情況中，包含一3D交叉點記憶體陣列結構(例如，可使用參考圖9至圖11所描述之製造技術構建之陣列結構905、1005或1105)之一設備可包含：一堆疊，其包括一第一電極層、一第二電極層及介於該第一電極層與該第二電極層之間的一記憶體層；該第一電極層中之複數個第一電極；該第二電極層中之複數個第二電極；及該記憶體層處之一記憶體材料元件，該記憶體材料元件經組態以包括複數個記憶體胞元。
在上文所描述之設備之一些實例中，記憶體材料元件經組態以包括兩個記憶體胞元。在上文所描述之設備之一些實例中，記憶體材料元件經組態以包括四個記憶體胞元。在上文所描述之設備之一些實例中，記憶體材料元件包括藉由複數個介電插塞穿孔之一記憶體材料薄片。在上文所描述之設備之一些實例中，該複數個介電插塞包括在一第一方向上之一第一列介電插塞及在不同於該第一方向之一第二方向上之一第二列介電插塞。在上文所描述之設備之一些實例中，一介電插塞為該第一列介電插塞及該第二列介電插塞所共有。在上文所描述之設備之一些實例中，記憶體材料元件包括硫屬化物材料。
圖12繪示可包含記憶體胞元之兩個或更多個層疊且可根據本發明之製造技術形成之一3D交叉點記憶體陣列結構1205之一實例。陣列結構1205可包括記憶體胞元之兩個層疊(例如，一上層疊1260-a及一下層疊1260-b)。記憶體胞元之兩個層疊共同包含可同時形成之兩組第一存取線(例如，上層疊1260-a包含一組字線1210-a及1210-b，且下層疊1260-b包含另一組字線1210-c及1210-d)、可同時形成之記憶體材料之兩個記憶 體層(例如，記憶體層1220-a及1220-b)及共同用於記憶體胞元之兩個層疊之一組第二存取線(例如，位元線1215)。第一存取線(例如，字線1210)可沿著一第一方向(例如，x方向)延伸，而第二存取線(例如，位元線1215)可沿著一第二、不同方向(例如，z方向)延伸。該組第一存取線(例如，字線1210)之各第一存取線可平行於該組第一存取線之各其他第一存取線，且該組第二存取線(例如，位元線1215)之各第二存取線可平行於該組第二存取線之各其他第二存取線。第一存取線(例如，字線1210)可如陣列結構1205中所描繪般實質上正交於第二存取線(例如，位元線1215)。
上層疊1260-a包含字線1210-a及1210-b、記憶體層1220-a及位元線1215，且下層疊1260-b包含字線1210-c及1210-d、記憶體層1220-b及位元線1215。因此，位元線1215為上層疊1260-a及下層疊1260-b兩者所共有。此外，字線1210可為形成於第一電極層(例如，如參考圖3所描述之層315-a及層315-b、如參考圖5至圖7所描述之D1層)中之第一導電線之實例。類似地，位元線1215可為形成於第二電極層(例如，如參考圖3所描述之層325、如參考圖5至圖7所描述之D2層)中之第二導電線之實例。最後，記憶體層1220可為記憶體層(例如，如參考圖3所描述之層320-a及層320-b、如參考圖5至圖7所描述之DM層)之實例。因此，上層疊1260-a可對應於形成於包括層315-a、層320-a及層325之複合堆疊305-a之一第一子集中之記憶體胞元之一上層疊，而下層疊1260-b可對應於形成於包括層325、層320-b及層315-b之複合堆疊305-a之一第二子集中之記憶體胞元之一下層疊。
陣列結構1205展示一層內之結構之間的水平(x方向或z方向)空間(例如，一第一電極層內之字線1210-a與字線1210-b之間的一空 間)，其可用一介電材料填充。僅出於圖解目的，陣列結構1205亦展示層之間的垂直(y方向)空間(例如，記憶體層1220-a與包含字線1210-a及1210-b之第一電極層之間的一空間)。陣列結構1205中所展示之此等垂直空間在實際實施例中可能並不存在。在一些情況中，記憶體層與電極層之間的一介面之一部分可包含其他材料，諸如參考圖7所描述之一額外電極材料(例如，碳)。
陣列結構1205包含對應於記憶體胞元之兩個各自層疊之記憶體層1220-a及1220-b。一初始層堆疊(例如，參考圖3所描述之堆疊305-a)可包含一或多個記憶體層1220。作為該初始堆疊之一部分，一或多個記憶體層1220可包含佔位材料之一薄片。在一些情況中，該佔位材料可為如參考圖5所描述之一第三介電材料。在一些情況中，在完成處理步驟以構建陣列結構1205之後，記憶體層1220可包含複數個記憶體材料元件，各記憶體材料元件呈如圖1206中所繪示之一3D楔形形狀。
圖12包含繪示處於隔離中之包含十六個3D楔形(例如，至少兩個平坦表面及至少一彎曲表面)記憶體材料元件(例如，記憶體材料元件1235)之一記憶體層1220之一圖1206。圖1206之3D楔形記憶體材料元件1235-a至1235-h可對應於如陣列結構1205之記憶體層1220-a中所描繪之八個3D楔形記憶體材料元件。
各3D楔形記憶體材料元件作為一整體(或實質上作為一整體)可包括記憶體胞元105且可結合第一存取線及第二存取線一起操作。因此，記憶體材料元件1235-a之一區域(例如，對應於3D楔形記憶體材料元件之一俯視圖之一區域)作為一整體可被稱為胞元區域1225(例如，胞元區域1225-a)且可定位在一記憶體層1220內第一存取線(例如，字線1210- a)與第二存取線(例如，位元線1215-a)拓撲相交之處。胞元區域1225可對應於參考圖4所描述之交叉點465(例如，與存取線之寬度相關聯之交叉點之一區域)。另外，胞元區域1225可為如參考圖8所描述之胞元區域841或胞元區域881之一實例。
此外，胞元區域1225及記憶體層1220之厚度(例如，3D楔形記憶體材料元件1235-a之厚度)可界定一胞元體積1226。胞元體積1226可係指用作一記憶體胞元105之記憶體材料之一體積。在一些情況中，記憶體材料可包含不同結晶相，且不同結晶相可對應於不同邏輯狀態。在其他情況中，記憶體材料可包含不同局部組合物，且不同局部組合物可對應於不同邏輯狀態。在一些情況中，與存取線相關聯之電操作(例如，一字線與一位元線之間的一電壓差)可變更包含於一整個胞元體積1226(或實質上整個胞元體積1226)中之記憶體材料之結晶相(或記憶體材料之局部組合物)。在一些情況中，一記憶體胞元105之胞元體積1226可被稱為記憶體胞元105之主動胞元體積。
3D楔形記憶體材料元件之各者可藉由所有側(惟與一字線及一位元線耦合之表面除外)上之實體間隔(例如，用一介電材料填充之通道1236-a至1236-d之各者，如圖1206中所繪示)或如參考圖7所描述之一中介電極材料(例如，碳)包圍，即，各3D楔形記憶體材料元件可完全受實體限制(例如，主動胞元體積1226之可忽略電限制)。此外，3D楔形記憶體材料元件之一區域(例如，對應於3D楔形記憶體材料元件1235之一俯視圖之區域)可近似對應於對應於相交存取線(例如，一字線及一位元線)之一區域。
在一些情況中，包括藉由主動胞元體積之實體限制定義之 一記憶體材料之一記憶體胞元105在記憶體胞元操作期間可能不太容易出現各種非所要現象(例如，干擾)。例如，陣列結構1205之一記憶體胞元105包含藉由實體限制(例如，完全實體限制)之四個介面及無(或可忽略)電限制之介面界定之一主動胞元體積。相比而言，陣列結構1105之一記憶體胞元105包含藉由實體限制之三個介面及電限制之一個介面界定之一主動胞元體積。因此，陣列結構1205之一記憶體胞元105可能比陣列結構1105之一記憶體胞元105(及陣列結構1005之一記憶體胞元105或陣列結構905之一記憶體胞元105)更不容易出現非所要現象。
圖12亦繪示一佈局1207。佈局1207可為如參考圖8所描述之一佈局805之一實例，且可繪示一通孔圖案可如何在多個記憶體層(例如，參考圖3所描述之層320-a、層320-b)之各者內形成一或多個3D楔形記憶體材料元件。如參考圖4A所繪示，一通孔(例如，通孔410)可用於在一記憶體層處之一佔位材料(例如，一介電材料)中形成一腔(例如，一腔415)，且該腔可用一填充劑材料(例如，一記憶體材料)填充。因此，當該填充劑材料係一記憶體材料(即，在記憶體層處之佔位材料(例如，一第三介電材料)之一部分可藉由記憶體材料(例如，硫屬化物材料220)之一圓盤替換)時，記憶體材料(例如，硫屬化物材料220)之一3D圓盤可形成於記憶體層(例如，層320-a、層320-b)中。隨後，可藉由使用若干組通孔在記憶體層處形成通道(例如，諸如通道420之通道)而將該記憶體材料圓盤切割(例如，分離)成任何數目個片段，其中該等通道與記憶體材料圓盤相交(且藉此將記憶體材料圓盤分離、劃分、切割成多個離散記憶體材料元件)。切割記憶體材料圓盤之通道可用一介電材料填充。
在使用佈局1207之闡釋性實例中，為多組(例如，列)通孔 所共有之一通孔(例如，通孔1240-a，其在佈局1207中如同其他共同通孔般繪示為一深色陰影通孔)在一些情況中可用於在一或多個記憶體層(例如，記憶體層320-a或320-b)之各者處同時形成腔。換言之，一通孔可用於在包含佔位材料之一記憶體層內形成一腔。該腔之大小可經組態(例如，藉由判定相關聯通孔寬度以及藉由如參考圖3至圖7所描述之一各向同性蝕刻步驟移除之佔位材料之一量)使得腔之一部分可在x方向或z方向上與可分別在y方向上位於腔上面及下面之一字線及一位元線之一橫截面區域(例如，一字線與一位元線之拓撲相交部分之一區域)重疊。隨後，一記憶體材料(例如，硫屬化物材料220)可填充腔，藉此在各腔內產生記憶體材料之一3D圓盤1245(例如，用一記憶體材料填充之3D圓盤)。因此，各3D圓盤1245(例如，3D圓盤1245-a至1245-d)之大小可繪示經填充以產生3D圓盤1245之一腔之一大小。
隨後，一或多組第一通孔(各組第一通孔沿著一垂直方向(z方向)配置成一列(例如，五個通孔1241-a及1241-b之群組之任一者))在一些情況中可用於在包括3D圓盤1245之一記憶體層(例如，記憶體層320-a或320-b)內同時形成用一介電材料填充之第一數目個第一通道(例如，使用參考圖4所描述之技術)。形成該等第一通道可包含使用一對應組第一通孔自各3D圓盤1245移除記憶體材料之一部分。因此，可將3D圓盤之各者分離(例如，平分)成兩個部分。換言之，第一通道可沿著z軸將記憶體材料之3D圓盤分離成記憶體層處之離散記憶體材料元件。
在一些情況中，可使用用於形成記憶體材料之一3D圓盤1245及先前腔之通孔在形成第一通道之前移除3D圓盤1245之記憶體材料之一部分使得可在記憶體層處形成一記憶體材料圓環。該記憶體材料圓環 可包圍用於形成3D圓盤1245之通孔之一垂直軸(例如，y方向，相對於一基板之一垂直軸)。隨後，形成第一通道可將記憶體材料圓環沿著z軸分離(例如，平分)成記憶體層處之離散記憶體材料元件。
另外，一或多組第二通孔(各組第二通孔沿著一水平方向(x方向)配置成一列(例如，五個通孔1241-c及1241-d之群組))在一些情況中可用於在記憶體層內同時形成用一介電材料填充之第二數目個水平通道(例如，使用參考圖4所描述之技術)。形成該等第二通道可包含使用一對應組第二通孔自各3D圓盤1245移除記憶體材料之一額外部分。因此，可將源自形成對應第一通道之一3D圓盤1245之兩個離散部分(例如，片段)之各者沿著x軸進一步分離(例如，平分)，藉此自各記憶體材料圓盤1245(或圓環，若適用)產生四個離散楔形記憶體材料元件。換言之，用一介電材料填充之第二通道可沿著x軸將用記憶體材料填充之3D圓盤1245之記憶體材料進一步分離(例如，平分)成記憶體層處之額外離散記憶體材料元件。
因此，使用兩組通孔(例如，第一通孔組及第二通孔組)形成用一介電材料填充之垂直(z方向)及水平(x方向)通道可將3D圓盤1245之各者劃分(例如，分離、切割、分裂)成四個3D楔形記憶體材料元件。該四個3D楔形記憶體材料元件之各者可具有一彎曲表面(例如，層疊1260，如圖1206中所繪示)。記憶體材料之彎曲表面可為用記憶體材料填充可具有一彎曲外表面之腔之一結果。此外，四個3D楔形記憶體材料元件之各者可具有一或多個平坦化表面(例如，表面1265，如圖1206中所繪示)。
在一些情況中，一堆疊(例如，堆疊305-a)之一頂層(例如，層310)可包含包括第一通孔組及第二通孔組兩者之一通孔圖案，因此 由於在該頂層中產生通孔之2D矩陣圖案之一光微影步驟及一各向異性蝕刻步驟而形成一二維矩陣中之一組通孔。在一些情況中，頂層可包含可貫穿如參考圖3至圖7所描述之各個處理步驟保持通孔圖案(例如，2D矩陣中之通孔)之一硬遮罩材料。因而，用於形成一通道之處理步驟可在兩個方向(例如水平方向及垂直方向，即，x方向及z方向)上同時形成通道(例如，用一介電材料填充之通道1236-a之1236-d)且可自記憶體材料之3D圓盤(例如，3D圓盤1245)之各者產生四個3D楔形記憶體材料元件(例如，記憶體材料元件1235)。
應瞭解，用於形成複數個3D楔形記憶體材料元件(例如，圖1206之記憶體材料元件1235、佈局1207之記憶體材料元件1250-a)之相同組通孔(例如，第一通孔組及第二通孔組)可用於在如(例如)參考圖8之佈局850及佈局855所描述之電極層處形成若干組存取線(例如，字線1210及位元線1215)。例如，沿著一水平方向配置成一列之第一通孔組(例如，五個通孔1241-c及1241-d之群組)可用於在一記憶體層(例如，記憶體層320-a)處分離記憶體材料之3D圓盤及在一電極層(例如，電極層315-a或電極層315-b)處形成第一數目個電極材料環圈以形成第一存取線(例如，字線1210)。
此外，佈局1207之各3D楔形記憶體材料元件(例如，記憶體材料元件1250-a)可對應於其中一字線(例如，1210-e)與一位元線(例如，1215-b)拓撲相交之一區域，且該記憶體材料元件整體(實質上整體)可經組態以用作一記憶體胞元105。因此，對應於相交存取線(例如，字線1210-e及位元線1215-b)之區域可對應(實質上對應)於陣列結構1205之胞元區域1225。換言之，各楔形記憶體材料元件可支援一個記憶體胞元 105。另外，各楔形記憶體材料元件(例如，記憶體材料元件1235或1250)可與兩個電極(例如，如佈局1207中所繪示之字線1210-e及位元線1215-b，或如陣列結構1205中所繪示之字線1210-a及位元線1215-a)耦合。在一些情況中，各楔形記憶體材料元件可透過一保形襯墊(例如，如參考圖7所描述之碳基材料)與一第一電極及一第二電極耦合。
在一些情況中，包含一3D交叉點記憶體陣列結構(例如，可使用參考圖12所描述之製造技術構建之陣列結構1205)之一設備可包含：一堆疊，其包括一第一層、一記憶體層及一第二層，該記憶體層在該第一層與該第二層之間；該第一層中之複數個第一電極；該第二層中之複數個第二電極；及該記憶體層處之複數個記憶體材料元件，各記憶體材料元件具有一彎曲表面。
在上文所描述之設備之一些實例中，各記憶體材料元件具有一平坦化表面。在上文所描述之設備之一些實例中，各記憶體材料元件係與一第一電極及一第二電極耦合。在上文所描述之設備之一些實例中，一記憶體材料元件係透過一保形襯墊與該一第一電極及該一第二電極耦合。在上文所描述之設備之一些實例中，各記憶體材料元件經組態以包括一單一記憶體胞元。在上文所描述之設備之一些實例中，各記憶體材料元件包括硫屬化物材料。在上文所描述之設備之一些實例中，複數個第一電極之各第一電極係平行於複數個第一電極之各其他第一電極，且複數個第二電極之各第二電極係平行於複數個第二電極之各其他第二電極。
圖13至圖14繪示根據本發明之製造技術形成插座之各項態樣，其等可用於(例如)製成一3D記憶體陣列，諸如圖2中所繪示之記憶體陣列202之實例。在3D記憶體陣列架構之背景內容中，一插座區域可包含 一記憶體陣列與一記憶體裝置中之其他組件(例如，列解碼器120、感測組件125或行解碼器130，如參考圖1所描述)之間的各種互連。在一些情況中，一插座區域可包含出於電隔離目的(例如，將導電材料環圈450分離成可經組態為存取線之多個相異片段)產生之特徵(例如，間隙)。
本文中所描述之製造技術可包含使用一通孔(例如，存取通孔)圖案之一子集，其中該通孔圖案亦可用於同時形成記憶體胞元之兩個或更多個層疊，各層疊包括包含存取線及記憶體胞元之一3D交叉點結構。通孔圖案之該子集可用於分離(例如，劃分成複數個相異部分)存取線材料之環圈(例如，參考圖4B所描述之環圈455或環圈460)使得各存取線材料環圈可形成至少兩個相異存取線。在一些情況中，通孔之子集亦可用於將存取線(例如，字線、位元線)連接至一記憶體裝置之其他組件(例如，列解碼器120、感測組件125或行解碼器130)之各種節點。
圖13繪示根據本發明之可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列之一插座區域之一例示性佈局1301。佈局1301繪示一2D通孔矩陣，其包含：第一通孔群組，各群組之第一通孔(例如，第一通孔1340-a、1340-b、1340-c之群組)沿著一水平方向(x方向)配置成一列；及第二通孔群組，各群組之第二通孔(例如，第二通孔1341-a、1341-b、1341-c之群組)沿著一垂直方向(y方向)配置成一列。佈局1301亦繪示第一開口(例如，開口1350-a至1350-c)之一圖案及第二開口(例如，開口1360-a至1360-b)之一圖案。
各群組之第一通孔可已用於在一堆疊之各第一層(例如，層315-a及層315-b，如參考圖3所描述)處形成沿著水平方向(x方向)延伸之存取線(例如，字線1310-a及字線1310-b)。例如，第一通孔1340-a之群組 可已用於在該堆疊之各第一層處形成一字線1310-a及一字線1310-b。因而，例示性佈局1301可描繪用於字線(例如，沿著水平方向延伸之存取線)之一插座區域。在一些情況中，在用於字線之插座區域中可不存在沿著垂直方向(y方向)延伸之存取線(例如，位元線)。類似地，用於位元線之一插座區域可使用類似技術形成(未展示)於3D交叉點記憶體陣列之一不同區域中。在一些情況中，在用於位元線之插座區域中可不存在字線。
第一開口(例如，開口1350-a)可為使用一第一插座遮罩(例如，SM1遮罩)產生之第一開口之一圖案之一部分。SM1遮罩可用於在一堆疊之一頂(例如，經曝露)層中形成數個第一開口(例如，各開口對應於缺乏光阻劑或缺乏硬遮罩材料)，此可促進在該堆疊之一或多個下(例如，埋藏)層中形成結構。堆疊可包含任何數目個電極層及記憶體層。第一開口(例如，開口1350-a)可與一通孔(例如，通孔1342-a)重疊。如佈局1301中所繪示，第一開口在與第一通孔及第二通孔比較時可具有一鬆弛設計，例如，一第一開口之一大小或第一開口之間的一距離可大於通孔之一大小或通孔之間的一距離。
一第一開口可出於插座形成之目的而用作具有一不同幾何結構之一通孔(例如，用作大於一第一通孔或一第二通孔之一通孔)，或可隔離一或多個第一通孔或第二通孔(例如，使一後續處理步驟可接達該一或多個第一通孔或第二通孔同時使該後續處理步驟不可接達一或多個其他第一通孔或第二通孔)。在一些情況中，一第一開口可用於藉由各向異性地蝕刻通過一目標電極而在該目標電極中形成一間隙，藉此將目標電極劃分成兩個相異電極(例如，兩個相異存取線)。例如，開口1350-a可藉由各向異性地蝕刻通過字線1310-c之電極材料以及字線1310-d之電極材料而在 字線1310-c及字線1310-d中產生一間隙。字線1310-c可能已使用第一通孔1340-b之群組形成，且字線1310-d可能已使用第二通孔1340-c之群組形成。字線1310-c可平行(或實質上平行)於字線1310-d。
在其他情況中，一第一開口(例如，開口1350-a)可促進藉由透過與該第一開口重疊之一通孔(例如，通孔1342-a，其可包含於第二通孔1341-c之群組中)形成一第二導通孔而在一目標電極中形成一間隙。該第二導通孔(例如，對應於通孔1342-a之第二導通孔)可延伸穿過一堆疊至包含一目標電極(將在其中產生一間隙)之一目標層。隨後，可(例如)藉由使用一各向同性蝕刻步驟透過第二導通孔及重疊之第一開口移除目標電極之一部分。因而，可將目標電極(例如，目標層處之一存取線)分離成彼此隔離之至少兩個相異片段。
由於在一目標電極中產生一間隙，使用第一開口(例如，開口1350)以各向異性地蝕刻通過一電極層處之目標電極材料或使用第一開口(例如，開口1350)以產生對應於與第一開口重疊之一通孔之一第二導通孔(例如，對應於通孔1342-a之一第二導通孔)且各向同性地蝕刻一電極層(例如，包括目標電極材料之電極層)處之目標電極材料，一存取線(例如，包括目標電極材料之一電極)可變得與電極層處之一共線存取線隔離。例如，一字線1310-c(例如，一存取線)可具有至少兩個片段，即，相對於開口1350-a之一左片段(例如，字線片段1310-c1)及一右片段(例如，字線片段1310-c2)，且該左片段可與該右片段隔離且與該右片段共線(例如，可為一共線存取線)。在一些情況中，複數個第一電極(例如，字線)之一子集可由於在第一電極中產生一間隙而具有一共同縱軸。
第二開口(例如，開口1360-a)可為使用界定數個第二開口 (例如，缺乏光阻劑或缺乏硬遮罩材料)之一第二插座遮罩(SM2遮罩)產生之第二開口之一圖案之一部分。SM2遮罩可用於在一堆疊之一頂(例如，經曝露)層中形成數個第二開口(例如，各開口對應於缺乏光阻劑或缺乏硬遮罩材料)，此可促進在堆疊之一或多個下(例如，埋藏)層中形成結構。堆疊可包含任何數目個電極層及記憶體層。第二開口(例如，開口1360-a)可與可已用於形成一對存取線之一或多個通孔(例如，通孔1342-b、通孔1342-c)重疊。例如，通孔1342-b(及通孔1342-c)可為可已用於形成字線1310-c及1310-e之第一通孔之一群組(例如，第一通孔1340-b之群組)之一部分。如佈局1301中所繪示，第二開口在與第一通孔及第二通孔比較時可具有一鬆弛設計，例如，一第二開口之一大小或第二開口之間的一距離可大於通孔之一大小或通孔之間的一距離。
在一些情況中，第二開口可用於製成一堆疊內之數條存取線(例如，電極)與可定位於該堆疊下方且可與該堆疊接觸(例如，可與堆疊之一最下層接觸，該最下層可包括諸如一硬遮罩材料之一蝕刻停止材料)之一導電元件之間的連接(例如，互連)。堆疊可包含包括一目標電極材料之一電極層(例如，該電極層可包括包含該電極材料之存取線)及一記憶體層。導電元件可對應於一記憶體裝置之一電路組件之一節點(例如，一列解碼器120之一輸出節點、一感測組件125之一輸入節點)。在一些情況中，此一電路組件可放置於堆疊下面之一基板(例如，參考圖2所描述之基板204)或另一層中。導電元件可透過數個金屬層及該等金屬層之間的互連件連接至電路組件。
在一些情況中，一第二開口(例如，開口1360-a)可促進形成延伸穿過堆疊以到達導電元件之一導通孔。導通孔可對應於可與第二開 口(例如，開口1360-a)重疊之一通孔(例如，通孔1342-b、通孔1342-c)。一導電材料可填充導通孔以形成與導電元件耦合之一導電插塞。此外，該導電插塞可耦合至堆疊內之一目標電極(例如，一字線、一位元線)使得該目標電極可藉由導電插塞與一記憶體裝置之一電路組件之導電元件電耦合。
圖14繪示根據本發明之製造技術製成一堆疊中之一目標層處之一目標電極與一導電元件之間的連接之實例性方法。該堆疊可包括根據本發明之可包含記憶體胞元之兩個或更多個層疊之一3D交叉點記憶體陣列結構。圖14繪示圖1401、圖1402及圖1403作為本文中所描述之製造技術之闡釋性實例。圖14中之層堆疊可對應於諸如參考圖5及圖6所描述之堆疊(例如，參考圖3所描述之堆疊305)之一堆疊。例如，圖14中之層堆疊可包含記憶體胞元之兩個層疊，且記憶體胞元之各層疊可包括一組字線(例如，一上層疊945-a之字線910-a及910-b或一下層疊945-b之字線910-c及910-d)及一組位元線(例如，位元線915，其等可共同用於記憶體胞元之兩個層疊)。
本文中所描述之製造技術可用於製成一堆疊(例如，堆疊305)中之任何目標層處之任何目標電極與一導電元件之間的連接。例如，圖1401繪示製成一上層疊之字線(例如，上層疊945-a之字線910-a)與一導電元件(例如，導電元件1405)之間的連接，而圖1403繪示製成一下層疊之字線(例如，下層疊945-b之字線910-c)與一導電元件(例如，導電元件1405)之間的連接。類似地，圖1402繪示製成位元線(例如，可共同用於上層疊945-a及下層疊945-b兩者之位元線915)與一導電元件(例如，導電元件1405)之間的連接。在一些情況中，用於字線之一插座區域(例如，在其 中製成字線與導電元件之間的連接之一區域)可定位於一3D交叉點記憶體陣列之不同於用於位元線之一插座區域所處(例如，在其中製成位元線與導電元件之間的連接之一區域)之一區域之一區域中。
圖1401繪示製成一目標電極(例如，D1層1415-a處之一目標電極1416-a)與一導電元件(例如，導電元件1405)之間之一連接之一方法。目標電極1416-a可為記憶體胞元之一上層疊之一字線910(例如，字線910-a)之一實例，例如，記憶體胞元之上層疊可在一記憶體裝置中之記憶體胞元之一或多個其他層疊上方。
在處理步驟1450，可形成穿過一堆疊之一導通孔。該導通孔可藉由使用包含於一通孔圖案(例如，如參考圖5及圖6所描述之HM層中之一通孔形狀)中之一通孔而形成，且一第二開口(例如，參考圖13所描述之開口1360-a)可與用於形成導通孔之通孔重疊。導通孔可延伸穿過堆疊至導電元件1405。一導電材料可隨後填充導通孔。在一些情況中，填充導通孔之導電材料可與一電極材料相同，例如，填充導通孔之導電材料與堆疊中之一目標電極在一些情況中可包括相同導電材料。在一些情況中，用一導電材料填充之一導通孔可被稱為一導電插塞(例如，插塞1421)。圖1401之步驟1450所繪示之結構可對應於在隨後形成一導通孔且用一導電材料填充該導通孔之後圖502之步驟530所繪示之結構。
在處理步驟1455，一蝕刻步驟可自導通孔移除導電材料之一部分以曝露插置於導通孔與目標電極(例如，目標電極1416-a)之間的一介電緩衝材料(例如，緩衝材料1430)。隨後，一蝕刻步驟(例如，一各向同性蝕刻步驟)可移除(例如，透過化學選擇性)介電緩衝材料1430以曝露目標電極(例如，目標電極1416-a)。曝露該目標電極(例如，目標電極 1416-a)之介電緩衝材料1430之移除可同時曝露目標電極層(例如，D1層1415-a)內之一第二目標電極(例如，目標電極1416-b)。此外，第二目標電極(例如，目標電極1416-b)可定位於導通孔相對於目標電極(例如，目標電極1416-a)之一相對側上。例如，用於在處理步驟1450形成導通孔之通孔先前可能已用於形成目標電極及第二目標電極(例如，目標電極1416-a及目標電極1416-b，其等可如上文參考圖5所描述般形成)，且因此在處理步驟1450形成之導通孔可插置於目標電極與第二目標電極之間。
在處理步驟1460，一導電材料可填充在處理步驟1455在導通孔中產生之空間，藉此透過導電插塞(例如，插塞1421-a)使目標電極1416-a(及第二目標電極1416-b)與導電元件1405耦合。在完成處理步驟1460時，導電插塞1421-a(例如，用一導電材料填充之導通孔)可在一記憶體層(例如，記憶體層1420)處具有一第一寬度(例如，直徑1422-a)且在一電極層(例如，D1層1415-a)處具有一第二寬度(例如，直徑1423-a)。該第二寬度(例如，直徑1423-a)可大於該第一寬度(例如，直徑1422-a)。
在一些情況中，在完成處理步驟1460時，一目標電極(例如，記憶體陣列之一上層疊之一字線之電極)可藉由導電插塞(例如，插塞1421-a)連接至一電路組件(例如，一列解碼器120)之一節點使得一記憶體控制器(例如，記憶體控制器140)可啟動記憶體胞元之上層疊(例如，上層疊945-a)之目標電極(例如，一字線910-a)。
圖1402繪示製成一目標電極(例如，D2層1425處之一目標電極1426-a)與一導電元件(例如，導電元件1405)之間之一連接之一方法。目標電極1426-a可為共同用於記憶體胞元之一上層疊及一下層疊兩者之一位元線(或其他類型之存取線)(例如，位元線915-a)之一實例，例 如，記憶體胞元之上層疊可在一記憶體裝置中之記憶體胞元之一或多個其他層疊(包含記憶體胞元之下層疊)上方。
在處理步驟1451，可形成穿過一堆疊之一導通孔。該導通孔可藉由使用包含於一通孔圖案(例如，如參考圖5及圖6所描述之HM層中之一通孔形狀)中之一通孔而形成，且一第二開口(例如，參考圖13所描述之開口1360-a)可與用於形成導通孔之通孔重疊。導通孔可延伸穿過堆疊至導電元件1405。一導電材料可隨後填充導通孔。在一些情況中，填充導通孔之導電材料可與一電極材料相同，例如，填充導通孔之導電材料與堆疊中之一目標電極在一些情況中可包括相同導電材料。在一些情況中，用一導電材料填充之一導通孔可被稱為一導電插塞(例如，插塞1421-b)。圖1402之步驟1451所繪示之結構可對應於在隨後形成一導通孔且用一導電材料填充該導通孔之後圖602之步驟630所繪示之結構。在一些情況中，處理步驟1450與處理步驟1451可同時發生，即，插塞1421及插塞1421-b可同時形成。
在處理步驟1465，一蝕刻步驟可自導通孔移除導電材料之一部分使得可曝露一介電質層(例如，D1層1415-a)。隨後，可在該介電質層(例如，D1層1415-a)之經曝露表面處形成一保形襯墊(例如，襯墊1435)之一層。該保形襯墊(例如，襯墊1435)可包括經組態以保護介電質層(例如，D1層1415-a)之經曝露表面之任何材料以防止後續蝕刻步驟移除D1層1415-a之介電材料。在一些情況中，若與後續蝕刻步驟相關聯之選擇性可足以保留(實質上保留)D1層1415-a之介電材料，則可省略一保形襯墊之形成。
在處理步驟1470，一蝕刻步驟可自導通孔移除導電材料之 一額外部分以曝露插置於導通孔與目標電極(例如，目標電極1426-a)之間的另一介電緩衝材料(例如，緩衝結構1431)。隨後，一蝕刻步驟(例如，一各向同性蝕刻步驟)可移除(例如，透過化學選擇性)介電緩衝材料1431以曝露目標電極(例如，目標電極1426-a)。曝露目標電極(例如，目標電極1426-a)之介電緩衝材料1431之移除可同時曝露目標電極層(例如，D2層1425)內之一第二目標電極(例如，目標電極1426-b)。此外，第二目標電極(例如，目標電極1426-b)可定位於導通孔相對於目標電極(例如，目標電極1426-a)之一相對側上。例如，用於在處理步驟1451形成導通孔之通孔先前可能已用於形成目標電極及第二目標電極(例如，目標電極1426-a及目標電極1426-b，其等可如上文參考圖6所描述般形成)，且因此在處理步驟1451形成之導通孔可插置於目標電極與第二目標電極之間。
在處理步驟1475，一導電材料可填充在處理步驟1470在導通孔中產生之空間，藉此透過導電插塞(例如，插塞1421-c)使目標電極1426-a(及第二目標電極1426-b)與導電元件1405耦合。在完成處理步驟1475時，導電插塞1421-c(例如，用一導電材料填充之導通孔)可在一記憶體層(例如，一記憶體層1420)處具有一第一寬度(例如，直徑1422-b或直徑1422-c)且在一電極層(例如，D2層1425)處具有一第二寬度(例如，直徑1424)。該第二寬度(例如，直徑1424)可大於該第一寬度(例如，直徑1422-b或直徑1422-c)。此外，在完成處理步驟1475時，保形襯墊1435可插置於導電插塞1421-c(例如，用一導電材料填充之導通孔)與一介電材料(例如，D1層1415-a之第一介電材料)之間。因此，導電插塞1421-c在另一電極層(例如，D1層1415-a)處具有一第三寬度(例如，直徑1423-b)。在一些情況中，第三寬度(例如，直徑1423-b)可小於第一寬度(例如，直徑 1422-a或直徑1422-b)。
在一些情況中，在完成處理步驟1475時，一目標電極(例如，可為記憶體陣列之上層疊及下層疊兩者所共有之一位元線之電極)可藉由導電插塞(例如，插塞1421-c)連接至(例如，耦合於)一電路組件(例如，一行解碼器130)之一節點使得一記憶體控制器(例如，記憶體控制器140)可啟動記憶體胞元之上層疊及下層疊兩者之目標電極(例如，位元線915)。
圖1403繪示製成一目標電極(例如，另一D1層1415-b處之一目標電極1416-c)與一導電元件(例如，導電元件1405)之間之一連接之一方法。目標電極1416-c可為記憶體胞元之一下層疊之一字線910(例如，字線910-c)之一實例，例如，記憶體胞元之下層疊可在一記憶體裝置中之記憶體胞元之一或多個其他層疊下面。
圖1403之處理步驟1450之態樣可與圖1401之處理步驟1450相同。圖1401中所繪示之通孔結構隨後可用於製成D1層1415-a處之目標電極1416-a與導電元件1405之間之一連接，而圖1403中所繪示之通孔結構隨後可用於製成D1層1415-b處之目標電極1416-c與導電元件1405之間之一連接。
在處理步驟1480，一蝕刻步驟可自導通孔移除導電材料之一部分使得可曝露一介電質層(例如，D1層1415-a)。經曝露之該介電質層可與圖1401中所描繪之包含介電緩衝材料1430之層相同。隨後，可在介電緩衝材料(例如，D1層1415-a處之緩衝材料1430)之經曝露表面處形成一保形襯墊(例如，襯墊1435)之一層。該保形襯墊(例如，襯墊1435)可包括經組態以保護介電緩衝材料(例如，D1層1415-a處之緩衝材料1430)之 經曝露表面之任何材料以防止後續蝕刻步驟移除介電緩衝材料(例如，D1層1415-a處之緩衝材料1430)。在一些情況中，若與後續蝕刻步驟相關聯之選擇性可足以保留(實質上保留)介電緩衝材料(例如，D1層1415-a處之緩衝材料1430)，則可省略一保形襯墊之形成。
在處理步驟1485，一蝕刻步驟可自導通孔移除導電材料之一額外部分以曝露插置於導通孔與目標電極(例如，目標電極1416-c)之間的另一介電緩衝材料(例如，D1層1415-b處之緩衝材料1432)。隨後，一蝕刻步驟(例如，一各向同性蝕刻步驟)可移除(例如，透過化學選擇性)介電緩衝材料1432以曝露目標電極(例如，目標電極1416-c)。曝露目標電極(例如，目標電極1416-c)之介電緩衝材料1432之移除可同時曝露目標電極層(例如，D1層1415-b)內之一第二目標電極(例如，目標電極1416-d)。
在處理步驟1490，一導電材料可填充在處理步驟1485在導通孔中產生之空間，藉此透過導電插塞(例如，插塞1421-d)使目標電極1416-c(及第二目標電極1416-d)與導電元件1405耦合。在完成處理步驟1490時，導電插塞1421-d(例如，用一導電材料填充之導通孔)可在一記憶體層(例如，記憶體層1420)處具有一第一寬度(例如，直徑1422-d)且在目標電極層(例如，D1層1415-b)處具有一第二寬度(例如，直徑1423-c)。該第二寬度(例如，直徑1423-c)可大於該第一寬度(例如，直徑1422-d)。此外，在完成處理步驟1490時，保形襯墊1435可插置於導電插塞1421-d(例如，用一導電材料填充之導通孔)與一介電材料(例如，D1層1415-a處之介電緩衝材料1430)之間。因此，導電插塞1421-d在另一電極層(例如，D1層1415-a)處具有一第三寬度(例如，直徑1423-d)。在一些情況中，該第三寬度(例如，直徑1423-d)可小於第一寬度(例如，直徑1422-d)。
在一些情況中，在完成處理步驟1490時，一目標電極(例如，記憶體陣列之一下層疊之一字線之電極)可藉由導電插塞(例如，插塞1421-d)連接至一電路組件(例如，一列解碼器120)之一節點使得一記憶體控制器(例如，記憶體控制器140)可啟動記憶體胞元之下層疊(例如，下層疊945-b)之目標電極(例如，一字線910-c)。
在一些情況中，包含一3D交叉點記憶體陣列之一插座區域(例如，可使用參考圖13及14所描述之製造技術構建之一插座區域)之一設備可包含：一堆疊，其包含一電極層及一記憶體層；一導電元件，其與該堆疊接觸；一導電插塞，其延伸通過該堆疊且與該導電元件耦合，該導電插塞在該記憶體層處具有一第一寬度且在該電極層處具有一第二寬度，該第二寬度大於該第一寬度；及在該電極層處之一第一電極，該第一電極與該導電插塞耦合。
在一些情況中，上文所描述之設備可進一步包含在電極層處之一第二電極，該第二電極與導電插塞耦合。在上文所描述之設備之一些實例中，第二電極係與電極層處之一共線電極隔離。在上文所描述之設備之一些實例中，第一電極平行於第二電極。
在一些情況中，上文所描述之設備可進一步包含在堆疊內之一第二電極層處之一保形襯墊，該保形襯墊插置於導電插塞與一介電材料之間。在上文所描述之設備之一些實例中，該介電材料插置於保形襯墊與該第二電極層處之一第三電極之間。
圖15展示繪示根據本發明之實施例之用於一交叉點記憶體陣列及相關製造技術之一方法1500之一流程圖。方法1500之操作可藉由本文中(例如)參考圖3至圖8所描述之方法實施。
在方塊1505，可形成穿過在一第一層處包括一第一介電材料之一堆疊之一頂層之複數個通孔。方塊1505之操作可根據本文中所描述之方法執行。在某些實例中，方塊1505之操作之態樣可作為如參考圖3至圖8所描述之一或多個程序之部分來執行。
在方塊1510，可形成第一介電材料中之一第一通道，該第一通道與複數個通孔對準。方塊1510之操作可根據本文中所描述之方法執行。在某些實例中，方塊1510之操作之態樣可作為如參考圖3至圖8所描述之一或多個程序之部分來執行。
在方塊1515，可用一電極材料填充第一通道。方塊1515之操作可根據本文中所描述之方法執行。在某些實例中，方塊1515之操作之態樣可作為如參考圖3至圖8所描述之一或多個程序之部分來執行。
在方塊1520，可在第一通道內之電極材料中形成比第一通道窄之一第二通道。方塊1520之操作可根據本文中所描述之方法執行。在某些實例中，方塊1520之操作之態樣可作為如參考圖3至圖8所描述之一或多個程序之部分來執行。
在方塊1525，可用第一介電材料填充第二通道。方塊1525之操作可根據本文中所描述之方法執行。在某些實例中，方塊1525之操作之態樣可作為如參考圖3至圖8所描述之一或多個程序之部分來執行。
在一些情況中，方法1500亦可包含在第一通道內形成一保形襯墊，該保形襯墊插置於第一介電材料與電極材料之間。在一些情況中，方法1500亦可包含形成穿過堆疊之頂層之複數個第二通孔，其中該複數個第二通孔形成與藉由複數個通孔形成之一第一列通孔相交之一第二列通孔，且其中堆疊在一第二層處包括一第二介電材料。上文所描述之方 法1500之一些實例可進一步包含在該第二介電材料中形成可與複數個第二通孔對準之一第三通道。上文所描述之方法1500之一些實例可進一步包含用電極材料填充該第三通道。上文所描述之方法1500之一些實例可進一步包含在第三通道內之電極材料中形成可比第三通道窄之一第四通道。上文所描述之方法1500之一些實例可進一步包含用第二介電材料填充該第四通道。
在上文所描述之方法1500之一些實例中，形成第一通道包括在第一介電材料中形成複數個第一腔。在上文所描述之方法1500之一些實例中，形成該複數個第一腔包括透過複數個通孔自第一層移除第一介電材料之一部分。在上文所描述之方法1500之一些實例中，移除第一介電材料之該部分包括施加在第一介電材料與堆疊中之至少一其他材料之間可具化學選擇性之一各向同性蝕刻劑。在上文所描述之方法1500之一些實例中，形成第二通道包括在第一通道內之電極材料中形成複數個第二腔。
在上文所描述之方法1500之一些實例中，形成複數個第二腔包括透過複數個通孔自第一通道移除電極材料之一部分。在上文所描述之方法1500之一些實例中，移除電極材料之該部分包括施加在電極材料與堆疊中之至少一其他材料之間可具化學選擇性之一各向同性蝕刻劑。在上文所描述之方法1500之一些實例中，堆疊進一步包括包含一第二介電材料之一第二層及介於第一層與該第二層之間的一第三層，該第三層包括硫屬化物材料。在上文所描述之方法1500之一些實例中，用第一介電材料填充第二通道在第一層處產生一電極材料環圈。
圖16展示繪示根據本發明之實施例之用於一交叉點記憶體 陣列及相關製造技術之一方法1600之一流程圖。方法1600之操作可藉由本文中(例如)參考圖3至圖7、圖13及圖14所描述之方法實施。
在方塊1605，可形成延伸穿過一堆疊至一導電元件之一導通孔，該堆疊包括一目標電極。方塊1605之操作可根據本文中所描述之方法執行。在某些實例中，方塊1605之操作之態樣可作為如參考圖3至圖7、圖13及圖14所描述之一或多個程序之部分來執行。
在方塊1610，可用一導電材料填充導通孔。方塊1610之操作可根據本文中所描述之方法執行。在某些實例中，方塊1610之操作之態樣可作為如參考圖3至圖7、圖13及圖14所描述之一或多個程序之部分來執行。
在方塊1615，可自導通孔移除導電材料之一部分以曝露插置於導通孔與目標電極之間的一介電緩衝材料。方塊1615之操作可根據本文中所描述之方法執行。在某些實例中，方塊1615之操作之態樣可作為如參考圖3至圖7、圖13及圖14所描述之一或多個程序之部分來執行。
在方塊1620，可移除介電緩衝材料以曝露目標電極。方塊1620之操作可根據本文中所描述之方法執行。在某些實例中，方塊1620之操作之態樣可作為如參考圖3至圖7、圖13及圖14所描述之一或多個程序之部分來執行。
在方塊1625，可用導電材料填充導通孔以使目標電極與導電元件耦合。方塊1625之操作可根據本文中所描述之方法執行。在某些實例中，方塊1625之操作之態樣可作為如參考圖3至圖7、圖13及圖14所描述之一或多個程序之部分來執行。
在一些情況中，方法1600亦可包含在堆疊內之一不同電極 層處形成一保形襯墊。在一些情況中，方法1600亦可包含在目標電極中形成一間隙。
在上文所描述之方法1600之一些實例中，移除介電緩衝材料以曝露目標電極同時曝露包含目標電極之一目標電極層內之一第二目標電極，該第二目標電極係在導通孔相對於目標電極之一相對側上。在上文所描述之方法1600之一些實例中，用導電材料填充導通孔以使目標電極與導電元件耦合進一步包括使目標電極與第二目標電極耦合。在上文所描述之方法1600之一些實例中，在目標電極中形成間隙包括各向異性地蝕刻通過目標電極。在上文所描述之方法1600之一些實例中，在目標電極中形成間隙包括形成延伸穿過堆疊至包含目標電極之至少一目標層之一第二導通孔，及透過該第二導通孔各向同性地移除目標電極之一部分。
圖17展示繪示根據本發明之實施例之用於一交叉點記憶體陣列及相關製造技術之一方法1700之一流程圖。方法1700之操作可藉由本文中(例如)參考圖3至圖7及圖9所描述之方法實施。
在方塊1705，可形成在一記憶體層處包括一記憶體材料之一堆疊。方塊1705之操作可根據本文中所描述之方法執行。在某些實例中，方塊1705之操作之態樣可作為如參考圖3至圖7及圖9所描述之一或多個程序之部分來執行。
在方塊1710，可形成穿過堆疊之複數個導通孔。方塊1710之操作可根據本文中所描述之方法執行。在某些實例中，方塊1710之操作之態樣可作為如參考圖3至圖7及圖9所描述之一或多個程序之部分來執行。
在方塊1715，可藉由用一介電材料填充複數個導通孔而形 成藉由複數個介電插塞穿孔之一記憶體材料薄片。方塊1715之操作可根據本文中所描述之方法執行。在某些實例中，方塊1715之操作之態樣可作為如參考圖3至圖7及圖9所描述之一或多個程序之部分來執行。
在一些情況中，方法1700亦可包含形成穿過堆疊之複數個第二導通孔且用一第二介電材料填充該複數個第二導通孔以在記憶體材料薄片中形成額外介電插塞。在一些情況中，方法1700亦可包含：在堆疊之一第一層處之介電材料中形成一第一通道，該第一通道與複數個導通孔對準；在該第一通道內之電極材料中形成可比第一通道窄之一第二通道；及用介電材料填充該第二通道。在一些情況中，方法1700亦可包含：形成穿過堆疊之複數個第二導通孔，其中該複數個第二導通孔在與對應於藉由複數個導通孔形成之一第一列導通孔之一第一方向相交之一第二方向上形成一第二列導通孔，且其中堆疊在一第二層處包括一第二介電材料；在該第二介電材料中形成一第三通道，該第三通道與複數個第二導通孔對準；用電極材料填充第三通道；在第三通道內之電極材料中形成可比第三通道窄之一第四通道；及用第二介電材料填充該第四通道。
在上文所描述之方法1700之一些實例中，複數個導通孔可安置於具有一第一方向之一第一線性組態中。在上文所描述之方法1700之一些實例中，複數個第二導通孔可安置於具有與該第一方向相交之一第二方向之一第二線性組態中。在上文所描述之方法1700之一些實例中，該第二方向可正交於第一方向。在上文所描述之方法1700之一些實例中，記憶體材料薄片包括若干列之介電插塞。在上文所描述之方法1700之一些實例中，一介電插塞可為該等介電插塞列所共有。
在上文所描述之方法1700之一些實例中，形成第一通道包 括在介電材料中形成複數個第一腔，其中該複數個第一腔之鄰接第一腔合併以形成第一通道。在上文所描述之方法1700之一些實例中，形成複數個第一腔包括透過複數個導通孔自第一層移除介電材料之一部分。在上文所描述之方法1700之一些實例中，記憶體材料包括硫屬化物材料。
圖18展示繪示根據本發明之實施例之用於一交叉點記憶體陣列及相關製造技術之一方法1800之一流程圖。方法1800之操作可藉由本文中(例如)參考圖3至圖7及圖10所描述之方法實施。
在方塊1805，可形成穿過在一記憶體層處包括一記憶體材料之一堆疊之一頂層之複數個第一通孔，各複數個第一通孔沿著一第一方向線性地安置。方塊1805之操作可根據本文中所描述之方法執行。在某些實例中，方塊1805之操作之態樣可作為如參考圖3至圖7及圖10所描述之一或多個程序之部分來執行。
在方塊1810，可形成穿過堆疊之頂層之複數個第二通孔，各複數個第二通孔沿著不同於第一方向之一第二方向線性地安置。方塊1810之操作可根據本文中所描述之方法執行。在某些實例中，方塊1810之操作之態樣可作為如參考圖3至圖7及圖10所描述之一或多個程序之部分來執行。
在方塊1815，可在記憶體材料中形成複數個第一通道，各第一通道與複數個第一通孔對準。方塊1815之操作可根據本文中所描述之方法執行。在某些實例中，方塊1815之操作之態樣可作為如參考圖3至圖7及圖10所描述之一或多個程序之部分來執行。
在方塊1820，可在記憶體材料中形成複數個第二通道，各第二通道與複數個第一通道相交。方塊1820之操作可根據本文中所描述 之方法執行。在某些實例中，方塊1820之操作之態樣可作為如參考圖3至圖7及圖10所描述之一或多個程序之部分來執行。
在方塊1825，可用一介電材料填充複數個第一通道及複數個第二通道。方塊1825之操作可根據本文中所描述之方法執行。在某些實例中，方塊1825之操作之態樣可作為如參考圖3至圖7及圖10所描述之一或多個程序之部分來執行。
在上文所描述之方法1800之一些實例中，形成複數個第二通道在記憶體層處形成複數個記憶體材料元件，各記憶體材料元件與至少四個電極耦合。在上文所描述之方法1800之一些實例中，形成複數個第一通道包括在記憶體材料中形成複數個第一腔，各第一腔對應於一第一通孔，其中對應於複數個第一通孔之鄰接第一腔形成一第一通道。
圖19展示繪示根據本發明之實施例之用於一交叉點記憶體陣列及相關製造技術之一方法1900之一流程圖。方法1900之操作可藉由本文中(例如)參考圖3至圖7及圖11所描述之方法實施。
在方塊1905，可形成穿過在一佔位層處包括一佔位材料之一堆疊之一頂層之複數個第一通孔。方塊1905之操作可根據本文中所描述之方法執行。在某些實例中，方塊1905之操作之態樣可作為如參考圖3至圖7及圖11所描述之一或多個程序之部分來執行。
在方塊1910，可在佔位材料中形成一第一通道，該第一通道與複數個第一通孔對準。方塊1910之操作可根據本文中所描述之方法執行。在某些實例中，方塊1910之操作之態樣可作為如參考圖3至圖7及圖11所描述之一或多個程序之部分來執行。
在方塊1915，可用一記憶體材料填充第一通道。方塊1915 之操作可根據本文中所描述之方法執行。在某些實例中，方塊1915之操作之態樣可作為如參考圖3至圖7及圖11所描述之一或多個程序之部分來執行。
在方塊1920，可在第一通道內之記憶體材料中形成比第一通道窄之一第二通道。方塊1920之操作可根據本文中所描述之方法執行。在某些實例中，方塊1920之操作之態樣可作為如參考圖3至圖7及圖11所描述之一或多個程序之部分來執行。
在方塊1925，可用一介電材料填充第二通道。方塊1925之操作可根據本文中所描述之方法執行。在某些實例中，方塊1925之操作之態樣可作為如參考圖3至圖7及圖11所描述之一或多個程序之部分來執行。
在一些情況中，方法1900亦可包含在佔位層處形成一第三通道，其中該第三通道沿著不同於第一通道之一方向延伸且將第一通道內之記憶體材料分離成複數個記憶體材料元件。
在上文所描述之方法1900之一些實例中，形成第一通道包括在佔位材料中形成複數個第一腔，其中鄰接第一腔合併以形成第一通道。在上文所描述之方法1900之一些實例中，形成複數個第一腔包括透過複數個第一通孔自佔位層移除佔位材料之一部分。在上文所描述之方法1900之一些實例中，形成第二通道包括透過複數個第一通孔自第一通道移除記憶體材料之一部分。在上文所描述之方法1900之一些實例中，用介電材料填充第二通道產生包圍第二通道中之介電材料之一記憶體材料帶。
在上文所描述之方法1900之一些實例中，形成第三通道包 括形成穿過堆疊之頂層之複數個第二通孔，其中該複數個第二通孔形成與藉由複數個第一通孔形成之一第一列通孔相交之一第二列通孔。在上文所描述之方法1900之一些實例中，複數個記憶體材料元件之各記憶體材料元件可與至少三個電極耦合。在上文所描述之方法1900之一些實例中，記憶體材料包括硫屬化物材料。
圖20展示繪示根據本發明之實施例之用於一交叉點記憶體陣列及相關製造技術之一方法2000之一流程圖。方法2000之操作可藉由本文中(例如)參考圖3至圖7及圖12所描述之方法實施。
在方塊2005，可形成穿過包括一佔位層之一堆疊之一頂層之一通孔。方塊2005之操作可根據本文中所描述之方法執行。在某些實例中，方塊2005之操作之態樣可作為如參考圖3至圖7及圖12所描述之一或多個程序之部分來執行。
在方塊2010，可形成穿過通孔之在佔位層內之一腔。方塊2010之操作可根據本文中所描述之方法執行。在某些實例中，方塊2010之操作之態樣可作為如參考圖3至圖7及圖12所描述之一或多個程序之部分來執行。
在方塊2015，可用一記憶體材料填充腔。方塊2015之操作可根據本文中所描述之方法執行。在某些實例中，方塊2015之操作之態樣可作為如參考圖3至圖7及圖12所描述之一或多個程序之部分來執行。
在方塊2020，可形成記憶體材料中之一第一通道，該第一通道沿著一第一軸將記憶體材料分離成佔位層處之離散元件。方塊2020之操作可根據本文中所描述之方法執行。在某些實例中，方塊2020之操作之態樣可作為如參考圖3至圖7及圖12所描述之一或多個程序之部分來 執行。
在一些情況中，方法2000亦可包含在形成第一通道之前透過通孔移除記憶體材料之一部分，以在佔位層處形成一記憶體材料圓環，該記憶體材料圓環包圍通孔之一垂直軸(例如，相對於一基板之一正交方向)。在一些情況中，方法2000亦可包含在記憶體材料中形成一第二通道，該第二通道沿著不同於第一軸之一第二軸將記憶體材料分離成佔位層處之額外離散元件。
在上文所描述之方法2000之一些實例中，形成第一通道包括透過包含通孔之複數個通孔自佔位層移除記憶體材料之一部分。在上文所描述之方法2000之一些實例中，形成第二通道產生四個記憶體材料元件，各記憶體材料元件具有一彎曲表面。在上文所描述之方法2000之一些實例中，記憶體材料包括硫屬化物材料。
應注意，上文所描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式修改，且其他實施方案係可行的。此外，可組合來自兩個或更多個方法之實施例。
在一些情況中，描述一種設備。該設備可使用一方法(諸如本文中所描述之方法)形成。該設備可包含：一堆疊之一上層，該上層包括各具有一第一寬度之複數個孔；該堆疊內之一第一電極層，該第一電極層包括一第一電極及一第二電極；及一介電質通道，其與該複數個孔對準且使該第一電極與該第二電極分離達大於該第一寬度之一第一距離。在一些實例中，該上層可包含一硬遮罩材料，且在一些實例中，該第一電極可具有小於一最小特徵大小之至少一尺寸。在一些情況中，該設備可進一步包含該堆疊內之一記憶體層，該記憶體層包括藉由複數個介電插塞穿孔之 一記憶體材料薄片。在一些實例中，該設備可進一步包含：該堆疊內之一第二電極層，該第二電極層包括一第三電極及一第四電極；及該堆疊內之一記憶體層，該記憶體層包括與該第一電極、該第二電極及該第三電極耦合之一記憶體材料元件。在一些情況中，該記憶體材料元件可與該第四電極耦合。
此外，在一些情況中，設備可包含堆疊內之一記憶體層，該記憶體層包括複數個記憶體材料元件，各記憶體材料元件具有一彎曲表面。在一些實例中，設備可包含：上層中之複數個第二孔，各第二孔具有一第二寬度；堆疊內之一第二電極層，該第二電極層包括一第三電極及一第四電極；及一第二介電質通道，其與該複數個第二孔對準且使該第三電極與該第四電極分離達大於該第二寬度之一第二距離。在一些實例中，第一電極及第二電極沿著一第一方向安置且第三電極及第四電極沿著一第二方向安置。在一些情況中，設備進一步包含在第一電極層處之一緊鄰電極，其中第二電極使第一電極與該緊鄰電極分離且第二電極比第一電極更靠近該緊鄰電極。在一些實例中，設備可進一步包含與第一電極之複數個表面接觸之一保形襯墊。
在一些情況中，描述一種設備。該設備可使用一方法(諸如本文中所描述之方法)形成。該設備可包含：一堆疊，其包含一電極層及一記憶體層；一導電元件，其與該堆疊接觸；一導電插塞，其延伸通過該堆疊且與該導電元件耦合，該導電插塞在該記憶體層處具有一第一寬度且在該電極層處具有一第二寬度，該第二寬度大於該第一寬度；及該電極層處之一第一電極，該第一電極與該導電插塞耦合。在一些情況中，該設備可進一步包含該電極層處之一第二電極，該第二電極與該導電插塞耦合。 在一些情況中，該第二電極可與該電極層處之一共線電極隔離，且在一些情況中，該第一電極平行於該第二電極。在一些實例中，該設備可進一步包含在該堆疊內之一第二電極層處之一保形襯墊，該保形襯墊插置於該導電插塞與一介電材料之間，其中該介電材料插置於該保形襯墊與該第二電極層處之一第三電極之間。
本文中所描述之資訊及信號可使用各種不同科技及技術之任一者表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合來表示。一些圖式可將信號繪示為單一信號；然而，一般技術者將理解，該信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。
術語「電子通信」及「耦合」係指支援組件之間的電子流之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如，在一通電電路中)或可不主動地交換電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在通電至一電路之後交換電子或信號。例如，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信或可無關於開關之狀態(即，斷開或閉合)而耦合。
如本文中所使用，術語「實質上」意謂修飾特性(例如，由術語實質上修飾之一動詞或形容詞)無需為絕對的，但足夠接近以便達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作至一記憶體陣列之一記憶體胞元或其他組件之一電接觸 件。一電極可包含提供記憶體裝置100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或類似者。
硫屬化物材料可為包含元素S、Se及Te之至少一者之材料或合金。硫屬化物材料可包含以下各者之合金：S、Se、Te、Ge、As、Al、Si、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)。實例性硫屬化物材料及合金可包含(但不限於)：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用之帶連字符之化學組合物表示法指示一特定化合物或合金中所包含之元素且意欲表示涉及該等所指示元素之所有化學計量學。例如，Ge-Te可包含GexTey，其中x及y可為任何正整數。可變電阻材料之其他實例可包含包括兩種或兩種以上金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之二元金屬氧化物材料或混合價氧化物。實施例並不限於與記憶體胞元之記憶體組件相關聯之一(或若干)特定可變電阻材料。例如，可變電阻材料之其他實例可用於形成記憶體組件且可包含硫屬化物材料、巨磁阻材料或聚合物基材料等等。
術語「隔離」係指其中電子目前無法在其等之間流動之組件之間的一關係；若組件之間存在一開路，則其等彼此隔離。例如，當一開關斷開時，藉由該開關實體連接之兩個組件可彼此隔離。
本文中所論述之裝置(包含一記憶體裝置100)可形成於一半 導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於：磷、硼或砷)摻雜來控制基板或基板子區域之導電性。摻雜可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜方法而執行。
本文中所論述之一或若干電晶體可表示一場效電晶體(FET)且包括一三端子裝置，包含一源極、汲極及閘極。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區域。源極及汲極可藉由一輕度摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可由一絕緣閘極氧化物封蓋。可藉由將一電壓施加至閘極而控制通道導電性。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變為導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可「接通」或「啟動」。當將小於該電晶體之臨限電壓之一電壓施加至該電晶體閘極時，該電晶體可「關斷」或「撤銷啟動」。
本文中所闡述之描述結合隨附圖式描述實例性組態且不表示可實施或可在發明申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或圖解」，而非「較佳」或「優於其他實例」。詳細描述包含用於提供對所描述技術之理解之目的之具體細節。然而，此等技術可在無此等具體細節之情況下實踐。在一些例項 中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中所描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合來表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可使用經設計以執行本文中所描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一數位信號處理器(DSP)及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文中所描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文所描述之功 能。實施功能之特徵亦可實體定位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。又，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言)A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC(即，A及B及C)。又，如本文中所使用，片語「基於」不應解釋為對一條件閉集之參考。例如，在不脫離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中所使用，片語「基於」應按相同於片語「至少部分基於」之方式來解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式自一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可為可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD)ROM或其他光磁儲存器、磁碟儲存器或其他磁性儲存裝置，或可用於攜載或儲存呈指令或資料結構之形式之所要程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。又，任何連接適當地稱為一電腦可讀媒體。例如，若使用一同軸纜線、光纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技自一網站、伺服器或其他遠端源傳輸軟體，則同軸纜線、光纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含於媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光學光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟 (其中磁碟通常以磁性方式重現資料，而光碟使用雷射以光學方式重現資料)。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中所定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵一致之最廣泛範疇。
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Claims (18)

  1. 一種半導體製造方法，其包括：形成延伸穿過一堆疊至一導電元件之一導通孔，該堆疊包括一第一電極；用一導電材料填充該導通孔；自該導通孔移除該導電材料之一部分以曝露插置於該導通孔及該第一電極之間之一介電緩衝材料；移除該介電緩衝材料以曝露該第一電極；及用該導電材料填充該導通孔以使該第一電極與該導電元件耦合，其中該導電材料包括一導電插塞。
  2. 如請求項1之方法，其中：移除該介電緩衝材料以曝露該第一電極同時曝露在一電極層內之一第二電極，該第二電極係在該導通孔相對於該第一電極之一相對側上。
  3. 如請求項2之方法，其中用該導電材料填充該導通孔以使該第一電極與該導電元件耦合進一步包括：使該第一電極與該第二電極耦合。
  4. 如請求項1之方法，其中該第一電極係在該堆疊內之一電極層處，該方法進一步包括：在該堆疊內之一不同電極層處形成一保形襯墊。
  5. 如請求項1之方法，其進一步包括：在該第一電極中形成一間隙。
  6. 如請求項5之方法，其中在該第一電極中形成該間隙包括：各向異性地蝕刻通過該第一電極。
  7. 如請求項5之方法，其中在該第一電極中形成該間隙包括：形成延伸穿過該堆疊至包含該第一電極之至少一目標層之一第二導通孔；及透過該第二導通孔各向同性地移除該第一電極之一部分。
  8. 如請求項1之方法，其中該導電材料及該第一電極包括一相同材料。
  9. 如請求項1之方法，其中移除該介電緩衝材料包括：至少部分基於一各向同性蝕刻之一化學選擇性對該介電緩衝材料執行該各向同性蝕刻。
  10. 一種記憶體設備，其包括：一堆疊，其包含一電極層及一記憶體層；一導電元件，其與該堆疊接觸；一導電插塞，其延伸穿過該堆疊且與該導電元件耦合，該導電插塞在該記憶體層處具有一第一寬度且在該電極層處具有一第二寬度，該第二 寬度大於該第一寬度；及在該電極層處之一第一電極，該第一電極與該導電插塞耦合。
  11. 如請求項10之設備，其進一步包括：在該電極層處之一第二電極，該第二電極與該導電插塞耦合。
  12. 如請求項11之設備，其中該第二電極與在該電極層處之一共線電極隔離。
  13. 如請求項11之設備，其中該第一電極平行於該第二電極。
  14. 如請求項10之設備，其進一步包括：在該堆疊內一第二電極層處之一保形襯墊，該保形襯墊插置於該導電插塞及一介電材料之間。
  15. 如請求項14之設備，其中該介電材料插置於該保形襯墊及在該第二電極層處之一第三電極之間。
  16. 如請求項10之設備，其中該導電插塞及該第一電極包括一相同材料。
  17. 如請求項10之設備，其中該第一電極包括一間隙。
  18. 如請求項17之設備，其中該間隙將該第一電極切割成一第一存取線及一第二存取線。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
WO2022077208A1 (en) * 2020-10-13 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd 3d cross point memory structure formed by xtacking to improve memory array efficiency and enable scaling
CN112951990B (zh) * 2021-02-22 2021-12-28 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
KR20240020573A (ko) 2022-08-08 2024-02-15 삼성전자주식회사 시리얼 게이트 트랜지스터 및 이를 포함하는 비휘발성 메모리 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028558A1 (en) * 2000-04-18 2002-03-07 Kuk-Seung Yang Method for forming gate electrode of MOS type transistor
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US20080164454A1 (en) * 2007-01-10 2008-07-10 Winbond Electronics Corp. Phase change memory device and method for fabricating the same
US20130229846A1 (en) * 2010-12-14 2013-09-05 Sandisk 3D Llc Memories with Cylindrical Read/Write Stacks
US20140048761A1 (en) * 2012-08-14 2014-02-20 Yasuhiro Nojiri Semiconductor memory device and method of manufacturing the same
US20140332875A1 (en) * 2013-05-13 2014-11-13 Jung-Hwan Kim Vertical memory devices and method of manufacturing the same
TW201628067A (zh) * 2015-01-21 2016-08-01 愛思開海力士有限公司 具有單層閘極的非揮發性記憶體裝置以及製造其之方法
TW201705135A (zh) * 2010-02-07 2017-02-01 季諾半導體股份有限公司 半導體記憶元件-含導通之浮體電晶體，半導體記憶元件-具有非永久性和永久性功能及操作方法
TW201810536A (zh) * 2016-07-06 2018-03-16 國立研究開發法人產業技術總合研究所 半導體記憶元件與其他元件以及該等元件之製造方法
US20180108669A1 (en) * 2016-10-18 2018-04-19 Hongbin Zhu Semiconductor devices and methods of fabrication

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684225B2 (ja) 2002-09-30 2005-08-17 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array
JP5443814B2 (ja) 2009-04-14 2014-03-19 株式会社東芝 半導体記憶装置の製造方法
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
JP2010283071A (ja) * 2009-06-03 2010-12-16 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
JP5388814B2 (ja) 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8431446B1 (en) * 2009-12-29 2013-04-30 MicronTechnology, Inc Via formation for cross-point memory
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
KR101845508B1 (ko) 2011-04-27 2018-04-05 삼성전자주식회사 반도체 소자의 제조 방법
US8552525B2 (en) * 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
US9419217B2 (en) * 2011-08-15 2016-08-16 Unity Semiconductor Corporation Vertical cross-point memory arrays
JP5852741B2 (ja) 2011-09-09 2016-02-03 インテル・コーポレーション メモリデバイスにおけるパス分離
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101910500B1 (ko) * 2012-07-04 2018-10-22 에스케이하이닉스 주식회사 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법
US9711392B2 (en) 2012-07-25 2017-07-18 Infineon Technologies Ag Field emission devices and methods of making thereof
KR20140018544A (ko) 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8729523B2 (en) * 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
TWI530953B (zh) * 2012-11-15 2016-04-21 旺宏電子股份有限公司 三維記憶體及解碼技術
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9691981B2 (en) * 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9230973B2 (en) * 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9508736B2 (en) 2013-10-17 2016-11-29 Cypress Semiconductor Corporation Three-dimensional charge trapping NAND cell with discrete charge trapping film
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US9806129B2 (en) * 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9306165B2 (en) * 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US9281471B2 (en) 2014-04-30 2016-03-08 Micron Technology, Inc. Phase change memory stack with treated sidewalls
US9324423B2 (en) * 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
KR102192848B1 (ko) 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치
CN104022120B (zh) * 2014-06-23 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR102307633B1 (ko) 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US10483324B2 (en) * 2015-11-24 2019-11-19 Fu-Chang Hsu 3D vertical memory array cell structures and processes
US9735202B1 (en) 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US9947721B2 (en) * 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
US9659998B1 (en) 2016-06-07 2017-05-23 Macronix International Co., Ltd. Memory having an interlayer insulating structure with different thermal resistance
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
KR102616038B1 (ko) * 2016-08-19 2023-12-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN106340521B (zh) * 2016-09-30 2018-06-12 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
KR102331961B1 (ko) * 2019-03-20 2021-11-25 주식회사 엘지생활건강 비수계 분산액, 그 제조 방법 및 그를 포함하는 화장료 조성물

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028558A1 (en) * 2000-04-18 2002-03-07 Kuk-Seung Yang Method for forming gate electrode of MOS type transistor
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US20080164454A1 (en) * 2007-01-10 2008-07-10 Winbond Electronics Corp. Phase change memory device and method for fabricating the same
TW201705135A (zh) * 2010-02-07 2017-02-01 季諾半導體股份有限公司 半導體記憶元件-含導通之浮體電晶體，半導體記憶元件-具有非永久性和永久性功能及操作方法
US20130229846A1 (en) * 2010-12-14 2013-09-05 Sandisk 3D Llc Memories with Cylindrical Read/Write Stacks
US20140048761A1 (en) * 2012-08-14 2014-02-20 Yasuhiro Nojiri Semiconductor memory device and method of manufacturing the same
US20140332875A1 (en) * 2013-05-13 2014-11-13 Jung-Hwan Kim Vertical memory devices and method of manufacturing the same
TW201628067A (zh) * 2015-01-21 2016-08-01 愛思開海力士有限公司 具有單層閘極的非揮發性記憶體裝置以及製造其之方法
TW201810536A (zh) * 2016-07-06 2018-03-16 國立研究開發法人產業技術總合研究所 半導體記憶元件與其他元件以及該等元件之製造方法
US20180108669A1 (en) * 2016-10-18 2018-04-19 Hongbin Zhu Semiconductor devices and methods of fabrication

Also Published As

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