KR20240020573A - 시리얼 게이트 트랜지스터 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

시리얼 게이트 트랜지스터 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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Abstract

비휘발성 메모리 장치는 복수의 메모리 블록들 및 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 상응하는 메모리 블록에 전달하는 복수의 시리얼 게이트 트랜지스터들을 각각 포함하는 복수의 패스 트랜지스터 블록들을 포함한다. 각각의 시리얼 게이트 트랜지스터는, 반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역 및 상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함한다. 상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어된다.

Description

시리얼 게이트 트랜지스터 및 이를 포함하는 비휘발성 메모리 장치{Serial-gate transistor and nonvolatile memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 시리얼 게이트 트랜지스터 및 시리얼 게이트 트랜지스터를 포함하는 비휘발성 메모리 장치에 관한 것이다.
소스-드레인 영역들 사이에서 고전압을 전달하는 고전압용 트랜지스터는 통상적으로 게이트에도 고전압이 인가되고, 게이트 하부에 형성되는 게이트 절연층은 게이트에 인가되는 고전압을 견딜 수 있도록 충분히 큰 두께를 갖는다. 또한, 고전압용 트랜지스터의 채널은 소스-드레인 영역들에 인가되는 고전압에 의한 전계를 견딜 수 있도록, 즉 소스 및 드레인 사이의 펀치스루(punch-through)를 방지하도록 저전압용 트랜지스터의 채널보다 길게 형성되어야 한다. 다시 말해서, 고전압용 트랜지스터는 저전압용 트랜지스터보다 더 넓은 면적을 필요로 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 채널에 형성되는 피크 전계를 감소할 수 있는 시리얼 게이트 트랜지스터를 제공하는 것이다.
또한 본 발명의 일 목적은, 채널에 형성되는 피크 전계를 감소할 수 있는 시리얼 게이트 트랜지스터를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 복수의 메모리 블록들 및 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 상응하는 메모리 블록에 전달하는 복수의 시리얼 게이트 트랜지스터들을 각각 포함하는 복수의 패스 트랜지스터 블록들을 포함한다.
각각의 시리얼 게이트 트랜지스터는, 반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역 및 상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함한다.
상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터는, 반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역 및 상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함한다.
상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 셀 영역에 형성되는 복수의 제1 메탈 패드들, 상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들, 상기 셀 영역에 형성되고, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이 및 상기 주변 회로 영역에 형성되고, 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 상응하는 메모리 블록에 전달하는 복수의 시리얼 게이트 트랜지스터들을 각각 포함하는 복수의 패스 트랜지스터 블록들을 포함한다.
각각의 시리얼 게이트 트랜지스터는, 반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역 및 상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함한다.
상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어된다.
본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터 및 시리얼 게이트 트랜지스터를 포함하는 비휘발성 메모리 장치는, 시리얼 게이트 구조 및 게이트 신호들의 독립적인 제어를 통하여 채널에 야기되는 피크 전계를 감소할 수 있다.
피크 전계의 감소를 통하여 정션 브레이크다운(junction breakdown) 전압, 터널링 전류, GIDL(gate induced drain leakage) 전류 및 핫 캐리어 인젝션(hot carrier injection)을 감소함으로써 채널의 수평 방향의 길이를 감소할 수 있고, 따라서 시리얼 게이트 트랜지스터 및 비휘발성 메모리 장치의 면적을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터의 수직 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 2개의 게이트들을 포함하는 시리얼 게이트 트랜지스터의 수직 구조를 나타내는 단면도이다.
도 3은 도 2의 시리얼 게이트 트랜지스터의 동작 방법을 나타내는 도면이다.
도 4 및 5는 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터의 피크 전류의 감소를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 9는 도 8의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 행 디코더의 일 실시예를 나타내는 블록도이다.
도 11은 도 10의 행 디코더의 일 부분을 나타내는 도면이다.
도 12a 및 12b는 도 10의 행 디코더에 포함되는 패스 트랜지스터 블록들의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 13a 내지 13e는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작시 패스 트랜지스터 블록에 포함되는 시리얼 게이트 트랜지스터의 동작을 나타내는 도면들이다.
도 14a 내지 14c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작시 패스 트랜지스터 블록에 포함되는 시리얼 게이트 트랜지스터의 동작을 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 블록 디코더의 일 실시예를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 17은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터의 수직 구조를 나타내는 단면도이다.
도 1을 참조하면, 시리얼 게이트 트랜지스터(SGT)는 제1 소스-드레인 영역(210), 제2 소스-드레인 영역(220), 게이트 영역(230) 및 복수의 게이트들(GT)을 포함한다.
제1 소스-드레인 영역(210), 게이트 영역(230) 및 제2 소스-드레인 영역(220)은 반도체 기판(100)에 수평 방향(X)으로 순차적으로 배치된다. 복수의 게이트들(GT)은 게이트 영역(230)에 해당하는 반도체 기판(100)의 상부에 수평 방향(X)으로 배치된다.
복수의 게이트들(GT)은 서로 전기적으로 절연된다. 다시 말해, 복수의 게이트들(GT)은 수평 방향(X)으로 이격된다. 복수의 게이트들(GT)의 수평 방향(X)의 길이는 모두 동일할 수도 있고, 복수의 게이트들(GT)의 적어도 일부의 게이트들의 수평 방향(X)의 길이는 서로 다를 수도 있다. 또한, 복수의 게이트들(GT)의 인접하는 2개의 게이트들 사이의 수평 방향(X)의 간격은 모두 동일할 수도 있고 서로 다를 수도 있다.
또한, 복수의 게이트들(GT)에 각각 인가되는 복수의 게이트 신호들(G1~Gn)은 서로 독립적으로 제어된다. 복수의 게이트 신호들(G1~Gn)의 독립적인 제어에 대해서는 도 3, 13a 내지 14c를 참조하여 후술한다.
일 실시예에서, 고전압용 트랜지스터들을 형성하기 위해서, 반도체 기판(100)의 P 타입의 영역(101) 위에 딥 N-웰(102)이 형성될 수 있다. 그리고 딥 N-웰(102)의 상부에 P-웰(103)이 형성될 수 있다. P-웰(103)에 N형 도펀트들에 의해서 액티브 영역(ACT)이 형성된다. 액티브 영역(ACT)은 두 개의 얕은 트렌치 절연막들(STI) 사이의 영역으로 정의될 수 있다.
게이트 영역(230)에 해당하는 반도체 기판(100)의 상부에는 시리얼 게이트 트랜지스터(SGT)의 복수의 게이트들(GT)에 대응하는 게이트 라인들이 형성된다. 복수의 게이트들(GT)과 반도체 기판(100)의 상면 사이에는 게이트 절연막들(gate insulating films)(GIF)이 형성된다.
일 실시예에서, 제1 소스-드레인 영역(210)은 반도체 기판(100)에 형성되는 제1 영역(211) 및 제2 영역(212)을 포함할 수 있다. 제1 영역(211)에는 구동 신호(SI)가 인가된다. 예를 들어, 제1 영역(211)은 반도체 기판(100)의 P-웰(103)에 N형 도펀트들을 제1 농도(N+)로 도핑하여 형성될 수 있다. 제2 영역(212)은 제1 영역(211)과 제1 게이트(310) 사이의 P-웰(103)에 N형 도펀트들을 제1 농도(N+)보다 낮은 제2 농도(N-)로 도핑하여 형성될 수 있다. 실시예들에 따라서, 제1 영역(211) 및 제2 영역(212)는 N형 도펀트들을 동일한 농도로 도핑하여 일체적으로 형성될 수 있다.
제2 소스-드레인 영역(220)은 반도체 기판(100)에 형성되는 제3 영역(221) 및 제3 영역(222)을 포함할 수 있다. 제3 영역(221)은 구동 신호(SI)의 고전압이 전달되는 타겟 노드(예를 들어, 워드 라인(WL))가 연결된다. 이하 타겟 노드가 워드 라인(WL)인 경우에 기초하여 설명하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니며 타겟 노드는 워드 라인(WL) 이외의 다양한 노드일 수 있다. 예를 들어, 제3 영역(221)은 반도체 기판(100)의 P-웰(103)에 N형 도펀트들을 제1 농도(N+)로 도핑하여 형성될 수 있다. 제4 영역(222)은 제3 영역(221)과 제2 게이트(320) 사이의 P-웰(103)에 N형 도펀트들을 제1 농도(N+)보다 낮은 제2 농도(N-)로 도핑하여 형성될 수 있다. 실시예들에 따라서, 제3 영역(221) 및 제4 영역(222)는 N형 도펀트들을 동일한 농도로 도핑하여 일체적으로 형성될 수 있다.
게이트 영역(230)은, 복수의 게이트들(GT) 사이의 반도체 기판(100)의 P-웰(103)에 형성되는 복수의 중앙 영역들(CR)을 포함할 수 있다. 일 실시예에서, 복수의 중앙 영역들(CR)은 제2 영역(212) 및 제4 영역(222)과 같이 N형 도펀트들을 제2 농도(N-)로 도핑하여 형성될 수도 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에서, 복수의 중앙 영역들(CR)은 N형 도펀트들을 제2 농도(N-)와 다른 농도로 도핑하여 형성될 수 있고, 복수의 중앙 영역들(CR)의 도핑 농도들은 모두 동일하거나 서로 다를 수도 있다. 일 실시예에서, 또 다른 실시예에서, 복수의 중앙 영역들(CR)은 P-웰(103)과 같은 P형 도펀트들을 도핑하여 형성될 수도 있다. 일 실시예에서, 복수의 중앙 영역들(CR)의 적어도 일부는 P-웰(103) 자체일 수도 있다. 다시 말해, 복수의 중앙 영역들(CR)의 적어도 일부는 생략될 수 있다.
복수의 중앙 영역들(CR)이 생략되는 경우에는 문턱 전압이 증가하지만 전계의 스무딩(smoothing)에 의해 피크 전계를 감소할 수 있다. 반면에 복수의 중앙 영역들(CR)을 형성하는 경우에는 바디 효과(body effect)의 개선에 의해 문턱 전압을 감소할 수 있다. 문턱 전압의 및 피크 전계의 트레이드-오프(trade-off) 관계를 고려하여 복수의 중앙 영역들(CR)의 형성 여부, 도핑 타입 및/또는 도핑 농도들을 적절하게 결정할 수 있다.
이하, 설명 및 도시의 편의를 위하여 시리얼 게이트 트랜지스터(SGT)가 2개의 게이트들을 포함하는 경우를 예로 들어 본 발명의 실시예들을 설명한다. 본 발명의 실시예들이 2개의 게이트들을 포함하는 시리얼 게이트 트랜지스터(SGT)에 한정되지 않으며, 3개의 게이트들을 포함하는 시리얼 게이트 트랜지스터(SGT)에 대해서 동일 또는 유사한 실시예들이 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 2개의 게이트들을 포함하는 시리얼 게이트 트랜지스터의 수직 구조를 나타내는 단면도이다. 이하 도 1과 중복되는 설명을 생략한다.
도 2를 참조하면, 시리얼 게이트 트랜지스터(SGT)는 제1 소스-드레인 영역(210), 제2 소스-드레인 영역(220), 게이트 영역(230), 제1 게이트(310) 및 제2 게이트(320)를 포함한다.
제1 소스-드레인 영역(210), 게이트 영역(230) 및 제2 소스-드레인 영역(220)은 반도체 기판(100)에 수평 방향(X)으로 순차적으로 배치된다. 제1 게이트(310) 및 제2 게이트(320)는 게이트 영역(230)에 해당하는 반도체 기판(100)의 상부에 수평 방향(X)으로 배치된다. 제1 게이트(310) 및 제2 게이트(320)와 반도체 기판(100)의 상면 사이에는 게이트 절연막들(gate insulating films(311, 312)이 형성된다.
제1 소스-드레인 영역(210)에 수평 방향(X)으로 인접하는 제1 게이트(310) 및 제2 소스-드레인 영역(220)에 수평 방향(X)으로 인접하는 제2 게이트(320)는 서로 전기적으로 절연된다. 다시 말해, 제1 게이트(310) 및 제2 게이트(320)는 수평 방향(X)으로 이격된다. 전술한 바와 같이, 제1 게이트(310) 및 제2 게이트(320)의 수평 방향(X)의 길이는 동일할 수도 있고 서로 다를 수도 있다.
또한, 제1 게이트(310)에 인가되는 제1 게이트 신호(G1) 및 제2 게이트(320)에 인가되는 제2 게이트 신호(G2)는 서로 독립적으로 제어된다. 제1 게이트 신호(G1) 및 제2 게이트 신호(G2)의 독립적인 제어에 대해서는 도 3, 13a 내지 14c를 참조하여 후술한다.
게이트 영역(230)은, 제1 게이트(310) 및 제2 게이트(320) 사이의 반도체 기판(100)에 형성되는 중앙 영역(CR)(231)을 포함할 수 있다.
도 3은 도 2의 시리얼 게이트 트랜지스터의 동작 방법을 나타내는 도면이다.
도 2 및 3을 참조하면, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제1 게이트 신호(G1)의 전압(VG1)은 구동 신호(SI)의 전압(VSI)보다 크게 활성화되고, 제2 게이트 신호(G2)의 전압(VG2)은 제1 게이트 신호(G1)의 전압(VG1)보다 작거나 같게 활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제1 게이트 신호(G1)가 활성화 된 후에 제2 게이트 신호(G2)가 활성화될 수 있다. 다시 말해, 도 13a를 참조하여 후술하는 바와 같이, 제1 게이트 신호(G1)에 해당하는 제1 블록 선택 신호(BLKWL1)의 활성화 시점(T2)은 제2 게이트 신호(G2)에 해당하는 제2 블록 선택 신호(BLKWL2)의 활성화 시점(T1)보다 빠를 수 있다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제2 게이트 신호(G2)의 전압(VG2)은 구동 신호(SI)의 전압(VSI)보다 작게 비활성화되고, 제1 게이트 신호(G1)의 전압(VG1)은 제2 게이트 신호(G2)의 전압(VG2)보다 크거나 같게 비활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제2 게이트 신호(G2)가 비활성화된 후에 제1 게이트 신호(G1)가 비활성화될 수 있다. 다시 말해, 제1 게이트 신호(G1)의 비활성화 시점은 제2 게이트 신호(G2)의 비활성화 시점보다 늦을 수 있다.
이와 같이, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 큰 경우에는, 제1 소스-드레인 영역(210), 제1 게이트(G1) 및 중앙 영역(CR)을 포함하는 부분이 전계 완화 트랜지스터(FRT, field relaxation transistor)의 역할을 하고, 중앙 영역(CR), 제2 게이트(G2) 및 제2 소스-드레인 영역(220)을 포함하는 부분이 스위칭 트랜지스터(switching transistor)의 역할을 하게 된다.
전계 완화 트랜지스터는 드레인 영역에 걸리는 피크 전계를 낮추는 역할을 하고, 스위칭 트랜지스터는 시리얼 게이트 트랜지스터의 턴온 상태에서의 온 전류와 턴 오프 상태에서의 오프 전류를 결정한다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제2 게이트 신호(G2)의 전압(VG2)은 워드 라인(WL)의 전압(VWL)보다 크게 활성화되고, 제1 게이트 신호(G1)의 전압(VG1)은 제2 게이트 신호(G2)의 전압(VG2)보다 작거나 같게 활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제2 게이트 신호(G2)가 활성화된 후에 제1 게이트 신호(G1)가 활성화될 수 있다. 다시 말해, 제2 게이트 신호(G2)의 활성화 시점은 제2 게이트 신호(G2)의 활성화 시점보다 빠를 수 있다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제1 게이트 신호(G1)의 전압(VG1)은 워드 라인(WL)의 전압(VWL)보다 작게 비활성화되고, 제2 게이트 신호(G2)의 전압(VG2)은 제1 게이트 신호(G1)의 전압(VG1)보다 크거나 같게 비활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제1 게이트 신호(G1)가 비활성화된 후에 제2 게이트 신호(G2)가 비활성화될 수 있다. 다시 말해, 도 13a를 참조하여 후술하는 바와 같이, 제1 게이트 신호(G1)에 해당하는 제1 블록 선택 신호(BLKWL1)의 비활성화 시점은 제2 게이트 신호(G2)에 해당하는 제2 블록 선택 신호(BLKWL2)의 비활성화 시점보다 빠를 수 있다.
이와 같이, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작은 경우에는, 제1 소스-드레인 영역(210), 제1 게이트(G1) 및 중앙 영역(CR)을 포함하는 부분이 스위칭 트랜지스터의 역할을 하고, 중앙 영역(CR), 제2 게이트(G2) 및 제2 소스-드레인 영역(220)을 포함하는 부분이 전계 완화 트랜지스터의 역할을 하게 된다.
도 2 및 3을 참조하여 게이트 영역(220)의 반도체 기판(100)의 상부에 2개의 게이트들(G1, G2)이 배치되는 실시예를 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 것은 아니다. 실시예들에 따라서, 도 1을 참조하여 설명한 바와 같이, 게이트 영역(220)의 반도체 기판(100)의 상부에는 3개 이상의 게이트들이 배치될 수 있다. 상기 3개 이상의 게이트들은 서로 전기적으로 절연되고 서로 다른 게이트 신호들에 의해 독립적으로 제어될 수 있다.
도 4 및 5는 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터의 피크 전류의 감소를 설명하기 위한 도면들이다.
도 4에는 모노 게이트 트랜지스터(MGT)에서 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 큰 경우 및 작은 경우의 각각에 대하여 수평 방향(X)에 따른 전계의 분포가 도시되어 있다. 한편, 도 5에는 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터(SGT)에서 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 큰 경우 및 작은 경우의 각각에 대하여 수평 방향(X)에 따른 전계의 분포가 도시되어 있다.
도 4에 도시된 바와 같이, 모노 게이트 트랜지스터(MGT)의 경우에는 전계가 드레인에 상응하는 하나의 소스-드레인 영역과 게이트의 경계 부분에 집중되기 때문에 피크 전계(Ec)가 상대적으로 크게 된다.
반면에 도 5에 도시된 바와 같이, 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터(SGT)의 경우에는 피크 전계(Ep)가 전계 완화 트랜지스터의 드레인에 상응하는 하나의 소스-드레인 영역과 하나의 게이트의 경계 부분 및 스위칭 트랜지스터의 드레인에 상응하는 중앙 영역과 다른 하나의 게이트의 경계 부분으로 분산되기 때문에 피크 전계(Ep)가 상대적으로 작게 된다. 이때, 소스에 상응하는 하나의 소스-드레인 영역, 하나의 게이트 및 중앙 영역(CR)은 스위칭 트랜지스터(switching transistor)의 역할을 하고, 드레인에 상응하는 다른 하나의 소스-드레인 영역, 다른 하나의 게이트 및 중앙 영역(CR)은 전계 완화 트랜지스터(field relaxation transistor)의 역할을 하게 된다.
이와 같이, 피크 전계의 감소를 통하여 정션 브레이크다운(junction breakdown) 전압, 터널링 전류, GIDL(gate induced drain leakage) 전류 및 핫 캐리어 인젝션(hot carrier injection)을 감소함으로써 채널의 수평 방향(X)의 길이, 즉 제1 소스-드레인 영역(210) 및 제2 소스-드레인 영역(220)의 N- 영역들의 수평 방향(X)의 길이를 감소할 수 있고, 따라서 시리얼 게이트 트랜지스터 및 비휘발성 메모리 장치의 면적을 감소할 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다. 도 6에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 독출 커맨드, 기입 커맨드와 같은 커맨드(CMD), 독출 어드레스, 기입 어드레스와 같은 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 독출 동작 또는 기입 동작(또는 프로그램 동작)을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 비휘발성 메모리 장치(1000)는 메모리 셀 어레이(500), 행 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)를 포함할 수 있다. 메모리 셀 어레이(500)는 도 16의 셀 영역(CREG)에 형성되고, 행 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)는 도 16의 주변 회로 영역(PREG)에 형성될 수 있다.
메모리 셀 어레이(500)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 행 디코더(530)와 연결될 수 있다. 또한, 메모리 셀 어레이(500)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 메모리 셀 어레이(500)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(500)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(500)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어, 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(550)는 외부의 메모리 컨트롤러로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(550)는 커맨드 신호(CMD)에 기초하여 전압 생성기(560)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(510)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 블록 어드레스(B_ADDR), 행 어드레스(R_ADDR) 및 열 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(550)는 블록 어드레스(B_ADDR) 및 행 어드레스(R_ADDR)를 행 디코더(530)에 제공하고, 열 어드레스(C_ADDR)를 데이터 입출력 회로(520)에 제공할 수 있다.
행 디코더(530)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 행 디코더(530)는 제어 회로(550)로부터 제공되는 블록 어드레스(B_ADDR)에 기초하여 복수의 메모리 블록들 중의 하나를 선택 메모리 블록으로 결정하고 나머지 메모리 블록들을 비선택 메모리 블록으로 결정할 수 있다. 또한, 행 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 행 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 행 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(560)는 제어 회로(550)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(560)로부터 생성되는 워드 라인 전압들(VWL)은 행 디코더(530)를 통해 복수의 워드 라인들(WL)에 구동 전압들 또는 구동 신호들로서 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(560)는 메모리 블록의 웰 및/또는 공통 소스 라인에 소거 전압을 인가하고 소거 어드레스에 기초하여 메모리 블록의 모든 워드라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(560)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(510)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다. 페이지 버퍼 회로(510)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(510)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(520)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(520)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(550)로부터 제공되는 열 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(510)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(520)는 제어 회로(550)로부터 제공되는 열 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(510)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(510)와 입출력 회로(520)는 메모리 셀 어레이(500)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(500)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(510)와 입출력 회로(520)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(510)와 입출력 회로(520)는 제어 회로(550)에 의하여 제어될 수 있다.
도 8은 도 7의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이고, 도 9는 도 8의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 8에 도시된 바와 같이, 메모리 셀 어레이(500)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 행 디코더(530)에 의해 선택된다. 예를 들면, 행 디코더(530)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스(B_ADDR)에 대응하는 메모리 블록을 선택할 수 있다.
도 9에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D3)으로 형성될 수 있다.
도 9를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 행 디코더의 일 실시예를 나타내는 블록도이다. 도 10에는 도시 및 설명의 편의상 4개의 메모리 블록들, 즉 제1 내지 제4 메모리 블록들(MB~MB4) 및 이에 상응하는 행 디코더(530)의 구성이 도시되어 있으나 본 발명의 실시예들이 메모리 블록의 특정한 개수에 한정되는 것은 아니다.
도 10을 참조하면, 행 디코더(530)는 구동 신호 디코더(SIDEC), 제1 내지 제4 메모리 블록들(MB1~MB4)에 각각 상응하는 제1 내지 제4 블록 디코더들(BDEC1~BDEC4) 및 제1 내지 제4 메모리 블록들(MB1~MB4)에 각각 상응하는 제1 내지 제4 패스 트랜지스터 블록들(PTB1~PTB4)(610, 620, 630, 640)을 포함할 수 있다.
구동 신호 디코더(SIDEC)는 행 어드레스(R_ADDR)에 기초하여 복수의 구동 신호들(SI)을 생성할 수 있다. 구동 신호 디코더(SIDEC)는 프로그램 동작, 독출 동작 및 소거 동작에 각각 상응하도록 복수의 구동 신호들(SI)의 전압 레벨들을 결정할 수 있다.
제1 내지 제4 블록 디코더들(BDEC1~BDEC4)은 블록 어드레스(B_ADDR)에 기초하여 제1 내지 제4 메모리 블록들(MB1~MB4)들 중 하나의 선택 메모리 블록을 결정하도록 블록 선택 신호들을 생성할 수 있다.
제1 블록 디코더(BDEC1)는 제1 메모리 블록(MB1)에 상응하는 한 쌍의 블록 선택 신호들(BLKWL11, BLKWL12)을 생성하고, 제2 블록 디코더(BDEC2)는 제2 메모리 블록(MB2)에 상응하는 한 쌍의 블록 선택 신호들(BLKWL21, BLKWL22)을 생성하고, 제3 블록 디코더(BDEC3)는 제3 메모리 블록(MB3)에 상응하는 한 쌍의 블록 선택 신호들(BLKWL31, BLKWL32)을 생성하고, 제4 블록 디코더(BDEC4)는 제4 메모리 블록(MB4)에 상응하는 한 쌍의 블록 선택 신호들(BLKWL41, BLKWL42)을 생성할 수 있다.
제1 내지 제4 패스 트랜지스터 블록들(610, 620, 630, 640)은 상응하는 블록 디코더로부터 제공되는 한 쌍의 블록 선택 신호들에 기초하여 복수의 구동 신호들(SI)의 상응하는 메모리 블록으로의 전달을 제어할 수 있다.
제1 패스 트랜지스터 블록(610)은 제1 블록 디코더(BDEC1)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL11, BLKWL12)에 기초하여 복수의 구동 신호들(SI)의 제1 메모리 블록(MB1)으로의 전달을 제어할 수 있다. 제2 패스 트랜지스터 블록(620)은 제2 블록 디코더(BDEC2)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL21, BLKWL22)에 기초하여 복수의 구동 신호들(SI)의 제2 메모리 블록(MB2)으로의 전달을 제어할 수 있다. 제3 패스 트랜지스터 블록(630)은 제3 블록 디코더(BDEC3)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL31, BLKWL32)에 기초하여 복수의 구동 신호들(SI)의 제3 메모리 블록(MB3)으로의 전달을 제어할 수 있다. 제4 패스 트랜지스터 블록(640)은 제4 블록 디코더(BDEC4)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL41, BLKWL42)에 기초하여 복수의 구동 신호들(SI)의 제2 메모리 블록(MB4)으로의 전달을 제어할 수 있다.
도 11은 도 10의 행 디코더의 일 부분을 나타내는 도면이다.
도 11을 참조하면, 제1 내지 제4 패스 트랜지스터 블록들(610, 620, 630, 640)에 의해서 복수의 구동 신호들(SI)은 제1 내지 제4 메모리 블록들(MB1~MB4)에 전달될 수 있다. 좀더 자세히 설명하면 다음과 같다.
제1 메모리 블록(MB1)을 선택하는 경우, 제1 블록 디코더(BDEC1)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL11, BLKWL12)이 활성화될 수 있다. 따라서, 제1 패스 트랜지스터 블록(610)에 포함되는 모든 패스 트랜지스터들, 즉 시리얼 게이트 트랜지스터(SGT)들이 턴온된다. 이때, 복수의 구동 신호들(SI), 즉 접지 선택 신호(GS), 스트링 선택 신호(SS) 및 워드 라인 구동 신호들(S0~S63)이 제1 메모리 블록(MB1)으로 전달된다. 복수의 구동 신호들(GS, SS, S0~S63)은 제1 메모리 블록(MB1)의 각 선택 트랜지스터들과 메모리 셀들의 게이트들(즉 워드 라인들)에 제공될 수 있다.
제2 메모리 블록(MB2)을 선택하는 경우, 제2 블록 디코더(BDEC2)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL21, BLKWL22)이 활성화될 수 있다. 따라서, 제2 패스 트랜지스터 블록(620)에 포함되는 모든 시리얼 게이트 트랜지스터(SGT)들이 턴온된다. 이때, 복수의 구동 신호들(GS, SS, S0~S63이 제2 메모리 블록(MB2)으로 전달된다. 복수의 구동 신호들(GS, SS, S0~S63)은 제2 메모리 블록(MB2)의 각 선택 트랜지스터들과 메모리 셀들의 게이트들(즉 워드 라인들)에 제공될 수 있다.
제3 메모리 블록(MB3)을 선택하는 경우, 제3 블록 디코더(BDEC3)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL31, BLKWL32)이 활성화될 수 있다. 따라서, 제3 패스 트랜지스터 블록(630)에 포함되는 모든 시리얼 게이트 트랜지스터(SGT)들이 턴온된다. 이때, 복수의 구동 신호들(GS, SS, S0~S63이 제3 메모리 블록(MB3)으로 전달된다. 복수의 구동 신호들(GS, SS, S0~S63)은 제3 메모리 블록(MB3)의 각 선택 트랜지스터들과 메모리 셀들의 게이트들(즉 워드 라인들)에 제공될 수 있다.
제4 메모리 블록(MB4)을 선택하는 경우, 제4 블록 디코더(BDEC4)로부터 제공되는 한 쌍의 블록 선택 신호들(BLKWL41, BLKWL42)이 활성화될 수 있다. 따라서, 제4 패스 트랜지스터 블록(640)에 포함되는 모든 시리얼 게이트 트랜지스터(SGT)들이 턴온된다. 이때, 복수의 구동 신호들(GS, SS, S0~S63이 제4 메모리 블록(MB4)으로 전달된다. 복수의 구동 신호들(GS, SS, S0~S63)은 제4 메모리 블록(MB3)의 각 선택 트랜지스터들과 메모리 셀들의 게이트들(즉 워드 라인들)에 제공될 수 있다.
도 11에 도시된 바와 같이, 제1 내지 제4 패스 트랜지스터 블록들(610, 620, 630, 640)은 전술한 바와 같은 복수의 시리얼 게이트 트랜지스터(SRT)들을 각각 포함할 수 있다. 이 경우, 한 쌍의 블록 선택 신호들 중 하나는 전술한 제1 게이트 신호(G1)에 해당하고 다른 하나는 전술한 제2 게이트 신호(G2)에 해당한다. 다시 말해, 도 11의 구성에서 블록 선택 신호들(BLK11, BLK21, BLK31, BLK41)은 전술한 제1 게이트 신호(G1)에 해당하고 블록 선택 신호들(BLK12, BLK22, BLK32, BLK42)은 전술한 제2 게이트 신호(G2)에 해당한다. 따라서, 제1 내지 제4 패스 트랜지스터 블록들(610, 620, 630, 640)에 포함되는 각각의 시리얼 게이트 트랜지스터(SGT)의 동작은 다음과 같다.
도 2, 3, 10 및 11을 참조하면, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제1 블록 선택 신호(BLKWLi1)(i=1, 2, 3, 4)의 전압(VG1)은 구동 신호(SI)의 전압(VSI)보다 크게 활성화되고, 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)은 제1 블록 선택 신호(BLKWLi1)의 전압(VG1)보다 작거나 같게 활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제1 블록 선택 신호(BLKWLi1)가 활성화 된 후에 제2 블록 선택 신호(BLKWLi2)가 활성화될 수 있다. 다시 말해, 도 13a에 참조하여 후술하는 바와 같이, 제1 블록 선택 신호(BLKWLi1)의 활성화 시점은 제2 블록 선택 신호(BLKWLi2)의 활성화 시점보다 빠를 수 있다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)은 구동 신호(SI)의 전압(VSI)보다 작게 비활성화되고, 제1 블록 선택 신호(BLKWLi1)의 전압(VG1)은 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)보다 크거나 같게 비활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 크고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제2 블록 선택 신호(BLKWLi2)가 비활성화된 후에 제1 게이트 신호(G1)가 비활성화될 수 있다. 다시 말해, 제1 블록 선택 신호(BLKWLi1)의 비활성화 시점은 제2 블록 선택 신호(BLKWLi2)의 비활성화 시점(T3)보다 늦을 수 있다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)은 워드 라인(WL)의 전압(VWL)보다 크게 활성화되고, 제1 블록 선택 신호(BLKWLi1)의 전압(VG1)은 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)보다 작거나 같게 활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴온되는 경우(ON), 제2 블록 선택 신호(BLKWLi2)가 활성화된 후에 제1 블록 선택 신호(BLKWLi1)가 활성화될 수 있다. 다시 말해, 제2 블록 선택 신호(BLKWLi2)의 활성화 시점은 제1 블록 선택 신호(BLKWLi1)의 활성화 시점보다 빠를 수 있다.
제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제1 블록 선택 신호(BLKWLi1)의 전압(VG1)은 워드 라인(WL)의 전압(VWL)보다 작게 비활성화되고, 제2 블록 선택 신호(BLKWLi2)의 전압(VG2)은 제1 블록 선택 신호(BLKWLi1)의 전압(VG2)보다 크거나 같게 비활성화될 수 있다.
한편, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI)이 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL)보다 작고 시리얼 게이트 트랜지스터(SGT)가 턴오프되는 경우(OFF), 제1 블록 선택 신호(BLKWLi1)가 비활성화된 후에 제2 블록 선택 신호(BLKWLi2)가 비활성화될 수 있다. 다시 말해, 도 13a를 참조하여 후술하는 바와 같이, 제1 블록 선택 신호(BLKWLi1)의 비활성화 시점은 제2 블록 선택 신호(BLKWLi2)의 비활성화 시점보다 빠를 수 있다.
도 12a 및 12b는 도 10의 행 디코더에 포함되는 패스 트랜지스터 블록들의 레이아웃의 일 실시예를 나타내는 도면들이다.
도 12a 및 12b를 참조하면, 액티브 영역들(ACT11~ACT16)은 제1 패스 트랜지스터 블록(610)에 포함되는 시리얼 게이트 트랜지스터들(SGT)에 상응하고, 액티브 영역들(ACT21~ACT26)은 제2 패스 트랜지스터 블록(620)에 포함되는 시리얼 게이트 트랜지스터들(SGT)에 상응하고, 액티브 영역들(ACT31~ACT36)은 제3 패스 트랜지스터 블록(630)에 포함되는 시리얼 게이트 트랜지스터들(SGT)에 상응하고, 액티브 영역들(ACT41~ACT46)은 제4 패스 트랜지스터 블록(640)에 포함되는 시리얼 게이트 트랜지스터들(SGT)에 상응한다.
각각의 시리얼 게이트 트랜지스터(SGT)에 상응하는 각각의 액티브 영역은 도 1을 참조하여 전술한 바와 같이 수평 방향(예를 들어, D2 방향)으로 순차적으로 배치되는 제1 소스-드레인 영역(DR, 도 1의 210), 중앙 영역(CR, 도 1의 231) 및 제2 소스-드레인 영역(SR, 도 1의 220)을 포함한다.
액티브 영역들의 복수의 행들의 각각의 행마다 행 방향(DR1)으로 신장되고 열 방향(DR2)으로 배치되고 전술한 제1 게이트(G1) 및 전술한 제2 게이트(G2)를 형성하는 두 개의 게이트 라인들이 배치된다.
즉, 도 12a에 도시된 바와 같이, 액티브 영역들(ACT11, ACT12, ACT13)로 이루어진 행에는 두 개의 게이트 라인들(711, 712)이 배치되고, 액티브 영역들(ACT14, ACT15, ACT16)로 이루어진 행에는 두 개의 게이트 라인들(713, 714)이 배치되고, 액티브 영역들(ACT31, ACT32, ACT33)로 이루어진 행에는 두 개의 게이트 라인들(731, 732)이 배치되고, 액티브 영역들(ACT34, ACT35, ACT36)로 이루어진 행에는 두 개의 게이트 라인들(733, 734)이 배치될 수 있다.
또한, 도 12b에 도시된 바와 같이, 액티브 영역들(ACT21, ACT22, ACT23)로 이루어진 행에는 두 개의 게이트 라인들(721, 722)이 배치되고, 액티브 영역들(ACT24, ACT25, ACT26)로 이루어진 행에는 두 개의 게이트 라인들(723, 724)이 배치되고, 액티브 영역들(ACT41, ACT42, ACT43)로 이루어진 행에는 두 개의 게이트 라인들(741, 742)이 배치되고, 액티브 영역들(ACT44, ACT45, ACT46)로 이루어진 행에는 두 개의 게이트 라인들(743, 744)이 배치될 수 있다.
복수의 구동 신호들(GS, SS, S0~S63)은 게이트 라인들 상부에서 열 방향(D2)으로 신장되고 행 방향(D1)으로 배치되는 메탈 라인들(811~816, 821~826) 및 수직 컨택들(VC)을 통하여 액티브 영역들의 제1 소스-드레인 영역(DR)으로 인가될 수 있다.
일 실시예에서, 비휘발성 메모리 장치에 포함되는 복수의 메모리 블록들은 열 방향(D2)으로 배열되고, 복수의 패스 트랜지스터 블록들은 복수의 메모리 블록들의 행 방향(D1)의 양쪽 측면에 분산하여 배치될 수 있다. 예를 들어, 도 10 내지 12b에 도시된 바와 같이, 제1 패스 트랜지스터 블록(610) 및 제3 패스 트랜지스터 블록(630)은 제1 내지 제4 메모리 블록들(MB1~MB4)의 행 방향(D1)의 한 쪽(도면에서 왼쪽)에 배치되고, 제2 패스 트랜지스터 블록(620) 및 제4 패스 트랜지스터 블록(640)은 제1 내지 제4 메모리 블록들(MB1~MB4)의 행 방향(D1)의 다른 쪽(도면에서 오른쪽)에 배치될 수 있다. 이러한 분산 배치를 통하여 행 디코더의 레이아웃을 효율적으로 설계하고 행 디코더의 면적을 감소할 수 있다.
도 13a 내지 13e는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작시 패스 트랜지스터 블록에 포함되는 시리얼 게이트 트랜지스터의 동작을 나타내는 도면들이다.
프로그램 동작시, 선택 메모리 블록에 상응하는 선택 패스 트랜지스터 블록에 포함되는 복수의 시리얼 게이트 트랜지스터들은 모두 턴온되고 비선택 메모리 블록에 상응하는 비선택 패스 트랜지스터 블록에 포함되는 복수의 시리얼 게이트 트랜지스터들은 모두 턴오프된 상태를 유지할 수 있다.
도 13a에는 프로그램 동작시 선택 패스 트랜지스터 블록에 대하여, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI), 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL), 제1 게이트(G1)에 인가되는 제1 블록 선택 신호(BLKWL1) 및 제2 게이트(G2)에 인가되는 제2 블록 선택 신호(BLKWL2)의 예시적인 타이밍 및 파형이 도시되어 있다.
도 13b 및 13c에는 프로그램 동작시 선택 패스 트랜지스터 블록에 대하여, 구동 신호(SI), 전술한 제1 게이트 신호(G1)에 상응하는 제1 블록 선택 신호(BLKWL1), 전술한 제2 게이트 신호(G2)에 상응하는 블록 선택 신호(BLKWL2) 및 워드 라인(WL)의 예시적인 전압 레벨들 및 수평 방향(X)에 따른 전계의 분포가 도시되어 있다. 도 13b는 프로그램 동작시 구동 신호(SI)의 전압(VSI)이 상승하는 구간, 예를 들어, 도 13a의 시점(Tr)에 해당하고, 도 13c는 프로그램 동작시 구동 신호(SI)의 전압(VSI)이 하강하는 구간, 예를 들어, 도 13a의 시점(Tf)에 해당한다.
도 13a, 13b 및 13c를 참조하면, 프로그램 동작시 구동 신호(SI)의 전압(VSI)이 상승하는 구간에서, 선택 패스 트랜지스터 블록의 시리얼 게이트 트랜지스터(SGT)가 턴온되고 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 크게 된다. 이 경우, 예를 들어 시점(Tr)에서, 선택 패스 트랜지스터 블록에 인가되는 제1 블록 선택 신호(BLKWL1)의 전압은 구동 신호(SI)의 전압(VSI)보다 크게 활성화되고, 선택 패스 트랜지스터 블록에 인가되는 제2 블록 선택 신호(BLKWL2)의 전압은 제1 블록 선택 신호(BLKWL1)의 전압보다 작거나 같게 활성화될 수 있다.
일 실시예에서, 이와 같은 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)의 전압 제어는 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)의 활성화 타이밍을 제어함으로써 구현될 수 있다. 즉, 도 13a에 도시된 바와 같이, 제1 블록 선택 신호(BLKWLi1)의 활성화 시점은 제2 블록 선택 신호(BLKWLi2)의 활성화 시점보다 빠르도록 제어될 수 있다.
한편, 프로그램 동작시 구동 신호(SI)의 전압(VSI)이 하강하는 구간에서, 선택 패스 트랜지스터 블록의 시리얼 게이트 트랜지스터(SGT)가 턴오프되고 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 작게 된다. 이 경우, 예를 들어 시점(Tf)에서, 선택 패스 트랜지스터 블록에 인가되는 제2 블록 선택 신호(BLKWL2)의 전압은 워드 라인(WL)의 전압(VWL)보다 크게 비활성화되고, 제1 블록 선택 신호(BLKWL1)의 전압은 제2 블록 선택 신호(BLKWL2)의 전압보다 작거나 같게 비활성화될 수 있다.
일 실시예에서, 이와 같은 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)의 전압 제어는 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)의 활성화 타이밍을 제어함으로써 구현될 수 있다. 즉, 도 13a에 도시된 바와 같이, 제1 블록 선택 신호(BLKWLi1)의 비활성화 시점은 제2 블록 선택 신호(BLKWLi2)의 활성화 시점보다 빠르도록 제어될 수 있다.
도 13d에는 프로그램 동작시 비선택 패스 트랜지스터 블록에 대하여, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI), 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL), 제1 게이트(G1)에 인가되는 제1 블록 선택 신호(BLKWL1) 및 제2 게이트(G2)에 인가되는 제2 블록 선택 신호(BLKWL2)의 예시적인 타이밍 및 파형이 도시되어 있다.
도 13e에는 프로그램 동작시 비선택 패스 트랜지스터 블록에 대하여, 구동 신호(SI), 전술한 제1 게이트 신호(G1)에 상응하는 제1 블록 선택 신호(BLKWL1), 전술한 제2 게이트 신호(G2)에 상응하는 블록 선택 신호(BLKWL2) 및 워드 라인(WL)의 예시적인 전압 레벨들 및 수평 방향(X)에 따른 전계의 분포가 도시되어 있다. 도 13b는 프로그램 동작시 구동 신호(SI)의 전압(VSI)이 완전히 상승한 구간, 예를 들어, 도 13d의 시점(T1)에 해당한다.
도 13d 및 13e를 참조하면, 프로그램 동작시, 비선택 패스 트랜지스터 블록의 시리얼 게이트 트랜지스터(SGT)가 턴오프된 상태를 유지하고 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 크게 된다. 이 경우, 예를 들어 시점(T1)에서, 비선택 패스 트랜지스터 블록에 인가되는 제2 블록 선택 신호(BLKWL2)의 전압은 구동 신호(SI)의 전압(VSI)보다 작게(예를 들어, 0V로) 비활성화되고, 비선택 패스 트랜지스터 블록에 인가되는 제1 블록 선택 신호(BLKWL1)의 전압은 제2 블록 선택 신호(BLKWL2)의 전압보다 크거나 같게(예를 들어, 15V로) 비활성화될 수 있다.
도 4 및 5를 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터(SGT) 및 블록 선택 신호들(BLKWL1, BLKWL2)의 제어를 통하여 프로그램 동작시 발생하는 피크 전계들(E1, E2, E3)을 감소할 수 있다.
도 14a 내지 14c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작시 패스 트랜지스터 블록에 포함되는 시리얼 게이트 트랜지스터의 동작을 나타내는 도면들이다.소거 동작시, 선택 메모리 블록에 상응하는 선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴온된 상태를 유지하고, 비선택 메모리 블록에 상응하는 비선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴오프된 상태를 유지할 수 있다.
도 14a에는 소거 동작시 선택 패스 트랜지스터 블록에 대하여, 구동 신호(SI), 전술한 제1 게이트 신호(G1)에 상응하는 제1 블록 선택 신호(BLKWL1), 전술한 제2 게이트 신호(G2)에 상응하는 블록 선택 신호(BLKWL2) 및 워드 라인(WL)의 예시적인 전압 레벨들 및 수평 방향(X)에 따른 전계의 분포가 도시되어 있다.
도 14a를 참조하면, 소거 동작시, 선택 패스 트랜지스터 블록의 시리얼 게이트 트랜지스터(SGT)는 턴온된 상태를 유지한다. 이 경우, 선택 패스 트랜지스터 블록에 인가되는 제1 블록 선택 신호(BLKWL1)의 전압 및 제2 블록 선택 신호(BLKWL2)의 전압은 워드 라인(WL)의 전압(VWL)보다 크게 활성화될 수 있다. 예를 들어, 도 14a에 도시된 바와 같이, 구동 신호(SI)의 전압(VSI) 및 워드 라인(WL)의 전압(VWL)은 접지 전압(0V)을 유지하고, 제1 블록 선택 신호(BLKWL2)의 전압 및 제2 블록 선택 신호(BLKWL2)의 전압은 전원 전압(VDD)을 유지할 수 있다. 이 경우 수평 방향(X)에 따른 전계의 분포는 균일하며 피크 전계에 따른 문제가 발생하지 않는다.
도 14b에는 소거 동작시 비선택 패스 트랜지스터 블록에 대하여, 제1 소스-드레인 영역(210)에 인가되는 구동 신호(SI)의 전압(VSI), 제2 소스-드레인 영역(220)에 연결되는 워드 라인(WL)의 전압(VWL), 제1 게이트(G1)에 인가되는 제1 블록 선택 신호(BLKWL1) 및 제2 게이트(G2)에 인가되는 제2 블록 선택 신호(BLKWL2)의 예시적인 타이밍 및 파형이 도시되어 있다.
도 14c에는 프로그램 동작시 비선택 패스 트랜지스터 블록에 대하여, 구동 신호(SI), 전술한 제1 게이트 신호(G1)에 상응하는 제1 블록 선택 신호(BLKWL1), 전술한 제2 게이트 신호(G2)에 상응하는 블록 선택 신호(BLKWL2) 및 워드 라인(WL)의 예시적인 전압 레벨들 및 수평 방향(X)에 따른 전계의 분포가 도시되어 있다. 도 14c는 소거 동작시 워드 라인(WL)의 전압(VWL)이 완전히 상승한 구간, 예를 들어, 도 14b의 시점(T2)에 해당한다.
도 14b 및 14c를 참조하면, 소거 동작시, 비선택 패스 트랜지스터 블록의 시리얼 게이트 트랜지스터(SGT)가 턴오프된 상태를 유지하고 구동 신호(SI)의 전압(VSI)이 워드 라인(WL)의 전압(VWL)보다 작게 된다. 이 경우, 예를 들어 시점(T2)에서, 비선택 패스 트랜지스터 블록에 인가되는 제1 블록 선택 신호(BLKWL1)의 전압은 워드 라인(WL)의 전압(VWL)보다 작게(예를 들어, 0V로) 비활성화되고, 비선택 패스 트랜지스터 블록에 인가되는 제2 블록 선택 신호(BLKWL2)의 전압은 제1 블록 선택 신호(BLKWL1)의 전압보다 크거나 같게(예를 들어, 15V로) 비활성화될 수 있다.
도 4 및 5를 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터(SGT) 및 블록 선택 신호들(BLKWL1, BLKWL2)의 제어를 통하여 소거 동작시 발생하는 피크 전계(E4)를 감소할 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 블록 디코더의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 블록 디코더(BDEC)는 복수의 전송 게이트들, 예를 들어 제1 내지 제4 전송 게이트들(TG1~TG4), 제1 타이밍 제어 회로(TMC1) 및 제2 타이밍 제어 회로(TMC2)를 포함할 수 있다.
블록 디코더(BDEC)는 1 내지 제4 전송 게이트들(TG1~TG4)을 이용하여 전압 생성기들(VG1, VG2)로부터 제공되는 전압들(VPP1, VPP2)을 선택적으로 전달하고, 제1 타이밍 제어 회로(TMC1) 및 제2 타이밍 제어 회로(TMC2)를 이용하여 타이밍을 제어함으로써 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)를 생성할 수 있다.
제1 내지 제4 전송 게이트들(TG1~TG4)은 제1 내지 제4 전송 게이트 신호들(CON1~CON2)에 기초하여 각각 선택적으로 턴온될 수 있다. 도 15에는 제1 내지 제4 전송 게이트 신호들(CON1~CON2) 및 인버터들(INV1~INV4)에 의한 반전 신호들에 기초하여 동작하는 제1 내지 제4 전송 게이트들(TG1~TG4)을 도시하고 있으나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 타이밍 제어 회로(TMC1) 및 제2 타이밍 제어 회로(TMC2)는 제1 타이밍 제어 신호(TM1) 및 제2 타이밍 제어 신호(TM2)에 각각 기초하여 제1 블록 선택 신호(BLKWL1) 및 제2 블록 선택 신호(BLKWL2)의 활성화 타이밍 및 비활성화 타이밍을 제어할 수 있다. 또한, 제1 타이밍 제어 회로(TMC1) 및 제2 타이밍 제어 회로(TMC2)는 블록 어드레스(B_ADDR) 또는 이를 디코딩한 신호에 기초하여 선택적으로 인에이블될 수 있다.
예를 들어, 도 7의 제어 회로(550)는 비휘발성 메모리 장치의 동작 모드, 즉, 프로그램 동작, 독출 동작 또는 소거 동작에 부합하도록 전송 게이트 신호들(CON1~CON2) 및 타이밍 제어 신호들(TM1, TM2)을 생성하여 제공할 수 있다.
전압 생성기들(VG1, VG2)은 도 7의 전압 생성기(560)에 포함될 수 있다. 전압 생성기들(VG1, VG2)은 전압 레귤레이터, 차지 펌프, 전압 레귤레이터 등의 다양한 구성으로 구현될 수 있다. 전압 생성기들(VG1, VG2)은 도 7의 제어 회로(550)의 제어에 따라서 비휘발성 메모리 장치의 동작 모드, 즉, 프로그램 동작, 독출 동작 또는 소거 동작에 부합하도록 전압들(VPP1, VPP2)을 생성하여 제공할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 16을 참조하면, 메모리 장치(5000)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CREG)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(5000)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 메모리 장치(5000)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(5000)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩, 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(5000)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 16에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(5000)의 주변 회로 영역(PREG)과 제1 및 제2 셀 영역(CREG1, CREG2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(5210) 및 제1 기판(5210)에 형성되는 복수의 회로 소자들(5220a, 5220b, 5220c)을 포함할 수 있다. 복수의 회로 소자들(5220a, 5220b, 5220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(5215)이 제공될 수 있으며, 상기 층간 절연층(5215) 내에는 상기 복수의 회로 소자들(5220a, 5220b, 5220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(5220a, 5220b, 5220c) 각각과 연결되는 제1 메탈 배선(5230a, 5230b, 5230c), 제1 메탈 배선(5230a, 5230b, 5230c) 상에 형성되는 제2 메탈 배선(5240a, 5240b, 5240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(5230a, 5230b, 5230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(5240a, 5240b, 5240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(5230a, 5230b, 5230c)과 제2 메탈 배선(5240a, 5240b, 5240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(5240a, 5240b, 5240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(5240a, 5240b, 5240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(5215)은 제1 기판(5210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CREG1, CREG2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CREG1)은 제2 기판(5310)과 공통 소스 라인(5320)을 포함할 수 있다. 제2 기판(5310) 상에는, 제2 기판(5310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5331-5338; 5330)이 적층될 수 있다. 워드라인들(5330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(5330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CREG2)은 제3 기판(5410)과 공통 소스 라인(5420)을 포함하며, 제3 기판(5410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5431-5438: 5430)이 적층될 수 있다. 제2 기판(5310) 및 제3 기판(5410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CREG1, CREG2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 워드라인들(5330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(5360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(5350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(5360c)은 제2 기판(5310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(5320) 및 하부 워드라인들(5331, 5332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(5333~5338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(5000)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(5332) 및 워드라인(5333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(5331, 5332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(5333~5338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CREG1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CREG2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CREG1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CREG2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 16에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(5320) 및 복수의 워드라인들(5330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(5310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(5372d) 및 제2 관통 메탈 패턴(5472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(5372d)은 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(5472d)은 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(5372d) 사이에 하부 비아(5371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(5472d) 사이에 상부 비아(5471d)가 형성될 수 있다. 제1 관통 메탈 패턴(5372d)과 제2 관통 메탈 패턴(5472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에는 상부 메탈 패턴(5252)이 형성되고, 제1 셀 영역(CREG1)의 최상부 메탈층에는 상기 상부 메탈 패턴(5252)과 동일한 형태의 상부 메탈 패턴(5392)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5392)과 주변 회로 영역(PREG)의 상부 메탈 패턴(5252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(5360c)은 주변 회로 영역(PREG)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(5360c)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370c)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(5220c)과 전기적으로 연결될 수 있다.
계속해서, 도 16을 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)의 워드라인들(5330)은 제2 기판(5310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5341-5347; 5340)과 연결될 수 있다. 워드라인들(5330)에 연결되는 셀 컨택 플러그들(5340)의 상부에는 제1 메탈 배선(5350b)과 제2 메탈 배선(5360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(5340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(5340)은 주변 회로 영역(PREG)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(5340)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 로우 디코더를 제공하는 회로 소자들(5220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CREG2)의 워드라인들(5430)은 제3 기판(5410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5441-5447; 5440)과 연결될 수 있다. 셀 컨택 플러그들(5440)은 제2 셀 영역(CREG2)의 상부 메탈 패턴, 제1 셀 영역(CREG1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(5348)를 통하여 주변 회로 영역(PREG)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)에는 상부 본딩 메탈(5370b)이 형성되고, 주변 회로 영역(PREG)에는 상부 본딩 메탈(5270b)이 형성될 수 있다. 1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(5370b)과 상부 본딩 메탈(5270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CREG1)의 하부에는 하부 메탈 패턴(5371e)이 형성될 수 있고, 제2 셀 영역(CREG2)의 상부에는 상부 메탈 패턴(5472a)이 형성될 수 있다. 제1 셀 영역(CREG1)의 하부 메탈 패턴(5371e) 및 제2 셀 영역(CREG2)의 상부 메탈 패턴(5472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CREG1)의 상부에는 상부 메탈 패턴(5372a)이 형성될 수 있고, 주변 회로 영역(PREG)의 상부에는 상부 메탈 패턴(5272a)가 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5372a) 및 주변 회로 영역(PREG)의 상부 메탈 패턴(5272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(5380, 5480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(5380, 5480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380)는 공통 소스 라인(5320)과 전기적으로 연결되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480)는 공통 소스 라인(5420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380) 상부에는 제1 메탈 배선(5350a)과 제2 메탈 배선(5360a)이 차례로 적층되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480) 상부에는 제1 메탈 배선(5450a)과 제2 메탈 배선(5460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(5205, 5405, 5406)이 배치될 수 있다. 도 16을 참조하면, 하부 절연막(5201)이 제1 기판(5210)의 하면을 덮을 수 있으며, 하부 절연막(5201) 상에 제1 입출력 패드(5205)가 형성될 수 있다. 제1 입출력 패드(5205)는 제1 입출력 컨택 플러그(5203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되며, 하부 절연막(5201)에 의해 제1 기판(5210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(5203)와 제1 기판(5210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(5203)와 제1 기판(5210)을 전기적으로 분리할 수 있다.
제3 기판(5410)의 상부에는 제3 기판(5410)의 상면을 덮는 상부 절연막(5401)이 형성될 수 있다. 상부 절연막(5401) 상에는 제2 입출력 패드(5405) 및/ 또는 제3 입출력 패드(5406)가 배치될 수 있다. 제2 입출력 패드(5405)는 제2 입출력 컨택 플러그들(5403, 5303)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(5406)는 제3 입출력 컨택 플러그들(5404, 5304)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(5410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 기판(5410)의 상면에 평행한 방향에서 제3 기판(5410)과 분리되며, 제2 셀 영역(CREG2)의 층간 절연층(5415)을 관통하여 제3 입출력 패드(5406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(5404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(5401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(5404)의 직경은 상부 절연막(5401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(5404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(5401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(5410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)의 층간 절연층(5415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(5410)을 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(5403)와 제2 입출력 패드(5405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 제2 입출력 컨택 플러그(5403)는 제3 기판(5410)에 형성된 개구부(5408)를 통하여 직접 제2 입출력 패드(5405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 개구부(5408) 내에는 컨택(5407)이 형성될 수 있다. 컨택(5407)의 일 단부는 제2 입출력 패드(5405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(5403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(5403)가 개구부(5408) 내의 컨택(5407)를 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(5407)의 직경은 제2 입출력 패드(5405)로 갈수록 커지고, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성되고, 컨택(5407)은 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(5410)의 개구부(5408)의 상면에는 C2에 비하여 스토퍼(stopper, 5409)가 더 형성될 수도 있다. 스토퍼(5409)는 공통 소스 라인(5420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(5409)는 워드라인들(5430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(5403)는 컨택(5407) 및 스토퍼(5409)를 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CREG2)의 제2 및 제3 입출력 컨택 플러그(5403, 5404)와 유사하게, 제1 셀 영역(CREG1)의 제2 및 제3 입출력 컨택 플러그(5303, 5304)는 각각 하부 메탈 패턴(5371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(5371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(5410)에는 슬릿(slit, 5411)이 형성될 수 있다. 예를 들어, 슬릿(5411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(5411)은 평면에서 봤을 때에 제2 입출력 패드(5405)와 셀 컨택 플러그들(5440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(5405)가 슬릿(5411)과 셀 컨택 플러그들(5440) 사이에 위치하도록, 슬릿(5411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(5411)은 제3 기판(5410)을 관통하도록 형성될 수 있다. 슬릿(5411)은, 예를 들어, 개구부(5408)를 형성할 때에 제3 기판(5410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(5411)은 제3 기판(5410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(5411) 내에는 도전 물질(5412)이 형성될 수도 있다. 도전 물질(5412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(5412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(5411) 내에는 절연 물질(5413)이 형성될 수도 있다. 절연 물질(5413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(5405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(5411) 내에 절연 물질(5413)을 형성함으로써, 제2 입출력 패드(5405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(5410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(5205, 5405, 5406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(5000)는 제1 기판(5201)의 상부에 배치되는 제1 입출력 패드(5205)만을 포함하거나, 또는 제3 기판(5410)의 상부에 배치되는 제2 입출력 패드(5405)만을 포함하거나, 또는 상부 절연막(5401)의 상부에 배치되는 제3 입출력 패드(5406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CREG1)의 제2 기판(5310) 및 제2 셀 영역(CREG2)의 제3 기판(5410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CREG1)의 제2 기판(5310)은 주변 회로 영역(PREG)과 제1 셀 영역(CREG1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CREG2)의 제3 기판(5410)은 제1 셀 영역(CREG1)과 제2 셀 영역(CREG2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5420)의 상면을 덮는 상부 절연막(5401) 또는 연결을 위한 도전막이 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 17을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1)에는 전술한 메모리 셀 어레이가 형성될 수 있고, 제2 웨이퍼(WF2)에는 주변 회로들이 형성될 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 본딩 방식으로 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 반도체 장치(2000)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다. 도 16의 메모리 장치는 도 17의 제조 과정에 따라서 제조될 수 있다.
도 18은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다. 일 실시예에서, 도 18의 스토리지 장치는 에스에스디(SSD: solid state disk or solid state drive)일 수 있다.
도 18을 참조하면, SSD(6000)는 복수의 비휘발성 메모리 장치들(6100) 및 SSD 제어기(6200)를 포함한다.
비휘발성 메모리 장치들(6100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(6100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다.
본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(6100)은 전술한 바와 같은 시리얼 게이트 트랜지스터(SGT)들을 이용하여 고전압을 워드 라인들에 전달할 수 있다.
SSD 제어기(6200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(6100)에 연결된다. SSD 제어기(6200)는 적어도 하나의 프로세서(6210), 버퍼 메모리(6220), 에러 정정 회로(6230), AES(Advanced Encryption Standard) 엔진(6240), 호스트 인터페이스(6250) 및 비휘발성 메모리 인터페이스(6260)를 포함한다. 버퍼 메모리(6220)는 메모리 제어기(6200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(6220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(6230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(6100)로부터 복구된 데이터의 에러를 정정할 수 있다.
AES 엔진(6240)은 SSD 제어기(6200)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다. 상세하게 도시하지는 않았으나, AES 엔진(6240)은 암호화 모듈 및 복호화 모듈을 포함할 수 있다. 실시예에 따라서, 상기 암호화 모듈 및 상기 복호화 모듈은 서로 별개의 모듈로 구현될 수도 있고 하나의 모듈로 구현될 수도 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 시리얼 게이트 트랜지스터 및 시리얼 게이트 트랜지스터를 포함하는 비휘발성 메모리 장치는, 시리얼 게이트 구조 및 게이트 신호들의 독립적인 제어를 통하여 채널에 야기되는 피크 전계를 감소할 수 있다. 피크 전계의 감소를 통하여 정션 브레이크다운(junction breakdown) 전압, 터널링 전류, GIDL(gate induced drain leakage) 전류 및 핫 캐리어 인젝션(hot carrier injection)을 감소함으로써 채널의 수평 방향의 길이를 감소할 수 있고, 따라서 시리얼 게이트 트랜지스터 및 비휘발성 메모리 장치의 면적을 감소할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치와 같이 고전압의 전달이 요구되는 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 자율 주행 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 블록들; 및
    복수의 구동 신호들을 상기 복수의 메모리 블록들 중 상응하는 메모리 블록에 전달하는 복수의 시리얼 게이트 트랜지스터들을 각각 포함하는 복수의 패스 트랜지스터 블록들을 포함하고,
    상기 복수의 시리얼 게이트 트랜지스터들의 각각의 시리얼 게이트 트랜지스터는,
    반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역; 및
    상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함하고,
    상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어되는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 게이트들은 상기 제1 소스-드레인 영역에 상기 수평 방향으로 인접하는 제1 게이트 및 상기 제2 소스-드레인 영역에 상기 수평 방향으로 인접하는 제2 게이트를 포함하고,
    상기 제1 소스-드레인 영역에 인가되는 구동 신호의 전압 및 상기 제2 소스-드레인 영역에 연결되는 워드 라인의 전압에 따라서 상기 제1 게이트에 인가되는 제1 블록 선택 신호 및 상기 제2 게이트에 인가되는 제2 블록 선택 신호는 서로 독립적으로 제어되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 큰 경우, 상기 각각의 시리얼 게이트 트랜지스터가 턴온되거나 턴오프되는 동안에 상기 제1 블록 선택 신호의 전압은 상기 제2 블록 선택 신호의 전압보다 크도록 제어되고,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 작은 경우, 상기 각각의 시리얼 게이트 트랜지스터가 턴온되거나 턴오프되는 동안에 상기 제1 블록 선택 신호의 전압은 상기 제2 블록 선택 신호의 전압보다 작도록 제어되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 구동 신호의 전압 및 상기 워드 라인의 전압에 따라서 상기 제1 게이트 및 상기 제2 게이트 중 하나는 전계 완화 기능을 수행하고 다른 하나는 스위칭 기능을 수행하는 것을 특징으로 비휘발성 메모리 장치.
  5. 제2 항에 있어서,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 크고 상기 각각의 시리얼 게이트 트랜지스터가 턴온되는 경우,
    상기 제1 블록 선택 신호의 전압은 상기 구동 신호의 전압보다 크게 활성화되고,
    상기 제2 블록 선택 신호의 전압은 상기 제1 블록 선택 신호의 전압보다 작거나 같게 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제2 항에 있어서,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 크고 상기 각각의 시리얼 게이트 트랜지스터가 턴온되는 경우,
    상기 제1 블록 선택 신호가 활성화 된 후에 상기 제2 블록 선택 신호가 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제2 항에 있어서,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 작고 상기 각각의 시리얼 게이트 트랜지스터가 턴오프되는 경우,
    상기 제1 블록 선택 신호의 전압은 상기 워드 라인의 전압보다 작게 비활성화되고,
    상기 제2 블록 선택 신호의 전압은 상기 제1 블록 선택 신호의 전압보다 크거나 같게 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제2 항에 있어서,
    상기 구동 신호의 전압이 상기 워드 라인의 전압보다 작고 상기 각각의 시리얼 게이트 트랜지스터가 턴오프되는 경우,
    상기 제1 블록 선택 신호가 비활성화된 후에 상기 제2 블록 선택 신호가 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제2 항에 있어서,
    프로그램 동작시, 선택 메모리 블록에 상응하는 선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴온되고, 비선택 메모리 블록에 상응하는 비선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴오프된 상태를 유지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 프로그램 동작시 상기 구동 신호의 전압이 상승하는 구간에서, 상기 선택 패스 트랜지스터 블록에 인가되는 상기 제1 블록 선택 신호의 전압은 상기 구동 신호의 전압보다 크게 활성화되고, 상기 선택 패스 트랜지스터 블록에 인가되는 상기 제2 블록 선택 신호의 전압은 상기 제1 블록 선택 신호의 전압보다 작거나 같게 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제9 항에 있어서,
    상기 프로그램 동작시 상기 구동 신호의 전압이 하강하는 구간에서, 상기 선택 패스 트랜지스터 블록에 인가되는 상기 제2 블록 선택 신호의 전압은 상기 워드 라인의 전압보다 크게 비활성화되고, 상기 선택 패스 트랜지스터 블록에 인가되는 상기 제1 블록 선택 신호의 전압은 상기 제2 블록 선택 신호의 전압보다 작거나 같게 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제9 항에 있어서,
    상기 프로그램 동작시, 상기 비선택 패스 트랜지스터 블록에 인가되는 상기 제2 블록 선택 신호의 전압은 상기 구동 신호의 전압보다 작게 비활성화되고, 상기 비선택 패스 트랜지스터 블록에 인가되는 상기 제1 블록 선택 신호의 전압은 상기 제2 블록 선택 신호의 전압보다 크거나 같게 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제2 항에 있어서,
    소거 동작시, 선택 메모리 블록에 상응하는 선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴온된 상태를 유지하고, 비선택 메모리 블록에 상응하는 비선택 패스 트랜지스터 블록에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 모두 턴오프된 상태를 유지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13 항에 있어서,
    상기 소거 동작시, 상기 선택 패스 트랜지스터 블록에 인가되는 상기 제1 블록 선택 신호의 전압 및 상기 제2 블록 선택 신호의 전압은 상기 워드 라인의 전압보다 크게 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제13 항에 있어서,
    상기 소거 동작시, 상기 비선택 패스 트랜지스터 블록에 인가되는 상기 제1 블록 선택 신호의 전압은 상기 워드 라인의 전압보다 작게 비활성화되고, 상기 비선택 패스 트랜지스터 블록에 인가되는 상기 제2 블록 선택 신호의 전압은 상기 제1 블록 선택 신호의 전압보다 크거나 같게 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제1 항에 있어서,
    상기 제1 소스-드레인 영역은, 구동 신호가 인가되고 상기 반도체 기판에 제1 농도로 도핑하여 형성되는 제1 영역 및 상기 제1 영역과 상기 제1 게이트 사이의 상기 반도체 기판에 상기 제1 농도보다 낮은 제2 농도로 도핑하여 형성되는 제2 영역을 포함하고,
    상기 제2 소스-드레인 영역은, 워드 라인에 연결되고 상기 반도체 기판에 상기 제1 농도로 도핑하여 형성되는 제3 영역 및 상기 제3 영역과 상기 제2 게이트 사이의 상기 반도체 기판에 상기 제2 농도로 도핑하여 형성되는 제4 영역을 포함하고,
    상기 게이트 영역은, 상기 제1 게이트 및 상기 제2 게이트 사이의 상기 반도체 기판에 형성되는 중앙 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제1 항에 있어서,
    상기 복수의 메모리 블록들은 열 방향으로 배열되고,
    각각의 패스 트랜지스터 블록들에 포함되는 상기 복수의 시리얼 게이트 트랜지스터들은 복수의 행들 및 복수의 열들의 매트릭스 형태로 배치되고,
    상기 복수의 행들의 각각의 행마다 행 방향으로 신장되고 상기 열 방향으로 배치되고 상기 제1 게이트 및 상기 제2 게이트를 형성하는 두 개의 게이트 라인들이 배치되는 것을 특징으로 하는 비휘발성 메모리 장치
  18. 제1 항에 있어서,
    상기 복수의 메모리 블록들은 열 방향으로 배열되고,
    상기 복수의 패스 트랜지스터 블록들은 상기 복수의 메모리 블록들의 행 방향의 양쪽 측면에 분산하여 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역; 및
    상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 복수의 게이트들을 포함하고,
    상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어되는 시리얼 게이트 트랜지스터.
  20. 셀 영역에 형성되는 복수의 제1 메탈 패드들;
    상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들;
    상기 셀 영역에 형성되고, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 주변 회로 영역에 형성되고, 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 상응하는 메모리 블록에 전달하는 복수의 시리얼 게이트 트랜지스터들을 각각 포함하는 복수의 패스 트랜지스터 블록들을 포함하고,
    상기 복수의 시리얼 게이트 트랜지스터들의 각각의 시리얼 게이트 트랜지스터는,
    반도체 기판에 수평 방향으로 순차적으로 배치되는 제1 소스-드레인 영역, 게이트 영역 및 제2 소스-드레인 영역; 및
    상기 게이트 영역에 해당하는 상기 반도체 기판의 상부에 상기 수평 방향으로 순차적으로 배치되는 제1 게이트 및 제2 게이트를 포함하고,
    상기 복수의 게이트들은 서로 전기적으로 절연되고, 상기 복수의 게이트들에 각각 인가되는 복수의 블록 선택 신호들은 서로 독립적으로 제어되는 비휘발성 메모리 장치.
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